JP2008166681A - 半導体素子のオーバーレイバーニアとその製造方法 - Google Patents

半導体素子のオーバーレイバーニアとその製造方法 Download PDF

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Abstract

【課題】子バーニアを形成するための露光工程時に段差によるパターン不良が生じるのを防止し、整列度を正確に測定できる半導体素子のオーバーレイバーニアとその製造方法を提供する。
【解決手段】半導体基板１００のスクライブ領域に内部空間を有し、枠部分が突出した四角枠状の親バーニア１０１が設けられている。この親バーニア１０１の内部空間に形成された親バーニア上端部と同じ高さの子バーニアパッド１０３を有し、この子バーニアパッド１０３上に形成された子バーニア１０４を有して構成されている。すなわち、親バーニア１０１の内側領域に形成した子バーニアパッド１０３上に子バーニア１０４を形成することで、半導体基板１００のスクライブ領域に形成された親バーニアパターンの段差をなくす。それによって、子バーニア１０４を形成するための露光工程時に段差によるパターンの不良を防止して整列度を正確に測定することができる。
【選択図】 図５

Description

本発明は、特に段差による測定値の変化を減少させることができる半導体素子のオーバーレイバーニア（Overlay vernier）とその製造方法に関するものである。
一般に、半導体製造工程はウエハ上に絶縁層と導電層からなる多層膜で特定回路を具現するものであり、最も基礎となるのがウエハ上に特定のパターンを形成することである。特に、光源と、マスク(Mask)やレチクル(Reticle)などのパターン転写機構を用いたフォト工程は、前工程(Pre step)で形成されたパターンと後工程(Post step)で形成されたパターンとの間の整列が正確になされることではじめて、信頼性の高い半導体回路を得ることができる。
通常、フォト工程における前後工程のパターン間の整列程度を確認するためにバーニア(Vernier)が用いられている。バーニアは、半導体ウエハのチップの周辺に形成され、ウエハ工程完了後、切断されて廃棄されるスクライブライン(Scribe line)内に形成される。
半導体製造工程は、多工程のパターン形成過程を経るため、各工程ごとに特定のパターンが形成されたレチクルを用いることになり、各工程で用いられるレチクルにはバーニアが形成される。そして、前工程で形成されたバーニアが基準キーとなり、後工程で形成されたバーニアが測定キーとなって前工程のバーニアに対する後工程のバーニアの相対的な位置関係を検査することでパターン間のオーバーレイ程度を判断する。
オーバーレイを判断するためのバーニアには、ボックス-イン-ボックス型バーニア(Box in box type)、バー型バーニア(Bar in bar type)、修正バー型バーニア(Modified bar in bar type)などがある。すなわち、オーバーレイバーニアは前工程で形成されたレイヤとその後工程で形成されたレイヤ（layer）との間の整列状態を把握して補正するために形成される。
オーバーレイバーニアは、前工程で形成された親バーニアと、それに後続する現工程で形成される子バーニアとからなっている。一般には、親バーニアは実際のセルパターンと同一の物質のパターンからなり、子バーニアはフォトレジストパターンからなっている。
ここで、図６（ａ）〜（ｃ）を参照してオーバーレイバーニア形成方法の従来例を説明する。図６（ａ）に示すように、半導体基板(10)のスクライブ領域に所定のエッチング工程を用いてトレンチを形成し、半導体基板(10)の周囲領域より突出した部分(11)を形成する。突出した部分(11)は親バーニアとして活用される。参考的に親バーニアは平面図を基準として長方形に連結されたパターンで形成される。
また、図６（ｂ）に示すように、親バーニア(11)を含む全体構造上に絶縁膜(12)を形成する。その後、平坦化工程を実施して親バーニア(11)の上部が露出されるようにする。
図６（ｃ）に示すように、キーオープンマスクを用いたエッチング工程によりスクライブ領域に形成された絶縁膜を除去した後、親バーニア(11)の内側領域に露光工程と現像工程に進行して子バーニア(13)を形成する。
かくしてオーバーレイバーニアは半導体基板(10)上にリアルパターン（real pattern）と共に形成されるが、望ましくは段差を形成することによって形成される。
しかしながら、図６（ａ）〜（ｃ）で示した従来のオーバーレイバーニア形成技術の場合、露光および現像の形成工程時、親バーニア(11)の段差によって露光工程が正確に進行されない。そのため、子バーニア(13)が正確なボックスタイプの正方形またはバー形態の長方形パターンで形成されず、後続整列度の測定工程時にフェイルの原因となるか、または測定に成功したとしても誤ったデータによって後工程の整列時に誤整列を発生させることがある。
以上から、本発明の目的は、子バーニアを形成するための露光工程時に段差によるパターン不良が生じるのを防止し、整列度を正確に測定できる半導体素子のオーバーレイバーニアとその製造方法を提供することにある。
上記目的を達成するために本発明の代表的な半導体素子のオーバーレイバーニアは、半導体基板のスクライブ領域に内部空間を有し、枠部分が突出した四角枠状の親バーニアと、前記親バーニアの前記内部空間に形成された前記親バーニアの上端部と同じ高さの子バーニアパッドと、前記子バーニアパッド上に形成された子バーニアと、を含むことを特徴とするものである。
また、本発明のオーバーレイバーニア製造方法は、エッチング工程を進行し、半導体基板のスクライブ領域にトレンチを形成して内部空間を有し、枠部分が突出した四角枠状の親バーニアを形成する工程と、前記親バーニアを含む全体構造上に絶縁膜を形成した後、平坦化工程を進行して前記親バーニアの上端部を露出させる工程と、キーオープンマスクを用いたエッチング工程を実施して前記親バーニアの内部空間の一領域にのみ前記絶縁膜を残留させて子バーニアパッドを形成する工程と、フォトレジストを塗布した後、露光及び現像工程を進行して前記子バーニアパッド上に子バーニアを形成する工程と、を含むことを特徴とする。
本発明の半導体素子のオーバーレイバーニアによれば、半導体基板のスクライブ領域に形成された親バーニアパターンの段差をなくすために、親バーニアの内側領域に形成した子バーニアパッド上に子バーニアを形成する。それによって、子バーニアを形成するための露光工程時に段差によるパターンの不良を防止して整列度を正確に測定することができる。
以下、本発明に係る半導体素子のオーバーレイバーニアとその製造方法の好適な実施形態について図面を参照して詳細に説明する。
図１（ａ），（ｂ）は、本実施形態によるオーバーレイバーニア製造方法の工程を示す素子の断面図と平面図である。半導体基板(100)上にハードマスク膜を形成し、露光及びエッチング工程でハードマスク膜をエッチングしてハードマスクパターンを形成する。その後、ハードマスクパターンをエッチングマスクとして用いるエッチング工程によって半導体基板(100)をエッチングしてトレンチを形成する。その際、トレンチは素子が形成されるダイ(Die)の素子分離領域(図示略)だけでなく、スクライブ領域にも所定のパターンで形成される。これにより、スクライブ領域に図示のように突出した親バーニア(101)が形成される。親バーニア(101)は内部空間を有し、枠部分が突出した四角枠状で形成される。
つぎに、図２に示すように、親バーニア(101)を含む全体構造上に絶縁膜(102)を形成する。絶縁膜(102)は酸化膜で形成することが望ましい。
続いて、図３に示すように、平坦化工程を進行して親バーニア(101)の上部が露出されるようにする。したがって、絶縁膜(102)の上部と親バーニア(101)の上部が同一であるようにする。
また、図４に示すように、スクライブ領域に形成された絶縁膜を除去するためのキーオープンマスクを用いて絶縁膜をエッチングする。この時、キーオープンマスクを用いたエッチング工程は、親バーニア(101)内に形成された絶縁膜を全部除去するものではなく、一部領域、即ち、後続の子バーニアが形成される領域上の絶縁膜が残留するようにして子バーニアパッド(103)を形成する。子バーニアパッド(103)の大きさは後続で形成される子バーニアの大きさと同一または大きく、親バーニア(101)の大きさよりは小さく形成することが望ましい。一般に、親バーニア(101)の大きさは子バーニアの2倍であるため、子バーニアパッドの大きさは子バーニアの1倍〜1.8倍の大きさを有することが望ましい。子バーニアパッド(103)は、ボックス形態またはバー(bar)形態で形成することができる。
そして、図５（ａ），（ｂ）に示すように、子バーニアパッド(103)を含む全体構造上にフォトレジスト物質を塗布した後、露光及び現像工程を進行して子バーニアパッド(103)上に子バーニア(104)を形成する。この時、露光工程時に子バーニア(104)が形成される部分は親バーニア(101)との段差がないため、正常な子バーニア(104)パターンを形成することができる。
露光工程は、I線(365nm)、KrF(248nm)、ArF(193nm)、及びEUV(157nm)の光源を用いて実施することが望ましい。
以上、本発明に係る半導体素子のオーバーレイバーニアとその製造方法について実施形態を説明したが、その実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例およびそれらの組み合わせも可能である。
同図（ａ），（ｂ）は本発明の実施形態であるオーバーレイバーニアの製造方法の工程を示す断面図と平面図。 同実施形態におけるオーバーレイバーニア製造工程を示す断面図。 同実施形態におけるオーバーレイバーニア製造工程を示す断面図。 同実施形態におけるオーバーレイバーニア製造工程を示す断面図。 同図（ａ），（ｂ）は同じく本実施形態のオーバーレイバーニア製造工程を示す断面図と平面図。 同図（ａ）〜（ｃ）は従来技術によるオーバーレイバーニア形成方法を説明するための素子の断面図。
符号の説明
100 半導体基板
101 親バーニア
102 絶縁膜
103 子バーニアパッド
104 子バーニア

Claims (8)

  1. 半導体基板のスクライブ領域に内部空間を有し、枠部分が突出した四角枠状の親バーニアと、
    前記親バーニアの前記内部空間に形成された前記親バーニアの上端部と同じ高さの子バーニアパッドと、
    前記子バーニアパッド上に形成された子バーニアと、
    を含むことを特徴とする半導体素子のオーバーレイバーニア。
  2. 前記子バーニアパッドは、前記親バーニアよりも小さく、前記子バーニアよりも大きいかまたは同一であることを特徴とする請求項１に記載の半導体素子のオーバーレイバーニア。
  3. 前記子バーニアパッドは、絶縁膜で形成されることを特徴とする請求項１に記載の半導体素子のオーバーレイバーニア。
  4. エッチング工程を進行し、半導体基板のスクライブ領域にトレンチを形成して内部空間を有し、枠部分が突出した四角枠状の親バーニアを形成する工程と、
    前記親バーニアを含む全体構造上に絶縁膜を形成した後、平坦化工程を進行して前記親バーニアの上端部を露出させる工程と、
    キーオープンマスクを用いたエッチング工程を実施して前記親バーニアの内部空間の一領域にのみ前記絶縁膜を残留させて子バーニアパッドを形成する工程と、
    フォトレジストを塗布した後、露光及び現像工程を進行して前記子バーニアパッド上に子バーニアを形成する工程と、
    を含むことを特徴とする半導体素子のオーバーレイバーニア製造方法。
  5. 前記絶縁膜は、酸化膜で形成することを特徴とする請求項４に記載の半導体素子のオーバーレイバーニア製造方法。
  6. 前記平坦化工程は、前記絶縁膜の上部の高さと前記親バーニアの上部の高さを同一にすることを特徴とする請求項４に記載の半導体素子のオーバーレイバーニア製造方法。
  7. 前記子バーニアパッドは、上記親バーニアより小さく、上記子バーニアよりも大きいかまたは同一であることを特徴とする請求項４に記載の半導体素子のオーバーレイバーニア製造方法。
  8. 前記露光工程は、I線(365nm)、KrF(248nm)、ArF(193nm)、及びEUV(157nm)のいずれか一つを用いて実施することを特徴とする請求項４に記載の半導体素子のオーバーレイバーニア製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2139047A2 (en) 2008-06-26 2009-12-30 Semiconductor Energy Laboratory Co, Ltd. Photoelectric Conversion Device Module and Manufacturing Method of the Photoelectric Conversion Device Module

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100870316B1 (ko) * 2006-12-28 2008-11-25 주식회사 하이닉스반도체 반도체 소자의 오버레이 버니어 및 그 제조 방법
KR100985307B1 (ko) * 2007-07-16 2010-10-04 주식회사 하이닉스반도체 포토 마스크 및 이를 이용한 반도체 소자의 오버레이버니어 형성 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01272116A (ja) * 1988-04-25 1989-10-31 Sony Corp 半導体装置
JPH0424913A (ja) * 1990-05-15 1992-01-28 Fujitsu Ltd 自動位置ずれ管理装置
JPH11307418A (ja) * 1998-04-20 1999-11-05 Matsushita Electron Corp マスク合わせマークおよびマスク合わせ方法
JPH11329914A (ja) * 1998-05-15 1999-11-30 Nec Corp 半導体装置とその製造方法
JP2000133575A (ja) * 1998-10-27 2000-05-12 Mitsubishi Electric Corp 重ね合わせ検査マークを備える半導体装置
JP2000133560A (ja) * 1998-10-27 2000-05-12 Nec Corp 半導体製造方法及び半導体装置
JP2001155983A (ja) * 1999-11-24 2001-06-08 Nec Corp 半導体装置およびその製造方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2865089B2 (ja) * 1996-12-26 1999-03-08 日本電気株式会社 重合せ精度測定用マーク及びその製造方法
KR19980065652A (ko) * 1997-01-14 1998-10-15 김광호 반도체소자의 얼라인 키 형성방법
KR100224692B1 (ko) * 1997-02-12 1999-10-15 윤종용 반도체소자의 오버레이 키 형성방법
US5919714A (en) * 1998-05-06 1999-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Segmented box-in-box for improving back end overlay measurement
US6207966B1 (en) * 1998-12-04 2001-03-27 Advanced Micro Devices, Inc Mark protection with transparent film
TW411509B (en) * 1999-06-05 2000-11-11 United Microelectronics Corp Integrated manufacturing method of high voltage and low voltage device
US6271602B1 (en) * 1999-08-31 2001-08-07 Advanced Micro Devices, Inc. Method for reducing the susceptibility to chemical-mechanical polishing damage of an alignment mark formed in a semiconductor substrate
KR100318270B1 (ko) * 1999-12-16 2001-12-24 박종섭 반도체 소자의 오버레이 버어니어 형성방법
KR100564563B1 (ko) * 2000-02-15 2006-03-28 삼성전자주식회사 다층 구조의 오버레이 키를 갖춘 반도체 소자
US6809420B1 (en) * 2000-02-29 2004-10-26 Intel Corporation Characterization of induced shift on an overlay target using post-etch artifact wafers
US6727989B1 (en) * 2000-06-20 2004-04-27 Infineon Technologies Ag Enhanced overlay measurement marks for overlay alignment and exposure tool condition control
US6624039B1 (en) * 2000-07-13 2003-09-23 Lucent Technologies Inc. Alignment mark having a protective oxide layer for use with shallow trench isolation
DE10142316A1 (de) * 2001-08-30 2003-04-17 Advanced Micro Devices Inc Halbleiterstruktur und Verfahren zur Bestimmung kritischer Dimensionen und Überlagerungsfehler
US6577020B2 (en) * 2001-10-11 2003-06-10 Taiwan Semiconductor Manufacturing Co., Ltd High contrast alignment marks having flexible placement
US7190823B2 (en) * 2002-03-17 2007-03-13 United Microelectronics Corp. Overlay vernier pattern for measuring multi-layer overlay alignment accuracy and method for measuring the same
TWI222144B (en) * 2002-07-23 2004-10-11 Nanya Technology Corp Test device for detecting the overlay shift between active area and deep trench capacitor in DRAM and the detection method thereof
KR100472411B1 (ko) * 2002-08-09 2005-03-10 삼성전자주식회사 반도체 장치의 제조방법 및 오버레이 검사마크를 가진반도체 장치
KR100567059B1 (ko) * 2003-11-28 2006-04-04 주식회사 하이닉스반도체 반도체 소자의 정렬 패턴 형성방법
KR20050113822A (ko) * 2004-05-31 2005-12-05 삼성전자주식회사 오버레이 마크
KR100546167B1 (ko) * 2004-08-11 2006-01-24 주식회사 하이닉스반도체 Ｓｔｉ ｃｍｐ 공정에서 발생하는 잔여 질화막 두께변화량 감소 방법 및 이를 이용한 반도체 소자의 소자분리막 제조 방법
KR100568452B1 (ko) * 2004-09-23 2006-04-07 삼성전자주식회사 얼라인먼트 키를 갖는 반도체 소자의 제조방법 및 그에의하여 제조된 반도체 소자.
KR100663347B1 (ko) * 2004-12-21 2007-01-02 삼성전자주식회사 중첩도 측정마크를 갖는 반도체소자 및 그 형성방법
KR20060107653A (ko) * 2005-04-11 2006-10-16 삼성전자주식회사 다층 구조를 갖는 오버레이 마크를 갖춘 반도체 소자
KR100695876B1 (ko) * 2005-06-24 2007-03-19 삼성전자주식회사 오버레이 키 및 그 형성 방법, 오버레이 키를 이용하여형성된 반도체 장치 및 그 제조 방법.
KR100620663B1 (ko) * 2005-07-19 2006-09-06 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7485543B2 (en) * 2005-12-30 2009-02-03 Hynix Semiconductor Inc. Method for manufacturing semiconductor device with overlay vernier
KR100745898B1 (ko) * 2006-02-21 2007-08-02 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR100739259B1 (ko) * 2006-03-08 2007-07-12 주식회사 하이닉스반도체 중첩도 측정 버니어 및 그 형성 방법
US20070292776A1 (en) * 2006-06-20 2007-12-20 Hynix Semiconductor Inc. Overlay vernier key and method for forming contact holes of semiconductor device using the same
KR100870316B1 (ko) * 2006-12-28 2008-11-25 주식회사 하이닉스반도체 반도체 소자의 오버레이 버니어 및 그 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01272116A (ja) * 1988-04-25 1989-10-31 Sony Corp 半導体装置
JPH0424913A (ja) * 1990-05-15 1992-01-28 Fujitsu Ltd 自動位置ずれ管理装置
JPH11307418A (ja) * 1998-04-20 1999-11-05 Matsushita Electron Corp マスク合わせマークおよびマスク合わせ方法
JPH11329914A (ja) * 1998-05-15 1999-11-30 Nec Corp 半導体装置とその製造方法
JP2000133575A (ja) * 1998-10-27 2000-05-12 Mitsubishi Electric Corp 重ね合わせ検査マークを備える半導体装置
JP2000133560A (ja) * 1998-10-27 2000-05-12 Nec Corp 半導体製造方法及び半導体装置
JP2001155983A (ja) * 1999-11-24 2001-06-08 Nec Corp 半導体装置およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2139047A2 (en) 2008-06-26 2009-12-30 Semiconductor Energy Laboratory Co, Ltd. Photoelectric Conversion Device Module and Manufacturing Method of the Photoelectric Conversion Device Module

Also Published As

Publication number Publication date
KR20080061163A (ko) 2008-07-02
KR100870316B1 (ko) 2008-11-25
JP4904529B2 (ja) 2012-03-28
US20080160261A1 (en) 2008-07-03
US7595258B2 (en) 2009-09-29

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