JPH11329914A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH11329914A JPH11329914A JP10133368A JP13336898A JPH11329914A JP H11329914 A JPH11329914 A JP H11329914A JP 10133368 A JP10133368 A JP 10133368A JP 13336898 A JP13336898 A JP 13336898A JP H11329914 A JPH11329914 A JP H11329914A
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- JP
- Japan
- Prior art keywords
- mark
- semiconductor device
- resist pattern
- forming
- film
- Prior art date
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- Granted
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Abstract
(57)【要約】
【課題】 パターニング用のレジストパターンを正確な
位置に形成するために、半導体上に形成したマークとレ
ジストで形成したマークとの位置関係を測定する際、測
定誤差を少なくした半導体装置とその製造方法を提供す
る。 【解決手段】 重ね合わせ測定用のマーク１０１、１０
２を備えた半導体装置において、前記マーク１０２は断
面凹状に形成され、且つ、前記マーク１０２はエッチン
グストッパ１２上に形成されていることを特徴とする。
位置に形成するために、半導体上に形成したマークとレ
ジストで形成したマークとの位置関係を測定する際、測
定誤差を少なくした半導体装置とその製造方法を提供す
る。 【解決手段】 重ね合わせ測定用のマーク１０１、１０
２を備えた半導体装置において、前記マーク１０２は断
面凹状に形成され、且つ、前記マーク１０２はエッチン
グストッパ１２上に形成されていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置とその
製造方法に係わり、特に、パターニング用のレジストパ
ターンを正確な位置に形成するために、レジストパター
ンに設けた重ね合わせ測定用のマークを半導体上に形成
したマークに重ね合わせ、半導体装置上に形成したマー
クとレジストで形成したマークとの位置関係を測定し、
その測定結果に基づき、正確な位置にレジストをパター
ニングするようにした半導体装置とその製造方法に関す
る。
製造方法に係わり、特に、パターニング用のレジストパ
ターンを正確な位置に形成するために、レジストパター
ンに設けた重ね合わせ測定用のマークを半導体上に形成
したマークに重ね合わせ、半導体装置上に形成したマー
クとレジストで形成したマークとの位置関係を測定し、
その測定結果に基づき、正確な位置にレジストをパター
ニングするようにした半導体装置とその製造方法に関す
る。
【０００２】
【従来の技術】近年半導体デバイスは、微細化が進んで
きている。この微細化によりトランジスタのゲート幅な
どが小さくなるだけでなく、重ね合わせ余裕も小さくな
ってきている。例えば１６ＭｂＤＲＡＭでは、±０．１
２μｍ程度の重ね合わせ余裕を確保できていたが、二世
代ほど先の２５６ＭｂＤＲＡＭでは、±０．０４μｍ程
度の重ね合わせ余裕すら確保することが難しくなってき
ている。このため世代が進むにつれて重ね合わせ精度を
得る方法及び重ね合わせを測定・評価する方法が研究さ
れている。
きている。この微細化によりトランジスタのゲート幅な
どが小さくなるだけでなく、重ね合わせ余裕も小さくな
ってきている。例えば１６ＭｂＤＲＡＭでは、±０．１
２μｍ程度の重ね合わせ余裕を確保できていたが、二世
代ほど先の２５６ＭｂＤＲＡＭでは、±０．０４μｍ程
度の重ね合わせ余裕すら確保することが難しくなってき
ている。このため世代が進むにつれて重ね合わせ精度を
得る方法及び重ね合わせを測定・評価する方法が研究さ
れている。
【０００３】次に、ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖ
ｅｒ Ｂｉｔｌｉｎｅ）構造を有するＤＲＡＭを例とし
てキャパシタコンタクト上の所定の位置にキャパシタ下
部電極を形成するためのレジストパターンを位置決めす
るための重ね合わせ測定用マークの従来技術について説
明する。図６に重ね合わせ測定用マークの断面図及びレ
イアウト図を示す。図６の下地マーク１０２はキャパシ
タコンタクトホール２７と同時に形成され、正方形で囲
まれた領域がキャパシタコンタクトホール２７をエッチ
ングする時に同時にエッチングされて凹型に形成され
る。又、上地マーク１０１はキャパシタ下部電極用レジ
ストパターン２９と同時に形成され、正方形で囲まれた
領域が凸型になる。
ｅｒ Ｂｉｔｌｉｎｅ）構造を有するＤＲＡＭを例とし
てキャパシタコンタクト上の所定の位置にキャパシタ下
部電極を形成するためのレジストパターンを位置決めす
るための重ね合わせ測定用マークの従来技術について説
明する。図６に重ね合わせ測定用マークの断面図及びレ
イアウト図を示す。図６の下地マーク１０２はキャパシ
タコンタクトホール２７と同時に形成され、正方形で囲
まれた領域がキャパシタコンタクトホール２７をエッチ
ングする時に同時にエッチングされて凹型に形成され
る。又、上地マーク１０１はキャパシタ下部電極用レジ
ストパターン２９と同時に形成され、正方形で囲まれた
領域が凸型になる。
【０００４】図６（ａ）は正方形で囲まれた領域に測定
用のレジストパターン３０がパターニング用のレジスト
パターン２９と同時に形成された状態を示し、図６
（ｂ）に示したように距離Ｘ１，Ｘ２、Ｙ１，Ｙ２を測
定すると共に、Ｘ１−Ｘ２＜εx、且つ、Ｙ１−Ｙ２＜
εy （εｘ，εy は所定の値）である時、レジストパタ
ーン２９による下部電極のエッチングを開始するように
なっている。
用のレジストパターン３０がパターニング用のレジスト
パターン２９と同時に形成された状態を示し、図６
（ｂ）に示したように距離Ｘ１，Ｘ２、Ｙ１，Ｙ２を測
定すると共に、Ｘ１−Ｘ２＜εx、且つ、Ｙ１−Ｙ２＜
εy （εｘ，εy は所定の値）である時、レジストパタ
ーン２９による下部電極のエッチングを開始するように
なっている。
【０００５】図６（ａ）はメモリセル領域の断面構造を
示し、同時に形成される重ねマークのＡ−Ｂ断面も示し
ている。この図では重ね合わせ測定時での構造を示して
いるため、キャパシタ下部電極はまだ形成されていな
い。図６（ａ）に示すように、メモリセル領域では素子
分離酸化膜２２及び拡散層領域２３を有する半導体基板
２１上にワード線を構成するゲート電極２４が存在し、
またさらにコンタクトプラグ２５を介してビット線２６
が拡散層領域２３に電気的に接続されており、またキャ
パシタコンタクトホール２７内部を含む全面にリンドー
プポリシリコン膜２８が形成され、その上にキャパシタ
下部電極を形成するためのレジストパターン２９が存在
する構造となっている。これに対し、重ね合わせ測定用
マークは測定に用いられる上地マークは、キャパシタ下
部電極用レジストパターン２９と同時に形成されたレジ
ストパターン３０により形成され、下地マーク３１はキ
ャパシタコンタクトホール２７と同時に開孔され、且
つ、シリコン基板２１まで到達するパターン３１により
構成されている。
示し、同時に形成される重ねマークのＡ−Ｂ断面も示し
ている。この図では重ね合わせ測定時での構造を示して
いるため、キャパシタ下部電極はまだ形成されていな
い。図６（ａ）に示すように、メモリセル領域では素子
分離酸化膜２２及び拡散層領域２３を有する半導体基板
２１上にワード線を構成するゲート電極２４が存在し、
またさらにコンタクトプラグ２５を介してビット線２６
が拡散層領域２３に電気的に接続されており、またキャ
パシタコンタクトホール２７内部を含む全面にリンドー
プポリシリコン膜２８が形成され、その上にキャパシタ
下部電極を形成するためのレジストパターン２９が存在
する構造となっている。これに対し、重ね合わせ測定用
マークは測定に用いられる上地マークは、キャパシタ下
部電極用レジストパターン２９と同時に形成されたレジ
ストパターン３０により形成され、下地マーク３１はキ
ャパシタコンタクトホール２７と同時に開孔され、且
つ、シリコン基板２１まで到達するパターン３１により
構成されている。
【０００６】図６（ａ）からわかるようにコンタクトホ
ール２７と同時に形成される下地マークパターン３１は
第２及び第１層間絶縁膜３４，３３を貫通しシリコン基
板２１まで到達する。ここで、下地マーク３１は、シリ
コン基板と高選択性の得られるコンタクトエッチング条
件ではボックスマークのような広いパターンではかなり
緩やかなテーパー形状となる。これを上面から見ると図
６（ｃ）に示したような幅の広いエッジとなっているの
で、自動目ずれ測定でのエッジ波形のピークが緩やかに
なり測定誤差が発生しやすい。又、キャパシタ下部電極
用レジストパターン２９と同時に形成される上地マーク
３０は、かなり大きな段差とテーパを有して形成される
ため露光時にベストフォーカスから大きくずれる。
ール２７と同時に形成される下地マークパターン３１は
第２及び第１層間絶縁膜３４，３３を貫通しシリコン基
板２１まで到達する。ここで、下地マーク３１は、シリ
コン基板と高選択性の得られるコンタクトエッチング条
件ではボックスマークのような広いパターンではかなり
緩やかなテーパー形状となる。これを上面から見ると図
６（ｃ）に示したような幅の広いエッジとなっているの
で、自動目ずれ測定でのエッジ波形のピークが緩やかに
なり測定誤差が発生しやすい。又、キャパシタ下部電極
用レジストパターン２９と同時に形成される上地マーク
３０は、かなり大きな段差とテーパを有して形成される
ため露光時にベストフォーカスから大きくずれる。
【０００７】従ってこれを上面から見ると幅の広いエッ
ジ１０１ａ，１０２ａとなっているので、自動目ずれ測
定でのエッジ波形のピークが緩やかになり測定誤差が発
生しやすいという欠点があった。
ジ１０１ａ，１０２ａとなっているので、自動目ずれ測
定でのエッジ波形のピークが緩やかになり測定誤差が発
生しやすいという欠点があった。
【０００８】
【発明が解決しようとする課題】本発明の目的は、上記
した従来技術の欠点を改良し、特に、パターニング用の
レジストパターンを正確な位置に形成するために、半導
体上に形成したマークとレジストで形成したマークとの
位置関係を測定する際、測定誤差を少なくし、以て、半
導体装置の生産効率を向上せしめた新規な半導体装置と
その製造方法を提供するものである。
した従来技術の欠点を改良し、特に、パターニング用の
レジストパターンを正確な位置に形成するために、半導
体上に形成したマークとレジストで形成したマークとの
位置関係を測定する際、測定誤差を少なくし、以て、半
導体装置の生産効率を向上せしめた新規な半導体装置と
その製造方法を提供するものである。
【０００９】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、重ね合わせ測定用のマークを備
えた半導体装置において、前記マークは断面凹状に形成
され、且つ、前記マークはエッチングストッパ上に形成
されていることを特徴とするものであり、又、第２態様
は、パターニング用のレジストパターンを正確な位置に
形成するために、前記レジストパターンで形成した第１
のマークを半導体装置上に形成した第２のマーク上に重
ね合わせ、前記第１及び第２のマークを用いて重ね合わ
せ測定を行う半導体装置において、前記半導体装置に設
けられた前記エッチングストッパと、このエッチングス
トッパ上の第１の膜をエッチングして形成した開孔パタ
ーンと、この開孔パターンを含む全面に形成した第２の
膜と、前記第２の膜で前記開孔パターン上に形成された
前記第２のマークと、前記第２のマーク上に形成した前
記レジストパターンで形成された前記第１のマークと、
で構成したことを特徴とするものであり、又、第３態様
は、前記エッチングストッパは、配線層であることを特
徴とするものであり、 又、第４態様は、前記マーク
は、ボックスインボックス構造を有するマークであるこ
とを特徴とするものであり、又、第５態様は、前記マー
クは、ノギス型構造を有するマークであることを特徴と
するものである。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に係わる半
導体装置の第１態様は、重ね合わせ測定用のマークを備
えた半導体装置において、前記マークは断面凹状に形成
され、且つ、前記マークはエッチングストッパ上に形成
されていることを特徴とするものであり、又、第２態様
は、パターニング用のレジストパターンを正確な位置に
形成するために、前記レジストパターンで形成した第１
のマークを半導体装置上に形成した第２のマーク上に重
ね合わせ、前記第１及び第２のマークを用いて重ね合わ
せ測定を行う半導体装置において、前記半導体装置に設
けられた前記エッチングストッパと、このエッチングス
トッパ上の第１の膜をエッチングして形成した開孔パタ
ーンと、この開孔パターンを含む全面に形成した第２の
膜と、前記第２の膜で前記開孔パターン上に形成された
前記第２のマークと、前記第２のマーク上に形成した前
記レジストパターンで形成された前記第１のマークと、
で構成したことを特徴とするものであり、又、第３態様
は、前記エッチングストッパは、配線層であることを特
徴とするものであり、 又、第４態様は、前記マーク
は、ボックスインボックス構造を有するマークであるこ
とを特徴とするものであり、又、第５態様は、前記マー
クは、ノギス型構造を有するマークであることを特徴と
するものである。
【００１０】又、本発明に係わる半導体装置の製造方法
の第１態様は、パターニング用のレジストパターンを正
確な位置に形成するために、前記レジストパターンで形
成した第１のマークを半導体装置上に形成した第２のマ
ーク上に重ね合わせ、前記第１及び第２のマークを用い
て重ね合わせ測定を行う半導体装置において、第１の膜
上に配線層を形成すると共にエッチングストッパを形成
する第１の工程と、前記配線層上に第２の膜を形成する
第２の工程と、前記第１、第２の膜をエッチングすると
共に、前記エッチングストッパ上に開孔パターンを形成
する第３の工程と、前記開孔パターンを含む全面に第３
の膜を堆積させ前記第２のマークを形成する第４の工程
と、前記第３の膜上にレジストパターンを形成すると共
に、前記レジストパターンで形成した前記第１のマーク
を前記第２のマーク上に重ね合わせる第５の工程と、を
含むことを特徴とするものであり、又、第２態様は、前
記エッチングストッパは、配線層であることを特徴とす
るものである。
の第１態様は、パターニング用のレジストパターンを正
確な位置に形成するために、前記レジストパターンで形
成した第１のマークを半導体装置上に形成した第２のマ
ーク上に重ね合わせ、前記第１及び第２のマークを用い
て重ね合わせ測定を行う半導体装置において、第１の膜
上に配線層を形成すると共にエッチングストッパを形成
する第１の工程と、前記配線層上に第２の膜を形成する
第２の工程と、前記第１、第２の膜をエッチングすると
共に、前記エッチングストッパ上に開孔パターンを形成
する第３の工程と、前記開孔パターンを含む全面に第３
の膜を堆積させ前記第２のマークを形成する第４の工程
と、前記第３の膜上にレジストパターンを形成すると共
に、前記レジストパターンで形成した前記第１のマーク
を前記第２のマーク上に重ね合わせる第５の工程と、を
含むことを特徴とするものであり、又、第２態様は、前
記エッチングストッパは、配線層であることを特徴とす
るものである。
【００１１】
【発明の実施の形態】本発明に係わる半導体装置は、パ
ターニング用のレジストパターンを正確な位置に形成す
るために、前記レジストパターンで形成した第１のマー
クを半導体装置上に形成した第２のマーク上に重ね合わ
せ、前記第１及び第２のマークを用いて重ね合わせ測定
を行う半導体装置において、前記半導体装置に設けられ
た前記エッチングストッパと、このエッチングストッパ
上の第１の膜をエッチングして形成した開孔パターン
と、この開孔パターンを含む全面に形成した第２の膜
と、前記第２の膜で前記開孔パターン上に形成された前
記第２のマークと、前記第２のマーク上に形成した前記
レジストパターンで形成された前記第１のマークと、で
構成したことを特徴とするものであから、第２のマーク
を上方から見たとき、第２のマークのエッジが細くなり
光学的にはっきりとした波形が得られる。又、同様に、
第２のマーク上の第１のマークの高さも低くなるから、
はっきりとしたエッジの波形が得られる。この為、測定
誤差が少なくなり、レジストパターンを正確な位置に配
置することが可能になる。
ターニング用のレジストパターンを正確な位置に形成す
るために、前記レジストパターンで形成した第１のマー
クを半導体装置上に形成した第２のマーク上に重ね合わ
せ、前記第１及び第２のマークを用いて重ね合わせ測定
を行う半導体装置において、前記半導体装置に設けられ
た前記エッチングストッパと、このエッチングストッパ
上の第１の膜をエッチングして形成した開孔パターン
と、この開孔パターンを含む全面に形成した第２の膜
と、前記第２の膜で前記開孔パターン上に形成された前
記第２のマークと、前記第２のマーク上に形成した前記
レジストパターンで形成された前記第１のマークと、で
構成したことを特徴とするものであから、第２のマーク
を上方から見たとき、第２のマークのエッジが細くなり
光学的にはっきりとした波形が得られる。又、同様に、
第２のマーク上の第１のマークの高さも低くなるから、
はっきりとしたエッジの波形が得られる。この為、測定
誤差が少なくなり、レジストパターンを正確な位置に配
置することが可能になる。
【００１２】
【実施例】以下に、本発明に係わる半導体装置とその製
造方法の具体例を図面を参照しながら詳細に説明する。
図１は、本発明に係わる半導体装置の具体例の構造を示
す図であって、これらの図には、重ね合わせ測定用のマ
ーク１０１、１０２を備えた半導体装置において、前記
マーク１０２は断面凹状に形成され、且つ、前記マーク
１０２はエッチングストッパ１２上に形成されている半
導体装置が示されている。
造方法の具体例を図面を参照しながら詳細に説明する。
図１は、本発明に係わる半導体装置の具体例の構造を示
す図であって、これらの図には、重ね合わせ測定用のマ
ーク１０１、１０２を備えた半導体装置において、前記
マーク１０２は断面凹状に形成され、且つ、前記マーク
１０２はエッチングストッパ１２上に形成されている半
導体装置が示されている。
【００１３】又、パターニング用のレジストパターン９
を正確な位置に形成するために、前記レジストパターン
９で形成した第１のマーク１０１を半導体装置上に形成
した第２のマーク１０２上に重ね合わせ、前記レジスト
パターン９で所定のエッチングを行う半導体装置におい
て、前記半導体装置に設けられた前記エッチングストッ
パ１２と、このエッチングストッパ１２上の第１の膜１
４をエッチングして形成した開孔パターン１１と、この
開孔パターン１１を含む全面に形成した第２の膜８と、
前記第２の膜８で前記開孔パターン１１上に形成された
前記第２のマーク１０２と、前記第２のマーク１０２上
に形成した前記レジストパターンで形成された前記第１
のマーク１０１と、で構成した半導体装置が示されてい
る。
を正確な位置に形成するために、前記レジストパターン
９で形成した第１のマーク１０１を半導体装置上に形成
した第２のマーク１０２上に重ね合わせ、前記レジスト
パターン９で所定のエッチングを行う半導体装置におい
て、前記半導体装置に設けられた前記エッチングストッ
パ１２と、このエッチングストッパ１２上の第１の膜１
４をエッチングして形成した開孔パターン１１と、この
開孔パターン１１を含む全面に形成した第２の膜８と、
前記第２の膜８で前記開孔パターン１１上に形成された
前記第２のマーク１０２と、前記第２のマーク１０２上
に形成した前記レジストパターンで形成された前記第１
のマーク１０１と、で構成した半導体装置が示されてい
る。
【００１４】更に、図１〜図３には、第１の膜１３上に
配線層６を形成すると共にエッチングストッパ１２を形
成する第１の工程と、前記配線層６上に第２の膜１４を
形成する第２の工程と、前記第１、第２の膜１３、１４
をエッチングすると共に、前記エッチングストッパ１２
上に開孔パターン１１を形成する第３の工程と、前記開
孔パターン１１を含む全面に第３の膜８を堆積させ前記
第２のマーク１０２を形成する第４の工程と、前記第３
の膜８上にレジストパターン９を形成すると共に、前記
レジストパターンで形成した前記第１のマーク１０１を
前記第２のマーク１０２上に重ね合わせる第５の工程
と、を含む半導体装置の製造方法が示されている。
配線層６を形成すると共にエッチングストッパ１２を形
成する第１の工程と、前記配線層６上に第２の膜１４を
形成する第２の工程と、前記第１、第２の膜１３、１４
をエッチングすると共に、前記エッチングストッパ１２
上に開孔パターン１１を形成する第３の工程と、前記開
孔パターン１１を含む全面に第３の膜８を堆積させ前記
第２のマーク１０２を形成する第４の工程と、前記第３
の膜８上にレジストパターン９を形成すると共に、前記
レジストパターンで形成した前記第１のマーク１０１を
前記第２のマーク１０２上に重ね合わせる第５の工程
と、を含む半導体装置の製造方法が示されている。
【００１５】次に、本発明を更に詳細に説明する。本具
体例では、ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂ
ｉｔｌｉｎｅ）構造を有するＤＲＡＭを例としてキャパ
シタコンタクト上の所定の位置にキャパシタ下部電極を
形成するためのレジストパターンを位置決めするための
重ね合わせ測定用マークについて説明する。
体例では、ＣＯＢ（Ｃａｐａｃｉｔｏｒ Ｏｖｅｒ Ｂ
ｉｔｌｉｎｅ）構造を有するＤＲＡＭを例としてキャパ
シタコンタクト上の所定の位置にキャパシタ下部電極を
形成するためのレジストパターンを位置決めするための
重ね合わせ測定用マークについて説明する。
【００１６】図１（ｂ）は、本具体例の重ね合わせ測定
用マークのレイアウト図であり、一番内側にある正方形
は上地マーク１０１であり、本具体例ではメモリセルの
キャパシタ下部電極と同一の層上にレイアウトされ、ま
た内側から二番目の正方形は下地マーク１０２であり、
この下地マークはビット線が形成される配線層上にレイ
アウトされる。また、内側から三番目の正方形１０３は
下地マークを形成する際のエッチングストッパ１２であ
り、ビット線と同一の層にレイアウトされている。 図
１（ａ）はメモリセル領域の断面構造及びマーク部分の
Ａ−Ｂ断面を示す断面構造図である。この図では重ね合
わせ測定時での構造を示しているため、キャパシタ下部
電極は形成されておらず、キャパシタ下部電極を形成す
るためのレジストパターンが設けられている。
用マークのレイアウト図であり、一番内側にある正方形
は上地マーク１０１であり、本具体例ではメモリセルの
キャパシタ下部電極と同一の層上にレイアウトされ、ま
た内側から二番目の正方形は下地マーク１０２であり、
この下地マークはビット線が形成される配線層上にレイ
アウトされる。また、内側から三番目の正方形１０３は
下地マークを形成する際のエッチングストッパ１２であ
り、ビット線と同一の層にレイアウトされている。 図
１（ａ）はメモリセル領域の断面構造及びマーク部分の
Ａ−Ｂ断面を示す断面構造図である。この図では重ね合
わせ測定時での構造を示しているため、キャパシタ下部
電極は形成されておらず、キャパシタ下部電極を形成す
るためのレジストパターンが設けられている。
【００１７】図１に示すように、メモリセル領域では素
子分離酸化膜２及び拡散層領域３を有する半導体基板１
上にワード線を構成するゲート電極４が存在し、さらに
コンタクトプラグ５を介してビット線６が拡散層領域３
に電気的に接続されており、またキャパシタコンタクト
ホール７内部を含む全面にリンドープポリシリコン膜８
が形成され、その上にキャパシタ下部電極を形成するた
めのレジストパターン９が存在する構造となっている。
これに対し、重ね合わせ測定用マークは測定に用いられ
る上地マーク１０１がキャパシタ下部電極用レジストパ
ターン９と同時に形成された上地マークレジストパター
ン１０により構成され、下地マーク１０２はキャパシタ
コンタクトホール７と同時に開孔された下地マーク開孔
パターン１１により構成され、その開孔パターン１１が
半導体基板１に到達しないように設けられたエッチング
ストッパ１２上に形成される構造となっている。
子分離酸化膜２及び拡散層領域３を有する半導体基板１
上にワード線を構成するゲート電極４が存在し、さらに
コンタクトプラグ５を介してビット線６が拡散層領域３
に電気的に接続されており、またキャパシタコンタクト
ホール７内部を含む全面にリンドープポリシリコン膜８
が形成され、その上にキャパシタ下部電極を形成するた
めのレジストパターン９が存在する構造となっている。
これに対し、重ね合わせ測定用マークは測定に用いられ
る上地マーク１０１がキャパシタ下部電極用レジストパ
ターン９と同時に形成された上地マークレジストパター
ン１０により構成され、下地マーク１０２はキャパシタ
コンタクトホール７と同時に開孔された下地マーク開孔
パターン１１により構成され、その開孔パターン１１が
半導体基板１に到達しないように設けられたエッチング
ストッパ１２上に形成される構造となっている。
【００１８】図２及び図３は、本具体例を説明するため
の各工程毎の断面図である。図２（ａ）に示すように、
素子分離酸化膜２を有する半導体基板１上にゲート電極
４及び拡散層領域３を形成する。層間絶縁膜１３を形成
した後、図２（ｂ）、図３（ａ）に示すようにフォトリ
ソグラフィの技術を用いて拡散層領域３に到達するビッ
トコンタクトを開孔後、コンタクトプラグ５の形成を行
う。そして図３（ａ）に示すようにビット線６を形成す
ると同時にキャパシタコンタクト−キャパシタ下部電極
重ね合わせ測定マークを形成する領域にエッチングスト
ッパ１２を形成する。更に、層間絶縁膜１４を形成した
後、フォトリソグラフィの技術を用いて層間絶縁膜１
４、１３をエッチングして、拡散層領域３に到達するキ
ャパシタコンタクトホール７を開孔すると同時に重ね合
わせ測定用下地マーク１１をエッチングストッパ１２上
に形成する。
の各工程毎の断面図である。図２（ａ）に示すように、
素子分離酸化膜２を有する半導体基板１上にゲート電極
４及び拡散層領域３を形成する。層間絶縁膜１３を形成
した後、図２（ｂ）、図３（ａ）に示すようにフォトリ
ソグラフィの技術を用いて拡散層領域３に到達するビッ
トコンタクトを開孔後、コンタクトプラグ５の形成を行
う。そして図３（ａ）に示すようにビット線６を形成す
ると同時にキャパシタコンタクト−キャパシタ下部電極
重ね合わせ測定マークを形成する領域にエッチングスト
ッパ１２を形成する。更に、層間絶縁膜１４を形成した
後、フォトリソグラフィの技術を用いて層間絶縁膜１
４、１３をエッチングして、拡散層領域３に到達するキ
ャパシタコンタクトホール７を開孔すると同時に重ね合
わせ測定用下地マーク１１をエッチングストッパ１２上
に形成する。
【００１９】この時、下地マーク開孔パターン１１は、
層間絶縁膜１３上に形成されたエッチングストップパ１
２でエッチングがとまり、層間絶縁膜１３をエッチング
することはなく、浅い位置に下地マーク開孔パターン１
１が形成される。その後、全面にリンドープポリシリコ
ン膜８を成膜した後、フォトリソグラフィの技術を用い
てメモリセル領域にはキャパシタ下部電極形成用レジス
トパターン９を、重ね合わせ測定用下地マーク１１上に
は上地マークレジストパターン１０をそれぞれ形成する
ことにより図１のような断面構造を得る。
層間絶縁膜１３上に形成されたエッチングストップパ１
２でエッチングがとまり、層間絶縁膜１３をエッチング
することはなく、浅い位置に下地マーク開孔パターン１
１が形成される。その後、全面にリンドープポリシリコ
ン膜８を成膜した後、フォトリソグラフィの技術を用い
てメモリセル領域にはキャパシタ下部電極形成用レジス
トパターン９を、重ね合わせ測定用下地マーク１１上に
は上地マークレジストパターン１０をそれぞれ形成する
ことにより図１のような断面構造を得る。
【００２０】図１（ｃ）は本発明によるマークを上方か
らみた状態を示しているが、従来のものにくらべ、下地
マークエッジ１０２Ａが細くなり、更に上地マーク１０
１も細くなり、光学的にはっきりした波形が得られるよ
うになっている。上記具体例より更に、下地マークの位
置を浅くする方法として、図４（ａ）に示すように、ワ
ード線を形成する際、下地マーク下方にパターン１５を
形成し、更に、その上にエッチングストッパ１２を形成
することで、下地マークの位置をより上方に形成するこ
とが出来る。
らみた状態を示しているが、従来のものにくらべ、下地
マークエッジ１０２Ａが細くなり、更に上地マーク１０
１も細くなり、光学的にはっきりした波形が得られるよ
うになっている。上記具体例より更に、下地マークの位
置を浅くする方法として、図４（ａ）に示すように、ワ
ード線を形成する際、下地マーク下方にパターン１５を
形成し、更に、その上にエッチングストッパ１２を形成
することで、下地マークの位置をより上方に形成するこ
とが出来る。
【００２１】このようにすることで、メモリ領域とマー
ク部分の高さ関係が同一となるからより精度の高いマー
クを形成することが出来る。又、上記具体例では、直下
のビット線層をエッチングストッパにしたが、図４
（ｂ）に示すようにワード線層と同時に形成したパター
ン１５をエッチングストッパとしてもよい。
ク部分の高さ関係が同一となるからより精度の高いマー
クを形成することが出来る。又、上記具体例では、直下
のビット線層をエッチングストッパにしたが、図４
（ｂ）に示すようにワード線層と同時に形成したパター
ン１５をエッチングストッパとしてもよい。
【００２２】図５は本発明の他の重ね合わせマークを示
す図である。図５に示すノギス型構造を有するマーク
（以下、ノギスマークという）は、機械による自動測定
用ではなく人間の目による測定を行う際に用いられ、基
本的に上記したボックスインボックス構造を有するマー
クと同じように使用される。なお、ノギスマークの場
合、顕微鏡の焦点深度が小さいためにレジストパターン
のエッジ（底部）が判別しにくくなるので、本発明を採
用した場合、より大なる効果が得られる。
す図である。図５に示すノギス型構造を有するマーク
（以下、ノギスマークという）は、機械による自動測定
用ではなく人間の目による測定を行う際に用いられ、基
本的に上記したボックスインボックス構造を有するマー
クと同じように使用される。なお、ノギスマークの場
合、顕微鏡の焦点深度が小さいためにレジストパターン
のエッジ（底部）が判別しにくくなるので、本発明を採
用した場合、より大なる効果が得られる。
【００２３】上記したように、本発明では、図１のボッ
クスマーク、図５のノギスマークを例に説明したが、重
ね合わせ用測定マークであれば、どのようなマークで
も、本発明を適用出来る。
クスマーク、図５のノギスマークを例に説明したが、重
ね合わせ用測定マークであれば、どのようなマークで
も、本発明を適用出来る。
【００２４】
【発明の効果】本発明によれば、下地マークはエッチン
グの条件に依存してややテーパー形状になるものの、従
来のものに較べて深さが浅いためテーパー目立ちにくく
なる。従って下地マークエッジが従来のものに較べて細
く光学的にはっきりした波形が得られるので、従来技術
よりも目ずれ測定時に測定誤差が生じにくい。
グの条件に依存してややテーパー形状になるものの、従
来のものに較べて深さが浅いためテーパー目立ちにくく
なる。従って下地マークエッジが従来のものに較べて細
く光学的にはっきりした波形が得られるので、従来技術
よりも目ずれ測定時に測定誤差が生じにくい。
【００２５】また、上地マークは従来技術に較べて良い
露光条件で形成されるために垂直形状となり、下地マー
クと同様にマークエッジが従来技術に較べて細くなり光
学的にはっきりした波形が得られるので、従来のものよ
りも目ずれ測定時に測定誤差が生じにくい。
露光条件で形成されるために垂直形状となり、下地マー
クと同様にマークエッジが従来技術に較べて細くなり光
学的にはっきりした波形が得られるので、従来のものよ
りも目ずれ測定時に測定誤差が生じにくい。
【図１】（ａ）は、本発明に係る半導体装置の断面図、
（ｂ）はマークレイアウトを示す図、（ｃ）はマークを
上方から見た図である。
（ｂ）はマークレイアウトを示す図、（ｃ）はマークを
上方から見た図である。
【図２】本発明の半導体装置の製造工程を示す図であ
る。
る。
【図３】図２に続く製造工程を示す図である。
【図４】本発明の他の具体例を示す図である。
【図５】他の合わせマークを示す図である。
【図６】（ａ）は、従来の半導体装置の断面図、（ｂ）
はそのマークレイアウトを示す図、（ｃ）はマークを上
方から見た図である。
はそのマークレイアウトを示す図、（ｃ）はマークを上
方から見た図である。
１ シリコン基板 ２ 素子分離酸化膜 ３ 拡散層領域 ４ ゲート電極 ５ コンタクトプラグ ６ ビット線 ７ キャパシタコンタクトホール ８ リンドープポリシリコン膜 ９ キャパシタ下部電極形成用レジストパターン １０ 上地マークレジストパターン １１ 下地マークパターン １２ エッチングストッパ（ビット線同層） １３，１４ 層間絶縁膜 １５ エッチングストップパターン（ゲート電極同
層） １０１ 上地マーク １０２ 下地マーク
層） １０１ 上地マーク １０２ 下地マーク
Claims (7)
- 【請求項１】 重ね合わせ測定用のマークを備えた半導
体装置において、前記マークは断面凹状に形成され、且
つ、前記マークはエッチングストッパ上に形成されてい
ることを特徴とする半導体装置。 - 【請求項２】 パターニング用のレジストパターンを正
確な位置に形成するために、前記レジストパターンで形
成した第１のマークを半導体装置上に形成した第２のマ
ーク上に重ね合わせ、前記第１及び第２のマークを用い
て重ね合わせ測定を行う半導体装置において、 前記半導体装置に設けられた前記エッチングストッパ
と、 このエッチングストッパ上の第１の膜をエッチングして
形成した開孔パターンと、 この開孔パターンを含む全面に形成した第２の膜と、 前記第２の膜で前記開孔パターン上に形成された前記第
２のマークと、 前記第２のマーク上に形成した前記レジストパターンで
形成された前記第１のマークと、で構成したことを特徴
とする半導体装置。 - 【請求項３】 前記エッチングストッパは、配線層であ
ることを特徴とする請求項１又は２記載の半導体装置。 - 【請求項４】 前記マークは、ボックスインボックス構
造を有するマークであることを特徴とする請求項１乃至
３の何れかに記載の半導体装置。 - 【請求項５】 前記マークは、ノギス型構造を有するマ
ークであることを特徴とする請求項１乃至３の何れかに
記載の半導体装置。 - 【請求項６】 パターニング用のレジストパターンを正
確な位置に形成するために、前記レジストパターンで形
成した第１のマークを半導体装置上に形成した第２のマ
ーク上に重ね合わせ、前記第１及び第２のマークを用い
て重ね合わせ測定を行う半導体装置において、 第１の膜上に配線層を形成すると共にエッチングストッ
パを形成する第１の工程と、 前記配線層上に第２の膜を形成する第２の工程と、 前記第１、第２の膜をエッチングすると共に、前記エッ
チングストッパ上に開孔パターンを形成する第３の工程
と、 前記開孔パターンを含む全面に第３の膜を堆積させ前記
第２のマークを形成する第４の工程と、 前記第３の膜上にレジストパターンを形成すると共に、
前記レジストパターンで形成した前記第１のマークを前
記第２のマーク上に重ね合わせる第５の工程と、を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項７】 前記エッチングストッパは、配線層であ
ることを特徴とする請求項６記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13336898A JP3159168B2 (ja) | 1998-05-15 | 1998-05-15 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13336898A JP3159168B2 (ja) | 1998-05-15 | 1998-05-15 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11329914A true JPH11329914A (ja) | 1999-11-30 |
| JP3159168B2 JP3159168B2 (ja) | 2001-04-23 |
Family
ID=15103102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13336898A Expired - Fee Related JP3159168B2 (ja) | 1998-05-15 | 1998-05-15 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3159168B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844918B2 (en) | 2002-09-20 | 2005-01-18 | Asml Netherlands B.V. | Alignment system and methods for lithographic systems using at least two wavelengths |
| JP2008166681A (ja) * | 2006-12-28 | 2008-07-17 | Hynix Semiconductor Inc | 半導体素子のオーバーレイバーニアとその製造方法 |
| JP2009038115A (ja) * | 2007-07-31 | 2009-02-19 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP2012064967A (ja) * | 2011-11-28 | 2012-03-29 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
-
1998
- 1998-05-15 JP JP13336898A patent/JP3159168B2/ja not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6844918B2 (en) | 2002-09-20 | 2005-01-18 | Asml Netherlands B.V. | Alignment system and methods for lithographic systems using at least two wavelengths |
| US7112813B2 (en) | 2002-09-20 | 2006-09-26 | Asml Netherlands B.V. | Device inspection method and apparatus using an asymmetric marker |
| US7297971B2 (en) | 2002-09-20 | 2007-11-20 | Asml Netherlands B.V. | Alignment systems and methods for lithographic systems |
| US7330261B2 (en) | 2002-09-20 | 2008-02-12 | Asml Netherlands B.V. | Marker structure for optical alignment of a substrate, a substrate including such a marker structure, an alignment method for aligning to such a marker structure, and a lithographic projection apparatus |
| US7329888B2 (en) | 2002-09-20 | 2008-02-12 | Asml Netherlands B.V. | Alignment systems and methods for lithographic systems |
| US7332732B2 (en) | 2002-09-20 | 2008-02-19 | Asml Netherlands, B.V. | Alignment systems and methods for lithographic systems |
| US7439531B2 (en) | 2002-09-20 | 2008-10-21 | Asml Netherlands B.V. | Alignment systems and methods for lithographic systems |
| US7619738B2 (en) | 2002-09-20 | 2009-11-17 | Asml Netherlands B.V. | Marker structure for optical alignment of a substrate, a substrate including such a marker structure, an alignment method for aligning to such a marker structure, and a lithographic projection apparatus |
| JP2008166681A (ja) * | 2006-12-28 | 2008-07-17 | Hynix Semiconductor Inc | 半導体素子のオーバーレイバーニアとその製造方法 |
| JP2009038115A (ja) * | 2007-07-31 | 2009-02-19 | Fuji Electric Device Technology Co Ltd | 半導体装置およびその製造方法 |
| JP2012064967A (ja) * | 2011-11-28 | 2012-03-29 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3159168B2 (ja) | 2001-04-23 |
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