JPH10189425A - アライメント方法、アライメント精度測定方法及びアライメント測定用マーク - Google Patents
アライメント方法、アライメント精度測定方法及びアライメント測定用マークInfo
- Publication number
- JPH10189425A JPH10189425A JP8350681A JP35068196A JPH10189425A JP H10189425 A JPH10189425 A JP H10189425A JP 8350681 A JP8350681 A JP 8350681A JP 35068196 A JP35068196 A JP 35068196A JP H10189425 A JPH10189425 A JP H10189425A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- layer
- alignment
- mark
- alignment measurement
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】
【課題】 積層パターン間のアライメントの精度を向上
させ、積層パターンの微細化に対応できるデバイスのア
ライメント方法、アライメント精度測定方法及びアライ
メント測定用マークを提供する。 【解決手段】 半導体基板上に素子分離パターン、ワー
ド線パターンを形成する。ソース・ドレイン領域、第１
層間絶縁膜を形成した後、ワード線パターンの位置情報
を用いて、ビット線コンタクトパターンとビット線パタ
ーンとを形成する。第２層間絶縁膜を形成した後、ワー
ド線パターンに直交するＸ方向についてはワード線パタ
ーンの位置情報を用い、ビット線パターンに直交するＹ
方向についてはビット線パターンの位置情報を用いて、
ストレージノードコンタクトパターンド線パターンを形
成する。位置ずれによって干渉するおそれがある方向の
みについて個別に複数の下層パターンの位置情報を用い
る。
させ、積層パターンの微細化に対応できるデバイスのア
ライメント方法、アライメント精度測定方法及びアライ
メント測定用マークを提供する。 【解決手段】 半導体基板上に素子分離パターン、ワー
ド線パターンを形成する。ソース・ドレイン領域、第１
層間絶縁膜を形成した後、ワード線パターンの位置情報
を用いて、ビット線コンタクトパターンとビット線パタ
ーンとを形成する。第２層間絶縁膜を形成した後、ワー
ド線パターンに直交するＸ方向についてはワード線パタ
ーンの位置情報を用い、ビット線パターンに直交するＹ
方向についてはビット線パターンの位置情報を用いて、
ストレージノードコンタクトパターンド線パターンを形
成する。位置ずれによって干渉するおそれがある方向の
みについて個別に複数の下層パターンの位置情報を用い
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＬＳＩや液晶表示
装置等の積層パターンを有するデバイスの製造工程にお
いて、各層間の位置合わせのためのアライメント方法、
アライメント精度測定方法及びアライメント測定用マー
クに関するものである。
装置等の積層パターンを有するデバイスの製造工程にお
いて、各層間の位置合わせのためのアライメント方法、
アライメント精度測定方法及びアライメント測定用マー
クに関するものである。
【０００２】
【従来の技術】昨今の半導体装置の技術進歩は激しく、
現在０．３μｍ以下のデザインルールで形成される２５
６ＭビットのＤＲＡＭが開発されている。このような超
微細半導体デバイスの製造のためのプロセスにおいて、
リソグラフィープロセスは最も重要なものである。半導
体装置の微細化を進める際にリソグラフィープロセスで
現在問題となっているのは、各層に形成される配線パタ
ーンやコンタクトパターン同士の相対的な位置関係を正
確に所望の範囲に収めることつまり重ね合わせ精度の確
保である。この重ね合わせ精度は益々厳しくなり、近年
では０．１μｍ以下の位置合わせ精度（アライメント精
度）が要求されている。下表にＤＲＡＭ世代ごとのパタ
ーンルールと要求アライメント精度を示す。
現在０．３μｍ以下のデザインルールで形成される２５
６ＭビットのＤＲＡＭが開発されている。このような超
微細半導体デバイスの製造のためのプロセスにおいて、
リソグラフィープロセスは最も重要なものである。半導
体装置の微細化を進める際にリソグラフィープロセスで
現在問題となっているのは、各層に形成される配線パタ
ーンやコンタクトパターン同士の相対的な位置関係を正
確に所望の範囲に収めることつまり重ね合わせ精度の確
保である。この重ね合わせ精度は益々厳しくなり、近年
では０．１μｍ以下の位置合わせ精度（アライメント精
度）が要求されている。下表にＤＲＡＭ世代ごとのパタ
ーンルールと要求アライメント精度を示す。
【０００３】
【表１】 一方、露光装置（一般にステッパ（逐次移動型縮小投影
露光装置）と呼ばれる）の位置合わせ（アライメント）
精度も改良が進み、現在ではアライメント精度保証０．
０７μｍ以下の装置が開発、市販されている。
露光装置）と呼ばれる）の位置合わせ（アライメント）
精度も改良が進み、現在ではアライメント精度保証０．
０７μｍ以下の装置が開発、市販されている。
【０００４】しかし、上記ステッパのアライメント精度
は平坦なシリコンウエハ上に形成されたレジストパター
ンに対するもので、現実の段差を有するウエハ上では、
最上層のパターンと最下層のパターンとにアライメント
精度を０．1μｍ以下に抑えることは困難である。
は平坦なシリコンウエハ上に形成されたレジストパター
ンに対するもので、現実の段差を有するウエハ上では、
最上層のパターンと最下層のパターンとにアライメント
精度を０．1μｍ以下に抑えることは困難である。
【０００５】図１２は、ＤＲＡＭのメモリセルの形成に
際して行われる従来のアライメント方法を示すブロック
図である。
際して行われる従来のアライメント方法を示すブロック
図である。
【０００６】基板上に素子分離パターンを形成する際
に、素子分離パターン中にアライメント測定用マークを
複数箇所に形成しておき、ワード線パターンを形成する
際には、この複数のアライメント測定用マークの１つを
用いてつまり素子分離パターンの位置情報を用いてワー
ド線パターンを形成する。
に、素子分離パターン中にアライメント測定用マークを
複数箇所に形成しておき、ワード線パターンを形成する
際には、この複数のアライメント測定用マークの１つを
用いてつまり素子分離パターンの位置情報を用いてワー
ド線パターンを形成する。
【０００７】また、ビット線コンタクトパターン、ビッ
ト線パターン、ストレージノードコンタクトパターンを
形成する際にも、素子分離パターンの位置情報を用いて
各パターンを形成する。
ト線パターン、ストレージノードコンタクトパターンを
形成する際にも、素子分離パターンの位置情報を用いて
各パターンを形成する。
【０００８】すなわち、この方法では、共通の下層パタ
ーンである素子分離パターンの位置情報を用いて全ての
上層パターンを形成することになる。
ーンである素子分離パターンの位置情報を用いて全ての
上層パターンを形成することになる。
【０００９】図１３（ａ）〜（ｄ）は、上記図１２に示
す方法とは別の従来のアライメント方法を示すブロック
図である。図１３（ａ）に示すように、素子分離パター
ンの位置情報を用いてワード線パターンを形成する。次
に、図１３（ｂ），（ｃ）に示すように、ワード線パタ
ーンの位置情報を用いて、ビット線コンタクトパターン
と、ビット線パターンとを順次形成する。次に、図１３
（ｄ）に示すように、ビット線パターンの位置情報を用
いてストレージノードコンタクトパターンを形成する。
す方法とは別の従来のアライメント方法を示すブロック
図である。図１３（ａ）に示すように、素子分離パター
ンの位置情報を用いてワード線パターンを形成する。次
に、図１３（ｂ），（ｃ）に示すように、ワード線パタ
ーンの位置情報を用いて、ビット線コンタクトパターン
と、ビット線パターンとを順次形成する。次に、図１３
（ｄ）に示すように、ビット線パターンの位置情報を用
いてストレージノードコンタクトパターンを形成する。
【００１０】すなわち、この方法では、ワード線よりも
上層のパターンはすべて素子分離パターンの位置情報は
用いずにその上方のパターンの位置情報を用いる方法で
あり、ワード線よりも上層のパターンは、素子分離パタ
ーンに対しては間接合わせとなっている。
上層のパターンはすべて素子分離パターンの位置情報は
用いずにその上方のパターンの位置情報を用いる方法で
あり、ワード線よりも上層のパターンは、素子分離パタ
ーンに対しては間接合わせとなっている。
【００１１】
【発明が解決しようとする課題】ここで、上記図１２に
示すアライメント方法では、以下の問題がある。例えば
ストレージノードコンタクトパターンは素子分離パター
ンに対しては直接合わせとなるので高いアライメント精
度を有する。また、ワード線パターンやビット線パター
ンも素子分離パターンに対しては直接合わせとなるので
高いアライメント精度を有する。しかし、ストレージノ
ードコンタクトパターンとワード線パターンやビット線
パターンとの間は、直接合わせにはならないので高いア
ライメント精度を得ることができない。例えば、各上層
パターンと素子分離パターンとのアライメント精度が
０．１μｍであるとすると、ストレージノードコンタク
トパターンとビット線パターンやワード線パターンとの
間のアライメント精度は、その２乗平均である０．１４
μｍ程度に低下する。
示すアライメント方法では、以下の問題がある。例えば
ストレージノードコンタクトパターンは素子分離パター
ンに対しては直接合わせとなるので高いアライメント精
度を有する。また、ワード線パターンやビット線パター
ンも素子分離パターンに対しては直接合わせとなるので
高いアライメント精度を有する。しかし、ストレージノ
ードコンタクトパターンとワード線パターンやビット線
パターンとの間は、直接合わせにはならないので高いア
ライメント精度を得ることができない。例えば、各上層
パターンと素子分離パターンとのアライメント精度が
０．１μｍであるとすると、ストレージノードコンタク
トパターンとビット線パターンやワード線パターンとの
間のアライメント精度は、その２乗平均である０．１４
μｍ程度に低下する。
【００１２】下記表２は、従来の方法によるアライメン
ト精度を示す。
ト精度を示す。
【００１３】
【表２】 一方、上記図１５に示す従来のアライメント方法では、
以下のような問題があった。すなわち、例えばストレー
ジノードコンタクトパターンは、ビット線パターンに対
しては直接合わせとなるために高いアライメント精度を
保持できるが、反面、ワード線パターンに対してはビッ
ト線パターンを介した間接合わせとなるために、高いア
ライメント精度を得ることができない。
以下のような問題があった。すなわち、例えばストレー
ジノードコンタクトパターンは、ビット線パターンに対
しては直接合わせとなるために高いアライメント精度を
保持できるが、反面、ワード線パターンに対してはビッ
ト線パターンを介した間接合わせとなるために、高いア
ライメント精度を得ることができない。
【００１４】すなわち、上記従来の各アライメント方法
によっては、上層パターンになるほど下層パターンに対
するアライメント精度が低下するので、大きなアライメ
ントマージンを設定する必要があり、そのために、半導
体装置の微細化の進行を妨げるおそれがあった。
によっては、上層パターンになるほど下層パターンに対
するアライメント精度が低下するので、大きなアライメ
ントマージンを設定する必要があり、そのために、半導
体装置の微細化の進行を妨げるおそれがあった。
【００１５】本発明の目的は、積層パターン間におい
て、簡素な手順で高いアライメント精度を実現しうるア
ライメント方法、アライメント精度を簡素な手順で把握
するためのアライメント精度測定方法、及び高精度のア
ライメントを行うためのアライメント測定用マークを提
供することにより、半導体装置等のデバイスの微細化の
促進を図ることにある。
て、簡素な手順で高いアライメント精度を実現しうるア
ライメント方法、アライメント精度を簡素な手順で把握
するためのアライメント精度測定方法、及び高精度のア
ライメントを行うためのアライメント測定用マークを提
供することにより、半導体装置等のデバイスの微細化の
促進を図ることにある。
【００１６】
【課題を解決するための手段】上記目的を達成するため
に本発明の講じた手段は、少なくとも２つの下層パター
ンの上に１つの上層パターンを形成する際に、各下層パ
ターンの位置情報のうち上層パターンと干渉するおそれ
のある方向についてのみ下層パターンの位置情報を個別
に用いることにある。
に本発明の講じた手段は、少なくとも２つの下層パター
ンの上に１つの上層パターンを形成する際に、各下層パ
ターンの位置情報のうち上層パターンと干渉するおそれ
のある方向についてのみ下層パターンの位置情報を個別
に用いることにある。
【００１７】具体的に、本発明では、請求項１〜４に記
載されているアライメント方法に関する手段と、請求項
５に記載されているアライメント精度測定方法に関する
手段と、請求項６〜１０に記載されているアライメント
測定用マークに関する手段とを講じている。
載されているアライメント方法に関する手段と、請求項
５に記載されているアライメント精度測定方法に関する
手段と、請求項６〜１０に記載されているアライメント
測定用マークに関する手段とを講じている。
【００１８】本発明に係るアライメント方法は、請求項
１に記載されているように、基板上に第１層のパターン
を形成するステップと、上記第１層のパターンの上方に
第２層のパターンを形成するステップと、平面的に見て
上記第１及び第２層のパターンの一部に近接する第３層
のパターンを形成するステップとを少なくとも備え、上
記第３層のパターンを形成するステップでは、上記第１
層のパターンのうち第３層のパターンに近接する部分が
延びる第１の方向に直交する方向のみについての第１層
のパターンの位置情報と、上記第２層のパターンのうち
第３層のパターンに近接する部分が延びる第２の方向に
直交する方向のみについての第２層のパターンの位置情
報とを用いる方法である。
１に記載されているように、基板上に第１層のパターン
を形成するステップと、上記第１層のパターンの上方に
第２層のパターンを形成するステップと、平面的に見て
上記第１及び第２層のパターンの一部に近接する第３層
のパターンを形成するステップとを少なくとも備え、上
記第３層のパターンを形成するステップでは、上記第１
層のパターンのうち第３層のパターンに近接する部分が
延びる第１の方向に直交する方向のみについての第１層
のパターンの位置情報と、上記第２層のパターンのうち
第３層のパターンに近接する部分が延びる第２の方向に
直交する方向のみについての第２層のパターンの位置情
報とを用いる方法である。
【００１９】この方法により、第１の方向に直交する方
向については第３層のパターンが第１層のパターンに対
して直接合わせとなるので高いアライメント精度が得ら
れ、第３層のパターンを形成する際に第１層のパターン
との干渉を確実に回避することができる。また、第２の
方向に直交する方向については第３層のパターンが第２
層のパターンに対して直接合わせとなるので高いアライ
メント精度が得られ、第３層のパターンを形成する際に
２層のパターンに対する干渉を確実に回避することがで
きる。このように各パターン間の干渉を確実に回避でき
ることで、デバイスの微細化が進んでも十分対応するこ
とができる。しかも、よけいな位置情報を得る必要はな
いので、アライメントに要する時間を大幅に短縮するこ
とができる。
向については第３層のパターンが第１層のパターンに対
して直接合わせとなるので高いアライメント精度が得ら
れ、第３層のパターンを形成する際に第１層のパターン
との干渉を確実に回避することができる。また、第２の
方向に直交する方向については第３層のパターンが第２
層のパターンに対して直接合わせとなるので高いアライ
メント精度が得られ、第３層のパターンを形成する際に
２層のパターンに対する干渉を確実に回避することがで
きる。このように各パターン間の干渉を確実に回避でき
ることで、デバイスの微細化が進んでも十分対応するこ
とができる。しかも、よけいな位置情報を得る必要はな
いので、アライメントに要する時間を大幅に短縮するこ
とができる。
【００２０】請求項２に記載されているように、請求項
１において、上記第３層のパターンの下層に、上記第３
層のパターンに近接する部分を有する少なくとも１つの
他の層のパターンを形成するステップをさらに備え、上
記第３のステップでは、上記少なくとも１つの他の層の
パターンのうち第３層のパターンに近接する部分が延び
る方向に直交する方向のみについての他の層のパターン
の位置情報をも用いることができる。
１において、上記第３層のパターンの下層に、上記第３
層のパターンに近接する部分を有する少なくとも１つの
他の層のパターンを形成するステップをさらに備え、上
記第３のステップでは、上記少なくとも１つの他の層の
パターンのうち第３層のパターンに近接する部分が延び
る方向に直交する方向のみについての他の層のパターン
の位置情報をも用いることができる。
【００２１】この方法により、第３の層のパターンを形
成する際に、より多くの下層パターンとの干渉を確実に
回避することができる。
成する際に、より多くの下層パターンとの干渉を確実に
回避することができる。
【００２２】請求項３に記載されているように、請求項
１において、上記第１の方向と上記第２の方向との交差
角を、互いに３６０°を３〜８の整数で除した角度とす
ることが好ましい。
１において、上記第１の方向と上記第２の方向との交差
角を、互いに３６０°を３〜８の整数で除した角度とす
ることが好ましい。
【００２３】この方法により、規則的な配置をされるこ
とが多いデバイスの積層パターン中の各パターン同士の
干渉を確実に回避することができる。
とが多いデバイスの積層パターン中の各パターン同士の
干渉を確実に回避することができる。
【００２４】請求項４に記載されているように、請求項
１，２又は３において、上記第１層のパターンをＤＲＡ
Ｍのメモリセル内のワード線パターンとし、上記第２層
のパターンをＤＲＡＭのメモリセル内のビット線パター
ンとし、上記第３層のパターンをＤＲＡＭのメモリセル
内のストレージノードコンタクトパターンとすることが
できる。
１，２又は３において、上記第１層のパターンをＤＲＡ
Ｍのメモリセル内のワード線パターンとし、上記第２層
のパターンをＤＲＡＭのメモリセル内のビット線パター
ンとし、上記第３層のパターンをＤＲＡＭのメモリセル
内のストレージノードコンタクトパターンとすることが
できる。
【００２５】この方法により、ストレージノードコンタ
クトパターンのワード線及びビット線との干渉を確実か
つ迅速に回避することができる。
クトパターンのワード線及びビット線との干渉を確実か
つ迅速に回避することができる。
【００２６】本発明に係るアライメント精度測定方法
は、請求項５に記載されているように、基板上に形成さ
れた第１層のパターン及び上記第１層のパターンの上方
に形成された第２層のパターンに対し、平面的にみて上
記第１及び第２層のパターンの一部に近接するように形
成された第３層のパターンのアライメント精度を測定す
る方法であって、上記第１層のパターンのうち第３層の
パターンに近接する部分が延びる第１の方向に直交する
方向について、上記第１層のパターンと第３層のパター
ンのアライメント精度を測定するステップと、上記第２
層のパターンのうち第３層のパターンに近接する部分が
延びる方向に直交する方向のみについて、上記第２層の
パターンと第３層のパターンのアライメント精度を測定
するステップと、上記各ステップで得られた２つの方向
についてのアライメント精度から上記第３層のパターン
のアライメント精度を決定するステップとを備えてい
る。
は、請求項５に記載されているように、基板上に形成さ
れた第１層のパターン及び上記第１層のパターンの上方
に形成された第２層のパターンに対し、平面的にみて上
記第１及び第２層のパターンの一部に近接するように形
成された第３層のパターンのアライメント精度を測定す
る方法であって、上記第１層のパターンのうち第３層の
パターンに近接する部分が延びる第１の方向に直交する
方向について、上記第１層のパターンと第３層のパター
ンのアライメント精度を測定するステップと、上記第２
層のパターンのうち第３層のパターンに近接する部分が
延びる方向に直交する方向のみについて、上記第２層の
パターンと第３層のパターンのアライメント精度を測定
するステップと、上記各ステップで得られた２つの方向
についてのアライメント精度から上記第３層のパターン
のアライメント精度を決定するステップとを備えてい
る。
【００２７】この方法により、第１及び第２層のパター
ンと第３層のパターンとの干渉を回避すべく高い精度を
要求する方向についてのみのアライメント精度を迅速に
かつ高精度で把握することができるので、信頼性の高い
アライメントオフセット値設定時の指針を得ることがで
きる。
ンと第３層のパターンとの干渉を回避すべく高い精度を
要求する方向についてのみのアライメント精度を迅速に
かつ高精度で把握することができるので、信頼性の高い
アライメントオフセット値設定時の指針を得ることがで
きる。
【００２８】本発明に係るアライメント測定用マーク
は、請求項６に記載されているように、基板上に形成さ
れた第１層のパターンと、上記第１層のパターンの上方
に形成された第２層のパターンと、平面的にみて上記第
１及び第２層のパターンの一部に近接するように形成さ
れた第３層のパターンとの間のアライメントに使用され
るアライメント測定用マークであって、上記第１層のパ
ターン内に設けられ、上記第１層のパターンのうち第３
層のパターンに近接する部分が延びる第１の方向に直交
する方向における重ね合わせずれを測定できるように形
成された第１のアライメント測定用マークと、上記第２
層のパターン内に設けられ、上記第２層のパターンのう
ち第３層のパターンに近接する部分が延びる第２の方向
に直交する方向における重ね合わせずれを測定できるよ
うに形成された第２のアライメント測定用マークとを備
えている。
は、請求項６に記載されているように、基板上に形成さ
れた第１層のパターンと、上記第１層のパターンの上方
に形成された第２層のパターンと、平面的にみて上記第
１及び第２層のパターンの一部に近接するように形成さ
れた第３層のパターンとの間のアライメントに使用され
るアライメント測定用マークであって、上記第１層のパ
ターン内に設けられ、上記第１層のパターンのうち第３
層のパターンに近接する部分が延びる第１の方向に直交
する方向における重ね合わせずれを測定できるように形
成された第１のアライメント測定用マークと、上記第２
層のパターン内に設けられ、上記第２層のパターンのう
ち第３層のパターンに近接する部分が延びる第２の方向
に直交する方向における重ね合わせずれを測定できるよ
うに形成された第２のアライメント測定用マークとを備
えている。
【００２９】これにより、このアライメント測定用マー
クを利用して、上述のような第３層のパターンと第１及
び第２層のパターンとの干渉を回避するためのアライメ
ント方法を容易かつ迅速に実行することができる。すな
わち、第３層のパターンを形成するためのレジストパタ
ーンを形成する際に、第１の方向に直交する方向につい
ては、レジストパターンのアライメント測定用レジスト
マークと第１のアライメント測定用マークとの位置合わ
せを行い、第２の方向に直交する方向については、アラ
イメント測定用レジストマークと第１のアライメント測
定用マークとの位置合わせを行うことにより、第３層の
パターンと第１及び第２層のパターンとの干渉を回避す
ることができる。
クを利用して、上述のような第３層のパターンと第１及
び第２層のパターンとの干渉を回避するためのアライメ
ント方法を容易かつ迅速に実行することができる。すな
わち、第３層のパターンを形成するためのレジストパタ
ーンを形成する際に、第１の方向に直交する方向につい
ては、レジストパターンのアライメント測定用レジスト
マークと第１のアライメント測定用マークとの位置合わ
せを行い、第２の方向に直交する方向については、アラ
イメント測定用レジストマークと第１のアライメント測
定用マークとの位置合わせを行うことにより、第３層の
パターンと第１及び第２層のパターンとの干渉を回避す
ることができる。
【００３０】請求項６における上記第１及び第２のアラ
イメント測定用マークのうち少なくとも１つは、請求項
７に記載されているように、互いに一定の間隔を隔てな
がら平行に延びる１対の矩形状マークにより構成しても
よいし、請求項８に記載されているように、単一の矩形
状マークにより構成してもよい。
イメント測定用マークのうち少なくとも１つは、請求項
７に記載されているように、互いに一定の間隔を隔てな
がら平行に延びる１対の矩形状マークにより構成しても
よいし、請求項８に記載されているように、単一の矩形
状マークにより構成してもよい。
【００３１】請求項９に記載されているように、請求項
６，７又は８において、上記第１及び第２のアライメン
ト測定用マークを、平面的に見て互いに交差させること
が好ましい。
６，７又は８において、上記第１及び第２のアライメン
ト測定用マークを、平面的に見て互いに交差させること
が好ましい。
【００３２】これにより、１カ所におけるアライメント
測定用レジストマークを用いてアライメントを行えばよ
いので、アライメントに要する時間をさらに短縮するこ
とができる。
測定用レジストマークを用いてアライメントを行えばよ
いので、アライメントに要する時間をさらに短縮するこ
とができる。
【００３３】請求項１０に記載されているように、請求
項６，７，８又は９において、上記第１層のパターンを
ＤＲＡＭのメモリセル内のワード線パターンとし、上記
第２層のパターンをＤＲＡＭのメモリセル内のビット線
パターンとし、上記第３層のパターンをＤＲＡＭのメモ
リセル内のストレージノードコンタクトパターンとする
ことができる。
項６，７，８又は９において、上記第１層のパターンを
ＤＲＡＭのメモリセル内のワード線パターンとし、上記
第２層のパターンをＤＲＡＭのメモリセル内のビット線
パターンとし、上記第３層のパターンをＤＲＡＭのメモ
リセル内のストレージノードコンタクトパターンとする
ことができる。
【００３４】
【発明の実施の形態】本発明の実施例について図面を参
照しながら説明する。
照しながら説明する。
【００３５】（第１の実施形態）まず、ＤＲＡＭメモリ
セルの製造工程に本発明のアライメント方法を適用した
例である第１の実施形態について説明する。図１（ａ）
〜（ｅ）は、本実施形態のアライメント方法を適用した
半導体装置の製造工程を示す平面図である。図２（ａ）
〜（ｅ）は、それぞれ図１（ａ）〜（ｅ）のII−II線に
おける断面図であって、各図の左側はＤＲＡＭメモリセ
ルの断面構造を、各図の左側はアライメント測定用マー
ク形成部における断面構造を示す。図３（ａ）〜（ｄ）
は、各工程におけるアライメントの手順を示すブロック
図である。
セルの製造工程に本発明のアライメント方法を適用した
例である第１の実施形態について説明する。図１（ａ）
〜（ｅ）は、本実施形態のアライメント方法を適用した
半導体装置の製造工程を示す平面図である。図２（ａ）
〜（ｅ）は、それぞれ図１（ａ）〜（ｅ）のII−II線に
おける断面図であって、各図の左側はＤＲＡＭメモリセ
ルの断面構造を、各図の左側はアライメント測定用マー
ク形成部における断面構造を示す。図３（ａ）〜（ｄ）
は、各工程におけるアライメントの手順を示すブロック
図である。
【００３６】まず、図１（ａ）及び図２（ａ）に示す工
程では、半導体基板１１の上に保護酸化膜と保護窒化膜
とを堆積した後、素子分離領域を開口するように保護酸
化膜及び保護窒化膜をパターニングしてから、ＬＯＣＯ
Ｓ酸化を行い、素子分離パターン１を形成する。その
際、図２（ａ）の右図に示すように、素子分離パターン
１内には素子分離アライメントマーク１ａが含まれてい
る。この素子分離アライメントマーク１ａは、ウエハ内
の複数の部位に形成されており、例えば２０μｍ×１０
μｍの面積を有する半導体基板の露出部をＬＯＣＯＳ膜
で取り囲んだパターンを有するものである。
程では、半導体基板１１の上に保護酸化膜と保護窒化膜
とを堆積した後、素子分離領域を開口するように保護酸
化膜及び保護窒化膜をパターニングしてから、ＬＯＣＯ
Ｓ酸化を行い、素子分離パターン１を形成する。その
際、図２（ａ）の右図に示すように、素子分離パターン
１内には素子分離アライメントマーク１ａが含まれてい
る。この素子分離アライメントマーク１ａは、ウエハ内
の複数の部位に形成されており、例えば２０μｍ×１０
μｍの面積を有する半導体基板の露出部をＬＯＣＯＳ膜
で取り囲んだパターンを有するものである。
【００３７】次に、図１（ｂ）及び図２（ｂ）に示す工
程では、基板上に酸化膜を形成し、さらにその上にポリ
シリコン膜を堆積した後、この酸化膜及びポリシリコン
膜をパターニングして、ゲート酸化膜及びゲート電極を
含むワード線パターン２を形成する。その際、ワード線
パターン２形成用のレジストパターンは、図３（ａ）に
示すように、上記素子分離パターン１中の素子分離アラ
イメントマーク１ａの位置情報を用いて、ワード線パタ
ーン２と素子分離パターン１との位置が合うように形成
される。そして、このレジストパターンを用いたエッチ
ングによって形成されたワード線パターン２中にも図２
（ｂ）の右図に示すワード線アライメントマーク２ａが
含まれている。このワード線アライメントマーク２ａ
は、本実施形態では、素子分離アライメントマーク１ａ
とは異なる部位の半導体基板上に形成されているが、Ｌ
ＯＣＯＳ膜上に形成してもよい。
程では、基板上に酸化膜を形成し、さらにその上にポリ
シリコン膜を堆積した後、この酸化膜及びポリシリコン
膜をパターニングして、ゲート酸化膜及びゲート電極を
含むワード線パターン２を形成する。その際、ワード線
パターン２形成用のレジストパターンは、図３（ａ）に
示すように、上記素子分離パターン１中の素子分離アラ
イメントマーク１ａの位置情報を用いて、ワード線パタ
ーン２と素子分離パターン１との位置が合うように形成
される。そして、このレジストパターンを用いたエッチ
ングによって形成されたワード線パターン２中にも図２
（ｂ）の右図に示すワード線アライメントマーク２ａが
含まれている。このワード線アライメントマーク２ａ
は、本実施形態では、素子分離アライメントマーク１ａ
とは異なる部位の半導体基板上に形成されているが、Ｌ
ＯＣＯＳ膜上に形成してもよい。
【００３８】その後、不純物イオンの注入によるソース
領域１４ａ，ドレイン領域１４ｂの形成や、ゲート電極
の側面や上面上の絶縁膜の形成等を行う。
領域１４ａ，ドレイン領域１４ｂの形成や、ゲート電極
の側面や上面上の絶縁膜の形成等を行う。
【００３９】続いて、図１（ｃ）及び図２（ｃ）に示す
工程で、基板の全面上に第１層間絶縁膜１６を堆積した
後、第１層間絶縁膜１６にドレイン領域１４ｂへのコン
タクトホールを含むビット線コンタクトパターン３を形
成する。その際、ビット線コンタクトパターン３を形成
するためのレジストパターンは、図３（ａ）に示すよう
に、素子分離パターン１中の素子分離アライメントマー
ク１ａとワード線パターン２中のワード線アライメント
マーク２ａとの位置情報を用いて形成される。また、ビ
ット線コンタクトパターン３中には図２（ｃ）の右図に
示すＢＬＣアライメントマーク３ａが含まれている。こ
のＢＬＣアライメントマーク３ａは、本実施形態では、
上記ワード線アライメントマーク２ａが形成されている
部位とは別の部位に形成されている。
工程で、基板の全面上に第１層間絶縁膜１６を堆積した
後、第１層間絶縁膜１６にドレイン領域１４ｂへのコン
タクトホールを含むビット線コンタクトパターン３を形
成する。その際、ビット線コンタクトパターン３を形成
するためのレジストパターンは、図３（ａ）に示すよう
に、素子分離パターン１中の素子分離アライメントマー
ク１ａとワード線パターン２中のワード線アライメント
マーク２ａとの位置情報を用いて形成される。また、ビ
ット線コンタクトパターン３中には図２（ｃ）の右図に
示すＢＬＣアライメントマーク３ａが含まれている。こ
のＢＬＣアライメントマーク３ａは、本実施形態では、
上記ワード線アライメントマーク２ａが形成されている
部位とは別の部位に形成されている。
【００４０】次に、図１（ｄ）及び図２（ｄ）に示す工
程で、コンタクトホール内及び基板上に金属膜を堆積し
た後、これをパターニングして、メモリセルトランジス
タのビット線パターン４を形成する。その際、ビット線
パターン４を形成するためのレジストパターンは、図３
（ｂ）に示すように、素子分離パターン１中の素子分離
アライメントマーク１ａと、ワード線パターン２中のワ
ード線アライメントマーク２ａと、ビット線コンタクト
パターン３中のＢＬＣアライメントマーク３ａとの位置
情報を用いて形成される。そして、ビット線パターン４
中にも図２（ｄ）の右図に示すビット線アライメントマ
ーク４ａが含まれている。このビット線アライメントマ
ーク４ａは、本実施形態では、上記第２，ＢＬＣアライ
メントマーク２ａ，３ａが形成されている部位とは別の
部位に形成されている。
程で、コンタクトホール内及び基板上に金属膜を堆積し
た後、これをパターニングして、メモリセルトランジス
タのビット線パターン４を形成する。その際、ビット線
パターン４を形成するためのレジストパターンは、図３
（ｂ）に示すように、素子分離パターン１中の素子分離
アライメントマーク１ａと、ワード線パターン２中のワ
ード線アライメントマーク２ａと、ビット線コンタクト
パターン３中のＢＬＣアライメントマーク３ａとの位置
情報を用いて形成される。そして、ビット線パターン４
中にも図２（ｄ）の右図に示すビット線アライメントマ
ーク４ａが含まれている。このビット線アライメントマ
ーク４ａは、本実施形態では、上記第２，ＢＬＣアライ
メントマーク２ａ，３ａが形成されている部位とは別の
部位に形成されている。
【００４１】次に、図１（ｅ）及び図２（ｅ）に示す工
程で、基板上に第２層間絶縁膜１７を堆積した後、スト
レージノードコンタクトを含むストレージノードコンタ
クトパターン５を形成する。その際、ストレージノード
コンタクトパターン５を形成するためのレジストパター
ンは、図３（ｄ）に示すように、素子分離パターン１中
の素子分離アライメントマーク１ａと、ワード線パター
ン２中のワード線アライメントマーク２ａと、ビット線
コンタクトパターン３中のＢＬＣアライメントマーク３
ａと、ビット線パターン４中のビット線アライメントマ
ーク４ａとの位置情報を用いて形成される。そして、ス
トレージノードコンタクトパターン５中にもＳＮＣアラ
イメントマーク５ａが含まれている。このＳＮＣアライ
メントマーク５ａは、本実施形態では、上記第２，第
３、ビット線アライメントマーク２ａ，３ａ，４ａが形
成されている部位とは別の部位に形成されているが、全
てのマークを同じ部位に形成してもよい。
程で、基板上に第２層間絶縁膜１７を堆積した後、スト
レージノードコンタクトを含むストレージノードコンタ
クトパターン５を形成する。その際、ストレージノード
コンタクトパターン５を形成するためのレジストパター
ンは、図３（ｄ）に示すように、素子分離パターン１中
の素子分離アライメントマーク１ａと、ワード線パター
ン２中のワード線アライメントマーク２ａと、ビット線
コンタクトパターン３中のＢＬＣアライメントマーク３
ａと、ビット線パターン４中のビット線アライメントマ
ーク４ａとの位置情報を用いて形成される。そして、ス
トレージノードコンタクトパターン５中にもＳＮＣアラ
イメントマーク５ａが含まれている。このＳＮＣアライ
メントマーク５ａは、本実施形態では、上記第２，第
３、ビット線アライメントマーク２ａ，３ａ，４ａが形
成されている部位とは別の部位に形成されているが、全
てのマークを同じ部位に形成してもよい。
【００４２】下記表３は、本実施形態のアライメント方
法によるアライメント精度の測定結果を示す。
法によるアライメント精度の測定結果を示す。
【００４３】
【表３】 上記表３に示されるように、各パターン１，２，３，
４，５相互間のアライメント精度は、どのパターン間の
アライメント精度を見ても０．１μｍ以下であった。こ
のように、複数の下層パターンの位置情報を用いて上層
パターンを形成することにより、露光装置のアライメン
ト精度を十分に活用でき、０．１μｍ以下のアライメン
ト精度をデバイス上で確保することが可能である。その
ため、デバイス設計時のアライメントマージンを低減す
ることができ、チップ面積の低減を図ることができる。
したがって、サブハーフミクロンデバイスを作製する上
で、大きな効果を発揮することができる。
４，５相互間のアライメント精度は、どのパターン間の
アライメント精度を見ても０．１μｍ以下であった。こ
のように、複数の下層パターンの位置情報を用いて上層
パターンを形成することにより、露光装置のアライメン
ト精度を十分に活用でき、０．１μｍ以下のアライメン
ト精度をデバイス上で確保することが可能である。その
ため、デバイス設計時のアライメントマージンを低減す
ることができ、チップ面積の低減を図ることができる。
したがって、サブハーフミクロンデバイスを作製する上
で、大きな効果を発揮することができる。
【００４４】（第２の実施形態）図４（ａ）〜（ｄ）
は、本実施形態における各工程のアライメントに際する
位置情報の利用方法を示す図である。本実施形態におい
ても、上記図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）
と同じ処理を行うが、各工程におけるアライメントに際
し、位置情報の利用の仕方が上記第１の実施形態とは異
なる。
は、本実施形態における各工程のアライメントに際する
位置情報の利用方法を示す図である。本実施形態におい
ても、上記図１（ａ）〜（ｄ）及び図２（ａ）〜（ｄ）
と同じ処理を行うが、各工程におけるアライメントに際
し、位置情報の利用の仕方が上記第１の実施形態とは異
なる。
【００４５】まず、図１（ｂ）及び図２（ｂ）に示す工
程におけるワード線パターンの形成に際し、図４（ａ）
に示すように、素子分離パターンの位置情報を用いてワ
ード線パターンのアライメントを行う。
程におけるワード線パターンの形成に際し、図４（ａ）
に示すように、素子分離パターンの位置情報を用いてワ
ード線パターンのアライメントを行う。
【００４６】図１（ｃ）及び図２（ｃ）に示す工程にお
けるビット線コンタクトパターンの形成に際し、図４
（ｂ）に示すように、ワード線パターンの位置情報を用
いてビット線コンタクトパターンのアライメントを行
う。
けるビット線コンタクトパターンの形成に際し、図４
（ｂ）に示すように、ワード線パターンの位置情報を用
いてビット線コンタクトパターンのアライメントを行
う。
【００４７】図１（ｄ）及び図２（ｄ）に示す工程にお
けるビット線パターンの形成に際し、図４（ｃ）に示す
ように、ワード線パターンの位置情報を用いてビット線
パターンのアライメントを行う。
けるビット線パターンの形成に際し、図４（ｃ）に示す
ように、ワード線パターンの位置情報を用いてビット線
パターンのアライメントを行う。
【００４８】図１（ｅ）及び図２（ｅ）に示す工程にお
けるストレージノードコンタクトパターン５の形成に際
しては、図４（ｄ）に示すように、Ｘ方向（ゲート電極
が延びる方向に直交する方向）に関してはワード線パタ
ーン２中のワード線アライメントマーク２ａと、Ｙ方向
（ビット線が延びる方向に直交する方向）に関してはビ
ット線パターン４中のビット線アライメントマーク４ａ
との位置情報を用いて、ストレージノードコンタクトパ
ターン５を形成するためのレジストパターンを形成す
る。
けるストレージノードコンタクトパターン５の形成に際
しては、図４（ｄ）に示すように、Ｘ方向（ゲート電極
が延びる方向に直交する方向）に関してはワード線パタ
ーン２中のワード線アライメントマーク２ａと、Ｙ方向
（ビット線が延びる方向に直交する方向）に関してはビ
ット線パターン４中のビット線アライメントマーク４ａ
との位置情報を用いて、ストレージノードコンタクトパ
ターン５を形成するためのレジストパターンを形成す
る。
【００４９】図１（ｅ）に示すように、ストレージノー
ドコンタクトパターン５は、Ｘ方向にずれるとワード線
パターン２に干渉するおそれがあるが、Ｙ方向にずれて
もワード線パターン２に干渉するおそれはない。また、
ストレージノードコンタクトパターン５は、Ｙ方向にず
れるとビット線パターン４に干渉するおそれがあるが、
Ｘ方向にずれてもビット線パターン４に干渉するおそれ
はない。言い換えると、ストレージノードコンタクトパ
ターン５は、Ｘ方向についてはワード線パターン２との
アライメントマージンが小さく、Ｙ方向についてはビッ
ト線パターン４とのアライメントマージンが小さい。
ドコンタクトパターン５は、Ｘ方向にずれるとワード線
パターン２に干渉するおそれがあるが、Ｙ方向にずれて
もワード線パターン２に干渉するおそれはない。また、
ストレージノードコンタクトパターン５は、Ｙ方向にず
れるとビット線パターン４に干渉するおそれがあるが、
Ｘ方向にずれてもビット線パターン４に干渉するおそれ
はない。言い換えると、ストレージノードコンタクトパ
ターン５は、Ｘ方向についてはワード線パターン２との
アライメントマージンが小さく、Ｙ方向についてはビッ
ト線パターン４とのアライメントマージンが小さい。
【００５０】したがって、本実施形態の方法によると、
ストレージノードコンタクトパターン５を形成する際
に、Ｘ方向についてはワード線パターン２中のワード線
アライメントマーク２ａの位置情報を、Ｙ方向について
はビット線パターン４中のビット線アライメントマーク
４ａの位置情報をそれぞれ用いているので、上記第１実
施形態のごとく、多くの下層パターンに関する位置情報
を収集する必要がない。このように、ある方向に位置ず
れを生じた場合に干渉するおそれのある部分を含む下層
パターンに対しては、干渉を生じるおそれがあるその方
向だけについて位置合わせを行うことにより、いずれの
下層パターンに対しても干渉を避けたい方向については
高いアライメント精度を維持しながら、アライメント時
間を大幅に短縮することが可能である。
ストレージノードコンタクトパターン５を形成する際
に、Ｘ方向についてはワード線パターン２中のワード線
アライメントマーク２ａの位置情報を、Ｙ方向について
はビット線パターン４中のビット線アライメントマーク
４ａの位置情報をそれぞれ用いているので、上記第１実
施形態のごとく、多くの下層パターンに関する位置情報
を収集する必要がない。このように、ある方向に位置ず
れを生じた場合に干渉するおそれのある部分を含む下層
パターンに対しては、干渉を生じるおそれがあるその方
向だけについて位置合わせを行うことにより、いずれの
下層パターンに対しても干渉を避けたい方向については
高いアライメント精度を維持しながら、アライメント時
間を大幅に短縮することが可能である。
【００５１】ここで、ストレージノードコンタクトパタ
ーン５のアライメント精度は、Ｘ方向についてはワード
線アライメントマーク２ａとＳＮＣアライメントマーク
５ａとの相対的位置から測定し、Ｙ方向についてはビッ
ト線アライメントマーク４ａとＳＮＣアライメントマー
ク５ａとの相対的位置から測定している。このようなア
ライメント精度の測定方法により、パターン同士の干渉
を避けるべく高いアライメント精度を要求する層間のア
ライメント精度を迅速にかつ高精度で測定することがで
きる。そして、信頼性の高いアライメントオフセット値
設定時の指針を得ることができる。
ーン５のアライメント精度は、Ｘ方向についてはワード
線アライメントマーク２ａとＳＮＣアライメントマーク
５ａとの相対的位置から測定し、Ｙ方向についてはビッ
ト線アライメントマーク４ａとＳＮＣアライメントマー
ク５ａとの相対的位置から測定している。このようなア
ライメント精度の測定方法により、パターン同士の干渉
を避けるべく高いアライメント精度を要求する層間のア
ライメント精度を迅速にかつ高精度で測定することがで
きる。そして、信頼性の高いアライメントオフセット値
設定時の指針を得ることができる。
【００５２】なお、アライメントを測定する方式とし
て、ダイバイダイ法、レーザ・スキャン法、ホログラフ
ィ法、画像認識法などがあるが、本発明はいずれの方式
にも適用できるものである。また、本発明のアライメン
ト方法を適応可能な製造工程についても、本実施形態の
ようなＤＲＡＭのメモリセル部のパターンに限定される
ものでない （第３の実施形態）第３の実施形態以下の実施形態で
は、アライメントを測定するためのアライメント測定用
マークの構造について説明する。そして、第３の実施形
態以下の実施形態では、上記第２の実施形態に示すＤＲ
ＡＭメモリセルの製造工程と同じ製造工程を行うことを
前提として、その際に使用されるアライメント測定用マ
ークの構造及び形成手順を説明するが、製造工程中にお
ける半導体装置の断面構造の図示は省略する。
て、ダイバイダイ法、レーザ・スキャン法、ホログラフ
ィ法、画像認識法などがあるが、本発明はいずれの方式
にも適用できるものである。また、本発明のアライメン
ト方法を適応可能な製造工程についても、本実施形態の
ようなＤＲＡＭのメモリセル部のパターンに限定される
ものでない （第３の実施形態）第３の実施形態以下の実施形態で
は、アライメントを測定するためのアライメント測定用
マークの構造について説明する。そして、第３の実施形
態以下の実施形態では、上記第２の実施形態に示すＤＲ
ＡＭメモリセルの製造工程と同じ製造工程を行うことを
前提として、その際に使用されるアライメント測定用マ
ークの構造及び形成手順を説明するが、製造工程中にお
ける半導体装置の断面構造の図示は省略する。
【００５３】図５は本実施形態に係るアライメント測定
用マークの平面図である。また、図６（ａ）〜（ｃ）
は、本実施形態に係るアライメント測定用マークの形成
手順を示す断面図であって、図５中のVI−VI線における
断面図である。以下、図５及び図６（ａ）〜（ｃ）を参
照しながら、本実施形態に係るアライメント測定用マー
クの構造及びその形成手順について説明する。
用マークの平面図である。また、図６（ａ）〜（ｃ）
は、本実施形態に係るアライメント測定用マークの形成
手順を示す断面図であって、図５中のVI−VI線における
断面図である。以下、図５及び図６（ａ）〜（ｃ）を参
照しながら、本実施形態に係るアライメント測定用マー
クの構造及びその形成手順について説明する。
【００５４】図６（ａ）に示すように、第１の実施形態
における図１（ｂ）及び図２（ｂ）に示す工程と同じ工
程で、ワード線パターンの形成と同時に、半導体基板上
に第１のアライメント測定用マーク２１を形成する。た
だし、第１の実施形態における図１（ａ）及び図２
（ａ）に示す工程と同じ工程で、半導体基板３１上に素
子分離パターン中のアライメント測定用マークを形成し
ておき、この素子分離パターン中のアライメント測定用
マーク内の半導体基板上に第１のアライメント測定用マ
ーク２１を形成してもよい。
における図１（ｂ）及び図２（ｂ）に示す工程と同じ工
程で、ワード線パターンの形成と同時に、半導体基板上
に第１のアライメント測定用マーク２１を形成する。た
だし、第１の実施形態における図１（ａ）及び図２
（ａ）に示す工程と同じ工程で、半導体基板３１上に素
子分離パターン中のアライメント測定用マークを形成し
ておき、この素子分離パターン中のアライメント測定用
マーク内の半導体基板上に第１のアライメント測定用マ
ーク２１を形成してもよい。
【００５５】ここで、図５に示すように、本実施形態で
は、第１のアライメント測定用マーク２１は、Ｙ方向に
長辺を有する互いに平行な２つの矩形状マーク２１ａと
２１ｂとからなる。この２つの矩形状マーク２１ａ，２
１ｂ間の間隔は例えば２０μｍ程度であり、各矩形状マ
ーク２１ａ，２１ｂの大きさは、例えばＸ方向の幅が５
μｍでＹ方向の長さが４０μｍ程度である。すなわち、
ワード線パターンはストレージノードコンタクトに近接
する部分ではＹ方向に延びているので、第１のアライメ
ント測定用マーク２１もＹ方向に延びる１対の矩形状マ
ーク２１ａ，２１ｂによって構成しておく。
は、第１のアライメント測定用マーク２１は、Ｙ方向に
長辺を有する互いに平行な２つの矩形状マーク２１ａと
２１ｂとからなる。この２つの矩形状マーク２１ａ，２
１ｂ間の間隔は例えば２０μｍ程度であり、各矩形状マ
ーク２１ａ，２１ｂの大きさは、例えばＸ方向の幅が５
μｍでＹ方向の長さが４０μｍ程度である。すなわち、
ワード線パターンはストレージノードコンタクトに近接
する部分ではＹ方向に延びているので、第１のアライメ
ント測定用マーク２１もＹ方向に延びる１対の矩形状マ
ーク２１ａ，２１ｂによって構成しておく。
【００５６】次に、図６（ｂ）に示すように、第１の実
施形態における図１（ｄ）及び図２（ｄ）に示す工程と
同じ工程を行って、ビット線パターンの形成と同時に第
２のアライメント測定用マーク２２を形成する。ただ
し、第１の実施形態における図１（ｃ）及び図２（ｃ）
に示す工程で、半導体基板３１上には第１の層間絶縁膜
３２が堆積されており、第２のアライメント測定用マー
ク２２は、第１の層間絶縁膜３２の上に形成される。第
２のアライメント測定用マーク２２は、図５に示すよう
に、Ｘ方向に長辺を有する互いに平行な２つの矩形状マ
ーク２２ａと２２ｂとからなる。この２つの矩形状マー
ク２２ａ，２２ｂの間隔は例えば２０μｍ程度であり、
各矩形状マーク２２ａ，２２ｂの大きさは、例えばＹ方
向の幅が５μｍでＸ方向の長さが４０μｍ程度である。
すなわち、ビット線パターンはストレージノードコンタ
クトと近接する部分ではＸ方向に延びているので、第２
のアライメント測定用マーク２２もＸ方向に延びる１対
の矩形状マーク２２ａ，２２ｂによって構成しておく。
その結果、第１，第２のアライメント測定用マーク２
１，２２の各矩形状マーク２１ａ，２１ｂ，２２ａ，２
２ｂによって平面的には中空の４辺形（正４角形）が構
成されている。
施形態における図１（ｄ）及び図２（ｄ）に示す工程と
同じ工程を行って、ビット線パターンの形成と同時に第
２のアライメント測定用マーク２２を形成する。ただ
し、第１の実施形態における図１（ｃ）及び図２（ｃ）
に示す工程で、半導体基板３１上には第１の層間絶縁膜
３２が堆積されており、第２のアライメント測定用マー
ク２２は、第１の層間絶縁膜３２の上に形成される。第
２のアライメント測定用マーク２２は、図５に示すよう
に、Ｘ方向に長辺を有する互いに平行な２つの矩形状マ
ーク２２ａと２２ｂとからなる。この２つの矩形状マー
ク２２ａ，２２ｂの間隔は例えば２０μｍ程度であり、
各矩形状マーク２２ａ，２２ｂの大きさは、例えばＹ方
向の幅が５μｍでＸ方向の長さが４０μｍ程度である。
すなわち、ビット線パターンはストレージノードコンタ
クトと近接する部分ではＸ方向に延びているので、第２
のアライメント測定用マーク２２もＸ方向に延びる１対
の矩形状マーク２２ａ，２２ｂによって構成しておく。
その結果、第１，第２のアライメント測定用マーク２
１，２２の各矩形状マーク２１ａ，２１ｂ，２２ａ，２
２ｂによって平面的には中空の４辺形（正４角形）が構
成されている。
【００５７】次に、図６（ｃ）に示すように、第１の実
施形態における図１（ｅ）及び図２（ｅ）に示す工程と
同じ工程を行うが、基板上に第２の層間絶縁膜３３を形
成した後、第１の実施形態における図１（ｅ）及び図２
（ｅ）に示す状態にする前に、第２の層間絶縁膜３３の
上にストレージノードコンタクトパターンを形成するた
めのレジストパターンを形成する。そして、このレジス
トパターン中に、第１，第２のアライメント測定用マー
ク２１，２２との位置関係を測定するためのアライメン
ト測定用レジストマークＲｅｍを形成する。このアライ
メント測定用レジストマークＲｅｍは、図５に示すよう
に、平面的に見ると、第１，第２のアライメント測定用
マーク２１，２２の各矩形状マーク２１ａ，２１ｂ，２
２ａ，２２ｂで構成される中空の４辺形の中央部に位置
するように配置されている。つまり、アライメント測定
用レジストマークＲｅｍの中心位置は、Ｘ方向において
は第１のアライメント測定用マーク２１の各矩形状マー
ク２１ａ，２１ｂ間の中間点にあり、Ｙ方向においては
第２のアライメント測定用マーク２２の各矩形状マーク
２２ａ，２２ｂ間の中間点にある。このアライメント測
定用レジストマークＲｅｍは、各矩形状マーク２１ａ，
２１ｂ，２２ａ，２２ｂに平行な４つの辺からなる正４
角形パターンを有し、各辺の長さはいずれも１０μｍ程
度である。
施形態における図１（ｅ）及び図２（ｅ）に示す工程と
同じ工程を行うが、基板上に第２の層間絶縁膜３３を形
成した後、第１の実施形態における図１（ｅ）及び図２
（ｅ）に示す状態にする前に、第２の層間絶縁膜３３の
上にストレージノードコンタクトパターンを形成するた
めのレジストパターンを形成する。そして、このレジス
トパターン中に、第１，第２のアライメント測定用マー
ク２１，２２との位置関係を測定するためのアライメン
ト測定用レジストマークＲｅｍを形成する。このアライ
メント測定用レジストマークＲｅｍは、図５に示すよう
に、平面的に見ると、第１，第２のアライメント測定用
マーク２１，２２の各矩形状マーク２１ａ，２１ｂ，２
２ａ，２２ｂで構成される中空の４辺形の中央部に位置
するように配置されている。つまり、アライメント測定
用レジストマークＲｅｍの中心位置は、Ｘ方向において
は第１のアライメント測定用マーク２１の各矩形状マー
ク２１ａ，２１ｂ間の中間点にあり、Ｙ方向においては
第２のアライメント測定用マーク２２の各矩形状マーク
２２ａ，２２ｂ間の中間点にある。このアライメント測
定用レジストマークＲｅｍは、各矩形状マーク２１ａ，
２１ｂ，２２ａ，２２ｂに平行な４つの辺からなる正４
角形パターンを有し、各辺の長さはいずれも１０μｍ程
度である。
【００５８】本実施形態では、ストレージノードコンタ
クト形成用のアライメント測定用レジストマークＲｅｍ
の位置合わせは、Ｘ方向についてはワード線パターン中
の第１のアライメント測定用マーク２１の各矩形状マー
ク２１ａ，２１ｂに対する位置ずれを測定することによ
り、Ｙ方向についてはビット線パターン中の第２のアラ
イメント測定用マーク２２の各矩形状マーク２２ａ，２
２ｂに対する位置ずれを測定することによりそれぞれ行
うことができる。ストレージノードコンタクトが所望の
位置よりもＸ方向にずれるとワード線と干渉するおそれ
があるが、Ｙ方向にずれてもワード線パターンに干渉す
るおそれはない。また、ストレージノードコンタクトが
所望の位置よりもＹ方向にずれるとビット線と干渉する
おそれがあるが、Ｘ方向にずれてもビット線に干渉する
おそれはない。そこで、本実施形態のアライメント測定
用マークを用いることにより、無駄な方向についてのア
ライメントを行うことなく、形成しようとしているスト
レージノードコンタクトがワード線やビット線に干渉し
ない適正な位置に形成されるか否かを、前もって正確か
つ迅速に判断することができる。
クト形成用のアライメント測定用レジストマークＲｅｍ
の位置合わせは、Ｘ方向についてはワード線パターン中
の第１のアライメント測定用マーク２１の各矩形状マー
ク２１ａ，２１ｂに対する位置ずれを測定することによ
り、Ｙ方向についてはビット線パターン中の第２のアラ
イメント測定用マーク２２の各矩形状マーク２２ａ，２
２ｂに対する位置ずれを測定することによりそれぞれ行
うことができる。ストレージノードコンタクトが所望の
位置よりもＸ方向にずれるとワード線と干渉するおそれ
があるが、Ｙ方向にずれてもワード線パターンに干渉す
るおそれはない。また、ストレージノードコンタクトが
所望の位置よりもＹ方向にずれるとビット線と干渉する
おそれがあるが、Ｘ方向にずれてもビット線に干渉する
おそれはない。そこで、本実施形態のアライメント測定
用マークを用いることにより、無駄な方向についてのア
ライメントを行うことなく、形成しようとしているスト
レージノードコンタクトがワード線やビット線に干渉し
ない適正な位置に形成されるか否かを、前もって正確か
つ迅速に判断することができる。
【００５９】（第４の実施形態）図７は、本実施形態に
係るアライメント測定用マークの平面図である。本実施
形態では、上記第３の実施形態における第１のアライメ
ント測定用マーク２１と同様の構造を有する１対の矩形
状マーク４１ａ，４１ｂからなる第１のアライメント測
定マーク４１と、単一の矩形状パターンからなる第２の
アライメント測定用マーク４２と、正４角形パターンか
らなるアライメント測定用レジストマークＲｅｍとが設
けられている。第１のアライメント測定用マーク４１
は、例えばワード線パターン内に形成されるものであ
り、この２つの矩形状マーク４１ａ，４１ｂの間隔は例
えば２０μｍ程度であり、各矩形状マーク４１ａ，４１
ｂの大きさは、例えばＸ方向の幅が５μｍでＹ方向の長
さが４０μｍ程度である。第２のアライメント測定用マ
ーク４２は、例えばビット線パターン内に形成されるも
のであり、その大きさは例えばＸ方向の長さが４０μｍ
でＹ方向の長さが２０μｍである。アライメント測定用
レジストマークＲｅｍの各辺の長さはいずれも１０μｍ
程度である。そして、上記第３の実施形態における製造
工程と同じ工程を行ったとすると、図６（ｃ）に示す工
程で、ストレージノードパターンを形成するためのレジ
ストパターン中のアライメント測定用レジストマークＲ
ｅｍを形成し、第１，第２のアライメント測定用マーク
４１，４２との位置ずれを測定する。本実施形態でも、
上記第３の実施形態と同じ効果を発揮することができる
ことはいうまでもない。
係るアライメント測定用マークの平面図である。本実施
形態では、上記第３の実施形態における第１のアライメ
ント測定用マーク２１と同様の構造を有する１対の矩形
状マーク４１ａ，４１ｂからなる第１のアライメント測
定マーク４１と、単一の矩形状パターンからなる第２の
アライメント測定用マーク４２と、正４角形パターンか
らなるアライメント測定用レジストマークＲｅｍとが設
けられている。第１のアライメント測定用マーク４１
は、例えばワード線パターン内に形成されるものであ
り、この２つの矩形状マーク４１ａ，４１ｂの間隔は例
えば２０μｍ程度であり、各矩形状マーク４１ａ，４１
ｂの大きさは、例えばＸ方向の幅が５μｍでＹ方向の長
さが４０μｍ程度である。第２のアライメント測定用マ
ーク４２は、例えばビット線パターン内に形成されるも
のであり、その大きさは例えばＸ方向の長さが４０μｍ
でＹ方向の長さが２０μｍである。アライメント測定用
レジストマークＲｅｍの各辺の長さはいずれも１０μｍ
程度である。そして、上記第３の実施形態における製造
工程と同じ工程を行ったとすると、図６（ｃ）に示す工
程で、ストレージノードパターンを形成するためのレジ
ストパターン中のアライメント測定用レジストマークＲ
ｅｍを形成し、第１，第２のアライメント測定用マーク
４１，４２との位置ずれを測定する。本実施形態でも、
上記第３の実施形態と同じ効果を発揮することができる
ことはいうまでもない。
【００６０】図８は、本実施形態の変形形態に係るアラ
イメント測定用マークの平面図である。この変形形態で
は、単一の矩形状パターンからなる第１のアライメント
測定用マーク４１と、上記第３の実施形態における第２
のアライメント測定用マーク２２と同様の構造を有する
１対の矩形状マーク４２ａ，４２ｂからなる第２のアラ
イメント測定マーク４２と、正４角形パターンからなる
アライメント測定用レジストマークＲｅｍとが設けられ
ている。第１のアライメント測定用マーク４１は、例え
ばワード線パターン内に形成されるものであり、その大
きさは例えばＸ方向の長さが２０μｍでＹ方向の長さが
４０μｍである。第２のアライメント測定用マーク４２
は、例えばビット線パターン内に形成されるものであ
り、そこの２つの矩形状マーク４２ａ，４２ｂの間隔は
例えば２０μｍ程度であり、各矩形状マーク４２ａ，４
２ｂの大きさは、例えばＹ方向の幅が５μｍでＸ方向の
長さが４０μｍ程度である。アライメント測定用レジス
トマークＲｅｍの各辺の長さはいずれも１０μｍ程度で
ある。そして、上記第３の実施形態における製造工程と
同じ工程を行ったとすると、図６（ｃ）に示す工程で、
ストレージノードパターンを形成するためのレジストパ
ターン中のアライメント測定用レジストマークＲｅｍを
形成し、第１，第２のアライメント測定用マーク４１，
４２との位置ずれを測定する。本実施形態でも、上記第
３の実施形態と同じ効果を発揮することができることは
いうまでもない。
イメント測定用マークの平面図である。この変形形態で
は、単一の矩形状パターンからなる第１のアライメント
測定用マーク４１と、上記第３の実施形態における第２
のアライメント測定用マーク２２と同様の構造を有する
１対の矩形状マーク４２ａ，４２ｂからなる第２のアラ
イメント測定マーク４２と、正４角形パターンからなる
アライメント測定用レジストマークＲｅｍとが設けられ
ている。第１のアライメント測定用マーク４１は、例え
ばワード線パターン内に形成されるものであり、その大
きさは例えばＸ方向の長さが２０μｍでＹ方向の長さが
４０μｍである。第２のアライメント測定用マーク４２
は、例えばビット線パターン内に形成されるものであ
り、そこの２つの矩形状マーク４２ａ，４２ｂの間隔は
例えば２０μｍ程度であり、各矩形状マーク４２ａ，４
２ｂの大きさは、例えばＹ方向の幅が５μｍでＸ方向の
長さが４０μｍ程度である。アライメント測定用レジス
トマークＲｅｍの各辺の長さはいずれも１０μｍ程度で
ある。そして、上記第３の実施形態における製造工程と
同じ工程を行ったとすると、図６（ｃ）に示す工程で、
ストレージノードパターンを形成するためのレジストパ
ターン中のアライメント測定用レジストマークＲｅｍを
形成し、第１，第２のアライメント測定用マーク４１，
４２との位置ずれを測定する。本実施形態でも、上記第
３の実施形態と同じ効果を発揮することができることは
いうまでもない。
【００６１】図９は、本実施形態の他の変形形態に係る
アライメント測定用マークの平面図である。この変形形
態では、単一の矩形状パターンからなる第１のアライメ
ント測定用マーク４１と、単一の矩形状パターンからな
る第２のアライメント測定用マーク４２と、正４角形パ
ターンからなるアライメント測定用レジストマークＲｅ
ｍとが設けられている。第１のアライメント測定用マー
ク４１は、例えばワード線パターン内に形成されるもの
であり、その大きさは例えばＸ方向の長さが２０μｍで
Ｙ方向の長さが４０μｍ程度である。第２のアライメン
ト測定用マーク４２は、例えばビット線パターン内に形
成されるものであり、その大きさは例えばＸ方向の長さ
が４０μｍでＹ方向の長さが２０μｍである。アライメ
ント測定用レジストマークＲｅｍの各辺の長さはいずれ
も１０μｍ程度である。そして、上記第３の実施形態に
おける製造工程と同じ工程を行ったとすると、図６
（ｃ）に示す工程で、ストレージノードパターンを形成
するためのレジストパターン中のアライメント測定用レ
ジストマークＲｅｍを形成し、第１，第２のアライメン
ト測定用マーク４１，４２との位置ずれを測定する。本
実施形態でも、上記第３の実施形態と同じ効果を発揮す
ることができることはいうまでもない。
アライメント測定用マークの平面図である。この変形形
態では、単一の矩形状パターンからなる第１のアライメ
ント測定用マーク４１と、単一の矩形状パターンからな
る第２のアライメント測定用マーク４２と、正４角形パ
ターンからなるアライメント測定用レジストマークＲｅ
ｍとが設けられている。第１のアライメント測定用マー
ク４１は、例えばワード線パターン内に形成されるもの
であり、その大きさは例えばＸ方向の長さが２０μｍで
Ｙ方向の長さが４０μｍ程度である。第２のアライメン
ト測定用マーク４２は、例えばビット線パターン内に形
成されるものであり、その大きさは例えばＸ方向の長さ
が４０μｍでＹ方向の長さが２０μｍである。アライメ
ント測定用レジストマークＲｅｍの各辺の長さはいずれ
も１０μｍ程度である。そして、上記第３の実施形態に
おける製造工程と同じ工程を行ったとすると、図６
（ｃ）に示す工程で、ストレージノードパターンを形成
するためのレジストパターン中のアライメント測定用レ
ジストマークＲｅｍを形成し、第１，第２のアライメン
ト測定用マーク４１，４２との位置ずれを測定する。本
実施形態でも、上記第３の実施形態と同じ効果を発揮す
ることができることはいうまでもない。
【００６２】次に、第３の実施形態によるアライメント
マージンの低減効果について説明する。ただし、第４〜
第５の実施形態においても同様の効果が得られる。
マージンの低減効果について説明する。ただし、第４〜
第５の実施形態においても同様の効果が得られる。
【００６３】図１０は、アライメント精度とＤＲＡＭメ
モリセルの設計ルールとを説明するための平面図であ
る。同図には、ワード線パターン２と、ビット線コンタ
クトパターン３と、ビット線パターン４と、ストレージ
ノードコンタクトパターン５とが図示されている。そし
て、一般的に、アライメントマージンのルールは、直接
合わせの場合で０．１２μｍ、２つの層間に他の１つの
層を介する間接合わせの場合で０．１５μｍとなってい
ることを前提として、ストレージノードコンタクトパタ
ーン５のワード線パターン２に対するアライメントマー
ジンＭ２と、ストレージノードコンタクトパターン５の
ビット線パターン４に対するアライメントマージンＭ３
とについて、従来のアライメント方法と第３の実施形態
によるアライメント方法とを比較する。
モリセルの設計ルールとを説明するための平面図であ
る。同図には、ワード線パターン２と、ビット線コンタ
クトパターン３と、ビット線パターン４と、ストレージ
ノードコンタクトパターン５とが図示されている。そし
て、一般的に、アライメントマージンのルールは、直接
合わせの場合で０．１２μｍ、２つの層間に他の１つの
層を介する間接合わせの場合で０．１５μｍとなってい
ることを前提として、ストレージノードコンタクトパタ
ーン５のワード線パターン２に対するアライメントマー
ジンＭ２と、ストレージノードコンタクトパターン５の
ビット線パターン４に対するアライメントマージンＭ３
とについて、従来のアライメント方法と第３の実施形態
によるアライメント方法とを比較する。
【００６４】図１１は、従来のアライメント方法と、第
３の実施形態によるアライメント方法とにおける上記ア
ライメントマージンＭ２とＭ３とを比較して示す図であ
る。ストレージノードコンタクトパターン５は、ビット
線パターン４に対しては従来の方法でも第３の実施形態
の方法でも直接合わせであり、アライメントマージンＭ
３はいずれの場合にも０．１２である。一方、ストレー
ジノードコンタクトパターン５は、ワード線パターン２
に対し従来の方法では間接合わせとなるのでアライメン
トマージンＭ２が０．１５となるが、第３の実施形態の
方法では直接合わせとなるので、アライメントマージン
Ｍ２が０．１２となる。すなわち、第３の実施形態の方
法によって、アライメント精度を高くできることからア
ライメントマージンＭ２を小さくでき、よって、ＤＲＡ
Ｍメモリセル等の半導体装置の占有面積を低減すること
ができる。
３の実施形態によるアライメント方法とにおける上記ア
ライメントマージンＭ２とＭ３とを比較して示す図であ
る。ストレージノードコンタクトパターン５は、ビット
線パターン４に対しては従来の方法でも第３の実施形態
の方法でも直接合わせであり、アライメントマージンＭ
３はいずれの場合にも０．１２である。一方、ストレー
ジノードコンタクトパターン５は、ワード線パターン２
に対し従来の方法では間接合わせとなるのでアライメン
トマージンＭ２が０．１５となるが、第３の実施形態の
方法では直接合わせとなるので、アライメントマージン
Ｍ２が０．１２となる。すなわち、第３の実施形態の方
法によって、アライメント精度を高くできることからア
ライメントマージンＭ２を小さくでき、よって、ＤＲＡ
Ｍメモリセル等の半導体装置の占有面積を低減すること
ができる。
【００６５】（その他の実施形態）上記各実施形態で
は、ＤＲＡＭメモリセルの製造工程に本発明のアライメ
ント方法を適用した例について説明したが、本発明はか
かる実施形態に限定されるものではなく、多層パターン
を有する他のデバイスについても同様に適用することが
できる。
は、ＤＲＡＭメモリセルの製造工程に本発明のアライメ
ント方法を適用した例について説明したが、本発明はか
かる実施形態に限定されるものではなく、多層パターン
を有する他のデバイスについても同様に適用することが
できる。
【００６６】上記各実施形態では、位置合わせの誤差が
生じたときに干渉するおそれのある２つの下層パターン
の位置情報を用いるようにしたが、本実施形態はかかる
実施形態に限定されるものではなく、３つ以上の下層パ
ターンについて干渉するおそれのある方向のみを考慮し
た位置合わせを行うことができる。例えば、上記第３の
実施形態においても、Ｘ方向については、素子分離パタ
ーンに対するずれとワード線パターンに対するずれとを
平均して、アライメント補正を行うような方法である。
生じたときに干渉するおそれのある２つの下層パターン
の位置情報を用いるようにしたが、本実施形態はかかる
実施形態に限定されるものではなく、３つ以上の下層パ
ターンについて干渉するおそれのある方向のみを考慮し
た位置合わせを行うことができる。例えば、上記第３の
実施形態においても、Ｘ方向については、素子分離パタ
ーンに対するずれとワード線パターンに対するずれとを
平均して、アライメント補正を行うような方法である。
【００６７】上記各実施形態では、ワード線パターンが
ストレージノードコンタクトパターンと近接部分ではＹ
方向に延びているので、ワード線パターンとストレージ
ノードコンタクトパターンとのアライメントを行う方向
をＹ方向に直交するＸ方向としている。また、ビット線
パターンがストレージノードコンタクトパターンと近接
部分ではＹ方向に延びているので、ビット線パターンと
ストレージノードコンタクトパターンとのアライメント
を行う方向をＸ方向に直交するＹ方向としている。つま
り、ワード線パターンが延びるＹ方向と、ビット線パタ
ーンが延びるＸ方向とは互いに直交していることを前提
としているが、本発明はかかる実施形態に限定されるも
のではない。例えば平面的に見て全体として６角形パタ
ーンや８角形パターンになるような積層パターン内で
は、各下層パターンの上層パターンと近接する部分が延
びる方向同士が６０°や４５°等になることもあり、か
かる場合にも相異なる２つの方向についてのみアライメ
ントを行うことにより本発明の効果を発揮することがで
きる。
ストレージノードコンタクトパターンと近接部分ではＹ
方向に延びているので、ワード線パターンとストレージ
ノードコンタクトパターンとのアライメントを行う方向
をＹ方向に直交するＸ方向としている。また、ビット線
パターンがストレージノードコンタクトパターンと近接
部分ではＹ方向に延びているので、ビット線パターンと
ストレージノードコンタクトパターンとのアライメント
を行う方向をＸ方向に直交するＹ方向としている。つま
り、ワード線パターンが延びるＹ方向と、ビット線パタ
ーンが延びるＸ方向とは互いに直交していることを前提
としているが、本発明はかかる実施形態に限定されるも
のではない。例えば平面的に見て全体として６角形パタ
ーンや８角形パターンになるような積層パターン内で
は、各下層パターンの上層パターンと近接する部分が延
びる方向同士が６０°や４５°等になることもあり、か
かる場合にも相異なる２つの方向についてのみアライメ
ントを行うことにより本発明の効果を発揮することがで
きる。
【００６８】また、例えば平面的に見て互いに６０°で
交差する３つの下層パターンに対する上層パターンのア
ライメントを行う際には、各下層パターンに直交する３
つの方向についてアライメントを行うようにしてもよ
い。互いに方向が異なる４つ以上の下層パターンについ
ても同様である。ただし、この場合にはこの３つ以上の
方向ベクトルが平面上で互いに一次独立ではないので、
各方向について平均化するような手順が必要となる。
交差する３つの下層パターンに対する上層パターンのア
ライメントを行う際には、各下層パターンに直交する３
つの方向についてアライメントを行うようにしてもよ
い。互いに方向が異なる４つ以上の下層パターンについ
ても同様である。ただし、この場合にはこの３つ以上の
方向ベクトルが平面上で互いに一次独立ではないので、
各方向について平均化するような手順が必要となる。
【００６９】
【発明の効果】請求項１〜４によると、積層パターン間
のアライメント方法として、少なくとも２つの下層パタ
ーンの上に１つの上層パターンを形成する際に、各下層
パターンの位置情報のうち位置ずれによって上層パター
ンと干渉するおそれのある方向についてのみ下層パター
ンの位置情報を個別に用いるようにしたので、高精度で
かつ迅速に各パターン間の干渉を回避するアライメント
を行うことができ、デバイスの微細化及び量産化を促進
することができる。
のアライメント方法として、少なくとも２つの下層パタ
ーンの上に１つの上層パターンを形成する際に、各下層
パターンの位置情報のうち位置ずれによって上層パター
ンと干渉するおそれのある方向についてのみ下層パター
ンの位置情報を個別に用いるようにしたので、高精度で
かつ迅速に各パターン間の干渉を回避するアライメント
を行うことができ、デバイスの微細化及び量産化を促進
することができる。
【００７０】請求項５によると、少なくとも２つの下層
パターンの上に１つの上層パターンを有する積層パター
ン内におけるアライメント精度測定方法として、各下層
パターンの位置情報のうち位置ずれによって上層パター
ンと干渉するおそれのある方向についてのみアライメン
ト精度を測定するようにしたので、信頼性の高いアライ
メントオフセット値設定時の指針の提供を図ることがで
きる。
パターンの上に１つの上層パターンを有する積層パター
ン内におけるアライメント精度測定方法として、各下層
パターンの位置情報のうち位置ずれによって上層パター
ンと干渉するおそれのある方向についてのみアライメン
ト精度を測定するようにしたので、信頼性の高いアライ
メントオフセット値設定時の指針の提供を図ることがで
きる。
【００７１】請求項６〜１０によると、少なくとも２つ
の下層パターンの上に１つの上層パターンを有する積層
パターン内におけるアライメントを測定するためのアラ
イメント測定用マークとして、位置ずれによって各下層
パターンと上層パターンとが干渉するおそれのある方向
についてのみ重ね合わせが可能に構成された２つのアラ
イメント測定用マークを設けたので、各パターン間の干
渉を回避するためのアライメント方法の実施に供するこ
とができる。
の下層パターンの上に１つの上層パターンを有する積層
パターン内におけるアライメントを測定するためのアラ
イメント測定用マークとして、位置ずれによって各下層
パターンと上層パターンとが干渉するおそれのある方向
についてのみ重ね合わせが可能に構成された２つのアラ
イメント測定用マークを設けたので、各パターン間の干
渉を回避するためのアライメント方法の実施に供するこ
とができる。
【図１】第１の実施形態に係るＤＲＡＭメモリセルの製
造工程を示す平面図である。
造工程を示す平面図である。
【図２】第１の実施形態に係るＤＲＡＭメモリセルの製
造工程を示す図１のII−II線における平面図である。
造工程を示す図１のII−II線における平面図である。
【図３】第１の実施形態に係るＤＲＡＭメモリセルの製
造工程中の各パターンのアライメント手順を示すブロッ
ク図である。
造工程中の各パターンのアライメント手順を示すブロッ
ク図である。
【図４】第２の実施形態に係るＤＲＡＭメモリセルの製
造工程中の各パターンのアライメント手順を示すブロッ
ク図である。
造工程中の各パターンのアライメント手順を示すブロッ
ク図である。
【図５】第３の実施形態に係るアライメント測定用マー
クの平面図である。
クの平面図である。
【図６】第３の実施形態に係るアライメント測定用マー
クの形成手順を示す図５のVI−VI線における断面図であ
る。
クの形成手順を示す図５のVI−VI線における断面図であ
る。
【図７】第４の実施形態に係るアライメント測定用マー
クの平面図である。
クの平面図である。
【図８】第４の実施形態の変形形態に係るアライメント
測定用マークの平面図である。
測定用マークの平面図である。
【図９】第４の実施形態のもう１つの変形形態に係るア
ライメント測定用マークの平面図である。
ライメント測定用マークの平面図である。
【図１０】第３の実施形態等のＤＲＡＭメモリセル内の
ストレージノードコンタクトのアライメントマージンを
説明するための平面図である。
ストレージノードコンタクトのアライメントマージンを
説明するための平面図である。
【図１１】第３の実施形態等のアライメント方法と従来
のアライメント方法とによるアライメントマージンの相
違を示す図である。
のアライメント方法とによるアライメントマージンの相
違を示す図である。
【図１２】従来のアライメント方法のうち共通の下層パ
ターンの位置情報を用いて直接合わせにより各上層パタ
ーンを形成するようにしたアライメント方法を示すブロ
ック図である。
ターンの位置情報を用いて直接合わせにより各上層パタ
ーンを形成するようにしたアライメント方法を示すブロ
ック図である。
【図１３】従来のアライメント方法のうち下層パターン
及びその上のパターンの位置情報を用いて間接合わせに
より上層パターンを形成するようにしたアライメント方
法の手順を示すブロック図である。
及びその上のパターンの位置情報を用いて間接合わせに
より上層パターンを形成するようにしたアライメント方
法の手順を示すブロック図である。
１ 素子分離パターン １ａ 素子分離アライメントマーク ２ ワード線パターン（第１層のパターン） ２ａ ワード線アライメントマーク （第１のアライメントマーク） ３ ビット線コンタクトパターン ３ａ ＢＬＣアライメントマーク ４ ビット線パターン（第２層のパターン） ４ａ ビット線アライメントマーク （第２のアライメントマーク） ５ ストレージノードコンタクトパターン（第３層の
パターン） ５ａ ＳＮＣアライメントマーク （第３のアライメントマーク） １１ 半導体基板 １４ａ ドレイン領域 １４ｂ ソース領域 １６ 第１層間絶縁膜 １７ 第２層間絶縁膜 ２１ 第１のアライメント測定用マーク ２１ａ，２１ｂ 矩形状マーク ２２ 第２のアライメント測定用マーク ２２ａ，２２ｂ 矩形状マーク ２３ 第３のアライメント測定用マーク ３１ 半導体基板 ３２ 第１層間絶縁膜 ３３ 第２層間絶縁膜 Ｒｅｍ アライメント測定用レジストマーク ４１ 第１のアライメント測定用マーク ４１ａ，４１ｂ 矩形状マーク ４２ 第２のアライメント測定用マーク ４２ａ，４２ｂ 矩形状マーク Ｒｅｍａ，Ｒｅｍｂ アライメント測定用レジストマー
ク
パターン） ５ａ ＳＮＣアライメントマーク （第３のアライメントマーク） １１ 半導体基板 １４ａ ドレイン領域 １４ｂ ソース領域 １６ 第１層間絶縁膜 １７ 第２層間絶縁膜 ２１ 第１のアライメント測定用マーク ２１ａ，２１ｂ 矩形状マーク ２２ 第２のアライメント測定用マーク ２２ａ，２２ｂ 矩形状マーク ２３ 第３のアライメント測定用マーク ３１ 半導体基板 ３２ 第１層間絶縁膜 ３３ 第２層間絶縁膜 Ｒｅｍ アライメント測定用レジストマーク ４１ 第１のアライメント測定用マーク ４１ａ，４１ｂ 矩形状マーク ４２ 第２のアライメント測定用マーク ４２ａ，４２ｂ 矩形状マーク Ｒｅｍａ，Ｒｅｍｂ アライメント測定用レジストマー
ク
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ６８１Ａ ６８１Ｂ
Claims (10)
- 【請求項１】 基板上に第１層のパターンを形成するス
テップと、 上記第１層のパターンの上方に第２層のパターンを形成
するステップと、 平面的に見て上記第１及び第２層のパターンの一部に近
接する第３層のパターンを形成するステップとを少なく
とも備え、 上記第３層のパターンを形成するステップでは、上記第
１層のパターンのうち第３層のパターンに近接する部分
が延びる第１の方向に直交する方向のみについての第１
層のパターンの位置情報と、上記第２層のパターンのう
ち第３層のパターンに近接する部分が延びる第２の方向
に直交する方向のみについての第２層のパターンの位置
情報とを用いることを特徴とするアライメント方法。 - 【請求項２】 請求項１記載のアライメント方法におい
て、 上記第３層のパターンの下層に、上記第３層のパターン
に近接する部分を有する少なくとも１つの他の層のパタ
ーンを形成するステップをさらに備え、 上記第３のステップでは、上記少なくとも１つの他の層
のパターンのうち第３層のパターンに近接する部分が延
びる方向に直交する方向のみについての他の層のパター
ンの位置情報をも用いることを特徴とするアライメント
方法。 - 【請求項３】 請求項１又は２記載のアライメント方法
において、 上記第１の方向と上記第２の方向との交差角は、互いに
３６０°を３〜８の整数で除した角度であることを特徴
とするアライメント方法。 - 【請求項４】 請求項１，２又は３記載のアライメント
方法において、 上記第１層のパターンは、ＤＲＡＭのメモリセル内のワ
ード線パターンであり、 上記第２層のパターンは、ＤＲＡＭのメモリセル内のビ
ット線パターンであり、 上記第３層のパターンは、ＤＲＡＭのメモリセル内のス
トレージノードコンタクトパターンであることを特徴と
するアライメント方法。 - 【請求項５】 基板上に形成された第１層のパターン及
び上記第１層のパターンの上方に形成された第２層のパ
ターンに対し、平面的に見て上記第１及び第２層のパタ
ーンに近接するように形成された第３層のパターンのア
ライメント精度を測定する方法であって、 上記第１層のパターンのうち第３層のパターンに近接す
る部分が延びる第１の方向に直交する方向について、上
記第１層のパターンと第３層のパターンのアライメント
精度を測定するステップと、 上記第２層のパターンのうち第３層のパターンに近接す
る部分が延びる方向に直交する方向のみについて、上記
第２層のパターンと第３層のパターンのアライメント精
度を測定するステップと、 上記各ステップで得られた２つの方向についてのアライ
メント精度から上記第３層のパターンのアライメント精
度を決定するステップとを備えていることを特徴とする
アライメント精度測定方法。 - 【請求項６】 基板上に形成された第１層のパターン
と、上記第１層のパターンの上方に形成された第２層の
パターンと、平面的に見て上記第１及び第２層のパター
ンの一部に近接するように形成された第３層のパターン
との間のアライメントに使用されるアライメント測定用
マークであって、 上記第１層のパターン内に設けられ、上記第１層のパタ
ーンのうち第３層のパターンに近接する部分が延びる第
１の方向に直交する方向における重ね合わせずれを測定
できるように形成された第１のアライメント測定用マー
クと、 上記第２層のパターン内に設けられ、上記第２層のパタ
ーンのうち第３層のパターンに近接する部分が延びる第
２の方向に直交する方向における重ね合わせずれを測定
できるように形成された第２のアライメント測定用マー
クとを備えていることを特徴とするアライメント測定用
マーク。 - 【請求項７】 請求項６記載のアライメント測定用マー
クにおいて、 上記第１及び第２のアライメント測定用マークのうち少
なくとも１つは、互いに一定の間隔を隔てながら平行に
延びる１対の矩形状マークにより構成されていることを
特徴とするアライメント測定用マーク。 - 【請求項８】 請求項６記載のアライメント測定用マー
クにおいて、 上記第１及び第２のアライメント測定用マークのうち少
なくとも１つは、単一の矩形状マークにより構成されて
いることを特徴とするアライメント測定用マーク。 - 【請求項９】 請求項６，７又は８記載のアライメント
測定用マークにおいて、 上記第１及び第２のアライメント測定用マークは、平面
的に見て互いに交差していることを特徴とするアライメ
ント測定用マーク。 - 【請求項１０】 請求項６，７，８又は９記載のアライ
メント測定用マークにおいて、 上記第１層のパターンは、ＤＲＡＭのメモリセル内のワ
ード線パターンであり、 上記第２層のパターンは、ＤＲＡＭのメモリセル内のビ
ット線パターンであり、 上記第３層のパターンは、ＤＲＡＭのメモリセル内のス
トレージノードコンタクトパターンであることを特徴と
するアライメント測定用マーク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8350681A JPH10189425A (ja) | 1996-12-27 | 1996-12-27 | アライメント方法、アライメント精度測定方法及びアライメント測定用マーク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8350681A JPH10189425A (ja) | 1996-12-27 | 1996-12-27 | アライメント方法、アライメント精度測定方法及びアライメント測定用マーク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10189425A true JPH10189425A (ja) | 1998-07-21 |
Family
ID=18412131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8350681A Pending JPH10189425A (ja) | 1996-12-27 | 1996-12-27 | アライメント方法、アライメント精度測定方法及びアライメント測定用マーク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10189425A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288452B1 (en) | 1998-03-27 | 2001-09-11 | Nec Corporation | Semiconductor device including registration accuracy marks |
| KR100328695B1 (ko) * | 1999-06-30 | 2002-03-20 | 박종섭 | 스토리지 노드 콘택 형성 방법 |
| JP2002198291A (ja) * | 2000-12-26 | 2002-07-12 | Nikon Corp | 基板、位置計測装置、露光装置および位置合わせ方法並びに露光方法 |
| JP2015039007A (ja) * | 2005-10-31 | 2015-02-26 | ケーエルエー−テンカー コーポレイション | オーバレイ測定におけるマイクロターゲットの設計と使用のための方法と装置 |
| CN105990180A (zh) * | 2015-03-23 | 2016-10-05 | 瑞萨电子株式会社 | 半导体器件、其制造方法和图案重叠检查方法 |
-
1996
- 1996-12-27 JP JP8350681A patent/JPH10189425A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6288452B1 (en) | 1998-03-27 | 2001-09-11 | Nec Corporation | Semiconductor device including registration accuracy marks |
| US6448147B2 (en) * | 1998-03-27 | 2002-09-10 | Masahiro Komuro | Semiconductor device and method for manufacturing the same |
| KR100328695B1 (ko) * | 1999-06-30 | 2002-03-20 | 박종섭 | 스토리지 노드 콘택 형성 방법 |
| JP2002198291A (ja) * | 2000-12-26 | 2002-07-12 | Nikon Corp | 基板、位置計測装置、露光装置および位置合わせ方法並びに露光方法 |
| JP2015039007A (ja) * | 2005-10-31 | 2015-02-26 | ケーエルエー−テンカー コーポレイション | オーバレイ測定におけるマイクロターゲットの設計と使用のための方法と装置 |
| CN105990180A (zh) * | 2015-03-23 | 2016-10-05 | 瑞萨电子株式会社 | 半导体器件、其制造方法和图案重叠检查方法 |
| JP2016180783A (ja) * | 2015-03-23 | 2016-10-13 | ルネサスエレクトロニクス株式会社 | 半導体装置および半導体装置の製造方法、パターンの重ね合わせ検査方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7190824B2 (en) | Overlay vernier pattern for measuring multi-layer overlay alignment accuracy and method for measuring the same | |
| US20080268381A1 (en) | Pattern forming method performing multiple exposure so that total amount of exposure exceeds threshold | |
| JP4537124B2 (ja) | オーバーレイキー、アラインキーを有する集積回路半導体素子およびその製造方法 | |
| JP3415551B2 (ja) | 半導体装置の製造方法 | |
| US10707175B2 (en) | Asymmetric overlay mark for overlay measurement | |
| US9355923B2 (en) | Semiconductor device with an overlay mark including segment regions surrounded by a pool region | |
| US8502355B2 (en) | Overlay vernier mask pattern, formation method thereof, semiconductor device including overlay vernier pattern, and formation method thereof | |
| US6498401B2 (en) | Alignment mark set and method of measuring alignment accuracy | |
| US8603905B2 (en) | Dual alignment strategy for optimizing contact layer alignment | |
| JP2000133560A (ja) | 半導体製造方法及び半導体装置 | |
| JPH10189425A (ja) | アライメント方法、アライメント精度測定方法及びアライメント測定用マーク | |
| KR100849358B1 (ko) | 반도체 소자의 정렬키 제조방법 | |
| JP2001092109A (ja) | フォトマスクおよび半導体装置およびフォトマスクを用いた露光方法 | |
| JP5044095B2 (ja) | 半導体装置の製造方法 | |
| US7136520B2 (en) | Method of checking alignment accuracy of patterns on stacked semiconductor layers | |
| US6288452B1 (en) | Semiconductor device including registration accuracy marks | |
| JPH11307418A (ja) | マスク合わせマークおよびマスク合わせ方法 | |
| JPH0917714A (ja) | アライメント方法およびアライメント誤差検査方法 | |
| TWI743792B (zh) | 半導體製程用游標尺及使用其進行的微影製程檢測方法 | |
| JPH11329914A (ja) | 半導体装置とその製造方法 | |
| US20230378082A1 (en) | Overlay mark | |
| KR20100072554A (ko) | 플래시 메모리 소자의 오버레이 마크 및 그 형성방법 | |
| JP4146827B2 (ja) | 基準値設定方法、パターン判定方法、アライメント検査装置、半導体装置製造システム、半導体製造工場および半導体装置の製造方法 | |
| KR100317581B1 (ko) | 프레임인프레임메사구조의마스크를이용한중첩도마크형성방법 | |
| JPH02150013A (ja) | 露光位置合わせ方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041102 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041116 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050405 |