JP4146827B2 - 基準値設定方法、パターン判定方法、アライメント検査装置、半導体装置製造システム、半導体製造工場および半導体装置の製造方法 - Google Patents
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|a−b|=c…(1)
となる。
|a’−b’|=c’…(2)
となる。
|c−c’|=g…(3)
となる。
g≦d…(4)
少なくとも略円形状の部分を有する下地パターンに対応する下地パターン画像を得る工程と、
上記下地パターン画像のうちの上記略円形状の部分に近似する円を求める工程と、
上記下地パターンに対応させて形成すべきレジストの設計上の特定のレジストパターンと上記円との間のコンピュータ画像上での距離を求める工程と、
上記距離を用いて、上記下地パターンに対応する特定のレジストパターンの位置の良否を判定するための基準値を決定する工程と
を備えたことを特徴としている。
下地パターンの設計データに基づいて、上記下地パターンに対応すると共に、少なくとも略円形状の部分を有する下地パターン画像をシミュレーションで得る工程と、
上記下地パターン画像のうちの上記略円形状の部分に近似する円を求める工程と、
上記下地パターンに対応させて形成すべきレジストの設計上の特定のレジストパターンと上記円との間の上記画像上での距離を求める工程と、
上記距離を用いて、上記下地パターンに対応するレジストパターンの位置の良否を判定するための基準値を決定する工程と
を備えたことを特徴としている。
上記第1または第2の発明の基準値を用いたパターン判定方法であって、
上記下地パターンに対応させて形成すべきレジストの設計上の特定のレジストパターンに対する上記レジストの特定のレジストパターンのX軸方向,Y軸方向のズレ量ΔX,ΔYを測定する工程と、
上記ズレ量ΔX,ΔYを下記式に代入して下記Rを算出する工程と、
上記基準値と上記Rとを比較することにより、上記下地パターンに対する上記レジストパターンの位置の良否を判定する工程と
を備えたことを特徴としている。
ΔX:上記レジストパターンのX軸方向のズレ量
ΔY:上記レジストパターンのY軸方向のズレ量
略円弧形状の部分と略直線形状の部分とを有する下地パターンに対応する下地パターン画像を得る工程と、
上記下地パターン画像のうちの上記略円弧形状の部分に近似する部分を有する円を求める工程と、
上記下地パターンに対応させて形成すべきレジストの設計上の特定のレジストパターンと上記円との間の上記画像上での第1の距離を求める工程と、
上記第1の距離を用いて、上記下地パターンに対応する特定のレジストパターンの位置の良否を判定するための第1の基準値を決定する工程と、
上記下地パターン画像のうちの上記略直線形状の部分に近似する部分を有する四角形を求める工程と、
上記レジストの設計上の特定のレジストパターンと上記四角形との間の上記画像上での第2の距離を求める工程と、
上記第2の距離を用いて、上記下地パターンに対応する特定のレジストパターンの位置の良否を判定するための第2の基準値を決定する工程と、
上記下地パターンに対応させて形成すべきレジストの設計上の特定のレジストパターンに対する上記レジストの特定のレジストパターンのX軸方向,Y軸方向のズレ量ΔX,ΔYを測定する工程と、
上記ΔXおよび上記ΔYを下記式に代入して下記Rを算出する工程と、
上記第1の基準値と上記Rとを比較すると共に、上記第2の基準値と上記ΔXおよび上記ΔYとを比較することにより、上記下地パターンに対する上記レジストパターンの位置の良否を判定する工程と
を備えたことを特徴としている。
ΔX:上記レジストパターンのX軸方向のズレ量
ΔY:上記レジストパターンのY軸方向のズレ量
下地パターンの設計データに基づいて、上記下地パターンに対応すると共に、略円弧形状の部分と略直線形状の部分とを有する下地パターン画像をシミュレーションで得る工程と、
上記下地パターン画像のうちの上記略円弧形状の部分に近似する部分を有する円を求める工程と、
上記下地パターンに対応させて形成すべきレジストの設計上の特定のレジストパターンと上記円との間の上記画像上での第1の距離を求める工程と、
上記第1の距離を用いて、上記下地パターンに対応する特定のレジストパターンの位置の良否を判定するための第1の基準値を決定する工程と、
上記下地パターン画像のうちの上記略直線形状の部分に近似する部分を有する四角形を求める工程と、
上記レジストの設計上の特定のレジストパターンと上記四角形との間の上記画像上での第2の距離を求める工程と、
上記第2の距離を用いて、上記下地パターンに対応する特定のレジストパターンの位置の良否を判定するための第2の基準値を決定する工程と、
上記下地パターンに対応させて形成すべきレジストの設計上の特定のレジストパターンに対する上記レジストの特定のレジストパターンのX軸方向,Y軸方向のズレ量ΔX,ΔYを測定する工程と、
上記ΔXおよび上記ΔYを下記式に代入して下記Rを算出する工程と、
上記第1の基準値と上記Rとを比較すると共に、上記第2の基準値と上記ΔXおよび上記ΔYとを比較することにより、上記下地パターンに対する上記レジストパターンの位置の良否を判定する工程と
を備えたことを特徴としている。
ΔX:上記レジストパターンのX軸方向のズレ量
ΔY:上記レジストパターンのY軸方向のズレ量
上記半導体装置は、
素子分離領域と活性領域とを表面部に有する半導体基板と、
上記活性領域に形成されてマトリクス状に配置された複数の電界効果トランジスタである記憶素子と、
上記記憶素子のゲート電極に接続するワード線と、
上記記憶素子のソース・ドレイン拡散領域にコンタクトホールを介して接続するビット線とを備え、
上記ワード線はそれぞれ蛇行して延在しており、隣り合う2つの上記ワード線間において、上記活性領域上にコンタクトホールを形成し、上記ビット線が延在する方向に平行な方向の距離は、上記活性領域上よりも上記素子分離領域上の方が短く、
隣り合う2つの上記ビット線に関して、一方の上記ビット線は同一列の上記ソース・ドレイン拡散領域の一方にコンタクトホールを介して接続する一方、他方の上記ビット線は上記同一列の上記ソース・ドレイン拡散領域の他方にコンタクトホールを介して接続し、
同一行で隣り合う上記記憶素子は上記ソース・ドレイン拡散領域の一方を共有し、
同一列で隣り合う上記記憶素子は上記ソース・ドレイン拡散領域の一方を共有し、
上記記憶素子が、
上記半導体基板上にゲート絶縁膜を介して形成された上記ゲート電極と、
上記ゲート電極の側方に形成され、電荷または分極を保持する機能を有するメモリ機能体と、
上記ゲート絶縁膜下に配置されたチャネル領域と、
上記チャネル領域の両側に配置された上記ソース・ドレイン拡散領域と
を含んでいる。
以下、図1を用いて本発明の実施例1について説明する。
以下、本発明の実施例2の基準値設定方法について説明する。
本発明の実施例3の位置合わせ検査装置は半導体装置を製造するために用いられる。
本発明の実施例4のCIM(Computer Integrated Manufacturing:半導体製造用生産システム)は半導体装置を製造するために用いられる。このCIMは、上記実施例3の位置合わせ検査装置とは異なり、下地パターンに対するパターンの良否を生産システム側で判定するものである。
本発明の実施例5の半導体製造工場は半導体装置を製造するために用いられる。
本発明の実施例6では、上記基準値設定方法およびパターン判定方法を用いて半導体装置を製造する。
101a メタル配線画像101の略円形状の部分
102 ズレの直線距離
103 距離(X軸方向のズレ量ΔX)
104 中心
105 距離(Y軸方向のズレ量ΔY)
106 理想コンタクトパターン画像
107 最短直線距離
108 真円
109 中心
110 コンタクトパターン画像
201 メタル配線画像
201a メタル配線画像201の略円弧形状の部分
201b メタル配線画像201の略直線形状の部分
202 ズレの直線距離
203 距離(X軸方向のズレ量ΔX)
204 中心
205 距離(Y軸方向のズレ量ΔY)
206 理想コンタクトパターン画像
207 最短直線距離
208 真円
209 中心
210 コンタクトパターン画像
211 四角形
501 素子分離領域
502 ワード線
503 N型拡散領域
504 コンタクトホール
505 ビット線
506 従来技術の基準値
507 本発明の基準値
Claims (13)
- 少なくとも略円形状の部分を有する下地パターンに対応する下地パターン画像を得る工程と、
上記下地パターン画像のうちの上記略円形状の部分に近似する円を求める工程と、
上記下地パターンに対応させて形成すべきレジストの設計上の特定のレジストパターンと上記円との間のコンピュータ画像上での距離を求める工程と、
上記距離を用いて、上記下地パターンに対応する特定のレジストパターンの位置の良否を判定するための基準値を決定する工程と
を備えたことを特徴とする基準値設定方法。 - 下地パターンの設計データに基づいて、上記下地パターンに対応すると共に、少なくとも略円形状の部分を有する下地パターン画像をシミュレーションで得る工程と、
上記下地パターン画像のうちの上記略円形状の部分に近似する円を求める工程と、
上記下地パターンに対応させて形成すべきレジストの設計上の特定のレジストパターンと上記円との間の上記画像上での距離を求める工程と、
上記距離を用いて、上記下地パターンに対応するレジストパターンの位置の良否を判定するための基準値を決定する工程と
を備えたことを特徴とする基準値設定方法。 - 請求項1または2に記載の基準値設定方法において、
上記下地パターンに対応するレジストパターンは上記略円形状の部分の内側にあることを特徴とする基準値設定方法。 - 請求項1または2に記載の基準値設定方法において、
上記略円形状の部分に近似する円は真円であることを特徴とする基準値設定方法。 - 略円弧形状の部分と略直線形状の部分とを有する下地パターンに対応する下地パターン画像を得る工程と、
上記下地パターン画像のうちの上記略円弧形状の部分に近似する部分を有する円を求める工程と、
上記下地パターンに対応させて形成すべきレジストの設計上の特定のレジストパターンと上記円との間の上記画像上での第1の距離を求める工程と、
上記第1の距離を用いて、上記下地パターンに対応する特定のレジストパターンの位置の良否を判定するための第1の基準値を決定する工程と、
上記下地パターン画像のうちの上記略直線形状の部分に近似する部分を有する四角形を求める工程と、
上記レジストの設計上の特定のレジストパターンと上記四角形との間の上記画像上での第2の距離を求める工程と、
上記第2の距離を用いて、上記下地パターンに対応する特定のレジストパターンの位置の良否を判定するための第2の基準値を決定する工程と、
上記下地パターンに対応させて形成すべきレジストの設計上の特定のレジストパターンに対する上記レジストの特定のレジストパターンのX軸方向,Y軸方向のズレ量ΔX,ΔYを測定する工程と、
上記ΔXおよび上記ΔYを下記式に代入して下記Rを算出する工程と、
上記第1の基準値と上記Rとを比較すると共に、上記第2の基準値と上記ΔXおよび上記ΔYとを比較することにより、上記下地パターンに対する上記レジストパターンの位置の良否を判定する工程と
を備えたことを特徴とするパターン判定方法。
ΔX:上記レジストパターンのX軸方向のズレ量
ΔY:上記レジストパターンのY軸方向のズレ量 - 下地パターンの設計データに基づいて、上記下地パターンに対応すると共に、略円弧形状の部分と略直線形状の部分とを有する下地パターン画像をシミュレーションで得る工程と、
上記下地パターン画像のうちの上記略円弧形状の部分に近似する部分を有する円を求める工程と、
上記下地パターンに対応させて形成すべきレジストの設計上の特定のレジストパターンと上記円との間の上記画像上での第1の距離を求める工程と、
上記第1の距離を用いて、上記下地パターンに対応する特定のレジストパターンの位置の良否を判定するための第1の基準値を決定する工程と、
上記下地パターン画像のうちの上記略直線形状の部分に近似する部分を有する四角形を求める工程と、
上記レジストの設計上の特定のレジストパターンと上記四角形との間の上記画像上での第2の距離を求める工程と、
上記第2の距離を用いて、上記下地パターンに対応する特定のレジストパターンの位置の良否を判定するための第2の基準値を決定する工程と、
上記下地パターンに対応させて形成すべきレジストの設計上の特定のレジストパターンに対する上記レジストの特定のレジストパターンのX軸方向,Y軸方向のズレ量ΔX,ΔYを測定する工程と、
上記ΔXおよび上記ΔYを下記式に代入して下記Rを算出する工程と、
上記第1の基準値と上記Rとを比較すると共に、上記第2の基準値と上記ΔXおよび上記ΔYとを比較することにより、上記下地パターンに対する上記レジストパターンの位置の良否を判定する工程と
を備えたことを特徴とするパターン判定方法。
ΔX:上記レジストパターンのX軸方向のズレ量
ΔY:上記レジストパターンのY軸方向のズレ量 - 請求項5乃至7のいずれか1つに記載のパターン判定方法において、
上記レジストパターンはコンタクトホールであることを特徴とするパターン判定方法。 - 請求項5乃至7のいずれか1つに記載のパターン判定方法を用いてアライメントズレを判定すること特徴とするアライメント検査装置。
- 請求項5乃至7のいずれか1つに記載のパターン判定方法を用いてアライメントズレを判定することを特徴とする半導体装置製造システム。
- 請求項9に記載のアライメント検査装置、または、請求項11に記載の半導体装置製造システムを備えたことを特徴とする半導体製造工場。
- 請求項9に記載のアライメント検査装置、または、請求項11に記載の半導体装置製造システムを用いて半導体装置を製造することを特徴とする半導体装置の製造方法。
- 請求項12に記載の半導体装置の製造方法において、
上記半導体装置は、
素子分離領域と活性領域とを表面部に有する半導体基板と、
上記活性領域に形成されてマトリクス状に配置された複数の電界効果トランジスタである記憶素子と、
上記記憶素子のゲート電極に接続するワード線と、
上記記憶素子のソース・ドレイン拡散領域にコンタクトホールを介して接続するビット線とを備え、
上記ワード線はそれぞれ蛇行して延在しており、隣り合う2つの上記ワード線間において、上記活性領域上にコンタクトホールを形成し、上記ビット線が延在する方向に平行な方向の距離は、上記活性領域上よりも上記素子分離領域上の方が短く、
隣り合う2つの上記ビット線に関して、一方の上記ビット線は同一列の上記ソース・ドレイン拡散領域の一方にコンタクトホールを介して接続する一方、他方の上記ビット線は上記同一列の上記ソース・ドレイン拡散領域の他方にコンタクトホールを介して接続し、
同一行で隣り合う上記記憶素子は上記ソース・ドレイン拡散領域の一方を共有し、
同一列で隣り合う上記記憶素子は上記ソース・ドレイン拡散領域の一方を共有し、
上記記憶素子が、
上記半導体基板上にゲート絶縁膜を介して形成された上記ゲート電極と、
上記ゲート電極の側方に形成され、電荷または分極を保持する機能を有するメモリ機能体と、
上記ゲート絶縁膜下に配置されたチャネル領域と、
上記チャネル領域の両側に配置された上記ソース・ドレイン拡散領域と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
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JP2004269718A JP4146827B2 (ja) | 2004-09-16 | 2004-09-16 | 基準値設定方法、パターン判定方法、アライメント検査装置、半導体装置製造システム、半導体製造工場および半導体装置の製造方法 |
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JP2004269718A JP4146827B2 (ja) | 2004-09-16 | 2004-09-16 | 基準値設定方法、パターン判定方法、アライメント検査装置、半導体装置製造システム、半導体製造工場および半導体装置の製造方法 |
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Publication Number | Publication Date |
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JP2006086343A JP2006086343A (ja) | 2006-03-30 |
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