JP2007142328A

JP2007142328A - 半導体装置の製造方法、マスクおよび半導体装置

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Publication number: JP2007142328A
Application number: JP2005337226A
Authority: JP
Inventors: Shinroku Maejima; 伸六前島; Seiichiro Shirai; 精一郎白井; Takahiro Machida; 貴裕町田
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2005-11-22
Filing date: 2005-11-22
Publication date: 2007-06-07
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Abstract

【課題】つなぎ合わせ露光において、隣接する小パターン同士を再現性よく、正確につなぎ合わせ、回路の微細化に対応することが可能な半導体装置の製造方法およびその方法により製造した半導体装置を提供する。
【解決手段】本発明の半導体装置の製造方法は、半導体基板上に形成するパターンを分割し、分割した複数のパターンをつなぎ合わせるように露光するつなぎ合わせ露光を行なう半導体装置の製造方法であって、半導体素子のパターンを露光する前に、つなぎ合わせるパターンの配置を調整するためのマークを基板上に形成し、配置調整用のマークに合わせて半導体素子のパターンをつなぎ合わせ露光することを特徴とする。
【選択図】図３

Description

本発明は、つなぎ合わせ露光を行なう半導体装置の製造方法に関する。また、その製造に使用するマスクおよびその方法により製造した半導体装置に関する。

撮像素子などのように、素子サイズが露光機の露光可能サイズより大きい半導体装置を製造するために、つなぎ合わせ露光が行なわれる。つなぎ合わせ露光は、転写しようとする大パターンを一旦、露光可能な複数の小パターンに分割し、分割した複数の小パターンをつなぎ合わせるように露光し、大パターンの半導体装置を製造する方法である。つなぎ合わせ露光により１つの層を形成し、これらの工程を繰り返して複数層からなる半導体装置を製造することができる。

つなぎ合わせ露光技術としては、たとえば、１枚のマスクにブラインドを形成して複数のマスクに分割し、各マスクには不透明なトレースパターンを形成する方法がある（特許文献１参照）。分割した複数のマスクの中から必要なマスクを選定し、選定したマスクを所定の場所に配置し、露光する。マスクの配置は、各マスクに形成したトレースパターンが揃うように調整する。このようなマスクの移動と露光を繰り返すことにより、大サイズのパターンを形成する。また、ダイシング領域は、まず、ウェハにダイシングラインを形成し、つなぎ合わせるパターンをダイシングラインに沿って形成すると、パターン同士がオーバーラップする量を制御しやすくなり、オーバーラップ量を設定することにより、パターンをダイシングラインに沿って一定の幅を有するように配置することができるとある（特許文献２参照）。

また、ウェハ上にパターンのアレイを形成し、ウェハを移動して露出し、ウェハ全体がパターンのアレイで覆われてしまうまで、このような操作を繰返すウェハ・ステッパ型の写真平版製造方法が知られている（特許文献３参照）。この方法は、まず、写真平版法を利用して、基板上にアライメントマークを露出し、アライメントマークに対応するレジストレーション・パターンを形成する。つぎに、アライメントマークにより位置合せをして、別のレジストレーション・パターンのアレイを形成する方法である。この方法により、大きなイメージ領域を従来のウェハ・ステッパ装置を利用して形成することができると紹介されている。しかし、この方法は、写真平版によるオフセット印刷法を利用する技術であり、隣接するパターン同士の重ね合わせを行なっていないため、印刷の位置ずれにより、隣接するパターン同士の接合部分で断線トラブルが生じる。
米国特許第６１９４１０５号明細書米国特許第６２２５０１３号明細書特許第２７９８２６０号公報

つなぎ合わせ露光は、マスクを介して露光し、基板上にパターンを形成した後、マスクを交換し、露光機のステージを移動し、露光し、先のパターンに新しいパターンをつなぎ合わせ、この操作を繰り返す。したがって、つなぎ合わせ露光においては、隣接するパターンを再現性よく、正確につなぎ合わせることが重要であり、パターンのつなぎ合わせ精度は、マスクの露光装置への設置精度と、露光装置のステージ精度などに依存する。また、つなぎ合わせに誤差が生じても、つなぎ合わせ部分で回路の断線などが生じないように、パターンの重ね合わせに余裕を持たせているのが現状であり、回路の微細化などの障害となっている。

本発明の課題は、つなぎ合わせ露光において、隣接する小パターン同士を再現性よく、正確につなぎ合わせ、回路の微細化に対応することが可能な半導体装置の製造方法およびその方法により製造した半導体装置を提供することにある。また、かかる製造時において有用なマスクを提供することにある。

本発明の半導体装置の製造方法は、半導体基板上に形成するパターンを分割し、分割した複数のパターンをつなぎ合わせるように露光するつなぎ合わせ露光を行なう半導体装置の製造方法であって、半導体素子のパターンを露光する前に、つなぎ合わせるパターンの配置を調整するためのマークを基板上に形成し、配置調整用のマークに合わせて半導体素子のパターンをつなぎ合わせ露光することを特徴とする。

本発明のマスクは、つなぎ合わせ露光を行なう半導体装置の製造において使用し、ある局面によれば、半導体素子のパターンを露光する前に、つなぎ合わせるパターンの配置調整用のマークを基板上に形成するために使用するマスクであって、配置調整用のマークが、基板のＸダイシング領域またはＹダイシング領域のうちいずれか一方に形成されることを特徴とする。また、他の局面によれば、つなぎ合わせる半導体素子のパターンを露光するために使用するマスクであって、つなぎ合わせるパターンの配置調整用のマークが、基板のＸダイシング領域またはＹダイシング領域のうちいずれか一方に形成されることを特徴とする。

本発明の半導体装置は、半導体素子のサイズが露光機の露光可能領域より大きく、露光するパターンの配置を調整するために基板に形成するマークが、Ｘダイシング領域またはＹダイシング領域のうちいずれか一方に配置することを特徴とする。

本発明によれば、つなぎ合わせ露光において、パターンを正確につなぎ合わせることができ、パターン同士の重なりを減らし、回路の微細化が可能となる。

図１に、３枚のマスクをつなぎ合わせて作成した半導体装置１の平面図を例示する。この半導体装置１は、図１に示すように、中央に素子領域２と、両端に回路領域３と、外縁にダイシング領域４を備える。このように半導体装置のサイズが、露光機の露光可能領域より大きいときに、半導体基板上に形成するパターンを露光可能領域のサイズに合わせて分割し、分割した複数のパターン５ａ，５ｂ，５ｃをつなぎ合わせるように露光し、大サイズの半導体装置１を製造する。本発明は、つなぎ合わせ露光を行なう半導体装置の製造方法であって、半導体素子のパターンを露光する前に、つなぎ合わせるパターンの配置を調整するためのマーク（たとえば、アライメントマークおよび／または重ね合わせ検査マークなどのことを言い、以下、本明細書においては、「配置調整用のマーク」という。）を基板上に形成し、配置調整用のマークに合わせて半導体素子のパターンをつなぎ合わせ露光することを特徴とする。半導体素子のパターンをつなぎ合わせ露光する前に、配置調整用のマークを予め基板上に形成し、マークに合わせてつなぎ合わせ露光を行なうことにより、たとえば、配置調整用のマークを基準にして第１層目以降の半導体素子のパターンを位置合わせすることができる。このため、パターンを正確につなぎ合わせることができ、パターン同士の重なりを減らして回路の微細化が可能となる。また、配置調整用マークの重なり状態を計測し、計測値に基づき露光装置を予め調整することができる。

本発明の具体的な態様としては、たとえば、半導体基板が隣接する第１の領域と第２の領域を有し、第１の領域と第２の領域に、つなぎ合わせる半導体素子パターンの配置を調整するためのマークを第１のマスクを用いて露光により形成した後、第１の領域を第２のマスクを用いて配置調整用のマークに合わせて露光し半導体素子パターンを形成し、第２の領域を第３のマスクを用いて配置調整用のマークに合わせて露光し半導体素子パターンを形成し、第１の領域の素子パターンと、第２の領域の素子パターンとをつなぎ合わせて第１のつなぎ合わせ素子パターンを形成する態様が好ましい。

さらに、第１のつなぎ合わせ素子パターンを形成した後、第１の領域を第４のマスクを用いて露光し半導体素子パターンを形成し、第２の領域を第５のマスクを用いて露光し半導体素子パターンを形成し、第１の領域の素子パターンと、第２の領域の素子パターンとをつなぎ合わせて第２のつなぎ合わせ素子パターンを形成する工程を有し、さらに、第１の領域において、第４のマスクは、第２のマスクで形成した素子パターンにより配置を調整し、第２の領域において、第５のマスクは、第３のマスクで形成した素子パターンにより配置を調整する態様は、第１のつなぎ合わせ素子パターンと、第２のつなぎ合わせ素子パターンとの位置精度が高まる点で好ましい。

配置調整用のマークは、１枚のパターンマスクを用いた露光により形成する態様が好ましい。従来のつなぎ合わせ露光では、第１層のパターンを複数枚のマスクを介して形成するため、パターンとマークの配列精度は、複数のマスクの設定精度とステージのスライド精度により劣化する。これに対して、位置調整用のマークを１枚のマスクとすることにより、マスクの交換がないためマスクの設定精度による精度劣化が生じない。

配置調整用のマークは、マスクのうち配置調整用のマークを形成する領域を局所的に露光することにより形成する態様が好ましい。配置調整用のマーク部分を局所的に露光した後、露光装置のステージを移動し、隣接する領域を同様に局所的に露光し、このような操作を繰り返すことにより、露光装置のステージ精度でマークを形成することができる。また、マスクのうち、マーク形成領域を中心にして露光することにより、象歪を小さくし、露光精度をさらに高めることができる。

かかる方法により、たとえば、図８（ｂ）に示すように、配置調整用マーク８６が、半導体ウェハ８７において製品チップを配列する配列格子８８内に配置する態様とすることができる。また、図９（ｂ）に示すように、配置調整用マーク９６が、半導体ウェハ９７において配列格子９８以外の領域に配置する態様とすることができる。このような態様は、同一のマスクにより配列できるため、ステージのスライド精度で配列でき、次工程以降において隣接するパターン同士をアライメント精度と像歪の範囲内で重ね合わせることができる。また、配置調整用マークを中心にして露光することにより、高い露光精度が得られ、特に、配置調整用のマークを配列格子以外の領域に配置する後者の態様では、ダイシング領域を狭くし、スループットを向上し、素子チップの生産性を高めることができる。

配置調整用のマークの形成工程においては、隣接するマーク同士の位置関係を調整する態様が好ましい。配置調整用のマークに、隣接するマークの位置関係を計測する重ね合わせ検査マークを形成し、検査マークにより位置精度を計測し、計測データを露光機にフィードバックして、露光機を調整することにより、つぎの処理ロットの配置調整用マークの位置精度を高めることができる。また、精度の高いマークを基準にして配置を調整することにより、２層目以降の素子パターンの重ね合わせ精度を高めることができる。したがって、素子パターン同士の重ね合わせについて、従来より設計余裕を小さくすることができ、回路の微細化が可能になる。

配置調整用のマークを半導体基板上に形成し、配置調整用のマークに合わせて半導体素子のパターンのつなぎ露光を行ない、その後、つなぎ合わせたパターンの配置に合わせて、さらにつなぎ合わせ露光をする態様が可能である。このような態様は、形成したパターンと、その位置にさらに形成する後のパターンとの位置精度が重視される場合に好ましい。また、重ね合わせ検査装置または重ね合わせ誤差を補正するＡＰＣ（advanced process control）システムなど、つなぎ合わせ露光をしない場合の一般的な製造方法および設計方法を活用することができる。さらに、本発明の製造方法では、基板上に形成する配置調整用のマークの位置精度が高いため、左右のパターン間で配置を調整しなくても、先に形成したパターンに配置を合わせるだけで十分な位置精度を得ることができる。

配置調整用のマークは、基板のＸダイシング領域またはＹダイシング領域のいずれか一方に形成する態様が好ましい。通常、アライメントマークは、Ｘ方向とＹ方向の位置を調整するため、Ｘ方向のアライメントマークはＸダイシング領域に形成し、Ｙ方向のアライメントマークはＹダイシング領域に形成する。しかし、つなぎ合わせ露光においても同様に、Ｘ方向のアライメントマークをＸダイシング領域に形成し、Ｙ方向のアライメントマークをＹダイシング領域に形成すると、次工程でつなぎ合わせる半導体素子のパターン領域に配置調整用のマークが形成されるという不具合が生じる。このため、配置調整用のマークは、基板のＸダイシング領域またはＹダイシング領域のいずれか一方に形成するのが好ましい。したがって、配置調整用のマークの形成に使用するマスクと、つなぎ合わせる半導体素子パターンの形成に使用するマスクにおいては、配置調整用のマークが、基板のＸダイシング領域またはＹダイシング領域のうちいずれか一方に形成される態様が好ましい。かかるマスクにより、半導体素子のサイズが露光機の露光可能領域より大きく、配置調整用のマークが、基板のＸダイシング領域またはＹダイシング領域のうちいずれか一方に配置する態様の半導体装置を製造することができる。

実施例１
本実施例では、つなぎ合わせ露光を行ない、ＭＯＳ（Metal Oxide Semiconductor）型半導体装置を製造した。製造したＭＯＳ型半導体装置の平面図を図１０に示す。図１０では、構造を明確にするため、層間絶縁膜と配線を省略している。このＭＯＳ型半導体１０は、つなぎ合わせ部Ａ−Ａを有し、フォトダイオード１０ａ、ゲート電極１５、ソースまたはドレインなどの不純物領域１６、素子分離領域１４とコンタクト１８などにより構成されている。図１０における、ＩＩＤ−ＩＩＤにより切断した断面図を、図２（ｄ）に示す。図２（ｄ）に示すように、ＭＯＳ型半導体装置２０は、基板２１上に、素子分離領域２４を備え、ゲート電極２５、不純物領域２６を有する。また、基板２１上には、層間絶縁膜２７が形成され、層間絶縁膜２７上の配線２９との間にコンタクト２８が形成されている。

ＭＯＳ型半導体装置の製造方法を図２（ａ）〜（ｄ）に示す。図２（ａ）〜（ｄ）において、Ａ−Ａはつなぎ合わせ部であり、配置調整用のマーク領域の製造工程を（２−１）に示し、半導体素子領域の製造工程を（２−２）に示す。まず、ｐ型半導体基板２１上に、レジスト２２を形成し、配置調整用のマークを形成するために、マスクを介して露光し、現像し、レジストをパターニングした（図２（ａ））。つぎに、エッチングし、配置調整用のマーク２３を形成した後（図２（ｂ））、酸化によりＳｉＯ₂膜を形成し、ＳｉＯ₂膜上にＬＰＣＶＤを用いてＳｉ₃Ｎ₄膜を形成した。つづいて、レジストを形成し、配置調整用のマーク２３によりマスクの配置を調整しながら素子分離領域をつなぎ合わせ露光し、現像し、パターニングした。その後、Ｓｉ₃Ｎ₄膜をエッチングにより選択除去してから、１０００℃で１５０分間の熱処理によりフィールド酸化を行ない、ＳｉＯ₂からなる素子分離領域２４を形成した（図２（ｃ））。つぎに、Ｓｉ₃Ｎ₄膜を剥離し、ポリシリコンを堆積し、ゲート電極２５を形成し、その後、不純物領域２６を形成し、さらに層間絶縁膜２７、コンタクト２８と配線２９を形成し、ＭＯＳ型半導体装置２０を製造した（図２（ｄ））。

図３に、つなぎ合わせ露光を中心に、配置調整用マークと素子分離領域の形成についてフロー図を示す。配置調整用マークは、図３に示すように、半導体素子における分離領域のパターンを露光する前に基板上に形成した。まず、基板上にレジストを塗布し（工程１）（工程は、以下「Ｓ」という。）、露光（Ｓ２）後、現像した（Ｓ３）。つぎに、パターンの重ね合わせ精度を測定し（Ｓ４）、所定の規格内であれば、基板をエッチングした（Ｓ５）。また、その測定値をフィードバックし、後に続く処理ロットのつなぎ部分の重ね合わせが正しく行なわれるように、露光装置を調整した（Ｓ４）。なお、重ね合わせ精度の測定値が所定の規格外であるときは、レジストを除去し、再度レジストを塗布し、前述の測定値をフィードバックし、露光を行なう。

露光（Ｓ２）は、図４に示すような１枚のマスク４０により行ない、露光機のステージを移動し、基板を配置し、つなぎ合わせ露光を行なった。本実施例では、位置調整用のマークをこの１枚のパターンマスク４０で形成した。このため、マスクの交換がなく、マスクの設定精度による精度劣化を抑えることができた。マスク４０は、半導体素子のパターンを形成するパターン領域４９とＸダイシング領域４５，４６を備え、Ｘダイシング領域４５，４６に、重ね合わせ検査パターン４１〜４４と、Ｘ方向アライメントパターン４７と、Ｙ方向アライメントパターン４８を有するものを使用した。このようなマスク４０を使用して、配置調整用のマークをＸダイシング領域にのみ形成した。このため、次工程でつなぎ合わせる半導体素子のパターン領域に配置調整用のマークが形成されるという不具合が生じなかった。

図５は、配置調整用マークの形成に使用したマスクの配置を示す平面図である。本実施例では、１枚のマスクを使用し、図５に示すように、隣接するマスクが重なり合うように露光機のステージを移動し、つなぎ合わせ露光を行なった。隣接するパターンは、図５に示すように、たとえば、パターン５０ａの重ね合わせ検査パターン５１ａが、左側に隣接するパターン５０ｂの重ね合わせ検査パターン５１ｂと一致するように配置した。また、重ね合わせ検査パターン５１ａの方を、重ね合わせ検査パターン５１ｂより大きくした。重ね合わせ精度の測定は、外側の重ね合わせ検査パターン５１ａに対する、内側の重ね合わせ検査パターン５１ｂのズレを測定することにより行なった。同様に、パターン５０ａの重ね合わせ検査パターン５２ａは、左側に隣接するパターン５０ｂの重ね合わせ検査パターン５２ｂと一致するように配置し、同様に位置ズレを測定した。一方、パターン５０ａの重ね合わせ検査パターン５３ａは、向こう側に隣接するパターン５０ｃの重ね合わせ検査パターン５３ｃと一致するように配置し、重ね合わせ検査パターン５４ａは、重ね合わせ検査パターン５４ｃと一致するように配置しており、同様に位置ズレを測定した。他のパターン同士のズレも同様に測定した。本実施例では、重ね合わせ精度の測定後、測定結果を露光機にフィードバックして調整したため、引き続き処理を行なうロットについても、配置調整用マークの位置精度が高まり、配置調整用マークを基準に配置する素子パターンの配置精度を、異なるロット間においても継続的に向上し、維持することができた。

配置調整用マークの形成後、素子分離領域を形成した。素子分離領域の形成は、図３に示すように、まず、基板上に酸化膜と窒化膜を形成した（Ｓ６）後、レジストを塗布し（Ｓ７）、半導体素子のパターンとして素子分離領域のパターンを露光した（Ｓ８）。露光後、現像し（Ｓ９）、重ね合わせを検査してから（Ｓ１０）、窒化膜をエッチングし（Ｓ１１）し、つづいて、フィールド酸化を行ない（Ｓ１２）、素子分離領域を形成した。半導体素子パターンの露光（Ｓ８）は、配置調整用マークとして基板上に形成してあるアライメントマークに合わせてステージを移動し、マスク１を介して露光し（Ｓ８−１）、つぎのアライメントマークに合わせてステージを移動し、マスク２を介して露光し（Ｓ８−２）、マスクｍまでこのような操作を繰り返し、つなぎ露光を行なった（Ｓ８−３）。重ね合わせの検査（Ｓ１０）は、マスク１により形成した検査パターンと、基板上の検査パターンとの間で行ない（Ｓ１０−１）、つぎに、マスク２により形成した検査パターンと基板上の検査パターンとの間で行ない（Ｓ１０−２）、引き続き、マスクｍまで繰り返した（Ｓ１０−３）。

半導体素子のパターンの露光（Ｓ８）は、図６に示すようなパターンマスク６０により行ない、露光機のステージの位置を調整することにより基板を配置し、つなぎ合わせ露光を行なった。マスク６０は、半導体素子のパターン領域６９とＸダイシング領域６５，６６を備え、Ｘダイシング領域６５，６６に、重ね合わせ検査パターン６１〜６４と、Ｘ方向アライメントパターン６７と、Ｙ方向アライメントパターン６８を有するものを使用した。このようなマスク６０を使用することにより、配置調整用マークをＸダイシング領域にのみ形成した。このため、次工程でつなぎ合わせるパターンの回路領域に配置調整用のマークが形成されているという不具合が生じなかった。また、得られた半導体装置は、半導体素子のサイズが露光機の露光可能領域より大きく、配置調整用のマークがＸダイシング領域にのみ配置していた。

実施例２
本実施例では、素子分離領域のつなぎ合わせ露光後、つなぎ合わせ露光により形成した素子分離領域のパターンに合わせて、さらにつなぎ合わせ露光を行ない、ゲート電極を形成した以外は、実施例１と同様にしてＭＯＳ型半導体装置を製造した。本実施例のアライメントツリーを図７に示す。図７に示すように、まず、素子分離領域の各パターンの配置を調整するためのマークを基板上に形成し、この配置調整用のマークに合わせてつなぎ合わせ露光を行ない、素子分離領域１〜３を形成した。つぎに、素子分離領域１〜３のパターンと各々位置合せを行ない、つなぎ合わせ露光によりゲート電極１〜３を形成し、ＭＯＳ型半導体装置を製造した。

製造したＭＯＳ型半導体装置では、素子分離領域１〜３の各々に対する、ゲート電極１〜３の位置精度が高く、ＭＯＳ型半導体装置では、素子分離領域のパターンとゲート電極のパターンとの重ね合わせ精度が重視されるため、高特性のＭＯＳ型半導体装置が得られた。また、基板上に形成する配置調整用のマークの位置精度が高いため、左右のパターン間で配置を調整しなくても、先に形成したパターンとの配置を調整するだけで十分な位置精度が得られた。このため、重ね合わせ検査の処理時間を短縮することができた。さらに、重ね合わせ検査装置または重ね合わせ誤差を補正するＡＰＣ（advanced process control）システムなど、つなぎ合わせ露光をしない場合の一般的な製造方法および設計方法を活用でき、本実施例では、ゲート電極に適用したが、図７に示すように、さらに上層の配線またはホールパターンにも同様に適用できる。特に、図２（ｄ）に示すような、つなぎ合わせ部で、つなぎ合わされる配線２９を高精度でつなぎ合わせることができた。

実施例３
本実施例では、基板上に配置調整用のマークを形成する際、図８（ａ）に示すように、マスク８１のうち、重ね合わせ検査マーク８２と、Ｘ方向アライメントマーク８３と、Ｙ方向アライメントマーク８４とを含む配置調整用のマークの領域８５を局所的に露光した。また、露光は、領域８５が中心になるように露光機にセットして行なった。露光後、露光装置のウェハステージを移動し、露光とステージの移動を繰返した後、現像し、エッチングした。その結果、図８（ｂ）に示すように、配置調整用のマーク８６が、製品チップを配列する配列格子８８内に配置する半導体ウェハ８７を得、他の点は実施例１と同様にしてＭＯＳ型半導体装置を製造した。

本実施例では、同一のマスクを使用し、ウェハステージをスライドすることにより配置調整用のマークを形成したため、複数のマスクを使用し、露光ごとにマスクを配置する形態に比べて、マスク配置による誤差がなく、スライド精度の範囲でパターニングすることができた。この結果、次工程以降において、隣接するパターン同士をアライメント精度と像歪の範囲内で重ね合わせることができた。また、本実施例の態様によれば、配置調整用のマークを形成する領域が中心になるようにセットして露光できるため、配置調整用のマークを形成する領域が露光領域の周辺部にある場合に比べて像歪が小さくなり、より露光精度を高めることができた。

実施例４
本実施例では、基板上に配置調整用のマークを形成する際、図９（ａ）に示すように、マスク９１のうち、Ｘ方向アライメントマーク９３と、Ｙ方向アライメントマーク９４とを含む配置調整用のマークを形成する領域９５を局所的に露光した。また、露光は、領域９５が露光領域の中心になるように露光機にセットして行なった。露光後、露光装置のウェハステージを移動し、露光とステージの移動を繰返した後、現像し、エッチングした。その結果、図９（ｂ）に示すように、配置調整用のマーク９６が、製品チップを配列する配列格子９８以外の領域に配置する半導体ウェハ９７を得、他の点では実施例１と同様にしてＭＯＳ型半導体装置を製造した。

本実施例では、同一のマスクを使用し、ウェハステージをスライドすることにより配置調整用のマークを形成したため、実施例３と同様に、スライド精度の範囲でパターニングすることができた。その結果、次工程以降において、隣接するパターン同士をアライメント精度、像歪および配列精度の範囲内で重ね合わせることができた。また、配置調整用のマークを形成する領域が露光領域の中心になるようにセットして露光できるため、配置調整用のマークが露光領域の周辺部にある場合に比べ、像歪が小さくなり、より露光精度を高めることができた。さらに、配置調整用のマーク９６が、製品チップを配列する配列格子９８以外の領域に配置するため、ダイシング領域を小さくすることができ、スループットが向上し、半導体装置の製造効率を高めることができた。

今回開示された実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

素子サイズが露光機の露光可能領域よりも大きい撮像素子、赤外線センサー、大型液晶ディスプレーなどの製造において、再現性の良い正確なつなぎ合わせ露光が可能である。また、上記のデバイスに限らず、メモリ、大容量デバイスおよびロジックデバイスにも適用できる。

露光機の露光可能領域よりサイズが大きい半導体装置の平面図である。本発明によるＭＯＳ型半導体装置の製造方法を示す工程図である。本発明の製造方法における配置調整用マークと素子分離領域の形成についてのフロー図である。本発明の実施例１において配置調整用マークの形成に使用したマスクの平面図である。本発明の実施例１において配置調整用マークの形成に使用したマスクの配置を示す平面図である。本発明の実施例１において素子パターンの形成に使用したマスクの平面図である。本発明の実施例２におけるアライメントツリーである。本発明の実施例３において使用したマスクと、製造した半導体ウェハを示す平面図である。本発明の実施例４において使用したマスクと、製造した半導体ウェハを示す平面図である。本発明により製造したＭＯＳ型半導体装置の平面図である。

符号の説明

１半導体装置、２素子領域、３回路領域、４ダイシング領域、５ａ，５ｂ，５ｃ分割した複数のパターン、２０ＭＯＳ型半導体装置、２１ｐ型半導体基板、２２レジスト、２３配置調整用のマーク、２４素子分離領域、２５ゲート電極、２６不純物領域、２７層間絶縁膜、４０，６０マスク、４１〜４４，６１〜６４重ね合わせ検査パターン、４５，４６，６５，６６Ｘダイシング領域、４７，６７Ｘ方向アライメントパターン、４８，６８Ｙ方向アライメントパターン。

Claims

半導体基板上に形成するパターンを分割し、分割した複数のパターンをつなぎ合わせるように露光するつなぎ合わせ露光を行なう半導体装置の製造方法であって、半導体素子のパターンを露光する前に、つなぎ合わせるパターンの配置を調整するためのマークを基板上に形成し、前記配置調整用のマークに合わせて半導体素子のパターンをつなぎ合わせ露光することを特徴とする半導体装置の製造方法。
前記半導体基板は隣接する第１の領域と第２の領域を有し、第１の領域と第２の領域に、つなぎ合わせる半導体素子パターンの配置を調整するためのマークを第１のマスクを用いて露光により形成した後、
前記第１の領域を第２のマスクを用いて配置調整用の前記マークに合わせて露光し半導体素子パターンを形成し、
前記第２の領域を第３のマスクを用いて配置調整用の前記マークに合わせて露光し半導体素子パターンを形成し、
前記第１の領域の素子パターンと、前記第２の領域の素子パターンとをつなぎ合わせて第１のつなぎ合わせ素子パターンを形成する工程を有することを特徴とする請求項１に記載の半導体装置の製造方法。
前記第１のつなぎ合わせ素子パターンを形成した後、
前記第１の領域を第４のマスクを用いて露光し半導体素子パターンを形成し、
前記第２の領域を第５のマスクを用いて露光し半導体素子パターンを形成し、
前記第１の領域の素子パターンと、前記第２の領域の素子パターンとをつなぎ合わせて第２のつなぎ合わせ素子パターンを形成する工程を有し、
前記第１の領域において、前記第４のマスクは、前記第２のマスクで形成した素子パターンにより配置を調整し、
前記第２の領域において、前記第５のマスクは、前記第３のマスクで形成した素子パターンにより配置を調整することを特徴とする請求項２に記載の半導体装置の製造方法。
前記配置調整用のマークは、１枚のマスクを用いた露光により形成することを特徴とする請求項１に記載の半導体装置の製造方法。
前記配置調整用のマークの形成工程において、隣接するマスク同士の位置関係を調整することを特徴とする請求項１に記載の半導体装置の製造方法。
半導体素子のパターンのつなぎ合わせ露光後、つなぎ合わせた前記パターンの配置に合わせて、さらにつなぎ合わせ露光を行なうことを特徴とする請求項１に記載の半導体装置の製造方法。
前記配置調整用のマークは、基板のＸダイシング領域またはＹダイシング領域のいずれか一方に形成することを特徴とする請求項１に記載の半導体装置の製造方法。
前記配置調整用のマークは、マスクのうち前記配置調整用のマークを形成する領域を局所的に露光することにより形成することを特徴とする請求項１に記載の半導体装置の製造方法。
前記配置調整用のマークが、半導体ウェハにおいて製品チップを配列する配列格子内に配置することを特徴とする請求項１に記載の半導体装置の製造方法。
前記配置調整用のマークが、半導体ウェハにおいて配列格子以外の領域に配置することを特徴とする請求項１に記載の半導体装置の製造方法。
つなぎ合わせ露光を行なう半導体装置の製造において使用し、半導体素子のパターンを露光する前に、つなぎ合わせるパターンの配置調整用のマークを基板上に形成するために使用するマスクであって、前記配置調整用のマークが、基板のＸダイシング領域またはＹダイシング領域のうちいずれか一方に形成されることを特徴とするマスク。
つなぎ合わせ露光を行なう半導体装置の製造において使用し、つなぎ合わせる半導体素子のパターンを露光するために使用するマスクであって、つなぎ合わせるパターンの配置調整用のマークが、基板のＸダイシング領域またはＹダイシング領域のうちいずれか一方に形成されることを特徴とするマスク。
半導体素子のサイズが露光機の露光可能領域より大きい半導体装置であって、露光するパターンの配置を調整するために基板に形成するマークが、Ｘダイシング領域またはＹダイシング領域のうちいずれか一方に配置することを特徴とする半導体装置。