JP2003209041A - パターンの位置合わせ精度測定方法、パターンの形成方法、電気光学装置の製造方法、半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 電気光学装置や半導体装置の製造プロセスに
おいて、位置合わせ精度良くパターンを形成する方法を
提供する。 【解決手段】 下層側の位置合わせマークの中心に対す
る上層側の位置合わせマークの中心のズレ量を測定し、
ズレ量が許容値以内の場合には次工程の作業を実施する
一方、ズレ量が許容値を越える場合には上層側レイヤー
の位置合わせマークおよび実使用パターンを一旦除去し
た後、再度下層側レイヤーに対する位置合わせを行って
上層側レイヤーの位置合わせマークおよび実使用パター
ンを形成し、下層側の位置合わせマークの中心に対する
上層側の位置合わせマークの中心のズレ量を測定する作
業を前記ズレ量が許容値以内となるまで繰り返す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、パターンの重ね合
わせ精度測定方法、パターンの形成方法、電気光学装置
の製造方法、半導体装置の製造方法に関し、特に、積層
パターンを形成する方法において、従来の方法に比べて
重ね合わせ精度を向上することができるパターンの形成
方法に関するものである。

【０００２】

【従来の技術】例えば液晶表示装置等の電気光学装置や
ＬＳＩ等の半導体装置の製造プロセスにおいては、種々
の導電膜や絶縁膜を積層することによってトランジス
タ、キャパシタ、抵抗等の素子や配線等を形成してい
る。この時、例えば設計通りの電気的特性を有するトラ
ンジスタ素子を得るためには、トランジスタを構成する
複数の積層パターン間の相互の位置合わせ精度が重要に
なる。例えば、アクティブマトリクス方式の液晶表示装
置に用いられる薄膜トランジスタ（Thin Film Transist
or, 以下、ＴＦＴと略記する）で言えば、ＴＦＴを構成
する複数のパターンのうち、最下層の半導体層とその上
層に位置するゲート電極の位置合わせ精度が許容値を越
えると、所望の電気的特性を有するＴＦＴが得られな
い。このような事情は、ＬＳＩ等の半導体装置において
も全く同様である。

【０００３】そこで、位置合わせ精度を測定する手段と
して、ＴＦＴ、ＬＳＩ等の構成要素となる実際の使用パ
ターンとは別に、位置合わせ検査だけのために用いる位
置合わせマークを同一レイヤーにそれぞれ備えておき、
下層側の位置合わせマークに対して上層側の位置合わせ
マークを重ね合わせ、下層側位置合わせマークを基準と
して上層側位置合わせマークの本来の位置（設計位置）
からのズレ量を測定することで位置合わせ精度を把握す
る、という方法が従来から採用されている。

【０００４】

【発明が解決しようとする課題】具体的には、上記従来
の位置合わせ精度の測定方法は、製造プロセス中でパタ
ーンの寸法をモニターする際などに使用する測長装置を
用いて行なわれ、各々が線状に形成された下層側位置合
わせマークと上層側位置合わせマークの双方の縁（エッ
ジ）間の寸法を測定するのが通常の方法であった。しか
しながら、線状の位置合わせマークのエッジを測定する
方法では、製造プロセス上の加工バラツキ（例えば露
光、現像、エッチング工程等のバラツキ）に起因して位
置合わせマーク自体の線幅のバラツキが生じ、この線幅
のバラツキのために正確な位置合わせ精度を測定するこ
とができなかった。

【０００５】このように、正確な位置合わせ精度が把握
できないために露光装置の位置合わせにフィードバック
することができず、例えば１層目の位置合わせマークに
対して２層目の位置合わせマークを合わせ、２層目の位
置合わせマークに対して３層目の位置合わせマークを合
わせるというように、下側から順に位置合わせを行って
いくと、段々と位置合わせズレが大きくなって許容値を
越える場合があり、所望の特性を有するトランジスタが
得られない、液晶表示装置やＬＳＩの製造歩留まりが低
下する、等の問題が生じる原因となっていた。

【０００６】本発明は、上記の課題を解決するためにな
されたものであって、電気光学装置や半導体装置の製造
プロセスにおいて、積層パターン間の正確な位置合わせ
精度を測定する方法を提供することを目的とする。ま
た、この位置合わせ精度の測定方法を用いることで精度
良くパターンを形成する方法を提供することを目的とす
る。さらに、このパターン形成方法を用いることで所望
の特性を満足する素子、配線等が得られ、製造歩留まり
を低下させることのない電気光学装置や半導体装置の製
造方法を提供することを目的とする。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明のパターンの位置合わせ精度測定方法は、
下層側レイヤーに実使用パターンおよび位置合わせ精度
測定用の位置合わせマークが設けられるとともに、上層
側レイヤーに実使用パターンおよび位置合わせ精度測定
用の位置合わせマークが設けられ、下層側位置合わせマ
ークに対する上層側位置合わせマークの位置合わせ精度
を測定するパターンの位置合わせ精度測定方法であっ
て、下層側位置合わせマークの中心に対する上層側位置
合わせマークの中心のズレ量を測定することにより、下
層側位置合わせマークに対する上層側位置合わせマーク
の位置合わせ精度を測定することを特徴とする。なお、
ここで言う「実使用パターン」とは、例えばトランジス
タ、キャパシタ、抵抗等の素子や配線等を実際に構成す
るパターンのことである。

【０００８】上述したように、従来の位置合わせ精度測
定方法では、位置合わせマークのエッジ間の間隔を測定
していたので、製造時の位置合わせマークの線幅バラツ
キに起因して正確な位置合わせ精度を測定することがで
きなかった。これに対して、本発明の位置合わせ精度測
定方法によれば、下層側位置合わせマークの中心と上層
側位置合わせマークの中心との間のズレ量を測定するの
で、位置合わせマークのパターン幅のバラツキが生じた
としてもそのバラツキがズレ量の測定に影響を及ぼすこ
とがなく、絶対的な位置合わせ精度を測定することがで
きる。

【０００９】前記各位置合わせマークの具体的な形状と
しては、ともに矩形状のパターンとすることができ、そ
の場合、各位置合わせマークの辺同士を略平行に配置す
ることが望ましい。位置合わせマークは、矩形状以外に
例えば円形であってもよく、特に形状が限定されるもの
ではない。しかしながら、フォトマスクのパターン設
計、測長装置を用いた前記ズレ量の測定等の事情を考え
ると、矩形状とし、位置合わせマークの辺同士を略平行
に配置するのが最も容易で都合がよい。矩形状パターン
の互いに直交する辺に沿うＸ方向とＹ方向でそれぞれ中
心点を求めれば、矩形状パターンの中心座標を容易に求
めることができる。これにより、Ｘ方向、Ｙ方向の双方
向のズレ量を知ることができる。

【００１０】本発明のパターンの形成方法は、下層側レ
イヤーに実使用パターンおよび位置合わせ精度測定用の
位置合わせマークが設けられるとともに、上層側レイヤ
ーに実使用パターンおよび位置合わせ精度測定用の位置
合わせマークが設けられ、下層側位置合わせマークおよ
び上層側位置合わせマークを用いてレイヤー間の位置合
わせを行って前記上層側レイヤーの実使用パターンを形
成する方法であって、下層側位置合わせマークの中心に
対する上層側位置合わせマークの中心のズレ量を測定す
る工程と、前記ズレ量が許容値以内の場合には次工程の
作業を実施する一方、前記ズレ量が許容値を越える場合
には上層側レイヤーの上層側位置合わせマークおよび実
使用パターンを一旦除去した後、再度下層側レイヤーに
対する位置合わせを行って上層側レイヤーの上層側位置
合わせマークおよび実使用パターンを形成し、下層側位
置合わせマークの中心に対する上層側位置合わせマーク
の中心のズレ量を測定する作業を前記ズレ量が許容値以
内となるまで繰り返す工程とを少なくとも含むことを特
徴とする。

【００１１】本発明のパターンの形成方法は、上記本発
明の位置合わせ精度測定方法を用いて下層側位置合わせ
マークに対する上層側位置合わせマークのズレ量を測定
した後、そのズレ量が許容値の範囲内か否かによって異
なる手順を踏むものである。すなわち、ズレ量が許容値
の範囲内である場合には位置合わせに特に問題がないと
判断することができ、以降の工程を支障なく進めること
ができる。その一方、ズレ量が許容値の範囲を越える場
合にはこのまま以降の工程を進めると、下層パターンに
対するズレが大きい上層パターンが形成されてしまい、
製造プロセス上、製品特性上の様々な問題が生じること
になる。よって、この場合には、上層側レイヤーの実使
用パターンおよび位置合わせマークを一旦除去し、この
レイヤーのパターン形成を再度やり直す。すなわち、上
層側レイヤーの位置合わせマークおよび実使用パターン
を一旦除去した後、下層側レイヤーに対する位置合わせ
を行って上層側レイヤーの位置合わせマークおよび実使
用パターンを再度形成し、下層側位置合わせマークの中
心に対する上層側位置合わせマークの中心のズレ量を測
定する作業をズレ量が許容値以内となるまで繰り返す。
このような工程を経ることにより、下層側パターンに対
して正確な位置合わせがなされた上層側パターンを得る
ことができる。

【００１２】前記位置合わせを行う際に、その前に測定
したズレ量に応じて上層側レイヤーの位置補正を行うこ
とが望ましい。上記本発明のパターン形成方法において
は、下層側位置合わせマークの中心に対する上層側位置
合わせマークの中心のズレ量をせっかく測定するのであ
るから、このズレ量を次の露光工程の位置合わせにフィ
ードバックしないのでは非常にもったいない。つまり、
次の位置合わせ時に、その前に測定したズレ量に応じて
上層側レイヤーの位置補正を行う、例えばズレ量がＸ方
向に＋Ｘ₁μｍであったとすると、次の位置合わせ時に
Ｘ方向に−Ｘ₁μｍ分の位置補正をかけてやれば、略正
確な位置に上層側パターンを形成することができる。

【００１３】本発明のパターンの形成方法においても、
上述したように、各位置合わせマークの形状をともに矩
形状のパターンとし、各位置合わせマークの辺同士を略
平行に配置することが好ましい。この構成が好ましい理
由も上述した通りであり、Ｘ方向、Ｙ方向の双方向のズ
レ量を知ることができるので、一方向のみならず、平面
的に正確な位置に上層側パターンを形成することができ
る。

【００１４】上記の各位置合わせマークは、最終的に完
成した製品として残存する金属膜、半導体膜等からなる
パターンであってもよいし、製造プロセス中で一時的に
形成するもので最終的には残存しないパターンであって
もよい。最終的に残存しないパターンの例としては、上
層側位置合わせマークがフォトレジストからなるパター
ンである場合が挙げられる。その場合、下層側位置合わ
せマークの中心に対する上層側位置合わせマークの中心
のズレ量が許容値以内の場合には、位置合わせが正確に
行われていると判断できるので、上層側レイヤーの下地
となる膜のエッチングを行い、その下地膜の実使用パタ
ーンを形成することができる。同時に、このエッチング
によってフォトレジストからなる上層側位置合わせマー
クの下に下地膜からなる位置合わせマークが形成され、
この位置合わせマークがこの後も残存するため、さらに
上層の位置合わせを行う際の基準として用いることがで
きる。

【００１５】さらに最終的に残存しない位置合わせマー
クを用いて位置合わせを行う場合について述べると、例
えば１層目が残存する位置合わせマーク、２層目が残存
しない位置合わせマークであったとすると、次に３層目
のレイヤーの位置合わせを行う際には既に２層目の位置
合わせマークは存在しないので、１層目の位置合わせマ
ークを基準として３層目の位置合わせを行うしか方法は
ない。つまり、実質的に２層目を基準として３層目の位
置合わせを行うことは不可能であるため、２層目−３層
目間の位置合わせ精度は直接的には保証されていない。
ところが、本発明のパターン形成方法によれば、２層目
のレイヤーも３層目のレイヤーも１層目の位置合わせマ
ークに対する絶対的な位置合わせ精度が保証されている
ので、結果的に２層目−３層目間の位置合わせ精度が充
分に保証されることになり、多層にわたって位置合わせ
精度に優れたパターンを形成することができる。

【００１６】本発明の電気光学装置の製造方法は、少な
くとも一つの基板上において、下層側レイヤーに実使用
パターンおよび位置合わせ精度測定用の位置合わせマー
クが設けられるとともに、上層側レイヤーに実使用パタ
ーンおよび位置合わせ精度測定用の位置合わせマークが
設けられ、前記実使用パターンが複数層積層されてなる
電気光学装置の製造方法であって、下層側位置合わせマ
ークの中心に対する前記上層側位置合わせマークの中心
のズレ量を測定する工程と、前記ズレ量が許容値以内の
場合には次工程の作業を実施する一方、前記ズレ量が許
容値を越える場合には前記上層側レイヤーの前記上層側
位置合わせマークおよび前記実使用パターンを一旦除去
した後、再度前記下層側レイヤーに対する位置合わせを
行って前記上層側レイヤーの前記上層側位置合わせマー
クおよび前記実使用パターンを形成し、前記下層側位置
合わせマークの中心に対する前記上層側位置合わせマー
クの中心のズレ量を測定する作業を前記ズレ量が許容値
以内となるまで繰り返す工程とを少なくとも含むことを
特徴とする。

【００１７】本発明の電気光学装置の製造方法は、上記
本発明のパターン形成方法を用いて例えばトランジス
タ、キャパシタ、抵抗等の素子や配線等を構成するパタ
ーンを形成するものである。したがって、例えばＴＦＴ
で言えば、半導体層、不純物拡散層、ゲート電極等の相
互の位置合わせ精度が高いＴＦＴを実現することができ
る。その結果、所望の電気的特性を有するＴＦＴを確実
に形成できることで、表示品位に優れた電気光学装置を
歩留まり良く製造することができる。

【００１８】本発明の電気光学装置の製造方法において
も、前記位置合わせを行う際にその前に測定したズレ量
に応じて上層側レイヤーの位置補正を行うことが望まし
いことや、各位置合わせマークの形状をともに矩形状の
パターンとし、各位置合わせマークの辺同士を略平行に
配置することが好ましいことは上述した通りである。

【００１９】各位置合わせマークについても、上述した
ように、最終的に完成した製品として残存するパターン
でも残存しないパターンでもよい。最終的に残存しない
パターンの例としては、上層側位置合わせマークがフォ
トレジストからなるパターンである場合が挙げられる。
その場合、下層側位置合わせマークの中心に対する上層
側位置合わせマークの中心のズレ量が許容値以内の場合
には上層側レイヤーの下地となる膜のエッチングを行
い、その下地膜の実使用パターンを形成することができ
る。同時に、このエッチングによってフォトレジストか
らなる上層側位置合わせマークの下に下地膜からなる位
置合わせマークが形成され、この位置合わせマークがこ
の後も残存するため、さらに上層の位置合わせを行う際
の基準として用いることができる。

【００２０】また、電気光学装置の製造プロセスを実際
に考えたときには、上層側位置合わせマークがフォトレ
ジストからなるパターンである場合、前記ズレ量が許容
値以内の場合の次工程として、上層側レイヤーの下地膜
のエッチングを行う工程と、上層側レイヤーの下地膜に
イオン注入を施し、その後、上層側レイヤーの位置合わ
せマークおよび実使用パターンを除去する工程の２つが
考えられる。前者の工程を経た場合には、例えばＴＦＴ
において半導体層に対するゲート電極のように、下層側
レイヤーのパターンに対して正確な位置合わせがなされ
た上層側パターンを得ることができる。後者の工程を経
た場合には、例えばＴＦＴにおいて半導体層に対するソ
ース、ドレイン領域のように、下層側レイヤーのパター
ンに対して正確な位置合わせがなされた不純物拡散領域
のパターンを得ることができる。

【００２１】本発明の半導体装置の製造方法は、基板上
において、下層側レイヤーに実使用パターンおよび位置
合わせ精度測定用の位置合わせマークが設けられるとと
もに、上層側レイヤーに実使用パターンおよび位置合わ
せ精度測定用の位置合わせマークが設けられ、前記実使
用パターンが複数層積層されてなる半導体装置の製造方
法であって、下層側位置合わせマークの中心に対する前
記上層側位置合わせマークの中心のズレ量を測定する工
程と、前記ズレ量が許容値以内の場合には次工程の作業
を実施する一方、前記ズレ量が許容値を越える場合には
前記上層側レイヤーの前記上層側位置合わせマークおよ
び前記実使用パターンを一旦除去した後、再度前記下層
側レイヤーに対する位置合わせを行って前記上層側レイ
ヤーの前記上層側位置合わせマークおよび前記実使用パ
ターンを形成し、前記下層側位置合わせマークの中心に
対する前記上層側位置合わせマークの中心のズレ量を測
定する作業を前記ズレ量が許容値以内となるまで繰り返
す工程とを少なくとも含むことを特徴とする。

【００２２】本発明の半導体装置の製造方法も本発明の
電気光学装置の製造方法と同様、上記本発明のパターン
形成方法を用いて例えばトランジスタ、キャパシタ、抵
抗等の素子や配線等を構成するパターンを形成するもの
である。したがって、パターン相互の位置合わせ精度が
高いＭＯＳトランジスタ等を実現することができる。そ
の結果、所望の電気的特性を有する半導体装置を歩留ま
り良く製造することができる。

【００２３】

【発明の実施の形態】以下、本発明の一実施の形態を図
１、図２を参照して説明する。本実施の形態では、電気
光学装置の一形態である液晶表示装置の製造方法を例に
挙げて説明する。液晶表示装置としては、ＴＦＴを画素
スイッチング素子に用いたアクティブマトリクス方式の
液晶表示装置を例に挙げ、半導体層、ゲート電極等のパ
ターンが積層されてなるＴＦＴの製造方法を説明すると
ともに、本実施の形態のパターンの位置合わせ精度測定
方法、およびパターンの形成方法を含めて説明する。

【００２４】図１および図２は、液晶を挟持する一対の
基板からなる液晶表示装置において、一対の基板のうち
の一方の基板を構成するＴＦＴアレイ基板の製造プロセ
スを示す工程断面図である。本実施の形態におけるＴＦ
Ｔアレイ基板は、基板上に、多結晶シリコン層を能動層
として有するＰチャネルＴＦＴ、ＮチャネルＴＦＴの双
方を含むＣＭＯＳ構成となっており、これらＴＦＴを構
成する半導体層、ゲート電極などの実使用パターンとは
別に、基板上の空き領域に位置合わせマークが設けられ
ている。図１および図２の図面中で、（Ａ）〜（Ｆ）の
各図はＰチャネルＴＦＴ、ＮチャネルＴＦＴ、位置合わ
せマークの形成個所をそれぞれ示す断面図であり、
（ａ）〜（ｆ）の各図は位置合わせマークの形成個所を
示す平面図である。なお、ここでは半導体膜の形成工程
からＰチャネルＴＦＴのソース・ドレイン領域形成工程
までを詳細に説明するが、位置合わせの基本的な方法は
以降の工程も全く同様であるため、以降の工程の説明は
省略する。

【００２５】まず最初に、図１（Ａ）に示すように、ガ
ラス等の透明基板１上にシリコン窒化膜２、シリコン酸
化膜３からなる下地絶縁膜を形成した後、例えば基板温
度が１５０℃〜４５０℃の温度条件下でアモルファスシ
リコン膜からなる半導体膜をプラズマＣＶＤ法により形
成する。次に、アモルファスシリコン膜に対してレーザ
光を照射してレーザアニールを施すと、アモルファスシ
リコン膜が多結晶化し、多結晶シリコン膜４に変換され
る。次に、多結晶シリコン膜４上の全面にフォトレジス
トを塗布した後、一般のフォトリソグラフィー工程であ
る露光、現像を経ることにより、パターンとして残すＰ
チャネルＴＦＴ、ＮチャネルＴＦＴを構成する半導体膜
および位置合わせマークの形成個所にそれぞれレジスト
パターン５，６，７を形成する。

【００２６】この段階において、平面的には図１（ａ）
に示すように、基板全面にベタで形成されているシリコ
ン窒化膜２、シリコン酸化膜３、多結晶シリコン膜４上
にフォトレジストからなるパターン７が形成されている
のみである。したがって、このフォトリソグラフィー工
程に際しては、前工程で既に形成されている位置合わせ
マークを用いた位置合わせは行わない。

【００２７】次に、図１（Ｂ）に示すように、前工程で
形成したレジストパターン５，６，７をマスクとして多
結晶シリコン膜４をエッチングし、ＰチャネルＴＦＴ、
ＮチャネルＴＦＴをそれぞれ構成する半導体膜８，９、
位置合わせマーク１０を同時に形成する。半導体膜８，
９より下側に位置するシリコン窒化膜２、シリコン酸化
膜３はパターニングされることはないので、この多結晶
シリコン膜４からなる位置合わせマーク１０がＴＦＴア
レイ基板における最も下層側の位置合わせマークとな
る。以下、この位置合わせマーク１０を第１の位置合わ
せマークと称する。レジストパターン５，６，７を剥離
した後、シリコン酸化膜からなるゲート絶縁膜１１を基
板全面に成膜する。

【００２８】この段階において、平面的には図１（ｂ）
に示すように、基板全面にベタで形成されているシリコ
ン酸化膜３上に、多結晶シリコン膜４からなる矩形状の
第１の位置合わせマーク１０が形成されたことになる。
上記のゲート絶縁膜１１のように、以降の工程で位置合
わせマーク上に積層される絶縁膜等の膜は基本的に透明
であり、これらの膜が積層されても位置合わせマークは
視認可能、もしくは装置により認識可能なため、画像認
識による測長装置を用いた位置合わせ精度の測定に何ら
支障が生じることはない。

【００２９】次に、ＬＤＤ（Lightly Doped Drain）構
造を持つＮチャネルＴＦＴの高濃度ソース領域、高濃度
ドレイン領域をイオン注入により形成する際のレジスト
パターンを形成する。具体的には図１（Ｃ）に示すよう
に、ゲート絶縁膜１１上の全面にフォトレジストを塗布
した後、一般のフォトリソグラフィー工程である露光、
現像を経て、ＰチャネルＴＦＴ側の半導体膜８を含む領
域を覆うレジストパターン１２（実使用パターン）、Ｎ
チャネルＴＦＴ側の半導体膜９のうち、後にチャネル領
域、低濃度ソース領域、低濃度ドレイン領域となる領域
を覆うレジストパターン１３（実使用パターン）、第１
の位置合わせマーク１０上に位置するレジストパターン
１４（位置合わせマーク）を形成する。

【００３０】この段階において、平面的には図１（ｃ）
に示すように、矩形状の第１の位置合わせマーク１０上
に第１の位置合わせマーク１０よりも一回り小さい矩形
状のフォトレジストからなる位置合わせマーク１４が形
成される。以下、この位置合わせマーク１４を第２の位
置合わせマークと称する。また、第１の位置合わせマー
ク１０と第２の位置合わせマーク１４はともに矩形状で
あり、各々の対向する辺同士が略平行になるように配置
されている。

【００３１】ここで、第１の位置合わせマーク１０と第
２の位置合わせマーク１４とによる位置合わせ精度の測
定を行う。図１（ｃ）における左右方向をＸ方向、上下
方向をＹ方向とすると、測長装置において、第１の位置
合わせマーク１０のＸ方向の中心線１０ｘ、第２の位置
合わせマーク１４のＸ方向の中心線１４ｘ、第１の位置
合わせマーク１０のＹ方向の中心線１０ｙ、第２の位置
合わせマーク１４のＹ方向の中心線１４ｙを求め、各方
向における中心線間の間隔ｔｘ、ｔｙ（寸法）をそれぞ
れ測定する。下層側レイヤーと上層側レイヤーとが全く
ズレがなく位置合わせされたときにＸ方向、Ｙ方向にお
ける中心線１０ｘ、１４ｘ、１０ｙ、１４ｙ、すなわち
各位置合わせマーク１０，１４の中心点が完全に一致す
るように設計されているので、上記中心線間の間隔ｔ
ｘ、ｔｙが各方向のズレ量を表すことになる。

【００３２】ズレ量を測定した結果、ズレ量が許容値の
範囲内の場合には位置合わせに問題がないと判断できる
ので、通常の次工程の作業を実施する。すなわち、リン
イオン等のＮ型不純物の高濃度イオン注入を行い、Ｎチ
ャネルＴＦＴ側の半導体膜９のうち、レジストパターン
に覆われていない両端の部分に高濃度ソース領域１５、
高濃度ドレイン領域１６を形成する。

【００３３】一方、ズレ量が許容値の範囲を越えた場合
には、第２の位置合わせマーク１４を含む全てのレジス
トパターン１２，１３を一旦剥離した後、再度フォトレ
ジストを塗布し、露光装置において半導体膜のパターン
に対する位置合わせを再度行ってフォトレジストの露光
を行う。さらに、フォトレジストの現像を行い、Ｐチャ
ネルＴＦＴ側を覆うレジストパターン１２、Ｎチャネル
ＴＦＴ側のチャネル領域、低濃度ソース領域、低濃度ド
レイン領域を覆うレジストパターン１３、第１の位置合
わせマーク１０上に位置する第２の位置合わせマーク１
４を再度形成する。その後、上記と全く同様の方法によ
り、第１の位置合わせマーク１０と第２の位置合わせマ
ーク１４とを用いて位置合わせ精度の測定を行う。以上
の工程を上記のズレ量が許容値の範囲内となるまで繰り
返し、許容値の範囲内となった時点で上記のイオン注入
を実施する。

【００３４】また、ズレ量が許容値の範囲を越えた場合
に露光装置で再び位置合わせを行う際には、そのズレ量
をフィードバックしてＮチャネルＴＦＴのＬＤＤ形成レ
イヤーの位置補正を行うことが望ましい。つまり、例え
ばズレ量がＸ方向に＋２μｍ（右方向に２μｍ）、Ｙ方
向に−１μｍ（下方向に１μｍ）であったとすると、次
の位置合わせ時にＸ方向に−２μｍ（左方向に２μ
ｍ）、Ｙ方向に＋１μｍ（上方向に１μｍ）分の位置補
正をかけてやれば、ＬＤＤ形成レイヤーのパターンをよ
り正確な位置に形成することができる。

【００３５】次に、イオン注入を行ってＮチャネルＴＦ
Ｔ側の高濃度ソース領域１５、高濃度ドレイン領域１６
を形成した後、レジストパターン１２，１３を剥離する
が、この時、フォトレジストからなる第２の位置合わせ
マーク１４も同時に基板上から除去される。そして、ゲ
ート絶縁膜１１上の全面に、後でゲート電極となる金属
膜１７を成膜する。

【００３６】次に、図２（Ｄ）に示すように、金属膜１
７上の全面にフォトレジストを塗布した後、一般のフォ
トリソグラフィー工程である露光、現像を経て、Ｐチャ
ネルＴＦＴ側のゲート電極形成領域を覆うレジストパタ
ーン１８（実使用パターン）、ＮチャネルＴＦＴ側のゲ
ート電極形成領域を覆うレジストパターン１９（実使用
パターン）、第１の位置合わせマーク１０上に位置する
レジストパターン２０（位置合わせマーク）を形成す
る。

【００３７】この段階において、平面的には図２（ｄ）
に示すように、矩形状の第１の位置合わせマーク１０上
に第１の位置合わせマーク１０よりも一回り小さい矩形
状のフォトレジストからなる位置合わせマーク２０が形
成される。以下、この位置合わせマーク２０を第３の位
置合わせマークと称する。また、第１の位置合わせマー
ク１０と第３の位置合わせマーク２０はともに矩形状で
あり、各々の対向する辺同士が略平行になるように配置
されている。

【００３８】ここで、第１の位置合わせマーク１０と第
３の位置合わせマーク２０とによる位置合わせ精度の測
定を行う。測定方法は、前回の測定と全く同様である。

【００３９】ズレ量を測定した結果、ズレ量が許容値の
範囲内の場合には位置合わせに問題がないと判断できる
ので、通常の次工程の作業を実施する。すなわち、レジ
ストパターン１８，１９をマスクとして金属膜１７のエ
ッチングを行うことにより、図２（Ｅ）に示すように、
ＰチャネルＴＦＴ、ＮチャネルＴＦＴのそれぞれにゲー
ト電極２１，２２を形成する。この時、フォトレジスト
からなる第３の位置合わせマーク２０に覆われていた部
分は金属膜１７が残存するので、この部分に金属膜１７
からなる位置合わせマーク２３が改めて形成される。以
下、この位置合わせマーク２３を第４の位置合わせマー
クと称する。

【００４０】一方、ズレ量が許容値の範囲を越えた場合
には、第３の位置合わせマーク２０を含む全てのレジス
トパターン１８，１９を一旦剥離した後、フォトレジス
トを再度塗布し、露光装置において位置合わせを再度行
ってフォトレジストの露光を行う。さらに、フォトレジ
ストの現像を行い、ゲート電極形成領域を覆うレジスト
パターン１８，１９、第１の位置合わせマーク１０上に
位置する第３の位置合わせマーク２０を再度形成する。
その後、上記と全く同様の方法により、第１の位置合わ
せマーク１０と第３の位置合わせマーク２０とを用いて
位置合わせ精度の測定を行う。以上の工程を上記のズレ
量が許容値の範囲内となるまで繰り返し、許容値の範囲
内となった時点で上記の金属膜１７のエッチングを実施
する。位置合わせを行う際には、前のズレ量をフィード
バックして位置補正を行うことが望ましいことも前の工
程と同様である。

【００４１】エッチングを実施した後、平面的には図２
（ｅ）に示すように、矩形状の第１の位置合わせマーク
１０上に第１の位置合わせマーク１０よりも一回り小さ
い矩形状の金属膜１７からなる第４の位置合わせマーク
２３が形成される。第４の位置合わせマーク２３は、第
３の位置合わせマーク２０をマスクとしたエッチングに
より形成されたものであるから、図２（ｄ）に示した第
３の位置合わせマーク２０と略同等の寸法および形状と
なっている。第１の位置合わせマーク１０と第４の位置
合わせマーク２３はともに矩形状であり、各々の対向す
る辺同士が略平行になるように配置されている。

【００４２】次に、リンイオン等のＮ型不純物の低濃度
イオン注入を行うことにより、ＮチャネルＴＦＴ側の高
濃度ソース領域１５、高濃度ドレイン領域１６とゲート
電極２２下の領域（チャネル領域）との間に低濃度ソー
ス領域２４、低濃度ドレイン領域２５を形成する。以上
の工程により、ＬＤＤ構造を有するＮチャネルＴＦＴが
完成する。その後、ゲート電極２１，２２や第４の位置
合わせマーク２３を覆う基板全面に絶縁膜２６を成膜す
る。

【００４３】次に、図２（Ｆ）に示すように、絶縁膜２
６上の全面にフォトレジストを塗布した後、一般のフォ
トリソグラフィー工程である露光、現像を経て、Ｎチャ
ネルＴＦＴを覆うレジストパターン２７（実使用パター
ン）、第１の位置合わせマーク１０、第４の位置合わせ
マーク２３上に位置するレジストパターン２８（位置合
わせマーク）を形成する。

【００４４】この段階において、平面的には図２（ｆ）
に示すように、矩形状の第１、第４の位置合わせマーク
１０，２３上に第４の位置合わせマーク２３よりも一回
り小さい矩形状のフォトレジストからなる位置合わせマ
ーク２８が形成される。以下、この位置合わせマーク２
８を第５の位置合わせマークと称する。また、第１、第
４、第５の位置合わせマーク１０，２３，２８は全て矩
形状であり、各々の対向する辺同士が略平行になるよう
に配置されている。

【００４５】ここで、第１の位置合わせマーク１０に対
する第５の位置合わせマーク２８、もしくは第４の位置
合わせマーク２３に対する第５の位置合わせマーク２８
の位置合わせ精度の測定を行う。これはどちらを行って
もよく、本実施の形態の方法によれば略同等の結果が得
られる。測定方法は、前回の測定と全く同様である。

【００４６】ズレ量を測定した結果、ズレ量が許容値の
範囲内の場合には位置合わせに問題がないと判断できる
ので、通常の次工程の作業を実施する。すなわち、レジ
ストパターンをマスクとしてボロンイオン等のＰ型不純
物のイオン注入を行うことにより、ＰチャネルＴＦＴの
ソース領域２９、ドレイン領域３０を形成する。

【００４７】一方、ズレ量が許容値の範囲を越えた場合
には、第５の位置合わせマーク２８を含む全てのレジス
トパターン２７を一旦剥離した後、フォトレジストを再
度塗布し、露光装置において位置合わせを再度行ってフ
ォトレジストの露光を行う。さらに、フォトレジストの
現像を行い、ＮチャネルＴＦＴを覆うレジストパターン
２７、第１、第４の位置合わせマーク１０，２３上に位
置する第５の位置合わせマーク２８を再度形成する。そ
の後、上記と全く同様の方法により、第１の位置合わせ
マーク１０と第５の位置合わせマーク２８、もしくは第
４の位置合わせマーク２３と第５の位置合わせマーク２
８を用いて位置合わせ精度の測定を行う。以上の工程を
上記のズレ量が許容値の範囲内となるまで繰り返し、許
容値の範囲内となった時点で上記のＰ型不純物のイオン
注入を実施する。位置合わせを行う際には、前のズレ量
をフィードバックして位置補正を行うことが望ましいこ
とも前の工程と同様である。以上の工程により、Ｐチャ
ネルＴＦＴが完成する。

【００４８】以降の工程については説明を省略するが、
各ＴＦＴに接続されるデータ線、画素電極の形成工程、
これら相互を電気的に絶縁する絶縁膜形成工程および電
気的に接続するコンタクトホール形成工程、配向膜の形
成工程等を経てＴＦＴアレイ基板が最終的に完成する。
一方、対向基板については、ガラス等からなる透明基板
上に共通電極、配向膜等を形成することにより対向基板
が製造される。このようにして製造されたＴＦＴアレイ
基板と対向基板とをシール材を介して貼り合わせ、両基
板間の空間に液晶を注入して液晶層を形成すると、液晶
表示装置が完成する。

【００４９】本実施の形態によれば、下層側の位置合わ
せマークの中心と上層側の位置合わせマークの中心との
ズレ量を測定するので、フォトリソグラフィー工程等の
製造バラツキによって各位置合わせマークのパターン寸
法のバラツキが生じたとしてもそのバラツキがズレ量の
測定に影響を及ぼすことがなく、絶対的な位置合わせ精
度を測定することができる。そして、ズレ量が許容値の
範囲内であるか否かによって次工程の実施の可否を判断
し、特にズレ量が許容値の範囲を越える場合には上層側
レイヤーの再位置合わせを行って位置合わせマークおよ
びパターンを再度形成し、上記ズレ量を測定する作業を
ズレ量が許容値以内となるまで繰り返しているので、下
層側パターンに対して正確な位置合わせがなされた上層
側パターンを得ることができる。

【００５０】さらに本実施の形態の場合、半導体膜、金
属膜からなる第１、第４の位置合わせマーク１０，２３
が最終的に残存し、フォトレジストからなる第２、第
３、第５の位置合わせマーク１４，２０，２８がその工
程だけ存在し、レジスト剥離後は残存しないので、例え
ば第２の位置合わせマーク１４に対して第３の位置合わ
せマーク２０を直接位置合わせすることはできず、従来
の方法であれば、第２の位置合わせマーク１４が属する
レイヤーに対する第３の位置合わせマーク２０が属する
レイヤーの位置合わせ精度は保証されないことになって
しまう。しかしながら、上述したように、本実施の形態
の方法によれば、２層目のレイヤーも３層目のレイヤー
も第１の位置合わせマークに対する絶対的な位置合わせ
精度が保証されているので、結果的に２層目レイヤー−
３層目レイヤー間の位置合わせ精度も充分に保証され、
多層にわたって位置合わせ精度に優れたパターンを形成
することができる。

【００５１】その結果、本実施の形態の方法によれば、
半導体層、不純物拡散領域（ソース、ドレイン領域）、
ゲート電極等の相互の位置合わせ精度が高いＴＦＴを実
現することができる。また、説明は省略したが、例えば
半導体膜に対するコンタクトホールの位置合わせ等も非
常に重要な要素である。その点、本実施の形態の方法で
は所望の電気的特性を有するＴＦＴを確実に形成できる
ことにより、表示品位に優れた液晶表示装置を歩留まり
良く製造することができる。

【００５２】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態では、電気光学装置の一形態である
液晶表示装置の製造方法を例に挙げて説明したが、上記
説明における半導体層をシリコンウェハー等の半導体基
板と考えることによって、同様に本発明を半導体装置の
製造方法に適用することも可能である。その場合も、パ
ターン相互の位置合わせ精度が高いＭＯＳトランジスタ
等を実現することができ、所望の電気的特性を有する半
導体装置を歩留まり良く製造することができる。また、
上記実施の形態で例示した位置合わせマークの形状、Ｔ
ＦＴの構成等の具体的な記載については、上記実施の形
態に限定されるものではなく、適宜変更が可能である。

【００５３】

【発明の効果】以上、詳細に説明したように、本発明に
よれば、パターン相互の位置合わせの際に下層側の位置
合わせマークの中心と上層側の位置合わせマークの中心
とのズレ量を測定するようにしたことにより、多層にわ
たって位置合わせ精度に優れた積層パターンを形成する
ことができる。そして、この積層パターンによって構成
されるトランジスタ等の素子や配線を所望の特性で形成
することができ、品質に優れた電気光学装置や半導体装
置を歩留まり良く製造することができる。

【図面の簡単な説明】

【図１】 本発明の一実施の形態の液晶表示装置の製造
方法において、特にＴＦＴアレイ基板の製造プロセスを
示す工程断面図である。

【図２】 同、工程断面図の続きである。

【符号の説明】

５，６，７，１２，１３，１８，１９，２７ レジスト
パターン（実使用パターン） １０ 第１の位置合わせマーク １４ 第２の位置合わせマーク ２０ 第３の位置合わせマーク ２３ 第４の位置合わせマーク ２８ 第５の位置合わせマーク

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2H092 JA24 MA13 MA41 NA25 PA01 5F046 EA04 EA09 EA30 EB01 FC03 FC10 5F110 AA24 BB02 BB04 CC02 DD02 DD13 DD14 FF02 GG02 GG13 GG45 HJ01 HJ13 HM15 PP03 QQ01

Claims (12)

【特許請求の範囲】
1. 【請求項１】 下層側レイヤーに実使用パターンおよび
   位置合わせ精度測定用の位置合わせマークが設けられる
   とともに、上層側レイヤーに実使用パターンおよび位置
   合わせ精度測定用の位置合わせマークが設けられ、下層
   側位置合わせマークに対する上層側位置合わせマークの
   位置合わせ精度を測定するパターンの位置合わせ精度測
   定方法であって、 前記下層側位置合わせマークの中心に対する前記上層側
   位置合わせマークの中心のズレ量を測定することによ
   り、前記下層側位置合わせマークに対する前記上層側位
   置合わせマークの位置合わせ精度を測定することを特徴
   とするパターンの位置合わせ精度測定方法。
2. 【請求項２】 前記下層側位置合わせマーク、前記上層
   側位置合わせマークがともに矩形状のパターンであり、
   前記下層側位置合わせマーク、前記上層側位置合わせマ
   ークの各々の辺同士を略平行に配置したことを特徴とす
   る請求項１に記載のパターンの位置合わせ精度測定方
   法。
3. 【請求項３】 下層側レイヤーに実使用パターンおよび
   位置合わせ精度測定用の位置合わせマークが設けられる
   とともに、上層側レイヤーに実使用パターンおよび位置
   合わせ精度測定用の位置合わせマークが設けられ、下層
   側位置合わせマークおよび上層側位置合わせマークを用
   いてレイヤー間の位置合わせを行って前記上層側レイヤ
   ーの実使用パターンを形成する方法であって、 前記下層側位置合わせマークの中心に対する前記上層側
   位置合わせマークの中心のズレ量を測定する工程と、 前記ズレ量が許容値以内の場合には次工程の作業を実施
   する一方、前記ズレ量が許容値を越える場合には前記上
   層側レイヤーの前記上層側位置合わせマークおよび前記
   実使用パターンを一旦除去した後、再度前記下層側レイ
   ヤーに対する位置合わせを行って前記上層側レイヤーの
   前記上層側位置合わせマークおよび前記実使用パターン
   を形成し、前記下層側位置合わせマークの中心に対する
   前記上層側位置合わせマークの中心のズレ量を測定する
   作業を前記ズレ量が許容値以内となるまで繰り返す工程
   とを少なくとも含むことを特徴とするパターンの形成方
   法。
4. 【請求項４】 前記位置合わせを行う際に、その前に測
   定したズレ量に応じて前記上層側レイヤーの位置補正を
   行うことを特徴とする請求項３に記載のパターンの形成
   方法。
5. 【請求項５】 前記下層側位置合わせマーク、前記上層
   側位置合わせマークがともに矩形状のパターンであり、
   前記下層側位置合わせマーク、前記上層側位置合わせマ
   ークの各々の辺同士を略平行に配置したことを特徴とす
   る請求項３または４に記載のパターンの形成方法。
6. 【請求項６】 前記上層側位置合わせマークがフォトレ
   ジストからなるパターンであり、前記下層側位置合わせ
   マークの中心に対する前記上層側位置合わせマークの中
   心のズレ量が許容値以内の場合には前記上層側レイヤー
   の下地となる膜のエッチングを行うことを特徴とする請
   求項３ないし５のいずれか一項に記載のパターンの形成
   方法。
7. 【請求項７】 少なくとも一つの基板上において、下層
   側レイヤーに実使用パターンおよび位置合わせ精度測定
   用の位置合わせマークが設けられるとともに、上層側レ
   イヤーに実使用パターンおよび位置合わせ精度測定用の
   位置合わせマークが設けられ、前記実使用パターンが複
   数層積層されてなる電気光学装置の製造方法であって、 下層側位置合わせマークの中心に対する前記上層側位置
   合わせマークの中心のズレ量を測定する工程と、 前記ズレ量が許容値以内の場合には次工程の作業を実施
   する一方、前記ズレ量が許容値を越える場合には前記上
   層側レイヤーの前記上層側位置合わせマークおよび前記
   実使用パターンを一旦除去した後、再度前記下層側レイ
   ヤーに対する位置合わせを行って前記上層側レイヤーの
   前記上層側位置合わせマークおよび前記実使用パターン
   を形成し、前記下層側位置合わせマークの中心に対する
   前記上層側位置合わせマークの中心のズレ量を測定する
   作業を前記ズレ量が許容値以内となるまで繰り返す工程
   とを少なくとも含むことを特徴とする電気光学装置の製
   造方法。
8. 【請求項８】 前記位置合わせを行う際に、その前に測
   定したズレ量に応じて前記上層側レイヤーの位置補正を
   行うことを特徴とする請求項７に記載の電気光学装置の
   製造方法。
9. 【請求項９】 前記下層側位置合わせマーク、前記上層
   側位置合わせマークがともに矩形状のパターンであり、
   前記下層側位置合わせマーク、前記上層側位置合わせマ
   ークの各々の辺同士を略平行に配置したことを特徴とす
   る請求項７または８に記載の電気光学装置の製造方法。
10. 【請求項１０】 前記上層側位置合わせマークがフォト
    レジストからなるパターンであり、前記下層側位置合わ
    せマークの中心に対する前記上層側位置合わせマークの
    中心のズレ量が許容値以内の場合には前記上層側レイヤ
    ーの下地となる膜のエッチングを行うことを特徴とする
    請求項７ないし９のいずれか一項に記載の電気光学装置
    の製造方法。
11. 【請求項１１】 前記上層側位置合わせマークがフォト
    レジストからなるパターンであり、前記下層側位置合わ
    せマークの中心に対する前記上層側位置合わせマークの
    中心のズレ量が許容値以内の場合には前記上層側レイヤ
    ーの下地となる膜にイオン注入を施し、その後、前記上
    層側レイヤーの前記上層側位置合わせマークおよび前記
    実使用パターンを除去することを特徴とする請求項７な
    いし９のいずれか一項に記載の電気光学装置の製造方
    法。
12. 【請求項１２】 基板上において、下層側レイヤーに実
    使用パターンおよび位置合わせ精度測定用の位置合わせ
    マークが設けられるとともに、上層側レイヤーに実使用
    パターンおよび位置合わせ精度測定用の位置合わせマー
    クが設けられ、前記実使用パターンが複数層積層されて
    なる半導体装置の製造方法であって、 下層側位置合わせマークの中心に対する前記上層側位置
    合わせマークの中心のズレ量を測定する工程と、 前記ズレ量が許容値以内の場合には次工程の作業を実施
    する一方、前記ズレ量が許容値を越える場合には前記上
    層側レイヤーの前記上層側位置合わせマークおよび前記
    実使用パターンを一旦除去した後、再度前記下層側レイ
    ヤーに対する位置合わせを行って前記上層側レイヤーの
    前記上層側位置合わせマークおよび前記実使用パターン
    を形成し、前記下層側位置合わせマークの中心に対する
    前記上層側位置合わせマークの中心のズレ量を測定する
    作業を前記ズレ量が許容値以内となるまで繰り返す工程
    とを少なくとも含むことを特徴とする半導体装置の製造
    方法。