JP2004304083A

JP2004304083A - パターニング精度測定方法、パターンの形成方法、薄膜トランジスタの製造方法、半導体装置の製造方法、電気光学装置、および電子機器

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Publication number: JP2004304083A
Application number: JP2003097502A
Authority: JP
Inventors: Akira Gonda; 朗権田
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2003-03-31
Filing date: 2003-03-31
Publication date: 2004-10-28

Abstract

【課題】積層パターン間での位置合わせ精度、各パターンの寸法精度を把握できるパターニング精度測定方法、パターンの形成方法、ＴＦＴの形成方、半導体装置の製造方法、電気光学装置、および電子機器を提供すること。
【解決手段】ＬＤＤ構造のＴＦＴの製造方法では、半導体膜９および第１の位置合わせマーク９′を形成した後、高濃度ソース・ドレイン領域を形成するためのレジストパターン１３および第２の位置合わせマーク１３′を形成し、位置合わせマーク９′、１３′のＸ方向およびＹ方向の寸法を測定するとともに、位置合わせマーク９′、１３′の中心のずれ量を測定する。また、ゲート電極２２、および第３の位置合わせマーク２２′が形成した後、第３の位置合わせマーク２２′のＸ方向およびＹ方向の寸法を測定するとともに、位置合わせマーク９′、１９′の中心のずれ量を測定する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、パターニング精度測定方法、パターンの形成方法、薄膜トランジスタの製造方法、半導体装置の製造方法、電気光学装置、および電子機器に関するものである。さらに詳しくは、パターンを積層する際のパターニング精度の向上技術に関するものである。
【０００２】
【従来の技術】
液晶装置やＥＬ（エレクトロルミネッセンス）ディスプレイパネルに代表される電気光学装置、ＬＳＩなどの半導体装置の製造プロセスにおいては、種々の導電膜や絶縁膜を積層することによって、トランジスタ、キャパシタ、抵抗などの素子や配線を形成している。その際、設計とおりの電気的特性を有するトランジスタ素子などを得るにはトランジスタを構成する複数の積層パターン間の相互の位置合わせ精度が重要になる。例えば、アクティブマトリクス方式の液晶装置に用いられる薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ／以下、ＴＦＴという）において、ＴＦＴを構成する複数のパターンのうち、最下層の半導体層とその上層に位置するゲート電極の位置合わせ精度が許容範囲を越えると、所望の電気的特性を有するＴＦＴを得ることができない。このような事情は、ＬＳＩなどの半導体装置でも同様である。
【０００３】
そこで、位置合わせ精度を測定する手段として、ＴＦＴ、ＬＳＩなどの構成要素となる実際の使用パターン（下層側パターンまたは上層側パターン）とは別に、位置合わせ検査だけのために用いる位置合わせマークを各レイヤーに形成しておき、下層側の位置合わせマークを基準として上層側位置合わせマークの本来の位置（設計位置）からのずれ量を測定することにより位置合わせ精度を把握するという方法が従来から採用されている。具体的には、各々が線状に形成された下層側位置合わせマークの縁と、上層側位置合わせマークの縁との間の寸法を測定する方法が採用されている。また、位置合わせ精度やパターン寸法の精度を向上させるために、アライメントマークの形状を工夫する技術も知られている。（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開平２−３０２０５６号（第１頁、第１図、第２図）
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のように、位置合わせマークの縁を測定する方法では、製造プロセス中の加工ばらつき（例えば、露光、現像、エッチング工程などのばらつき）に起因して位置合わせマーク自身の線幅にばらつきが生じる場合があり、このようなばらつきがあると、それが原因で正確な位置合わせ精度を測定することができない。このため、正確な位置合わせ精度が把握できないので、その測定結果を露光装置の位置合わせにフィードバックすることができず、例えば、１層目の位置合わせマークに対して２層目の位置合わせマークを合わせ、この２層目の位置合わせマークに対して３層目の位置合わせマークを合わせるというように、下側から順に位置合わせを行っていくと、位置合わせずれが段々、大きくなって許容範囲を越える場合がある。このようなずれの積算は、液晶装置やＬＳＩなどの製造歩留まり低下やトラジスタの電気的特性の低下などの原因となるため、好ましくない。
【０００６】
また、位置合わせマークの縁だけで位置合わせ精度を測定する方法では、加工ばらつき（例えば、露光、現像、エッチング工程などのばらつき）に起因してサイズがばらついた場合には、このようなばらつきを把握できないという問題点もある。
【０００７】
以上の問題点に鑑みて、本発明の課題は、積層パターン間での位置合わせ精度を正確に測定するとともに、各パターンの寸法精度を把握できるパターニング精度測定方法、パターンの形成方法、ＴＦＴの形成方、半導体装置の製造方法、電気光学装置、および電子機器を提供することにある。
【０００８】
【課題を解決するための手段】
上記課題を解決するために、本発明に係るパターニング精度測定方法では、下層側パターン、およびパターニング精度測定用の下層側位置合わせマークを下層側レイヤーとして形成した以降、前記下層側パターンに平面的に重なる上層側パターン、および下層側位置合わせマークに平面的に重なるパターニング精度測定用の上層側位置合わせマークを上層側レイヤーとして形成し、前記下層側位置合わせマークの寸法、および前記上層側位置合わせマークの寸法を測定して、前記上層側パターンの寸法精度を測定するとともに、前記下層側位置合わせマークの中心に対する前記上層側位置合わせマークの中心のずれ量を測定することを特徴とする。
【０００９】
なお、本願明細書において、「下層側パターン」および「上層側パターン」とは、トランジスタ、キャパシタ、ダイオード、抵抗などの素子や配線、あるいはそれらを形成するためのマスクなどを実際に構成するパターンのことを言う。
【００１０】
本発明では、下層側位置合わせマークの中心と上層側位置合わせマークの中心とによって、ずれ量を測定するので、位置合わせマークのパターン幅にばらつきが生じた場合でも、このようなばらつきがずれ量の測定に影響を及ぼすことがない。従って、ずれ量を正確に測定できるので、絶対的な位置合わせ精度を測定することができる。また、位置合わせマークの中心を求める際に、そのサイズを測定するので、それを利用すれば、パターンの寸法精度を検査することもできる。
【００１１】
本発明において、前記下層側位置合わせマークと、前記上層側位置合わせマークとを各々矩形に、かつ、各々の辺同士が略平行となるように形成することが好ましい。位置合わせマークについては、矩形形状以外にも例えば円形であってもく、特に形状が限定されるものではない。但し、フォトマスクのパターン設計、測長装置を用いてのずれ量を測定するなどの事情を考慮すると、位置合わせパターンを矩形形状とし、下層側位置合わせマークと、上層側位置合わせマークとで辺同士が平行に配置するのが最も容易で、かつ、都合がよい。すなわち、矩形パターンの互いに直交するＸ方向およびＹ方向でのそれぞれの中心点を求めれば、矩形形状のパターンの中心座標を容易に求めることができ、これにより、Ｘ方向における寸法、Ｙ方向における寸法、Ｘ方向およびＹ方向におけるずれ量を測定することができる。
【００１２】
本発明に係るパターンの形成方法では、下層側パターン、およびパターニング精度測定用の下層側位置合わせマークを下層側レイヤーとして形成する下層側レイヤー形成工程と、前記下層側パターンに平面的に重なる上層側パターン、および前記下層側位置合わせマークに平面的に重なるパターニング精度測定用の上層側位置合わせマークを上層側レイヤーとして形成する上層側レイヤー形成工程と、前記下層側位置合わせマークの寸法、および前記上層側位置合わせマークの寸法を測定して、前記上層側パターンの寸法精度を測定するとともに、前記下層側位置合わせマークの中心に対する前記上層側位置合わせマークの中心のずれ量を測定するパターニング精度測定工程とを有し、前記ずれ量、および前記上層側位置合わせマークの寸法の各測定値がいずれも許容範囲内であれば次工程を実施する一方、前記ずれ量、および前記上層側位置合わせマークの寸法のいずれかが許容範囲外である場合には、前記上層側レイヤーを一旦除去する除去工程、前記上層側レイヤー形成工程、および前記パターニング精度測定工程をリワーク工程として前記各測定値のいずれもが許容範囲内になるまで繰り返すことを特徴とする。
【００１３】
本発明に係るパターンの形成方法では、本発明を適用したパターニング精度測定方法を用いて下層側位置合わせマーク（下層側パターン）に対する上層側位置合わせマーク（上層側パターン）のずれ量、下層側位置合わせマーク（下層側パターン）の寸法、上層側位置合わせマーク（上層側パターン）の寸法を測定した後、それらの測定値が許容範囲内であるか否かによって、異なる手順を踏むものである。すなわち、ずれ量、および上層側位置合わせマークの寸法の各測定値が許容範囲内であれば、パターニング精度に問題がないとしてこのまま次工程を進める。これに対して、ずれ量、および上層側位置合わせマークの寸法の各測定値が許容範囲外である場合に、ずれ量や上層側パターンの寸法ばらつきが大きいまま次工程を進めと、製品特性上の様々な問題点生じることになる。しかる本発明では、このような場合には、上層側レイヤー（上層側パターン、および上層側位置合わせ用マーク）を一旦除去する除去工程、前記上層側レイヤー形成工程、および前記パターニング精度測定工程をリワーク工程として前記各測定値のいずれもが許容範囲内になるまで繰り返すことにより、下層側パターンに対して高い精度で位置合わせし、かつ、寸法精度の高い上層側パターンを形成することができる。
【００１４】
本発明において、前記リワーク工程で前記上層側レイヤー形成工程を行う際には、その直前に行った前記パターニング精度測定工程で測定された前記ずれ量に基づいて、前記上層側レイヤーの位置補正を行なうことが好ましい。本発明では、下層側パターンに対する上層側パターンのずれ量、下層側レイヤー（上層側パターン、および上層側位置合わせマークの寸法精度、上層側レイヤー（上層側パターン、および上層側位置合わせ用マアークの寸法精度を測定するので、これをフィードバックすれば、下層側パターンおよび上層側パターンのいずれをも高い寸法精度で形成することができる。また、直前に測定したずれ量がＸ方向において、例えば、＋Ｘ１の方向に＋Ｘ１μｍあった場合には、上層側レイヤーを形成する際、−Ｘ１μｍ分の位置補正をかければ、下層側パターンに対して上層側パターンを高い位置合わせ精度で形成することができる。
【００１５】
本発明において、前記下層側位置合わせマークと、前記上層側位置合わせマークとを各々矩形に、かつ、各々の辺同士が略平行となるように形成することが好ましい。前記のとおり、フォトマスクのパターン設計、測長装置を用いてのずれ量を測定するなどの事情を考慮すると、位置合わせパターンを矩形形状とし、下層側位置合わせマークと、上層側位置合わせマークとで辺同士が平行に配置するのが最も容易で、かつ、都合がよい。すなわち、矩形パターンの互いに直交するＸ方向およびＹ方向でのそれぞれの中心点を求めれば、矩形形状のパターンの中心座標を容易に求めることができ、これにより、Ｘ方向における寸法、Ｙ方向における寸法、Ｘ方向およびＹ方向におけるずれ量を測定することができる。
【００１６】
本発明を適用したパターンの形成方法は、ＴＦＴを製造するのに利用できる。
【００１７】
また、本発明を適用したパターンの形成方法をＴＦＴの製造方法に適用した場合には、例えば、島状にパターニングされた半導体膜の一部を覆うように、高濃度ソース・ドレイン領域を形成するためのドーピングマスクを形成した工程では、前記島状の半導体膜、および該半導体膜と同時形成された第１の位置合わせマークをそれぞれ前記下層側パターン、および前記下層側位置合わせマークとする一方、前記ドーピングマスク、および該ドーピングマスクと同時形成された第２の位置合わせマークをそれぞれ前記上層側パターン、および前記上層側位置合わせマークとして、前記第１の位置合わせマークの寸法、前記第２の位置合わせマークの寸法、および前記第１の位置合わせマークの中心と前記第２の位置合わせマークの中心とのずれ量を測定する。また、前記半導体膜において前記ドーピングマスクで覆われていた領域の一部を覆うようにゲート電極を形成した工程では、前記島状の半導体膜、および前記第１の位置合わせマークをそれぞれ前記下層側パターン、および前記下層側位置合わせマークとする一方、前記ゲート電極、および該ゲート電極と同時形成された第３の位置合わせマークをそれぞれ前記上層側パターン、および前記上層側位置合わせマークとして、前記第３の位置合わせマークの寸法、および前記第１の位置合わせマークの中心と前記第３の位置合わせマークの中心とのずれ量を測定する。
【００１８】
すなわち、各位置合わせマークは、最終的に完成した製品の状態でおいて残存する金属膜、半導体膜などのパターンからなるものであってもよいし、製造プロセス中で一時的に形成したもので最終的には残存しないパターンであってもよい。最終的に残存しないパターンの例としては、レジストマスクからなるパターンである場合が挙げられる。このような最終的に残存しない位置合わせマークを用いて位置合わせを行う場合に、例えば、１層目が残存する位置合わせマーク、２層目が残存しない位置合わせマークであった場合に、３層目のレイヤーの位置合わせを行うには、既に２層目の位置合わせマークは存在しないので、１層目の位置合わせマークを基準として３層目の位置合わせを行えばよい。すなわち、実質的には、２層目−３層目の位置合わせ精度は直接的には保証されないが、２層目のレイヤー、および２層目のレイヤーはいずれも、１層目のレイヤーによって絶対的な位置合わせ精度が保証されているので、結果的には、２層目−３層目の位置合わせ精度を確実に保証できる。また、金属膜をパターングする際、そのためのレジストマスクを下層側の位置合わせマークを基準にしようとすると、金属膜の存在で下層側の位置合わせマークを正確に確認できない。このような場合には、金属膜をパターングし終えた後であれば、下層側の位置合わせマークを確認できるので、パターニング後のパターンと、下層側の位置合わせマークとを比較して中心のずれを検査すればよい。
【００１９】
また、本発明では、前記第２の位置合わせマークの寸法、前記第３の位置合わせマークの寸法、前記第１の位置合わせマークの中心と前記第２の位置合わせマークの中心とのずれ量、および前記第１の位置合わせマークの中心と前記第３の位置合わせマークの中心とのずれ量に基づいて、前記半導体膜において前記ドーピングマスクで覆われていた領域の縁部分と前記ゲート電極で覆われていた領域の縁部分との距離を算出することが好ましい。ここで、前記ゲート電極をマスクにして前記半導体膜に低濃度の不純物を導入して低濃度のソース・ドレイン領域を形成すれば、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造のＴＦＴを製造でき、かつ、前記半導体膜において前記ドーピングマスクで覆われていた領域の縁部分と前記ゲート電極で覆われていた領域の縁部分との距離を算出すれば、ＬＤＤ長を求めることができる。これに対して、低濃度のソース・ドレイン領域を形成しない場合には、オフセットゲート構造のＴＦＴを製造でき、かつ、前記半導体膜において前記ドーピングマスクで覆われていた領域の縁部分と前記ゲート電極で覆われていた領域の縁部分との距離を算出すれば、オフセット長を求めることができる。
【００２０】
本発明を適用したパターンの形成方法は、半導体装置を製造するのに利用できる。例えば、少なくともＴＦＴを備える半導体装置を製造するのに適用できる。
【００２１】
本発明に係る半導体装置は、例えば、電気光学物質を保持する電気光学装置用基板である。この場合、前記電気光学物質として、前記電気光学装置用基板と対向基板との間に保持された液晶を用いれば、液晶装置を構成することができる。これに対して、前記電気光学物質として、前記電気光学装置用基板上で発光素子を構成する有機エレクロトルミネッセンス材料を用いれば、ＥＬディスプレイパネルを構成することができる。
【００２２】
本発明に係る電気光学装置は、携帯型コンピュータや携帯電話機などといった電子機器において表示部などを構成するのに用いられる。
【００２３】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。
【００２４】
［ＴＦＴの製造方法］
本実施の形態では、本発明を用いて、液晶装置のＴＦＴアレイ基板（電気光学装置用基板）などにＬＤＤ構造のＴＦＴを形成する例を説明する。また、ここでの説明では、本発明を適用したパターニング精度測定方法、およびパターンの形成方法も併せて説明する。
【００２５】
図１（Ａ）〜（Ｆ）は、ＴＦＴアレイ基板の製造プロセスの一部を示す工程断面図であり、図１には、右から左に向かって、Ｎチャネル型ＴＦＴを構成する途中の平面図、その断面図、位置合わせマークの断面図、および平面図を示している。
【００２６】
まず、最初に、図１（Ａ）に示すように、ガラス等の透明基板１上にシリコン窒化膜２、シリコン酸化膜３からなる下地絶縁膜を形成した後、例えば基板温度が１５０℃〜４５０℃の温度条件下でアモルファスシリコン膜からなる半導体膜をプラズマＣＶＤ法により形成する。次に、アモルファスシリコン膜に対してレーザ光を照射してレーザアニールを施すと、アモルファスシリコン膜が多結晶化し、多結晶シリコン膜４に変換される。
【００２７】
次に、多結晶シリコン膜４上の全面にフォトレジストを塗布した後、一般のフォトリソグラフフィー工程である露光、現像を経ることにより、ＴＦＴを構成する半導体膜、および第１の位置合わせマークの形成箇所にそれぞれレジストパターン６、６′を第１層目（下層側レイヤー）として形成する（下層側レイヤー形成工程）。
【００２８】
この段階において、平面的には示すように、基板全面にベタで形成されているシリコン窒化膜２、シリコン酸化膜３、多結晶シリコン膜４上にフォトレジストからなるパターン６、６′が形成されているのみである。したがって、このフォトリソグラフフィー工程に際しては、全工程で既に形成されている位置合わせマークを用いた位置合わせは行わない。
【００２９】
次に、図１（Ｂ）に示すように、前工程で形成したレジストパターン６、６′をマスクとして多結晶シリコン膜４をエッチングし、Ｎチャネル型ＴＦＴを構成する島状の半導体膜９、および第１の位置合わせマーク９′を同時に形成する。この際、半導体膜９、および第１の位置合わせマーク９より下側に位置するシリコン窒化膜２、シリコン酸化膜３はパターニングされることはない。
【００３０】
次に、レジストパターン６、６′を剥離した後、シリコン酸化膜からなるゲート絶縁膜１１を基板全面に成膜する。
【００３１】
ここで、ゲート絶縁膜１１は基本的に透明であり、ゲート絶縁膜１１が積層されても第１の位置合わせマーク９′は視認可能、あるいは装置により認識可能なため、画像認識による測長装置を用いた位置合わせ精度の測定に何ら支障は生じることはない。
【００３２】
次に、ＬＤＤ構造のＮチャネル型ＴＦＴの高濃度ソース・ドレイン領域をイオン注入により形成するためのレジストパターンを形成する。具体的には、図１（Ｃ）に示すように、ゲート絶縁膜１１上の全面にフォトレジストを塗布した後、フォトリソグラフフィー工程である露光、現像を経て、半導体膜９のうち、後にチャネル領域、低濃度ソース・ドレイン領域となる領域を覆うレジストパターン１３（上層側パターン）、およびレジストパターンからなる第２の位置合わせマーク１３′を第２層目（上層側レイヤー）として形成する（上層側レイヤー形成工程）。
【００３３】
その結果、矩形状の第１の位置合わせマーク９′の上に、この位置合わせマーク９′よりも一回り小さい矩形状のフォトレジストからなる第２の位置合わせマーク１３′が形成される。ここで、第１の位置合わせマーク９′、および第２の位置合わせマーク１３′は、いずれも矩形状であり、各々の対向する辺同士が略平行になるように配置されている。
【００３４】
次に、第１の位置合わせマーク９′のＸ方向の寸法ＬＸ１とＹ方向ＬＹ１の寸法、および第２の位置合わせマーク１３′のＸ方向の寸法ＬＸ２とＹ方向の寸法ＬＹ２を測定し、第２の位置合わせマーク１３′の寸法ＬＸ２、ＬＹ２に基づいて、レジストパターン１３の寸法精度、特にＸ方向の寸法ＬＸ２を検査する。
【００３５】
また、第１の位置合わせマーク９′のＸ方向の寸法ＬＸ１とＹ方向の寸法ＬＹ１、および第２の位置合わせマーク１３′のＸ方向の寸法ＬＸ２とＹ方向の寸法ＬＹ２に基づいて、第１の位置合わせマーク９′の中心と、第２の位置合わせマーク１３′の中心とを求め、第１の位置合わせマーク９′の中心と第２の位置合わせマーク１３′の中心とのずれ量を測定する。
【００３６】
その結果、第２の位置合わせマーク１３′（レジストパターン１３）の寸法精度、および第１の位置合わせマーク９′の中心と第２の位置合わせマーク１３′の中心とのずれ量の測定結果が許容範囲内であれば、パターニング精度に問題がないと判断できるので、通常の次工程の作業を実施する。すなわち、図１（Ｄ）に示すように、半導体膜９に対して、リンイオン等のＮ型不純物の高濃度イオン注入を行い、Ｎチャネル型ＴＦＴ側の半導体膜９のうち、レジストパターン１３で覆われていない両端の部分に高濃度ソース・ドレイン領域１５を形成する。この際、第１の位置合わせマーク９′のうち、第２の位置合わせマーク１３′からはみ出ている部分にも高濃度領域１５′が形成される。
【００３７】
一方、ずれ量が許容値の範囲を超えた場合には、レジストパターン１３、および第２の位置合わせマーク１３′を一旦剥離した後、再度フォトレジストを塗布し、露光装置において半導体膜のパターンに対する位置合わせを再度行ってフォトレジストの露光、現像を行い、再度、レジストパターン１３、およびレジストパターンからなる第２の位置合わせマーク１３′を形成するリワーク工程を行う。
【００３８】
また、このリワーク工程でも、前記と全く同様の方法により、第１の位置合わせマーク９′のＸ方向の寸法ＬＸ１とＹ方向の寸法ＬＹ１、および第２の位置合わせマーク１３′のＸ方向の寸法ＬＸ２とＹ方向の寸法ＬＹ２を測定し、第２の位置合わせマーク１３′の寸法に基づいて、レジストパターン１３の寸法精度、特にＸ方向の寸法を検査する。また、第１の位置合わせマーク９′のＸ方向の寸法ＬＸ１とＹ方向の寸法ＬＹ２、および第２の位置合わせマーク１３′のＸ方向ＬＸ２の寸法とＹ方向ＬＹ２の寸法に基づいて、第１の位置合わせマーク９′の中心と、第２の位置合わせマーク１３′の中心とを求め、第１の位置合わせマーク９′の中心と第２の位置合わせマーク１３′の中心とのずれ量を測定する（パターニング精度測定工程）。
【００３９】
その結果、レジストパターン１３の寸法精度、および第１の位置合わせマーク９′の中心と第２の位置合わせマーク１３′の中心とのずれ量の測定結果が許容範囲内であれば、パターニング精度に問題がないと判断できるので、図１（Ｄ）に示すように、半導体膜９に対して、リンイオン等のＮ型不純物の高濃度イオン注入を行い、Ｎチャネル型ＴＦＴ側の半導体膜９のうち、レジストパターン１３で覆われていない両端の部分に高濃度ソース・ドレイン領域１５を形成する。この際、第１の位置合わせマーク９′のうち、第２の位置合わせマーク１３′からはみ出ている部分にも高濃度領域１５′が形成される。
【００４０】
なお、上記のリワーク工程は、パターニング精度が許容範囲内となるまで繰り返し、許容範囲内となった時点で上記のイオン注入を実施する。
【００４１】
ここで、ずれ量が許容値の範囲を超えた場合には、露光装置で再び位置合わせを行う際、そのずれ量をフィードバックしてＮチャネル型ＴＦＴのＬＤＤ形成レイヤーの位置補正を行う。例えば、ずれ量がＸ方向に＋２μｍ（右方向に２μｍ）、Ｙ方向に−１μｍ（下方向に１μｍ）であったとすると、次の位置合わせ時にＸ方向に−２μｍ（左方向に２μｍ）、Ｙ方向に＋１μｍ（上方向に１μｍ）分の位置補正をかけてやれば、ＬＤＤ形成レイヤーのパターンをより正確な位置に形成することが出来る。
【００４２】
次に、イオン注入を行ってＮチャネル型ＴＦＴ側の高濃度ソース・ドレイン領域１５、１６を形成した後、レジストパターン１３を剥離するが、この時、フォトレジストからなる第２の位置合わせマーク１３′も同時に基板上から除去される。
【００４３】
次に、ゲート絶縁膜１１上の全面に、後でゲート電極となる金属膜１７を成膜する。
【００４４】
次に図１（Ｄ）に示すように、金属膜１７上の全面にフォトレジストを塗布した後、一般のフォトリソグラフフィー工程である露光、現像を経て、ＰチャネルＴＦＴ側のゲート電極形成領域を覆うレジストパターン１９と、レジストパターン１９′を形成する。
【００４５】
この段階において、レジストパターン１９、１９′の下層側には金属膜１７が形成されているので、下層側を明確には視認できないので、第１の位置合わせマーク９′については位置合わせ用に用いるとしても、レジストパターン１９′の寸法は測定しない。但し、金属膜１７に代えて、透明な導電膜を形成した場合には、下層側が確実に視認できるので、第１の位置合わせマーク９′の寸法、レジストパターン１９′の寸法を測定し、レジストパターン１９′の寸法精度、特にＸ方向の寸法を検査してもよい。また、第１の位置合わせマーク９′のＸ方向の寸法とＹ方向の寸法、および位置合わせマーク１９′のＸ方向の寸法とＹ方向の寸法に基づいて、第１の位置合わせマーク９′の中心と、位置合わせマーク１９′の中心とを求め、第１の位置合わせマーク９′の中心と位置合わせマーク１９′の中心とのずれ量を測定してもよい。このようにすると、金属膜１７をエッチングする前にパターニング精度を検査することができる。
【００４６】
次に、金属膜１７の上層にレジストパターン１９、１９′を形成した後は、レジストパターン１９、１９′をマスクとして金属膜１７のエッチングを行うことにより、図１（Ｅ）に示すように、半導体膜９の一部を覆うゲート電極２２（上層側パターン）と、フォトレジストからなる位置合わせマーク１９′に覆われていた部分に金属膜１７で構成された第３の位置合わせマーク２２′とを第３層目（上層側レイヤー）として形成する（上層側レイヤー形成工程）。
【００４７】
その結果、矩形状の第１の位置合わせマーク９′の上に、この位置合わせマーク９′よりも二回り小さい矩形状の第３の位置合わせマーク２２′が形成される。ここで、第１の位置合わせマーク９′、および第３の位置合わせマーク２２′は、いずれも矩形状であり、各々の対向する辺同士が略平行になるように配置される。
【００４８】
次に、レジストパターン１９、１９′を除去する。
【００４９】
次に、第１の位置合わせマーク９′のＸ方向の寸法ＬＸ１とＹ方向の寸法ＬＹ２、および第３の位置合わせマーク２２′のＸ方向の寸法ＬＸ３とＹ方向の寸法ＬＹ３を測定し、第３の位置合わせマーク２２′の寸法ＬＸ３、ＬＹ３に基づいて、ゲート電極２２の寸法精度、特にＸ方向ＬＸ３の寸法を検査する。
【００５０】
また、第１の位置合わせマーク９′のＸ方向の寸法ＬＸ１とＹ方向の寸法ＬＹ１、および第３の位置合わせマーク１９′のＸ方向の寸法ＬＸ３とＹ方向の寸法ＬＹ３に基づいて、第１の位置合わせマーク９′の中心と、第３の位置合わせマーク１９′の中心とを求め、第１の位置合わせマーク９′の中心と第３の位置合わせマーク１９′の中心とのずれ量を測定する（パターニング精度測定工程）。
【００５１】
その結果、第３の位置合わせマーク１９′（ゲート電極１９）の寸法精度、および第１の位置合わせマーク９′の中心と第３の位置合わせマーク１９′の中心とのずれ量の測定結果が許容範囲内であれば、パターニング精度に問題がないと判断できるので、通常の次工程の作業を実施する。すなわち、図１（Ｆ）に示すように、半導体膜９に対して、リンイオン等のＮ型不純物の低濃度イオン注入を行い、Ｎチャネル型ＴＦＴ側の半導体膜９のうち、ゲート電極２２の端部に対峙する部分に低濃度ソース・ドレイン領域１６を形成する。
【００５２】
一方、ずれ量が許容値の範囲を超えた場合には、リワーク工程として、ゲート電極２２、および第３の位置合わせマーク２２′を一旦剥離した後、再度、金属膜１７の形成、フォトレジストの塗布し、露光装置において半導体膜９に対する位置合わせを行ってフォトレジストの露光、現像を行い、再度、レジストパターン２２、２２′を形成する。そして、レジストパターン１９、１９′をマスクとして金属膜１７のエッチングを行うことにより、図１（Ｅ）に示すように、ゲート電極２２を再度、形成する。この時も、フォトレジストからなる位置合わせマーク１９′に覆われていた部分は金属膜１７が残存するので、この部分に金属膜１７からなる第３の位置合わせマーク２２′が再度、形成される。
【００５３】
従って、再度、第１の位置合わせマーク９′のＸ方向の寸法ＬＸ１とＹ方向の寸法ＬＹ２、および第３の位置合わせマーク２２′のＸ方向の寸法ＬＸ３とＹ方向の寸法ＬＹ３を測定し、第３の位置合わせマーク２２′の寸法ＬＸ３、ＬＹ３に基づいて、ゲート電極２２の寸法精度、特にＸ方向ＬＸ３の寸法を検査するとともに、第１の位置合わせマーク９′の中心と第３の位置合わせマーク１９′の中心とのずれ量を測定する。
【００５４】
その結果、第３の位置合わせマーク１９′（ゲート電極１９）の寸法精度、および第１の位置合わせマーク９′の中心と第３の位置合わせマーク１９′の中心とのずれ量の測定結果が許容範囲内であれば、パターニング精度に問題がないと判断できるので、通常の次工程の作業を実施する。すなわち、図１（Ｆ）に示すように、半導体膜９に対して、リンイオン等のＮ型不純物の低濃度イオン注入を行い、Ｎチャネル型ＴＦＴ側の半導体膜９のうち、ゲート電極２２の端部に対峙する部分に低濃度ソース・ドレイン領域１６を形成する。
【００５５】
なお、ずれ量が許容値の範囲を超えた場合に露光装置で再び位置合わせを行う際には、この工程でも、そのずれ量をフィードバックしてＮチャネル型ＴＦＴのＬＤＤ形成レイヤーの位置補正を行う。つまり、例えばずれ量がＸ方向に＋２μｍ（右方向に２μｍ）、Ｙ方向に−１μｍ（下方向に１μｍ）であったとすると、次の位置合わせ時にＸ方向に−２μｍ（左方向に２μｍ）、Ｙ方向に＋１μｍ（上方向に１μｍ）分の位置補正をかけてやれば、ＬＤＤ形成レイヤーのパターンをより正確な位置に形成することが出来る。
【００５６】
このようにしてＬＤＤ構造のＴＦＴを製造した後は、図示を省略するが、ゲート電極２２の上層側に層間絶縁膜を形成した後、この層間絶縁膜にコンタクトホールを形成し、このコンタクホールを介して、ソース・ドレイン電極を高濃度ソース・ドレイン領域１５に電気的に接続し、半導体装置を製造する。
【００５７】
また、半導体装置として、後述するＴＦＴアレイ基板を製造する場合にも、層間絶縁膜に形成したコンタクトホールを介して、データ線や画素電極を各々、高濃度ソース・ドレイン領域１５に電気的に接続する。画素電極の上層には配向膜などを形成する。一方、ＴＦＴアレイ基板に対して対向配置される対向基板については、ガラス等からなる透明基板上に共通電極、配向膜等が形成される。そして、ＴＦＴアレイ基板と対向基板とをシール材を介して貼り合わせ、両基板間の空間に液晶を注入して液晶層を形成すると、液晶表示装置が完成する。
【００５８】
以上説明したように、本実施の形態によれば、第１の位置合わせマーク９′の寸法を測定する一方、第２の位置合わせマーク１３′、および第２の位置合わせマーク２２′の寸法を計測し、第２の位置合わせマーク１３′、および第２の位置合わせマーク２２′の寸法精度を検査するとともに、第１の位置合わせマーク６９′の中心に対する、第２の位置合わせマーク１３′の中心のずれ量、および第２の位置合わせマーク２２′の中心のずれ量を計測するので、フォトリソグラフフィー工程等の製造バラツキがずれ量の測定に影響を及ぼすことがなく、絶対的な位置合わせ精度を測定することができる。
【００５９】
また、ずれ量が許容値の範囲内であるか否かによって次工程の実施の可否を判断し、特にずれ量の許容値の範囲を越える場合には上側層レイヤーの再位置合わせを行って位置合わせマークおよびパターンを再度形成し、上記ずれ量を測定する作業をずれ量が許容値以内となるまで繰り返しているので、下層側パターンに対して正確な位置合わせがなされた上層側パターンを得ることができる。
【００６０】
さらに本実施の形態では、半導体膜および金属膜からなる第１、第３の位置合わせマーク９′、２２′が最終的に残存し、フォトレジストからなる第２の位置合わせマーク１３′がその工程だけ存在し、レジスト剥離後は残存しない。それでも、本実施の形態では、２層目のレイヤーも第１の位置合わせマークに対する絶対的な位置合わせ精度が保証されているので、結果的に２層目のレイヤー−３層目のレイヤー間の位置合わせ精度も充分に保証され、多層にわたって位置合わせ精度に優れたパターンを形成することができる。それ故、半導体層９、不純物拡散領域（ソース・ドレイン領域１５、１６）、ゲート電極２２等の相互の位置合わせ精度が高いＴＦＴを実現することができる。
【００６１】
また、第２の位置合わせマーク１３′の寸法、第３の位置合わせマーク２２′の寸法、第１の位置合わせマーク９′の中心と第２の位置合わせマーク１３′の中心とのずれ量、および第１の位置合わせマークの中心９′と第３の位置合わせマーク２２′の中心とのずれ量に基づいて、半導体膜９においてドーピングマスク１３で覆われていた領域の縁部分とゲート電極２２で覆われていた領域の縁部分との距離を算出すれば、ＬＤＤ長を求めることができる。
【００６２】
また、低濃度のソース・ドレイン領域１６を形成しない場合には、オフセットゲート構造のＴＦＴを製造でき、かつ、半導体膜９においてドーピングマスク１３で覆われていた領域の縁部分とゲート電極２２で覆われていた領域の縁部分との距離を算出すれば、オフセット長を求めることができる。
【００６３】
なお、詳細な説明は省略するが、例えば半導体膜に対するコンタクトホールの位置合わせ等にも本発明を適用してもよい。
【００６４】
また、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
【００６５】
例えば上記実施の形態では、電気光学装置の一形態である液晶表示装置の製造方法を例に挙げて説明したが、上記説明における半導体層をシリコンウェハー等半導体基板と考えることによって、同様に本発明を半導体装置の製造方法に適用することも可能である。その場合も、パターン相互の位置合わせ精度が高いＭＯＳトランジスタ等を実現することができ、所望の電気的特性を有する半導体装置を歩留まり良く製造することができる。また、上記実施の形態で例示した位置合わせマークの形状、ＴＦＴの構成等の具体的な記載については、上記実施の形態に限定されるものではなく、適宜変更が可能である。
【００６６】
［電気光学装置への適用例］
次に、代表的な電気光学装置である液晶装置に本発明を適用した例を説明する。なお、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００６７】
（液晶装置の全体構成）
図２（Ａ）、（Ｂ）はそれぞれ、液晶装置をその上に形成された各構成要素と共に対向基板の側から見た平面図、および対向基板を含めて示す図２（Ａ）のＨ−Ｈ′断面図である。図３は、本発明に係る液晶装置１００において画像表示領域１０ａを構成するためにマトリクス状に形成された複数の画素における各種素子、配線などの等価回路図である。
【００６８】
図２（Ａ）において、液晶装置１００（電気光学装置）のＴＦＴアレイ基板１０（半導体装置）には、対向基板２０の縁に沿うようにシール材１０７（図２（Ａ）の右下がりの斜線領域）が設けられ、このシール材１０７によって、ＴＦＴアレイ基板１０と対向基板２０とは所定の間隔をもって貼り合わされている。ＴＦＴアレイ基板１０の外周側には、基板辺１１１の側でシール材１０７と一部重なるようにデータ線駆動回路１０１が形成され、基板辺１１３、１１４の側には走査線駆動回路１０４が形成されている。また、ＴＦＴアレイ基板１０において対向基板２０からの張り出し領域１０ｃには多数の端子１０２が形成されている。ＴＦＴアレイ基板１０において基板辺１１１と対向する基板辺１１２には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４をつなぐための複数の配線１０５が形成されている。
【００６９】
対向基板２０の４つのコーナー部に相当する領域には、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための基板間導通電極１０９ｇおよび基板間導通材１０６が形成されている。基板間導通電極１０９ｇの数などは適時変更可能である。
【００７０】
なお、走査線に供給される走査信号の遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。逆に、データ線駆動回路１０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。
【００７１】
図２（Ｂ）に示すように、ＴＦＴアレイ基板１０と対向基板２０とは、シール材１０７によって所定の間隙を介して貼り合わされ、これらの間隙に液晶５０が保持されている。シール材１０７は、ＴＦＴアレイ基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤であり、両基板間の距離を所定値とするためのグラスファイバー、あるいはガラスビーズ等のギャップ材が配合されている。
【００７２】
ＴＦＴアレイ基板１０には、画素電極１０９ａがマトリクス状に形成されている。これに対して、対向基板２０には、シール材１０７の内側領域に遮光性材料からなる周辺見切り用の遮光膜１０８が形成されている。さらに、対向基板２０において、ＴＦＴアレイ基板１０に形成されている画素電極１０９ａの縦横の境界領域と対向する領域には、ブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２３が形成され、その第２のには、ＩＴＯ膜からなる対向電極２１が形成されている。
【００７３】
このように構成した液晶装置１００については、たとえば、投射型表示装置（液晶プロジェクタ）において使用する場合、３枚の液晶装置１００がＲＧＢ用のライトバルブとして各々使用される。この場合、各液晶装置１００の各々には、ＲＧＢ色分解用のダイクロイックミラーを介して分解された各色の光が投射光として各々入射されることになるので、液晶装置１００にはカラーフィルタが形成されていない。但し、後述するように、モバイルコンピュータ、携帯電話機、液晶テレビなどといった電子機器のカラー表示装置として用いる場合には、図示を省略するが、対向基板２０において各画素電極１０９ａに対向する領域にＲＧＢのカラーフィルタをその保護膜とともに形成する。
【００７４】
図３に示すように、液晶装置１００の画像表示領域１０ａにおいて、マトリクス状に形成された複数の画素１００ａの各々には、画素電極１０９ａ、および画素電極１０９ａを制御するための画素スイッチング用のＴＦＴ３０が形成されており、画素信号を供給するデータ線１０６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線１０６ａに書き込む画素信号Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。また、ＴＦＴ３０のゲートには走査線１０３ａが電気的に接続されており、所定のタイミングで、走査線１０３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍを、この順に線順次で印加するように構成されている。画素電極１０９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのオン状態とすることにより、データ線１０６ａから供給される画素信号Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極１０９ａを介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓｎは、図２（Ｂ）を参照して説明した対向基板２０の対向電極２１との間で一定期間保持される。
【００７５】
ここで、ＴＦＴアレイ基板１０には、保持された画素信号がリークするのを防ぐことを目的に、画素電極１０９ａと対向電極２１との間に形成される液晶容量と並列に蓄積容量７０（キャパシタ）を付加することがある。この蓄積容量７０によって、画素電極１０９ａの電圧は、例えば、ソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる液晶装置１００が実現できる。なお、蓄積容量７０を形成する方法としては、容量を形成するための配線である容量線１０３ｂとの間に形成する場合、あるいは前段の走査線１０３ａとの間に形成する場合のいずれを採用してもよい。
【００７６】
このような構成の液晶装置１００においては、ＴＦＴアレイ基板１０に対して画素スイッチング用のＴＦＴ３０を製造する際、本発明を適用すればよい。また、液晶装置１００では、データ線駆動回路１０１および走査線駆動回路１０４も、基本的には、Ｎチャネル型のＴＦＴとＰチャネル型のＴＦＴとによって構成されるので、このような駆動回路用のＴＦＴなどを製造する際に本発明を適用してもよい。
【００７７】
［その他の電気光学装置の例］
上記形態では、半導体装置として、アクティブマトリクス型電気光学装置に用いるＴＦＴアレイ基板に本発明を適用した例に説明したが、画素スイッチング用素子として、薄膜ダイオード素子を用いたアクティブマトリクス型電気光学装置の素子基板（半導体装置）に本発明を適用してもよい。また、液晶以外の電気光学物質を用いた電気光学装置、例えば、図４を参照して以下に説明する有機エレクトロルミネッセンス表示装置に用いるＴＦＴアレイ基板に本発明を適用してもよい。
【００７８】
図４は、電荷注入型の有機薄膜エレクトロルミネセンス素子を用いたアクティブマトリクス型電気光学装置のブロック図である。
【００７９】
図４において、電気光学装置１００ｐ（半導体装置）は、有機半導体膜に駆動電流が流れることによって発光するＥＬ（エレクトロルミネッセンス）素子、またはＬＥＤ（発光ダイオード）素子などの発光素子をＴＦＴで駆動制御するアクティブマトリクス型の表示装置であり、このタイプの電気光学装置に用いられる発光素子はいずれも自己発光するため、バックライトを必要とせず、また、視野角依存性が少ないなどの利点がある。
【００８０】
ここに示す電気光学装置１００ｐでは、ＴＦＴアレイ基板１０ｐ上に、複数の走査線３ｐと、走査線３ｐの延設方向に対して交差する方向に延設された複数のデータ線６ｐと、これらのデータ線６ｐに並列する複数の共通給電線２３ｐと、データ線６ｐと走査線３ｐとの交差点に対応する画素領域１５ｐとが構成されている。データ線６ｐに対しては、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ側駆動回路１０１ｐが構成されている。走査線３ｐに対しては、シフトレジスタおよびレベルシフタを備える走査側駆動回路１０４ｐが構成されている。
【００８１】
また、画素領域１５ｐの各々には、走査線３ｐを介して走査信号がゲート電極に供給される第１のＴＦＴ３１ｐ（半導体素子）と、この第１のＴＦＴ３１ｐを介してデータ線６ｐから供給される画像信号を保持する保持容量３３ｐ（薄膜キャパシタ素子）と、この保持容量３３ｐによって保持された画像信号がゲート電極に供給される第２のＴＦＴ３２ｐ（半導体素子）と、第２のＴＦＴ３２ｐを介して共通給電線２３ｐに電気的に接続したときに共通給電線２３ｐから駆動電流が流れ込む発光素子４０ｐとが構成されている。発光素子４０ｐでは、図示を省略するが、画素電極の第２のに正孔注入層、有機エレクトロルミネッセンス材料層としての有機半導体膜、リチウム含有アルミニウム、カルシウムなどの金属膜からなる対向電極が積層されている。
【００８２】
このような電気光学装置でも、画素、あるいは駆動回路にＴＦＴが用いられており、このようなＴＦＴを製造する際、本発明を適用してもよい。
【００８３】
［電気光学装置の電子機器への適用］
本発明に係る液晶装置１００などの電気光学装置は、各種の電子機器の表示部として用いることができるが、その一例を、図５（Ａ）、（Ｂ）を参照して説明する。
【００８４】
図５（Ａ）は、本発明に係る電子機器の一実施形態であるモバイル型のパーソナルコンピュータを示している。ここに示すパーソナルコンピュータ８０は、キーボード８１を備えた本体部８２と、液晶表示ユニット８３とを有する。液晶表示ユニット８３は、前述した液晶装置１００を含んで構成される。
【００８５】
図５（Ｂ）は、本発明に係る電子機器の他の実施形態である携帯電話機を示している。ここに示す携帯電話機９０は、複数の操作ボタン９１と、前述した液晶装置１００からなる表示部とを有している。
【図面の簡単な説明】
【図１】（Ａ）〜（Ｆ）はそれぞれ、本発明を適当したパターンの形成方法、およびＴＦＴの製造方法を示す説明図である。
【図２】（Ａ）、（Ｂ）はそれぞれ、本発明に係る液晶装置をその上に形成された各構成要素と共に対向基板の側から見た平面図、およびＨ−Ｈ′断面図である。
【図３】図２に示す液晶装置において、画像表示領域にマトリクス状に形成された複数の画素における各種素子、配線などの等価回路図である。
【図４】電荷注入型の有機薄膜エレクトロルミネセンス素子を用いたアクティブマトリクス型電気光学装置のブロック図である。
【図５】（Ａ）、（Ｂ）はそれぞれ、本発明に係る液晶装置を用いたモバイル型のパーソナルコンピュータを示す説明図、および携帯電話機の説明図である。
【符号の説明】
９島状の半導体膜、９′ 第１の位置合わせマーク、１０ＴＦＴアレイ基板（半導体装置）、１３レジストパターン、１３′ 第２の位置合わせマーク、２０対向基板、２１対向電極、２２ゲート電極、２２′ 第３の位置合わせマーク、３０画素スイッチング用のＴＦＴ、７０蓄積容量、１００液晶装置（電気光学装置）、１０１データ線駆動回路、１０４走査線駆動回路、１０３ａ走査線、１０３ｂ容量線、１０６ａデータ線、１０９ａ画素電極

Claims

下層側パターン、およびパターニング精度測定用の下層側位置合わせマークを下層側レイヤーとして形成した以降、前記下層側パターンに平面的に重なる上層側パターン、および前記下層側位置合わせマークに平面的に重なるパターニング精度測定用の上層側位置合わせマークを上層側レイヤーとして形成し、
前記下層側位置合わせマークの寸法、および前記上層側位置合わせマークの寸法を測定して、前記上層側パターンの寸法精度を測定するとともに、前記下層側位置合わせマークの中心に対する前記上層側位置合わせマークの中心のずれ量を測定することを特徴とするパターニング精度測定方法。
請求項１において、前記下層側位置合わせマークと、前記上層側位置合わせマークとを各々矩形に、かつ、各々の辺同士が略平行となるように形成することを特徴とするパターニング精度測定方法。
下層側パターン、およびパターニング精度測定用の下層側位置合わせマークを下層側レイヤーとして形成する下層側レイヤー形成工程と、
前記下層側パターンに平面的に重なる上層側パターン、および前記下層側位置合わせマークに平面的に重なるパターニング精度測定用の上層側位置合わせマークを上層側レイヤーとして形成する上層側レイヤー形成工程と、
前記下層側位置合わせマークの寸法、および前記上層側位置合わせマークの寸法を測定して、前記上層側パターンの寸法精度を測定するとともに、前記下層側位置合わせマークの中心に対する前記上層側位置合わせマークの中心のずれ量を測定するパターニング精度測定工程とを有し、
前記ずれ量、および前記上層側位置合わせマークの寸法の各測定値がいずれも許容範囲内であれば次工程を実施する一方、
前記各測定値のいずれかが許容範囲外である場合には、前記上層側レイヤーを一旦除去する除去工程、前記上層側レイヤー形成工程、および前記パターニング精度測定工程をリワーク工程として前記各測定値のいずれもが許容範囲内になるまで繰り返すことを特徴とするパターン形成方法。
請求項３において、前記リワーク工程で前記上層側レイヤー形成工程を行う際には、その直前に行った前記パターニング精度測定工程で測定された前記ずれ量に基づいて、前記上層側レイヤーの位置補正を行なうことを特徴とするパターン形成方法。
請求項３または４において、前記下層側位置合わせマークと、前記上層側位置合わせマークとを各々矩形に、かつ、各々の辺同士が略平行となるように形成することを特徴とするパターン形成方法。
請求項３ないし５のいずれかに規定するパターンの形成方法を用いて薄膜トランジスタを製造することを特徴とする薄膜トランジスタの製造方法。
請求項３ないし５のいずれかに規定するパターン形成方法を行って薄膜トランジスタを製造するにあたって、
島状にパターニングされた半導体膜の一部を覆うように、高濃度ソース・ドレイン領域を形成するためのドーピングマスクを形成した工程では、前記島状の半導体膜、および該半導体膜と同時形成された第１の位置合わせマークをそれぞれ前記下層側パターン、および前記下層側位置合わせマークとする一方、前記ドーピングマスク、および該ドーピングマスクと同時形成された第２の位置合わせマークをそれぞれ前記上層側パターン、および前記上層側位置合わせマークとして、前記第１の位置合わせマークの寸法、前記第２の位置合わせマークの寸法、および前記第１の位置合わせマークの中心と前記第２の位置合わせマークの中心とのずれ量を測定し、
前記半導体膜において前記ドーピングマスクで覆われていた領域の一部を覆うようにゲート電極を形成した工程では、前記島状の半導体膜、および前記第１の位置合わせマークをそれぞれ前記下層側パターン、および前記下層側位置合わせマークとする一方、前記ゲート電極、および該ゲート電極と同時形成された第３の位置合わせマークをそれぞれ前記上層側パターン、および前記上層側位置合わせマークとして、前記第３の位置合わせマークの寸法、および前記第１の位置合わせマークの中心と前記第３の位置合わせマークの中心とのずれ量を測定することを特徴とする薄膜トランジスタの製造方法。
請求項７において、前記第２の位置合わせマークの寸法、前記第３の位置合わせマークの寸法、前記第１の位置合わせマークの中心と前記第２の位置合わせマークの中心とのずれ量、および前記第１の位置合わせマークの中心と前記第３の位置合わせマークの中心とのずれ量に基づいて、前記半導体膜において前記ドーピングマスクで覆われていた領域の縁部分と前記ゲート電極で覆われていた領域の縁部分との距離を算出することを特徴とする薄膜トランジスタの製造方法。
請求項７または８において、前記ゲート電極をマスクにして前記半導体膜に低濃度の不純物を導入して低濃度のソース・ドレイン領域を形成することを特徴とする薄膜トランジスタの製造方法。
請求項３ないし５のいずれかに規定するパターンの形成方法を用いて形成したパターンを用いて半導体装置を製造することを特徴とする半導体装置の製造方法。
請求項６ないし９のいずれかに規定する薄膜トランジスタの製造方法を用いて、少なくとも薄膜トランジスタを備える半導体装置を製造することを特徴とする半導体装置の製造方法。
請求項１０または１１に規定する半導体装置の製造方法により、電気光学物質を保持する電気光学装置用基板を製造することを特徴とする電気光学装置。
請求項１２において、前記電気光学物質は、前記電気光学装置用基板と対向基板との間に保持された液晶であることを特徴とする電気光学装置。
請求項１２において、前記電気光学物質は、前記電気光学装置用基板上で発光素子を構成する有機エレクロトルミネッセンス材料であることを特徴とする電気光学装置。
請求項１３または１４に規定する電気光学装置を用いたことを特徴とする電子機器。