KR101344980B1 - 박막 트랜지스터 및 어레이 기판의 제조 방법, 및 마스크 - Google Patents

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Abstract

개시된 기술의 실시예는 박막 트랜지스터 및 어레이 기판의 제조 방법, 및 마스크를 개시한다. 박막 트랜지스터의 제조 방법은 소스 및 드레인 전극의 형성 동안 노멀 노광량보다 많은 제1 노광량으로 노광기 및 마스크를 사용하여 배선층을 패터닝하는 단계, 패터닝된 배선층 상에 반도체층을 형성하는 단계, 및 제1 노광량보다 작은 제2 노광량으로 노광기 및 마스크를 사용하여 반도체층을 패터닝하는 단계를 포함한다. 마스크는 소스 전극을 형성하기 위한 소스 영역, 드레인 전극을 형성하기 위한 드레인 영역, 및 소스 영역과 드레인 영역 사이에 제공된 슬릿을 포함하고, 슬릿의 폭은 노광기의 분해능보다 작다.

Description

박막 트랜지스터 및 어레이 기판의 제조 방법, 및 마스크{MANUFACTURE METHODS OF THIN FILM TRANSISTOR AND ARRAY SUBSTRATE, AND MASK}
개시된 기술의 실시예는 박막 트랜지스터(TFT)의 제조 방법, 어레이 기판의 제조 방법, 및 마스크에 관한 것이다.
박막 트랜지스터 액정 디스플레이(TFT-LCD)는 평판 디스플레이의 보편화된 한 종류가 되었다. TFT-LCD의 제조 비용을 감소시키는 것이 이 업계에서 개발의 주요 관심사로 되었다.
박막 트랜지스터(TFT)는 TFT-LCD의 어레이 기판의 중요한 요소이고, 일반적으로 도 1a에 도시된 바와 같이 하부 게이트 및 상부 오믹컨택을 갖는 구성을 이용한다. 도 1a에 도시된 바와 같이, TFT는 기판(11)으로부터 게이트 전극(12), 게이트 절연막(13), 활성층(15), 소스 전극(14A), 및 드레인 전극(14B)의 순서로 포함한다.
그러나 발명자들은 도 1a에 도시된 구성의 TFT가 다음과 같은 단점을 가진다는 것을 알았다. 이 TFT의 동작 동안에, ON 전압이 게이트 전극에 인가될 때 활성층에서 발생하는 전하 캐리어에 대한 전도층은 게이트 절연층과 활성층 사이의 경계에 형성된다. 이 경우에, 캐리어(전자)는 소스 전극과 드레인 전극 사이를 상호 전달시키기 위해 활성층을 두 번 관통해야만 하며, 따라서 TFT의 전기적 특성에 악영향을 미치게 된다.
도 1b에 도시된 바와 같이 하부 게이트 및 하부 오믹컨택을 갖는 TFT가 이용되는 경우, 캐리어(전자)는 소스 전극과 드레인 전극 사이를 상호 전달시키기 위해 채널 길이에 해당하는 거리만 통과하면 된다. 이 경우에, 채널 길이가 하부 게이트 및 상부 오믹컨택의 구성을 갖는 TFT 보다 전자의 이동 거리가 작기 때문에, TFT의 전기적 특성에 대한 악영향을 회피할 수 있다.
하부 게이트 및 상부 오믹컨택을 갖는 TFT의 제조 공정 동안, 4 마스크 패터닝(patterning) 방법이 이용될 수 있으며, 이 경우 활성층과 소스 및 드레인 전극이 하나의 동일한 마스크를 사용하는 동일한 패터닝 공정에서 형성된다. 그러나 하부 게이트 및 하부 오믹컨택을 갖는 TFT의 제조 공정 동안, 5 마스크 패터닝 방법이 필요하며, 이 경우 활성층과 소스 및 드레인 전극이 상이한 패터닝 공정에서 형성된다. 하부 게이트 및 하부 오믹컨택을 갖는 TFT에 대한 마스크 패터닝 공정의 횟수가 증가되기 때문에, 그것의 제조 비용도 증가된다.
개시된 기술의 하나 이상의 실시예에서 박막 트랜지스터의 제조 방법, 어레이 기판의 제조 방법, 및 마스크가 제공된다. 이 방법을 사용함으로써, 박막 트랜지스터 및 어레이 기판의 제조 비용이 감소될 수 있다.
개시된 기술의 실시예에 따라, 박막 트랜지스터의 제조 방법은, 서로 이격된 소스 전극 및 드레인 전극이 형성되도록, 소스 및 드레인 전극의 형성 동안 노멀 노광량(normal exposure amount)보다 많은 제1 노광량으로 노광기 및 마스크를 사용하여 배선층을 패터닝하는 단계, 패터닝된 배선층 상에 반도체층을 형성하는 단계, 및 활성층이 형성되도록 제1 노광량보다 작은 제2 노광량으로 노광기 및 마스크를 사용하여 반도체층을 패터닝하는 단계를 포함하고, 마스크는 소스 전극을 형성하기 위한 소스 영역, 드레인 전극을 형성하기 위한 드레인 영역, 및 소스 영역과 드레인 영역 사이에 제공된 슬릿(slit)을 포함하고, 슬릿의 폭은 노광기의 분해능보다 작다.
개시된 기술의 실시예에 따라, 어레이 기판의 제조 방법은, 상기한 방법을 사용하여 박막 트랜지스터를 형성하는 단계, 박막 트랜지스터 상에 패시베이션층을 형성하는 단계, 박막 트랜지스터의 드레인 전극을 노출시키기 위해 패시베이션층에 비아 홀(via hole)을 형성하는 단계, 및 패시베이션층 상에 비아 홀을 통과하는 픽셀 전극을 형성하는 단계를 포함한다.
개시된 기술의 또 다른 실시예에 따라, 박막 트랜지스터를 형성하는 마스크가 제공되고, 이 마스크는, 소스 전극을 형성하기 위한 소스 영역, 드레인 전극을 형성하기 위한 드레인 영역, 및 소스 영역과 드레인 영역 사이에 제공된 슬릿을 포함하고, 슬릿의 폭은 마스크를 이용하여 노광하는 노광기의 분해능보다 작다.
개시된 기술의 실시예에 따르면, 하부 게이트 및 하부 오믹컨택을 갖는 TFT의 제조 공정 동안, 소스 및 드레인 전극을 형성하고 활성층을 형성하는 데 동일한 마스크가 사용될 수 있다. 따라서, TFT의 제조 비용이 감소될 수 있고, TFT를 포함하는 어레이 기판의 제조 비용도 감소될 수 있다.
본 개시된 기술의 추가의 적용 가능 범위는 이후에 제공되는 상세한 설명으로부터 명백하게 될 것이다. 그러나 개시된 기술의 사상 및 범위 내에서 다양한 변경 및 수정이 이하의 상세한 설명으로부터 당업자에게 명백하게 될 것이기 때문에, 상세한 설명 및 특정 예가, 개시된 기술의 바람직한 실시예를 나타내고 있지만, 단지 예시로서 제공된 것이라는 것을 이해하여야 한다.
개시하는 기술은 예시적으로 제시되고 개시하는 기술을 제한하지 않는 하기의 상세한 설명 및 첨부의 도면으로부터 더 완벽하게 이해될 것이다.
도 1a는 하부 게이트 및 상부 오믹컨택을 갖는 종래의 TFT를 나타낸 단면도이다.
도 1b는 하부 게이트 및 하부 오믹컨택을 갖는 종래의 TFT를 나타낸 단면도이다.
도 2a 내지 도 2e는 개시된 기술의 제1 실시예에 따른, TFT의 제조 공정을 나타낸 단면도이다.
도 3a 내지 도 3c는 개시된 기술의 제2 실시예에 따른, 어레이 기판의 제조 공정을 나타낸 단면도이다.
도 4a는 개시된 기술의 제3 실시예에 따른 방법에 의해 제조되는, 상부 게이트 및 하부 오믹컨택을 갖는 TFT를 나타낸 단면도이다.
도 4b는 개시된 기술의 제4 실시예에 따른 방법에 의해 제조되는, 어레이 기판을 나타낸 단면도이다.
개시된 기술의 실시예에 따라, 박막 트랜지스터의 제조 방법이 제공된다. 이 방법은, 서로 이격된 소스 전극 및 드레인 전극이 형성되도록, 소스 및 드레인 전극의 형성 동안 노멀 노광량보다 많은 제1 노광량으로 노광기 및 마스크를 사용하여 배선층을 패터닝하는 단계, 패터닝된 배선층 상에 반도체층을 형성하는 단계, 및 활성층이 형성되도록 제1 노광량보다 작은 제2 노광량으로 노광기 및 마스크를 사용하여 반도체층을 패터닝하는 단계를 포함한다. 마스크는 소스 전극을 형성하기 위한 소스 영역, 드레인 전극을 형성하기 위한 드레인 영역, 및 소스 영역과 드레인 영역 사이에 제공된 슬릿을 가지며, 슬릿의 폭은 노광기의 분해능보다 작다.
개시된 기술의 실시예에 따르면, 어레이 기판의 제조 방법은, 상기한 방법을 사용하여 박막 트랜지스터를 형성하는 단계를 포함한다. 이 방법은, 박막 트랜지스터 상에 패시베이션층을 형성하는 단계, 박막 트랜지스터의 드레인 전극을 노출시키기 위해 패시베이션층에 비아 홀을 형성하는 단계, 및 패시베이션층 상에 비아 홀을 통과하는 픽셀 전극을 형성하는 단계를 더 포함한다.
개시된 기술의 실시예에 따른 TFT의 제조 방법에서, 소스 및 드레인 전극은 노광기의 분해능보다 작은 폭을 갖는 슬릿을 포함하는 마스크를 사용하고 노광량을 증가시켜 형성될 수 있다.
또한, TFT의 채널 영역에 대응하는 불완전 노광 영역은 동일한 마스크를 사용하고 노광량을 감소시켜 반도체층을 패터닝하는 포토레지스트층에도 형성될 수 있다. 활성층의 형성 동안, 불완전 노광 영역에 남아 있는 포토레지스트에 의해 채널 영역에 있는 반도체층이 에칭 제거되지 않을 수 있고, 따라서 원하는 패턴을 갖는 활성층이 형성될 수 있다.
이러한 방식으로, 하부 게이트 및 하부 오믹컨택을 갖는 TFT의 제조 공정 동안, 소스 및 드레인 전극의 형성과 활성층의 형성을 위해 하나의 동일한 마스크가 사용될 수 있다. 따라서, TFT의 제조 비용이 감소될 수 있고, TFT를 포함하는 어레이 기판의 제조 비용도 감소될 수 있다.
이후부터, 개시된 기술의 실시예의 목적, 기술적 해결책 및 장점이 보다 명백하게 되도록, 개시된 기술의 실시예가 첨부 도면을 참조하여 상세히 기술될 것이다. 이하에 기술되는 실시예는 개시된 기술의 실시예들의 전부가 아닌 일부분에 불과하고, 따라서 개시된 기술의 사상 및 범위를 벗어나지 않고 기술된 실시예에 기초하여 다양한 수정, 결합 및 변경이 행해질 수 있다는 것에 유의하여야 한다.
제1 실시예
이 실시예에 따르면, 박막 트랜지스터의 제조 방법이 제공된다. 도 2a 내지 도 2e에 도시된 바와 같이, 이 방법은 다음과 같은 단계들을 포함한다.
단계 1에서, 게이트 전극(202), 게이트 절연층(203), 배선층(204) 및 제1 포토레지스트층(205)이 도 2a에 도시된 바와 같이 베이스 기판(201) 상에 순차적으로 형성된다.
이 단계에서, 게이트 전극(202)은 통상의 패터닝 공정으로 게이트 금속층을 패터닝함으로써 얻어질 수 있다. 또한, 베이스 기판(201)은 유리 기판, 플라스틱 기판, 석영 기판 등일 수 있다. 게이트 금속층 및 배선층이 알루미늄, 알루미늄 합금, 구리, 구리 합금, 또는 기타 전도성 물질로 형성될 수 있고, 이 2개의 층이 상이한 전도성 물질로 형성될 수 있다.
단계 2에서, 제1 포토레지스트층(205)이 노멀 노광량보다 많은 제1 노광량으로 노광기(도시 생략) 및 마스크(206)를 사용하여 노광된다. 이어서, 제1 포토레지스트층이 현상된다.
마스크(206)는 박막 트랜지스터(TFT)의 소스 전극을 형성하기 위한 소스 영역(207A), TFT의 드레인 전극을 형성하기 위한 드레인 영역(207B), 및 소스 영역(207A)과 드레인 영역(207B) 사이에 제공되고 박막 트랜지스터의 채널 영역(208)에 대응하는 슬릿(209)을 가진다. 슬릿(209)의 폭 L은 노광기의 분해능보다 작다.
여기서, "노멀 노광량(normal exposure amount)"이라는 어구와 "노멀 크기의 패턴(normal size pattern)"이라는 어구가 정의된다. 패턴의 최단 단면의 길이가 노광기의 분해능 또는 패터닝 공정의 임계 치수보다 작지 않은 경우, 그 패턴은 "노멀 크기의 패턴"이라고 할 수 있다. 노광량이 정확히 노멀 크기의 패턴에 대응하는 포토레지스트 패턴이 완전히 노광될 수 있게 하는 경우, 그 노광량은 "노멀 노광량"이라고 할 수 있다. 노멀 노광량은 상이한 포토레지스트 물질에 대해 상이할 수 있지만, 발명적인 행위가 이루어지지 않은 테스트에서 종래의 방법들 중 임의의 방법을 통해 결정될 수 있으며, 이러한 방법들은 간단함을 위해 여기에서는 생략되어 있다. 포토레지스트는, 원하는 바에 따라, 포지티브형 또는 네거티브형일 수 있다.
도 2b에서, 소스 영역(207A)과 드레인 영역(207B) 사이에 제공되고 형성될 박막 트랜지스터의 채널 영역(208)에 대응하는 슬릿(209)의 폭 L이 노광기의 분해능보다 작고, 슬릿(209)은 노멀 크기의 패턴이 아니라 일반적이지 않은 크기의 패턴이다. 노광 광(exposure light)이 슬릿(209)을 통과할 때, 광은 회절하고 그의 세기가 감소된다. 따라서, 노광 공정에서 노멀 노광량이 이용되는 경우 슬릿(209)에 대응하는 영역에 있는 포토레지스트가 불완전하게 노광될 것인 반면, 노멀 노광량보다 많은 노광량이 이용되는 경우 슬릿(209)에 대응하는 영역에 있는 포토레지스트가 완전히 노광될 수 있다. 이 단계에서, 노광 공정에서 슬릿(209)에 대응하는 영역에 있는 포토레지스트가 완전히 노광되도록 노멀 노광량보다 많은 제1 노광량이 이용되고, 그에 따라 소스 및 드레인 전극을 형성하기 위한 원하는 포토레지스트 패턴이 이후의 현상 공정에서 제1 포토레지스트층(205)에 형성될 수 있다. 도 2b에서, 제1 포토레지스트층(205)에서의 음영된 부분은 노광되는 부분을 나타낸다.
단계 3에서, 도 2c에 도시된 바와 같이, 노광되고 현상된 제1 포토레지스트층을 에치 마스크로서 사용하여 소스 전극(210A) 및 드레인 전극(210B)을 형성하도록 배선층(204)이 패터닝된다. 이어서, 패터닝된 배선층을 노출시키도록 제1 포토레지스트층이 제거된다.
단계 4에서, 도 2d에 도시된 바와 같이, 반도체층(211) 및 제2 포토레지스트층(212)이 패터닝된 배선층 상에 순차적으로 형성된다. 이어서, 불완전 노광 영역(부분적으로 노광된 영역)(213)이 마스크(206)의 슬릿(209)에 대응하는 영역 내의 제2 포토레지스트층(212)에 형성되도록 제1 노광량보다 적은 제2 노광량으로 노광기 및 마스크(206)를 사용하여 제2 포토레지스트층(212)이 노광된다. 또한, 마스크(206)의 슬릿(209) 이외의 다른 패턴에 대응하는, 제2 포토레지스트층(212)의 불완전 노광 영역(213) 이외의 영역은 완전하게 노광된다. 도 2d에서, 제2 포토레지스트층(212)에서의 음영된 부분은 노광되는 부분을 나타낸다.
이 단계에서, 제1 노광량보다 적은 제2 노광량이 이용되고(예컨대, 노멀 노광량이 이용되고), 마스크(206)의 슬릿(209)을 통과하는 노광 광의 세기가 단계 2와 비교하여 감소된다. 이 경우에, 슬릿(209)에 대응하는 제2 포토레지스트층(212)의 영역이 불완전하게 노광되어 불완전한 노광 영역이 형성되며, 동시에, 마스크(206)의 슬릿(209) 이외의 패턴에 대응하는, 제2 포토레지스트층(212)의 불완전한 노광 영역(213) 이외의 다른 영역은 완전히 노광될 수 있다. 이어서, 반도체층 패턴을 형성하기 위한 원하는 포토레지스트 패턴을 얻도록 노광된 제2 포토레지스트층이 현상된다.
단계 5에서, 도 2e에 도시된 바와 같이, 채널 영역(208), 소스 전극(210A) 및 드레인 전극(210B)을 덮고 있는 활성층(214)을 형성하기 위해, 노광되고 현상된 제2 포토레지스트층을 에치 마스크로서 사용하여 반도체층이 패터닝된다.
이 단계에서, 노광되고 현상된 제2 포토레지스트층의 불완전한 노광 영역이 현상 후에 남아 있기 때문에, 반도체층(211)의 패터닝 동안 불완전 노광 영역에 남아 있는 포토레지스트에 의해 채널 영역(208)에 대응하는 반도체층(211)의 영역이 에칭 제거되는 것을 막는다. 따라서, 채널 영역(208)에 대응하는 반도체층(211)의 영역이 패터닝되지 않고, 원하는 패턴을 갖는 활성층(214)이 얻어진다.
이 실시예에서의 하부 게이트 및 하부 오믹컨택을 갖는 TFT의 제조 방법에 따르면, 소스 및 드레인 전극이 노광기의 분해능보다 작은 폭을 갖는 슬릿을 포함하는 마스크를 사용하고 노광량을 증가시켜 형성될 수 있다.
또한, 동일한 마스크를 사용하고 노광량을 감소시켜 반도체층을 패터닝하기 위한 포토레지스트층에 채널 영역에 대응하는 불완전 노광 영역이 형성될 수 있고, 반도체층의 패터닝 동안, 불완전 노광 영역에 남아 있는 포토레지스트에 의해 채널 영역의 반도체층이 에칭 제거되는 것을 막고, 따라서 원하는 패턴을 갖는 활성층이 형성될 수 있다. 이 방법에서, 소스 및 드레인 전극을 형성하고 활성층을 형성하기 위한 동일한 마스크[즉, 마스크(206)]가 사용되고, 따라서 제조 비용이 감소될 수 있다.
하나의 예에서, 노광기의 분해능이 4 μm일 때 마스크의 슬릿의 폭이 1.7μm 내지 3.5 μm일 수 있다. 그러나 마스크의 슬릿의 폭이 상기한 크기로 제한되지 않으며, 노광기의 분해능 및 형성될 TFT의 채널 길이에 따라 선택될 수 있다.
또한, 앞서 기술한 반도체층(211)이 비정질 실리콘, 유기 반도체 물질, 산화물 반도체 물질, 저온 다결정 실리콘 등과 같은 반도체 물질로 이루어질 수 있다. 이 실시예에서, 반도체층(211)을 형성하는 물질이 제한되지 않고, 형성될 TFT의 특성에 따라 선택될 수 있다.
제2 실시예
이 실시예에 따르면, 어레이 기판의 제조 방법이 제공된다. 이 방법은 다음과 같은 단계들을 포함한다.
단계 1에서, 도 3a에 도시된 바와 같이, 제1 실시예에 따른 방법을 사용함으로써 TFT가 베이스 기판(301) 상에 제공된다. TFT는 게이트 전극(302), 게이트 절연층(303), 소스 전극(304A), 드레인 전극(304B) 및 활성층(305)을 포함한다. 이어서, 패시베이션층(306)이 활성층 상에 형성된다.
이 TFT는 픽셀의 스위칭 소자로서 사용될 수 있다.
단계 2에서, 도 3b에 도시된 바와 같이, TFT의 드레인 전극(304B)을 노출시키도록 비아 홀(307)이 패시베이션층(306) 및 활성층(305)에 형성된다.
단계 3에서, 도 3c에 도시된 바와 같이, 패시베이션층(306) 상에 비아 홀(307)을 통과하는 픽셀 전극(308)이 형성된다. 비아 홀(307)을 통해, 픽셀 전극(308)이 드레인 전극(304B)과 전기적으로 연결된다.
이 실시예에서, 제1 실시예에 따른 방법에 의해 어레이 기판의 TFT가 제조된다. TFT의 제조 공정 동안, 소스 및 드레인 전극을 형성하고 활성층을 형성하는 데 동일한 마스크가 사용된다. 따라서, TFT의 제조 비용이 감소될 수 있고, TFT를 포함하는 어레이 기판의 제조 비용도 감소될 수 있다.
제3 실시예
이 실시예에 따르면, 상부 게이트 및 하부 오믹컨택을 갖는 TFT의 제조 방법이 제공된다. 도 4a에 도시된 바와 같이, 이 방법은 다음과 같은 단계들을 포함한다.
단계 1에서, 소스 전극(402A) 및 드레인 전극(402B)이 베이스 기판(401) 상에 제공된다.
단계 2에서, 패터닝된 활성층(403)이 소스 전극(402A) 및 드레인 전극(402B)을 갖춘 베이스 기판(401) 상에 형성된다.
제1 실시예에 따른 방법을 사용하여 소스 전극(402A), 드레인 전극(402B) 및 패터닝된 활성층(403)이 형성될 수 있다. 방법이 제1 실시예에 기술되어 있기 때문에, 이에 대한 상세한 기재가 간단함을 위해 생략되어 있다. 유사하게, 베이스 기판, 소스 및 드레인 전극, 활성층에 대한 물질이 원하는 바에 따라 독립적으로 선택될 수 있다.
단계 3에서, 게이트 절연층(404) 및 게이트 전극(405)은 활성층(403) 상에 순차적으로 형성된다. 이 단계에서, 게이트 전극의 형성이 종래의 공정에 의해 달성될 수 있다.
종래에는 상부 게이트 및 하부 오믹컨택을 갖는 TFT를 제조하는 동안 동일한 마스크를 사용하여 소스 및 드레인 전극의 형성 및 활성층의 형성이 완료될 수 없었다. 그러나 이 실시예에 따른 상부 게이트 및 하부 오믹컨택을 갖는 TFT의 제조 공정 동안에는, 제1 실시예에 따른 방법이 사용되었기 때문에 소스 및 드레인 전극의 형성 및 활성층의 형성이 동일한 마스크를 이용하여 완료될 수 있다. 따라서, 이 실시예에 따라, 상부 게이트 및 하부 오믹컨택을 갖는 TFT의 제조 비용이 감소될 수 있다.
제4 실시예
이 실시예에 따르면, 어레이 기판의 제조 방법이 제공된다. 도 4b에 도시된 바와 같이, 이 방법은 다음과 같은 단계들을 포함한다.
단계 1에서, 제3 실시예에 따른 방법을 사용함으로써 상부 게이트 및 하부 오믹컨택을 갖는 TFT가 베이스 기판(401) 상에 제공된다. TFT는 베이스 기판(401)으로부터 소스 전극(402A) 및 드레인 전극(402B), 활성층(403), 게이트 절연층(404), 및 게이트 전극(405)의 순서로 포함한다. 이어서, 패시베이션층(406)이 TFT 상에 형성된다. 이 TFT는 픽셀의 스위칭 소자로서 사용될 수 있다.
단계 2에서, TFT의 드레인 전극(402B)을 노출시키도록 패시베이션층(406), 게이트 절연층(404) 및 활성층(403)에 비아 홀(407)이 제공된다.
단계 3에서, 패시베이션층(406) 상에 비아 홀(407)을 통과하는 픽셀 전극(408)이 제공된다. 픽셀 전극(408)은 비아 홀(407)에 의해 드레인 전극(402B)과 전기적으로 연결된다.
이 실시예에서, TFT가 상기 실시예들에 따른 방법을 사용하여 제조되기 때문에, TFT의 제조 비용이 감소될 수 있고, 따라서 이 TFT를 포함하는 어레이 기판의 제조 비용이 감소될 수 있다.
이 실시예에 따른 방법은 액정 디스플레이, 유기 전계발광 디스플레이, 전자 종이 디스플레이 등에 적용될 수 있다.
제5 실시예
이 실시예에 따르면, 디스플레이 장치가 제공된다. 예를 들어, 디스플레이 장치는 제1 또는 제3 실시예에 따른 방법에 의해 제조된 박막 트랜지스터를 픽셀의 스위칭 소자로서 이용한다. 예를 들어, 디스플레이 장치는 액정 디스플레이, 유기 전계발광 디스플레이, 전자 종이 디스플레이 등일 수 있다.
위에서 기술한 실시예가 본 개시된 기술을 제한하는 것이 아니라 설명하기 위한 것임을 알아야 한다. 본 개시된 기술이 바람직한 실시예를 참조하여 본 명세서에 상세히 기술되어 있지만, 당업자는 본 개시된 기술이 수정될 수 있고 기술적 특징의 일부가 본 개시된 기술의 사상 및 범위를 벗어나지 않고 등가적으로 치환될 수 있다는 것을 이해하여야 한다.

Claims (7)

  1. 박막 트랜지스터의 제조 방법으로서,
    서로 이격된 소스 전극 및 드레인 전극이 형성되도록, 상기 소스 및 드레인 전극의 형성 동안 보통의 노광량보다 많은 제1 노광량으로 노광기 및 마스크를 사용하여 배선층을 패터닝하는 단계;
    상기 패터닝된 배선층 상에 반도체층을 형성하는 단계; 및
    활성층이 형성되도록 상기 제1 노광량보다 작은 제2 노광량으로 상기 노광기 및 상기 마스크를 사용하여 상기 반도체층을 패터닝하는 단계
    를 포함하고,
    상기 마스크는 상기 소스 전극을 형성하기 위한 소스 영역, 상기 드레인 전극을 형성하기 위한 드레인 영역, 및 상기 소스 영역과 상기 드레인 영역 사이에 제공된 슬릿을 포함하고, 상기 슬릿의 폭은 상기 노광기의 분해능보다 작은 박막 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 소스 및 드레인 전극의 형성 이전에,
    베이스 기판 상에 게이트 전극을 형성하는 단계; 및
    상기 게이트 전극을 갖는 상기 베이스 기판 상에 게이트 절연층을 형성하는 단계
    를 더 포함하고,
    상기 소스 전극 및 상기 드레인 전극은 상기 게이트 절연층 상에 형성되는 박막 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 활성층 상에 게이트 절연층을 형성하는 단계; 및
    상기 게이트 절연층 상에 게이트 전극을 형성하는 단계
    를 더 포함하는 박막 트랜지스터의 제조 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 노광기의 분해능이 4 μm일 때 상기 마스크의 상기 슬릿의 폭은 1.7μm 내지 3.5 μm인 박막 트랜지스터의 제조 방법.
  5. 제1항에 있어서,
    상기 반도체층은 비정질 실리콘, 유기 반도체 물질, 산화물 반도체 물질 또는 저온 다결정 실리콘으로 이루어지는 박막 트랜지스터의 제조 방법.
  6. 어레이 기판의 제조 방법에 있어서,
    제1항에 따른 방법을 사용하여 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터 상에 패시베이션층을 형성하는 단계;
    상기 박막 트랜지스터의 드레인 전극을 노출시키기 위해 상기 패시베이션층에 비아 홀을 형성하는 단계; 및
    상기 비아 홀을 통해 상기 패시베이션층 상에 픽셀 전극을 형성하는 단계
    를 포함하는 어레이 기판이 제조 방법.
  7. 삭제
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