JP2012253350A - 薄膜トランジスタ及びアレイ基板の製造方法 - Google Patents

薄膜トランジスタ及びアレイ基板の製造方法 Download PDF

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Abstract

【課題】従来のボトムゲートのトップコンタクト構造の薄膜トランジスタを製造する時、使用されるマスクの数が多いので、該薄膜トランジスタの製造コストが高くなる。
【解決手段】ソース・ドレイン電極及びパターニングされた活性層を製造するためのマスクに、チャンネル領域に対応する幅が露光装置の分解能より小さいスリットを形成し、露光量を大きくすることで、ソース・ドレイン電極を通常に形成でき、さらに該マスクを用い、露光量を小さくすることで、所望形状の活性層を形成できる。
【選択図】図２Ｂ

Description

本発明は、薄膜トランジスタ及びびアレイ基板の製造方法に関する。
ＴＦＴ−ＬＣＤ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ−Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ、薄膜トランジスタ液晶ディスプレイ）は、常用のフラットパネル表示製品であり、製造コストの低減は、その技術革新の重要な方面である。
ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）は、ＴＦＴ−ＬＣＤアレイ基板の重要部分であり、一般的に、図１Ａに示すようなボトムゲートのトップコンタクト構造を用いる。図１Ａに示したＴＦＴは、基板１１に下から上へとゲート電極１２、ゲート絶縁層１３、活性層１５、ソース電極１４Ａ及びドレイン電極１４Ｂをこの順に形成する。
発明者は、図１Ａに示すようなＴＦＴを用いる従来技術において少なくとも以下の問題があることを発見した。即ち、ゲート電圧を印加することによって活性層に生じるキャリヤの導通層は、ゲート絶縁層と活性層の界面に位置するので、電子（キャリヤ）は活性層を２回透過しないと、ソース電極とドレイン電極との間に伝送できないので、ＴＦＴの導電性に影響を与える。
また、図１Ｂに示すようなボトムゲートのボトムコンタクト構造のＴＦＴを用いると、導通される時、電子（キャリヤ）がソース電極１４Ａからドレイン電極１４Ｂに伝送されるに必要な距離は、１つのチャネルの長さのみであり、電子がボトムゲートのトップコンタクト構造のＴＦＴでの移動距離より短い。よって、ＴＦＴの導電性に与えられる影響が避けられる。
ところが、ボトムゲートのボトムコンタクト構造のＴＦＴを製造する時、従来のボトムゲートのトップコンタクト構造のＴＦＴを製造する時に用いられる４回マスク技術（ソース・ドレイン電極を形成する時、及び活性層をパターニングする時は、一つのマスクを共用する）を用いることができず、余計に他の一つのマスクを設計する必要があった。即ち、ソース・ドレイン電極を形成する時、及び活性層をパターニングする時は、異なるマスクを用いる必要があった。マスクの価格が非常に高いので、余計に他の一つのマスクを設計することは、ＴＦＴの製造コストの向上を招いた。
本発明の実施例は、ボトムゲートのボトムコンタクト構造のＴＦＴの製造コストを低下できる薄膜トランジスタ及びアレイ基板の製造方法を提供する。
本発明の一実施例は、薄膜トランジスタを製造する工程において、互いに間隔をあけたソース電極及びドレイン電極を形成するように、露光装置及びマスクを用いて、通常露光量より大きい第一の露光量で、配線層に対してパターニングする工程と、前記パターニングを行った後の配線層に半導体層を形成する工程と、活性層を形成するように、前記露光装置及び前記マスクを用いて、前記第一の露光量より小さい第二の露光量で、前記半導体層に対してパターニングする工程と、を備え、前記マスクは、前記ソース電極を形成するためのソース領域と、前記ドレイン電極を形成するためのドレイン領域と、前記ソース領域と前記ドレイン領域との間に位置するスリットとを有し、前記スリットの幅は露光装置の分解能より小さいことを特徴とする薄膜トランジスタの製造方法を提供する。
本発明の他の実施例は、上記方法で製造された薄膜トランジスタ上にパッシベーション層を形成する工程と、前記薄膜トランジスタの前記ドレイン電極を露出するように、前記パッシベーション層にビアホールを形成する工程と、前記パッシベーション層及び前記ビアホールに画素電極を形成する工程と、を備えるアレイ基板の製造方法を提供する。
本発明の更に他の実施例は、薄膜トランジスタを形成するためのマスクであって、前記ソース電極を形成するためのソース領域と、前記ドレイン電極を形成するためのドレイン領域と、前記ソース領域と前記ドレイン領域との間のスリットと、を備え、前記スリットの幅は該マスク板を用いた露光装置の分解能より小さいことを特徴とする薄膜トランジスタを形成するためのマスクを提供する。
本発明の実施例に係る薄膜トランジスタ及びアレイ基板の製造方法によれば、ボトムゲートのボトムコンタクト構造のＴＦＴのソース・ドレイン電極を形成する時、及び活性層をパターニングする時は、一つのマスクを共用することができるので、ボトムゲートのボトムコンタクト構造のＴＦＴの製造コストを低減し、さらに、ボトムゲートのボトムコンタクト構造のＴＦＴを用いるアレイ基板の製造コストも低減することができる。
以下、本発明の実施例又は従来技術における技術案をより明確に説明するために、実施例又は従来技術の記載に用いられる図面を簡単に説明する。
従来技術に係るボトムゲートのトップコンタクト構造のＴＦＴの断面概略図である。 従来技術に係るボトムゲートのボトムコンタクト構造のＴＦＴの断面概略図である。 本発明の実施例１に係るＴＦＴ製造方法のプロセスを示す断面概略図である。 本発明の実施例１に係るＴＦＴ製造方法のプロセスを示す断面概略図である。 本発明の実施例１に係るＴＦＴ製造方法のプロセスを示す断面概略図である。 本発明の実施例１に係るＴＦＴ製造方法のプロセスを示す断面概略図である。 本発明の実施例１に係るＴＦＴ製造方法のプロセスを示す断面概略図である。 本発明の実施例２に係るアレイ基板製造方法のプロセスを示す一部の断面概略図である。 本発明の実施例２に係るアレイ基板製造方法のプロセスを示す一部の断面概略図である。 本発明の実施例２に係るアレイ基板製造方法のプロセスを示す一部の断面概略図である。 本発明の実施例３に係る方法で製造されたトップゲートのボトムコンタクト構造のＴＦＴの断面概略図である。 本発明の実施例４に係る方法で製造されたアレイ基板の一部の断面概略図である。
本発明の実施例に係る薄膜トランジスタの製造方法は、薄膜トランジスタを形成する工程において、互いに間隔を空けるソース電極及びドレイン電極を形成するように、露光装置及びマスクを用いて、通常の露光量より大きい第一の露光量で、配線層に対してパターニングする工程と、前記パターニングを行った配線層に半導体層を形成する工程と、活性層を形成するように、前記露光装置及び前記マスクを用いて、前記第一の露光量より小さい第二の露光量で、前記半導体層に対してパターニングする工程とを備え、前記マスクは、前記ソース電極を形成するためのソース領域と、前記ドレイン電極を形成するためのドレイン領域と、前記ソース領域と前記ドレイン領域との間のスリットとを有し、前記スリットの幅は露光装置の分解能より小さい。
さらに、本実施例に係るアレイ基板の製造方法は、上述の方法で製造された薄膜トランジスタにパッシベーション層を形成する工程と、前記薄膜トランジスタの前記ドレイン電極を露出するように、前記パッシベーション層にビアホールを形成する工程と、前記パッシベーション層及び前記ビアホールに画素電極を形成する工程と、を備える。
本発明の実施例に係る薄膜トランジスタ及びアレイ基板の製造方法は、ＴＦＴを製造する時、ソース・ドレイン電極及びパターニングされた活性層を形成するマスクに、チャンネル領域に対応する幅が露光装置の分解能より小さいスリットを有し、露光量を大きくすることで、ソース・ドレイン電極を形成するフォトレジストにソース・ドレイン電極パターンを通常に形成できる。
また、露光量を小さくすることで、半導体層をパターニングするフォトレジストに、チャンネル領域に対するハーフ露光領域を形成することができる。このハーフ露光領域はチャンネル領域における半導体層がエッチングされることを阻止し、所望形状の活性層を形成した。上述方法によって、ボトムゲートのボトムコンタクト構造のＴＦＴのソース・ドレイン電極及びパターニングされる活性層を形成する時、一つのマスクを共用したので、ボトムゲートのボトムコンタクト構造のＴＦＴの製造コストが低減され、ボトムゲートのボトムコンタクト構造のＴＦＴを用いるアレイ基板の製造コストも低減された。
以下、本発明の実施例における図面を参照しながら、本発明の実施例に係る技術案を明確で完全に説明する。なお、ここで記載された実施例は、本発明の実施例の一部に過ぎず、全ての実施例ではない。当業者が本発明の実施例により創造的労働をしない前提で得られる他の全ての実施例も、本発明の保護範囲に属する。
実施例１
本実施例は、薄膜トランジスタ（ＴＦＴ）の製造方法を提供する。図２Ａ〜２Ｅに示すように、該方法は以下のステップを備える。
ステップ１：図２Ａに示すように、ベース基板２０１にゲート電極２０２、ゲート絶縁層２０３、配線層２０４及び第一のフォトレジスト層２０５をこの順に形成する。
該ステップでは、ゲート電極２０２は、通常のパターニング法によって、形成されたゲート金属層をパターニングすることで形成される。ベース基板２０１は、ガラス基板、プラスチック基板、石英基板等であってもよい。配線層はソース・ドレイン電極を形成するために用いられる。ゲート金属層及び配線層はそれぞれ異なる材料を用いてもよい。材料として、例えば、アルミニウム、アルミニウム合金、銅、銅合金等の導電材料であってもよい。
ステップ２：図２Ｂに示すように、露光装置及びマスク２０６を用いて、通常の露光量より大きい第一の露光量で、前記第一のフォトレジスト層２０５に対して露光する。
該マスク２０６は、薄膜トランジスタのソース電極を形成するためのソース領域２０７Ａと、薄膜トランジスタのドレイン電極を形成するためのドレイン領域２０７Ｂとを有し、ソース領域２０７Ａとドレイン領域２０７Ｂとの間に、薄膜トランジスタのチャンネル領域２０８に対応するスリット２０９を有する。該スリット２０９の幅Ｌは露光装置の分解能より小さい。
通常の露光量とは、マスクにおける、通常寸法のパターンに対応するフォトレジストパターンをちょうど完全に露光する露光量を言う。通常寸法のパターンとは、該パターンの最小横断面の長さが露光装置の分解能、又は該パターニング工程における重要な寸法（Ｃｒｉｔｉｃａｌ Ｄｉｍｅｎｓｉｏｎ）より小さくないパターンを言う。該通常の露光量はフォトレジスト材料によって異なる可能性があるが、創造的労働をする必要なく、通常の実験方法のいずれかで確定できるので、ここでは言及しない。フォトレジストは、必要によってポジティブ又はネガティブを採用してもよい。
マスク２０６における、ソース領域２０７Ａとドレイン領域２０７Ｂとの間の、薄膜トランジスタのチャンネル領域２０８に対応するスリット２０９は、幅Ｌが露光装置の分解能より小さい。即ち、該スリット２０９は通常寸法ではないパターンである。光線が該スリット２０９を透過する時に回折現象を生じ、光線強度が弱くなる。よって、通常の露光量の光でスリット２０９が対応する領域に対して露光する時、不完全露光が生じてしまうが、通常の露光量より大きい光で該第一のフォトレジスト層２０５に対して露光する時、該第一のフォトレジスト層２０５における該スリット２０９に対応する領域が完全に露光され、フォトレジストを現像する工程において所望のフォトレジストパターンが得られる。これによって、第一のフォトレジスト層２０５にソース・ドレイン電極のパターンを通常に形成できる。図２Ｂにおいて、第一のフォトレジスト層２０５におけるハッチング部分が露光される部分を示す。
ステップ３：露光・現像後の前記第一のフォトレジスト層をエッチング用マスクとして、前記配線層に対してパターニングして、図２Ｃに示すようなソース電極２１０Ａ及びドレイン電極２１０Ｂを形成する。そして、第一のフォトレジストを剥離し、パターニング後の配線層を露出する。
ステップ４：図２Ｄに示すように、パターニングを行った前記配線層に、半導体層２１１及び第二のフォトレジスト層２１２をこの順に形成する。そして、前記露光装置及び前記マスク２０６を用いて、前記第一の露光量より小さい第二の露光量で前記第二のフォトレジスト層２１２に対して露光し、前記第二のフォトレジスト層２１２における、マスク２０６の前記スリット２０９に対応する領域にハーフ露光（又は一部露光）領域２１３を形成し、前記第二のフォトレジスト層２１２における、前記ハーフ露光領域２１３以外の前記マスク２０６のパターンに対応する領域を完全に露光する。図２Ｄにおいて、第二のフォトレジスト層２１２におけるハッチング部分が露光される部分を示す。
ステップ２に対して、露光量を小さくすることで、例えば、通常の露光量を用いることで、マスク２０６の前記スリット２０９を透過する光線の強度を弱くして、第二のフォトレジスト層２１２における、該スリット２０９に対応する領域が不完全露光され、ハーフ露光領域が形成されるとともに、第二のフォトレジスト層２１２における、該ハーフ露光領域以外のマスク２０６におけるパターンに対応する領域が完全に露光される。これによって、露光後のフォトレジストを現像した後、形成しようとする半導体層に対応するフォトレジストパターンが得られる。
ステップ５：図２Ｅに示すように、露光・現像後の前記第二のフォトレジスト層をエッチング用マスクとして、前記半導体層２１１に対してパターニングすることで、前記チャンネル領域２０８、前記ソース電極２１０Ａ及び前記ドレイン電極２１０Ｂを覆う活性層２１４が形成される。
露光・現像後の第二のフォトレジスト層におけるハーフ露光領域に対応する領域で、一部のフォトレジストが除去されないので、半導体層２１１に対してパターニングする時、該半導体層２１１のチャンネル領域に対応する領域が遮蔽され、該領域がパターニングされず、所望形状の活性層２１４が形成される。
本実施例に係るボトムゲートのボトムコンタクト構造ＴＦＴの製造方法では、まず、露光量を大きくし、幅が露光装置の分解能より小さいスリットを有するマスクを用いて、ソース・ドレイン電極を通常に形成できる。さらに、該マスクを用い、露光量を小さくすることで、半導体層に対してパターニングするためのフォトレジストに、チャンネル領域に対応するハーフ露光領域を形成できる。該フォトレジスト層を現像して半導体層に対してパターニングする時、該ハーフ露光領域に対応する除去されなかったフォトレジストは、チャンネル領域における半導体層がエッチングされることを阻止できるので、所望形状の活性層が形成される。上述方法では、ソース・ドレイン電極を形成する時、及び活性層に対してパターニングする時は、一つのマスクを共用したので、ボトムゲートボトムコンタクト構造のＴＦＴの製造コストが低下された。
実験によって分かるように、露光装置の分解能が４μｍである時、上述マスクのスリットの幅が１．７μｍ〜３．５μｍであってもよい。なお、上述マスクのスリットの幅は上記寸法に限らず、露光装置の分解能及び製造されるＴＦＴのチャンネルの長さによって適当に調整できる。
また、上述ＴＦＴの半導体層の材料は、非結晶シリコン、有機半導体材料、酸化物半導体材料及び低温多結晶シリコンのいずれかであってもよい。本実施例の方法は、具体的な材料に限らない。ＴＦＴ素子の性能に対する要求によって、異なる材料の半導体層を選択することができる。
実施例２
本実施例は、アレイ基板の製造方法を提供する。該方法は以下のステップを備える。
ステップ１：図３Ａに示すように、実施例１の方法で基板３０１にＴＦＴを製造する。該ＴＦＴは、ゲート電極３０２、ゲート絶縁層３０３、ソース電極３０４Ａ、ドレイン電極３０４Ｂ及び活性層３０５を備える。そして、活性層３０５にパッシベーション層３０６を形成する。
該ＴＦＴは、例えば画素のスイッチング素子に用いられる。
ステップ２：図３Ｂに示すように、前記ＴＦＴのドレイン電極３０４Ｂを露出するように、前記パッシベーション層３０６及び対応する活性層３０５にビアホール３０７を形成する。
ステップ３：図３Ｃに示すように、前記パッシベーション層３０６及び前記ビアホール３０７に画素電極３０８を形成する。画素電極３０８は該ビアホール３０７を介してドレイン電極３０４Ｂに電気的に接続される。
本実施例に係るアレイ基板の製造方法は、実施例１の方法でＴＦＴを製造する。ＴＦＴを製造する工程において、ソース・ドレイン電極の形成及び活性層のパターニングに一つのマスクを共用したので、ＴＦＴの製造コストが低減されるとともに、該ＴＦＴを用いたアレイ基板の製造コストも低減された。
実施例３
本実施例は、トップゲートのボトムコンタクト構造のＴＦＴの製造方法を提供する。図４Ａに示すように、該方法は以下のステップを備える。
ステップ１：基板４０１にソース電極４０２Ａ及びドレイン電極４０２Ｂを形成する。
ステップ２：ソース電極４０２Ａ及びドレイン電極４０２Ｂが形成されたベース基板４０１に、パターニングされた活性層４０３を形成する。ソース・ドレイン電極及びパターニングされた活性層の形成は、実施例１に記載のソース・ドレイン電極及びパターニングされた活性層の形成方法を用いる。この方法に関して、既に実施例１に詳しく説明したので、ここで言及しない。
ステップ３：パターニングされた活性層４０３に、ゲート絶縁層４０４及びゲート電極４０５をこの順に形成する。同様に、ここで、通常のパターニング技術によってゲート電極を形成してもよい。
従来技術は、トップゲートのボトムコンタクト構造のＴＦＴを製造する時、同一のマスクによってソース・ドレイン電極及びパターニングされた活性層を形成することができなかった。これに対して、上記のトップゲートのボトムコンタクト構造のＴＦＴの製造方法は、実施例１のソース・ドレイン電極及びパターニングされた活性層の形成方法を用いるので、ソース・ドレイン電極及びパターニングされた活性層を形成する時、一つのマスクを共用することができ、該トップゲートのボトムコンタクト構造のＴＦＴの製造コストが低減された。
実施例４
本実施例は、アレイ基板の製造方法を提供する。図４Ｂに示すように、該方法は以下のステップを備える。
ステップ１：実施例３に記載の方法で基板４０１にトップゲートのボトムコンタクト構造のＴＦＴを製造する。該ＴＦＴは、基板４０１に、下から上へとソース電極４０２Ａ、ドレイン電極４０２Ｂ、活性層４０３、ゲート絶縁層４０４及びゲート電極４０５をこの順に備える。そして、該ＴＦＴにパッシベーション層４０６を形成する。該ＴＦＴは画素のスイッチング素子に用いられる。
ステップ２：該ＴＦＴのドレイン電極４０２Ｂを露光するように、パッシベーション層４０６及び対応するゲート絶縁層４０４、活性層４０３にビアホール４０７を形成する。
ステップ３：パッシベーション層４０６及びビアホール４０７に画素電極４０８を形成する。画素電極４０８は該ビアホール４０７を介してドレイン電極４０２Ｂに電気的に接続される。
本実施例に係るアレイ基板の製造方法は、実施例３に記載の方法でＴＦＴを製造するので、ＴＦＴの製造コストが低減されるとともに、該ＴＦＴを用いたアレイ基板の製造コストも低減下された。
本発明の実施例は、主に液晶ディスプレイや、有機ＥＬ発光ディスプレイや、電子ペーパーディスプレイ等の製造に用いられる。
実施例５
本実施例は表示装置を提供し、製造工程において、上記の実施例１又は３に記載の方法で、例えば画素のスイッチング素子とする薄膜トランジスタ製造する。該表示装置は、例えば、液晶ディスプレイ、有機ＥＬ発光ディスプレイ及び電子ペーパーディスプレイ等を含む。
以上は、本発明の具体的な実施形態に過ぎない。本発明の保護範囲はそれに限らない。当業者が本発明に開示された技術範囲内で想到できる改善や変更は、本発明の保護範囲に入る。よって、本発明の保護範囲は前述の特許請求の範囲を基準とする。
１１、２０１、３０１、４０１ 基板
１２、２０２、３０２、４０５ ゲート電極
１３、２０３、３０３、４０４ ゲート絶縁層
１４Ａ、２１０Ａ、３０４Ａ、４０２Ａ ソース電極
１４Ｂ、２１０Ｂ、３０４Ｂ、４０２Ｂ ドレイン電極
１５、２１４、３０５、４０３ 活性層
２０４ 配線層
２０５ フォトレジスト層
２０６ マスク
２０７Ａ ソース領域
２０７Ｂ ドレイン領域
２０８ チャンネル領域
２０９ スリット
２１１ 半導体層
２１２ 第二のフォトレジスト層
２１３ ハーフ露光領域
３０６、４０６ パッシベーション層
３０７、４０７ ビアホール
３０８、４０８ 画素電極

Claims (7)

  1. 薄膜トランジスタの製造方法であって、
    ソース電極及びドレイン電極を製造する工程において、互いに間隔を空けたソース電極及びドレイン電極を形成するように、露光装置及びマスクによって、通常の露光量より大きい第一の露光量で配線層に対してパターニングする工程と、
    前記パターニング工程を行った後の配線層に半導体層を形成する工程と、
    活性層を形成するように、前記露光装置及び前記マスクによって、前記第一の露光量より小さい第二の露光量で前記半導体層に対してパターニングする工程と、を備え、
    前記マスクは、前記ソース電極を形成するためのソース領域と、前記ドレイン電極を形成するためのドレイン領域と、前記ソース領域と前記ドレイン領域との間のスリットとを有し、前記スリットの幅は露光装置の分解能より小さいことを特徴とする薄膜トランジスタの製造方法。
  2. 前記ソース電極及びドレイン電極を形成する前に、さらに
    ベース基板にゲート電極を形成する工程と、
    前記ゲート電極が形成された基板にゲート絶縁層を形成する工程と、を備え、
    前記ゲート絶縁層に、前記ソース電極及びドレイン電極が形成されることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  3. 前記活性層にゲート絶縁層を形成する工程と、
    前記ゲート絶縁層にゲート電極を形成する工程と、をさらに備えることを特徴とする請求項１に記載の薄膜トランジスタの製造方法。
  4. 前記露光装置の分解能が４μｍである場合、前記マスクのスリットの幅が１．７μｍ〜３．５μｍであることを特徴とする請求項１〜３のいずれか１項に記載の薄膜トランジスタの製造方法。
  5. 前記半導体層の材料は、非結晶シリコン、有機半導体材料、酸化物半導体材料及び低温多結晶シリコンのいずれか１種であることを特徴とする請求項１〜４のいずれか１項に記載の薄膜トランジスタの製造方法。
  6. アレイ基板の製造方法であって、
    請求項１〜５のいずれか１項に記載の薄膜トランジスタの製造方法で製造された薄膜トランジスタにパッシベーション層を形成する工程と、
    前記薄膜トランジスタの前記ドレイン電極を露光するように、前記パッシベーション層にビアホールを形成する工程と、
    前記パッシベーション層上及び前記ビアホールに画素電極を形成する工程と、を備えることを特徴とするアレイ基板の製造方法。
  7. 薄膜トランジスタを形成するためのマスクであって、
    前記ソース電極を形成するためのソース領域と、
    前記ドレイン電極を形成するためのドレイン領域と、
    前記ソース領域と前記ドレイン領域との間のスリットと、を備え、
    前記スリットの幅は、前記マスクを用いる露光装置の分解能より小さいことを特徴とする薄膜トランジスタを形成するためのマスク。
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