KR20140052005A - 마스크의 수가 감소된 자체 정렬 금속 산화물 ｔｆｔ - Google Patents
마스크의 수가 감소된 자체 정렬 금속 산화물 ｔｆｔ Download PDFInfo
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Abstract
게이트 영역을 규정하는 기판의 전면 위에 불투명 게이트 금속을 위치시키는 단계, 상기 게이트 금속 및 주변 영역 위에 있는 기판의 전면 위에 게이트 유전체 재료를 증착하는 단계, 상기 게이트 유전체 재료 위에 금속 산화물 반도체 재료를 증착하는 단계, 상기 반도체 재료 위에 에칭 방지 재료의 층을 증착하는 단계, 상기 에칭 방지 재료 위에 포토레지스트를 위치시키는 단계로서, 상기 에칭 방지 재료 및 상기 포토레지스트는 선택적으로 제거가능하고, 상기 포토레지스트는 상기 반도체 재료의 층에 아이솔레이션 영역을 규정하는 단계, 상기 에칭 방지 재료의 덮히지 않은 부분을 제거하는 단계, 상기 게이트 금속을 마스크로서 사용하여 상기 포토레지스트를 상기 기판의 후면으로부터 노출시키고 상기 포토레지스트의 노출된 부분을 제거하여 상기 게이트 금속 위에 있고 상기 게이트 금속과 정렬되어 있는 부분을 제외한 에칭 방지 재료의 층을 덮히지 않은 상태로 하는 단계, 상기 반도체 재료의 덮히지 않은 부분을 에칭하여 상기 TFT를 격리하는 단계, 상기 포토레지스트를 사용하고, 상기 에칭 방지 층을 선택적으로 에칭하여 에칭 부분을 상기 게이트 금속 위에 있고 상기 게이트 금속과 정렬된 상태로 하고 상기 반도체 재료에 채널 영역을 규정하는 단계, 상기 에칭 방지 층 및 상기 반도체 재료 위에 도전성 재료를 증착하고 패턴화하여 상기 채널 영역의 양측에 소스 및 드레인 영역을 형성하는 단계에 의해 금속 산화물 TFT를 제조하는 방법이 개시되어 있다.
Description
본 발명은 일반적으로 핵심 정렬 툴을 제거하는 금속 산화물 TFT의 자체 정렬 제조 및 제조 동안 마스크를 감소시키는 것에 관한 것이다.
금속 산화물 박막 트랜지스터(MOTFT)는 액티브 매트릭스 유기 발광다이오드(AMOLED)와 같은 대면적 영역에서 고성능 TFT 백플레인으로서 유리하다. MOTFT는 비정질 상태에서의 높은 이동도 및 낮은 제조 온도로 인해 인기가 높다. 이러한 높은 이동도로 인해 집적 드라이버, 구동 OLED 디스플레이와 같은 고성능을 필요로 하는 영역에 적용할 수 있다. 예를 들어, 여기에 언급되어 통합된, 2008년 7월 23일 출원된 "Active Matrix Light Emitting Display" 표제의 동시 계류중인 미국 특허 출원 번호 12/178,209를 참조할 수 있다. 이러한 비정질 성질로 인해 폴리 실리콘 TFT에 해로운 짧은 범위의 균일성이 나타난다. 이러한 낮은 제조 온도에 의해 MOTFT는 대면적 평판 디스플레이(FPD)에 매력적인데, 그 이유는 이러한 평판 디스플레이가 저가의 기판 위에 제조될 수 있고 심지어 플렉시블 FPD를 얻을 수 있기 때문이다.
일부 남아 있는 문제는 기생 게이트-소스 및 게이트-드레인 커패시턴스를 감소시키는 것이다. 이러한 커패시턴스는 하나의 행의 화소의 수가 정보 컨텐트를 따라 증가하는 경우에, 디스플레이 프레임율과 함께 중요해진다. 게이트와 소스/드레인 영역 사이의 중첩으로 인해 기생 게이트-소스 및 게이트-드레인 커패시턴스가 나타난다. 이러한 중첩은 채널이 온전히 게이트에 의해 제어되는 것을 보장하기 위해 필요하다. 하지만, 과도한 중첩은 큰 기생 커패시턴스를 유발한다. 이러한 중첩의 정도는 게이트층, 채널층과 소스/드레인 금속층의 패턴화 사이의 정렬 기능에 의해 결정된다. 툴 기능으로 인해 어느 정도의 오정렬이 존재할 것인데, 이것 역시 본 방법에 의해 제거될 수 있다. 여기에 언급된 다른 주요 오정렬은 기판 변형(즉, 고온 처리로 인한 유리 기판의 공정 또는 습기 증가, 화학 처리 및 열 처리로 인한 플라스틱 기판의 공정에서의 기판의 변형)으로 인한 것이다. 기본적으로, 이러한 중첩은 최악의 환경에서 게이트와 소스/드레인 금속 사이에 중첩이 존재하도록 설계되어 있다. 저가의 FPD에서, 이러한 기판의 면적은 크고 노출 필드의 크기 역시 크다. 이러한 오정렬은 큰 기판에 대해 비교적 커서 노출 필드를 크게 한다. 큰 중첩 설계는 모든 잠재적 오정렬을 보상하기 위해 필요하여서 큰 기생 중첩 커패시턴스를 유발한다.
보통, 변형으로 인한 오정렬은 노출 필드의 크기에 따라 증가하다. 이러한 변형을 보상하는 하나의 방법은 기판 위의 다수의 노출을 실행한 후에 이러한 다수의 패턴을 함께 스티칭함으로써 노출 필드를 감소시키는 것이다. 그러나 이러한 방법은 보다 낮은 처리량 및 고가의 스티칭으로 인해 제조 단가를 실질상 증가시킨다. 이러한 많은 대면적 적용에서는 유리 또는 플라스틱 기판을 사용한다. 저가로 대면적 위에 TFT를 생성하기 위해서는, 보다 고가의 스테퍼 툴 보다는 프록시미티/프로젝션 얼라이너와 같은 저가의 리소그래픽 툴을 사용하는 것이 유리하다.
큰 기생 커패시턴스로 인해 보다 느린 파형 및 보다 많은 소비 전력이 나타나게 된다. 따라서, 채널이 온전히 게이트에 의해 제어되는 것을 보장하도록 게이트와 소스/드레인 사이에 최소 중첩을 유지하면서 기생 커패시턴스를 감소시키는 것이 중요하다. 또한, 이러한 조건은 기판 변형 및 툴 정렬 기능과 관계없이 큰 기판 면적에 충족되어야 한다.
여기에 언급되는 다른 사항은 TFT의 제조 단가이다. 먼저, TFT의 제조 단가는 제조 공정 동안 사용되는 마스크의 수에 따라 다르다. 리소그래피는 제조 단가의 큰 부분을 차지한다. 따라서, 게이트와 소스/드레인 사이의 자체 정렬을 달성하면서 마스크의 수를 (예를 들어, 4개의 마스크로부터 3개의 마스크로) 감소시키면 전체 비용을 크게 감소시킬 수 있다.
핵심 정렬 단계가 없거나 소수인 자체 정렬된 공정을 갖는 것이 매우 유리하다.
따라서, 본 발명의 목적은 자체 정렬된 금속 산화물 TFT의 새롭고 향상된 방법을 제공하는 것이다.
본 발명의 다른 목적은 아무런 핵심 정렬 툴 또는 단계를 포함하지 않고 최소의 공정 단계를 사용하는 새롭고 향상된 금속 산화물 TFT의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 감소된 수의 마스크를 사용하는 자체 정렬된 금속 산화물 TFT의 새롭고 향상된 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 전극간 커패시턴스가 감소된 자체 정렬된 금속 산화물 TFT의 새롭고 향상된 제조 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 전극간 커패시턴스가 감소된 새롭고 향상된 비정질 금속 산화물 TFT를 제공하는 것이다.
간략하게, 본 발명의 바람직한 실시형태에 따른 본 발명의 바람직한 목적을 달성하기 위해, 전면 및 후면을 갖는 투명 기판을 제공하는 단계, TFT를 위한 게이트 영역을 규정하는 기판의 전면 위에 불투명 게이트 금속을 위치시키는 단계, 상기 게이트 금속 및 주변 영역 위에 있는 기판의 전면 위에 투명 게이트 유전체 재료의 층을 증착하고 상기 투명한 게이트 유전체 재료의 층의 표면 위에 투명 금속 산화물 반도체 재료의 층을 증착하는 단계를 포함하는 투명 기판 위에 금속 산화물 TFT를 제조하는 방법이 제공되어 있다.
본 방법은 상기 금속 산화물 반도체 재료의 층 위에 에칭 방지 재료의 층을 증착하는 단계 및 상기 에칭 방지 재료의 층 위에 포토레지스트 재료를 위치시키는 단계를 더 포함한다. 상기 에칭 방지 재료 및 상기 포토레지스트 재료는 선택적으로 제거가능하고, 상기 포토레지스트 재료는 상기 투명 금속 산화물 반도체 재료의 층에 아이솔레이션 영역을 규정하기 위해 패턴화되거나 선택적으로 제거된다.
그다음, 본 발명은 상기 에칭 방지 재료의 층의 덮히지 않은 부분을 제거하는 단계로서, 상기 에칭 방지 재료의 층의 나머지 부분은 금속 산화물 반도체 재료 에칭 마스크를 형성하는 단계, 및 상기 기판의 전면 위의 상기 불투명 게이트 금속을 마스크로서 사용하여 상기 포토레지스트 재료를 상기 기판의 후면으로부터 노출시키고 상기 포토레지스트 재료의 노출된 부분을 제거하여 상기 게이트 금속 위에 있고 상기 게이트 금속과 정렬되어 있는 부분을 제외한 에칭 방지 재료의 층을 덮히지 않은 상태로 하는 단계를 포함한다.
본 발명은 상기 금속 산화물 반도체 재료 에칭 마스크를 사용하고 상기 금속 산화물 반도체 재료의 덮히지 않은 부분을 에칭하여 상기 금속 산화물 TFT를 격리하는 단계, 및 직접 상기 게이트 금속 위에 있고 상기 게이트 금속과 정렬된 상기 포토레지스트 재료의 부분을 사용하고, 에칭 방지 재료의 층의 부분을 상기 게이트 금속 위에 있고 상기 게이트 금속과 정렬된 상태로 하여 상기 에칭 방지 재료의 층의 덮히지 않는 부분을 선택적으로 에칭하는 단계를 포함한다. 상기 에칭 방지 재료의 층의 부분은 상기 금속 산화물 반도체 재료의 층에 채널 영역을 규정하고 상기 금속 산화물의 패시케이션 층으로서 기능한다. 본 방법의 최종 단계는 상기 게이트 금속 위에 있고 상기 게이트 금속과 정렬된 상기 에칭 방지 재료의 층의 부분 및 상기 금속 산화물 반도체 재료의 층 위에 도전성 재료를 증착하고 패턴화하여 상기 채널 영역의 양측에 소스 및 드레인 영역을 형성하는 단계이다.
이러한 비정질 금속 산화물 TFT의 전극간 커패시턴스는 일반적으로 기판의 변형에 관계없이 에칭 방지 층이 게이트 금속과 정렬하기 때문에 감소된다. 또한, 이러한 비정질 금속 산화물 TFT는 일반적으로 상기 에칭 방지 층이 실질상 게이트 유전 층보다 두껍고 유전 상수가 실질상 보다 낮기 때문에 감소된 전극간 커패시턴스를 갖고 있다.
또한, 본 발명의 바람직한 목적은 감소된 전극간 커패시턴스를 갖는 금속 산화물 TFT를 제공하는 본 발명의 바람직한 실시형태에 따라 실현된다. 이러한 TFT는 전면 및 후면을 갖고 있는 투명 기판, 상기 기판의 전면 위에 위치되고 TFT를 위한 게이트 영역을 규정하는 불투명 게이트 금속, 상기 게이트 금속 및 주변 영역 위에 있는 기판의 전면 위에 위치된 투명 게이트 유전체 재료의 층, 상기 투명 게이트 유전체 재료의 층의 표면 위에 위치된 투명 금속 산화물 반도체 재료의 층을 포함한다. 에칭 방지 재료의 층은 상기 게이트 금속 위에 있고 상기 게이트 금속과 정렬되어 있는 상기 금속 산화물 반도체 재료의 층 위에 위치되어 있다. 상기 에칭 방지 재료의 층은 상기 금속 산화물 반도체 재료의 층에 채널 영역을 규정한다. 상기 채널 영역의 양측에 소스 및 드레인 영역을 형성하도록, 상기 게이트 금속 위에 있고 상기 게이트 금속과 정렬된 상기 에칭 방지 재료의 층의 부분 및 상기 금속 산화물 반도체 재료의 층 위에는 도전성 재료가 패턴화되어 있다.
바람직한 실시예에서, 상기 에칭 방지 재료의 층은 상기 투명 게이트 유전체 재료의 층의 두께 보다 큰 두께 및 상기 투명 게이트 유전체 재료의 유전 상수보다 낮은 유전 상수를 갖고 있어서 전극간 커패시턴스는 실질상 감소된다.
본 발명의 상기 및 추가적인 구체적인 목적 및 장점은 다음의 도면을 참조하여 아래의 바람직한 실시예로부터 당업자에 의해 용이하게 이해될 것이다.
도 1은 본 발명에 따른 TFT 제조의 제1 단계를 나타내는 도면이다.
도 2는 본 발명에 따른 TFT의 제조의 최종 단계의 확대도이다.
도 3 내지 도 9는 본 발명에 따른 TFT의 다른 공정에서의 여러 단계를 도시하는 도면이다.
도 1은 본 발명에 따른 TFT 제조의 제1 단계를 나타내는 도면이다.
도 2는 본 발명에 따른 TFT의 제조의 최종 단계의 확대도이다.
도 3 내지 도 9는 본 발명에 따른 TFT의 다른 공정에서의 여러 단계를 도시하는 도면이다.
이제 도면에서, 종래 문제를 간략히 설명하기 위한 도 2를 설명한다. 도 2에 도시된 장치는 10으로 표시된 하부 게이트 및 상부 소스/드레인 금속 산화물 TFT이다. TFT(10)는 게이트 금속(14)이 패턴화된 기판(12)을 포함하고 있다. 게이트 유전층(16)이 게이트 금속(14) 위에 증착되어 있고 반도체 활성층(18)이 유전층(16) 위에 증착되어 있어 활성층(18)을 게이트 금속(14)으로부터 절연시킨다. 에칭 방지/패시베이션 영역(20)이 활성층(18) 위에 패턴화되고 소스/드레인 영역(22)이 활성층(18)의 상면의 에칭 방지/패시베이션 영역(20)의 양측에 형성된다. 소스와 드레인 사이의 공간, 즉, 에칭 방지/패시베이션 영역(20)은 TFT(10)에 대해 도통 채널로 정의한다. 당업자는 용어 "에칭 방지" 및 "패시베이션"이 본 명세서에서 특정층의 주요 목적을 설명하기 위해 사용되고 있지만 이들은 일반적으로 상호교환가능하고 특정층의 목적 또는 사용을 제한하기 위한 것이 아님을 이해할 것이다. 예를 들어, 영역(20)은 에칭 방지층 및 패시베이션 층의 이중 기능을 갖고 있다.
TFT(10)의 종래 제조 공정에서, 2개의 핵심 정렬 단계가 일반적이다. 제1 핵심 정렬 단계는 패시베이션 영역(20)(채널 보호층)과 게이트 금속(14) 사이에 있다. 게이트 금속(14)은 패시베이션 영역(20) 보다 경미하게 커야 하는데, 0보다 큰 중첩 영역 d1으로 표시되어 있다. 제2 핵심 정렬은 패시베이션 영역(20)과 소스/드레인 영역(22)에 대한 패턴 사이에 있다. 소스/드레인 영역(22)의 형성에서 소스/드레인 도체의 에칭(즉, 소스/드레인 영역(22) 사이의 채널 공간)이 활성층(18)에 영향을 주지 않도록, 소스/드레인 영역(22)과 패시베이션 영역(20) 사이에 0보다 큰 중첩 영역 d2로 표시된 경미한 중첩이 존재해야 한다. 즉, 식각액이 패시베이션 영역(20)의 에지 둘레를 통과하여 활성층(18)에 도달할 가능성이 중첩 d2에 의해 차단된다. 임의의 정렬 패턴화는 임의의 허용오차를 포함하고 제조 공정은 임의의 변형 허용오차를 포함한다는 것을 이해할 것이다.
따라서, L의 채널 길이(일반적으로 패시베이션 영역(20)의 수평폭)를 만들기 위해, 소스와 드레인 사이의 거리는 (L-2xd2) 보다 작아야 한다. 이러한 L의 관계 또는 설명에서, d2는 임의의 정렬 및 변형 허용오차를 포함한다. 또한, 게이트 금속(14)의 수평폭은 (L+2xd1) 보다 커야 한다. 이러한 L의 관계 또는 설명에서, d1은 임의의 정렬 및 변형 허용오차를 포함한다. 따라서, 중첩 d1 및 d2의 값은 제조 공정 동안 정렬 툴(즉, 정렬 허용오차) 및 기판 변형량에 따라 다르다. 저가의 툴을 위해, 중첩 d1 및 d2는 기판 변형으로 인해 추가되는 것 없이 약 5 미크론으로 비교적 크다. 10 ppm 기판 변형에 대해, 50 cm의 필드 크기가 이러한 허용오차에 또 다른 5 미크론을 부여할 수 있다. 현재 10 미크론 이하의 작은 채널 길이를 갖는 TFT를 제조하는 것이 바람직하다. 그러나, 저가의 툴 및 큰 필드 크기로 상술된 종래 제조 방법을 사용하여, 10 미크론의 채널 길이를 형성하는 것이 가능하지 않거나, 대안으로 10 미크론의 소스/드레인 이격은 30 미크론의 L을 유발하는데, 그 이유는 중첩 d1 및 d2에 포함된 정렬/변형 허용오차 때문이다.
본 발명의 자체 정렬 공정을 이해하기 위해, 도 1 및 도 2는 본 발명에 따라 제조된 실시형태의 일련의 단계를 보여주고 있다. 구체적으로 도 1에서, 유리, 플라스틱등과 같은 자체 정렬 공정에서 사용되는 방사(즉, 자체 정렬 노출) 파장을 투과하는 임의의 편리한 재료일 수 있는 투명 기판(12)이 도시되어 있다. 본원에 전체에서 용어 "투명" 및 "불투명"은 언급되고 기술된 재료가 자체 정렬 공정에서 사용되는 방사(즉, 노출) 파장에 투명하거나 불투명하다는 것을 의미한다. 게이트 금속층(14)은 임의의 편리한 수단에 의해 기판(12)의 상면에 패턴화된다. 게이트 금속층(14)의 위치는 사실상 중요하지 않기 때문에 임의의 비핵심적인 패턴화 기술을 사용할 수 있다.
게이트 금속층(14)을 인접 또는 돌출 툴에 의해 형성하는 더하여 또는 대신에, 이러한 게이트층은 잉크젯팅, 임프린팅 또는 오프셋 프린팅 방법을 포함하는 당업자에게 알려진 다양한 프린팅 공정중 어느 하나에 의해 형성될 수 있고, 게이트 금속층(14)은 또한 레이저 기록 리소그래피에 의해 패턴화될 수 있다는 것을 당업자는 이해할 것이다. 또한, 게이트 금속층(14)은 자체 정렬 공정에서 사용된 방사 파장을 투과시키지 않는 불투명한 도전성 금속이다. 단일 게이트 금속층(14)이 이해를 위해 설명되었지만, 이것은 백플레인 또는 다른 큰 영역 애플리케이션에 사용되는 하나 이상(심지어 모든) TFT를 나타낼 수도 있다는 것을 이해할 것이다.
게이트 유전체 재료의 박층(16)이 게이트 금속층(14) 및 그 주변 영역 위에 형성되어 있다. 설명을 위해 용어 "주변 영역"은 적어도 도면에 표시된 영역(즉, 게이트 및 채널 영역 및 소스/드레인 영역)을 포함한다. 다시, 박층(16)은 전체 큰 영역 애플리케이션을 덮는 블랭킷층일 수 있고 아무런 정렬도 필요하지 않다. 이러한 게이트 유전체 재료는 TFT 동작을 위한 희망 유전 상수를 제공하고 자체 정렬 공정에서 사용되는 방사 파장에 투명한 임의의 편리한 재료일 수 있다. 반도체 금속산화물의 층(18)은 박층(16)의 상면 위에 증착되어 있다. 금속산화층(18)은 자체 정렬 공정에 사용되는 방사 파장에 투명하다. 투명 금속산화물 반도체의 일부 전형적인 예는 ZnO, InO, AlZnO, ZnInO, InAlZnO, InGaSnO, InAlSnO, InGaZnO, ZnSnO, GaSnO, InGaCuO, InCuO, AlSnO, AlCuO등을 포함한다. 상술된 계류중인 특허 출원에서 설명된 바와 같이, 금속산화물 반도체는 비정질 또는 다결정질일 수 있지만 비정질 또는 나노 결정질이 바람직하다. 금속산화층(18)은 주로 최종 제품에 따라 블랭킷층일 수 있거나 선택적으로 패턴화될 수 있다.
그다음, 자체 정렬 공정에 사용되는 방사 파장에 투명한 패시베이션층이 금속산화층(18) 위에 증착된다. 바람직하게, 패시베이션층에 대한 제약은 아래에 있는 반도체 금속산화층(18)과 거의 화학적 상호작용을 하지 않아야 한다는 것이다. 이러한 특징의 예 및 설명을 위해 여기에 언급되어 통합된 2008년 7월 16일 출원된 "Metal Oxide TFT with Improved Carrier Mobility" 표제의 동시 계류중인 미국 특허 출원 번호 12/173,995를 참조할 수 있다. (스핀 코팅, 슬롯 코팅, 스프레이 코팅등과 같은) 코팅 공정에 의해 처리될 수 있는 패시베이션 재료의 예는 폴리머 PMGI, 폴리스티렌, PMMA, 폴리에틸렌, 및 스핀 온 글라스를 포함한다. (열증착 또는 스퍼터와 같은) 진공 증착에 의해 처리될 수 있는 패시베이션 재료의 예는 MgF2, TaO, SiO2, Al2O3, AlN등을 포함한다.
일단 패시베이션층이 증착되면, 포지티브형 포토레지스트층(30)이 예를 들어, 스핀 코팅, 슬롯 코팅, 스프레이 코팅등에 의해 그 위에 위치된다. 그다음, 포토레지스트층(30)은 뒤(화살표 32로 표시된 도 1의 기판(12)의 아래의 후면)으로부터 노출된다. 게이트 금속을 제외한 모든 재료가 노출광에 투명하기 때문에 게이트 금속(14)은 패시베이션 영역(20)의 정렬을 위한 마스크로서 동작할 것이다. 따라서, 포토레지스트층(30)은 게이트 금속(14) 위에 있는 패시베이션 영역(20)으로의 패시베이션층의 에칭을 위한 마스크를 형성하기 위해 노출되고 현상된다. 도 1에 도시된 바와 같이, 포지티브 포토레지스트의 노출된 부분이 분해 또는 분리되어(노출되지 않은 부분에 상대적인 변화) 노출 영역이 현상 단계에서 비교적 용이하게 제거될 수 있기 때문에 제거된다. 노출 영역 위의 패시베이션 재료는 하위 표면에 아무런 영향도 주지 않고, 일반적으로 광 식각액 또는 다른 용해 재료에 의해, 마스크로서 제1 포토레지스트를 사용하여 에칭될 수 있다.
패시베이션 영역(20)을 패턴화하기 위해 사용되는 방법 또는 공정에 관계없이, 이러한 방법은 반도체 활성층(18)을 파괴하거나 역효과를 주지 않아야 한다. 임의의 엑스트라 마스크 패턴이 핵심 게이트 영역 및 TFT(10) 외측의 제품의 다른 부분을 패턴화하기 위해 필요하거나 사용될 수 있다. 이러한 TFT(10)의 외측의 제품의 부분의 설명이 여기에 언급되어 통합된 2007년 12월 3일 출원된 "Self-Aligned Transparent Metal Oxide TFT on Flexible Substrate" 표제의 동시 계류중인 미국 특허 출원 번호 11/949,477에 제공되어 있다. 이러한 비핵심적인 영역에서의 패턴은 또한 프린팅 분야의 기술자에게 알려진 (임프린팅, 잉크 프린팅, 용액 분사, 레이저 프린팅등과 같은) 다수의 프린팅 방법중 하나에 의해 형성될 수 있다.
추가 단계 또는 재료 없이 마스킹 및 에칭 단계 동안 중첩 d1의 크기에 대한 실질상 온전한 제어가 가능하다는 것을 이해할 것이다. 예를 들어, 도 1에 도시된 제1 마스킹 단계에서, 노출 시간 또는 강도를 변화시킴으로써 (예를 들어, 어느 하나를 증가시키거나 감소시킴으로써) 나머지 포토레지스트의 양을 감소시키거나 증가시킬 수 있어서, 중첩 d1의 폭을 변경할 수 있다. 또한, 도 1 및 도 3의 패턴중 어느 하나와 관련하여 사용된 에칭은 중첩 d1을 증가시키기 위해 증가될 수 있다. 이러한 특징 및 이들을 조정하는 방법은 자체 정렬 분야에서 잘 알려져 있고 이러한 공정을 설명하기 위해 사용될 때 용어 "자체 정렬하다" 또는 "자체 정렬"에 포함되어 있다.
고가의 툴이 사용되어야 하는 핵심 마스킹 단계가 전혀 실행되지 않는다는 것을 알 수 있다. 또한, 중첩 또는 핵심 영역의 실질상 온전한 제어 때문에, 작은 채널 길이를 희생할 필요 없이 임의의 중첩이 실질상 제로로부터 임의의 희망 양까지 제공될 수 있다. 또한, 공정 동안 고가의 마스크 또는 툴이 필요하지 않고 보다 큰 영역이 노출될 수 있어서 고가의 스텝핑 및 스티칭등이 필요하지 않다.
TFT의 다른 제조 공정에서의 다수의 단계 또는 상태가 본 발명에 따른 도 3 내지 도 9에 설명되어 있다. 구체적으로 도 3에서, 유리, 플라스틱등과 같은, 자체 정렬 단계에서 사용되는 방사(즉, 자체 정렬 노출) 파장에 투명한 임의의 편리한 재료일 수 있는 투명 기판(52)이 도시되어 있다. 게이트 금속층(54)은 임의의 편리한 수단에 의해 기판(52)의 상면 위/안에 패턴화된다. 게이트 금속층(54)의 위치가 실질상 중요하지 않기 때문에 임의의 비핵심적인 패터닝 기술이 사용될 수 있다. 게이트 금속층(54)을 인접 또는 돌출 툴에 의해 형성하는 것에 더하여 또는 대신에, 이러한 게이트 금속층은 임프린팅 또는 오프셋 프린팅 방법을 포함하는, 상술된 다양한 프린팅 공정중 어느 하나에 의해 형성될 수 있다는 것을 당업자는 이해할 것이다. 또한, 게이트 금속층(54)은 자체 정렬 단계에서 사용되는 방사 파장을 투과하지 않는 불투명한 도전성 금속이다. 단일 게이트 금속층(54)이 이해를 위해 설명되었지만, 이것은 백플레인 또는 다른 큰 영역의 애플리케이션에 사용되는 하나 이상의 (심지어 모든) TFT를 나타낼 수도 있다는 것을 이해할 것이다. 게이트 금속층(54)의 패턴화는 이러한 공정에서 3개의 마스킹 또는 정렬 단계중 제1 단계로서 생각된다.
게이트 유전체 재료의 박층(56)은 게이트 금속층(54) 및 그 주변 영역 위에 형성된다. 설명을 위해, 용어 "주변 영역"은 적어도 도면에 도시된 영역(즉, 게이트 및 채널 영역 및 소스/드레인 영역)을 포함한다. 다시, 박층(56)은 전체 큰 영역 애플리케이션을 덮는 블랭킷층일 수 있고 아무런 정렬도 필요하지 않다. 게이트 유전체 재료는 TFT에 대해 요구되는 유전 상수를 제공하고 자체 정렬 공정에서 사용되는 방사 파장에 투명한 임의의 편리한 재료일 수 있다. 반도체 비정질 금속 산화물의 층(58)이 박층(6)의 상면 위에 증착된다. 금속 산화층(58)은 자체 정렬 공정에서 사용되는 방사 파장에 투명하다. 투명 금속 산화물의 일부 전형적인 예는 ZnO, InO, AlZnO, ZnInO, InAlZnO, InGaZnO, ZnSnO, GaSnO, InGaCuO, InCuO, AlCuO등을 포함한다. 상술된 동시계류중인 특허 출원에서 설명된 바와 같이, 금속 산화물 반도체는 비정질 또는 다결정일 수 있지만, 비정질이 바람직하다. 금속 산화층(58)은 주로 최종 제품에 따라, 블랭킷층일 수 있거나 선택적으로 패턴화될 수 있다. 그러나, 이러한 패턴화는 대부분의 경우에 매우 크고 선택사항이기 때문에 본 공정의 마스킹 단계로 생각되지 않는다.
에칭 방지 재료의 층(60)이 금속 산화물 반도체층(58) 위에 블랭킷층에 증착된다. 다음의 설명으로부터, 층(60)이 "에칭 방지 재료"로 불리지만 실제로 에칭 방지 재료 및 패시베이션 재료의 이중 기능을 갖고 있고 이러한 명칭은 본 발명의 범위를 제한하기 위한 것은 아니다. 일반적으로, 에칭 방지층(60)은 표준 침식 에칭 공정과 같이, UV 광을 사용하거나 생성하지 않는 공정에 의해 에칭가능하도록 선택된다. 또한, 에칭 방지층(60)은 게이트 유전층(56) 보다 훨씬 더 두껍고 유전 상수는 게이트 유전체보다 훨씬 더 낮다. 예로서, 에칭 방지층(60)은 대략 게이트 유전층(56)의 2배보다 크거나 적어도 500nm의 두께를 가지지만 유전층(56)은 대략 100nm 내지 200nm의 두께를 갖는다. 에칭 방지 재료는 이러한 필요조건을 만족하는 임의의 재료일 수 있다는 것을 이해할 것이다. 광 패턴화가능 재료의 층(62)은 바람직하게 포지티브형 포토레지스트 재료이고, 에칭 방지층(60) 위에 블랭킷층에 코팅되거나 증착된다. 포토레지스트층(62)은 예를 들어, 스핀 코팅, 슬롯 코팅, 스프레이 코팅등에 의해 증착될 수 있다. 일반적으로, 포토레지스트층(62)은 정상 리소그래픽 공정에서 전형적인 UV 소스에 의해 노출되고 에칭 방지층(60)의 부분을 제거하는데 사용된 습식 에칭 공정에 의해 영향을 받지 않는 표준 재료이다. 제2 마스킹 단계에서, 층(62)의 외측 부분(64)은 아이솔레이션 마스크(도시되지 않음)와 관련하여 전형적인 UV 소스(>350nm)를 사용하여 노출되고 현상된다(제거된다). 층(60, 62)은 개별적으로 또는 선택적으로 제거가능하도록 구체적으로 선택된다는 것을 이해할 것이다. 보다 잘 이해하기 위해 이러한 공정에서 용어 "논-UV 에칭"은 임의의 UV 생성 소스를 갖거나 포함하지 않는 임의의 에칭 공정이다.
구체적으로, 도 4에서, 층(62)의 부분(64)가 제거된 상태에서, 에칭 방지층(60)의 외부 덮히지 않은 부분은 논-UV 에칭, 일반적으로 습식 에칭을 사용하여 제거될 수 있다. 그다음, 추가로, 도 5a에서, 바람직한 공정에서, 포토레지스트층(62)은 뒤(도 5a의 기판(52)의 아래, 후면)으로부터 노출된다. 게이트 금속(54)을 제외한 재료 모두가 노광에 투명하기 때문에, 게이트 금속(54)은 에칭 방지층(60)의 궁극적인 정렬을 위한 마스크로서 동작할 것이다. 따라서, 포토레지스트층(62)은 노출되고 현상되어 에칭 방지층(60)의 후속 에칭을 위한 마스크를 형성한다. 또한, 도 6에서, 에칭 방지층(60)은 TFT 활성층의 한계를 격리하거나 규정하도록 금속 산화물 반도체층(58)을 에칭하도록 마스크로서 사용된다. 포토레지스트층(62)이 이미 노출되거나 현상되었기 때문에, 이 시점에서 반도체층(58)을 에칭하는데 사용되는 에칭 공정을 논-UV 에칭으로 제한할 필요는 없고 단순한 건식 에칭 또는 임의의 다른 편리한 에칭이 사용될 수 있다.
포토레지스트층(62)을 후면으로부터 노출하고 재료를 현상하거나 제거하는 단계 및 금속 산화물 반도체층(58)을 에칭하는 단계는 임의의 편리한 순서로 실행될 수 있고 이러한 단계중 어느 것도 본 공정의 마스킹 단계로서 취급되지 않는다는 것을 이해할 것이다. 예를 들어, 도 5b에서, 금속 산화물 반도체층(58)이 포토레지스트층(62)을 노출하고 현상하기 전에 에칭될 수 있다는 것을 알 수 있다. 그러나, 이러한 공정 단계들을 사용할 때 논-UV 에칭 공정은 포토레지스트(62)에 영향을 주지 않도록 금속 산화물 반도체층(58)을 에칭하는데 사용되어야 한다. 그다음, 포토레지스트층(62)은 도 6에 도시된 구조에 도달하기 위해 뒤(도 5b의 기판(52) 아래의 후면)로부터 노출된다.
구체적으로 도 7에서, 에칭 방지층(60)은 일부 편리한 에칭을 사용하여 그리고 포토레지스트층(62)의 나머지 부분을 마스크로서 사용하여 에칭된다. 포토레지스트층(62)의 나머지 부분이 후측 노출 공정에 의해 게이트 금속(54)와 정확하게 정렬되고 기판 변형에 영향을 받지 않기 때문에, 에칭 방지층(60)의 나머지 부분은 게이트 금속(54)과 정확하게 정렬될 것이다.
또한, 도 8에서, 포토레지스트층(62)의 나머지 부분은 단순하게 그리고 용이하게 벗겨져서, 에칭 방지층(60)의 일부가 금속 산화물 반도체 재료의 활성층(58) 위에 있게 된다. 도 9에 도시된 바와 같이, 소스/드레인 금속의 층(64)은 금속 산화물 반도체 재료의 층(58)내에 채널을 형성하기 위해 에칭 방지층(60)의 나머지 부분을 사용하여 증착되고 패턴화된다. 금속층(64)을 이격된 소스 및 드레인 콘택트(66)로 패턴화하는 단계는 본 공정의 제3 및 최종 마스킹 단계이다.
바람직한 실시예에서, 소스/드레인 금속층(60)은 2개의 층으로 구성되어 있다. 상층은 Al와 같은 도전성이 양호한 임의의 금속일 수 있고, 하층 위에 선택적으로 에칭될 수 있다. 이러한 하층은 Mo, Ti, Ta 등 또는 이러한 임의의 금속을 포함하는 금속 합금과 같은, 금속 산화층(58)을 에칭하지 않고 패턴화될 수 있는 금속이다. 바람직한 공정에서, 상층이 먼저 에칭되고 화학적 성질이 변경되어 하층을 에칭한다. 소스/드레인 금속(66)은 게이트(54)와의 큰 중첩을 허용함으로써 전통적인 방법으로 형성되지만 중첩 커패시턴스는 에칭 방지층(60)의 두께 및 낮은 유전 상수에 의해 크게 감소된다.
상술된 3-마스크 공정의 변형으로서, 에칭 방지층(60)은 아이솔레이션 마스크 패턴(에칭 방지 패턴보다 훨씬 더 커서 실현가능하다)에 의해 인쇄될 수 있다. 그 결과, 기본적으로, 포토레지스트의 오버라이잉 층(62)이 없는, 도 5a에 도시된 에칭 방지층이 형성된다. 인쇄된 에칭 방지층(60)은 격리를 위해 금속 산화층(58)을 에칭하도록 마스크로서 사용된다. 금속 산화층(58)이 에칭된 후에, 규칙적인 포지티브 포토레지스트의 층이 블랭킷 코팅되고 마스킹 없이 기판(52)의 후측으로부터 노출된다. 이러한 코팅은 예를 들어, 스핀 코팅, 딥 코팅, 잉크 프린팅, 스크린 프린팅, 그라비어 인쇄등을 포함하는 다양한 방법중 하나를 사용하여 달성될 수 있다. 현상된 포토레지스트(일반적으로 도 6 및 도 7에 도시되어 있다) 에칭 정지층(60)을 패턴화하기 위해 마스크로서 사용된다. 상술된 바와 같이 이러한 포토레지스트는 제거되고 소스/드레인 금속이 증착되고 패턴화된다.
어느 경우에도, 커패시터 및, 디스플레이 영역을 둘러싸는 주변 영역의 웨이퍼 기반 드라이버를 연결하기 위한 콘택트 패드를 포함하는, 평판 회로의 다른 부품 역시 TFT 공정 동안 동시에 만들어질 수 있다는 것에 특별히 주목해야 한다. 다른 부품은 추가 마스크 또는 다른 단계의 필요 없이 이러한 공정에 용이하게 포함된다. 따라서, 본 발명에 개시된 공정은 실질상 감소된 공정 단계 및 노동으로 디스플레이 또는 다른 애플리케이션을 위한 전체 백패널을 제조하도록 편리하게 사용될 수 있다.
따라서, 실질상 중첩이 감소된 MOTFT를 제조하고 종래의 4개의 마스킹 단계가 아닌 3개의 마스킹 단계를 필요로 하는 다른 공정이 제시되어 있다. 또한 이러한 에칭 방지층은 게이트 유전층보다 훨씬 더 두껍게 그리고 훨씬 더 낮은 유전 상수로 형성된다. 따라서, 실질상 감소된 중첩에 더하여, 이러한 중첩에서의 유전체는 실질상 증가된 두께 및 보다 낮은 유전 상수를 갖고 있어서 커패시턴스는 실질상 감소된다. 따라서, 마스크의 수는 감소하고(즉, 4개의 마스크로부터 3개의 마스크) 게이트와 소스/드레인 사이의 자체 정렬은 달성함으로써 전체 비용이 대폭 감소될 수 있다. 또한, 커패시터 및, 디스플레이 영역을 둘러싸는 주변 영역의 웨이퍼 기반 드라이버를 연결하기 위한 콘택트 패드를 포함하는, 평판 회로의 다른 부품이 또한 TFT 공정 동안 동시에 제조될 수 있다는 것에 주목해야 한다. 따라서, 본 발명에 개시된 공정은 디스플레이 또는 다른 애플리케이션을 위한 전체 백패널을 제조하는데 사용될 수 있다.
설명을 위해 여기에 선택된 실시형태의 다양한 변화 및 수정이 당업자에게 용이하게 이해될 것이다. 이러한 수정 및 변경이 본 발명의 정신으로부터 벗어남 없이 다음의 청구범위에 의한 범위에 포함되도록 의도되어 있다.
본 발명을 당업자가 이해하고 실시하도록 분명한 용어로 본 발명을 기술하도록 다음의 청구범위가 기술되었다.
Claims (28)
- 투명 기판 위에 금속 산화물 TFT를 제조하는 방법으로서,
전면 및 후면을 갖는 투명 기판을 제공하는 단계;
TFT를 위한 게이트 영역을 규정하는 기판의 전면 위에 불투명 게이트 금속을 위치시키는 단계;
상기 게이트 금속 및 주변 영역 위에 있는 기판의 전면 위에 투명 게이트 유전체 재료의 층을 증착하고 상기 투명한 게이트 유전체 재료의 층의 표면 위에 투명 금속 산화물 반도체 재료의 층을 증착하는 단계;
상기 금속 산화물 반도체 재료의 층 위에 에칭 방지 재료의 층을 증착하는 단계;
상기 에칭 방지 재료의 층 위에 포토레지스트 재료를 위치시키는 단계로서, 상기 에칭 방지 재료 및 상기 포토레지스트 재료는 선택적으로 제거가능하고, 상기 포토레지스트 재료는 상기 투명 금속 산화물 반도체 재료의 층에 아이솔레이션 영역을 규정하기 위해 패턴화되거나 선택적으로 제거되는 단계;
상기 에칭 방지 재료의 층의 덮히지 않은 부분을 제거하는 단계로서, 상기 에칭 방지 재료의 층의 나머지 부분은 금속 산화물 반도체 재료 에칭 마스크를 형성하는 단계;
상기 기판의 전면 위의 상기 불투명 게이트 금속을 마스크로서 사용하여 상기 포토레지스트 재료를 상기 기판의 후면으로부터 노출시키고 상기 포토레지스트 재료의 노출된 부분을 제거하여 상기 게이트 금속 위에 있고 상기 게이트 금속과 정렬되어 있는 부분을 제외한 에칭 방지 재료의 층을 덮히지 않은 상태로 하는 단계;
상기 금속 산화물 반도체 재료 에칭 마스크를 사용하고 상기 금속 산화물 반도체 재료의 덮히지 않은 부분을 에칭하여 상기 금속 산화물 TFT를 격리하는 단계;
직접 상기 게이트 금속 위에 있고 상기 게이트 금속과 정렬된 상기 포토레지스트 재료의 부분을 사용하고, 에칭 방지 재료의 층의 부분을 상기 게이트 금속 위에 있고 상기 게이트 금속과 정렬된 상태로 하여 상기 에칭 방지 재료의 층의 덮히지 않는 부분을 선택적으로 에칭하는 단계로서, 상기 에칭 방지 재료의 층의 부분은 상기 금속 산화물 반도체 재료의 층에 채널 영역을 규정하는 단계; 및
상기 게이트 금속 위에 있고 상기 게이트 금속과 정렬된 상기 에칭 방지 재료의 층의 부분 및 상기 금속 산화물 반도체 재료의 층 위에 도전성 재료를 증착하고 패턴화하여 상기 채널 영역의 양측에 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법. - 제1항에 있어서, 상기 에칭 방지 재료의 층을 증착하는 단계는 상기 투명 게이트 유전체 재료의 층의 두께보다 두꺼운 층을 증착하는 단계를 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법.
- 제2항에 있어서, 상기 투명 게이트 유전체 재료의 층의 두께보다 두꺼운 에칭 방지 재료의 층을 증착하는 단계는 상기 게이트 유전체 재료의 두께의 2배보다 큰 에칭 방지 재료의 층을 증착하는 단계를 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법.
- 제2항에 있어서, 상기 투명 게이트 유전체 재료의 층의 두께보다 두꺼운 에칭 방지 재료의 층을 증착하는 단계는 500nm 보다 큰 두께를 가진 에칭 방지 재료의 층을 증착하는 단계를 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법.
- 제1항에 있어서, 상기 에칭 방지 재료의 층을 증착하는 단계는 상기 투명 게이트 유전체 재료의 유전 상수보다 낮은 유전 상수를 갖는 재료를 증착하는 단계를 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법.
- 제1항에 있어서, 상기 포토레지스트 재료를 위치시는 단계는 포지티브 포토레지스트 재료의 층을 증착하는 단계, 상기 포지티브 포토레지스트 재료의 층의 부분을 노출시키는 아이솔레이션 마스크를 사용하는 단계, 및 아이솔레이션 영역을 규정하는 노출 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법.
- 제1항에 있어서, 상기 포토레지스트 재료를 위치시는 단계는 상기 포지티브 포토레지스트 재료의 블랭킷 층을 형성하는 단계, 및 상기 투명 금속 산화물 반도체 재료의 층에 상기 아이솔레이션 영역을 규정하도록 상기 블랭킷 층의 부분을 노출시키고 제거하는 제2 마스크를 사용하는 단계를 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법.
- 제1항에 있어서, 상기 포토레지스트 재료를 위치시키는 단계는 아이솔레이션 영역에 의해 분리된 포토레지스트 재료의 영역을 패턴화하는 단계를 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법.
- 제8항에 있어서, 상기 영역을 패턴화하는 단계는 상기 포토레지스트 재료를 적용하기 위해 스핀 코팅, 딥 코팅, 잉크젯 프린팅, 스크린 프린팅 및 그라비어 프린팅중 하나를 사용하는 단계를 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법.
- 제1항에 있어서, 상기 에칭 방지 재료의 층을 증착하는 단계는 UV를 사용하지 않는 표준 습식 에칭 공정에 의해 에칭가능하도록 선택된 재료를 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법.
- 제1항에 있어서, 상기 도전성 재료를 증착하고 패턴화하는 단계는 상층 및 하층을 증착하는 단계를 포함하고, 상기 상층은 양호한 도전성을 제공하고 상기 하층 위에 선택적으로 에칭될 수 있는 금속을 포함하고, 상기 하층은 상기 금속 산화물의 아래에 있는 층을 에칭하지 않고 패턴화될 수 있는 금속을 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법.
- 제1항에 있어서, 상기 투명 금속 산화물 반도체 재료의 층을 증착하는 단계는 ZnO, InO, AlZnO, ZnInO, InAlZnO, InGaSnO, InAlSnO, InGaZnO, ZnSnO, GaSnO, InGaCuO, InCuO, AlSnO 및 AlCuO중 하나를 증착하는 단계를 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법.
- 3개의 마스크를 사용하여 투명 기판 위에 금속 산화물 TFT를 제조하는 방법으로서,
전면 및 후면을 갖는 투명 기판을 제공하는 단계;
TFT를 위한 게이트 영역을 규정하는 기판의 전면 위에 불투명 게이트 금속을 제1 마스크에 의해 위치시키는 단계;
상기 게이트 금속 및 주변 영역 위에 있는 기판의 전면 위에 투명 게이트 유전체 재료의 층을 증착하고 상기 투명한 게이트 유전체 재료의 층의 표면 위에 투명 금속 산화물 반도체 재료의 층을 증착하는 단계;
상기 금속 산화물 반도체 재료의 층 위에 에칭 방지 재료의 층을 증착하는 단계;
상기 투명 금속 산화물 반도체 재료의 층에 아이솔레이션 영역을 규정하도록 상기 에칭 방지 재료의 층 위에 포지티브 포토레지스트 재료를 제2 마스크에 의해 패턴화하는 단계로서, 상기 에칭 방지 재료 및 상기 포토레지스트 재료는 선택적으로 제거가능한 단계;
상기 에칭 방지 재료의 층의 덮히지 않은 부분을 제거하는 단계로서, 상기 에칭 방지 재료의 층의 나머지 부분은 금속 산화물 반도체 재료 에칭 마스크를 형성하는 단계;
상기 기판의 전면 위의 상기 불투명 게이트 금속을 마스크로서 사용하여 상기 포토레지스트 재료를 상기 기판의 후면으로부터 노출시키고 상기 포토레지스트 재료의 노출된 부분을 제거하여 상기 게이트 금속 위에 있고 상기 게이트 금속과 정렬되어 있는 부분을 제외한 에칭 방지 재료의 층을 덮히지 않은 상태로 하는 단계;
상기 금속 산화물 반도체 재료 에칭 마스크를 사용하고 상기 금속 산화물 반도체 재료의 덮히지 않은 부분을 에칭하여 상기 금속 산화물 TFT를 격리하는 단계;
직접 상기 게이트 금속 위에 있고 상기 게이트 금속과 정렬된 상기 포토레지스트 재료의 부분을 사용하고, 에칭 방지 재료의 층의 부분을 상기 게이트 금속 위에 있고 상기 게이트 금속과 정렬된 상태로 하여 상기 에칭 방지 재료의 층의 덮히지 않는 부분을 선택적으로 에칭하는 단계로서, 상기 에칭 방지 재료의 층의 부분은 상기 금속 산화물 반도체 재료의 층에 채널 영역을 규정하는 단계; 및
상기 게이트 금속 위에 있고 상기 게이트 금속과 정렬된 상기 에칭 방지 재료의 층의 부분 및 상기 금속 산화물 반도체 재료의 층 위에 도전성 재료를 제3 마스크에 의해 증착하고 패턴화하여 상기 채널 영역의 양측에 소스 및 드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법. - 제13항에 있어서, 상기 에칭 방지 재료의 층을 증착하는 단계는 상기 투명 게이트 유전체 재료의 층의 두께보다 두꺼운 층을 증착하는 단계를 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법.
- 제14항에 있어서, 상기 투명 게이트 유전체 재료의 층의 두께보다 두꺼운 에칭 방지 재료의 층을 증착하는 단계는 상기 게이트 유전체 재료의 두께의 2배보다 큰 에칭 방지 재료의 층을 증착하는 단계를 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법.
- 제14항에 있어서, 상기 투명 게이트 유전체 재료의 층의 두께보다 두꺼운 에칭 방지 재료의 층을 증착하는 단계는 500nm 보다 큰 두께를 가진 에칭 방지 재료의 층을 증착하는 단계를 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법.
- 제13항에 있어서, 상기 에칭 방지 재료의 층을 증착하는 단계는 상기 투명 게이트 유전체 재료의 유전 상수보다 낮은 유전 상수를 갖는 재료를 증착하는 단계를 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법.
- 제13항에 있어서, 상기 도전성 재료를 증착하고 패턴화하는 단계는 상층 및 하층을 증착하는 단계를 포함하고, 상기 상층은 양호한 도전성을 제공하고 상기 하층 위에 선택적으로 에칭될 수 있는 금속을 포함하고, 상기 하층은 상기 금속 산화물의 아래에 있는 층을 에칭하지 않고 패턴화될 수 있는 금속을 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법.
- 제13항에 있어서, 상기 포지티브 포토레지스트 재료를 제2 마스크에 의해 패턴화하는 단계는 상기 포지티브 포토레지스트 재료의 블랭킷 층을 형성하는 단계, 및 상기 투명 금속 산화물 반도체 재료의 층에 상기 아이솔레이션 영역을 규정하도록 상기 블랭킷 층의 부분을 노출시키고 제거하는 제2 마스크를 사용하는 단계를 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법.
- 제13항에 있어서, 상기 포지티브 포토레지스트 재료를 제2 마스크에 의해 패턴화하는 단계는 상기 포토레지스트 재료를 적용하기 위해 스핀 코팅, 딥 코팅, 잉크젯 프린팅, 스크린 프린팅 및 그라비어 프린팅중 하나를 사용하는 단계를 포함하는 것을 특징으로 하는 금속 산화물 TFT 제조 방법.
- 전극간 커패시턴스가 감소된 금속 산화물 TFT로서,
전면 및 후면을 갖고 있는 투명 기판;
상기 기판의 전면 위에 위치되고 TFT를 위한 게이트 영역을 규정하는 불투명 게이트 금속;
상기 게이트 금속 및 주변 영역 위에 있는 기판의 전면 위에 위치된 투명 게이트 유전체 재료의 층;
상기 투명 게이트 유전체 재료의 층의 표면 위에 위치된 투명 금속 산화물 반도체 재료의 층;
상기 게이트 금속 위에 있고 상기 게이트 금속과 정렬되어 있는 상기 금속 산화물 반도체 재료의 층 위에 위치되어 있고, 상기 금속 산화물 반도체 재료의 층에 채널 영역을 규정하는 에칭 방지 재료의 층; 및
상기 채널 영역의 양측에 소스 및 드레인 영역을 형성하도록, 상기 게이트 금속 위에 있고 상기 게이트 금속과 정렬된 상기 에칭 방지 재료의 층의 부분 및 상기 금속 산화물 반도체 재료의 층 위에 패턴화된 도전성 재료를 포함하는 것을 특징으로 하는 금속 산화물 TFT. - 제21항에 있어서, 상기 에칭 방지 재료의 층은 상기 투명 게이트 유전체 재료의 층의 두께보다 두꺼운 두께를 갖는 층을 포함하는 것을 특징으로 하는 금속 산화물 TFT.
- 제22항에 있어서, 상기 투명 게이트 유전체 재료의 층의 두께보다 두꺼운 에칭 방지 재료의 층은 상기 게이트 유전체 재료의 두께의 2배보다 큰 두께를 갖고 있는 것을 특징으로 하는 금속 산화물 TFT.
- 제22항에 있어서, 상기 에칭 방지 재료의 층은 적어도 500nm의 두께를 갖고 있는 것을 특징으로 하는 금속 산화물 TFT.
- 제21항에 있어서, 상기 에칭 방지 재료의 층은 상기 투명 게이트 유전체 재료의 유전 상수보다 낮은 유전 상수를 갖는 재료를 포함하는 것을 특징으로 하는 금속 산화물 TFT.
- 제21항에 있어서, 상기 투명 금속 산화물 반도체 재료의 층은 ZnO, InO, AlZnO, ZnInO, InAlZnO, InGaSnO, InAlSnO, InGaZnO, ZnSnO, GaSnO, InGaCuO, InCuO, AlSnO 및 AlCuO중 하나를 포함하는 것을 특징으로 하는 금속 산화물 TFT.
- 제21항에 있어서, 상기 금속 산화물 TFT는 박막 회로에 포함되어 있는 것을 특징으로 하는 금속 산화물 TFT.
- 제27항에 있어서, 상기 박막 회로는 전자 장치인 것을 특징으로 하는 금속 산화물 TFT.
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