JP2002540630A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
Abstract
(57)【要約】
トップゲートセルフアライン薄膜トランジスタの製造方法では下側のソース及びドレイン電極パターン(１１、１２)をフォトマスクとして用いてネガ型レジスト(２６)の背面露光を使用する。透明アモルファスシリコン層（２４）をＴＦＴ構造のゲート電極層として使用し、この電極層（２４)の抵抗値を次の処理により低減させる。例えば、シリサイド層(３２)をゲート電極層（２４）上に形成することができ、これはＴＦＴの絶縁ゲート構造(２２、２４)の透明性を低減し、ＴＦＴ特性の光状態に対する依存性を低減させる追加の利点を有する。
Description
【０００１】 本発明は薄膜トランジスタ（以後ＴＦＴという）、特にトップゲートセルフア
ラインＴＦＴに関するものである。このようなトランジスタは、例えばアクティ
ブマトリクス液晶ディスプレイ又は他の大面積電子デバイスに使用することがで
きる。本発明は主としてこのようなトランジスタの製造方法に関するものである
。
ラインＴＦＴに関するものである。このようなトランジスタは、例えばアクティ
ブマトリクス液晶ディスプレイ又は他の大面積電子デバイスに使用することがで
きる。本発明は主としてこのようなトランジスタの製造方法に関するものである
。
【０００２】 大面積電子デバイス用の絶縁基板上のＴＦＴ薄膜回路の開発に大きな関心が持
たれている。例えば、アモルファス又は多結晶半導体膜の部分で製造されたＴＦ
Ｔを液晶表示画素のマトリクス又は大面積イメージセンサアレイ内のスイッチン
グ素子とすることができる。
たれている。例えば、アモルファス又は多結晶半導体膜の部分で製造されたＴＦ
Ｔを液晶表示画素のマトリクス又は大面積イメージセンサアレイ内のスイッチン
グ素子とすることができる。
【０００３】 本発明はトップゲート薄膜トランジスタ構造に関する。ボトムゲートＴＦＴに
比較して、トップゲートＴＦＴの重要な利点は、低抵抗ゲートラインをアルミニ
ウムのような高導電性トップゲート金属で容易に形成することができる点にある
。ゲートラインの抵抗率は、アモルファスシリコンＴＦＴの性能を大面積の高解
像度ディスプレイのアクティブマトリクスアドレッシングに適する特性にするた
めに特に重要である。また、セルフアラインＴＦＴ構造形成能力も重要である。
このような構造は寄生ソース-ドレインキャパシタンスを低減し、残留キャパシ
タンスの大面積均一性を改善する。
比較して、トップゲートＴＦＴの重要な利点は、低抵抗ゲートラインをアルミニ
ウムのような高導電性トップゲート金属で容易に形成することができる点にある
。ゲートラインの抵抗率は、アモルファスシリコンＴＦＴの性能を大面積の高解
像度ディスプレイのアクティブマトリクスアドレッシングに適する特性にするた
めに特に重要である。また、セルフアラインＴＦＴ構造形成能力も重要である。
このような構造は寄生ソース-ドレインキャパシタンスを低減し、残留キャパシ
タンスの大面積均一性を改善する。
【０００４】 セルフアライントップゲートＴＦＴ構造を形成する既知の技術はネガ型レジス
ト層を基板を通して所謂「背面露光」し、得られたレジストパターンを次のエッ
チング中マスクとして用いてゲート電極パターンを形成する。特開昭６３−４７
９８１号公報はこの方法を用いて製造されるトップゲート薄膜トランジスタを開
示している。下側のソース及びドレイン電極パターンは、基板を経るネガ型レジ
ストの露光がソース及びドレイン電極間の間隔と整列するように不透明材料から
形成する必要がある。これによりセルフアラインＴＦＴ構造が得られる。しかし
、ゲート電極を含むＴＦＴ構造は、これらの層を経てネガ型レジストを露光し得
るように透明にする必要がある。これがため、この背面露光技術は不透明である
アルミニウムのような低抵抗金属ゲートラインとともに使用することはできない
。特開昭６３-４７９８１号公報は、透明な酸化インジウム錫（ＩＴＯ）ゲート
電極パターンを使用し、この透明電極パターンを通してネガ型レジストの露光を
行うことを開示している。
ト層を基板を通して所謂「背面露光」し、得られたレジストパターンを次のエッ
チング中マスクとして用いてゲート電極パターンを形成する。特開昭６３−４７
９８１号公報はこの方法を用いて製造されるトップゲート薄膜トランジスタを開
示している。下側のソース及びドレイン電極パターンは、基板を経るネガ型レジ
ストの露光がソース及びドレイン電極間の間隔と整列するように不透明材料から
形成する必要がある。これによりセルフアラインＴＦＴ構造が得られる。しかし
、ゲート電極を含むＴＦＴ構造は、これらの層を経てネガ型レジストを露光し得
るように透明にする必要がある。これがため、この背面露光技術は不透明である
アルミニウムのような低抵抗金属ゲートラインとともに使用することはできない
。特開昭６３-４７９８１号公報は、透明な酸化インジウム錫（ＩＴＯ）ゲート
電極パターンを使用し、この透明電極パターンを通してネガ型レジストの露光を
行うことを開示している。
【０００５】 透明ＩＴＯゲート技術はＴＦＴスタックに使用される堆積システムと別個の堆
積工程を必要とする。例えば、ＴＦＴスタックはＰＥＣＶＤシステムを用いて形
成し得るが、ＩＴＯ層はスパッタされる。
積工程を必要とする。例えば、ＴＦＴスタックはＰＥＣＶＤシステムを用いて形
成し得るが、ＩＴＯ層はスパッタされる。
【０００６】 本発明による薄膜トランジスタの製造方法は、 基板上にほぼ不透明のソース及びドレイン電極パターンを形成し、 ソース及びドレイン電極パターン上に、トランジスタのチャネル領域を具える
トランジスタ本体を提供するほぼ透明のシリコン膜を堆積し、 チャネル領域の上にほぼ透明のゲート絶縁層及びほぼ透明のアモルファスシリ
コンゲート電極層を堆積し、 ゲート電極層の上にネガ型レジストの層を堆積し、 ネガ型レジスト層を背面露光を用いて基板を通して露光することにより、ソー
ス及びドレイン電極間の間隔とほぼ整列する領域を露光し、 露光されてないレジスト層及びその下のゲート電極層を除去し、 露光されたレジスト領域を除去し、 残存するアモルファスシリコンゲート電極層にその抵抗値を低下させる処理を
施すことを特徴とする。
トランジスタ本体を提供するほぼ透明のシリコン膜を堆積し、 チャネル領域の上にほぼ透明のゲート絶縁層及びほぼ透明のアモルファスシリ
コンゲート電極層を堆積し、 ゲート電極層の上にネガ型レジストの層を堆積し、 ネガ型レジスト層を背面露光を用いて基板を通して露光することにより、ソー
ス及びドレイン電極間の間隔とほぼ整列する領域を露光し、 露光されてないレジスト層及びその下のゲート電極層を除去し、 露光されたレジスト領域を除去し、 残存するアモルファスシリコンゲート電極層にその抵抗値を低下させる処理を
施すことを特徴とする。
【０００７】 本発明は、ゲート電極層を形成するのにアモルファスシリコン層を使用するこ
とができる。アモルファスシリコンＴＦＴの場合には、この層はＴＦＴの一部分
として、ＰＥＣＶＤ堆積システムの一工程において、真空を破ることなく堆積す
ることができる。アモルファスシリコン層の堆積及び処理はＴＦＴの製造におい
て以前から必要とされているため、追加の設備が必要とされず、スループットは
殆ど変化しない。アモルファスシリコンゲート電極層の抵抗値を低減させる処理
によりゲートを正しく機能させることが可能となる。
とができる。アモルファスシリコンＴＦＴの場合には、この層はＴＦＴの一部分
として、ＰＥＣＶＤ堆積システムの一工程において、真空を破ることなく堆積す
ることができる。アモルファスシリコン層の堆積及び処理はＴＦＴの製造におい
て以前から必要とされているため、追加の設備が必要とされず、スループットは
殆ど変化しない。アモルファスシリコンゲート電極層の抵抗値を低減させる処理
によりゲートを正しく機能させることが可能となる。
【０００８】 トップゲートＴＦＴの透明ゲート電極層の使用に伴なう問題は、その透明性の
ためにトランジスタが光に対し高い感度を示す点にある。これは、ＴＦＴを液晶
表示画素のアレイ内のスイッチング素子として又は大面積イメージセンサデバイ
ス内のスイッチング素子として使用する場合に特に問題となる。しかし、透明ゲ
ート電極層はネガ型レジストの背面露光を可能にするために必要である。これが
ため、前記処理工程によってゲート電極層による電磁放射の減衰も増大させるの
が好ましい。この処理によりアモルファスシリコンゲート電極層をもっと不透明
の層に変換し、ＴＦＴのチャネル領域に対する部分的光遮蔽層として作用させる
ことができる。
ためにトランジスタが光に対し高い感度を示す点にある。これは、ＴＦＴを液晶
表示画素のアレイ内のスイッチング素子として又は大面積イメージセンサデバイ
ス内のスイッチング素子として使用する場合に特に問題となる。しかし、透明ゲ
ート電極層はネガ型レジストの背面露光を可能にするために必要である。これが
ため、前記処理工程によってゲート電極層による電磁放射の減衰も増大させるの
が好ましい。この処理によりアモルファスシリコンゲート電極層をもっと不透明
の層に変換し、ＴＦＴのチャネル領域に対する部分的光遮蔽層として作用させる
ことができる。
【０００９】 この目的のために、前記処理工程は、 トランジスタの上にクロム層を堆積し、 クロム層をアモルファスシリコンゲート電極層の隣接部分と反応させてクロム
シリサイドを形成し、 未反応クロムを除去するものとすることができる。
シリサイドを形成し、 未反応クロムを除去するものとすることができる。
【００１０】 クロムシリサイド層はゲート接触抵抗値を低減し、更にアモルファスシリコン
ゲート電極層を不透明層に変換する。クロムシリサイド層はアモルファスシリコ
ンゲート電極層上にセルフアラインする。追加の導電層を設けて上部行(又は列)
電極を形成することができるが、これらの電極はＴＦＴ構造と精密に整列させる
必要はない。その理由はこれらの電極はＴＦＴに対する光遮蔽機能を行う必要が
ないためである。
ゲート電極層を不透明層に変換する。クロムシリサイド層はアモルファスシリコ
ンゲート電極層上にセルフアラインする。追加の導電層を設けて上部行(又は列)
電極を形成することができるが、これらの電極はＴＦＴ構造と精密に整列させる
必要はない。その理由はこれらの電極はＴＦＴに対する光遮蔽機能を行う必要が
ないためである。
【００１１】 本発明は薄膜トランジスタも提供するものであり、本発明の薄膜トランジスタ
は、 基板上のほぼ不透明のソース及びドレイン電極と、 トランジスタのチャネル領域を構成するソース及びドレイン電極間のシリコン
トランジスタ本体と、 チャネル領域上方のゲート絶縁層及びゲート電極層とを具え、 ゲート電極層がクロムシリサイド層を具えることを特徴とする。
は、 基板上のほぼ不透明のソース及びドレイン電極と、 トランジスタのチャネル領域を構成するソース及びドレイン電極間のシリコン
トランジスタ本体と、 チャネル領域上方のゲート絶縁層及びゲート電極層とを具え、 ゲート電極層がクロムシリサイド層を具えることを特徴とする。
【００１２】 本発明の一実施例を図面を参照して以下に詳細に説明する。 図１-６は本発明の方法による順次の製造段階におけるセルフアライントップ
ゲートＴＦＴの断面図を示す。 これらの図は略図であって、一定の倍率で描かれていない点に注意されたい。
これらの図の各部の相対寸法及び比は図を明瞭にするため及び図示の都合上拡大
したり縮小してある。
ゲートＴＦＴの断面図を示す。 これらの図は略図であって、一定の倍率で描かれていない点に注意されたい。
これらの図の各部の相対寸法及び比は図を明瞭にするため及び図示の都合上拡大
したり縮小してある。
【００１３】 本発明の製造方法は、 (a)基板１０上に不透明のソース及びドレイン電極パターン１１、１２を形成す
る工程(図１)と、 (b)ソース及びドレイン電極パターン１１、１２の上に、ＴＦＴのチャネル領域
を具えるトランジスタ本体を提供するシリコン膜２０を堆積する工程と、 (c)ＴＦＴの少なくともチャネル領域の上に、アモルファスシリコンからなるゲ
ート電極層２４を含む絶縁ゲート構造２２、２４を形成する工程（図２）と、 (d)絶縁ゲート構造の上にネガ型レジスト層２６を堆積し、このネガ型レジスト
層を基板１０の反対側からの照明を用いて露光する工程(図３)と、 (e)露光されてないネガ型レジスト及びその下のアモルファスシリコンゲート電
極層を除去する工程(図４)と、 (f)残存するアモルファスシリコンゲート電極パッドを処理してその抵抗値を低
減させる工程と、 を具える。この工程(f)はその遮光特性も向上させる。
る工程(図１)と、 (b)ソース及びドレイン電極パターン１１、１２の上に、ＴＦＴのチャネル領域
を具えるトランジスタ本体を提供するシリコン膜２０を堆積する工程と、 (c)ＴＦＴの少なくともチャネル領域の上に、アモルファスシリコンからなるゲ
ート電極層２４を含む絶縁ゲート構造２２、２４を形成する工程（図２）と、 (d)絶縁ゲート構造の上にネガ型レジスト層２６を堆積し、このネガ型レジスト
層を基板１０の反対側からの照明を用いて露光する工程(図３)と、 (e)露光されてないネガ型レジスト及びその下のアモルファスシリコンゲート電
極層を除去する工程(図４)と、 (f)残存するアモルファスシリコンゲート電極パッドを処理してその抵抗値を低
減させる工程と、 を具える。この工程(f)はその遮光特性も向上させる。
【００１４】 本発明では、絶縁ゲート構造のトップゲート電極層をアモルファスシリコン層
として形成する。この層は選択使用されるレジスト材料の露光に使用される電磁
放射に対し十分に透明であるが、製造終了時には低減された抵抗値を有するため
、ＴＦＴゲートは正しく機能し得る。アモルファスシリコンゲート電極層に施す
抵抗値低減処理はこの層による電磁放射の減衰も増大してＴＦＴを光に応答しな
いようにするのが好ましい。
として形成する。この層は選択使用されるレジスト材料の露光に使用される電磁
放射に対し十分に透明であるが、製造終了時には低減された抵抗値を有するため
、ＴＦＴゲートは正しく機能し得る。アモルファスシリコンゲート電極層に施す
抵抗値低減処理はこの層による電磁放射の減衰も増大してＴＦＴを光に応答しな
いようにするのが好ましい。
【００１５】 一好適例の順次の製造工程を図１-６に示す。既知のフォトリソグラフィ及び
エッチング技術を用いて、図１の電極パターン１１、１２を絶縁基板１０の上に
堆積された不透明電極材料膜から形成する。以下の記載及び請求項の記載におい
て、透明層とは、本発明の方法で使用する選択されたネガ型レジスト層を露光す
るのに必要とされる波長の電磁放射(紫外放射)に対し透明であることを意味する
。また、不透明層とは、ＴＦＴが最も感応する波長の電磁放射(例えば可視光)を
ある程度減衰するものを意味する。その理由は以下の記載から明らかになる。
エッチング技術を用いて、図１の電極パターン１１、１２を絶縁基板１０の上に
堆積された不透明電極材料膜から形成する。以下の記載及び請求項の記載におい
て、透明層とは、本発明の方法で使用する選択されたネガ型レジスト層を露光す
るのに必要とされる波長の電磁放射(紫外放射)に対し透明であることを意味する
。また、不透明層とは、ＴＦＴが最も感応する波長の電磁放射(例えば可視光)を
ある程度減衰するものを意味する。その理由は以下の記載から明らかになる。
【００１６】 次にアンドープシリコン膜２０を堆積し、続いて少なくとも第１の絶縁膜２２
、例えば窒化シリコンの膜、を堆積する。次に、上部ゲート電極を構成するアモ
ルファスシリコンゲート電極層２４をゲート絶縁層２２の上に堆積して図２に示
す構造を構成する。
、例えば窒化シリコンの膜、を堆積する。次に、上部ゲート電極を構成するアモ
ルファスシリコンゲート電極層２４をゲート絶縁層２２の上に堆積して図２に示
す構造を構成する。
【００１７】 本発明の方法は、アンドープシリコン膜２０をアモルファスシリコンとするア
モルファスシリコンＴＦＴに特に適用し得る。ＴＦＴのチャネルを構成するアモ
ルファスシリコン膜２０は代表的には４０ｎｍの厚さにすることができ、この厚
さではこの層はレジスト材料の露光に慣用される紫外光に対しほぼ透明である。
窒化シリコンゲート絶縁層２２は代表的には２００ｎｍの厚さにし、この厚さの
この層も同様に紫外光に対しほぼ透明である。図２には単一のゲート絶縁層のみ
を示すが、多層ゲート絶縁構造を設けることもできる。
モルファスシリコンＴＦＴに特に適用し得る。ＴＦＴのチャネルを構成するアモ
ルファスシリコン膜２０は代表的には４０ｎｍの厚さにすることができ、この厚
さではこの層はレジスト材料の露光に慣用される紫外光に対しほぼ透明である。
窒化シリコンゲート絶縁層２２は代表的には２００ｎｍの厚さにし、この厚さの
この層も同様に紫外光に対しほぼ透明である。図２には単一のゲート絶縁層のみ
を示すが、多層ゲート絶縁構造を設けることもできる。
【００１８】 図には示されていないが、図１に示すソース及びドレイン電極パターン１１及
び１２は燐含有プラズマにさらして、トランジスタ本体を構成する半導体層２０
の堆積前にソース及びドレインを燐で被覆することができる。これは、フォスフ
ィンフラッシュドーピングにより実行してソース及びドレイン電極１１、１２と
トランジスタのシリコン本体との間のオーム接触の品質を向上させることができ
る。
び１２は燐含有プラズマにさらして、トランジスタ本体を構成する半導体層２０
の堆積前にソース及びドレインを燐で被覆することができる。これは、フォスフ
ィンフラッシュドーピングにより実行してソース及びドレイン電極１１、１２と
トランジスタのシリコン本体との間のオーム接触の品質を向上させることができ
る。
【００１９】 ネガ型レジスト層２６を図２に示すＴＦＴ構造の上に設ける。ネガ型レジスト
膜２６を、ソース及びドレイン１１、１２により形成される不透明部分をフォト
マスクとして用いて、紫外電磁放射２８により基板１０を通して照明することに
より選択的に露光する。その結果としてレジスト層２６の領域Ｂが露光されるが
、領域Ａは露光されないままとなる。領域Ｂの露光ができるのは、フォトレジス
ト２６の下のトランジスタ装置の層が紫外放射２８に対し十分低い減衰を示し、
その結果ととしてこれらの層の減衰の合成も十分に低いためにフォトレジスト層
２６の露光を満足に行うことができるからである。
膜２６を、ソース及びドレイン１１、１２により形成される不透明部分をフォト
マスクとして用いて、紫外電磁放射２８により基板１０を通して照明することに
より選択的に露光する。その結果としてレジスト層２６の領域Ｂが露光されるが
、領域Ａは露光されないままとなる。領域Ｂの露光ができるのは、フォトレジス
ト２６の下のトランジスタ装置の層が紫外放射２８に対し十分低い減衰を示し、
その結果ととしてこれらの層の減衰の合成も十分に低いためにフォトレジスト層
２６の露光を満足に行うことができるからである。
【００２０】 適切なエッチャントの選択により、レジスト膜２６の非露光領域Ａを除去し、
このエッチング工程中又は次のエッチング工程中に、レジスト膜２６の非露光領
域Ａの真下のゲート電極層２４も除去する。ゲート電極層２４のこれらの領域の
エッチング中、レジスト膜２６の露光領域Ｂはマスクとして作用し、図４に示す
構造となる。絶縁層２２はＴＦＴの絶縁ゲート構造を構成するゲート絶縁層２２
の部分以外の部分から除去してもしなくてもよい。これは図４には示されていな
い。
このエッチング工程中又は次のエッチング工程中に、レジスト膜２６の非露光領
域Ａの真下のゲート電極層２４も除去する。ゲート電極層２４のこれらの領域の
エッチング中、レジスト膜２６の露光領域Ｂはマスクとして作用し、図４に示す
構造となる。絶縁層２２はＴＦＴの絶縁ゲート構造を構成するゲート絶縁層２２
の部分以外の部分から除去してもしなくてもよい。これは図４には示されていな
い。
【００２１】 図４に示す構造はセルフアライントップゲート構造を有し、ゲート電極はアモ
ルファスシリコンから形成され、背面露光によりセルフアライン製造される既知
のトップゲートＴＦＴと比較してその製造が著しく容易であり、製造コストが安
価になる。しかし、アモルファスシリコンゲート電極層２４の抵抗値はＴＦＴの
性能を低下させ、図４に示す構造を有するＴＦＴを大面積電子デバイス用途に使
用する場合に特に問題となる。
ルファスシリコンから形成され、背面露光によりセルフアライン製造される既知
のトップゲートＴＦＴと比較してその製造が著しく容易であり、製造コストが安
価になる。しかし、アモルファスシリコンゲート電極層２４の抵抗値はＴＦＴの
性能を低下させ、図４に示す構造を有するＴＦＴを大面積電子デバイス用途に使
用する場合に特に問題となる。
【００２２】 これがため、本発明はゲート電極層２４に追加の処理を施してその抵抗値を低
減させ、ＴＦＴの機能を向上させ、種々の用途、例えば大面積電子デバイスに使
用することができるようにする。
減させ、ＴＦＴの機能を向上させ、種々の用途、例えば大面積電子デバイスに使
用することができるようにする。
【００２３】 図には示されていないが、アモルファスシリコンゲート電極層２４に施すこと
ができる一つの可能な処理は例えばレーザ結晶化によりアモルファスシリコン層
を多結晶シリコン層に変換するものである。レーザ結晶化処理は、アモルファス
シリコン層があらかじめ負にドープされている場合に有効である。得られる多結
晶シリコン層は大きく減少した抵抗値を有し、ＴＦＴ性能の向上を可能にする。
ができる一つの可能な処理は例えばレーザ結晶化によりアモルファスシリコン層
を多結晶シリコン層に変換するものである。レーザ結晶化処理は、アモルファス
シリコン層があらかじめ負にドープされている場合に有効である。得られる多結
晶シリコン層は大きく減少した抵抗値を有し、ＴＦＴ性能の向上を可能にする。
【００２４】 アモルファスシリコンゲート電極層に対する他の好適処理を図５及び６を参照
して説明する。 レジスト層２６の残存露光部分の除去後に、シリサイド生成金属、例えばクロ
ムを図５に示すように構造の上に堆積する。得られるクロム膜３０は少なくとも
絶縁ゲート構造２２、２４の全域に亘って延在させる。クロム膜は蒸着又はスパ
ッタリングにより堆積することができ、且つこの場合には薄膜構造を加熱してア
モルファスシリコンゲート電極層２４とクロム層３０との間の界面にシリサイド
層３２を生成することができる。次に、クロムエッチャントを用いて未反応クロ
ムを除去し、図６に示すようにシリサイド層３２を残存させる。
して説明する。 レジスト層２６の残存露光部分の除去後に、シリサイド生成金属、例えばクロ
ムを図５に示すように構造の上に堆積する。得られるクロム膜３０は少なくとも
絶縁ゲート構造２２、２４の全域に亘って延在させる。クロム膜は蒸着又はスパ
ッタリングにより堆積することができ、且つこの場合には薄膜構造を加熱してア
モルファスシリコンゲート電極層２４とクロム層３０との間の界面にシリサイド
層３２を生成することができる。次に、クロムエッチャントを用いて未反応クロ
ムを除去し、図６に示すようにシリサイド層３２を残存させる。
【００２５】 シリサイド層３２はゲート導体パターンの抵抗値を低減するとともに、ゲート
構造の光減衰量を増大するため、得られるＴＦＴは周囲光状態の変化により生ず
る性能特性の変化を受け難いものとなる。アモルファスシリコンＴＦＴは可視光
にもっとも敏感であり、上記の処理は可視光に対する減衰を増大し好ましい。シ
リサイド層３２もゲート構造とセルフアライン形成される。
構造の光減衰量を増大するため、得られるＴＦＴは周囲光状態の変化により生ず
る性能特性の変化を受け難いものとなる。アモルファスシリコンＴＦＴは可視光
にもっとも敏感であり、上記の処理は可視光に対する減衰を増大し好ましい。シ
リサイド層３２もゲート構造とセルフアライン形成される。
【００２６】 シリサイド生成は、シリサイド化前にシリサイドの金属前駆物質によりイオン
を注入することにより向上させることができる。適切なシリサイド生成金属とし
てクロムを記載したが、本発明方法では他の金属、例えばＭｏ，Ｎｉ，Ｂｄ，Ｐ
ｔ，Ａｕ等のシリサイドを使用することができる。
を注入することにより向上させることができる。適切なシリサイド生成金属とし
てクロムを記載したが、本発明方法では他の金属、例えばＭｏ，Ｎｉ，Ｂｄ，Ｐ
ｔ，Ａｕ等のシリサイドを使用することができる。
【００２７】 ゲート電極はアレイデバイスの行導体に結合することができ、これらの行導体
は追加の上部層として形成される。しかし、これらの行導体はＴＦＴスタックと
精密なアライメントを必要としない。その理由は、光遮蔽が既に達成されている
ためにこれらの行導体をＴＦＴの上に位置させる必要がないためである。従って
、ＴＦＴ構造のセルフアラインの利点を損なうことなくこれらの行導体を高導電
性材料(例えばアルミニウム)から形成することができる。
は追加の上部層として形成される。しかし、これらの行導体はＴＦＴスタックと
精密なアライメントを必要としない。その理由は、光遮蔽が既に達成されている
ためにこれらの行導体をＴＦＴの上に位置させる必要がないためである。従って
、ＴＦＴ構造のセルフアラインの利点を損なうことなくこれらの行導体を高導電
性材料(例えばアルミニウム)から形成することができる。
【００２８】 当業者であれば、種々の追加の製造工程、例えばトランジスタ本体のソース及
びドレイン領域のドーピング及びＴＦＴに要求される特定の性能特性に依存する
種々の追加の層を使用し得ること明らかである。本発明においては明細書中に記
載されていないが多くの変更や変形が可能であり、これらも本発明の範囲に含ま
れる。同様に、本発明の製造方法はアモルファスシリコンゲート電極層の使用に
より特にアモルファスシリコンＴＦＴに適するが、本発明の方法はポリシリコン
ＴＦＴ構造に等しく使用することもできるものである。
びドレイン領域のドーピング及びＴＦＴに要求される特定の性能特性に依存する
種々の追加の層を使用し得ること明らかである。本発明においては明細書中に記
載されていないが多くの変更や変形が可能であり、これらも本発明の範囲に含ま
れる。同様に、本発明の製造方法はアモルファスシリコンゲート電極層の使用に
より特にアモルファスシリコンＴＦＴに適するが、本発明の方法はポリシリコン
ＴＦＴ構造に等しく使用することもできるものである。
【図１】 本発明の製造方法により製造されるセルフアライントップゲートＴＦ
Ｔの順次の製造工程における断面図である。
Ｔの順次の製造工程における断面図である。
【図２】 本発明の製造方法により製造されるセルフアライントップゲートＴＦ
Ｔの順次の製造工程における断面図である。
Ｔの順次の製造工程における断面図である。
【図３】 本発明の製造方法により製造されるセルフアライントップゲートＴＦ
Ｔの順次の製造工程における断面図である。
Ｔの順次の製造工程における断面図である。
【図４】 本発明の製造方法により製造されるセルフアライントップゲートＴＦ
Ｔの順次の製造工程における断面図である。
Ｔの順次の製造工程における断面図である。
【図５】 本発明の製造方法により製造されるセルフアライントップゲートＴＦ
Ｔの順次の製造工程における断面図である。
Ｔの順次の製造工程における断面図である。
【図６】 本発明の製造方法により製造されるセルフアライントップゲートＴＦ
Ｔの順次の製造工程における断面図である。
Ｔの順次の製造工程における断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６１６Ｎ Ｆターム(参考） 2H092 JA25 JA34 JA37 JA41 JA47 KA04 KA05 KA19 MA13 MA18 MA29 MA41 NA01 NA21 4M104 AA01 BB01 BB02 BB24 BB36 BB40 CC05 DD02 DD26 DD37 DD43 DD64 GG20 HH16 5C094 AA02 AA43 BA03 CA19 DA14 DA15 DB04 EA04 EA07 FB12 FB14 FB15 5F110 AA30 BB01 CC06 EE05 EE08 EE09 EE14 EE45 FF03 FF09 GG02 GG13 GG15 GG25 GG45 HJ01 HJ12 HM02 PP03 QQ09 QQ12
Claims (8)
- 【請求項１】 基板上にほぼ不透明のソース及びドレイン電極パターンを形成す
る工程と、 ソース及びドレイン電極パターン上に、トランジスタのチャネル領域を具える
トランジスタ本体を提供するほぼ透明のシリコン膜を堆積する工程と、 チャネル領域の上にほぼ透明のゲート絶縁層及びほぼ透明のアモルファスシリ
コンゲート電極層を堆積する工程と、 ゲート電極層の上にネガ型レジストの層を堆積する工程と、 ネガ型レジスト層を背面露光を用いて基板を通して露光することにより、ソー
ス及びドレイン電極間の間隔とほぼ整列する領域を露光する工程と、 露光されてないレジスト層及びその下のゲート電極層を除去する工程と、 露光されたレジスト領域を除去する工程と、 残存するアモルファスシリコンゲート電極層にその抵抗値を低下させる処理を
施す工程と、 を具えることを特徴とする薄膜トランジスタの製造方法。 - 【請求項２】 前記処理はレーザ結晶化であることを特徴とする請求項１記載の
方法。 - 【請求項３】 前記処理によりゲート電極層による電磁放射の減衰も増大させる
ことを特徴とする請求項１記載の方法。 - 【請求項４】 前記処理は、クロム層をトランジスタの上に堆積する工程と、ク
ロム層をアモルファスシリコンゲート電極層の隣接部分と反応させてクロムシリ
サイドを形成する工程と、未反応クロムを除去する工程を具えることを特徴とす
る請求項３記載の方法。 - 【請求項５】 前記反応工程はアニーリングであることを特徴とする請求項４記
載の方法。 - 【請求項６】 複数のトランジスタを基板上にデバイスマトリクス内のスイッチ
ング素子として形成することを特徴とする請求項１-５の何れかに記載の方法。 - 【請求項７】 ソース及びドレイン電極パターンをトランジスタ本体シリコン膜
の堆積前に燐で被覆することを特徴とする請求項１-６の何れかに記載の方法。 - 【請求項８】 基板上のほぼ不透明のソース及びドレイン電極と、 トランジスタのチャネル領域を構成するソース及びドレイン電極間のシリコン
トランジスタ本体と、 チャネル領域の上のゲート絶縁層及びゲート電極層とを具え、 ゲート電極層がクロムシリサイド層を具えることを特徴とする薄膜トランジス
タ。
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|---|---|
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