KR100878234B1 - 반사막 패턴의 형성 방법 및 이를 이용한 박막 트랜지스터기판의 제조 방법 - Google Patents

반사막 패턴의 형성 방법 및 이를 이용한 박막 트랜지스터기판의 제조 방법 Download PDF

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Abstract

본 발명은 반사막 패턴의 형성 방법 및 이를 이용한 박막 트랜지스터 기판의 제조 방법에 관한 것으로서 금속을 포함하는 유기 금속 착제를 도포하여 유기 금속층을 형성하고, 유기 금속층을 광 마스크를 통하여 노광하고 현상하여 반사막 패턴을 형성한다. 이어서 반사막 패턴을 열처리하여 반사도를 향상시킨다.
박막트랜지스터기판, 유기금속착제, 반사막패턴, 반사도

Description

반사막 패턴의 형성 방법 및 이를 이용한 박막 트랜지스터 기판의 제조 방법{A method of forming a reflection layer pattern and a method of fabricating TFT array panel by using the same}
도 1은 본 발명에 따른 금속 반사막 형성 방법을 보여주는 순서도이다.
도 2a는 본 발명에 따라 형성된 금속 반사막의 표면과 단면을 찍은 SEM 사진이다.
도 2b는 도 2a의 단면을 확대한 사진이다.
도 3a는 본 발명의 실시예에 따라 형성된 반사막을 진공 챔버안에서 20분간 열처리한 경우에 있어서 열처리 온도에 따른 반사도를 나타내는 그래프이다.
도 3b는 본 발명의 실시예에 따라 유리 기판 위에 형성된 반사막을 질소 분위기에서 3분간 열처리한 경우에 있어서 열처리 온도에 따른 반사도를 나타내는 그래프이다.
도 3c는 본 발명의 실시예에 따라 비정질 규소층 위에 형성된 반사막을 질소 분위기에서 3분간 열처리한 경우에 있어서 열처리 온도에 따른 반사도를 나타내는 그래프이다.
도 4a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 4b는 도 4a의 Ⅳ-Ⅳ'선에 대한 단면도이다.
도 5 내지 도 11b는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 도시한 단면도이다.
도 12a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 12b는 도 12a의 ⅩIIb-ⅩIIb'선, 도 12c는 도 12a의 ⅩIIc-ⅩIIc'선에 대한 단면도이다.
도 13a 내지 도 19c는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 공정 순서에 따라 도시한 단면도이다.
※도면의 주요 부분에 대한 부호의 설명※
95 : 보조 게이트 패드 97 : 보조 데이터 패드
110 : 절연 기판 121 : 게이트선
123 : 게이트 전극 125 : 게이트 패드
131 : 유지 전극선 140 : 게이트 절연층
151, 153, 157, 159 : 반도체층 161, 163, 165 : 저항성 접촉층
171 : 데이터 선 173 : 소스 전극
175 : 드레인 전극 177 : 유지 용량용 전극
179 : 데이터 패드 190 : 화소 전극
본 발명은 반사막의 형성 방법 및 그를 이용한 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
박막 트랜지스터(Thin Film Transistor, TFT) 기판은 액정 표시 장치나 유기 EL(Electro Luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. 박막 트랜지스터 기판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극, 게이트 배선을 덮어 절연하는 게이트 절연층 및 박막 트랜지스터와 데이터 배선을 덮어 절연하는 층간 절연층 등으로 이루어져 있다.
이러한 박막 트랜지스터는 게이트 배선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다.
박막 트랜지스터에서 게이트선, 게이트 전극, 게이트 패드 등을 포함하는 게이트 배선 및 데이터선, 데이터 전극, 데이터 패드, 소스/드레인 전극 등을 포함하는 데이터 배선은 일반적으로 탄탈륨(Ta), 알루미늄(Al), 몰리브덴(Mo) 등의 금속 재료로 형성한다. 또한 반사 전극도 알루미늄 등의 광반사 특성이 우수한 금속으로 형성한다.
이러한 금속을 이용하여 배선이나 반사 전극을 형성하기 위하여는 금속의 증착, 감광막 도포, 광마스크를 통한 감광막 노광, 감광막 현상 및 감광막을 식각 마스크로 하는 금속층의 식각 과정을 포함하는 사진 식각 공정을 사용하여야 한다. 그런데 사진 식각 공정은 박막 트랜지스터 기판의 제조 비용과 시간을 좌우하는 매우 복잡하고 비용이 많이 드는 공정이다. 따라서 박막 트랜지스터 기판의 제조 비용을 낮추고 생산성을 향상시키기 위하여는 사진 식각 공정의 횟수를 감소시킬 필요가 있다.
한편, 반사 전극은 기준 전극과의 사이에서 액정 구동 전계를 형성하는 역할과 함께 외부로부터 들어오는 빛을 반사시켜 광원으로 사용하는 역할을 한다. 따라서 반사 전극의 반사도는 액정 표시 장치의 휘도를 결정하는 중요한 요소이다.
본 발명의 목적은 반사 전극의 반사 효율을 향상시키는 방법을 제공하는 것이다.
이와 같은 목적을 달성하기 위해 본 발명에서는 감광성 유기 금속 착제를 도포하고 노광 및 현상하여 반사막을 형성하고 소정의 온도에서 열처리한다.
구체적으로는, 감광성 유기 금속 착제를 도포하여 유기 금속층을 형성하는 단계, 상기 유기 금속층을 광 마스크를 통하여 노광하는 단계, 상기 유기 금속층을 현상하여 반사막 패턴을 형성하는 단계, 상기 반사막 패턴을 열처리하는 단계를 포함하는 방법을 통하여 반사막 패턴을 형성한다.
이 때, 상기 반사막 패턴의 열처리는 100℃에서 150℃ 사이의 온도에서 진행하는 것이 바람직하고, 상기 유기 금속층의 현상은 유기 용매를 사용하여 진행하는 것이 바람직하다.
절연 기판 위에 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 배선을 형성하는 단계, 상기 게이트 배선 위에 게이트 절연층, 비정질 규소층, 저항성 접촉층을 순차적으로 적층하는 단계, 상기 저항성 접촉층과 상기 비정질 규소층을 사진 식각하여 패터닝하는 단계, 상기 저항성 접촉층 위에 소스 전극 및 드레인 전극, 데이터선, 데이터 패드를 포함하는 데이터 배선을 형성하는 단계, 상기 데이터 배선 위에 상기 드레인 전극을 노출하는 제1 접촉구, 상기 게이트 패드를 노출하는 제2 접촉구, 상기 데이터 패드를 노출하는 제3 접촉구를 가지는 보호층을 형성하는 단계, 상기 보호층 위에 상기 제1 접촉구를 통해 상기 드레인 전극과 연결되는 화소 전극, 상기 제2 접촉구를 통해 상기 게이트 패드와 연결되는 보조 게이트 패드, 상기 제3 접촉구를 통해 상기 데이터 패드와 연결되는 보조 데이터 패드를 형성하는 단계를 포함하고, 상기 화소 전극, 상기 보조 게이트 패드 및 상기 보조 데이터 패드를 형성하는 단계는 감광성 유기 금속 착제를 도포하여 유기 금속층을 형성하는 단계, 상기 유기 금속층 위의 소정 영역이 노출되도록 광 마스크를 배치하는 단계, 상기 유기 금속층을 상기 광 마스크를 통하여 노광하는 단계, 상기 유기 금속층을 현상하는 단계, 열처리 하는 단계를 포함하는 방법을 통하여 박막 트랜지스터 기판을 제조한다.
또는, 절연 기판 위에 게이트선, 게이트 전극, 게이트 패드를 포함하는 게이트 배선을 형성하는 단계, 상기 게이트 배선 위에 게이트 절연층, 비정질 규소층, 저항성 접촉층 및 금속층을 순차적으로 적층하는 단계, 상기 금속층, 저항성 접촉층, 비정질 규소층을 사진 식각하여 소스 전극, 드레인 전극, 데이터선, 데이터 패 드를 포함하는 데이터 배선, 소스 전극과 드레인 전극 사이의 채널부를 형성하는 단계, 상기 데이터 배선 위에 제1 내지 제3 접촉구를 포함하는 보호층을 형성하는 단계, 상기 보호층 위에 상기 제1 접촉구를 통해 상기 드레인 전극과 연결되는 화소 전극, 상기 제2 접촉구를 통해 상기 게이트 패드와 연결되는 보조 게이트 패드, 상기 제3 접촉구를 통해 상기 데이터 패드와 연결되는 보조 데이터 패드를 형성하는 단계를 포함하고, 상기 화소 전극 형성 단계는 감광성 유기 금속 착제를 도포하여 게이트 배선용 유기 금속층을 형성하는 단계, 상기 게이트 배선용 유기 금속층 위의 소정 영역이 노출되도록 광 마스크를 배치하는 단계, 상기 유기 금속층을 상기 광 마스크를 통하여 노광하는 단계, 상기 유기 금속층을 현상하는 단계, 열처리 하는 단계를 포함하는 방법을 통하여 박막 트랜지스터 기판을 제조한다.
이 때, 상기 금속은 은(Ag)일 수 있고, 상기 열처리는 100℃에서 150℃ 사이의 온도에서 진행하는 것이 바람직하다.
이러한 방법을 통하여, 절연 기판, 상기 절연 기판 위에 형성되어 있는 게이트 배선, 상기 게이트 배선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체층, 상기 반도체층 및 상기 게이트 절연막 위에 형성되어 있는 데이터 배선, 상기 데이터 배선 위에 형성되어 있는 보호막, 상기 보호막 위에 형성되어 있는 화소 전극을 포함하고, 상기 화소 전극은 감광성 유기 금속 착제를 도포하여 유기 금속층을 형성하는 단계, 상기 유기 금속층 위의 소정 영역이 노출되도록 광 마스크를 배치하는 단계, 상기 유기 금속층을 상기 광 마스크를 통하여 노광하는 단계, 상기 유기 금속층을 현상하여 화소 전극 패턴을 형성하는 단계, 상기 화소 전극 패턴을 100℃에서 150℃ 사이의 온도로 열처리하는 단계를 포함하는 금속 패턴 형성 방법에 의하여 형성된 박막 트랜지스터 기판을 마련한다.
이 때, 상기 반도체층은 비정질 규소층과 저항성 접촉층을 포함하고, 상기 저항성 접촉층은 상기 데이터 배선과 동일한 평면 패턴을 가지고, 상기 비정질 규소층은 채널 영역 이외의 부분에서 상기 저항성 접촉층과 동일한 평면 패턴을 가질 수 있다.
또는 절연 기판, 상기 절연 기판 위에 형성되어 있는 게이트 배선, 상기 게이트 배선 위에 형성되어 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있으며 비정질 규소층, 저항성 접촉층 및 금속층의 3중층으로 이루어진 데이터 배선, 상기 데이터 배선 위에 형성되어 있는 보호막, 상기 보호막 위에 형성되어 있는 화소 전극을 포함하고, 상기 화소 전극은 감광성 유기 금속 착제를 도포하여 유기 금속층을 형성하는 단계, 상기 유기 금속층 위의 소정 영역이 노출되도록 광 마스크를 배치하는 단계, 상기 유기 금속층을 상기 광 마스크를 통하여 노광하는 단계, 상기 유기 금속층을 현상하여 화소 전극 패턴을 형성하는 단계, 상기 화소 전극 패턴을 100℃에서 150℃ 사이의 온도로 열처리하는 단계를 포함하는 금속 패턴 형성 방법에 의하여 형성된 박막 트랜지스터 기판을 마련한다.
이 때, 상기 데이터 배선은 데이터선, 상기 데이터선에 연결되어 있는 소스 전극, 상기 소스 전극과 대향하고 있는 드레인 전극을 포함하고, 상기 소스 전극과 상기 드레인 전극 사이에는 비정질 규소층만으로 이루어진 채널부가 형성되어 있을 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명에 따른 반사막 패턴 형성 방법을 보여주는 순서도이다.
감광성 유기 금속 착제를 유기 용매에 녹여 액화하고, 액화된 유기 금속 착제를 반사막 패턴을 형성하려는 표면 위에 도포하여 감광성 유기 금속층을 형성한다. 이 때, 도포는 스핀코팅(spin coating) 또는 롤프린팅(role printing) 등의 방법을 사용한다. 감광성 유기 금속 착제는 좌외선에 감응하는 유기 리간드가 은(Ag)에 결합되어 있는 은 전이 화합물 등이다. 도포 후에는 유기 금속층을 건조시켜 유기 용매를 제거한다.
다음, 형성하려는 패턴이 형성되어 있는 광마스크를 감광성 유기 금속층 위에 배치하고 광마스크를 통하여 유기 금속층을 노광한다. 자외선에 감응하는 은 전이 화합물을 사용하여 유기 금속층을 형성한 경우에는 자외선을 사용하여 노광하 고, 광마스크는 금속층이 남아 있어야 할 부분이 빛에 노출되고, 금속층이 남지 않아야 할 부분에는 광차단 패턴이 위치하도록 배치한다. 노광된 부분에서는 유기 리간드가 빛에 반응하여 증발하고 금속만이 남게된다.
다음, 노광된 유기 금속층을 유기 용매를 사용하여 현상하면 유기 리간드가 남아 있는 부분(빛을 쐬지 않은 부분)은 유기 용매에 녹아 제거되고, 유기리간드가 제거되어 금속만이 남아 있는 부분(빛을 쐰 부분)은 그대로 남아 반사막 패턴을 이룬다.
다음, 반사막 패턴을 열처리하여 반사도를 향상시킨다. 이 때, 열처리는 진공 챔버 안에서 또는 질소 분위기에서 3분 내지 20분 정도 진행한다. 열처리는 100℃에서 150℃ 사이의 온도에서 진행하는 것이 바람직하다.
도 2a는 본 발명에 따라 형성된 금속 반사막의 표면과 단면을 찍은 SEM 사진이다. 도 2b는 도 2a의 단면 사진을 확대한 사진이다.
도 2a 내지 도 2b는 표면이 엠보싱(Emb)되어 있는 유기 절연막 위에 본 발명에 따른 반사막 패턴 형성 방법(SOM: Spin On Metal)으로 형성한 은(Ag) 박막을 보여주고 있다. 본 발명에 따라 형성된 금속 박막도 스퍼터링(sputtering)으로 형성된 금속 박막과 유사한 정도의 균일성을 가짐을 알 수 있고, 따라서 반사 전극으로 사용할 수 있다. 또한 열처리에 의하여 반사도를 향상시킴으로써 우수한 휘도를 나타내는 반사형 액정 표시 장치를 제조할 수 있다.
열처리 온도와 분위기에 따른 반사도의 변화를 살펴본다.
도 3a는 본 발명의 실시예에 따라 형성된 반사막을 진공 챔버안에서 20분간 열처리한 경우에 있어서 열처리 온도에 따른 반사도를 나타내는 그래프이다.
진공 상태에서 20분간 열처리하고 열처리 온도를 250°와 350°로 달리한 결과 250°에서 열처리할 때 반사도가 더 많이 향상됨을 알 수 있다.
도 3b는 본 발명의 실시예에 따라 유리 기판 위에 형성된 반사막을 질소 분위기에서 3분가 열처리한 경우에 있어서 열처리 온도에 따른 반사도를 나타내는 그래프이다.
유기 기판 위에 형성된 반사막을 질소 분위기에서 3분간 열처리하고 열처리 온도를 150°, 200°, 250°로 달리한 결과 온도가 낮을수록 반사도가 더 많이 향상됨을 알 수 있다. 따라서 열처리는 100℃에서 150℃ 사이의 온도에서 진행하는 것이 바람직하다.
도 3c는 본 발명의 실시예에 따라 비정질 규소층 위에 형성된 반사막을 질소 분위기에서 3분간 열처리한 경우에 있어서 열처리 온도에 따른 반사도를 나타내는 그래프이다.
비정질 규소층 위에 형성된 반사막을 질소 분위기에서 3분간 열처리하고 열처리 온도를 150°, 200°, 250°로 달리한 결과 온도가 낮을수록 반사도가 더 많이 향상됨을 알 수 있다. 따라서 열처리는 100℃에서 150℃ 사이의 온도에서 진행하는 것이 바람직하다.
그러면 이러한 금속 패턴 형성 방법을 사용하여 박막 트랜지스터 기판을 제조하는 방법에 대하여 설명한다.
이제 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 4a는 본 발명의 제1 실시예에 따른 박막 트랜지스터 기판을 도시한 배치도이고, 도 4b는 도 4a의 Ⅳb-Ⅳb'선에 대한 단면도이다.
도 4a 내지 도 4b에 도시한 바와 같이, 투명한 절연 기판(110) 바로 위에 은으로 이루어진 게이트 배선(121, 123, 125)이 형성되어 있다.
게이트 배선(121, 123, 125)은 가로 방향으로 길게 형성되어 있는 게이트선(121), 게이트선(121)의 일단에 연결되어 있으며 외부로부터 게이트 신호를 인가 받아 게이트선(121)으로 전달하는 게이트 패드(125), 게이트선(121)과 연결되어 있는 게이트 전극(123)을 포함한다.
그리고 게이트 배선(121, 123, 125)을 포함하는 기판 전면에 게이트 절연층(140)이 형성되어 있다.
게이트 전극(123)과 대응되는 부분의 게이트 절연층(140) 위에는 비정질 규소와 같은 반도체 물질로 형성한 반도체층(151, 153, 159)과, 비정질 규소와 같은 반도체 물질에 n형 불순물을 고농도로 도핑하여 형성한 저항성 접촉층(161, 162, 163, 165)이 형성되어 있다.
저항성 접촉층(161, 162, 163, 165) 및 게이트 절연층(140) 위에는 은으로 이루어진 데이터 배선(171, 173, 175, 177, 179)이 형성되어 있다.
데이터 배선(171, 173, 175, 177, 179)은 게이트선(121)과 수직하게 교차하여 화소 영역을 정의하는 데이터선(171), 데이터선(171)의 분지이며 저항성 접촉층(163)에도 연결되는 소스 전극(173), 데이터선(171)의 일단에 연결되어 있으 며 외부로부터의 화상신호를 인가 받는 데이터 패드(179), 소스 전극(173)과 분리되어 있으며 게이트 전극(123)에 대하여 소스 전극(173)의 반대편 저항성 접촉층(165) 위에 형성되어 있는 드레인 전극(175), 유지 용량을 향상시키기 위해 게이트선(121)과 중첩시켜 형성한 유지 용량용 전극(177)을 포함한다.
데이터 배선(171, 173, 175, 177, 179)을 위에는 드레인 전극(175)을 노출하는 제1 접촉구(181), 게이트 패드(125)를 노출하는 제2 접촉구(182), 데이터 패드(125)를 노출하는 제3 접촉구(183), 유지 용량용 전극(177)을 노출하는 제4 접촉구(184)를 가지는 보호층(180)이 형성되어 있다. 보호층(180) 표면은 엠보싱(embossing)되어 있다.
그리고 보호층(180) 위에는 제1 및 제4 접촉구(181, 184)를 통해 각각 드레인 전극(175) 및 유지 용량용 전극(177)과 연결되는 반사 전극(190), 제2 접촉구(182)를 통해 게이트 패드(125)와 연결되는 보조 게이트 패드(95) 및 제3 접촉구(183)를 통해 데이터 패드(179)와 연결되는 보조 데이터 패드(97)가 형성되어 있다. 이 때, 반사 전극(190), 보조 게이트 패드(95) 및 보조 데이터 패드(97)는 은(Ag)으로 이루어져 있다. 반사 전극(190)은 기준 전극(도시하지 않음)과의 사이에서 전계를 형성한다는 점에서 화소 전극의 하나이나 빛을 반사시킨다는 점에 중점을 두어 반사 전극이라고 표현한다.
이러한 본 발명의 실시예에 따른 박막 트랜지스터 기판을 제조하는 방법을 도 5 내지 도 11b를 참조하여 상세히 설명한다.
먼저 도 5에 도시한 바와 같이, 투명한 절연 기판(110) 위에 게이트 배선용 유기 금속층(201)을 형성한다.
유기 금속층(201)은 은을 포함하는 유기 금속 착제를 유기 용매에 녹여 적당한 점성을 가지도록 한 후, 절연 기판(110) 위에 도포한 후 유기 용매를 증발시켜 형성한다. 이때 유기 금속 착제는 유기 용매에 의하여 용해되며 빛에 의하여 유기 리간드가 분해되어 휘발하면 은이 남는 성질을 가진다.
이때 도포는 스핀코팅(spin coating), 롤프린팅(roll printing) 등의 방법으로 할 수 있다. 그리고 유기 용매는 이러한 방법을 사용하여 도포하기에 적정한 점성을 가지도록 하여 도포를 용이하게 하기위한 보조제로, 도포와 동시에 증발된다. 따라서 증발되는 유기 용매를 고려하여 형성하고자 하는 배선의 두께보다 더 두껍게 도포하는 것이 바람직하다.
여기서 사용된 기판은 박막 트랜지스터 기판을 제조하기 위해 투명한 절연 기판을 사용하나, 반도체용 기판, 하부 배선을 포함하는 절연층이 형성된 기판 등과 같이 금속 배선을 형성하고자 하는 모든 기판을 포함한다.
도 6에 도시한 바와 같이, 게이트 배선용 유기 금속층(201) 위의 소정영역이 노출되도록 광 마스크를 배치한다.(제1 마스크) 이때, 광 마스크의 광차단 패턴은 형성하고자 하는 배선 영역(C1)을 제외한 영역(D1)에 배치한다.
도 7a 및 도 7b에 도시한 바와 같이, 유기 금속층(201)을 노광 및 현상하여 게이트 배선(121, 123, 125)을 형성한다.
노광을 하면 광차단 패턴이 배치되지 않은 영역(C1)의 유기 금속층(201)은 광분해되어 유기 리간드가 휘발되고, 은만 남겨진다. 그리고 광차단 패턴이 배치된 영역(D1)의 유기 금속층(201)은 광분해되지 않으므로 유기 용매를 이용하여 제거한다. 따라서 절연 기판(110) 위에는 은으로된 게이트 배선(121, 123, 125)이 형성된다.
도 8a 및 도 8b에 도시한 바와 같이, 게이트 배선(121, 123, 125)을 포함하는 기판 위에 질화 규소 또는 산화 규소를 도포하여 게이트 절연층(140)을 형성한다.
이후 게이트 절연층(140) 위에 불순물이 도핑되지 않은 비정질 규소층 및 n형 불순물이 고농도로 도핑된 비정질 규소층을 형성한다. 그리고 사진 식각 공정으로 불순물이 도핑된 비정질 규소층 및 불순물이 도핑되지 않은 비정질 규소층을 순차적으로 식각하여 게이트 전극(123)과 대응되는 게이트 절연층(140) 위에 반도체층(151, 153, 159)과 저항성 접촉층(160A, 161, 162)을 형성한다.(제2 마스크)
도 9에 도시한 바와 같이, 저항성 접촉층(160A, 161, 162) 위에 데이터 배선용 유기 금속층(701)을 형성한 후 형성하고자 하는 배선 영역(C2)에 광 마스크를 배치한다. (제3 마스크)
여기서 데이터 배선용 유기 금속층(701)을 형성하고 광차단 패턴을 형성하는 방법은 게이트 배선(121, 123, 125)을 형성하는 방법과 동일하다. 그리고 광 마스크의 광차단 패턴은 데이터 배선(171, 173, 175, 179) 및 유지 용량용 전극(177)이 형성되지 않는 영역(D2)에 배치된다.
이후 도 10a 및 도 10b에 도시한 바와 같이, 노광 및 현상하여 데이터 배선 및 유지 용량용 전극(171, 173, 175, 177, 179)을 형성한다. 이후 소스 전극(173) 및 드레인 전극(175)을 마스크로 하여 식각함으로써 소스 전극(173) 및 드레인 전극(175) 아래에 위치한 저항성 접촉층(160A)을 분리하여 저항성 접촉층(161, 162, 163, 165)을 완성한다.
도 11a, 도 11b에 도시한 바와 같이, 데이터 배선(171, 173, 175, 177, 179) 위에 절연 물질을 도포하여 보호층(180)을 형성한다. 그리고 사진 식각 공정으로 식각하여 제1 내지 제4 접촉구(181 내지 184)를 형성한다. 이 때, 보호층(180)의 표면에 엠보싱을 형성하기 위하여 두께가 0인 부분과 두께가 얇은 부분 및 두께가 두꺼운 부분을 가지는 감광막을 이용할 수 있다. 이 때, 두께가 0인 부분은 접촉구(181 내지 185)가 형성될 부분에 위치하고 두께가 얇은 부분은 골이 되는 부분에 위치하며, 두께가 두꺼운 부분은 언덕이 되는 부분에 위치한다. 또한, 보호층(180)을 감광성 유기 물질로 형성하여 사진 공정만으로 보호층(180)을 형성할 수도 있다.(제4 마스크)
이후, 제1 내지 제4 접촉구(181 내지 184)를 포함하는 기판 위에 은을 포함하는 유기 금속층을 도포하고 노광 및 현상하여 은으로 이루어진 반사 전극(190), 보조 게이트 패드(95) 및 보조 데이터 패드(97)를 형성한다. (제5 마스크)
반사 전극(190), 보조 게이트 패드(95) 및 보조 데이터 패드(97)를 형성하는 방법은 앞서의 게이트 배선 및 데이터 배선 형성 공정과 동일하다.
이어서 반사 전극(190)을 열처리하여 반사도를 향상시킨다. 열처리는 진공 챔버나 질소가 채워진 챔버 안에서 실시하며 3분에서 20분 정도 진행한다. 열처리 온도는 낮을수록 바람직하다.
[제2 실시예]
도 12a는 본 발명의 제2 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 12b, 도 12c는 도 12a의 ⅩⅢb-ⅩⅢb'및 ⅩⅢc-ⅩⅢc'에 대한 단면도이다.
도 12a 내지 도 12c에 도시한 바와 같이, 투명한 절연 기판(110) 위에 은으로 형성한 게이트 배선(121, 123, 125)이 형성되어 있다.
게이트 배선(121, 123, 125)은 게이트선(121), 게이트 패드(125), 게이트 전극(123)을 포함한다. 그리고 유지 전극선(131)을 더 형성 할 수 있다. 유지 전극선(131)은 후술할 화소 전극과 연결된 유지 용량용 전극과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술한 화소 전극과 게이트선의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다.
게이트 배선(121, 123, 125) 및 유지 전극선(131) 위에는 게이트 절연층(140)이 형성되어 있고, 게이트 절연층(140)의 소정 영역에 비정질 규소층(151, 153, 159)과 저항성 접촉층(161, 162, 163, 165, 169)이 형성되어 있다.
그리고 저항성 접촉층(161, 162, 163, 165) 위에 은으로 형성한 데이터 배선(171, 173, 175, 179)이 형성되어 있다. 데이터 배선(171, 173, 175, 179)은 데이터선(171), 데이터 패드(179), 소스 전극(173), 드레인 전극(175)을 포함한다. 또한, 유지 전극선(131)을 형성 할 경우에는 유지 전극선(131) 위에 비정질 규소층(157), 저항성 접촉층(169) 및 유지 용량용 전극(177)을 형성한다.
데이터 배선(171, 173, 175, 179) 및 유지 용량용 전극(177)과 저항성 접촉 층(161, 162, 163, 165, 169)은 평면 패턴이 동일하며, 비정질 규소층(151, 153, 157, 159)은 박막 트랜지스터의 채널부(151)를 제외하면 저항성 접촉층(161, 162, 163, 165, 169)과 평면 패턴이 동일하다. 즉, 소스 전극(173)과 드레인 전극(175)이 분리되어 있고, 소스 및 드레인 전극(173, 175) 아래에 위치한 저항성 접촉층(163, 165)도 분리되어 있으나, 비정질 규소층(151)은 분리되지 않고 연결되어 채널을 형성한다.
데이터 배선(171, 173, 175, 179) 및 유지 용량용 전극(177) 위에는 제1 내지 제5 접촉구(181 내지 185)를 포함하는 보호층(180)이 형성되어 있다. 제1 접촉구(181)는 드레인 전극(175)을 노출하고, 제2 접촉구(182)는 게이트 패드(125)를 노출하고, 제3 접촉구(183)는 데이터 패드(179)를 노출하며, 제4 및 제5 접촉구(184, 185)는 유지 용량용 전극(177)을 노출한다. 이 때, 보호층(180) 표면은 엠보싱되어 있다.
그리고 보호층(180) 위에는 제1 접촉구(181)를 통해 드레인 전극(175)와 연결되고, 제4 및 제5 접촉구(184, 185)를 통해 유지 용량용 전극(177)과 연결되는 반사 전극(190), 제2 접촉구(182)를 통해 게이트 패드(125)와 연결되는 보조 게이트 패드(95) 및 제3 접촉구(183)를 통해 데이터 패드(179)와 연결되는 보조 데이터 패드(97)가 형성되어 있다.
이와 같은 구조를 가지는 박막 트랜지스터 기판을 제조하는 방법은 도 13 내지 도 18c를 참조하여 상세히 설명한다.
먼저 도 13a 내지 도 13b에 도시한 바와 같이, 투명한 절연 기판(110) 위에 게이트 배선용 유기 금속층(201)을 형성한 후 유기 금속층(201)의 소정 영역이 노출되도록 광 마스크를 배치한다. (제1 마스크)
게이트 배선용 유기 금속층(201)은 은을 포함하는 감광성 유기 금속 착제를 유기 용매에 녹여 적당한 점성을 가지도록 한 후, 절연 기판(110) 위에 도포하여 형성한다.
이때 도포는 스핀코팅(spin coating), 롤프린팅(roll printing) 등의 방법으로 도포할 수 있다. 그리고 유기 용매는 이러한 방법을 사용하여 도포할 수있는 적정한 점성을 가지도록 하여 도포를 용이하게 하기 위한 보조제로, 도포와 동시에 증발된다. 따라서 휘발되는 유기 용매를 고려하여 형성하고자 하는 배선의 두께보다 더 두껍게 도포하는 것이 바람직하다. 광 마스크의 광차단 패턴은 형성하고자 하는 배선 영역(A)을 제외한 영역(B)에 배치한다.
본 발명에 사용된 기판은 박막 트랜지스터 기판을 제조하기 위한 투명한 절연 기판을 사용하나, 반도체용 기판, 하부 배선을 포함하는 절연층이 형성된 기판 등과 같이 금속 배선을 형성하고자 하는 모든 기판을 포함한다.
도 14a 및 도 14c에 도시한 바와 같이, 기판을 노광 및 현상하여 게이트 배선(121, 123, 125)을 형성한다.
노광하면 마스크 패턴이 형성되지 않은 영역(A)의 유기 금속층(201)은 광분해되어 유기 리간드가 휘발되고, 은만 남겨진다. 그리고 광차단 패턴이 배치된 영역(B)의 유기 금속층(201)은 광분해되지 않으므로 유기 용매를 이용하여 제거한다. 따라서 절연 기판(110) 위에는 은으로 이루어진 게이트 배선(121, 123, 125)이 형 성된다.
도 15a 내지 도 15b에 도시한 바와 같이, 게이트 배선(121, 123, 125) 및 유지 전극선(131) 위에 질화 규소 등의 절연 물질로 이루어진 게이트 절연층(140), 불순물이 도핑되지 않은 비정질 규소층(150), 불순물이 도핑된 비정질 규소층(160)을 화학 기상 증착법으로 적층한다. 그리고 불순물이 도핑된 비정질 규소층(160) 위에 금속층(701)을 형성한다.
도 16a 내지 도 16b에 도시한 바와 같이, 금속층(701A) 위에 감광층을 도포한 후 노광 및 현상하여 감광층 패턴(PR)을 형성한다. 감광층 패턴(PR)은 박막 트랜지스터의 채널이 형성될 비정질 규소층(151)인 제1 부분(C)은 데이터 배선부가 형성 될 부분에 위치한 제2 부분(D) 보다 두께가 얇게 되도록 하며 다른 부분(E)의 감광층은 모두 제거하여 금속층(701)을 노출한다.
이와 같은 감광층의 두께를 조절하는 방법은 슬릿이나 격자 형태의 패턴을 형성하거나 반 투명층을 사용하여 형성할 수 있으며, 필요에 따라 선택하여 사용한다.
도 17a 내지 도 17b에 도시한 바와 같이, 감광층 패턴(PR)을 마스크로 금속층(701), 불순물이 도핑된 비정질 규소층(160), 불순물이 도핑되지 않은 비정질 규소층(150)을 순차적으로 식각하여 데이터 배선(701A, 171, 175, 179), 유지 용량용 전극(177), 저항성 접촉층(160A, 161, 162, 169), 비정질 규소층(151, 153, 157 ,159)을 형성한다. 여기서 데이터 배선 및 저항 접촉층은 소스 및 드레인 전극이 되는 부분(701A)과 이들(701A) 아래에 위치하는 저항성 접촉층(160A) 부분은 연결 되어 있어서 완성된 데이터 배선 및 저항성 접촉층의 패턴이 아니다.
좀더 구체적으로 설명하면, 감광층 패턴을 마스크로 한 식각은 다단계로 이루어진다. 먼저 감광층 패턴이 형성되지 않은 영역(제3 부분 : E)을 건식 식각을 진행하여 불순물이 도핑된 비정질 규소층(160)을 노출한다.
이후 제1 부분(C)의 감광층과 함께 감광층이 형성되지 않은 영역의 불순물이 도핑된 비정질 규소층(160) 및 불순물이 도핑되지 않은 비정질 규소층(150)을 건식 식각하여 비정질 규소층(151, 153, 157, 159)을 완성한다. 이때, 감광층도 함께 식각되어 제1부분(C) 하부의 금속층이 노출된다.
다음, 감광층을 애싱하여 잔류하는 제1 부분(C)을 완전히 제거함으로써 채널부 상부의 금속층을 완전히 노출한다. 이때 제2 부분(D)도 일부 식각된다.
도 18a 내지 도 18c에 도시한 바와 같이, 제1 부분(C)의 금속층과 도핑된 비정질 규소층을 식각하여 데이터 배선(171, 173, 175, 179), 저항성 접촉층(161, 162, 163, 165, 169)을 완성한다. 이때 제1 부분(C)의 비정질 규소층(151)의 일부가 식각될 수 있다.
그리고 도 19a 내지 도 19c에 도시한 바와 같이, 데이터 배선(171, 173, 175, 179) 및 유지 용량용 전극(177) 위에 보호층(180)을 형성한 후 사진 식각 공정으로 제1 내지 제5 접촉구(181 내지 185)를 형성한다. 이 때, 보호층(180)의 표면에 엠보싱을 형성하기 위하여 제2 마스크 공정에서와 같이 두께가 0인 부분과 두께가 얇은 부분 및 두께가 두꺼운 부분을 가지는 감광막을 이용할 수 있다. 이 때, 두께가 0인 부분은 접촉구(181 내지 185)가 형성될 부분에 위치하고 두께가 얇 은 부분은 골이 되는 부분에 위치하며, 두께가 두꺼운 부분은 언덕이 되는 부분에 위치한다. 또한, 보호층(180)을 감광성 유기 물질로 형성하여 사진 공정만으로 보호층(180)을 형성할 수도 있다.(제3 마스크)
이후, 제1 내지 제5 접촉구(181 내지 185)를 포함하는 보호층(180) 위에 유기 금속층을 도포하고 노광 및 현상하여 반사 전극(190), 보조 게이트 패드(95) 및 보조 데이터 패드(97)를 형성한다.(제4 마스크)
반사 전극(190), 보조 게이트 패드(95) 및 보조 데이터 패드(97)를 형성하는 방법은 앞서의 게이트 배선 형성 공정과 동일하다.
반사 전극(190)은 제1, 4, 5 접촉구(181, 184, 185)를 통해 드레인 전극(175) 및 유지 용량용 전극(177)과 연결되고, 보조 게이트 패드(95)는 제2 접촉구(182)를 통해 게이트 패드(125)와 연결되며, 보조 데이터 패드(97)는 제3 접촉구(183)를 통해 데이터 패드(179)와 연결된다. (도 12b, 12c 참조)
이어서 반사 전극(190)을 열처리하여 반사도를 향상시킨다. 열처리는 진공 챔버나 질소가 채워진 챔버 안에서 3분에서 20분 정도 진행한다. 열처리 온도는 낮을수록 좋다.
이상의 제1 및 제2 실시예에서는 배선과 반사 전극의 재료로서 은을 예시하고 있으나 은 이외의 알루미늄 등의 금속도 본 발명에 따른 방법을 사용하여 박막 패턴을 형성할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
이상 기술된 바와 같이, 감광성 유기 금속 착제를 도포하고, 이를 노광 및 현상하여 반사 전극을 형성함으로 공정을 간소화할 수 있고, 반사 전극을 열처리함으로써 반사도를 향상시킬 수 있다.

Claims (11)

  1. 감광성 유기 금속 착제를 도포하여 유기 금속층을 형성하는 단계,
    상기 유기 금속층을 광 마스크를 통하여 노광하는 단계,
    상기 유기 금속층을 현상하여 반사막 패턴을 형성하는 단계,
    상기 반사막 패턴의 반사도를 향상시키기 위해 상기 반사막 패턴을 열처리하는 단계
    를 포함하는 반사막 패턴의 형성 방법.
  2. 제1항에서,
    상기 반사막 패턴의 열처리는 100℃에서 150℃ 사이에서 진행하는 반사막 패턴의 형성 방법
  3. 제1항에서,
    상기 유기 금속층의 현상은 유기 용매를 사용하여 진행하는 반사막 패턴의 형성 방법.
  4. 절연 기판 위에 게이트선, 게이트 전극 및 게이트 패드를 포함하는 게이트 배선을 형성하는 단계,
    상기 게이트 배선 위에 게이트 절연층, 비정질 규소층, 저항성 접촉층을 순차적으로 적층하는 단계,
    상기 저항성 접촉층과 상기 비정질 규소층을 사진 식각하여 패터닝하는 단계,
    상기 저항성 접촉층 위에 소스 전극 및 드레인 전극, 데이터선, 데이터 패드를 포함하는 데이터 배선을 형성하는 단계,
    상기 데이터 배선 위에 상기 드레인 전극을 노출하는 제1 접촉구, 상기 게이트 패드를 노출하는 제2 접촉구, 상기 데이터 패드를 노출하는 제3 접촉구를 가지는 보호층을 형성하는 단계,
    상기 보호층 위에 상기 제1 접촉구를 통해 상기 드레인 전극과 연결되는 화소 전극, 상기 제2 접촉구를 통해 상기 게이트 패드와 연결되는 보조 게이트 패드, 상기 제3 접촉구를 통해 상기 데이터 패드와 연결되는 보조 데이터 패드를 형성하는 단계
    를 포함하고, 상기 화소 전극, 상기 보조 게이트 패드 및 상기 보조 데이터 패드를 형성하는 단계는
    감광성 유기 금속 착제를 도포하여 유기 금속층을 형성하는 단계,
    상기 유기 금속층 위의 소정 영역이 노출되도록 광 마스크를 배치하는 단계,
    상기 유기 금속층을 상기 광 마스크를 통하여 노광하는 단계,
    상기 유기 금속층을 현상하여 반사막 패턴을 형성하는 단계,
    상기 반사막 패턴의 반사도를 향상시키기 위해 열처리 하는 단계
    를 포함하는 박막 트랜지스터 기판의 제조 방법.
  5. 절연 기판 위에 게이트선, 게이트 전극, 게이트 패드를 포함하는 게이트 배선을 형성하는 단계,
    상기 게이트 배선 위에 게이트 절연층, 비정질 규소층, 저항성 접촉층 및 금속층을 순차적으로 적층하는 단계,
    상기 금속층, 저항성 접촉층, 비정질 규소층을 사진 식각하여 소스 전극, 드레인 전극, 데이터선, 데이터 패드를 포함하는 데이터 배선, 소스 전극과 드레인 전극 사이의 채널부를 형성하는 단계,
    상기 데이터 배선 위에 제1 내지 제3 접촉구를 포함하는 보호층을 형성하는 단계,
    상기 보호층 위에 상기 제1 접촉구를 통해 상기 드레인 전극과 연결되는 화소 전극, 상기 제2 접촉구를 통해 상기 게이트 패드와 연결되는 보조 게이트 패드, 상기 제3 접촉구를 통해 상기 데이터 패드와 연결되는 보조 데이터 패드를 형성하는 단계
    를 포함하고, 상기 화소 전극 형성 단계는
    감광성 유기 금속 착제를 도포하여 유기 금속층을 형성하는 단계,
    상기 유기 금속층 위의 소정 영역이 노출되도록 광 마스크를 배치하는 단계,
    상기 유기 금속층을 상기 광 마스크를 통하여 노광하는 단계,
    상기 유기 금속층을 현상하여 상기 화소 전극을 형성하는 단계,
    상기 화소 전극의 반사도를 향상시키기 위해 열처리 하는 단계
    를 포함하는 박막 트랜지스터 기판의 제조 방법
  6. 제4항 또는 제5항에서,
    상기 금속은 은(Ag)인 박막 트랜지스터 기판의 제조 방법.
  7. 제4항 또는 제5항에서,
    상기 열처리는 100℃에서 150℃ 사이에서 진행하는 박막 트랜지스터 기판의 제조 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
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* Cited by examiner, † Cited by third party
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JPS63304646A (ja) * 1987-06-05 1988-12-12 Hitachi Ltd 超電導体薄膜パタ−ンの形成方法
KR20030095605A (ko) * 2002-06-12 2003-12-24 삼성전자주식회사 금속 패턴의 형성 방법 및 이를 이용한 박막 트랜지스터기판의 제조 방법
KR20040000803A (ko) * 2002-06-25 2004-01-07 삼성전자주식회사 금속 패턴의 형성 방법 및 이를 이용한 박막 트랜지스터기판과 그의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63304646A (ja) * 1987-06-05 1988-12-12 Hitachi Ltd 超電導体薄膜パタ−ンの形成方法
KR20030095605A (ko) * 2002-06-12 2003-12-24 삼성전자주식회사 금속 패턴의 형성 방법 및 이를 이용한 박막 트랜지스터기판의 제조 방법
KR20040000803A (ko) * 2002-06-25 2004-01-07 삼성전자주식회사 금속 패턴의 형성 방법 및 이를 이용한 박막 트랜지스터기판과 그의 제조 방법

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