JPH08186269A - 半導体装置の製造方法，半導体装置，薄膜トランジスタ，薄膜トランジスタの製造方法，表示装置 - Google Patents
半導体装置の製造方法，半導体装置，薄膜トランジスタ，薄膜トランジスタの製造方法，表示装置Info
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- JPH08186269A JPH08186269A JP12613795A JP12613795A JPH08186269A JP H08186269 A JPH08186269 A JP H08186269A JP 12613795 A JP12613795 A JP 12613795A JP 12613795 A JP12613795 A JP 12613795A JP H08186269 A JPH08186269 A JP H08186269A
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
Abstract
(57)【要約】
【目的】寸法精度が高く低抵抗なゲート配線を備えたＴ
ＦＴの簡単な製造方法を提供する。 【構成】透明絶縁基板１上にＴＦＴの能動層となる多結
晶シリコン膜２とゲート絶縁膜３とを順次形成し、その
上にドープド多結晶シリコン膜４を形成する。次に、選
択ＣＶＤ法により、多結晶シリコン層４上だけに導電体
層５を形成し、各層４，５によって２層構造のゲート配
線６が構成される。ここで、導電体層５にドープド多結
晶シリコンよりも低抵抗な材質を用いれば、ドープド多
結晶シリコンだけでゲート配線６を構成した場合に比べ
てゲート配線６の低抵抗化を図ることができる。
ＦＴの簡単な製造方法を提供する。 【構成】透明絶縁基板１上にＴＦＴの能動層となる多結
晶シリコン膜２とゲート絶縁膜３とを順次形成し、その
上にドープド多結晶シリコン膜４を形成する。次に、選
択ＣＶＤ法により、多結晶シリコン層４上だけに導電体
層５を形成し、各層４，５によって２層構造のゲート配
線６が構成される。ここで、導電体層５にドープド多結
晶シリコンよりも低抵抗な材質を用いれば、ドープド多
結晶シリコンだけでゲート配線６を構成した場合に比べ
てゲート配線６の低抵抗化を図ることができる。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法，
半導体装置，薄膜トランジスタ，薄膜トランジスタの製
造方法，表示装置に関するものである。
半導体装置，薄膜トランジスタ，薄膜トランジスタの製
造方法，表示装置に関するものである。
【０００２】
【従来の技術】近年、アクティブマトリクス方式の液晶
ディスプレイ（ＬＣＤ；Liquid Crystal Display）が高
画質な表示装置として注目されている。そのアクティブ
マトリクス方式ＬＣＤの画素駆動素子（画素駆動用トラ
ンジスタ）として、透明絶縁基板上に形成された多結晶
シリコン膜を能動層に用いた薄膜トランジスタ（以下、
多結晶シリコンＴＦＴ（Thin Film Transistor）とい
う）の開発が進められている。
ディスプレイ（ＬＣＤ；Liquid Crystal Display）が高
画質な表示装置として注目されている。そのアクティブ
マトリクス方式ＬＣＤの画素駆動素子（画素駆動用トラ
ンジスタ）として、透明絶縁基板上に形成された多結晶
シリコン膜を能動層に用いた薄膜トランジスタ（以下、
多結晶シリコンＴＦＴ（Thin Film Transistor）とい
う）の開発が進められている。
【０００３】多結晶シリコンＴＦＴは、非晶質シリコン
膜を能動層に用いた薄膜トランジスタ（以下、非晶質シ
リコンＴＦＴという）に比べ、移動度が大きく駆動能力
が高いという利点がある。そのため、多結晶シリコンＴ
ＦＴを用いれば、高性能なＬＣＤを実現できる上に、画
素部（表示部）だけでなく周辺駆動回路（ドライバ）ま
でも同一基板上に一体にして形成することができる。
膜を能動層に用いた薄膜トランジスタ（以下、非晶質シ
リコンＴＦＴという）に比べ、移動度が大きく駆動能力
が高いという利点がある。そのため、多結晶シリコンＴ
ＦＴを用いれば、高性能なＬＣＤを実現できる上に、画
素部（表示部）だけでなく周辺駆動回路（ドライバ）ま
でも同一基板上に一体にして形成することができる。
【０００４】従来、多結晶シリコンＴＦＴのゲート配線
としては一般に、不純物をドープして低抵抗化が図られ
た多結晶シリコン（ドープド多結晶シリコン）層が用い
られている。しかし、ＬＣＤパネル（基板）の大面積化
や配線の微細化に伴い、ゲート配線における配線抵抗の
増大による信号遅延が問題となってきた。
としては一般に、不純物をドープして低抵抗化が図られ
た多結晶シリコン（ドープド多結晶シリコン）層が用い
られている。しかし、ＬＣＤパネル（基板）の大面積化
や配線の微細化に伴い、ゲート配線における配線抵抗の
増大による信号遅延が問題となってきた。
【０００５】そこで、ドープド多結晶シリコン層の上に
導電体層を設けた２層構造のゲート配線が提案されてい
る。尚、導電体層としてシリサイド層を用いた場合に
は、ポリサイド構造のゲート配線が形成される。
導電体層を設けた２層構造のゲート配線が提案されてい
る。尚、導電体層としてシリサイド層を用いた場合に
は、ポリサイド構造のゲート配線が形成される。
【０００６】そのドープド多結晶シリコン層と導電体層
とから成る２層構造のゲート配線の製造方法を、プレー
ナ型の多結晶シリコンＴＦＴを例にとり、図７に従って
説明する。
とから成る２層構造のゲート配線の製造方法を、プレー
ナ型の多結晶シリコンＴＦＴを例にとり、図７に従って
説明する。
【０００７】工程１（図７（ａ）参照）；透明絶縁基板
１１上に、多結晶シリコンＴＦＴの能動層となるノンド
ープの多結晶シリコン膜１２を形成する。次に、多結晶
シリコン膜１２上にゲート絶縁膜１３を形成する。続い
て、ゲート絶縁膜１３上にドープド多結晶シリコン膜を
形成し、そのドープド多結晶シリコン膜をゲート配線と
して所望の形状になるようにパターニングして多結晶シ
リコン層１４を形成する。
１１上に、多結晶シリコンＴＦＴの能動層となるノンド
ープの多結晶シリコン膜１２を形成する。次に、多結晶
シリコン膜１２上にゲート絶縁膜１３を形成する。続い
て、ゲート絶縁膜１３上にドープド多結晶シリコン膜を
形成し、そのドープド多結晶シリコン膜をゲート配線と
して所望の形状になるようにパターニングして多結晶シ
リコン層１４を形成する。
【０００８】工程２（図７（ｂ）参照）；デバイスの全
面に導電体膜１５を形成する。導電体膜１５の材質とし
ては、アルミ合金や高融点金属が用いられる。次に、導
電体膜１５の全面にレジストを塗布し、そのレジストを
パターニングしてレジストパターン１６を形成する。
面に導電体膜１５を形成する。導電体膜１５の材質とし
ては、アルミ合金や高融点金属が用いられる。次に、導
電体膜１５の全面にレジストを塗布し、そのレジストを
パターニングしてレジストパターン１６を形成する。
【０００９】工程３（図７（ｃ）参照）；レジストパタ
ーン１６をエッチングマスクとして導電体膜１５をエッ
チングし、導電体層１７を形成する。このように形成さ
れた多結晶シリコン層１４と導電体層１７とで２層構造
のゲート配線１８が構成される。
ーン１６をエッチングマスクとして導電体膜１５をエッ
チングし、導電体層１７を形成する。このように形成さ
れた多結晶シリコン層１４と導電体層１７とで２層構造
のゲート配線１８が構成される。
【００１０】ところで、ポリサイド構造のゲート配線を
形成するには、導電体膜１５として金属膜を用いて２層
構造のゲート配線１８を形成した後で、抵抗加熱炉内に
透明絶縁基板１１を導入して700 ℃程度で加熱する。す
ると、多結晶シリコン層１４と導電体層（金属層）１７
とが合金化し、多結晶シリコン層１４と導電体層（金属
層）１７との間にシリサイド層が形成される。ここで、
そのシリサイド層の下層にシリサイド化していない多結
晶シリコン層１４を残すようにすれば、多結晶シリコン
層１４と当該シリサイド層とでポリサイド構造のゲート
配線１８が構成される。
形成するには、導電体膜１５として金属膜を用いて２層
構造のゲート配線１８を形成した後で、抵抗加熱炉内に
透明絶縁基板１１を導入して700 ℃程度で加熱する。す
ると、多結晶シリコン層１４と導電体層（金属層）１７
とが合金化し、多結晶シリコン層１４と導電体層（金属
層）１７との間にシリサイド層が形成される。ここで、
そのシリサイド層の下層にシリサイド化していない多結
晶シリコン層１４を残すようにすれば、多結晶シリコン
層１４と当該シリサイド層とでポリサイド構造のゲート
配線１８が構成される。
【００１１】
【発明が解決しようとする課題】上記の工程２では、レ
ジストパターン１６を形成する際にフォトマスクのズレ
が起こりやすく、レジストパターン１６と多結晶シリコ
ン層１４とを正確に重ね合わせるのが難しい。そのた
め、図７（ｃ）に示すように、多結晶シリコン層１４上
に導電体層１７が乗っていない部分Ａができたり、多結
晶シリコン層１４上から導電体層１７がはみ出した部分
Ｂができたりする。その結果、ゲート配線１８の幅が設
計値と異なったものになり、多結晶シリコンＴＦＴの特
性が悪化することになる。
ジストパターン１６を形成する際にフォトマスクのズレ
が起こりやすく、レジストパターン１６と多結晶シリコ
ン層１４とを正確に重ね合わせるのが難しい。そのた
め、図７（ｃ）に示すように、多結晶シリコン層１４上
に導電体層１７が乗っていない部分Ａができたり、多結
晶シリコン層１４上から導電体層１７がはみ出した部分
Ｂができたりする。その結果、ゲート配線１８の幅が設
計値と異なったものになり、多結晶シリコンＴＦＴの特
性が悪化することになる。
【００１２】画素駆動素子としての多結晶シリコンＴＦ
Ｔの特性が悪化すると、ＬＣＤの特性も悪化して歩留り
の低下を引き起こすという問題がある。このような問題
を起こさないためには、レジストパターン１６のズレを
見込んだマージンをもった設計が必要となる。しかし、
透明絶縁基板１１の大面積化や配線の微細化に伴い、そ
のようなマージンをもった設計は困難になりつつある。
Ｔの特性が悪化すると、ＬＣＤの特性も悪化して歩留り
の低下を引き起こすという問題がある。このような問題
を起こさないためには、レジストパターン１６のズレを
見込んだマージンをもった設計が必要となる。しかし、
透明絶縁基板１１の大面積化や配線の微細化に伴い、そ
のようなマージンをもった設計は困難になりつつある。
【００１３】また、ポリサイド構造のゲート配線を形成
する際には、抵抗加熱炉内での加熱により、特に透明絶
縁基板１１に高耐熱ガラスを用いた場合、熱によって基
板が歪む恐れがある。
する際には、抵抗加熱炉内での加熱により、特に透明絶
縁基板１１に高耐熱ガラスを用いた場合、熱によって基
板が歪む恐れがある。
【００１４】さらに、近年、半導体メモリやロジックＩ
Ｃなどの半導体装置においても、高集積化による配線の
微細化に伴い、上記したＬＣＤの場合と同様に、配線抵
抗の増大による信号遅延が問題となっている。
Ｃなどの半導体装置においても、高集積化による配線の
微細化に伴い、上記したＬＣＤの場合と同様に、配線抵
抗の増大による信号遅延が問題となっている。
【００１５】本発明は上記問題点を解決するためになさ
れたものであって、以下の目的を有するものである。 １〕低抵抗な配線を備えた半導体装置の製造方法を提供
する。
れたものであって、以下の目的を有するものである。 １〕低抵抗な配線を備えた半導体装置の製造方法を提供
する。
【００１６】２〕低抵抗で寸法精度の高い配線を備えた
半導体装置の製造方法を提供する。 ３〕低抵抗で寸法精度の高い配線をゲート配線として備
えた高性能な半導体装置を提供する。
半導体装置の製造方法を提供する。 ３〕低抵抗で寸法精度の高い配線をゲート配線として備
えた高性能な半導体装置を提供する。
【００１７】４〕低抵抗で寸法精度の高い配線をゲート
配線として備えた高性能な薄膜トランジスタおよびその
製造方法を提供する。 ５〕高性能な薄膜トランジスタを画素駆動素子として用
いる優れた表示装置を提供する。
配線として備えた高性能な薄膜トランジスタおよびその
製造方法を提供する。 ５〕高性能な薄膜トランジスタを画素駆動素子として用
いる優れた表示装置を提供する。
【００１８】
【課題を解決するための手段】請求項１に記載の発明
は、半導体層の上に導電体層を形成することにより多層
構造の配線を形成する工程を備えたことをその要旨とす
る。
は、半導体層の上に導電体層を形成することにより多層
構造の配線を形成する工程を備えたことをその要旨とす
る。
【００１９】請求項２に記載の発明は、シリコン層の上
に金属層またはシリサイド層を形成することにより多層
構造の配線を形成する工程を備えたことをその要旨とす
る。請求項３に記載の発明は、シリコン層の上に選択Ｃ
ＶＤ法によって導電体層を形成することにより多層構造
の配線を形成する工程を備えたことをその要旨とする。
に金属層またはシリサイド層を形成することにより多層
構造の配線を形成する工程を備えたことをその要旨とす
る。請求項３に記載の発明は、シリコン層の上に選択Ｃ
ＶＤ法によって導電体層を形成することにより多層構造
の配線を形成する工程を備えたことをその要旨とする。
【００２０】請求項４に記載の発明は、シリコン層の上
に選択ＣＶＤ法によって金属層またはシリサイド層を形
成することにより多層構造の配線を形成する工程を備え
たことをその要旨とする。
に選択ＣＶＤ法によって金属層またはシリサイド層を形
成することにより多層構造の配線を形成する工程を備え
たことをその要旨とする。
【００２１】請求項５に記載の発明は、多結晶シリコン
層の上に選択ＣＶＤ法によって導電体層を形成すること
により多層構造の配線を形成する工程を備えたことをそ
の要旨とする。
層の上に選択ＣＶＤ法によって導電体層を形成すること
により多層構造の配線を形成する工程を備えたことをそ
の要旨とする。
【００２２】請求項６に記載の発明は、不純物がドープ
された多結晶シリコン層の上に選択ＣＶＤ法によって導
電体層を形成することにより多層構造の配線を形成する
工程を備えたことをその要旨とする。
された多結晶シリコン層の上に選択ＣＶＤ法によって導
電体層を形成することにより多層構造の配線を形成する
工程を備えたことをその要旨とする。
【００２３】請求項７に記載の発明は、ノンドープの多
結晶シリコン層の上に選択ＣＶＤ法によって導電体層を
形成することにより多層構造の配線を形成する工程を備
えたことをその要旨とする。
結晶シリコン層の上に選択ＣＶＤ法によって導電体層を
形成することにより多層構造の配線を形成する工程を備
えたことをその要旨とする。
【００２４】請求項８に記載の発明は、シリコン層の上
に金属膜を形成する工程と、ＲＴＡ法によってシリコン
層と金属膜との界面にシリサイド層を形成することによ
り多層構造の配線を形成する工程とを備えたことをその
要旨とする。
に金属膜を形成する工程と、ＲＴＡ法によってシリコン
層と金属膜との界面にシリサイド層を形成することによ
り多層構造の配線を形成する工程とを備えたことをその
要旨とする。
【００２５】請求項９に記載の発明は、多結晶シリコン
層の上に金属膜を形成する工程と、ＲＴＡ法によって多
結晶シリコン層と金属膜との界面にシリサイド層を形成
することにより多層構造の配線を形成する工程とを備え
たことをその要旨とする。
層の上に金属膜を形成する工程と、ＲＴＡ法によって多
結晶シリコン層と金属膜との界面にシリサイド層を形成
することにより多層構造の配線を形成する工程とを備え
たことをその要旨とする。
【００２６】請求項１０に記載の発明は、不純物がドー
プされた多結晶シリコン層の上に金属膜を形成する工程
と、ＲＴＡ法によって多結晶シリコン層と金属膜との界
面にシリサイド層を形成することにより多層構造の配線
を形成する工程とを備えたことをその要旨とする。
プされた多結晶シリコン層の上に金属膜を形成する工程
と、ＲＴＡ法によって多結晶シリコン層と金属膜との界
面にシリサイド層を形成することにより多層構造の配線
を形成する工程とを備えたことをその要旨とする。
【００２７】請求項１１に記載の発明は、ノンドープの
多結晶シリコン層の上に金属膜を形成する工程と、ＲＴ
Ａ法によって多結晶シリコン層と金属膜との界面にシリ
サイド層を形成することにより多層構造の配線を形成す
る工程とを備えたことをその要旨とする。
多結晶シリコン層の上に金属膜を形成する工程と、ＲＴ
Ａ法によって多結晶シリコン層と金属膜との界面にシリ
サイド層を形成することにより多層構造の配線を形成す
る工程とを備えたことをその要旨とする。
【００２８】請求項１２に記載の発明は、請求項８〜１
１のいずれか１項に記載の半導体装置の製造方法におい
て、前記ＲＴＡ法をレーザアニール法に置き代えたこと
をその要旨とする。
１のいずれか１項に記載の半導体装置の製造方法におい
て、前記ＲＴＡ法をレーザアニール法に置き代えたこと
をその要旨とする。
【００２９】請求項１３に記載の発明は、請求項８〜１
２のいずれか１項に記載の半導体装置の製造方法におい
て、前記金属膜を形成する前に前記シリコン層をパター
ニングする工程を備えたことをその要旨とする。
２のいずれか１項に記載の半導体装置の製造方法におい
て、前記金属膜を形成する前に前記シリコン層をパター
ニングする工程を備えたことをその要旨とする。
【００３０】請求項１４に記載の発明は、請求項８〜１
２のいずれか１項に記載の半導体装置の製造方法におい
て、前記シリサイド層を形成後に、前記シリコン層とシ
リサイド層および金属膜をパターニングする工程を備え
たことをその要旨とする。
２のいずれか１項に記載の半導体装置の製造方法におい
て、前記シリサイド層を形成後に、前記シリコン層とシ
リサイド層および金属膜をパターニングする工程を備え
たことをその要旨とする。
【００３１】請求項１５に記載の発明は、請求項８〜１
４のいずれか１項に記載の半導体装置の製造方法におい
て、前記金属膜の表面のシリサイド化されていない部分
を除去する工程を備えたことをその要旨とする。
４のいずれか１項に記載の半導体装置の製造方法におい
て、前記金属膜の表面のシリサイド化されていない部分
を除去する工程を備えたことをその要旨とする。
【００３２】請求項１６に記載の発明は、請求項８〜１
４のいずれか１項に記載の半導体装置の製造方法におい
て、前記金属膜の表面のシリサイド化されていない部分
を酸洗浄によって除去する工程を備えたことをその要旨
とする。
４のいずれか１項に記載の半導体装置の製造方法におい
て、前記金属膜の表面のシリサイド化されていない部分
を酸洗浄によって除去する工程を備えたことをその要旨
とする。
【００３３】請求項１７に記載の発明は、請求項１〜１
６のいずれか１項に記載の半導体装置の製造方法によっ
て形成された多層構造の配線をゲート配線，ソース配
線，ドレイン配線の少なくともいずれか一つに用いるこ
とをその要旨とする。
６のいずれか１項に記載の半導体装置の製造方法によっ
て形成された多層構造の配線をゲート配線，ソース配
線，ドレイン配線の少なくともいずれか一つに用いるこ
とをその要旨とする。
【００３４】請求項１８に記載の発明は、請求項１〜１
６のいずれか１項に記載の半導体装置の製造方法によっ
て形成された多層構造の配線をゲート配線，ソース配
線，ドレイン配線の少なくともいずれか一つに用いるこ
とをその要旨とする。
６のいずれか１項に記載の半導体装置の製造方法によっ
て形成された多層構造の配線をゲート配線，ソース配
線，ドレイン配線の少なくともいずれか一つに用いるこ
とをその要旨とする。
【００３５】請求項１９に記載の発明は、絶縁基板上に
シリコン膜を形成する工程と、そのシリコン膜上にゲー
ト絶縁膜を形成する工程と、請求項１〜１６のいずれか
１項に記載の半導体装置の製造方法により、ゲート絶縁
膜上にゲート配線を形成する工程と、ゲート配線を用い
た自己整合技術により、シリコン膜にソース領域および
ドレイン領域を形成する工程とを備えたことをその要旨
とする。
シリコン膜を形成する工程と、そのシリコン膜上にゲー
ト絶縁膜を形成する工程と、請求項１〜１６のいずれか
１項に記載の半導体装置の製造方法により、ゲート絶縁
膜上にゲート配線を形成する工程と、ゲート配線を用い
た自己整合技術により、シリコン膜にソース領域および
ドレイン領域を形成する工程とを備えたことをその要旨
とする。
【００３６】請求項２０に記載の発明は、絶縁基板上に
シリコン膜を形成する工程と、そのシリコン膜上にゲー
ト絶縁膜を形成する工程と、そのゲート絶縁膜上にゲー
ト配線を形成する工程と、ゲート配線を用いた自己整合
技術により、シリコン膜にソース領域およびドレイン領
域を形成する工程と、デバイスの全面に層間絶縁膜を形
成する工程と、その層間絶縁膜にソース領域およびドレ
イン領域とコンタクトするコンタクトホールを形成する
工程と、請求項１〜１６のいずれか１項に記載の半導体
装置の製造方法により、コンタクトホール内にソース電
極およびドレイン電極を形成する工程とを備えたことを
その要旨とする。
シリコン膜を形成する工程と、そのシリコン膜上にゲー
ト絶縁膜を形成する工程と、そのゲート絶縁膜上にゲー
ト配線を形成する工程と、ゲート配線を用いた自己整合
技術により、シリコン膜にソース領域およびドレイン領
域を形成する工程と、デバイスの全面に層間絶縁膜を形
成する工程と、その層間絶縁膜にソース領域およびドレ
イン領域とコンタクトするコンタクトホールを形成する
工程と、請求項１〜１６のいずれか１項に記載の半導体
装置の製造方法により、コンタクトホール内にソース電
極およびドレイン電極を形成する工程とを備えたことを
その要旨とする。
【００３７】請求項２１に記載の発明は、請求項１８に
記載の薄膜トランジスタを画素駆動素子として用いるこ
とをその要旨とする。請求項２２に記載の発明は、請求
項１９または請求項２０に記載の薄膜トランジスタの製
造方法によって製造された薄膜トランジスタを画素駆動
素子として用いることをその要旨とする。
記載の薄膜トランジスタを画素駆動素子として用いるこ
とをその要旨とする。請求項２２に記載の発明は、請求
項１９または請求項２０に記載の薄膜トランジスタの製
造方法によって製造された薄膜トランジスタを画素駆動
素子として用いることをその要旨とする。
【００３８】
【作用】請求項１に記載の発明によれば、半導体層より
も低抵抗な導電体層を形成することにより、低抵抗な配
線を得ることができる。
も低抵抗な導電体層を形成することにより、低抵抗な配
線を得ることができる。
【００３９】請求項２に記載の発明によれば、低抵抗な
配線を得ることができる。請求項３に記載の発明によれ
ば、シリコン層よりも低抵抗な導電体層を形成すること
により、低抵抗な配線を得ることができる。また、導電
体層はシリコン層の上に選択的に形成されるため、寸法
精度の高い配線を得ることができる。
配線を得ることができる。請求項３に記載の発明によれ
ば、シリコン層よりも低抵抗な導電体層を形成すること
により、低抵抗な配線を得ることができる。また、導電
体層はシリコン層の上に選択的に形成されるため、寸法
精度の高い配線を得ることができる。
【００４０】請求項４に記載の発明によれば、低抵抗な
配線を得ることができる上に、金属層またはシリサイド
層はシリコン層の上に選択的に形成されるため寸法精度
の高い配線を得ることができる。
配線を得ることができる上に、金属層またはシリサイド
層はシリコン層の上に選択的に形成されるため寸法精度
の高い配線を得ることができる。
【００４１】請求項５または請求項７に記載の発明によ
れば、多結晶シリコン層よりも低抵抗な導電体層を形成
することにより、低抵抗な配線を得ることができる。ま
た、導電体層はシリコン層の上に選択的に形成されるた
め、寸法精度の高い配線を得ることができる。
れば、多結晶シリコン層よりも低抵抗な導電体層を形成
することにより、低抵抗な配線を得ることができる。ま
た、導電体層はシリコン層の上に選択的に形成されるた
め、寸法精度の高い配線を得ることができる。
【００４２】請求項６に記載の発明によれば、不純物が
ドープされて低抵抗化が図られた多結晶シリコン層より
も低抵抗な導電体層を形成することにより、低抵抗な配
線を得ることができる。また、導電体層は多結晶シリコ
ン層の上に選択的に形成されるため、寸法精度の高い配
線を得ることができる。
ドープされて低抵抗化が図られた多結晶シリコン層より
も低抵抗な導電体層を形成することにより、低抵抗な配
線を得ることができる。また、導電体層は多結晶シリコ
ン層の上に選択的に形成されるため、寸法精度の高い配
線を得ることができる。
【００４３】請求項８に記載の発明によれば、ＲＴＡ法
によってシリサイド層を形成することにより、低抵抗な
配線を得ることができる上に、シリサイド層はシリコン
層の上に選択的に形成されるため寸法精度の高い配線を
得ることができる。
によってシリサイド層を形成することにより、低抵抗な
配線を得ることができる上に、シリサイド層はシリコン
層の上に選択的に形成されるため寸法精度の高い配線を
得ることができる。
【００４４】請求項９または請求項１１に記載の発明に
よれば、ＲＴＡ法によってシリサイド層を形成すること
により、低抵抗な配線を得ることができる上に、シリサ
イド層は多結晶シリコン層の上に選択的に形成されるた
め寸法精度の高い配線を得ることができる。
よれば、ＲＴＡ法によってシリサイド層を形成すること
により、低抵抗な配線を得ることができる上に、シリサ
イド層は多結晶シリコン層の上に選択的に形成されるた
め寸法精度の高い配線を得ることができる。
【００４５】請求項１０に記載の発明によれば、ＲＴＡ
法によってシリサイド層を形成することにより、不純物
がドープされて低抵抗化が図られた多結晶シリコン層と
相まって低抵抗な配線を得ることができる上に、シリサ
イド層は多結晶シリコン層の上に選択的に形成されるた
め寸法精度の高い配線を得ることができる。
法によってシリサイド層を形成することにより、不純物
がドープされて低抵抗化が図られた多結晶シリコン層と
相まって低抵抗な配線を得ることができる上に、シリサ
イド層は多結晶シリコン層の上に選択的に形成されるた
め寸法精度の高い配線を得ることができる。
【００４６】請求項１２に記載の発明によれば、レーザ
アニール法によってシリサイド層を形成することによ
り、上記発明と同様の効果を得ることができる。請求項
１３に記載の発明によれば、パターニングされたシリコ
ン層の上にシリサイド層が選択的に形成されるため寸法
精度の高い配線を得ることができる。
アニール法によってシリサイド層を形成することによ
り、上記発明と同様の効果を得ることができる。請求項
１３に記載の発明によれば、パターニングされたシリコ
ン層の上にシリサイド層が選択的に形成されるため寸法
精度の高い配線を得ることができる。
【００４７】請求項１４に記載の発明によれば、シリコ
ン層とシリサイド層および金属膜をパターニングするこ
とにより、寸法精度の高い配線を得ることができる。請
求項１５に記載の発明によれば、金属膜の表面のシリサ
イド化されていない部分を除去することにより、ポリサ
イド構造の配線を得ることができる。
ン層とシリサイド層および金属膜をパターニングするこ
とにより、寸法精度の高い配線を得ることができる。請
求項１５に記載の発明によれば、金属膜の表面のシリサ
イド化されていない部分を除去することにより、ポリサ
イド構造の配線を得ることができる。
【００４８】請求項１６に記載の発明によれば、金属膜
の表面のシリサイド化されていない部分を酸洗浄によっ
て除去することにより、ポリサイド構造の配線を得るこ
とができる上に、製造工程で付着した塵や埃などが除去
されて高品質な配線を得ることができる。
の表面のシリサイド化されていない部分を酸洗浄によっ
て除去することにより、ポリサイド構造の配線を得るこ
とができる上に、製造工程で付着した塵や埃などが除去
されて高品質な配線を得ることができる。
【００４９】請求項１７に記載の発明によれば、低抵抗
で寸法精度の高い配線により、高性能な半導体装置を得
ることができる。請求項１８に記載の発明によれば、低
抵抗で寸法精度の高い配線により、高性能な薄膜トラン
ジスタを得ることができる。
で寸法精度の高い配線により、高性能な半導体装置を得
ることができる。請求項１８に記載の発明によれば、低
抵抗で寸法精度の高い配線により、高性能な薄膜トラン
ジスタを得ることができる。
【００５０】請求項１９または請求項２０に記載の発明
によれば、低抵抗で寸法精度の高い配線を備えた高性能
な薄膜トランジスタを容易に製造することができる。請
求項２１または請求項２２に記載の発明によれば、高性
能な薄膜トランジスタを画素駆動素子として用いること
により、優れた表示装置を得ることができる。また、薄
膜トランジスタの製造に係る全工程を低温プロセス化す
れば、基板に耐熱温度の低い材料を用いることができ、
安価で大面積な表示装置を得ることができる。
によれば、低抵抗で寸法精度の高い配線を備えた高性能
な薄膜トランジスタを容易に製造することができる。請
求項２１または請求項２２に記載の発明によれば、高性
能な薄膜トランジスタを画素駆動素子として用いること
により、優れた表示装置を得ることができる。また、薄
膜トランジスタの製造に係る全工程を低温プロセス化す
れば、基板に耐熱温度の低い材料を用いることができ、
安価で大面積な表示装置を得ることができる。
【００５１】
（第１実施例）以下、本発明をアクティブマトリクス方
式ＬＣＤの画素駆動素子として用いるプレーナ型の多結
晶シリコンＴＦＴに具体化した第１実施例の製造方法を
図１および図２に従って説明する。
式ＬＣＤの画素駆動素子として用いるプレーナ型の多結
晶シリコンＴＦＴに具体化した第１実施例の製造方法を
図１および図２に従って説明する。
【００５２】工程１（図１（ａ）参照）；透明絶縁基板
１（石英ガラス，高耐熱ガラス）上にノンドープの多結
晶シリコン膜２（膜厚；500 Å）を形成する。多結晶シ
リコン膜２の形成方法には以下のものがある。
１（石英ガラス，高耐熱ガラス）上にノンドープの多結
晶シリコン膜２（膜厚；500 Å）を形成する。多結晶シ
リコン膜２の形成方法には以下のものがある。
【００５３】多結晶シリコン膜２を直接形成する方
法；ＣＶＤ法またはＰＶＤ法を用いる。ＣＶＤ法には常
圧ＣＶＤ法，減圧ＣＶＤ法，プラズマＣＶＤ法，光励起
ＣＶＤ法などがある。また、ＰＶＤ法には蒸着法，ＥＢ
（Electron Beam ）蒸着法，ＭＢＥ（Molecular Beam E
pitaxy）法，スパッタ法などがある。
法；ＣＶＤ法またはＰＶＤ法を用いる。ＣＶＤ法には常
圧ＣＶＤ法，減圧ＣＶＤ法，プラズマＣＶＤ法，光励起
ＣＶＤ法などがある。また、ＰＶＤ法には蒸着法，ＥＢ
（Electron Beam ）蒸着法，ＭＢＥ（Molecular Beam E
pitaxy）法，スパッタ法などがある。
【００５４】この中では、モノシラン（ＳｉＨ4 ）また
はジシラン（Ｓｉ2 Ｈ6 ）の熱分解を利用する減圧ＣＶ
Ｄ法が一般的であり、最も高品質な多結晶シリコン膜２
を形成することができる。減圧ＣＶＤ法では、処理温度
が550 ℃以下では非晶質、620 ℃以上では多結晶とな
る。
はジシラン（Ｓｉ2 Ｈ6 ）の熱分解を利用する減圧ＣＶ
Ｄ法が一般的であり、最も高品質な多結晶シリコン膜２
を形成することができる。減圧ＣＶＤ法では、処理温度
が550 ℃以下では非晶質、620 ℃以上では多結晶とな
る。
【００５５】また、プラズマ中でのモノシランまたはジ
シランの熱分解を利用するプラズマＣＶＤ法も用いられ
る。プラズマＣＶＤ法の処理温度は300 ℃程度で、水素
を添加すると反応が促進されて非晶質シリコン膜が形成
される。そして、不活性ガス（ヘリウム，ネオン，アル
ゴン，クリプトン，キセノン，ラドン）を添加するとプ
ラズマが励起され、同一の処理温度でも多結晶シリコン
膜が形成される。
シランの熱分解を利用するプラズマＣＶＤ法も用いられ
る。プラズマＣＶＤ法の処理温度は300 ℃程度で、水素
を添加すると反応が促進されて非晶質シリコン膜が形成
される。そして、不活性ガス（ヘリウム，ネオン，アル
ゴン，クリプトン，キセノン，ラドン）を添加するとプ
ラズマが励起され、同一の処理温度でも多結晶シリコン
膜が形成される。
【００５６】非晶質シリコン膜を形成した後に多結晶
化させて多結晶シリコン膜２を形成する方法；固相成長
法または溶融再結晶化法を用いる。固相成長法は、非晶
質シリコン膜に600 ℃前後で20時間前後の長時間の熱処
理を行うことにより、固体のままで多結晶化させて多結
晶シリコン膜を得る方法である。
化させて多結晶シリコン膜２を形成する方法；固相成長
法または溶融再結晶化法を用いる。固相成長法は、非晶
質シリコン膜に600 ℃前後で20時間前後の長時間の熱処
理を行うことにより、固体のままで多結晶化させて多結
晶シリコン膜を得る方法である。
【００５７】溶融再結晶化法は、非晶質シリコン膜の表
面だけを溶融させて再結晶化を図りながら基板温度を60
0 ℃以下に保つ方法であり、レーザアニール法やＲＴＡ
（Rapid Thermal Annealing ）法がある。レーザアニー
ル法は、非晶質シリコン膜の表面にレーザを照射して加
熱溶融させる方法である。ＲＴＡ法は、非晶質シリコン
膜の表面にランプ光を照射して加熱溶融させる方法であ
る。
面だけを溶融させて再結晶化を図りながら基板温度を60
0 ℃以下に保つ方法であり、レーザアニール法やＲＴＡ
（Rapid Thermal Annealing ）法がある。レーザアニー
ル法は、非晶質シリコン膜の表面にレーザを照射して加
熱溶融させる方法である。ＲＴＡ法は、非晶質シリコン
膜の表面にランプ光を照射して加熱溶融させる方法であ
る。
【００５８】このように、固相成長法または溶融再結晶
化法を用いて基板温度が600 ℃以上にならないようにす
れば、透明絶縁基板として高耐熱ガラスを用いることが
できる。石英ガラスは大型化に伴って著しく高価になる
上に現在のところ大型化には限りがあるため、基板の寸
法が制約を受ける。そのため、コスト的に見合うＬＣＤ
のパネルサイズは２型以下となり、ビデオカメラのビュ
ーファインダ用や液晶プロジェクタ用としては十分に使
用できるものの、直視用としてはパネルサイズが小さす
ぎて使用できない。一方、通常のガラス（高耐熱ガラ
ス）は石英ガラスの約1/10の価格で寸法にも制限がな
い。現在、ＬＣＤ用に市販されている高耐熱ガラス（例
えば、米国Corning Inc.製の「7059」）では600 ℃程度
の耐熱温度がある。そこで、透明絶縁基板に通常のガラ
ス（高耐熱ガラス）を使えるように、多結晶シリコンＴ
ＦＴを600 ℃程度以下の低温の工程（低温プロセスと呼
ばれる）を使って形成することが求められている。尚、
多結晶シリコンＴＦＴを1000℃程度の高温の工程で形成
する場合は、低温プロセスに対して高温プロセスと呼ば
れる。
化法を用いて基板温度が600 ℃以上にならないようにす
れば、透明絶縁基板として高耐熱ガラスを用いることが
できる。石英ガラスは大型化に伴って著しく高価になる
上に現在のところ大型化には限りがあるため、基板の寸
法が制約を受ける。そのため、コスト的に見合うＬＣＤ
のパネルサイズは２型以下となり、ビデオカメラのビュ
ーファインダ用や液晶プロジェクタ用としては十分に使
用できるものの、直視用としてはパネルサイズが小さす
ぎて使用できない。一方、通常のガラス（高耐熱ガラ
ス）は石英ガラスの約1/10の価格で寸法にも制限がな
い。現在、ＬＣＤ用に市販されている高耐熱ガラス（例
えば、米国Corning Inc.製の「7059」）では600 ℃程度
の耐熱温度がある。そこで、透明絶縁基板に通常のガラ
ス（高耐熱ガラス）を使えるように、多結晶シリコンＴ
ＦＴを600 ℃程度以下の低温の工程（低温プロセスと呼
ばれる）を使って形成することが求められている。尚、
多結晶シリコンＴＦＴを1000℃程度の高温の工程で形成
する場合は、低温プロセスに対して高温プロセスと呼ば
れる。
【００５９】次に、多結晶シリコン膜２上にゲート絶縁
膜３（膜厚；1000Å) を形成する。ゲート絶縁膜３の形
成方法には以下のものがある。 [1] 酸化法を用いてシリコン酸化膜を形成する方法；高
温酸化法（乾燥酸素を用いるドライ酸化法，湿った酸素
を用いるウェット酸化法，水蒸気雰囲気中での酸化
法），低温酸化法（高圧水蒸気雰囲気中での酸化法，酸
素プラズマ中での酸化法），陽極酸化法などを用いる。
膜３（膜厚；1000Å) を形成する。ゲート絶縁膜３の形
成方法には以下のものがある。 [1] 酸化法を用いてシリコン酸化膜を形成する方法；高
温酸化法（乾燥酸素を用いるドライ酸化法，湿った酸素
を用いるウェット酸化法，水蒸気雰囲気中での酸化
法），低温酸化法（高圧水蒸気雰囲気中での酸化法，酸
素プラズマ中での酸化法），陽極酸化法などを用いる。
【００６０】[2] 被着法を用いてシリコン酸化膜，シリ
コン窒化膜，シリコン窒酸化膜（ＳｉＯx Ｎy ）を形成
する方法；ＣＶＤ法やＰＶＤ法を用いる。また、各膜を
組み合わせて多層構造にする方法もある。
コン窒化膜，シリコン窒酸化膜（ＳｉＯx Ｎy ）を形成
する方法；ＣＶＤ法やＰＶＤ法を用いる。また、各膜を
組み合わせて多層構造にする方法もある。
【００６１】ＣＶＤ法によるシリコン酸化膜の形成に
は、モノシランまたはジシランの熱分解，有機オキシシ
ラン（ＴＥＯＳなど）の熱分解，ハロゲン化珪素の加水
分解などを用いる。ＣＶＤ法によるシリコン窒化膜の形
成には、アンモニアおよびジクロルシラン（ＳｉＨ2 Ｃ
ｌ2 ），アンモニアおよびモノシラン，窒素およびモノ
シランなどの熱分解などを用いる。シリコン窒酸化膜は
酸化膜と窒化膜の両膜の特性をもつもので、ＣＶＤ法に
よるシリコン窒化膜の形成の系に酸化窒素（Ｎ2Ｏ）を
少量導入することで形成できる。
は、モノシランまたはジシランの熱分解，有機オキシシ
ラン（ＴＥＯＳなど）の熱分解，ハロゲン化珪素の加水
分解などを用いる。ＣＶＤ法によるシリコン窒化膜の形
成には、アンモニアおよびジクロルシラン（ＳｉＨ2 Ｃ
ｌ2 ），アンモニアおよびモノシラン，窒素およびモノ
シランなどの熱分解などを用いる。シリコン窒酸化膜は
酸化膜と窒化膜の両膜の特性をもつもので、ＣＶＤ法に
よるシリコン窒化膜の形成の系に酸化窒素（Ｎ2Ｏ）を
少量導入することで形成できる。
【００６２】尚、ゲート絶縁膜３の形成方法にも高温プ
ロセスおよび低温プロセスがある。高温プロセスでは、
一般に前記した高温酸化法が用いられる。一方、低温プ
ロセスでは、一般に前記した酸素プラズマ中での酸化法
や被着法などが用いられ、処理温度が600 ℃程度以下に
抑えられる。
ロセスおよび低温プロセスがある。高温プロセスでは、
一般に前記した高温酸化法が用いられる。一方、低温プ
ロセスでは、一般に前記した酸素プラズマ中での酸化法
や被着法などが用いられ、処理温度が600 ℃程度以下に
抑えられる。
【００６３】続いて、ゲート絶縁膜３上にドープド多結
晶シリコン膜を形成し、そのドープド多結晶シリコン膜
をゲート配線（ゲート電極）として所望の形状になるよ
うにパターニングして多結晶シリコン層４を形成する。
晶シリコン膜を形成し、そのドープド多結晶シリコン膜
をゲート配線（ゲート電極）として所望の形状になるよ
うにパターニングして多結晶シリコン層４を形成する。
【００６４】ドープド多結晶シリコン膜の形成方法には
以下のものがある。 (1) まず、上記した多結晶シリコン膜２の形成方法と同
様にして、ノンドープの多結晶シリコン膜を形成する。
次に、そのノンドープの多結晶シリコン膜に不純物をド
ープして、ゲート配線として使用することができるまで
に低抵抗化する。多結晶シリコン膜への不純物のドープ
方法には、(a) 多結晶シリコン膜上に不純物拡散源とな
る膜（ＰＳＧ（Phospho-Silicate Glass）膜，ＢＳＧ(B
oro-Silicate Glass）膜など）を形成後に熱処理を行う
ことで、不純物拡散源となる膜中の不純物を多結晶シリ
コン膜中へ拡散させる方法、(b) イオン注入またはイオ
ンシャワーを用いる方法がある。
以下のものがある。 (1) まず、上記した多結晶シリコン膜２の形成方法と同
様にして、ノンドープの多結晶シリコン膜を形成する。
次に、そのノンドープの多結晶シリコン膜に不純物をド
ープして、ゲート配線として使用することができるまで
に低抵抗化する。多結晶シリコン膜への不純物のドープ
方法には、(a) 多結晶シリコン膜上に不純物拡散源とな
る膜（ＰＳＧ（Phospho-Silicate Glass）膜，ＢＳＧ(B
oro-Silicate Glass）膜など）を形成後に熱処理を行う
ことで、不純物拡散源となる膜中の不純物を多結晶シリ
コン膜中へ拡散させる方法、(b) イオン注入またはイオ
ンシャワーを用いる方法がある。
【００６５】(2) ＣＶＤ法によって多結晶シリコン膜を
形成する際に、原料ガスに不純物を含んだガスを混入さ
せ、多結晶シリコン膜の形成と不純物のドープとを同時
に行う。
形成する際に、原料ガスに不純物を含んだガスを混入さ
せ、多結晶シリコン膜の形成と不純物のドープとを同時
に行う。
【００６６】工程２（図１（ｂ）参照）；選択ＣＶＤ法
により、多結晶シリコン層４上だけに導電体層５を形成
する。このように形成された多結晶シリコン層４と導電
体層５とで２層構造のゲート配線６が構成される。ここ
で、導電体層５にドープド多結晶シリコンよりも低抵抗
な材質を用いれば、ドープド多結晶シリコンだけでゲー
ト配線６を構成した場合に比べてゲート配線６の低抵抗
化を図ることができる。
により、多結晶シリコン層４上だけに導電体層５を形成
する。このように形成された多結晶シリコン層４と導電
体層５とで２層構造のゲート配線６が構成される。ここ
で、導電体層５にドープド多結晶シリコンよりも低抵抗
な材質を用いれば、ドープド多結晶シリコンだけでゲー
ト配線６を構成した場合に比べてゲート配線６の低抵抗
化を図ることができる。
【００６７】ところで、選択ＣＶＤ法によって形成可能
な導電体層５の材質としては、高融点金属（タングステ
ン，クロム，モリブデンなど），シリサイド（チタンシ
リサイド（ＴｉＳｉx ），タンタルシリサイド（ＴａＳ
ｉx ）など），アルミ，銅などがある。
な導電体層５の材質としては、高融点金属（タングステ
ン，クロム，モリブデンなど），シリサイド（チタンシ
リサイド（ＴｉＳｉx ），タンタルシリサイド（ＴａＳ
ｉx ）など），アルミ，銅などがある。
【００６８】導電体層５にタングステンを用いた場合
は、減圧ＣＶＤ法でＷＦ6 −ＳｉＨ4−Ｈ2 系の原料ガ
スを用い、基板温度を280 〜400 ℃として形成される。
モリブデンを用いた場合は、ＭｏＣｌ5 −ＳｉＨ4 −Ｈ
2 系の原料ガスを用い、基板温度を300 〜700 ℃として
形成される。
は、減圧ＣＶＤ法でＷＦ6 −ＳｉＨ4−Ｈ2 系の原料ガ
スを用い、基板温度を280 〜400 ℃として形成される。
モリブデンを用いた場合は、ＭｏＣｌ5 −ＳｉＨ4 −Ｈ
2 系の原料ガスを用い、基板温度を300 〜700 ℃として
形成される。
【００６９】チタンシリサイドを用いた場合は、ＴｉＣ
ｌ4 −ＳｉＨ4 系の原料ガスを用い、基板温度を300 〜
750 ℃として形成される。アルミを用いた場合は、減圧
ＣＶＤ法でジメチルアルミニウムハイドライド〔ＡｌＨ
（ＣＨ3 ）2 ＜ＤＭＡＨ＞〕−Ｈ2 系の原料ガスを用
い、基板温度を230〜350 ℃として形成される。
ｌ4 −ＳｉＨ4 系の原料ガスを用い、基板温度を300 〜
750 ℃として形成される。アルミを用いた場合は、減圧
ＣＶＤ法でジメチルアルミニウムハイドライド〔ＡｌＨ
（ＣＨ3 ）2 ＜ＤＭＡＨ＞〕−Ｈ2 系の原料ガスを用
い、基板温度を230〜350 ℃として形成される。
【００７０】銅を用いた場合は、減圧ＣＶＤ法でビスヘ
キサクロロアセチルアセトナート銅〔Ｃｕ（ＨＦ
Ａ）2 〕−Ｈ2 （またはＡｒ）系の原料ガスを用い、基
板温度を250 〜400 ℃として形成される。
キサクロロアセチルアセトナート銅〔Ｃｕ（ＨＦ
Ａ）2 〕−Ｈ2 （またはＡｒ）系の原料ガスを用い、基
板温度を250 〜400 ℃として形成される。
【００７１】尚、導電体層５にシリサイドを用いた場合
には、ポリサイド構造のゲート配線６が構成される。ま
た、ポリサイド構造のゲート配線６を形成するには以下
の方法もある。まず、導電体層５として金属層を用いて
２層構造のゲート配線６を形成した後で、抵抗加熱炉内
に透明絶縁基板１を導入して700 ℃程度で加熱する。す
ると、多結晶シリコン層４と導電体層（金属層）５とが
合金化し、多結晶シリコン層４と導電体層（金属層）５
との間にシリサイド層が形成される。ここで、そのシリ
サイド層の下層にシリサイド化していない多結晶シリコ
ン層４を残すようにすれば（すなわち、多結晶シリコン
層４が完全にシリサイド化しないようにすれば）、多結
晶シリコン層４と当該シリサイド層とでポリサイド構造
のゲート配線６が構成される。
には、ポリサイド構造のゲート配線６が構成される。ま
た、ポリサイド構造のゲート配線６を形成するには以下
の方法もある。まず、導電体層５として金属層を用いて
２層構造のゲート配線６を形成した後で、抵抗加熱炉内
に透明絶縁基板１を導入して700 ℃程度で加熱する。す
ると、多結晶シリコン層４と導電体層（金属層）５とが
合金化し、多結晶シリコン層４と導電体層（金属層）５
との間にシリサイド層が形成される。ここで、そのシリ
サイド層の下層にシリサイド化していない多結晶シリコ
ン層４を残すようにすれば（すなわち、多結晶シリコン
層４が完全にシリサイド化しないようにすれば）、多結
晶シリコン層４と当該シリサイド層とでポリサイド構造
のゲート配線６が構成される。
【００７２】工程３（図２参照）；自己整合技術によ
り、ゲート配線６をマスクとして多結晶シリコン膜２に
ソース・ドレイン領域７を形成する。ソース・ドレイン
領域７の形成方法にも高温プロセスおよび低温プロセス
がある。高温プロセスでは、不純物をイオン注入後に高
温の熱処理を行って不純物を活性化させる。低温プロセ
スでは、ホスフィンガス（ＰＨ3 ）またはジボランガス
（Ｂ2 Ｈ6 ）と水素ガスとの混合ガスによるイオンシャ
ワーを照射することで、特別な熱処理工程を設けること
なく不純物の注入と活性化を同時に行う。尚、低温プロ
セスでは、不純物をイオン注入後に600 ℃程度以下の低
温で数時間〜数十時間の熱処理を行うことで不純物を活
性化させる方法もある。透明絶縁基板１に高耐熱ガラス
を用いた場合には、多結晶シリコン膜２の形成時だけで
なく、ゲート絶縁膜３の形成時およびソース・ドレイン
領域７の形成時にも低温プロセスを用いなければならな
い。
り、ゲート配線６をマスクとして多結晶シリコン膜２に
ソース・ドレイン領域７を形成する。ソース・ドレイン
領域７の形成方法にも高温プロセスおよび低温プロセス
がある。高温プロセスでは、不純物をイオン注入後に高
温の熱処理を行って不純物を活性化させる。低温プロセ
スでは、ホスフィンガス（ＰＨ3 ）またはジボランガス
（Ｂ2 Ｈ6 ）と水素ガスとの混合ガスによるイオンシャ
ワーを照射することで、特別な熱処理工程を設けること
なく不純物の注入と活性化を同時に行う。尚、低温プロ
セスでは、不純物をイオン注入後に600 ℃程度以下の低
温で数時間〜数十時間の熱処理を行うことで不純物を活
性化させる方法もある。透明絶縁基板１に高耐熱ガラス
を用いた場合には、多結晶シリコン膜２の形成時だけで
なく、ゲート絶縁膜３の形成時およびソース・ドレイン
領域７の形成時にも低温プロセスを用いなければならな
い。
【００７３】そして、デバイスの全面に層間絶縁膜８を
形成する。層間絶縁膜８の材質としては、シリコン酸化
膜，シリケートガラス，シリコン窒化膜などが用いら
れ、その形成にはＣＶＤ法またはＰＶＤ法が用いられ
る。
形成する。層間絶縁膜８の材質としては、シリコン酸化
膜，シリケートガラス，シリコン窒化膜などが用いら
れ、その形成にはＣＶＤ法またはＰＶＤ法が用いられ
る。
【００７４】その後、ソース・ドレイン領域７とコンタ
クトするコンタクトホール９が層間絶縁膜８に形成さ
れ、ソース・ドレイン電極（ソース・ドレイン配線）１
０が形成されて多結晶シリコンＴＦＴ１０６が完成す
る。
クトするコンタクトホール９が層間絶縁膜８に形成さ
れ、ソース・ドレイン電極（ソース・ドレイン配線）１
０が形成されて多結晶シリコンＴＦＴ１０６が完成す
る。
【００７５】このように、本実施例によれば、従来例の
ようにレジストパターンを用いるフォトリソ工程やエッ
チング工程を行うことなく、多結晶シリコン層４上に選
択的に導電体層５を形成することができる。そのため、
レジストパターンのズレによってゲート配線６の幅が設
計値と異なったものになる恐れはなく、多結晶シリコン
ＴＦＴ１０６の特性が悪化することもない。また、フォ
トリソ工程やエッチング工程を行わないため製造工程が
簡略化される上に、レジストパターンを形成するための
フォトマスクが不要になるため製造が容易になる。従っ
て、透明絶縁基板１の大面積化やゲート配線６の微細化
が進んでも、寸法精度が高く低抵抗なゲート配線６を高
いスループットで製造することができる。
ようにレジストパターンを用いるフォトリソ工程やエッ
チング工程を行うことなく、多結晶シリコン層４上に選
択的に導電体層５を形成することができる。そのため、
レジストパターンのズレによってゲート配線６の幅が設
計値と異なったものになる恐れはなく、多結晶シリコン
ＴＦＴ１０６の特性が悪化することもない。また、フォ
トリソ工程やエッチング工程を行わないため製造工程が
簡略化される上に、レジストパターンを形成するための
フォトマスクが不要になるため製造が容易になる。従っ
て、透明絶縁基板１の大面積化やゲート配線６の微細化
が進んでも、寸法精度が高く低抵抗なゲート配線６を高
いスループットで製造することができる。
【００７６】また、本実施例によれば、ポリサイド構造
のゲート配線６を形成するにあたって抵抗加熱炉内で高
温加熱する必要がないため、透明絶縁基板１に高耐熱ガ
ラスを用いた場合でも透明絶縁基板１が歪むことはな
い。
のゲート配線６を形成するにあたって抵抗加熱炉内で高
温加熱する必要がないため、透明絶縁基板１に高耐熱ガ
ラスを用いた場合でも透明絶縁基板１が歪むことはな
い。
【００７７】そして、寸法精度が高く低抵抗なゲート配
線６を備えた多結晶シリコンＴＦＴ１０６をアクティブ
マトリクス方式ＬＣＤの画素駆動素子として用いれば、
ＬＣＤのパネル全面にわたって均質で高品位な画像を表
示することができる。また、ＬＣＤの歩留りを向上させ
ることも可能になる。
線６を備えた多結晶シリコンＴＦＴ１０６をアクティブ
マトリクス方式ＬＣＤの画素駆動素子として用いれば、
ＬＣＤのパネル全面にわたって均質で高品位な画像を表
示することができる。また、ＬＣＤの歩留りを向上させ
ることも可能になる。
【００７８】さらに、本実施例において、全工程に渡っ
て低温プロセスを採用すれば、透明絶縁基板１に高耐熱
ガラスを用いてパネルサイズの大きなＬＣＤを安価に提
供することができる。
て低温プロセスを採用すれば、透明絶縁基板１に高耐熱
ガラスを用いてパネルサイズの大きなＬＣＤを安価に提
供することができる。
【００７９】次に、上記のように製造された多結晶シリ
コンＴＦＴ１０６を画素駆動素子として用いた透過型構
成をとるＬＣＤの画素部の製造方法を図３に従って説明
する。
コンＴＦＴ１０６を画素駆動素子として用いた透過型構
成をとるＬＣＤの画素部の製造方法を図３に従って説明
する。
【００８０】工程一；層間絶縁膜８の形成に先立ち、ス
パッタ法により、透明絶縁基板１の画素部領域上にイン
ジウム錫酸化物（ＩＴＯ；Indium Tin Oxide）等からな
る補助容量の蓄積電極５１を形成する。
パッタ法により、透明絶縁基板１の画素部領域上にイン
ジウム錫酸化物（ＩＴＯ；Indium Tin Oxide）等からな
る補助容量の蓄積電極５１を形成する。
【００８１】工程二；デバイスの全面に絶縁膜５２を形
成する。絶縁膜５２の材質としては、シリコン酸化膜，
シリケートガラス，シリコン窒化膜などが用いられ、そ
の形成にはＣＶＤ法またはＰＶＤ法が用いられる。次
に、絶縁膜５２にソース・ドレイン電極１０とコンタク
トするためのコンタクトホールを形成し、スパッタ法に
より、そのコンタクトホールを含むデバイスの全面にＩ
ＴＯ膜を形成し、そのＩＴＯ膜をパターニングして表示
電極５３を形成する。
成する。絶縁膜５２の材質としては、シリコン酸化膜，
シリケートガラス，シリコン窒化膜などが用いられ、そ
の形成にはＣＶＤ法またはＰＶＤ法が用いられる。次
に、絶縁膜５２にソース・ドレイン電極１０とコンタク
トするためのコンタクトホールを形成し、スパッタ法に
より、そのコンタクトホールを含むデバイスの全面にＩ
ＴＯ膜を形成し、そのＩＴＯ膜をパターニングして表示
電極５３を形成する。
【００８２】工程三；多結晶シリコンＴＦＴ１０６が形
成された透明絶縁基板１と、表面に共通電極５４が形成
された透明絶縁基板５５とを相対向させ、各基板１，５
５の間に液晶を封入して液晶層５６を形成する。その結
果、ＬＣＤの画素部が完成する。
成された透明絶縁基板１と、表面に共通電極５４が形成
された透明絶縁基板５５とを相対向させ、各基板１，５
５の間に液晶を封入して液晶層５６を形成する。その結
果、ＬＣＤの画素部が完成する。
【００８３】図４に、本実施例のアクティブマトリック
ス方式ＬＣＤのブロック構成を示す。画素部１０１には
各走査線（ゲート配線）Ｇ1 …Ｇn,Ｇn+1 …Ｇm と各デ
ータ線（ドレイン配線）Ｄ1 …Ｄn,Ｄn+1 …Ｄm とが配
置されている。各ゲート配線と各ドレイン配線とはそれ
ぞれ直交し、その直交部分に画素１０２が設けられてい
る。そして、各ゲート配線はゲートドライバ１０３に接
続され、ゲート信号（走査信号）が印加されるようにな
っている。また、各ドレイン配線はドレインドライバ
（データドライバ）１０４に接続され、データ信号（ビ
デオ信号）が印加されるようになっている。これらのド
ライバ１０３，１０４によって周辺駆動回路部１０５が
構成されている。そして、各ドライバ１０３，１０４の
うち少なくともいずれか一方を画素部１０１と同一基板
上に形成したＬＣＤは、一般にドライバ一体型（ドライ
バ内蔵型）ＬＣＤと呼ばれる。尚、ゲートドライバ１０
３が、画素部１０１の両側に設けられている場合もあ
る。また、ドレインドライバ１０４が、画素部１０１の
両側に設けられている場合もある。
ス方式ＬＣＤのブロック構成を示す。画素部１０１には
各走査線（ゲート配線）Ｇ1 …Ｇn,Ｇn+1 …Ｇm と各デ
ータ線（ドレイン配線）Ｄ1 …Ｄn,Ｄn+1 …Ｄm とが配
置されている。各ゲート配線と各ドレイン配線とはそれ
ぞれ直交し、その直交部分に画素１０２が設けられてい
る。そして、各ゲート配線はゲートドライバ１０３に接
続され、ゲート信号（走査信号）が印加されるようにな
っている。また、各ドレイン配線はドレインドライバ
（データドライバ）１０４に接続され、データ信号（ビ
デオ信号）が印加されるようになっている。これらのド
ライバ１０３，１０４によって周辺駆動回路部１０５が
構成されている。そして、各ドライバ１０３，１０４の
うち少なくともいずれか一方を画素部１０１と同一基板
上に形成したＬＣＤは、一般にドライバ一体型（ドライ
バ内蔵型）ＬＣＤと呼ばれる。尚、ゲートドライバ１０
３が、画素部１０１の両側に設けられている場合もあ
る。また、ドレインドライバ１０４が、画素部１０１の
両側に設けられている場合もある。
【００８４】図５に、ゲート配線Ｇn とドレイン配線Ｄ
n との直交部分に設けられている画素１０２の等価回路
を示す。画素１０２は、画素駆動素子としてのＴＦＴ１
０６、液晶セルＬＣ、補助容量ＣS から構成される。ゲ
ート配線Ｇn にはＴＦＴ１０６のゲートが接続され、ド
レイン配線Ｄn にはＴＦＴ１０６のドレインが接続され
ている。そして、ＴＦＴ１０６のソースには、液晶セル
ＬＣの表示電極（画素電極）と補助容量（蓄積容量また
は付加容量）ＣS とが接続されている。この液晶セルＬ
Ｃと補助容量ＣSとにより、前記信号蓄積素子が構成さ
れる。液晶セルＬＣの共通電極（表示電極の反対側の電
極）には電圧Ｖcom が印加されている。一方、補助容量
ＣS において、ＴＦＴ１０６のソースと接続される側の
電極の反対側の電極には定電圧ＶRが印加されている。
この液晶セルＬＣの共通電極は、文字どおり全ての画素
１０２に対して共通した電極となっている。そして、液
晶セルＬＣの表示電極と共通電極との間には静電容量が
形成されている。尚、補助容量ＣS において、ＴＦＴ１
０６のソースと接続される側の電極の反対側の電極は、
隣のゲート配線Ｇn+1と接続されている場合もある。
n との直交部分に設けられている画素１０２の等価回路
を示す。画素１０２は、画素駆動素子としてのＴＦＴ１
０６、液晶セルＬＣ、補助容量ＣS から構成される。ゲ
ート配線Ｇn にはＴＦＴ１０６のゲートが接続され、ド
レイン配線Ｄn にはＴＦＴ１０６のドレインが接続され
ている。そして、ＴＦＴ１０６のソースには、液晶セル
ＬＣの表示電極（画素電極）と補助容量（蓄積容量また
は付加容量）ＣS とが接続されている。この液晶セルＬ
Ｃと補助容量ＣSとにより、前記信号蓄積素子が構成さ
れる。液晶セルＬＣの共通電極（表示電極の反対側の電
極）には電圧Ｖcom が印加されている。一方、補助容量
ＣS において、ＴＦＴ１０６のソースと接続される側の
電極の反対側の電極には定電圧ＶRが印加されている。
この液晶セルＬＣの共通電極は、文字どおり全ての画素
１０２に対して共通した電極となっている。そして、液
晶セルＬＣの表示電極と共通電極との間には静電容量が
形成されている。尚、補助容量ＣS において、ＴＦＴ１
０６のソースと接続される側の電極の反対側の電極は、
隣のゲート配線Ｇn+1と接続されている場合もある。
【００８５】このように構成された画素１０２におい
て、ゲート配線Ｇn を正電圧にしてＴＦＴ１０６のゲー
トに正電圧を印加すると、ＴＦＴ１０６がオンとなる。
すると、ドレイン配線Ｄn に印加されたデータ信号で、
液晶セルＬＣの静電容量と補助容量ＣS とが充電され
る。反対に、ゲート配線Ｇn を負電圧にしてＴＦＴ１０
６のゲートに負電圧を印加すると、ＴＦＴ１０６がオフ
となり、その時点でドレイン配線Ｄn に印加されていた
電圧が、液晶セルＬＣの静電容量と補助容量ＣS とによ
って保持される。このように、画素１０２へ書き込みた
いデータ信号をドレイン配線に与えてゲート配線の電圧
を制御することにより、画素１０２に任意のデータ信号
を保持させておくことができる。その画素１０２の保持
しているデータ信号に応じて液晶セルＬＣの透過率が変
化し、画像が表示される。
て、ゲート配線Ｇn を正電圧にしてＴＦＴ１０６のゲー
トに正電圧を印加すると、ＴＦＴ１０６がオンとなる。
すると、ドレイン配線Ｄn に印加されたデータ信号で、
液晶セルＬＣの静電容量と補助容量ＣS とが充電され
る。反対に、ゲート配線Ｇn を負電圧にしてＴＦＴ１０
６のゲートに負電圧を印加すると、ＴＦＴ１０６がオフ
となり、その時点でドレイン配線Ｄn に印加されていた
電圧が、液晶セルＬＣの静電容量と補助容量ＣS とによ
って保持される。このように、画素１０２へ書き込みた
いデータ信号をドレイン配線に与えてゲート配線の電圧
を制御することにより、画素１０２に任意のデータ信号
を保持させておくことができる。その画素１０２の保持
しているデータ信号に応じて液晶セルＬＣの透過率が変
化し、画像が表示される。
【００８６】ここで、画素１０２の特性として重要なも
のに、書き込み特性と保持特性とがある。書き込み特性
に対して要求されるのは、画素部１０１の仕様から定め
られた単位時間内に、信号蓄積素子（液晶セルＬＣおよ
び補助容量ＣS ）に対して所望のビデオ信号電圧を十分
に書き込むことができるかどうかという点である。ま
た、保持特性に対して要求されるのは、信号蓄積素子に
一旦書き込んだビデオ信号電圧を必要な時間だけ保持す
ることができるかどうかという点である。
のに、書き込み特性と保持特性とがある。書き込み特性
に対して要求されるのは、画素部１０１の仕様から定め
られた単位時間内に、信号蓄積素子（液晶セルＬＣおよ
び補助容量ＣS ）に対して所望のビデオ信号電圧を十分
に書き込むことができるかどうかという点である。ま
た、保持特性に対して要求されるのは、信号蓄積素子に
一旦書き込んだビデオ信号電圧を必要な時間だけ保持す
ることができるかどうかという点である。
【００８７】補助容量ＣS が設けられているのは、信号
蓄積素子の静電容量を増大させて書き込み特性および保
持特性を向上させるためである。すなわち、液晶セルＬ
Ｃはその構造上、静電容量の増大には限界がある。そこ
で、補助容量ＣS によって液晶セルＬＣの静電容量の不
足分を補うわけである。
蓄積素子の静電容量を増大させて書き込み特性および保
持特性を向上させるためである。すなわち、液晶セルＬ
Ｃはその構造上、静電容量の増大には限界がある。そこ
で、補助容量ＣS によって液晶セルＬＣの静電容量の不
足分を補うわけである。
【００８８】（第２実施例）次に、本発明をプレーナ型
の多結晶シリコンＴＦＴに具体化した第２実施例の製造
方法を図６および図２に従って説明する。尚、本実施例
において、第１実施例と同じ構成部材については符号を
等しくしてその詳細な説明を省略する。
の多結晶シリコンＴＦＴに具体化した第２実施例の製造
方法を図６および図２に従って説明する。尚、本実施例
において、第１実施例と同じ構成部材については符号を
等しくしてその詳細な説明を省略する。
【００８９】工程１（図６（ａ）参照）；第１実施例の
工程１と同じである。 工程２（図６（ｂ）参照）；ＰＶＤ法により、デバイス
の全面に金属膜Ｃを形成する。次に、ＲＴＡ法により、
デバイスの全面にランプ光を照射して金属膜Ｃを加熱溶
融する。すると、金属膜Ｃと接する多結晶シリコン層４
の表面も加熱溶融され、金属膜Ｃと多結晶シリコン層４
との界面にシリサイド層Ｄが形成されるここで、金属膜
Ｃの膜厚やランプ光の強度および照射する時間を調整す
ることにより、シリサイド層Ｄの下層にシリサイド化し
ていない多結晶シリコン層４を残すようにする。
工程１と同じである。 工程２（図６（ｂ）参照）；ＰＶＤ法により、デバイス
の全面に金属膜Ｃを形成する。次に、ＲＴＡ法により、
デバイスの全面にランプ光を照射して金属膜Ｃを加熱溶
融する。すると、金属膜Ｃと接する多結晶シリコン層４
の表面も加熱溶融され、金属膜Ｃと多結晶シリコン層４
との界面にシリサイド層Ｄが形成されるここで、金属膜
Ｃの膜厚やランプ光の強度および照射する時間を調整す
ることにより、シリサイド層Ｄの下層にシリサイド化し
ていない多結晶シリコン層４を残すようにする。
【００９０】このとき、ＲＴＡ法では金属膜Ｃおよび多
結晶シリコン層４だけが加熱溶融されるため、透明絶縁
基板１にはその潜熱が伝わるだけであり、抵抗加熱炉内
で加熱する場合のように透明絶縁基板１が不要に加熱さ
れることはない。
結晶シリコン層４だけが加熱溶融されるため、透明絶縁
基板１にはその潜熱が伝わるだけであり、抵抗加熱炉内
で加熱する場合のように透明絶縁基板１が不要に加熱さ
れることはない。
【００９１】ところで、金属膜Ｃの材質としては、高融
点金属，アルミ，銅などがある。 工程３（図６（ｃ）参照）；デバイスの表面を硫酸等の
酸によって洗浄し、シリサイド化していない金属膜Ｃを
除去する。このとき、シリサイド層Ｄは酸に侵されず除
去されないため、多結晶シリコン層４とシリサイド層Ｄ
とから成るポリサイド構造のゲート配線６が形成され
る。
点金属，アルミ，銅などがある。 工程３（図６（ｃ）参照）；デバイスの表面を硫酸等の
酸によって洗浄し、シリサイド化していない金属膜Ｃを
除去する。このとき、シリサイド層Ｄは酸に侵されず除
去されないため、多結晶シリコン層４とシリサイド層Ｄ
とから成るポリサイド構造のゲート配線６が形成され
る。
【００９２】工程４（図２参照）；第１実施例の工程３
と同じである。このように、本実施例によれば、従来例
のようにレジストパターンを用いるフォトリソ工程やエ
ッチング工程を行うことなく、多結晶シリコン層４上に
選択的にシリサイド層Ｄを形成することができる。その
ため、第１実施例と同様の効果を得ることができる。
と同じである。このように、本実施例によれば、従来例
のようにレジストパターンを用いるフォトリソ工程やエ
ッチング工程を行うことなく、多結晶シリコン層４上に
選択的にシリサイド層Ｄを形成することができる。その
ため、第１実施例と同様の効果を得ることができる。
【００９３】さらに、本実施例によれば、シリサイド層
Ｄを形成するにあたって透明絶縁基板１が不要に加熱さ
れることがないため、透明絶縁基板１に高耐熱ガラスを
用いた場合でも透明絶縁基板１が歪むことはない。
Ｄを形成するにあたって透明絶縁基板１が不要に加熱さ
れることがないため、透明絶縁基板１に高耐熱ガラスを
用いた場合でも透明絶縁基板１が歪むことはない。
【００９４】加えて、本実施例によれば、工程３におい
てデバイスの表面を酸によって洗浄するため、デバイス
の表面に付着した塵や埃などによってゲート配線６に欠
陥が発生するのを防止することができ、歩留りをさらに
向上させることが可能になる。
てデバイスの表面を酸によって洗浄するため、デバイス
の表面に付着した塵や埃などによってゲート配線６に欠
陥が発生するのを防止することができ、歩留りをさらに
向上させることが可能になる。
【００９５】ちなみに、金属膜Ｃにチタンを用いた場
合、多結晶シリコン層４がシリサイド化されてチタンシ
リサイド層Ｄが形成されてもその寸法はほとんど変わら
ないため、多結晶シリコン層４の幅はゲート配線６の幅
とほぼ同じになる。また、チタンシリサイドの抵抗値は
チタン単体より低くなる。従って、本実施例において、
金属膜Ｃにチタンを用いれば特に有効となる。
合、多結晶シリコン層４がシリサイド化されてチタンシ
リサイド層Ｄが形成されてもその寸法はほとんど変わら
ないため、多結晶シリコン層４の幅はゲート配線６の幅
とほぼ同じになる。また、チタンシリサイドの抵抗値は
チタン単体より低くなる。従って、本実施例において、
金属膜Ｃにチタンを用いれば特に有効となる。
【００９６】尚、本実施例の多結晶シリコンＴＦＴを画
素駆動素子として用いた透過型構成をとるＬＣＤの画素
部の製造方法については、第１実施例のそれと同様であ
るので説明を省略する。
素駆動素子として用いた透過型構成をとるＬＣＤの画素
部の製造方法については、第１実施例のそれと同様であ
るので説明を省略する。
【００９７】また、本実施例の多結晶シリコンＴＦＴを
画素駆動素子として用いたアクティブマトリックス方式
ＬＣＤのブロック構成および画素の等価回路について
も、第１実施例のそれと同様であるので説明を省略す
る。
画素駆動素子として用いたアクティブマトリックス方式
ＬＣＤのブロック構成および画素の等価回路について
も、第１実施例のそれと同様であるので説明を省略す
る。
【００９８】ところで、上記各実施例は以下のように変
更してもよく、その場合でも同様の作用および効果を得
ることができる。 （１）各実施例において、多結晶シリコン層４をノンド
ープとする。この場合、多結晶シリコン層４の膜厚を最
適化すれば多結晶シリコンＴＦＴの動作速度が低下する
恐れはない。すなわち、多結晶シリコン層４をノンドー
プとすると抵抗値が高くなるため、多結晶シリコン層４
が空乏層化してゲート絶縁膜３に印加される電位差が小
さくなり、発生するキャリアの密度が減少する結果、多
結晶シリコンＴＦＴの動作速度が低下してしまう。しか
し、多結晶シリコン層４の膜厚を調整することで、多結
晶シリコン層４の静電容量をゲート絶縁膜３に比べて十
分に大きくすれば、ゲート配線６に印加される電圧のほ
とんどをゲート絶縁膜３に印加することができる。従っ
て、多結晶シリコンＴＦＴの動作速度の低下を回避する
ことができる。
更してもよく、その場合でも同様の作用および効果を得
ることができる。 （１）各実施例において、多結晶シリコン層４をノンド
ープとする。この場合、多結晶シリコン層４の膜厚を最
適化すれば多結晶シリコンＴＦＴの動作速度が低下する
恐れはない。すなわち、多結晶シリコン層４をノンドー
プとすると抵抗値が高くなるため、多結晶シリコン層４
が空乏層化してゲート絶縁膜３に印加される電位差が小
さくなり、発生するキャリアの密度が減少する結果、多
結晶シリコンＴＦＴの動作速度が低下してしまう。しか
し、多結晶シリコン層４の膜厚を調整することで、多結
晶シリコン層４の静電容量をゲート絶縁膜３に比べて十
分に大きくすれば、ゲート配線６に印加される電圧のほ
とんどをゲート絶縁膜３に印加することができる。従っ
て、多結晶シリコンＴＦＴの動作速度の低下を回避する
ことができる。
【００９９】（２）第２実施例の工程２において、多結
晶シリコン層４を全てシリサイド化させる。すなわち、
シリサイド層Ｄの下層にシリサイド化していない多結晶
シリコン層４が残らないようにする。シリサイド層Ｄの
下層にシリサイド化していない多結晶シリコン層４を残
してポリサイド構造を構成するのは、ゲート配線６がシ
リサイドだけで形成されていると、多結晶シリコン膜２
上に形成されるソース・ドレイン領域７との仕事関数の
ズレから多結晶シリコンＴＦＴの閾値電圧（Ｖth）が高
くなるからである。また、その閾値電圧の変化はｐチャ
ネルトランジスタとｎチャネルトランジスタとでは異な
るため、多結晶シリコンＴＦＴがＣＭＯＳ構成をとる場
合に問題となる。しかし、閾値電圧の変化を容認し、Ｃ
ＭＯＳ構成をとらない場合には、ゲート配線６をシリサ
イドだけで形成してもよい。
晶シリコン層４を全てシリサイド化させる。すなわち、
シリサイド層Ｄの下層にシリサイド化していない多結晶
シリコン層４が残らないようにする。シリサイド層Ｄの
下層にシリサイド化していない多結晶シリコン層４を残
してポリサイド構造を構成するのは、ゲート配線６がシ
リサイドだけで形成されていると、多結晶シリコン膜２
上に形成されるソース・ドレイン領域７との仕事関数の
ズレから多結晶シリコンＴＦＴの閾値電圧（Ｖth）が高
くなるからである。また、その閾値電圧の変化はｐチャ
ネルトランジスタとｎチャネルトランジスタとでは異な
るため、多結晶シリコンＴＦＴがＣＭＯＳ構成をとる場
合に問題となる。しかし、閾値電圧の変化を容認し、Ｃ
ＭＯＳ構成をとらない場合には、ゲート配線６をシリサ
イドだけで形成してもよい。
【０１００】（３）第２実施例の工程２において、ＲＴ
Ａ法ではなくレーザアニール法により、多結晶シリコン
層４上の金属膜Ｃだけにレーザ光を照射して金属膜Ｃを
加熱溶融することでシリサイド層Ｄを形成する。
Ａ法ではなくレーザアニール法により、多結晶シリコン
層４上の金属膜Ｃだけにレーザ光を照射して金属膜Ｃを
加熱溶融することでシリサイド層Ｄを形成する。
【０１０１】（４）第２実施例において、ゲート絶縁膜
３上にドープド多結晶シリコン膜を形成し、そのドープ
ド多結晶シリコン膜をパターニングすることなく、その
上に金属膜Ｃを形成する。次に、ＲＴＡ法により、多結
晶シリコン膜と金属膜Ｃとの界面にシリサイド層を形成
する。続いて、多結晶シリコン膜，シリサイド層，金属
膜Ｃを一括してパターニングすることにより、３層構造
のゲート配線を形成する。続いて、デバイスの表面を硫
酸等の酸によって洗浄し、シリサイド化していない金属
膜Ｃを除去して、ポリサイド構造のゲート配線６を形成
する。
３上にドープド多結晶シリコン膜を形成し、そのドープ
ド多結晶シリコン膜をパターニングすることなく、その
上に金属膜Ｃを形成する。次に、ＲＴＡ法により、多結
晶シリコン膜と金属膜Ｃとの界面にシリサイド層を形成
する。続いて、多結晶シリコン膜，シリサイド層，金属
膜Ｃを一括してパターニングすることにより、３層構造
のゲート配線を形成する。続いて、デバイスの表面を硫
酸等の酸によって洗浄し、シリサイド化していない金属
膜Ｃを除去して、ポリサイド構造のゲート配線６を形成
する。
【０１０２】（５）ゲート配線６を２層構造ではなく３
層以上の多層構造にする。 （６）多結晶シリコン層４を、不純物をドープして低抵
抗化が図られた非晶質シリコン層に置き代える。
層以上の多層構造にする。 （６）多結晶シリコン層４を、不純物をドープして低抵
抗化が図られた非晶質シリコン層に置き代える。
【０１０３】（７）上記各実施例をゲート配線６だけで
なくソース・ドレイン電極１０にも適用する。 （８）多結晶シリコンＴＦＴの製造工程において、多結
晶シリコン膜２の形成後に、水素化処理を行うことで多
結晶シリコンＴＦＴの素子特性を向上させる。水素化処
理とは、多結晶シリコンの結晶欠陥部分に水素原子を結
合させることにより、欠陥を減らして結晶構造を安定化
させ、電界効果移動度を高める方法である。
なくソース・ドレイン電極１０にも適用する。 （８）多結晶シリコンＴＦＴの製造工程において、多結
晶シリコン膜２の形成後に、水素化処理を行うことで多
結晶シリコンＴＦＴの素子特性を向上させる。水素化処
理とは、多結晶シリコンの結晶欠陥部分に水素原子を結
合させることにより、欠陥を減らして結晶構造を安定化
させ、電界効果移動度を高める方法である。
【０１０４】（９）多結晶シリコン膜２におけるソース
・ドレイン領域７間のチャネル領域に相当する部分に不
純物をドーピングして多結晶シリコンＴＦＴの閾値電圧
（Ｖth）を制御する。固相成長法で形成された多結晶シ
リコンＴＦＴにおいては、ｎチャネルトランジスタでは
ディプレッション方向に閾値電圧がシフトし、ｐチャネ
ルトランジスタではエンハンスメント方向に閾値電圧が
シフトする傾向にある。特に、水素化処理を行った場合
には、その傾向がより顕著となる。この閾値電圧のシフ
トを抑えるには、チャネル領域に不純物をドーピングす
ればよい。
・ドレイン領域７間のチャネル領域に相当する部分に不
純物をドーピングして多結晶シリコンＴＦＴの閾値電圧
（Ｖth）を制御する。固相成長法で形成された多結晶シ
リコンＴＦＴにおいては、ｎチャネルトランジスタでは
ディプレッション方向に閾値電圧がシフトし、ｐチャネ
ルトランジスタではエンハンスメント方向に閾値電圧が
シフトする傾向にある。特に、水素化処理を行った場合
には、その傾向がより顕著となる。この閾値電圧のシフ
トを抑えるには、チャネル領域に不純物をドーピングす
ればよい。
【０１０５】（１０）多結晶シリコンＴＦＴではなく非
晶質シリコンＴＦＴに適用する。 （１１）プレーナ型だけでなく、逆プレーナ型，スタガ
型，逆スタガ型などあらゆる構造のＴＦＴに適用する。
晶質シリコンＴＦＴに適用する。 （１１）プレーナ型だけでなく、逆プレーナ型，スタガ
型，逆スタガ型などあらゆる構造のＴＦＴに適用する。
【０１０６】（１２）ＴＦＴだけでなく、絶縁ゲート型
半導体素子全般に適用する。また、太陽電池や光センサ
などの光電変換素子，バイポーラトランジスタ，静電誘
導型トランジスタ（ＳＩＴ；Static Induction Transis
tor ）などのシリコン膜を用いるあらゆる半導体装置に
適用する。
半導体素子全般に適用する。また、太陽電池や光センサ
などの光電変換素子，バイポーラトランジスタ，静電誘
導型トランジスタ（ＳＩＴ；Static Induction Transis
tor ）などのシリコン膜を用いるあらゆる半導体装置に
適用する。
【０１０７】（１３）透明絶縁基板１をセラミックス基
板やシリコン酸化膜などの絶縁層に置き代え、ＬＣＤで
はなく密着型イメージセンサや三次元ＩＣなどに適用す
る。 （１４）ＴＦＴを、ダイナミックＲＡＭ（ＤＲＡＭ）の
メモリセル内の電荷転送素子やスタティックＲＡＭ（Ｓ
ＲＡＭ）のメモリセル内の負荷素子などに用いる。
板やシリコン酸化膜などの絶縁層に置き代え、ＬＣＤで
はなく密着型イメージセンサや三次元ＩＣなどに適用す
る。 （１４）ＴＦＴを、ダイナミックＲＡＭ（ＤＲＡＭ）の
メモリセル内の電荷転送素子やスタティックＲＡＭ（Ｓ
ＲＡＭ）のメモリセル内の負荷素子などに用いる。
【０１０８】（１５）ＬＣＤだけでなく、半導体メモリ
やロジックＩＣに用いるバルクトランジスタなどの寸法
精度が高く低抵抗な配線を必要とする半導体装置全般に
適用する。
やロジックＩＣに用いるバルクトランジスタなどの寸法
精度が高く低抵抗な配線を必要とする半導体装置全般に
適用する。
【０１０９】以上、各実施例について説明したが、各実
施例から把握できる請求項以外の技術的思想について、
以下にそれらの効果と共に記載する。 （イ）請求項１９に記載の薄膜トランジスタの製造方法
において、シリコン膜に水素化処理を施した薄膜トラン
ジスタの製造方法。
施例から把握できる請求項以外の技術的思想について、
以下にそれらの効果と共に記載する。 （イ）請求項１９に記載の薄膜トランジスタの製造方法
において、シリコン膜に水素化処理を施した薄膜トラン
ジスタの製造方法。
【０１１０】このようにすれば、シリコン膜に多結晶シ
リコン膜を用いた場合、その結晶欠陥部分に水素原子が
結合することにより、欠陥が減って結晶構造が安定化
し、電界効果移動度を高めることができる。
リコン膜を用いた場合、その結晶欠陥部分に水素原子が
結合することにより、欠陥が減って結晶構造が安定化
し、電界効果移動度を高めることができる。
【０１１１】（ロ）請求項１９に記載の薄膜トランジス
タの製造方法において、シリコン膜のチャネル領域に相
当する部分に不純物をドーピングした薄膜トランジスタ
の製造方法。
タの製造方法において、シリコン膜のチャネル領域に相
当する部分に不純物をドーピングした薄膜トランジスタ
の製造方法。
【０１１２】このようにすれば、薄膜トランジスタの閾
値電圧を制御することができる。ところで、本明細書に
おいて、発明の構成に係る部材は以下のように定義され
るものとする。
値電圧を制御することができる。ところで、本明細書に
おいて、発明の構成に係る部材は以下のように定義され
るものとする。
【０１１３】（ａ）絶縁基板としては、石英ガラス，高
耐熱ガラス，高耐熱樹脂，セラミックスなどのあらゆる
絶縁材料による基板を含むだけでなく、表面にシリコン
酸化膜などの絶縁層を設けた金属などの導電性基板をも
含むものとする。
耐熱ガラス，高耐熱樹脂，セラミックスなどのあらゆる
絶縁材料による基板を含むだけでなく、表面にシリコン
酸化膜などの絶縁層を設けた金属などの導電性基板をも
含むものとする。
【０１１４】（ｂ）半導体層としては、多結晶シリコン
層だけでなく、非晶質シリコン層や単結晶シリコン層を
も含むものとする。
層だけでなく、非晶質シリコン層や単結晶シリコン層を
も含むものとする。
【０１１５】
１〕低抵抗な配線を備えた半導体装置の製造方法を提供
することができる。 ２〕低抵抗で寸法精度の高い配線を備えた半導体装置の
製造方法を提供することができる。
することができる。 ２〕低抵抗で寸法精度の高い配線を備えた半導体装置の
製造方法を提供することができる。
【０１１６】３〕低抵抗で寸法精度の高い配線をゲート
配線として備えた高性能な半導体装置を提供することが
できる。 ４〕低抵抗で寸法精度の高い配線をゲート配線として備
えた高性能な薄膜トランジスタおよびその製造方法を提
供することができる。
配線として備えた高性能な半導体装置を提供することが
できる。 ４〕低抵抗で寸法精度の高い配線をゲート配線として備
えた高性能な薄膜トランジスタおよびその製造方法を提
供することができる。
【０１１７】５〕高性能な薄膜トランジスタを画素駆動
素子として用いる優れた表示装置を提供することができ
る。
素子として用いる優れた表示装置を提供することができ
る。
【図１】第１実施例の製造方法を説明するための概略断
面図。
面図。
【図２】第１，２実施例の製造方法を説明するための概
略断面図。
略断面図。
【図３】ＬＣＤの画素部の製造方法を説明するための概
略断面図。
略断面図。
【図４】アクティブマトリックス方式ＬＣＤのブロック
構成図。
構成図。
【図５】画素の等価回路図。
【図６】第２実施例の製造方法を説明するための概略断
面図。
面図。
【図７】従来例の製造方法を説明するための概略断面
図。
図。
１ 透明絶縁基板 ２ 多結晶シリコン膜 ３ ゲート絶縁膜 ４ 多結晶シリコン層 ５ 導電体層 ６ ゲート配線 ７ ソース領域またはドレイン領域（ソース・ドレイン
領域） ７ ソース電極またはドレイン電極（ソース・ドレイン
電極、ソース・ドレイン配線） Ｃ 金属膜 Ｄ シリサイド層
領域） ７ ソース電極またはドレイン電極（ソース・ドレイン
電極、ソース・ドレイン配線） Ｃ 金属膜 Ｄ シリサイド層
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/285 ３０１ Ｓ 21/3205
Claims (22)
- 【請求項１】 半導体層の上に導電体層を形成すること
により多層構造の配線を形成する工程を備えた半導体装
置の製造方法。 - 【請求項２】 シリコン層の上に金属層またはシリサイ
ド層を形成することにより多層構造の配線を形成する工
程を備えた半導体装置の製造方法。 - 【請求項３】 シリコン層の上に選択ＣＶＤ法によって
導電体層を形成することにより多層構造の配線を形成す
る工程を備えた半導体装置の製造方法。 - 【請求項４】 シリコン層の上に選択ＣＶＤ法によって
金属層またはシリサイド層を形成することにより多層構
造の配線を形成する工程を備えた半導体装置の製造方
法。 - 【請求項５】 多結晶シリコン層の上に選択ＣＶＤ法に
よって導電体層を形成することにより多層構造の配線を
形成する工程を備えた半導体装置の製造方法。 - 【請求項６】 不純物がドープされた多結晶シリコン層
の上に選択ＣＶＤ法によって導電体層を形成することに
より多層構造の配線を形成する工程を備えた半導体装置
の製造方法。 - 【請求項７】 ノンドープの多結晶シリコン層の上に選
択ＣＶＤ法によって導電体層を形成することにより多層
構造の配線を形成する工程を備えた半導体装置の製造方
法。 - 【請求項８】 シリコン層の上に金属膜を形成する工程
と、ＲＴＡ法によってシリコン層と金属膜との界面にシ
リサイド層を形成することにより多層構造の配線を形成
する工程とを備えた半導体装置の製造方法。 - 【請求項９】 多結晶シリコン層の上に金属膜を形成す
る工程と、ＲＴＡ法によって多結晶シリコン層と金属膜
との界面にシリサイド層を形成することにより多層構造
の配線を形成する工程とを備えた半導体装置の製造方
法。 - 【請求項１０】 不純物がドープされた多結晶シリコン
層の上に金属膜を形成する工程と、ＲＴＡ法によって多
結晶シリコン層と金属膜との界面にシリサイド層を形成
することにより多層構造の配線を形成する工程とを備え
た半導体装置の製造方法。 - 【請求項１１】 ノンドープの多結晶シリコン層の上に
金属膜を形成する工程と、ＲＴＡ法によって多結晶シリ
コン層と金属膜との界面にシリサイド層を形成すること
により多層構造の配線を形成する工程とを備えた半導体
装置の製造方法。 - 【請求項１２】 請求項８〜１１のいずれか１項に記載
の半導体装置の製造方法において、前記ＲＴＡ法をレー
ザアニール法に置き代えた半導体装置の製造方法。 - 【請求項１３】 請求項８〜１２のいずれか１項に記載
の半導体装置の製造方法において、前記金属膜を形成す
る前に前記シリコン層をパターニングする工程を備えた
半導体装置の製造方法。 - 【請求項１４】 請求項８〜１２のいずれか１項に記載
の半導体装置の製造方法において、前記シリサイド層を
形成後に、前記シリコン層とシリサイド層および金属膜
をパターニングする工程を備えた半導体装置の製造方
法。 - 【請求項１５】 請求項８〜１４のいずれか１項に記載
の半導体装置の製造方法において、前記金属膜の表面の
シリサイド化されていない部分を除去する工程を備えた
半導体装置の製造方法。 - 【請求項１６】 請求項８〜１４のいずれか１項に記載
の半導体装置の製造方法において、前記金属膜の表面の
シリサイド化されていない部分を酸洗浄によって除去す
る工程を備えた半導体装置の製造方法。 - 【請求項１７】 請求項１〜１６のいずれか１項に記載
の半導体装置の製造方法によって形成された多層構造の
配線をゲート配線，ソース配線，ドレイン配線の少なく
ともいずれか一つに用いる半導体装置。 - 【請求項１８】 請求項１〜１６のいずれか１項に記載
の半導体装置の製造方法によって形成された多層構造の
配線をゲート配線，ソース配線，ドレイン配線の少なく
ともいずれか一つに用いる薄膜トランジスタ。 - 【請求項１９】 絶縁基板上にシリコン膜を形成する工
程と、 そのシリコン膜上にゲート絶縁膜を形成する工程と、 請求項１〜１６のいずれか１項に記載の半導体装置の製
造方法により、ゲート絶縁膜上にゲート配線を形成する
工程と、 ゲート配線を用いた自己整合技術により、シリコン膜に
ソース領域およびドレイン領域を形成する工程とを備え
た薄膜トランジスタの製造方法。 - 【請求項２０】 絶縁基板上にシリコン膜を形成する工
程と、 そのシリコン膜上にゲート絶縁膜を形成する工程と、 そのゲート絶縁膜上にゲート配線を形成する工程と、 ゲート配線を用いた自己整合技術により、シリコン膜に
ソース領域およびドレイン領域を形成する工程と、 デバイスの全面に層間絶縁膜を形成する工程と、 その層間絶縁膜にソース領域およびドレイン領域とコン
タクトするコンタクトホールを形成する工程と、 請求項１〜１６のいずれか１項に記載の半導体装置の製
造方法により、コンタクトホール内にソース電極および
ドレイン電極を形成する工程とを備えた薄膜トランジス
タの製造方法。 - 【請求項２１】 請求項１８に記載の薄膜トランジスタ
を画素駆動素子として用いる表示装置。 - 【請求項２２】 請求項１９または請求項２０に記載の
薄膜トランジスタの製造方法によって製造された薄膜ト
ランジスタを画素駆動素子として用いる表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12613795A JPH08186269A (ja) | 1994-05-30 | 1995-05-25 | 半導体装置の製造方法，半導体装置，薄膜トランジスタ，薄膜トランジスタの製造方法，表示装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11712694 | 1994-05-30 | ||
| JP6-269871 | 1994-11-02 | ||
| JP6-117126 | 1994-11-02 | ||
| JP26987194 | 1994-11-02 | ||
| JP12613795A JPH08186269A (ja) | 1994-05-30 | 1995-05-25 | 半導体装置の製造方法，半導体装置，薄膜トランジスタ，薄膜トランジスタの製造方法，表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08186269A true JPH08186269A (ja) | 1996-07-16 |
Family
ID=27313306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12613795A Pending JPH08186269A (ja) | 1994-05-30 | 1995-05-25 | 半導体装置の製造方法，半導体装置，薄膜トランジスタ，薄膜トランジスタの製造方法，表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08186269A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999039241A1 (en) * | 1998-01-30 | 1999-08-05 | Hitachi, Ltd. | Liquid crystal display device |
| JP2002540630A (ja) * | 1999-03-27 | 2002-11-26 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 薄膜トランジスタ及びその製造方法 |
| JP2011175789A (ja) * | 2010-02-23 | 2011-09-08 | Panasonic Electric Works Co Ltd | 周期的ナノ構造体の製造方法および電界放射型電子源の製造方法 |
-
1995
- 1995-05-25 JP JP12613795A patent/JPH08186269A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999039241A1 (en) * | 1998-01-30 | 1999-08-05 | Hitachi, Ltd. | Liquid crystal display device |
| US6559906B1 (en) * | 1998-01-30 | 2003-05-06 | Hitachi, Ltd. | Liquid crystal display device having gate electrode with two conducting layers, one used for self-aligned formation of the TFT semiconductor regions |
| JP2002540630A (ja) * | 1999-03-27 | 2002-11-26 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 薄膜トランジスタ及びその製造方法 |
| JP2011175789A (ja) * | 2010-02-23 | 2011-09-08 | Panasonic Electric Works Co Ltd | 周期的ナノ構造体の製造方法および電界放射型電子源の製造方法 |
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