KR20130098709A - 박막트랜지스터 기판 및 이의 제조 방법 - Google Patents

박막트랜지스터 기판 및 이의 제조 방법 Download PDF

Info

Publication number
KR20130098709A
KR20130098709A KR1020120020440A KR20120020440A KR20130098709A KR 20130098709 A KR20130098709 A KR 20130098709A KR 1020120020440 A KR1020120020440 A KR 1020120020440A KR 20120020440 A KR20120020440 A KR 20120020440A KR 20130098709 A KR20130098709 A KR 20130098709A
Authority
KR
South Korea
Prior art keywords
pattern
gate
electrode
oxide semiconductor
disposed
Prior art date
Application number
KR1020120020440A
Other languages
English (en)
Other versions
KR101922937B1 (ko
Inventor
김기태
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020120020440A priority Critical patent/KR101922937B1/ko
Publication of KR20130098709A publication Critical patent/KR20130098709A/ko
Application granted granted Critical
Publication of KR101922937B1 publication Critical patent/KR101922937B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate

Abstract

본 발명은 베이스층; 상기 베이스층 상에 배치되며, 채널영역과 상기 채널 영역의 양측에 각각 배치된 소스 및 드레인 영역을 갖는 산화물 반도체 패턴; 상기 소스 및 드레인 영역을 모두 노출하며 상기 산화물 반도체 패턴의 채널 영역과 대응된 위치에 배치되는 게이트 절연 패턴; 상기 게이트 절연 패턴과 대응된 위치에만 배치되는 게이트 전극; 상기 게이트 전극을 포함한 베이스층 상에 배치되며, 상기 산화물 반도체 패턴의 소스 및 드레인 영역을 각각 노출하는 제 1 및 제 2 콘택홀을 갖는 보호층; 상기 보호층 상에 배치되며 상기 제 1 콘택홀을 통해 상기 소스 영역과 접촉하는 소스 전극; 상기 보호층 상에 배치되며 상기 제 2 콘택홀을 통해 상기 드레인 영역과 접촉하는 드레인 전극; 및 상기 보호층 상에 배치되며 상기 드레인 전극의 일부가 연장되어 형성된 화소전극을 포함하는 박막트랜지스터 기판 및 이의 제조방법에 관한 것이다.

Description

박막트랜지스터 기판 및 이의 제조 방법{Thin film transistor array substrate and method for fabricating the same}
본 발명은 박막트랜지스터 기판 및 이의 제조 방법에 관한 것으로, 산화물 반도체 패턴을 갖는 코플래너 구조의 박막트랜지스터 기판 및 이의 제조 방법이다.
최근, 평판표시장치(FPD: Flat Panel Display)는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 평판표시장치의 예로서는 액정표시장치, 전자종이 및 유기전계발광표시장치등일 수 있다.
평판표시장치를 구동하는 방식에는 수동 매트릭스(passive matrix) 방식과 박막 트랜지스터(thin film transistor)를 이용한 능동 매트릭스(active matrix) 방식이 있다. 수동 매트릭스 방식은 양극과 음극을 직교하도록 형성하고 라인을 선택하여 구동하는데 비해, 능동 매트릭스 방식은 박막 트랜지스터를 각 화소 전극에 연결하고 박막 트랜지스터의 게이트 전극에 연결된 커패시터 용량에 의해 유지된 전압에 따라 구동하는 방식이다.
특히, 평판표시장치중 유기전계발광표시장치는 하나의 화소에 스위칭 박막트랜지스터와 구동 박막트랜지스터가 구비된다. 또한, 유기전계발광표시장치는 미세한 전류값 보정을 위해 박막트랜지스터를 포함한 보상 회로를 더 구비할 수 있다.
이와 같은 박막트랜지스터는 반도체층 상에 게이트 전극이 배치되는 코플래너 구조로 주로 형성되고 있다. 이는 코플래너 구조의 박막트랜지스터는 다른 박막트랜지스터에 비해 박막트랜지스터 자체에 걸리는 기생 캐패시턴스로 인한 신호 지연을 줄일 수 있기 때문이다.
한편, 박막 트랜지스터의 반도체층은 주로 비정질 실리콘 또는 다결정 실리콘으로 형성되어 왔다. 하지만, 비정질 실리콘은 성막 공정이 간단하고 생산 비용이 적게 드는 장점이 있지만 전기적 신뢰성이 확보되지 못하는 문제가 있다. 또한 다결정 실리콘은 높은 공정 온도로 인하여 대면적 응용이 매우 곤란하며, 결정화 방식에 따른 균일도가 확보되지 못하는 문제점이 있다. 이에 따라, 낮은 온도에서 성막하여도 높은 이동도를 얻을 수 있으며 대면적 응용이 가능한 산화물 반도체층이 개발되었다.
하지만, 산화물 반도체층을 갖는 코플래터 구조의 박막트랜지스터를 갖는 어레이 기판은 적어도 7개의 마스크 공정을 거쳐 형성되어야 하기 때문에, 다른 구조의 박막트랜지스터를 구비한 어레이 기판에 비해 공정수가 증가하는 문제점이 있었다.
본 발명은 박막트랜지스터 기판 및 이의 제조방법에서 발생할 수 있는 문제점을 해결하기 위한 것으로, 구체적으로 공정 수를 저감할 수 있는 산화물 반도체층을 갖는 코플래너 구조의 박막트랜지스터 기판 및 이의 제조방법을 제공함에 그 목적이 있다.
본 발명에 따른 해결 수단의 박막트랜지스터 기판을 제공한다. 본 발명에 따른 박막트랜지스터 기판은 베이스층; 상기 베이스층 상에 배치되며, 채널영역과 상기 채널 영역의 양측에 각각 배치된 소스 및 드레인 영역을 갖는 산화물 반도체 패턴; 상기 소스 및 드레인 영역을 모두 노출하며 상기 산화물 반도체 패턴의 채널 영역과 대응된 위치에 배치되는 게이트 절연 패턴; 상기 게이트 절연 패턴과 대응된 위치에만 배치되는 게이트 전극; 상기 게이트 전극을 포함한 베이스층 상에 배치되며, 상기 산화물 반도체 패턴의 소스 및 드레인 영역을 각각 노출하는 제 1 및 제 2 콘택홀을 갖는 보호층; 상기 보호층 상에 배치되며 상기 제 1 콘택홀을 통해 상기 소스 영역과 접촉하는 소스 전극; 상기 보호층 상에 배치되며 상기 제 2 콘택홀을 통해 상기 드레인 영역과 접촉하는 드레인 전극; 및 상기 보호층 상에 배치되며 상기 드레인 전극의 일부가 연장되어 형성된 화소전극을 포함할 수 있다.
본 발명에 따른 또 하나의 해결 수단의 박막트랜지스터 기판의 제조 방법을 제공한다. 본 발명에 따른 제조 방법은 베이스층을 제공하는 단계; 하나의 마스크를 이용하여, 상기 베이스층 상에 산화물 반도체 패턴, 게이트 절연 패턴 및 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 베이스층 상에 배치되며, 상기 산화물 반도체 패턴의 소스 및 드레인 영역을 각각 노출하는 제 1 및 제 2 콘택홀을 갖는 보호층을 형성하는 단계; 및 상기 보호층 상에 배치되며 상기 제 1 및 제 2 콘택홀을 통해 각각 상기 산화물 반도체 패턴의 소스 및 드레인 영역에 각각 접촉하는 소스 및 드레인 전극과 상기 드레인 전극과 전기적으로 연결된 화소전극을 형성하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 박막트랜지스터 기판은 반도체 패턴 및 게이트 전극을 하나의 마스크를 이용하여 형성함에 따라, 종래와 대비하여 마스크 공정 수를 저감할 수 있다.
또한, 본 발명의 실시예에 따른 박막트랜지스터 기판은 반도체 패턴과 게이트 전극을 동일한 마스크를 이용하여 형성함에 따라, 반도체 패턴의 채널 영역과 게이트 전극간의 미스 얼라인 문제를 해소할 수 있다.
또한, 본 발명의 실시예에 따른 박막트랜지스터 기판은 반도체 패턴과 게이트 전극을 동일한 마스크를 이용하여 형성함에 따라, 반도체 패턴의 채널 영역과 게이트 전극간의 셀프 얼라인으로 인하여 제조 공정이 더욱 용이해질 수 있다.
또한, 본 발명의 실시예에 따른 박막트랜지스터 기판은 소스 및 드레인 전극 및 화소전극을 하나의 마스크를 이용하여 형성함에 따라, 종래와 대비하여 마스크 공정수를 저감할 수 있다.
또한, 본 발명의 실시예에 따른 박막트랜지스터 기판은 산화물로 반도체를 형성하고, 산화물 반도체 패턴과 도전성 산화물로 형성된 드레인 전극을 직접적으로 콘택함에 따라, 반도체 패턴과 드레인 전극 간의 접촉 안정성을 증대시킬 수 있어, 박막트랜지스터의 신뢰성을 향상시킬 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 유기전계발광표시장치의 하나의 화소영역에 대한 회로도이다.
도 2는 본 발명의 제 1 실시예에 따른 박막트랜지스터 기판의 단면도이다.
도 3 내지 도 9는 본 발명의 제 2 실시예에 따른 박막트랜지스터 기판의 제조 공정을 설명하기 위한 단면도들이다.
본 발명의 실시예들은 박막트랜지스터의 도면을 참고하여 상세하게 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되어지는 것이다.
따라서, 본 발명은 이하 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 장치의 크기 및 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 제 1 실시예에 따른 유기전계발광표시장치의 하나의 화소영역에 대한 회로도이다.
도 1을 참조하면, 본 발명의 제 1 실시예에 따른 유기전계발광표시장치는 서로 교차하는 게이트 배선(GL)과 데이터 배선(DL)에 의해 하나의 화소 영역(P)을 정의할 수 있다. 또한, 데이터 배선(DL)과 평행하게 배치되는 전원 배선(PL)이 더 배치되어 있을 수 있다. 여기서, 전원 배선(PL)은 후술될 유기전계발광다이오드(E)에 전원을 인가하는 역할을 할 수 있다.
각 화소영역(P)에는 스위칭 박막트랜지스터(STr), 구동 박막트랜지스터(DTr), 스토리지 커패시터(StgC) 및 유기전계발광다이오드(E)가 배치되어 있을 수 있다.
여기서, 스위칭 박막트랜지스터(STr) 및 구동 박막트랜지스터(DTr)는 각각 게이트 전극, 반도체 패턴 및 소스 및 드레인 전극을 포함할 수 있다.
이때, 스위칭 박막트랜지스터(STr)의 게이트 전극은 게이트 배선(GL)과 전기적으로 연결되어 있으며, 스위칭 박막트랜지스터(STr)의 소스 전극은 데이터 배선(DL)과 전기적으로 연결되어 있을 수 있다. 또한, 스위칭 박막트랜지스터(STr)의 드레인 전극은 구동 박막트랜지스터(DTr)의 게이트 전극과 전기적으로 연결되어 있을 수 있다.
여기서, 구동 박막트랜지스터(DTr)의 소스 전극은 전원 배선(PL)과 전기적으로 연결되어 있을 수 있다. 또한, 구동 박막트랜지스터(DTr)는 유기전계발광다이오드(E)와 전기적으로 연결되어 있을 수 있다.
여기서, 유기전계발광다이오드(E)는 제 1 및 제 2 전극과 제 1 및 2 전극 사이에 개재된 유기발광층을 포함할 수 있다. 여기서, 유기발광층에서 제 1 및 제 2 전극 각각에서 제공된 제 1 및 제 2 전하의 재결합을 이루고, 재결합된 제 1 및 제 2 전하가 여기상태에서 기저상태로 전이되면서 광을 생성 및 방출한다.
이때, 구동 박막트랜지스터(DTr)의 드레인 전극은 유기전계발광다이오드(E)의 제 1 전극과 전기적으로 연결되어 있을 수 있다. 이때, 전원 배선(PL)은 유기전계발광다이오드 소자(E)의 제 2 전극과 전기적으로 연결되어 있을 수 있다.
또한, 스토리지 커패시터(StgC)는 구동 박막트랜지스터(DTr)의 게이트 전극과 소스 전극 사이에 형성되어 있을 수 있다.
이에 따라, 게이트 배선(GL)을 통해 게이트 신호가 인가되면 스위칭 박막트랜지스터(STr)가 온(on) 되고, 데이터 배선(DL)의 데이터 신호가 구동 박막트랜지스터(DTr)의 게이트 전극에 전달된다. 이때, 구동 박막트랜지스터(DTr)가 상기 데이터 신호에 의해 온(on)되므로 유기전계발광 다이오드(E)를 통해 광이 출력될 수 있다. 이때, 구동 박막트랜지스터(DTr)가 온(on) 상태가 되면, 전원배선(PL)으로부터 유기전계발광 다이드(E)에 흐르는 전류의 레벨이 정해지며 이로 인해 유기전계 발광 다이오드(E)는 그레이 스케일(gray scale)을 구현할 수 있게 된다. 이때, 상기 스토리지 커패시터(StgC)는 스위칭 박막트랜지스터(STr)가 오프(off) 되었을 때, 상기 구동 박막트랜지스터(DTr)의 게이트 전압을 일정하게 유지시키는 역할을 함으로써 상기 스위칭 박막트랜지스터(STr)가 오프(off) 상태가 되더라도 다음 프레임(frame)까지 상기 유기전계 발광 다이오드(E)에 흐르는 전류의 레벨을 일정하게 유지할 수 있게 된다.
이하, 도 2를 참조하여 유기전계발광표시장치에 구비된 박막트랜지스터 기판을 더욱 구체적으로 설명하기로 한다. 여기서, 스위칭 박막트랜지스터는 구동 박막트랜지스터와 동일한 형태를 가짐에 따라 생략하여 설명하기로 한다.
도 2는 도 1에서 하나의 화소영역에 대응된 박막트랜지스터 기판의 단면도이다.
도 2를 참조하면, 박막트랜지스터 기판은 베이스층(100) 상에 배치된 산화물 반도체 패턴(131), 산화물 반도체 패턴(131) 상에 배치된 게이트 절연 패턴(141), 게이트 절연 패턴(141) 상에 배치된 게이트 전극(151), 게이트 전극(151)을 포함한 베이스층(100)상에 배치된 보호층(160), 보호층(160) 상에 배치된 소스 및 드레인 전극(SE, DE)을 포함한 박막트랜지스터를 포함할 수 있다.
구체적으로, 베이스층(100)을 구성하는 재질의 예로서는 유리, 금속 또는 플라스틱일 수 있다. 베이스층(100)은 평탄한 기판 또는 힘에 의해 휘어질 수 있는 플렉서블한 필름일 수 있다.
산화물 반도체 패턴(131)은 인듐, 아연, 갈륨 및 하프늄을 포함하는 산화물 반도체 물질일 수 있다. 예를 들어, 산화물 반도체 패턴은 IGZO, ZnO, InZnO, InGaZnO4, CdO, GaO, InO, InO, SnO 중 어느 하나로 형성할 수 있다.
여기서, 산화물 반도체 패턴(131)은 채널 영역(131a)과 채널 영역(131a)의 양측에 각각 배치된 소스 및 드레인 영역(131b, 131c)을 포함할 수 있다.
게이트 절연 패턴(141)은 산화물 반도체 패턴(131) 상에 배치되어 있을 수 있다. 여기서, 게이트 절연 패턴(141)은 채널영역과 대응된 위치의 산화물 반도체 패턴(131)상에 배치될 수 있다. 이에 따라, 게이트 절연 패턴(141)은 소스 및 드레인 영역을 모두 노출하도록 형성될 수 있다. 게이트 전극(151)은 게이트 절연 패턴(141)과 대응된 위치에만 배치될 수 있다. 즉, 게이트 전극(151)은 게이트 절연 패턴(141)상에 배치될 수 있다. 이는, 게이트 절연 패턴(141)과 게이트 전극(151)은 하나의 마스크를 이용한 식각 공정을 통해 형성됨에 따라 서로 동일한 형태의 패턴 구조를 가질 수 있다.
보호층(160)은 게이트 전극(151)을 포함하는 베이스층(100) 상에 배치될 수 있다. 여기서, 보호층(160)은 산화물 반도체 패턴(131)의 소스 및 드레인 영역을 각각 노출하는 제 1 및 제 2 콘택홀(도 5의 161, 162)을 가질 수 있다.
소스 전극(SE)은 보호층(160) 상에 배치되되 제 1 콘택홀(161)을 통해 소스 영역과 접촉할 수 있다. 여기서, 소스 전극(SE)은 소스 영역(131b)과 직접 접촉하는 제 1 투명 도전 산화물 패턴(171)과 제 1 투명 도전 산화물 패턴(171) 상에 배치된 제 1 금속 패턴(181)으로 형성될 수 있다. 이때, 제 1 투명 도전 산화물 패턴(171)은 ITO 또는 IZO일 수 있다. 여기서, 소스 영역의 산화물 반도체 패턴(131)과 제 1 투명 도전 산화물 패턴(171)은 산화물 계열로 형성됨에 따라, 산화물 반도체 패턴(131)과 소스 전극(SE)간의 콘택 신뢰성을 향상시킬 수 있다.
드레인 전극(DE)은 보호층(160) 상에 배치되되 제 2 콘택홀(162)을 통해 드레인 영역(131c)과 접촉할 수 있다. 여기서, 드레인 전극(DE)은 드레인 영역(131c)과 직접 접촉하는 제 2 투명 도전 산화물 패턴(172)과 제 2 투명 도전 산화물 패턴(172) 상에 배치된 제 2 금속 패턴(182)으로 형성될 수 있다. 이때, 제 2 투명 도전 산화물 패턴(172)은 ITO 또는 IZO일 수 있다. 여기서, 드레인 영역(131c)의 산화물 반도체 패턴(131)과 제 2 투명 도전 산화물 패턴(172)은 산화물 계열로 형성됨에 따라, 산화물 반도체 패턴(131)과 드레인 전극(DE)간의 콘택 신뢰성을 향상시킬 수 있다.
화소전극(173)은 드레인 전극(DE)의 일부가 연장되어 형성될 수 있다. 이때, 화소전극(173)은 드레인 전극(DE)의 제 2 투명 도전 산화물 패턴(172)이 연장되어 형성될 수 있다. 즉, 화소전극(173)과 드레인 전극(DE)의 제 2 투명 도전 산화물 패턴(172)은 일체로 형성될 수 있다. 이에 따라, 화소전극(173)은 소스 및 드레인 전극(SE, DE) 각각의 제 1 및 제 2 투명 도전 산화물 패턴(171, 172)과 동일한 재질로 형성될 수 있다.
화소전극(173)은 드레인 전극(DE)의 일부가 연장되어 형성되고 드레인 전극(DE)의 제 2 투명 도전 산화물 패턴(172)은 산화물 반도체 패턴(131)과 직접적으로 연결됨에 따라, 화소전극(173), 드레인 전극(DE) 및 산화물 반도체 패턴(131)간의 전기적 콘택 신뢰성이 향상될 수 있다.
이에 더하여, 각 화소 영역에 스토리지 전극이 더 배치되어 있을 수 있다. 여기서, 스토리지 전극은 절연막, 예컨대 보호층(160)을 사이에 두고 중첩된 제 1 및 제 2 스토리지 전극(152, 174, 183)을 포함할 수 있다. 구체적으로, 제 1 스토리지 전극(152)은 게이트 전극(151)과 동일한 재질로 형성될 수 있다. 여기서, 제 1 스토리지 전극(152)은 게이트 전극(151)의 일부가 연장되어 형성될 수 있다. 이때, 제 1 스토리 전극(152)은 게이트 전극(151)을 형성하는 공정에서 형성될 수 있다. 이에 따라, 제 1 스토리지 전극(152) 하부에 제 1 더미 게이트 절연 패턴(142)과 제 1 더미 산화물 반도체 패턴(132)이 배치될 수 있다.
제 2 스토리지 전극(174, 183)은 보호층(160) 상에 배치되어 있다. 제 2 스토리지 전극(174, 183)은 박막트랜지스터의 드레인 전극(DE)의 연장으로 형성될 수 있다. 즉, 제 2 스토리지 전극(174, 183)은 제 3 투명 도전 산화물 패턴(174)과 제 3 투명 도전 산화물 패턴(174) 상에 배치된 제 3 금속 패턴(183)으로 형성될 수 있다.
이에 더하여, 도면에는 도시되지 않았으나 다수의 배선이 박막트랜지스터 기판상에 배치될 수 있다. 예를 들어, 다수의 배선은 서로 교차하여 배치되어 화소 영역을 정의하는 게이트 배선과 데이터 배선과, 데이터 배선과 평행하는 전원 배선을 포함할 수 있다.
여기서, 게이트 배선은 게이트 전극(151)을 형성하는 공정에서 형성될 수 있다. 이에 따라, 게이트 배선 하부에 게이트 절연 패턴(141)과 동일한 재질의 더미 게이트 절연 패턴과 채널 영역(131a)의 산화물 반도체 패턴(131)과 동일한 재질의 더미 산화물 반도체 패턴이 더 배치될 수 있다. 여기서, 게이트 배선은 스위칭 박막트랜지스터의 게이트 전극과 전기적으로 연결되어 있을 수 있다. 여기서, 게이트 배선과 스위칭 박막트랜지스터의 게이트 전극은 일체로 형성될 수 있다.
게이트 배선의 일끝단에 게이트 하부 패드(153)가 더 배치될 수 있다. 여기서, 게이트 배선과 게이트 하부 패드(153)는 일체로 형성될 수 있다. 이에 따라, 게이트 하부 패드(153)의 하부에 상기 더미 게이트 절연 패턴과 동일한 재질로 형성된 제 2 더미 게이트 절연 패턴(143)과 상기 더미 산화물 반도체 패턴과 동일한 재질로 형성된 제 2 더미 산화물 반도체 패턴(133)이 더 배치될 수 있다.
게이트 하부 패드(153) 상에 게이트 상부 패드(175)가 배치될 수 있다. 여기서, 게이트 상부 패드(175)는 화소 전극과 동일한 재질로 형성되어 외부의 산소나 수분에 대해 내식성을 가질 수 있다.
데이터 배선은 소스 및 드레인 전극(SE, DE)을 형성하는 공정에서 형성될 수 있다. 이에 따라, 데이터 배선은 소스 및 드레인 전극(SE, DE)과 같이, 투명 도전 산화물 패턴과 투명 도전 산화물 패턴 상에 배치된 금속 패턴으로 형성될 수 있다.
데이터 배선의 일 끝단에 데이터 패드(176)가 배치될 수 있다. 여기서, 데이터 패드(176)는 데이터 배선의 일부로 형성될 수 있다. 이때, 데이터 패드(176)는 데이터 배선의 투명 도전 산화물 패턴으로 형성될 수 있다. 즉, 데이터 패드(176)는 화소 전극과 동일한 재질로 이루어질 수 있다. 이에 따라, 데이터 패드(176)는 외부의 산소나 수분에 대해서 내식성을 갖는 재질로 형성될 수 있다.
이에 더하여, 산화물 반도체 패턴(131)의 하부, 즉 베이스층(100) 상에 쉴드 패턴(110)이 배치되어 있다. 쉴드 패턴(110)은 산화물 반도체 패턴(131)으로 입사되는 광을 차단하는 역할을 한다. 여기서, 쉴드 패턴(110)을 형성하는 재질의 예로서는 금속, 예컨대 몰리브덴을 이용할 수 있으나, 본 발명의 실시예에 쉴드 패턴(110)의 재질을 한정하는 것은 아니며, 예컨대 알루미늄 및 크롬등을 이용할 수도 있다.
또한, 쉴드 패턴(110)과 산화물 반도체 패턴(131) 사이에 버퍼층(120)이 더 개재되어, 쉴드 패턴(110)과 산화물 반도체 패턴(131)을 서로 절연시키는 역할을 할 수 있다. 또한, 버퍼층(120)은 베이스층(100)으로부터 산화물 반도체 패턴(131)으로 불순물이 투입되는 것을 방지하는 역할을 할 수 있다.
또한, 화소전극(173)을 포함하는 보호층(160) 상에 뱅크층(190)이 더 배치될 수 있다. 여기서, 뱅크층(190)은 화소전극(173)의 일부를 노출하는 개구를 가질 수 있다. 이때, 뱅크층(190)은 화소전극(173)의 에지를 따라 덮는다. 또한, 뱅크층(190)은 게이트 상부 패드(175)와 데이터 패드(176)를 각각 노출하는 제 1 및 제 2 개구(191, 192)를 가질 수 있다.
뱅크층(190)은 박막트랜지스터 기판의 표면을 평탄화시키는 역할을 할 수 있다. 또는, 뱅크층(190)은 유기전계발광표시장치의 유기발광층을 형성하는 잉크젯 프린팅 공정에서 유기발광층을 형성하기 위한 잉크용액이 다른 화소 영역으로 넘치는 것을 방지하는 역할을 할 수도 있다.
본 발명의 실시예에서 박막트랜지스터 기판은 평판표시장치 중 유기전계발광표시장치에 한정하여 설명하였으나, 이에 한정되는 것은 아니다. 예컨대, 박막트랜지스터 기판은 액정표시장치 또는 전자종이에 적용될 수 있다. 이때, 박막트랜지스터 기판은 화소영역에 스위칭 박막트랜지스터와 스토리지 커패시터를 포함할 수 있다.
본 발명의 실시예에 따른 박막트랜지스터 기판은 산화물로 반도체를 형성하고, 산화물 반도체 패턴과 도전성 산화물로 형성된 드레인 전극을 직접적으로 콘택함에 따라, 반도체 패턴과 드레인 전극 간의 접촉 안정성을 증대시킬 수 있어, 박막트랜지스터의 신뢰성을 향상시킬 수 있다.
이하, 도 3 내지 도 9를 참조하여 본 발명의 실시예에 따른 박막트랜지스터 기판의 제조 방법을 구체적으로 설명하기로 한다. 여기서, 앞서 서술한 제 1 실시예에 따른 박막트랜지스터 기판의 제조 공정을 설명하는 것으로, 제 1 실시예와 반복된 설명은 생략하여 설명하기로 한다.
도 3 내지 도 9는 본 발명의 제 2 실시예에 따른 박막트랜지스터 기판의 제조 공정을 설명하기 위한 단면도들이다.
도 3을 참조하면, 박막트랜지스터 기판을 제조하기 위해, 먼저 베이스층(100)을 제공한다.
여기서, 베이스층(100) 상에 쉴드 패턴(110)이 더 배치되어 있을 수 있다. 이때, 쉴드 패턴(110)은 후속공정에서 형성될 산화물 반도체 패턴(131)과 대응된 영역상에 형성될 수 있다. 쉴드 패턴(110)은 베이스층(100) 상에 금속, 예컨대 몰리브덴을 증착한 후, 증착된 금속을 패터닝하여 형성할 수 있다.
이후, 쉴드 패턴(110)을 포함한 베이스층(100)상에 버퍼층(120)이 더 배치되어 있을 수 있다. 여기서, 버퍼층(120)을 형성하는 재질의 예로서는 실리콘 산화물일 수 있으나, 본 발명의 실시예에서 이를 한정하는 것은 아니다. 버퍼층(120)은 화학증착법을 통해 형성할 수 있다.
도 4를 참조하면, 베이스층(100)을 제공한 후, 베이스층(100) 상에 산화물 반도체층(130), 게이트 절연층(140) 및 제 1 금속층(150)을 순차적으로 형성한다. 여기서, 산화물 반도체층(130)은 인듐, 아연, 갈륨 및 하프늄 중 어느 하나를 포함할 수 있다. 예를 들어, 산화물 반도체층(130)은 IGZO, ZnO, InZnO, InGaZnO4, CdO, GaO, InO, InO, SnO 중 어느 하나로 형성할 수 있다. 산화물 반도체층(130)을 형성하는 방법의 예로서는 스퍼터링법, 화학증착법, 코팅법 및 원자층 증착법등일 수 있다.
게이트 절연층(140)은 실리콘 산화물로 형성할 수 있으나, 본 발명의 실시예에서 이를 한정하는 것은 아니다. 게이트 절연층(140)은 화학증착법을 통해 형성할 수 있다.
제 1 금속층(150)은 스퍼터링법을 통해 형성할 수 있다. 제 1 금속층(150)을 형성하는 재질의 예로서는 몰리브덴, 알루미늄, 티탄, 크롬 및 구리등일 수 있으나, 본 발명의 실시예에서 이를 한정하는 것은 아니다.
이후, 제 1 금속층(150) 상에 포토레지스트층을 형성한 후 마스크를 이용한 노광공정과 현상공정을 통해 단차를 갖는 제 1 포토레지스트 패턴(P1)을 형성한다. 여기서, 제 1 포토레지스트 패턴(P1)은 하프톤 마스크 또는 회절 마스크를 이용하여 형성할 수 있다.
이후, 제 1 포토레지스트 패턴(P1)을 식각 마스크로 사용하여 제 1 금속층(150), 게이트 절연층(140) 및 산화물 반도체층(130)을 패터닝하여, 예비 게이트 패턴, 예비 게이트 절연 패턴 및 산화물 반도체 패턴(131)이 형성될 수 있다. 이때, 제 1 금속층(150), 게이트 절연층(140) 및 산화물 반도체층(130)은 제 1 포토레지스트 패턴(P1)을 식각 마스크로 사용하기 때문에 예비 게이트 패턴 및 예비 게이트 절연 패턴 하부에 산화물 반도체층의 일부가 남아 있을 수 있다.
이에 더하여, 도 5에서와 같이, 제 1 포토레지스트 패턴(P1)을 식각 마스크로 사용한 제 1 금속층(150)의 식각에 의해 제 1 스토리지 전극(152), 게이트 배선, 게이트 배선의 일끝단에 배치된 게이트 하부 패드(153)가 더 형성될 수 있다. 이때, 제 1 금속층(150)의 식각에 의해 게이트 절연층(140)과 산화물 반도체층(130)도 함께 식각될 수 있다. 이에 따라, 제 1 스토리지 전극(152), 게이트 배선, 게이트 하부 패드(153) 하부에 각각 게이트 절연층(140)과 산화물 반도체층(130)의 일부가 남게 되어 있을 수 있다. 즉, 제 1 스토리지 전극(152) 하부에 제 1 더미 게이트 절연 패턴(142)과 제 1 더미 산화물 반도체 패턴(132)이 형성되어 있다. 또한, 게이트 배선 하부에 더미 게이트 절연 패턴과 더미 산화물 반도체 패턴이 형성되어 있다. 또한, 게이트 하부 패드(153)의 하부에 제 2 더미 게이트 절연 패턴(143)과 제 2 더미 산화물 반도체 패턴(133)이 형성되어 있다.
이후, 제 1 포토레지스트 패턴(P1)에 에싱(ashing) 공정을 실시하여, 제 1 포토레지스트 패턴(P1)의 단차를 제거한다. 이후, 단차가 제거된 제 1 포토레지스트 패턴을 식각 마스크로 사용하여, 예비 게이트 패턴과 예비 게이트 절연 패턴을 식각하여, 도 4에서와 같이, 게이트 전극(151)이 형성될 수 있다. 이때, 예비 게이트 패턴과 예비 게이트 절연 패턴은 단차가 제거된 제 1 포토레지스트 패턴을 동일한 식각 마스크로 사용하여 식각되므로, 게이트 전극(151) 하부에 게이트 절연 패턴(141)이 배치될 수 있다.
게이트 절연 패턴(141)은 예비 게이트 절연 패턴의 드라이 에칭 공정을 통해 형성될 수 있다. 여기서, 예비 게이트 절연 패턴을 식각하기 위해 이용된 플라즈마가 산화물 반도체 패턴(131) 상에 조사될 수 있다. 이때, 플라즈마는 게이트 전극(151)에 노출된 산화물 반도체 패턴(131) 상에 조사될 수 있다. 여기서, 플라즈마는 산화물 반도체 패턴(131)에 함유된 산소의 함량을 감소시킬 수 있다. 이에 따라, 플라즈마가 조사되지 않은 영역, 즉 채널 영역(131a)에 비해 플라즈마가 조사된 영역, 즉 소스 및 드레인 영역(131b, 131c)은 도체 특성을 가질 수 있다. 즉, 산화물 반도체 패턴(131)의 소스 및 드레인 영역(131b, 131c)은 예비 게이트 절연 패턴의 드라이 에칭 공정을 통해 형성될 수 있다. 이때, 게이트 전극(151)에 대응된 영역의 산화물 반도체 패턴(131)은 채널 영역이 형성될 수 있다.
본 발명의 실시예에서, 게이트 전극(151)과 산화물 반도체 패턴(131)이 동일한 마스크를 이용하여 형성함에 따라, 종래 산화물 반도체 패턴과 게이트 전극을 서로 다른 마스크로 사용하여 각각 형성할 경우에 발생할 수 있는 산화물 반도체 패턴(131)의 채널 영역(131a)과 게이트 전극(151)간의 미스 얼라인 문제를 해소할 수 있다.
또한, 예비 게이트 절연패턴의 식각을 위한 드라이 에칭을 통해 산화물 반도체 패턴(131)의 소스 및 드레인 영역(131b, 131c)을 형성할 수 있어, 별도의 소스 및 드레인 영역을 형성하기 위한 산화물 반도체 패턴(131)의 추가적인 도체화 공정을 진행하지 않아도 되므로, 공정을 더욱 단순화할 수 있다.
이후, 단차가 제거된 제 1 포토레지스트 패턴을 완전히 제거한다.
도 6을 참조하면, 게이트 전극(151), 게이트 배선, 게이트 하부 패드(153) 및 제 1 스토리지 전극(152)을 포함한 베이스층(100) 상에 보호층(160)을 형성한다. 여기서, 보호층(160)을 형성하는 재질의 예로서는 실리콘 산화물일 수 있다. 여기서, 보호층(160)은 화학증착법을 통해 형성할 수 있다. 이후, 보호층(160)의 선택적인 식각 공정을 통해 산화물 반도체 패턴(131)의 소스 및 드레인 영역(131b, 131c)을 각각 노출하는 제 1 및 제 2 콘택홀(161, 162)을 형성한다. 이때, 보호층(160)은 게이트 하부 패드(153)를 노출하는 제 3 콘택홀(163)이 더 형성될 수 있다.
여기서, 보호층(160)의 선택적인 식각은 보호층(160) 상에 포토레지스트 패턴을 형성한 후, 포토레지스트 패턴을 식각마스크로 사용한 보호층(160)의 드라이 에칭에 의해 이루어질 수 있다.
도 7을 참조하면, 보호층(160)을 형성한 후, 보호층(160) 상에 투명 도전 산화물층(170)과 제 2 금속층(180)을 순차적으로 형성한다. 여기서, 투명 도전 산화물층(170)은 ITO 또는 IZO일 수 있다. 또한, 제 2 금속층(180)을 형성하는 재질의 예로서는 몰리브덴, 알루미늄, 티탄, 크롬 및 구리등일 수 있으나, 본 발명의 실시예에서 이를 한정하는 것은 아니다.
이후, 제 2 금속층(180) 상에 단차를 갖는 제 2 포토레지스트 패턴(P2)을 형성한다. 여기서, 제 2 포토레지스트 패턴(P2)은 하프톤 마스크 또는 회절 마스크를 이용하여 형성할 수 있다. 이후, 제 2 포토레지스트 패턴(P2)을 식각 마스크로 사용하여 투명 도전 산화물층(170) 및 제 2 금속층(180)을 식각하여, 도 7에서와 같이 소스 및 드레인 전극(SE, DE), 제 2 스토리지 전극(174, 183)을 형성할 수 있다. 또한, 투명 도전 산화물층(170) 및 제 2 금속층(180)을 식각하는 공정에서 예비 화소전극, 예비 게이트 상부 패드, 예비 데이터 패드가 더 형성될 수 있다.
이때, 소스 및 드레인 전극(SE, DE)은 투명 도전 산화물층(170)과 제 2 금속층(180)의 식각에 의해 형성되므로, 소스 및 드레인 전극(SE, DE) 각각은 투명 도전 산화물 패턴(171, 172)과 금속 패턴(181, 182)의 적층 구조로 이루어질 수 있다. 여기서, 소스 및 드레인 전극(SE, DE)의 투명 도전 산화물 패턴(171, 172)이 산화물 반도체 패턴(131)의 소스 및 드레인 영역(131b, 131c)에 직접 접촉할 수 있어, 산화물 반도체 패턴(131)과 소스 및 드레인 전극(SE, DE)간의 콘택 신뢰성이 향상될 수 있다.
또한, 예비 화소전극, 예비 게이트 상부 패드 및 예비 데이터 패드는 투명 도전 산화물층(170)과 제 2 금속층(180)의 식각에 의해 형성되므로, 예비 화소전극, 예비 게이트 상부 패드 및 예비 데이터 패드는 투명 도전 산화물 패턴과 금속 패턴의 적층 구조로 이루어질 수 있다.
이후, 에싱 공정을 통해 제 2 포토레지스트 패턴의 단차를 제거한다. 이후, 단차가 제거된 제 2 포토레지스트 패턴을 식각 마스크로 사용하여 예비 화소전극의 금속패턴을 제거하여 도 8에서와 같이, 화소전극(173)이 형성될 수 있다. 이때, 예비 게이트 상부 패드와 예비 데이터 패드의 금속패턴이 제거되어 게이트 상부 패드(175)와 데이터 패드(176)가 형성될 수 있다. 즉, 게이트 상부 패드(175) 및 데이터 패드(176)는 화소전극(173)과 동일한 재질의 투명 도전 산화물로 형성될 수 있다. 이때, 게이트 상부 패드(175)와 데이터 패드(176) 각각의 상부 에지를 따라 금속패턴이 잔여하여 더미 제 1 및 제 2 금속패턴(184, 185)이 형성될 수 있다. 여기서, 더미 제 1 및 제 2 금속패턴(184, 185)은 게이트 상부 패드(175)와 데이터 패드(175)를 형성하는 공정에서 완전히 제거될 수도 있다.
이후, 단차가 제거된 제 2 포토레지스트 패턴을 완전히 제거한다.
도 9를 참조하면, 화소전극(173)을 포함한 보호층(160)상에 뱅크층(190)을 더 형성할 수 있다. 여기서, 뱅크층(190)을 형성하는 재질의 예로서는 포토레지스트용 아크릴계 수지일 수 있다. 본 발명의 실시예에서 뱅크층(190)의 재질을 한정하는 것은 아니며, 뱅크층(190)을 형성하는 재질의 다른 예로서는 폴리이미드계 수지, 페놀계 수지 및 벤조사이클로부텐계 수지등일 수 있다.
여기서, 뱅크층(190)에 마스크를 이용한 노광 및 현상공정을 진행하여 화소전극(173)을 노출하는 개구를 형성한다. 이때, 뱅크층(190)에 게이트 하부 패드(175)와 데이터 패드(176)를 각각 노출하는 제 1 및 제 2 개구(191, 192)가 더 형성될 수 있다.
따라서, 본 발명의 실시예에서와 같이, 본 발명의 실시예에 따른 박막트랜지스터 기판은 산화물 반도체 패턴(131) 및 게이트 전극(151)을 하나의 마스크를 이용하여 형성함에 따라, 종래와 대비하여 하나의 마스크 공정 수를 저감할 수 있다.
또한, 본 발명의 실시예에 따른 박막트랜지스터 기판은 산화물 반도체 패턴(131)과 게이트 전극(151)을 동일한 마스크를 이용하여 형성함에 따라, 산화물 반도체 패턴(131)의 채널 영역(131a)과 게이트 전극(151)간의 미스 얼라인 문제를 해소할 수 있다.
또한, 본 발명의 실시예에 따른 박막트랜지스터 기판은 산화물 반도체 패턴(131)과 게이트 전극(151)을 동일한 마스크를 이용하여 형성함에 따라, 산화물 반도체 패턴(131)의 채널 영역(131a)과 게이트 전극(151)간의 셀프 얼라인으로 인하여 제조 공정이 더욱 용이해질 수 있다.
또한, 본 발명의 실시예에 따른 박막트랜지스터 기판은 산화물 반도체 패턴(131)과 게이트 전극(151)을 동일한 마스크를 이용하여 형성하고, 별도의 도체화 공정없이 게이트 절연층을 식각하기 위한 드라이 에칭을 이용하여 산화물 반도체 패턴의 소스 및 드레인 영역을 형성할 수 있어, 공정을 더욱 단순화할 수 있다.
또한, 본 발명의 실시예에 따른 박막트랜지스터 기판은 소스 및 드레인 전극(SE, DE) 및 화소전극(173)을 하나의 마스크를 이용하여 형성함에 따라, 종래와 대비하여 또 하나의 마스크 공정수를 저감할 수 있다.
100 : 베이스층 110 : 쉴드 패턴
120 : 버퍼층 131 : 산화물 반도체 패턴
132 : 제 1 더미 산화물 반도체 패턴
133 : 제 1 더미 산화물 반도체 패턴
141 : 게이트 절연 패턴
142 : 제 1 더미 게이트 절연 패턴
143 : 제 2 더미 게이트 절연 패턴
SE : 소스 전극 DE : 드레인 전극
160 : 보호층 173 : 화소전극
152 : 스토리지 전극 174, 183 : 제 2 스토리지 전극
190 : 뱅크층

Claims (15)

  1. 베이스층;
    상기 베이스층 상에 배치되며, 채널영역과 상기 채널 영역의 양측에 각각 배치된 소스 및 드레인 영역을 갖는 산화물 반도체 패턴;
    상기 소스 및 드레인 영역을 모두 노출하며 상기 산화물 반도체 패턴의 채널 영역과 대응된 위치에 배치되는 게이트 절연 패턴;
    상기 게이트 절연 패턴과 대응된 위치에만 배치되는 게이트 전극;
    상기 게이트 전극을 포함한 베이스층 상에 배치되며, 상기 산화물 반도체 패턴의 소스 및 드레인 영역을 각각 노출하는 제 1 및 제 2 콘택홀을 갖는 보호층;
    상기 보호층 상에 배치되며 상기 제 1 콘택홀을 통해 상기 소스 영역과 접촉하는 소스 전극;
    상기 보호층 상에 배치되며 상기 제 2 콘택홀을 통해 상기 드레인 영역과 접촉하는 드레인 전극; 및
    상기 보호층 상에 배치되며 상기 드레인 전극의 일부가 연장되어 형성된 화소전극을 포함하는 박막트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 소스 및 드레인 전극 각각은 상기 소스 및 드레인 영역과 각각 직접 접촉하며 상기 화소전극과 동일한 재질로 형성된 투명 도전 산화물 패턴과 상기 투명 도전 산화물 패턴 상에 배치된 금속 패턴으로 형성된 박막트랜지스터 기판.
  3. 제 2 항에 있어서,
    상기 화소전극과 상기 드레인 전극의 투명 도전 산화물 패턴은 일체로 형성된 박막트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 게이트 전극과 동일한 재질로 형성된 제 1 스토리지 전극;
    상기 제 1 스토리지 전극 하부에 배치된 제 1 더미 게이트 절연 패턴;
    상기 제 1 더미 게이트 절연 패턴 하부에 배치된 제 1 더미 산화물 반도체 패턴; 및
    상기 제 1 스토리지 전극과 중첩되며 상기 보호층 상에 배치된 제 2 스토리지 전극을 더 포함하는 박막트랜지스터 기판.
  5. 제 1 항에 있어서,
    게이트 배선;
    상기 게이트 배선의 일끝단에 배치된 게이트 하부 패드;
    상기 게이트 하부 패드 하부에 배치된 제 2 더미 게이트 절연 패턴;
    상기 제 2 더미 게이트 절연 패턴 하부에 배치된 제 2 더미 산화물 반도체 패턴;
    상기 게이트 하부 패드 상에 배치되며 상기 화소전극과 동일한 재질로 형성된 게이트 상부 패드;
    상기 게이트 배선과 교차하는 데이터 배선; 및
    상기 데이터 배선의 일끝단에 배치되며 상기 화소전극과 동일한 재질로 형성된 데이터 패드를 더 포함하는 박막트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 산화물 반도체 패턴과 대응된 상기 베이스층 상에 배치된 쉴드 패턴; 및
    상기 쉴드 패턴과 상기 산화물 반도체 패턴 사이에 배치된 버퍼층을 더 포함하는 박막트랜지스터 기판.
  7. 베이스층을 제공하는 단계;
    하나의 마스크를 이용하여, 상기 베이스층 상에 산화물 반도체 패턴, 게이트 절연 패턴 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함한 베이스층 상에 배치되며, 상기 산화물 반도체 패턴의 소스 및 드레인 영역을 각각 노출하는 제 1 및 제 2 콘택홀을 갖는 보호층을 형성하는 단계; 및
    상기 보호층 상에 배치되며 상기 제 1 및 제 2 콘택홀을 통해 각각 상기 산화물 반도체 패턴의 소스 및 드레인 영역에 각각 접촉하는 소스 및 드레인 전극과 상기 드레인 전극과 전기적으로 연결된 화소전극을 형성하는 단계를 포함하는 박막트랜지스터 기판의 제조 방법.
  8. 제 7 항에 있어서,
    상기 소스 및 드레인 전극 각각은 상기 소스 영역과 직접 접촉하며 상기 화소전극과 동일한 재질로 형성된 투명 도전 산화물 패턴과 상기 투명 도전 산화물 패턴 상에 배치된 금속 패턴으로 형성하는 박막트랜지스터 기판의 제조 방법.
  9. 제 8 항에 있어서,
    상기 소스 및 드레인 전극과 상기 화소 전극은 하나의 마스크를 이용하여 형성되는 박막트랜지스터 기판의 제조 방법.
  10. 제 8 항에 있어서,
    상기 화소전극과 상기 드레인 전극의 투명 도전 산화물 패턴은 일체로 형성된 박막트랜지스터 기판의 제조 방법.
  11. 제 7 항에 있어서,
    상기 산화물 반도체 패턴, 게이트 절연 패턴 및 게이트 전극을 형성하는 단계에서, 순차적으로 적층된 제 1 더미 산화물 반도체 패턴, 제 1 더미 게이트 절연 패턴 및 제 1 스토리지 전극을 더 형성하고,
    상기 소스 및 드레인 전극과 상기 드레인 전극과 전기적으로 연결된 화소전극을 형성하는 단계에서, 상기 보호층 상에 상기 제 1 스토리지 전극과 중첩된 제 2 스토리지 전극을 더 형성하는 박막트랜지스터 기판의 제조 방법.
  12. 제 7 항에 있어서,
    상기 산화물 반도체 패턴, 게이트 절연 패턴 및 게이트 전극을 형성하는 단계에서, 게이트 배선과 상기 게이트 배선의 일끝단에 배치된 게이트 하부 패드, 상기 게이트 하부 패드 하부에 배치된 제 2 더미 게이트 절연 패턴 및상기 제 2 더미 게이트 절연 패턴 하부에 배치된 제 2 더미 산화물 반도체 패턴을 더 형성하고,
    상기 소스 및 드레인 전극과 상기 드레인 전극과 전기적으로 연결된 화소전극을 형성하는 단계에서, 상기 게이트 하부 패드 상에 배치되며 상기 화소전극과 동일한 재질로 형성된 게이트 상부 패드, 상기 게이트 배선과 교차하는 데이터 배선 및 상기 데이터 배선의 일끝단에 배치되며 상기 화소전극과 동일한 재질로 형성된 데이터 패드를 더 형성하는 박막트랜지스터 기판의 제조 방법.
  13. 제 7 항에 있어서,
    상기 베이스층을 제공하는 단계에서
    상기 베이스 층 상에 상기 산화물 반도체 패턴과 대응된 상기 베이스층 상에 배치된 쉴드 패턴; 및 상기 쉴드 패턴을 포함한 상기 베이스 층상에 버퍼층이 더 구비되는 박막트랜지스터 기판의 제조 방법.
  14. 제 7 항에 있어서,
    하나의 마스크를 이용하여, 상기 베이스층 상에 산화물 반도체 패턴, 게이트 절연 패턴 및 게이트 전극을 형성하는 단계는
    상기 베이스층 상에 산화물 반도체층, 게이트 절연층 및 금속층을 순차적으로 형성하는 단계;
    상기 금속층 상에 단차를 갖는 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 산화물 반도체층, 게이트 절연층 및 금속층을 식각하여 산화물 반도체 패턴, 예비 게이트 절연 패턴, 예비 게이트 전극을 형성하는 단계;
    상기 포토레지스트 패턴의 단차를 제거하는 단계; 및
    상기 단차가 제거된 포토레지스트 패턴을 식각 마스크로 사용하여 상기 예비 게이트 절연패턴 및 예비 게이트 전극을 식각하여 게이트 절연 패턴 및 게이트 전극을 형성하며 상기 산화물 반도체 패턴의 소스 및 드레인 영역이 형성되는 단계를 포함하는 박막트랜지스터 기판의 제조 방법.
  15. 제 14 항에 있어서,
    상기 산화물 반도체 패턴의 소스 및 드레인 영역은 상기 예비 게이트 절연 패턴을 식각하기 위한 드라이 에칭공정에서 형성되는 박막트랜지스터 기판의 제조 방법.
KR1020120020440A 2012-02-28 2012-02-28 박막트랜지스터 기판 및 이의 제조 방법 KR101922937B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120020440A KR101922937B1 (ko) 2012-02-28 2012-02-28 박막트랜지스터 기판 및 이의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120020440A KR101922937B1 (ko) 2012-02-28 2012-02-28 박막트랜지스터 기판 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20130098709A true KR20130098709A (ko) 2013-09-05
KR101922937B1 KR101922937B1 (ko) 2018-11-28

Family

ID=49450453

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120020440A KR101922937B1 (ko) 2012-02-28 2012-02-28 박막트랜지스터 기판 및 이의 제조 방법

Country Status (1)

Country Link
KR (1) KR101922937B1 (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150034077A (ko) * 2013-09-24 2015-04-02 엘지디스플레이 주식회사 어레이 기판 및 이의 제조 방법
KR20150051351A (ko) * 2013-11-04 2015-05-13 엘지디스플레이 주식회사 박막 트랜지스터 기판과 디스플레이 장치 및 그들의 제조방법
KR20150101411A (ko) * 2014-02-24 2015-09-03 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR20150135673A (ko) * 2014-05-23 2015-12-03 엘지디스플레이 주식회사 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법
KR20160002337A (ko) * 2014-06-25 2016-01-07 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시패널과 그 제조방법
KR20160021330A (ko) * 2014-08-14 2016-02-25 엘지디스플레이 주식회사 유기발광표시패널
KR20180003367A (ko) * 2016-06-30 2018-01-09 엘지디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 디스플레이 장치
KR20190026479A (ko) * 2017-09-05 2019-03-13 고려대학교 세종산학협력단 박막 트랜지스터 및 그 제조 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110116401A (ko) * 2010-04-19 2011-10-26 삼성전자주식회사 표시 기판 및 이의 제조 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100793357B1 (ko) * 2005-03-18 2008-01-11 삼성에스디아이 주식회사 박막트랜지스터와 평판표시장치 및 그의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110116401A (ko) * 2010-04-19 2011-10-26 삼성전자주식회사 표시 기판 및 이의 제조 방법

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150034077A (ko) * 2013-09-24 2015-04-02 엘지디스플레이 주식회사 어레이 기판 및 이의 제조 방법
KR20150051351A (ko) * 2013-11-04 2015-05-13 엘지디스플레이 주식회사 박막 트랜지스터 기판과 디스플레이 장치 및 그들의 제조방법
KR20210135202A (ko) * 2014-02-24 2021-11-12 엘지디스플레이 주식회사 박막 트랜지스터 기판
KR20150101411A (ko) * 2014-02-24 2015-09-03 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR20150101410A (ko) * 2014-02-24 2015-09-03 엘지디스플레이 주식회사 박막 트랜지스터 기판
KR20150101408A (ko) * 2014-02-24 2015-09-03 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR20220148148A (ko) * 2014-02-24 2022-11-04 엘지디스플레이 주식회사 박막 트랜지스터 기판
KR20220024364A (ko) * 2014-02-24 2022-03-03 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR20220024375A (ko) * 2014-02-24 2022-03-03 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시장치
KR20150135673A (ko) * 2014-05-23 2015-12-03 엘지디스플레이 주식회사 산화물 반도체를 포함하는 박막 트랜지스터 기판 및 그 제조 방법
KR20160002337A (ko) * 2014-06-25 2016-01-07 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시패널과 그 제조방법
KR20220024401A (ko) * 2014-06-25 2022-03-03 엘지디스플레이 주식회사 박막 트랜지스터 기판 및 이를 이용한 표시패널과 그 제조방법
KR20160021330A (ko) * 2014-08-14 2016-02-25 엘지디스플레이 주식회사 유기발광표시패널
KR20180003367A (ko) * 2016-06-30 2018-01-09 엘지디스플레이 주식회사 게이트 구동 회로 및 이를 포함하는 디스플레이 장치
KR20190026479A (ko) * 2017-09-05 2019-03-13 고려대학교 세종산학협력단 박막 트랜지스터 및 그 제조 방법

Also Published As

Publication number Publication date
KR101922937B1 (ko) 2018-11-28

Similar Documents

Publication Publication Date Title
CN103219391B (zh) 一种薄膜晶体管及其制作方法、阵列基板和显示装置
CN108470717B (zh) 阵列基板及其制备方法、显示面板及显示装置
KR101922937B1 (ko) 박막트랜지스터 기판 및 이의 제조 방법
US9748280B2 (en) Thin film transistor and method of fabricating the same, array substrate and method of fabricating the same, and display device
US9991295B2 (en) Array substrate manufactured by reduced times of patterning processes manufacturing method thereof and display apparatus
US9761731B2 (en) Thin film transistor and its manufacturing method, array substrate and its manufacturing method, and display device
US20160005799A1 (en) Thin film transistor, tft array substrate, manufacturing method thereof and display device
CN105702744B (zh) 薄膜晶体管及其制作方法、阵列基板、显示装置
EP2953165B1 (en) Oxide thin film transistor array substrate, manufacturing method thereof, and display panel
EP3327763B1 (en) Method for manufacturing array substrate, array substrate, and display device
KR20110134687A (ko) 표시 장치 및 그 제조 방법
WO2016123974A1 (zh) 薄膜晶体管、像素结构及其制作方法、阵列基板、显示装置
CN111415995B (zh) 一种显示面板、其制作方法及显示装置
US9230995B2 (en) Array substrate, manufacturing method thereof and display device
US9741861B2 (en) Display device and method for manufacturing the same
US8461593B2 (en) Display apparatus and method of manufacturing the same
US9461066B2 (en) Thin film transistor and method of manufacturing the same, array substrate and display device
KR101604480B1 (ko) 산화물 반도체를 이용한 박막트랜지스터 어레이 기판의 제조방법
KR102449066B1 (ko) 표시장치용 어레이기판 및 그 제조방법
KR20110058356A (ko) 어레이 기판 및 이의 제조방법
KR20150011650A (ko) 산화물 박막 트랜지스터 어레이 기판 및 이의 제조 방법
KR100916921B1 (ko) 유기전계발광 표시 장치 및 그의 제조 방법
CN203179897U (zh) 一种薄膜晶体管、阵列基板和显示装置
KR20110058355A (ko) 어레이 기판 및 이의 제조방법
KR102142477B1 (ko) 어레이 기판 및 이의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant