KR20150034077A - 어레이 기판 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은, 소자영역을 포함하는 다수의 화소영역이 정의된 기판 상의 상기 각 소자영역에 구비된 차광패턴과; 상기 차광패턴 위로 상기 기판 전면에 형성되며 상기 차광패턴의 일 끝단을 노출시키는 제 1 콘택홀이 구비된 버퍼층과; 상기 버퍼층 위로 상기 차광패턴과 중첩하며 형성되며 상기 제 1 콘택홀을 통해 상기 차광패턴과 접촉하는 산화물 반도체층과; 상기 산화물 반도체층 위로 순차 적층 형성된 게이트 절연막 및 게이트 전극과; 상기 게이트 전극 위로 상기 기판 전면에 형성되며 상기 게이트 전극 양측에 위치하는 상기 산화물 반도체층의 양 끝단을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀이 구비된 층간절연막과; 상기 층간절연막 위로 상기 제 1 및 제 2 반도체층 콘택홀을 통해 상기 산화물 반도체층과 각각 접촉하며, 서로 이격하며 형성된 소스 전극 및 드레인 전극을 포함하며, 상기 제 1 또는 제 2 반도체층 콘택홀 중 어느 하나와 상기 제 1 콘택홀과는 중첩 형성된 것이 특징인 어레이 기판 및 이의 제조 방법을 제공한다.
Description
본 발명은 어레이 기판에 관한 것이며, 특히 소자 특성 및 안정성이 우수한 산화물 반도체층을 구비한 박막트랜지스터를 포함하며, 나아가 기판 내부로 입사되는 빛에 의한 상기 박막트랜지스터의 특성 변화를 억제함으로써 상기 박막트랜지스터의 신뢰성을 확보할 수 있는 어레이 기판 및 이의 제조 방법에 것이다.
근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 이에 부응하여 여러 가지 다양한 평판표시장치가 개발되어 각광받고 있다.
이 같은 평판표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device : LCD), 플라즈마표시장치(Plasma Display Panel device : PDP), 전계방출표시장치(Field Emission Display device : FED), 전기발광표시장치(Electroluminescence Display device : ELD) 등을 들 수 있는데, 이들 평판표시장치는 박형화, 경량화, 저소비전력화의 우수한 성능을 보여 기존의 브라운관(Cathode Ray Tube : CRT)을 빠르게 대체하고 있다.
이중 특히 액정표시장치는 콘트라스트 비(contrast ratio)가 크고 동화상 표시에 적합하며 소비전력이 적다는 특징을 보여 노트북, 모니터, TV 등의 다양한 분야에서 활용되고 있는데, 이의 화상구현원리는 액정의 광학적 이방성과 분극성질을 이용하는 것으로, 액정은 분자구조가 가늘고 길며 배열에 방향성을 갖는 광학적 이방성과, 전기장 내에 놓일 경우 그 크기에 따라 분자배열 방향이 변화되는 분극성질을 띤다.
또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다.
이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구성되고 있다.
이러한 구성을 갖는 어레이 기판을 살펴보면 서로 교차하여 다수의 화소영역을 정의하는 게이트 및 데이터 배선이 구비되고 있으며, 각 화소영역에는 스위칭 및 구동 소자의 역할을 하는 박막트랜지스터가 적어도 하나 또는 2개 이상 다수 개 구비되고 있다.
한편, 이렇게 어레이 기판의 각 화소영역에 구비되는 박막트랜지스터는 이의 일 구성요소인 반도체층을 이루는 구성 물질에 따라 다양한 구조를 이루고 있다.
즉, 상기 반도체층은 비정질 실리콘, 산화물 반도체 물질, 폴리실리콘 중 어느 하나로 이루어질 수 있으며, 상기 어레이 기판에는 이러한 반도체층을 이루는 물질에 따라 탑 게이트 또는 보텀 게이트 구조를 갖는 박막트랜지스터가 형성되고 있다.
이러한 다양한 반도체 물질로 이루어진 반도체층을 구비한 박막트랜지스터 중 근래 들어서는 산화물 반도체 물질로 이루어진 산화물 반도체층이 구비된 박막트랜지스터를 포함하는 어레이 기판에 관심이 모아지고 있다.
산화물 반도체층을 포함하는 박막트랜지스터의 경우, 비정질 실리콘을 반도체층으로 하는 박막트랜지스터 대비 캐리어의 전도도 특성이 우수하며, 불순물의 도핑 등을 필수 공정으로 필요로 함으로써 제조 공정이 상대적으로 복잡한 폴리실리콘을 반도체층을 구비한 박막트랜지스터 대비 제조 공정이 단순하기 때문이다.
도 1a 및 도 1b는 각각 종래의 산화물 반도체층 구비된 박막트랜지스터를 포함하는 어레이 기판에 있어 박막트랜지스터에 대한 개략적인 평면도이다.
도시한 바와 같이, 종래의 산화물 반도체층(20, 60)이 구비된 박막트랜지스터(Tr1, Tr2)는 산화물 반도체층(20, 60)과, 게이트 절연막(미도시) 및 게이트 전극(15, 55)과, 반도체층 콘택홀((23, 24), (63, 64))을 갖는 층간절연막(미도시)과, 서로 이격하며 상기 반도체층 콘택홀((23, 24), (63, 64))을 통해 상기 산화물 반도체층(20, 60)과 각각 접촉하는 소스 전극(26, 66) 및 드레인 전극(29, 69)으로 구성되고 있다.
이렇게 산화물 반도체층(20, 60)을 포함하는 박막트랜지스터(Tr1, Tr2)의 경우, 산화물 반도체 물질로 이루어지는 산화물 반도체층(20, 60)의 특성 상 상기 산화물 반도체층(20, 60)으로 입사되는 빛에 민감하게 반응하여 이러한 산화물 반도체층(20, 60)을 포함하는 박막트랜지스터(Tr1, Tr2)의 위치별 구동 신뢰성을 저하시키는 문제가 발생되고 있다.
따라서 이러한 문제를 해결하고자 산화물 반도체층(20, 60)으로 입사되는 빛을 억제시키기 위한 구성을 이루고 있다.
즉, 산화물 반도체층(20, 60)으로 입사되는 빛을 억제시키기 위해 도 1a에 도시한 바와 같이, 어레이 기판의 최 하부에 산화물 반도체층(20)의 채널이 형성되는 부분(게이트 전극(10)과 중첩하는 부분)을 완전히 가릴 수 있도록 충분히 큰 면적으로 갖는 차광패턴(10)을 플로팅된 형태로 구비하거나, 또는 도 1b에 도시한 바와 같이, 산화물 반도체층(60)을 기준으로 이의 상부에 위치하는 게이트 전극(55)과 더불어 상기 산화물 반도체층(60)의 하부에 상기 게이트 전극(55)과 연결된 제 2 게이트 전극(50)을 구비하여 이중 게이트 전극 구조를 이루는 구성을 갖도록 하고 있다.
하지만, 전술한 구성을 갖는 어레이 기판은 도 1a에 도시된 바와 같이, 플로팅된 형태의 차광패턴(10)이 구비되는 경우, 박막트랜지스터의 특성을 나타내는 전류-전압 특성 그래프를 살펴보면 상기 플로팅된 차광패턴(10)에 대전되는 전하량의 차이에 기인한 인가되는 드레인 전압의 차이에 따른 전류 곡선이 이격되는 현상이 발생되며, 이는 드레인 전압의 바이어스에 따라 박막트랜지스터의 문턱전압을 변화시키게 됨으로써 박막트랜지스터의 특성 저하 및 신뢰성을 저하시키는 요인이 되고 있는 실정이다.
또한, 상기 어레이 기판은 도 1b에 도시한 바와 같이, 이중 게이트 전극(50, 55) 구성을 이루는 경우, 산화물 반도체층(60)의 상부에 형성되는 게이트 전극(이하 제 1 게이트 전극(55)이라 칭함)과 빛 차단을 위해 형성되는 제 2 게이트 전극(50)과의 전기적 연결을 위해 상기 제 2 게이트 전극(50)을 노출시키는 게이트 콘택홀(53)이 구비되어야 한다.
이 경우, 상기 게이트 콘택홀(53) 형성을 위해 상기 제 1 게이트 전극(55)의 면적을 하나의 게이트 전극(도 1a의 15)을 형성하는 박막트랜지스터(도 1a의 Tr1) 대비 크게 형성하여야 하므로 상기 박막트랜지스터(Tr2) 형성을 위한 면적이 각 화소영역 내에서 증가함으로써 화소영역의 개구율이 저감되는 문제가 발생되고 있다.
또한, 도 1a 및 도 1b에 도시한 바와 같이, 게이트 전극(15, 55)에 의해 산화물 반도체층(20, 60) 상부로부터 액티브 영역(미도시) 내로 유입되는 빛은 어느 정도 차단되나, 게이트 전극(15, 50)과 액티브 영역(미도시)의 면적이 동일하기 때문에 광 굴절 특성에 의해 액티브 영역(미도시) 내로 유입되는 일부의 빛은 차단되지 못하는 문제점이 있다.
본 발명은 전술한 문제를 해결하기 위한 것으로, 화소영역 내의 개구율 저하나, 또는 차광패턴에 대전되는 전하량에 따라 박막트랜지스터 내부 전류 값이 변함에 기인되는 박막트랜지스터의 특성 저하를 억제하여 신뢰성을 확보할 수 있고, 산화물 반도체층 상부로부터의 광 유입이 차단되는 산화물 반도체층을 구비한 박막트랜지스터를 포함하는 어레이 기판 및 이의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 제 1 실시예에 따른 어레이 기판은, 소자영역을 포함하는 다수의 화소영역이 정의된 기판 상의 상기 각 소자영역에 구비된 차광패턴과; 상기 차광패턴 위로 상기 기판 전면에 형성되며 상기 차광패턴의 일 끝단을 노출시키는 제 1 콘택홀이 구비된 버퍼층과; 상기 버퍼층 위로 상기 차광패턴과 중첩하며 형성되며 상기 제 1 콘택홀을 통해 상기 차광패턴과 접촉하는 산화물 반도체층과; 상기 산화물 반도체층 위로 순차 적층 형성된 게이트 절연막 및 게이트 전극과; 상기 게이트 전극 위로 상기 기판 전면에 형성되며 상기 게이트 전극 양측에 위치하는 상기 산화물 반도체층의 양 끝단을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀이 구비된 층간절연막과; 상기 층간절연막 위로 상기 제 1 및 제 2 반도체층 콘택홀을 통해 상기 산화물 반도체층과 각각 접촉하며, 서로 이격하며 형성된 소스 전극 및 드레인 전극을 포함하며, 상기 제 1 또는 제 2 반도체층 콘택홀 중 어느 하나와 상기 제 1 콘택홀과는 중첩 형성된 것이 특징이다.
그리고, 본 발명의 제 2 실시예에 따른 어레이 기판은 제 1 실시예의 상기 소스 전극 또는 드레인 전극이 상기 게이트 전극 및 산화물 반도체층과 중첩하며 형성된 것이 특징이다.
이때, 상기 차광패턴은 반도체 물질 또는 금속물질로 이루어짐으로써 도전 특성을 갖는 것이 특징이다.
그리고 상기 산화물 반도체층은, 상기 게이트 전극과 중첩하는 액티브영역과, 상기 게이트 전극 양측으로 각각 노출된 도체화영역으로 구성된 것이 특징이며, 상기 도체화영역은 내부의 산소가 빠져나가 도전특성이 상기 액티브영역 대비 향상된 것이 특징이다.
또한, 상기 버퍼층 위로 상기 게이트 절연막을 개재하여 일 방향으로 연장하며 형성된 게이트 배선과; 상기 층간절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 형성된 데이터 배선을 포함한다.
본 발명의 제 1 실시예에 따른 어레이 기판의 제조 방법은, 소자영역을 포함하는 다수의 화소영역이 정의된 기판 상의 상기 각 소자영역에 차광패턴을 형성하는 단계와; 상기 차광패턴 위로 상기 기판 전면에 상기 차광패턴의 일 끝단을 노출시키는 제 1 콘택홀이 구비된 버퍼층을 형성하는 단계와; 상기 버퍼층 위로 상기 차광패턴과 중첩하며 상기 제 1 콘택홀을 통해 상기 차광패턴과 접촉하는 산화물 반도체층을 형성하는 단계와; 상기 산화물 반도체층 위로 순차 적층된 게이트 절연막 및 게이트 전극을 형성하고, 동시에 상기 게이트 전극 외측으로 노출된 산화물 반도체층 부분을 도체화함으로써 도체화영역을 이루도록 하는 단계와; 상기 게이트 전극 위로 상기 기판 전면에 형성되며 상기 게이트 전극 양측에 위치하는 상기 도체화영역의 양 끝단을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀이 구비된 층간절연막을 형성하는 단계와; 상기 층간절연막 위로 상기 제 1 및 제 2 반도체층 콘택홀을 통해 상기 도체화영역과 각각 접촉하며 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며, 상기 제 1 또는 제 2 반도체층 콘택홀 중 어느 하나와 상기 제 1 콘택홀이 중첩되도록 형성하는 것이 특징이다.
그리고, 본 발명의 제 2 실시예의 어레이 기판 제조 방법은 제 1 실시예의 상기 상기 소스 전극 또는 드레인 전극은 상기 게이트 전극 및 산화물 반도체층과 중첩되도록 형성하는 것이 특징이다.
이때, 상기 차광패턴은 상기 기판 전면에 반도체 물질 또는 금속물질을 증착하고 패터닝함으로써 도전 특성을 갖도록 형성하는 것이 특징이다.
그리고 상기 산화물 반도체층 위로 순차 적층된 게이트 절연막 및 게이트 전극을 형성하고, 동시에 상기 게이트 전극 외측으로 노출된 산화물 반도체층 부분을 도체화함으로써 도체화영역을 이루도록 하는 단계는, 상기 산화물 반도체층 위로 상기 기판 전면에 무기절연물질로 이루어진 게이트 절연 물질층을 형성하는 단계와; 상기 게이트 절연 물질층 위로 상기 기판 전면에 제 1 금속층을 형성하는 단계와; 상기 제 1 금속층을 패터닝하여 상기 게이트 절연 물질층 위로 상기 게이트 전극을 형성하는 단계와; 상기 게이트 전극 외측으로 노출된 상기 게이트 절연 물질층에 대해 플라즈마 현상을 이용한 드라이 에칭을 진행함으로써 상기 게이트 절연 물질층을 제거하여 상기 게이트 전극 하부로 게이트 절연막을 형성하는 단계와; 상기 게이트 절연 물질층이 제거됨으로써 노출되는 상가 산화물 반도체층이 상기 드라이 에칭의 플라즈마에 노출되도록 하여 내부의 산소가 빠져나오도록 함으로써 상기 도체화영역을 이루도록 하는 단계를 포함한다.
또한, 상기 드라이 에칭은 반응가스로 플루오르(F) 계열 원소를 포함하는 기체와 불활성 기체를 포함하는 것이 특징이며, 이때 상기 플루오르(F) 계열 원소를 포함하는 기체는 육불화황(SF6), 사불화탄소(CF4), 삼불화질소(NF3) 중 어느 하나 이며, 상기 불활성 기체는 헬륨(He) 또는 아르곤(Ar)인 것이 특징이다.
그리고 상기 버퍼층 위로 상기 게이트 절연막을 개재하여 일 방향으로 연장하는 게이트 배선을 형성하는 단계와; 상기 층간절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하는 단계를 포함한다.
본 발명의 제 1 및 제 2 실시예에 따른 어레이 기판은, 종래의 플로팅 상태의 차광패턴을 구비한 어레이 기판에서 발생되는 플로팅된 차광패턴에 기인하는 박막트랜지스터의 특성 저하 즉, 상기 차광패턴에 대전되는 전하량의 차이에 기인된 인가되는 드레인 전압(Vd)의 차이에 따른 전류 곡선이 이격되는 현상 및 드레인 전압의 바이어스에 따라 박막트랜지스터의 문턱전압(Vth)을 변화를 억제시킴으로써 박막트랜지스터의 특성 저하를 방지하며 박막트랜지스터의 신뢰성을 향상시키는 효과가 있다.
나아가 상기 차광패턴은 산화물 반도체층 중 도체화영역과 제 1 콘택홀을 통해 연결되며, 이러한 제 1 콘택홀은 소스 또는 드레인 전극과 상기 도체화 영역이 접촉하는 구성을 위해 층간절연막에 구비되는 제 1 또는 제 2 반도체층 콘택홀과 중첩되도록 구성됨으로써 종래의 이중의 게이트 전극을 이루도록 한 차광패턴을 구비한 어레이 기판 대비 개구율을 향상시키는 효과가 있다.
또한, 소스 전극 또는 드레인 전극을 게이트 전극 및 산화물 반도체층과 중첩하며 형성함으로써 산화물 반도체층 상부로부터 산화물 반도체층 중 액티브 영역 내로 광굴절 특성에 의해 유입되는 빛을 차단하여 박막트랜지스터의 특성 저하를 방지하는 효과가 있다.
도 1a 및 도 1b는 각각 종래의 산화물 반도체층 구비된 박막트랜지스터를 포함하는 어레이 기판에 있어 박막트랜지스터에 대한 개략적인 평면도.
도 2는 본 발명의 제 1 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판에 있어 박막트랜지스터에 대한 평면도.
도 3은 도 2를 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 단면도.
도 4는 본 발명의 실시예에 따른 어레이 기판에 구비되는 박막트랜지스터와 비교예로서 플로팅 타입의 차광패턴을 포함하는 종래의 어레이 기판에 구비되는 박막트랜지스터의 전압-전류 특성을 나타낸 그래프.
도 5a 내지 도 5i는 본 발명의 제 1 실시예에 따른 어레이 기판의 제조 단계별 공정 단면도.
도 6은 본 발명의 제 2 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판에 있어 박막트랜지스터에 대한 평면도.
도 7은 도 6을 절단선 Ⅴ-Ⅴ을 따라 절단한 부분에 대한 단면도.
도 8a 내지 도 8i는 본 발명의 제 2 실시예에 따른 어레이 기판의 제조 단계별 공정 단면도.
도 2는 본 발명의 제 1 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판에 있어 박막트랜지스터에 대한 평면도.
도 3은 도 2를 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 단면도.
도 4는 본 발명의 실시예에 따른 어레이 기판에 구비되는 박막트랜지스터와 비교예로서 플로팅 타입의 차광패턴을 포함하는 종래의 어레이 기판에 구비되는 박막트랜지스터의 전압-전류 특성을 나타낸 그래프.
도 5a 내지 도 5i는 본 발명의 제 1 실시예에 따른 어레이 기판의 제조 단계별 공정 단면도.
도 6은 본 발명의 제 2 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판에 있어 박막트랜지스터에 대한 평면도.
도 7은 도 6을 절단선 Ⅴ-Ⅴ을 따라 절단한 부분에 대한 단면도.
도 8a 내지 도 8i는 본 발명의 제 2 실시예에 따른 어레이 기판의 제조 단계별 공정 단면도.
이하, 본 발명에 따른 바람직한 실시예를 도면을 참조하여 설명한다.
<제 1 실시예>
도 2는 본 발명의 제 1 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판에 있어 박막트랜지스터에 대한 평면도이며, 도 3은 도 2를 절단선 Ⅵ-Ⅵ를 따라 절단한 부분에 대한 단면도이다. 이때, 설명의 편의상 상기 화소영역(P)내의 박막트랜지스터(Tr)가 형성되는 영역을 소자 영역(TrA)이라 정의한다.
도시한 바와 같이, 본 발명의 제 1 실시예에 따른 산화물 박막트랜지스터(Tr)를 포함하는 어레이 기판(101)에는 각 화소영역(P) 내에 스위칭 또는 구동 소자로서 산화물 반도체층(110)이 구비된 박막트랜지스터(Tr)가 구비되고 있다.
그리고 도면에 나타내지 않았지만, 상기 박막트랜지스터(Tr)가 구비되는 각 화소영역(P)을 정의하며 서로 교차하는 게이트 배선(미도시) 및 데이터 배선(미도시)이 구비되고 있다.
이때, 상기 박막트랜지스터(Tr)가 스위칭 소자용 박막트랜지스터를 이루는 경우, 상기 게이트 및 데이터 배선(미도시)과 연결되는 구성을 이루며, 상기 박막트랜지스터(Tr)가 구동 소자용 박막트랜지스터를 이루는 경우는 상기 게이트 및 데이터 배선(미도시)과는 직접적으로 연결되지 않고 상기 스위칭 소자로서 역할을 하는 박막트랜지스터, 전원배선(유기전계 발광소자의 경우)(미도시), 및 화소전극(미도시) 등의 구성요소와 선택적으로 연결된 구성을 이룬다.
한편, 각 소자영역(TrA)에는 최 하부에 빛을 흡수 또는 반사시키는 동시에 도전성 특성을 갖는 물질 예를들면 금속물질 또는 반도체 물질로 이루어진 차광패턴(103)이 구비되고 있다.
이때, 상기 반도체 물질은 비정질 실리콘, 폴리실리콘, 산화물 반도체 물질이 될 수 있으며, 나아가 도전성 특성이 향상된 불순물을 포함하는 비정질 실리콘, 도체화된 산화물 반도체, 불순물이 도핑된 폴리실리콘이 될 수도 있다.
그리고, 상기 차광패턴(103) 상부로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 버퍼층(107)이 형성되고 있다. 이때, 상기 버퍼층(107)에는 상기 차광패턴(103)의 일 끝단 표면을 노출시키는 제 1 콘택홀(108)이 구비되고 있는 것이 특징이다.
다음, 상기 버퍼층(107) 위로 산화물 반도체 물질 예를들면 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나로 이루어진 아일랜드 형태의 산화물 반도체층(110)이 상기 차광패턴(103)과 중첩하며 형성되고 있다.
이때, 상기 산화물 반도체층(110)의 일끝단은 상기 버퍼층(107) 내에 구비된 상기 제 1 콘택홀(108)까지 연장 형성됨으로써 상기 제 1 콘택홀(108)을 통해 노출된 상기 차광패턴(103)과 접촉하는 구성을 이루는 것이 특징이다.
한편, 아일랜드 형태의 상기 산화물 반도체층(110)은 크게 두 개의 영역으로 이루어지는 것이 특징이다. 즉, 상기 산화물 반도체층(110)은 채널이 형성되는 액티브영역(110a)과 상기 액티브영역(110a)의 양측으로 도전 특성이 향상된 도체화영역(110b, 110c)으로 구성되는 것이 특징이다.
상기 도체화영역(110b, 110c)은 금속물질로 이루어진 소스 및 드레인 전극(133, 136)과의 접촉 저항 특성이 향상되도록 하기 위해 그 내부에선 산소 분자가 외부로 빠져 나오도록 처리함으로써 도전 특성이 향상되도록 한 것이다.
이러한 산화물 반도체층(110)에 있어 상기 산화물 반도체층(110)을 이루는 구성요소 중 채널이 형성되는 액티브영역(110a)은 상기 차광패턴(103)과 완전히 중첩하도록 구성됨으로써 상기 액티브영역(110a)의 하부는 상기 차광패턴(103)에 의해 빛의 입사가 차단되며, 그 상부는 게이트 전극(120)에 의해 빛의 입사가 차단된다.
따라서 본 발명의 제 1 실시예에 따른 산화물 반도체층(110)을 포함하는 어레이 기판(101)의 경우, 외부광이 산화물 반도체층(110) 더욱 정확히는 채널이 형성되는 액티브영역(110a)으로 입사되는 것을 차단하며, 이를 통해 액티브영역(110a) 내에 포토커런트 발생이 억제됨으로써 박막트랜지스터(Tr)의 특성 저하를 억제할 수 있다.
한편, 상기 산화물 반도체층(110)에 있어 상기 액티브영역(110a) 양측에 위치하는 도체화영역(110b, 110c) 중 어느 하나의 도체화영역(도면에서는 110c)은 상기 차광패턴(103)과 제 1 콘택홀(108)을 통해 상기 차광패턴(103)과 접촉하는 구성을 이룬다. 즉, 상기 산화물 반도체층(110) 중 상기 차광패턴(103)과 접촉하는 부분은 도체화영역(110b, 110c)이 되고 있는 것이 특징이다.
이때, 상기 도체화영역(110b, 110c)은 상기 차광패턴(103) 외측으로 노출되더라도 상기 액티브영역(110a)과는 달리 채널의 형성에 전혀 영향을 끼치지 않으므로 박막트랜지스터(Tr)의 특성을 변화시키는 요소가 되지 않는다.
따라서 상기 산화물 반도체층(110) 중 상기 도체화영역(110b, 110c)은 반드시 차광패턴(103)에 의해 반드시 가려질 필요는 없으며, 상기 액티브영역(110a)만이 상기 차광패턴(103)과 완전 중첩한 상태를 이룬다면 상기 도체화영역(110b, 110c)은 상기 차광패턴(103) 외측으로 노출된 상태를 이루어도 무방하다.
한편, 이러한 구성을 갖는 상기 산화물 반도체층(110) 위로 더욱 정확히는 상기 액티브영역(110a) 위로 순차적으로 적층되며 동일한 평면 형태를 가지며 무기절연물질로 이루어진 게이트 절연막(115)과 저저항 특성을 갖는 금속물질로 이루어진 단일층 또는 다중층 구조의 게이트 전극(120)이 형성되고 있다.
이때, 도면에 나타나지 않았지만, 상기 산화물 반도체층(110) 외측으로 노출된 상기 버퍼층(107) 상부에는 순차적으로 적층되며 동일한 평면 형태를 가지며 상기 무기절연물질로 이루어진 게이트 절연막(115)과 저저항 특성을 갖는 금속물질로 이루어진 단일층 또는 다중층 구조의 게이트 배선(미도시)이 형성되고 있다.
따라서 상기 게이트 절연막(115)은 게이트 전극(120) 및 게이트 배선(미도시)이 형성된 부분에 대해서는 상기 게이트 배선(미도시) 및 게이트 배선(미도시) 하부로 형성되는 구성을 이룬다.
한편, 상기 게이트 배선(미도시)과 게이트 전극(120)은 상기 소자영역(TrA)에 구비되는 박막트랜지스터(Tr)의 역할 즉, 스위칭의 역할이냐 또는 구동의 역할이냐에 따라 서로 연결된 상태를 이룰 수도 있으며, 또는 이격하여 형성된 상태를 이룰 수도 있다.
즉, 스위칭 역할을 하는 박막트랜지스터인 경우, 상기 게이트 전극(120)과 게이트 배선(미도시)은 서로 연결된 상태를 이루며, 구동 역할을 하는 박막트랜지스터인 경우, 상기 게이트 전극(120)과 게이트 배선(미도시)은 서로 연결되지 않고 이격되어 형성된 상태를 이루게 된다.
이때, 상기 무기절연물질은 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)이 될 수 있으며, 상기 저저항 특성을 갖는 금속물질은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 어느 하나가 될 수 있다.
상기 게이트 배선(미도시)과 게이트 전극(120)이 단일층 구조를 이룰 경우, 전술한 저저항 특성을 갖는 금속물질 중 어느 하나의 물질로 이루어지며, 다중층 구조를 이룰 경우 전술한 저저항 특성을 갖는 금속물질 중 서로 다른 물질이 순차 적층됨으로써 이중층 이상 다중층 구조를 이루게 된다.
다음, 상기 게이트 전극(120) 및 게이트 배선(미도시) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)로 이루어진 층간절연막(125)이 구비되고 있다.
상기 층간절연막(125)에는 상기 산화물 반도체층(110)의 액티브영역(110a) 양측에 각각 위치하는 도체화영역(110b, 110c) 각각을 노출시키는 제 1 및 제 2 반도체층 콘택홀(128, 129)이 구비되고 있다.
그리고, 상기 제 1 및 제 2 반도체층 콘택홀(128, 129)을 구비한 상기 층간절연막(125) 위로는 상기 게이트 배선(미도시)과 교차하여 상기 화소영역(P)을 정의하는 데이터 배선(미도시)이 형성되고 있다.
또한, 상기 층간절연막(125) 위로 상기 소자영역(TrA)에는 상기 제 1 반도체층 콘택홀(128)을 통해 상기 산화물 반도체층(110)의 일 도체화영역(110b)과 접촉하며 소스 전극(133)이 형성되어 있으며, 상기 소스 전극(133)과 이격하며 상기 제 2 반도체층 콘택홀(129)을 통해 상기 산화물 반도체층(110)의 또 다른 도체화영역(110c)과 접촉하며 드레인 전극(136)이 형성되고 있다.
이때, 상기 소자영역(TrA) 순차 적층된 산화물 반도체층(110)과 게이트 절연막(115)과 게이트 전극(120)과 층간절연막(125)과 서로 이격하는 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 이룬다.
한편, 도면에 있어서는 상기 차광패턴(103)과 제 1 콘택홀(108)을 통해 연결된 도체화영역(110c)과 접촉하는 전극이 드레인 전극(136)이 됨을 일례로 보이고 있지만, 상기 차광패턴(103)과 제 1 콘택홀(108)을 통해 연결된 도체화영역(110c)과 접촉하는 전극이 소스 전극(133)이 될 수도 있다.
그리고 도면에 나타내지 않았지만, 상기 박막트랜지스터(Tr)가 스위칭 소자의 역할을 하는 경우, 상기 데이터 배선(미도시)과 상기 소스 전극(133)은 서로 연결된 상태를 이루도록 구성되며, 구동 소자의 역할을 하는 경우, 상기 데이터 배선(미도시)과 상기 소스 전극(133)은 직접적으로 연결되지 않고 이격하여 분리된 상태를 이룬다.
이때, 스위칭 소자의 역할을 하는 박막트랜지스터의 소스 또는 드레인 전극과 구동 소자의 역할을 하는 박막트랜지스터의 소스 또는 드레인 전극은 동일 전극간 또는 서로 다른 전극 간 연결된 구성을 이룰 수도 있다.
그리고 도면에 나타내지 않았지만, 상기 어레이 기판(101)이 액정표시장치용으로 사용되는 경우 상기 게이트 배선(미도시)과 이격하며 상기 게이트 배선(미도시)이 형성된 동일한 층에 공통배선(미도시)이 더욱 구비될 수도 있으며, 유기전계 발광소자용으로 사용되는 경우 상기 게이트 배선(미도시) 또는 데이터 배선(미도시)과 이격하여 이들 배선(미도시)이 형성된 동일한 층에 전원배선(미도시)이 더욱 구비될 수도 있다.
다음, 상기 박막트랜지스터(Tr) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어지거나, 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)로 이루어진 보호층(140)이 구비되고 있다.
한편, 도면에 나타내지 않았지만, 상기 보호층(140)에는 상기 박막트랜지스터(Tr)의 상기 드레인 전극(136)을 노출시키는 드레인 콘택홀(미도시)이 더욱 구비될 수 있으며, 상기 보호층(140) 위로 상기 각 화소영역(P)별로 상기 드레인 콘택홀(미도시)을 통해 상기 드레인 전극(136)과 접촉하는 화소전극(미도시)이 더욱 구비될 수 있다.
이때, 이러한 구성을 갖는 어레이 기판(101)은 액정표시장치용으로 사용되는 경우, 상기 화소전극(미도시)과 연결되는 박막트랜지스터(Tr)는 스위칭 소자가 되며, 상기 어레이 기판(101)이 유기전계 발광소자용으로 사용되는 경우, 상기 화소전극(미도시)과 연결되는 박막트랜지스터(Tr)는 구동 소자가 된다.
한편, 전술한 구성을 갖는 본 발명의 제 1 실시예에 따른 어레이 기판(101)은 산화물 반도체층(110)의 액티브영역(110a)에 대응하여 이와 완전 중첩하는 형태로 차광패턴(103)이 구비되며, 이러한 차광패턴(103)은 플로팅된 상태를 이루지 않고 제 1 콘택홀(108)을 통해 소스 전극(133) 또는 드레인 전극(136)과 접촉하는 도체화영역(110b, 110c)과 접촉하며 전기적으로 연결된 상태를 이룬다.
따라서 본 발명의 제 1 실시예에 따른 어레이 기판(101)은, 종래의 플로팅 상태의 차광패턴(도 1a의 10)을 구비한 어레이 기판에서 발생되는 플로팅된 차광패턴(도 1a의 10)에 기인하는 박막트랜지스터(도 1a의 Tr1)의 특성 저하 즉, 상기 차광패턴(도 1a의 10)에 대전되는 전하량의 차이에 기인된 드레인 전압의 바이어스에 따른 박막트랜지스터(도 1a의 Tr1)의 문턱전압 변화 억제에 의해 인가되는 드레인 전압의 차이에 따른 전류 곡선이 이격되는 현상을 원천적으로 억제시킴으로써 박막트랜지스터(Tr)의 특성 저하를 방지하며 나아가 박막트랜지스터(Tr)의 신뢰성을 향상시키는 효과가 있다.
도 4는 본 발명의 실시예에 따른 어레이 기판에 구비되는 박막트랜지스터와 비교예로서 플로팅 타입의 차광패턴을 포함하는 종래의 어레이 기판에 구비되는 박막트랜지스터의 전압-전류 특성을 나타낸 그래프이다. 이때, 도면에 있어서 LS Floating이라 표기된 것은 비교예에 따른 전류 곡선을 나타내며, SL Ground라 표기된 것은 본 발명의 제 1 실시예에 따른 전류 곡선을 나타낸다.
도면을 살펴보면, 비교예의 경우 플로팅된 차광패턴에 대전되는 전하량 차이로 인해 박막트랜지스터의 구동을 위한 문턱전압이 변화되고 이에 기인하여 드레인 전압(VGS)이 바이어스 되어 전류 곡선 자체의 이격이 발생됨을 알 수 있다.
이러한 비교예의 경우, 서로 다른 문턱전압에 의해 박막트랜지스터가 상황에 따라 달리 구동되며, 전류 곡선이 이원화됨으로써 박막트랜지스터의 특성이 저하되는 동시에 신뢰성이 저감됨을 알 수 있다.
하지만, 본 발명에 따른 어레이 기판의 경우, 차광패턴이 소스 또는 드레인 전극과 연결되어 차광패턴이 그라운드화 되어 대전되는 전하가 없거나 또는 일정하게 유지됨으로써 차광패턴에 대전되는 전하량 차이로 인해 박막트랜지스터의 구동을 위한 문턱전압이 변화되는 것을 원천적으로 방지되며, 나아가 문턱전압이 이원화되지 않으므로 드레인 전압(VGS)이 바이어스 되어 전류 곡선 자체가 이격되는 현상 또한 원천적으로 억제됨으로써 전류치가 특정 범위의 전압 내에서 이원화되지 않고 일관되게 지수 함수적으로 변화됨을 알 수 있다.
따라서 본 발명의 제 1 실시예에 따른 어레이 기판에 구비되는 박막트랜지스터는 그 특성 저하가 없으며, 신뢰성이 종래 대비 우수함을 알 수 있다.
나아가, 도 2 및 도 3을 참조하면, 본 발명의 제 1 실시예에 따른 어레이 기판(101)은 상기 차광패턴(103)이 산화물 반도체층(110) 중 일 도체화영역(110c)과 제 1 콘택홀(108)을 통해 연결되며, 이러한 제 1 콘택홀(108)은 소스 전극(133) 또는 드레인 전극(136)과 상기 일 도체화영역(110c)이 접촉하는 구성을 위해 층간절연막(125)에 구비되는 제 1 또는 제 2 반도체층 콘택홀(128, 129)과 중첩되도록 구성됨으로써 종래의 이중의 게이트 전극(도 1b의 55, 50)을 이루는 형태의 차광패턴(도 1b의 50)을 구비한 어레이 기판 대비 개구율을 향상시키는 효과가 있다.
이후에는 전술한 구성을 갖는 본 발명의 제 1 실시예에 따른 어레이 기판의 제조 방법에 대해 설명한다.
도 5a 내지 5i는 본 발명의 제 1 실시예에 따른 어레이 기판의 제조 단계별 공정 단면도로서 각 화소영역(P) 내에 박막트랜지스터(Tr)가 구비되는 소자영역(TrA)에 대한 도면이다.
우선, 도 5a에 도시한 바와 같이, 입사되는 빛을 반사시키거나 또는 흡수하는 특성을 갖는 동시에 도전 특성을 갖는 금속물질 또는 반도체 물질을 투명한 절연기판(101) 상에 증착하여 차광층(미도시)을 형성하고, 상기 차광층(미도시)에 대해 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립의 단위 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 각 소자영역(TrA) 내에 아일랜드 형태의 차광패턴(103)을 형성한다.
이때, 상기 금속물질은 일례로 어레이 기판(101)에 구비되는 게이트 또는 데이터 배선을 이루는 저저항 특성을 갖는 물질이 될 수도 있다.
또한, 상기 반도체 물질은 비정질 실리콘, 폴리실리콘, 산화물 반도체 물질이 될 수 있으며, 나아가 상기 반도체 물질은 도전성 특성이 향상된 불순물을 포함하는 비정질 실리콘, 불순물을 포함하는 폴리실리콘, 도체화된 산화물 반도체 물질 중 어느 하나가 될 수도 있다.
한편, 상기 차광패턴(103)이 상기 불순물을 포함하는 비정질 실리콘으로 이루어지는 경우, 순수 비정질 실리콘을 상기 기판(101) 상에 증착한 후 이에 대해 불순물의 이온 도핑을 진행하여 불순물이 포함되도록 할 수도 있으며, 또는 증착이 이루어지는 시점에서 불순물이 포함되도록 할 수도 있다.
그리고 상기 차광패턴(103)이 불순물을 포함하는 폴리실리콘으로 이루어지는 경우, 상기 불순물을 포함하는 실리콘으로 이루어진 차광층(미도시)에 대해 레이져 빔 조사 또는 가열을 통한 결정화 공정을 추가 진행함으로써 불순물을 포함하는 폴리실리콘의 차광패턴(103)을 형성할 수 있다.
또한, 상기 차광패턴(103)이 도체화된 산화물 반도체 물질로 이루어지는 경우, 산화물 반도체 물질을 증착하여 차광층(미도시)을 형성한 후, 이에 대해 일례로 플라즈마 공정을 진행함으로써 도체화하고, 이에 대해 마스크 공정을 진행함으로써 도체화된 산화물 반도체 물질로 이루어진 차광패턴(103)을 형성할 수 있다.
이때, 상기 결정화 공정과 플라즈마 공정은 차광층(미도시) 상태에서 진행할 수도 있지만, 상기 차광층(미도시)에 우선적으로 마스크 공정을 진행하여 패터닝함으로써 차광패턴(103)을 이룬 상태에서 진행할 수도 있다.
도 5b에 도시한 바와 같이, 상기 차광패턴(103) 위로 무기절연물질 예를들면 질화실리콘을 증착하여 버퍼층(107)을 형성하고, 이에 대해 마스크 공정을 진행함으로써 상기 각 화소영역(P) 내에 구비된 각 차광패턴(103)의 일 끝단 표면을 노출시키는 제 1 콘택홀(108)을 형성한다.
다음, 도 5c에 도시한 바와 같이, 상기 버퍼층(107) 위로 산화물 반도체 물질 예를들면 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나를 증착함으로써 상기 기판(101) 전면에 산화물 반도체 물질층(미도시)을 형성한다.
이후, 상기 산화물 반도체 물질층(미도시)에 대해 마스크 공정을 진행함으로써 패터닝하여 상기 차광패턴(103)과 중첩하며 동시에 상기 제 1 콘택홀(108)을 통해 상기 차광패턴(103)과 그 일끝단이 접촉하는 형태의 산화물 반도체 패턴(109)을 형성한다.
이러한 산화물 반도체 패턴(109)은 현 상태에서는 영역의 구분 없이 순수한 산화물 반도체 물질로 이루어진 상태가 된다.
다음, 도 5d에 도시한 바와 같이, 상기 산화물 반도체 패턴(109) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 상기 기판(101) 전면에 증착하여 게이트 절연 물질층(114)을 형성하고, 연속하여 상기 게이트 절연 물질층(114) 위로 저저항 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 하나 또는 둘 이상의 물질을 전면에 증착하여 제 1 금속층(119)을 형성한다.
이후, 도 5e에 도시한 바와 같이, 상기 제 1 금속층(도 5d의 119)에 마스크 공정을 진행하여 패터닝함으로써 상기 게이트 절연 물질층(114) 상부로 각 소자영역(TrA) 내에 상기 산화물 반도체 패턴(109)의 중앙부에 대해 게이트 전극(120)을 형성하고, 동시에 상기 일 방향으로 연장하는 게이트 배선(미도시)을 형성한다.
상기 게이트 전극(120)과 게이트 배선(미도시)은 어레이 기판(101)의 용도 또는 최종적으로 상기 소자영역(TrA)에 형성되는 박막트랜지스터(도 5i의 Tr)의 역할에 따라 서로 연결된 구성을 이룰 수도 있으며, 또는 이격된 상태를 이룰 수도 있다.
나아가 상기 제 1 금속층(도 5d의 119)을 패터닝하는 공정 진행 시 상기 게이트 배선(미도시)과 나란하게 이격하는 공통배선(미도시)을 더욱 형성할 수도 있다.
다음, 도 5f에 도시한 바와 같이, 상기 게이트 전극(120) 및 게이트 배선(미도시)이 형성된 기판(101)에 대해 상기 게이트 배선(미도시) 및 게이트 전극(120) 외측으로 노출된 게이트 절연 물질층(114)에 대해 상기 게이트 배선(미도시)과 게이트 전극(120)을 식각 방지 마스크로 이용하여 플라즈마 공정을 포함하는 드라인 에칭을 실시하여 상기 게이트 절연 물질층(114)을 식각함으로써 상기 게이트 배선(미도시)과 게이트 전극(120) 하부에 대응해서만 남아있도록 하는 동시에 상기 각 소자영역(TrA)에 구비된 산화물 반도체 패턴(도 5e의 109)을 부분적으로 노출시킨다.
이때, 상기 드라이 에칭 진행 시 발현되는 플라즈마는 산화막 제거 촉진을 위한 플루오르(F) 계열 원소를 포함한 반응가스와 물리적 식각을 활성화 시키는 불활성 기체를 이용하는 것이 바람직하다.
플루오르(F) 원소를 포함하는 반응가스 종류에는 육불화황(SF6), 사불화탄소(CF4), 삼불화질소(NF3) 중 어느 하나를 이용하는 것이 가능하며, 불활성 기체로는 헬륨(He) 또는 아르곤(Ar)을 이용할 수 있다.
한편, 상기 게이트 배선(미도시) 및 게이트 전극(120) 하부로 남게되는 게이트 절연 물질층(도 5e의 114)은 게이트 절연막(115)을 이루게 되며, 이러한 게이트 절연막(115)은 이의 상부에 형성되는 게이트 전극(120) 및 게이트 배선(미도시)과 동일한 평면 형태를 이루는 것이 특징이다.
상기 게이트 절연 물질층(도 5e의 114)이 제거됨으로써 노출되는 산화물 반도체 패턴(도 5e의 109)은 상기 게이트 전극(120)을 기준으로 이의 외측에 위치하는 부분이 된다.
그리고 이렇게 상기 게이트 전극(120) 외측으로 노출된 산화물 반도체 패턴(도 5e의 109)은 상기 게이트 절연 물질층(도 5e의 114)이 상기 드라이 에칭에 의해 제거된 후 상기 산화물 반도체 패턴(도 5e의 109)이 노출된 시점으로부터 상기 플라즈마 공정을 포함하는 드라이 에칭에 소정 시간 더 노출된다.
이 경우, 상기 산화물 반도체 패턴(도 5e의 109)은 상기 플라즈마 환경에 노출됨에 의해 원자간의 결합 끊어져 그 내부의 산소 원자가 외부로 빠져 나오게 됨으로써 도전 특성이 향상된 도체화영역(110b, 110c)을 이루게 된다.
이때, 상기 게이트 절연막(115)과 게이트 전극(120)이 이의 상부에 형성됨으로써 드라이 에칭 진행 시 플라즈마 환경에 노출되지 않은 산화물 반도체층(110) 영역은 채널이 형성되는 액티브영역(110a)을 이룬다.
따라서, 상기 드라이 에칭 공정이 완료된 상태에서 상기 산화물 반도체 패턴(도 5e의 109)에 있어 그 중앙부는 여전히 도체화되지 않고 채널이 형성되는 액티브영역(110a)을 이루며, 이러한 액티브영역(110a) 외측에 위치하는 부분은 도체화영역(110b, 110c)을 이룬다.
이렇게 액티브영역(110a) 및 도체화영역(110b, 110c)으로 영역이 구분되는 반도체 패턴(도 5e의 109)은 산화물 반도체층(110)을 이루게 된다.
한편, 이러한 진행에 의해 상기 산화물 반도체층(110) 중 일 도체화영역(110b, 110c)은 상기 버퍼층(107)에 구비된 제 1 콘택홀(108)을 통해 상기 차광패턴(103)과 접촉한 상태를 이루게 되며, 상기 액티브영역(110a)은 상기 차광패턴(103)과 완전 중첩된 상태를 이루는 것이 특징이다.
다음, 도 5g에 도시한 바와 같이, 상기 게이트 전극(120)과 게이트 배선(미도시) 및 도체화영역(110b, 110c) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)를 증착하여 층간절연막(125)을 형성한다.
이후, 상기 층간절연막(125)을 마스크 공정을 진행하여 패터닝함으로써 각 소자영역(TrA)에서 상기 게이트 전극(120)의 양측에 위치하는 도체화영역(110b, 110c)을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀(128, 129)을 형성한다.
다음, 도 5h에 도시한 바와 같이, 상기 제 1 및 제 2 반도체층 콘택홀(128, 129)을 갖는 층간절연막(125) 위로 저저항 금속물질 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 하나 또는 둘 이상의 물질을 전면에 증착하여 단일층 또는 다중층 구조의 제 2 금속층(미도시)을 형성한다.
이후, 상기 제 2 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 각 소자영역(TrA)에 있어서는 상기 제 1 및 제 2 반도체층 콘택홀(128, 129)을 통해 상기 도체화영역(110b, 110c)과 각각 접촉하며 서로 이격하는 소스 전극(133) 및 드레인 전극(136)을 형성하고, 동시에 상기 층간절연막(125) 위로 상기 게이트 배선(미도시)과 교차하여 상기 화소영역(P)을 정의하는 데이터 배선(미도시)을 형성한다.
이때, 소자영역(TrA)에 순차 적층된 상기 산화물 반도체층(110)과, 게이트 절연막(115)과, 게이트 전극(120)과, 제 1 및 제 2 반도체층 콘택홀(128, 129)이 구비된 층간절연막(125)과, 서로 이격하며 상기 산화물 반도체층(110)과 제 1 및 제 2 반도체층 콘택홀을 통해 접촉하는 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 이룬다.
한편, 상기 소스 전극(133)과 데이터 배선(미도시)은 어레이 기판(101)의 용도 또는 최종적으로 상기 소자영역(TrA)에 형성되는 박막트랜지스터(Tr)의 역할에 따라 서로 연결된 구성을 이룰 수도 있으며, 또는 이격된 상태를 이룰 수도 있다.
나아가 상기 제 2 금속층(미도시)을 패터닝하는 공정 진행 시 상기 데이터 배선(미도시)과 나란하게 이격하는 전원배선(미도시)을 더욱 형성할 수도 있다.
다음, 도 5i에 도시한 바와 같이, 상기 소스 및 드레인 전극(133, 136)과 데이터 배선(미도시) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질 예를들면 벤조사이클로부텐 또는 포토아크릴을 도포하여 상기 기판(101) 전면에 보호층(140)을 형성함으로써 본 발명의 실시예에 따른 어레이 기판(101)을 완성한다.
이후 도면에 나타내지 않았지만, 상기 보호층(140)을 마스크 공정을 진행하여 패터닝함으로써 각 소자영역(TrA)에 있어 상기 박막트랜지스터(Tr)의 드레인 전극(136)을 노출시키는 드레인 콘택홀(미도시)을 형성하고, 이후 상기 드레인 콘택홀(미도시)이 구비된 보호층(140) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층(미도시)을 형성한 후, 이에 대해 마스크 공정을 진행하여 패터닝함으로써 각 화소영역(P)에 상기 드레인 콘택홀(미도시)을 통해 상기 드레인 전극(136)과 접촉하는 화소전극(미도시)을 더욱 형성할 수도 있다.
<제 2 실시예>
도 6은 본 발명의 제 2 실시예에 따른 산화물 반도체층을 갖는 박막트랜지스터를 포함하는 어레이 기판에 있어 박막트랜지스터에 대한 평면도이고, 도 7은 도 6을 절단선 Ⅴ-Ⅴ을 따라 절단한 부분에 대한 단면도이다.
도면 부호의 경우 제 1 실시예와 동일한 구성요소의 경우 100을 더하여 부여하였다.
이때, 설명의 편의상 상기 화소영역(P)내의 박막트랜지스터(Tr)가 형성되는 영역을 소자 영역(TrA)이라 정의한다.
도시한 바와 같이, 본 발명의 제 2 실시예에 따른 산화물 박막트랜지스터(Tr)를 포함하는 어레이 기판(201)에는 각 화소영역(P) 내에 스위칭 또는 구동 소자로서 산화물 반도체층(210)이 구비된 박막트랜지스터(Tr)가 구비되고 있다.
그리고 도면에 나타내지 않았지만, 상기 박막트랜지스터(Tr)가 구비되는 각 화소영역(P)을 정의하며 서로 교차하는 게이트 배선(미도시) 및 데이터 배선(미도시)이 구비되고 있다.
이때, 상기 박막트랜지스터(Tr)가 스위칭 소자용 박막트랜지스터를 이루는 경우, 상기 게이트 및 데이터 배선(미도시)과 연결되는 구성을 이루며, 상기 박막트랜지스터(Tr)가 구동 소자용 박막트랜지스터를 이루는 경우는 상기 게이트 및 데이터 배선(미도시)과는 직접적으로 연결되지 않고 상기 스위칭 소자로서 역할을 하는 박막트랜지스터, 전원배선(유기전계 발광소자의 경우)(미도시), 및 화소전극(미도시) 등의 구성요소와 선택적으로 연결된 구성을 이룬다.
한편, 각 소자영역(TrA)에는 최 하부에 빛을 흡수 또는 반사시키는 동시에 도전성 특성을 갖는 물질 예를들면 금속물질 또는 반도체 물질로 이루어진 차광패턴(203)이 구비되고 있다.
이때, 상기 반도체 물질은 비정질 실리콘, 폴리실리콘, 산화물 반도체 물질이 될 수 있으며, 나아가 도전성 특성이 향상된 불순물을 포함하는 비정질 실리콘, 도체화된 산화물 반도체, 불순물이 도핑된 폴리실리콘이 될 수도 있다.
그리고, 상기 차광패턴(203) 상부로 상기 기판(201) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 버퍼층(207)이 형성되고 있다. 이때, 상기 버퍼층(207)에는 상기 차광패턴(203)의 일 끝단 표면을 노출시키는 제 1 콘택홀(208)이 구비되고 있는 것이 특징이다.
다음, 상기 버퍼층(207) 위로 산화물 반도체 물질 예를들면 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나로 이루어진 아일랜드 형태의 산화물 반도체층(210)이 상기 차광패턴(203)과 중첩하며 형성되고 있다.
이때, 상기 산화물 반도체층(210)의 일끝단은 상기 버퍼층(207) 내에 구비된 상기 제 1 콘택홀(208)까지 연장 형성됨으로써 상기 제 1 콘택홀(208)을 통해 노출된 상기 차광패턴(203)과 접촉하는 구성을 이루는 것이 특징이다.
한편, 아일랜드 형태의 상기 산화물 반도체층(210)은 크게 두 개의 영역으로 이루어지는 것이 특징이다. 즉, 상기 산화물 반도체층(210)은 채널이 형성되는 액티브영역(210a)과 상기 액티브영역(210a)의 양측으로 도전 특성이 향상된 도체화영역(210b, 210c)으로 구성되는 것이 특징이다.
상기 도체화영역(210b, 210c)은 금속물질로 이루어진 소스 및 드레인 전극(233, 236)과의 접촉 저항 특성이 향상되도록 하기 위해 그 내부에선 산소 분자가 외부로 빠져 나오도록 처리함으로써 도전 특성이 향상되도록 한 것이다.
이러한 산화물 반도체층(210)에 있어 상기 산화물 반도체층(210)을 이루는 구성요소 중 채널이 형성되는 액티브영역(210a)은 상기 차광패턴(203)과 완전히 중첩하도록 구성됨으로써 상기 액티브영역(210a)의 하부는 상기 차광패턴(203)에 의해 빛의 입사가 차단된다.
따라서 본 발명의 제 2 실시예에 따른 산화물 반도체층(210)을 포함하는 어레이 기판(201)의 경우 제 1 실시예와 마찬가지로, 외부광이 산화물 반도체층(210) 더욱 정확히는 채널이 형성되는 액티브영역(210a) 하부로 입사되는 것이 원천적으로 차단되며, 이를 통해 액티브영역(210a) 내에 포토커런트 발생이 억제됨으로써 박막트랜지스터(Tr)의 특성 저하를 억제할 수 있다.
한편, 상기 산화물 반도체층(210)에 있어 상기 액티브영역(210a) 양측에 위치하는 도체화영역(210b, 210c) 중 어느 하나의 도체화영역(도면에서는 210c)은 상기 차광패턴(203)과 제 1 콘택홀(208)을 통해 상기 차광패턴(203)과 접촉하는 구성을 이룬다.
즉, 상기 산화물 반도체층(210) 중 상기 차광패턴(203)과 접촉하는 부분은 도체화영역(210b, 210c)이 되고 있는 것이 특징이다.
이때, 상기 도체화영역(210b, 210c)은 상기 차광패턴(203) 외측으로 노출되더라도 상기 액티브영역(210a)과는 달리 채널의 형성에 전혀 영향을 끼치지 않으므로 박막트랜지스터(Tr)의 특성을 변화시키는 요소가 되지 않는다.
따라서 상기 산화물 반도체층(210) 중 상기 도체화영역(210b, 210c)은 반드시 차광패턴(203)에 의해 반드시 가려질 필요는 없으며, 상기 액티브영역(210a)만이 상기 차광패턴(203)과 완전 중첩한 상태를 이룬다면 상기 도체화영역(210b, 210c)은 상기 차광패턴(203) 외측으로 노출된 상태를 이루어도 무방하다.
한편, 이러한 구성을 갖는 상기 산화물 반도체층(210) 위로 더욱 정확히는 상기 액티브영역(210a) 위로 순차적으로 적층되며 동일한 평면 형태를 가지며 무기절연물질로 이루어진 게이트 절연막(215)과 저저항 특성을 갖는 금속물질로 이루어진 단일층 또는 다중층 구조의 게이트 전극(220)이 형성되고 있다.
이때, 도면에 나타나지 않았지만, 상기 산화물 반도체층(210) 외측으로 노출된 상기 버퍼층(207) 상부에는 순차적으로 적층되며 동일한 평면 형태를 가지며 상기 무기절연물질로 이루어진 게이트 절연막(215)과 저저항 특성을 갖는 금속물질로 이루어진 단일층 또는 다중층 구조의 게이트 배선(미도시)이 형성되고 있다.
따라서 상기 게이트 절연막(215)은 게이트 전극(220) 및 게이트 배선(미도시)이 형성된 부분에 대해서는 상기 게이트 배선(미도시) 및 게이트 배선(미도시) 하부로 형성되는 구성을 이룬다.
한편, 상기 게이트 배선(미도시)과 게이트 전극(220)은 상기 소자영역(TrA)에 구비되는 박막트랜지스터(Tr)의 역할 즉, 스위칭의 역할이냐 또는 구동의 역할이냐에 따라 서로 연결된 상태를 이룰 수도 있으며, 또는 이격하여 형성된 상태를 이룰 수도 있다.
즉, 스위칭 역할을 하는 박막트랜지스터인 경우, 상기 게이트 전극(220)과 게이트 배선(미도시)은 서로 연결된 상태를 이루며, 구동 역할을 하는 박막트랜지스터인 경우, 상기 게이트 전극(220)과 게이트 배선(미도시)은 서로 연결되지 않고 이격되어 형성된 상태를 이루게 된다.
이때, 상기 무기절연물질은 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)이 될 수 있으며, 상기 저저항 특성을 갖는 금속물질은 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 어느 하나가 될 수 있다.
상기 게이트 배선(미도시)과 게이트 전극(220)이 단일층 구조를 이룰 경우, 전술한 저저항 특성을 갖는 금속물질 중 어느 하나의 물질로 이루어지며, 다중층 구조를 이룰 경우 전술한 저저항 특성을 갖는 금속물질 중 서로 다른 물질이 순차 적층됨으로써 이중층 이상 다중층 구조를 이루게 된다.
다음, 상기 게이트 전극(220) 및 게이트 배선(미도시) 위로 상기 기판(201) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)로 이루어진 층간절연막(225)이 구비되고 있다.
상기 층간절연막(225)에는 상기 산화물 반도체층(210)의 액티브영역(210a) 양측에 각각 위치하는 도체화영역(210b, 210c) 각각을 노출시키는 제 1 및 제 2 반도체층 콘택홀(228, 229)이 구비되고 있다.
그리고, 상기 제 1 및 제 2 반도체층 콘택홀(228, 229)을 구비한 상기 층간절연막(225) 위로는 상기 게이트 배선(미도시)과 교차하여 상기 화소영역(P)을 정의하는 데이터 배선(미도시)이 형성되고 있다.
또한, 상기 층간절연막(225) 위로 상기 소자영역(TrA)에는 상기 제 1 반도체층 콘택홀(228)을 통해 상기 산화물 반도체층(210)의 일 도체화영역(210b)과 접촉하며 소스 전극(233)이 형성되고 있으며, 상기 소스 전극(233)과 이격하며 상기 제 2 반도체층 콘택홀(229)을 통해 상기 산화물 반도체층(210)의 또 다른 도체화영역(210c)과 접촉하며 게이트 전극(220) 및 산화물 반도체층(210)과 중첩하며 드레인 전극(236)이 형성되고 있는 것이 특징이다.
따라서, 게이트 전극(220) 및 산화물 반도체층(210)과 중첩하며 형성된 드레인 전극(236)에 의해 액티브 영역(210a) 상부로부터 굴절되어 입사되는 빛이 차단되어, 박막트랜지스터의 특성 저하를 방지할 수 있다.
이때, 도면에 있어서는 드레인 전극(236)이 게이트 전극(220) 및 산화물 반도체층(210)과 중첩하며 형성됨을 일례로 보이고 있지만, 드레인 전극(236)이 아닌 소스 전극(233)이 게이트 전극(220) 및 산화물 반도체층(210)과 중첩하며 형성될 수 있고, 이 경우 상기 소스 전극(233)에 의해 액티브 영역(210a) 상부로부터 굴절되어 입사되는 빛이 차단된다.
또한, 소스 전극(233) 또는 드레인 전극(236)이 게이트 전극(220) 및 산화물 반도체층(210)과 완전히 중첩하지 않고 일부만 중첩하며 형성되더라도, 본 발명의 제 1 실시예의 게이트 전극(도 3의 120)에 의해 액티브 영역(도 3의 110a) 상부로부터 입사되는 빛을 차단하는 것보다 효과적이다.
이때, 상기 소자영역(TrA)에 순차 적층된 산화물 반도체층(210)과 게이트 절연막(215)과 게이트 전극(220)과 층간절연막(225)과 서로 이격하는 소스 및 드레인 전극(233, 236)은 박막트랜지스터(Tr)를 이룬다.
한편, 도면에 있어서는 상기 차광패턴(203)과 제 1 콘택홀(208)을 통해 연결된 도체화영역(210c)과 접촉하는 전극이 드레인 전극(236)이 됨을 일례로 보이고 있지만, 상기 차광패턴(203)과 제 1 콘택홀(208)을 통해 연결된 도체화영역(210c)과 접촉하는 전극이 소스 전극(233)이 될 수도 있다.
그리고 도면에 나타내지 않았지만, 상기 박막트랜지스터(Tr)가 스위칭 소자의 역할을 하는 경우, 상기 데이터 배선(미도시)과 소스 전극(233)은 서로 연결된 상태를 이루도록 구성되며, 구동 소자의 역할을 하는 경우, 상기 데이터 배선(미도시)과 상기 소스 전극(233)은 직접적으로 연결되지 않고 이격하여 분리된 상태를 이룬다.
이때, 스위칭 소자의 역할을 하는 박막트랜지스터의 소스 또는 드레인 전극과 구동 소자의 역할을 하는 박막트랜지스터의 소스 또는 드레인 전극은 동일 전극간 또는 서로 다른 전극 간 연결된 구성을 이룰 수도 있다.
그리고 도면에 나타내지 않았지만, 상기 어레이 기판(201)이 액정표시장치용으로 사용되는 경우 상기 게이트 배선(미도시)과 이격하며 상기 게이트 배선(미도시)이 형성된 동일한 층에 공통배선(미도시)이 더욱 구비될 수도 있으며, 유기전계 발광소자용으로 사용되는 경우 상기 게이트 배선(미도시) 또는 데이터 배선(미도시)과 이격하며 이들 배선(미도시)이 형성된 동일한 층에 전원배선(미도시)이 더욱 구비될 수도 있다.
다음, 상기 박막트랜지스터(Tr) 위로 상기 기판(201) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어지거나, 또는 유기절연물질 예를들면 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)로 이루어진 보호층(240)이 구비되고 있다.
한편, 도면에 나타내지 않았지만, 상기 보호층(240)에는 상기 박막트랜지스터(Tr)의 상기 드레인 전극(236)을 노출시키는 드레인 콘택홀(미도시)이 더욱 구비될 수 있으며, 상기 보호층(240) 위로 상기 각 화소영역(P)별로 상기 드레인 콘택홀(미도시)을 통해 상기 드레인 전극(236)과 접촉하는 화소전극(미도시)이 더욱 구비될 수 있다.
이때, 이러한 구성을 갖는 어레이 기판(201)은 액정표시장치용으로 사용되는 경우, 상기 화소전극(미도시)과 연결되는 박막트랜지스터(Tr)는 스위칭 소자가 되며, 상기 어레이 기판(201)이 유기전계 발광소자용으로 사용되는 경우, 상기 화소전극(미도시)과 연결되는 박막트랜지스터(Tr)는 구동 소자가 된다.
한편, 전술한 구성을 갖는 본 발명의 제 2 실시예에 따른 어레이 기판(201)은 산화물 반도체층(210)의 액티브영역(210a)에 대응하여 이와 완전 중첩하는 형태로 차광패턴(203)이 구비되며, 이러한 차광패턴(103)은 플로팅된 상태를 이루지 않고 제 1 콘택홀(208)을 통해 소스 전극(233) 또는 드레인 전극(236)과 접촉하는 도체화영역(210b, 210c)과 접촉하며 전기적으로 연결된 상태를 이룬다.
또한, 소스 전극(233) 또는 드레인 전극(236)은 게이트 전극(220) 및 산화물 반도체층(210)에 대응하여 중첩하는 형태로 형성된다.
따라서 본 발명의 제 2 실시예에 따른 어레이 기판(201)은, 종래의 플로팅 상태의 차광패턴(도 1a의 10)을 구비한 어레이 기판에서 발생되는 플로팅된 차광패턴(도 1a의 10)에 기인하는 박막트랜지스터(도 1a의 Tr1)의 특성 저하 즉, 상기 차광패턴(도 1a의 10)에 대전되는 전하량의 차이에 기인된 드레인 전압의 바이어스에 따른 박막트랜지스터(도 1a의 Tr1)의 문턱전압 변화 억제에 의해 인가되는 드레인 전압의 차이에 따른 전류 곡선이 이격되는 현상을 원천적으로 억제시킴으로써 박막트랜지스터(Tr)의 특성 저하를 방지하며 나아가 박막트랜지스터(Tr)의 신뢰성을 향상시키는 효과가 있다.
또한, 본 발명의 제 1 실시예에 따른 어레이 기판에 비해 산화물 반도체층(210) 상부로부터 입사되는 빛을 더욱더 효과적으로 차단할 수 있다.
이후에는 전술한 구성을 갖는 본 발명의 제 2 실시예에 따른 어레이 기판의 제조 방법에 대해 설명한다.
도 8a 내지 8i는 본 발명의 제 2 실시예에 따른 어레이 기판의 제조 단계별 공정 단면도로서 각 화소영역(P) 내에 박막트랜지스터(Tr)가 구비되는 소자영역(TrA)에 대한 도면이다.
본 발명의 제 2 실시예에 따른 어레이 기판의 제조 단계별 공정은 제 1 실시예와 비교하여 소스 및 드레인 전극 형성하는 단계만 차이가 있다.
우선, 도 8a에 도시한 바와 같이, 입사되는 빛을 반사시키거나 또는 흡수하는 특성을 갖는 동시에 도전 특성을 갖는 금속물질 또는 반도체 물질을 투명한 절연기판(201) 상에 증착하여 차광층(미도시)을 형성하고, 상기 차광층(미도시)에 대해 포토레지스트의 도포, 노광 마스크를 이용한 노광, 노광된 포토레지스트의 현상, 식각 및 스트립의 단위 공정을 포함하는 마스크 공정을 진행하여 패터닝함으로써 각 소자영역(TrA) 내에 아일랜드 형태의 차광패턴(203)을 형성한다.
이때, 상기 금속물질은 일례로 어레이 기판(201)에 구비되는 게이트 또는 데이터 배선을 이루는 저저항 특성을 갖는 물질이 될 수도 있다.
또한, 상기 반도체 물질은 비정질 실리콘, 폴리실리콘, 산화물 반도체 물질이 될 수 있으며, 나아가 상기 반도체 물질은 도전성 특성이 향상된 불순물을 포함하는 비정질 실리콘, 불순물을 포함하는 폴리실리콘, 도체화된 산화물 반도체 물질 중 어느 하나가 될 수도 있다.
한편, 상기 차광패턴(203)이 상기 불순물을 포함하는 비정질 실리콘으로 이루어지는 경우, 순수 비정질 실리콘을 상기 기판(201) 상에 증착한 후 이에 대해 불순물의 이온 도핑을 진행하여 불순물이 포함되도록 할 수도 있으며, 또는 증착이 이루어지는 시점에서 불순물이 포함되도록 할 수도 있다.
그리고 상기 차광패턴(203)이 불순물을 포함하는 폴리실리콘으로 이루어지는 경우, 상기 불순물을 포함하는 실리콘으로 이루어진 차광층(미도시)에 대해 레이져 빔 조사 또는 가열을 통한 결정화 공정을 추가 진행함으로써 불순물을 포함하는 폴리실리콘의 차광패턴(203)을 형성할 수 있다.
또한, 상기 차광패턴(203)이 도체화된 산화물 반도체 물질로 이루어지는 경우, 산화물 반도체 물질을 증착하여 차광층(미도시)을 형성한 후, 이에 대해 일례로 플라즈마 공정을 진행함으로써 도체화하고, 이에 대해 마스크 공정을 진행함으로써 도체화된 산화물 반도체 물질로 이루어진 차광패턴(203)을 형성할 수 있다.
이때, 상기 결정화 공정과 플라즈마 공정은 차광층(미도시) 상태에서 진행할 수도 있지만, 상기 차광층(미도시)에 우선적으로 마스크 공정을 진행하여 패터닝함으로써 차광패턴(203)을 이룬 상태에서 진행할 수도 있다.
도 8b에 도시한 바와 같이, 상기 차광패턴(203) 위로 무기절연물질 예를들면 질화실리콘을 증착하여 버퍼층(207)을 형성하고, 이에 대해 마스크 공정을 진행함으로써 상기 각 화소영역(P) 내에 구비된 각 차광패턴(203)의 일 끝단 표면을 노출시키는 제 1 콘택홀(208)을 형성한다.
다음, 도 8c에 도시한 바와 같이, 상기 버퍼층(207) 위로 산화물 반도체 물질 예를들면 IGZO(Indium Gallium Zinc Oxide), ZTO(Zinc Tin Oxide), ZIO(Zinc Indium Oxide) 중 어느 하나를 증착함으로써 상기 기판(201) 전면에 산화물 반도체 물질층(미도시)을 형성한다.
이후, 상기 산화물 반도체 물질층(미도시)에 대해 마스크 공정을 진행함으로써 패터닝하여 상기 차광패턴(203)과 중첩하며 동시에 상기 제 1 콘택홀(208)을 통해 상기 차광패턴(203)과 그 일끝단이 접촉하는 형태의 산화물 반도체 패턴(209)을 형성한다.
이러한 산화물 반도체 패턴(209)은 현 상태에서는 영역의 구분 없이 순수한 산화물 반도체 물질로 이루어진 상태가 된다.
다음, 도 8d에 도시한 바와 같이, 상기 산화물 반도체 패턴(209) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 상기 기판(201) 전면에 증착하여 게이트 절연 물질층(214)을 형성하고, 연속하여 상기 게이트 절연 물질층(214) 위로 저저항 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 하나 또는 둘 이상의 물질을 전면에 증착하여 제 1 금속층(219)을 형성한다.
이후, 도 8e에 도시한 바와 같이, 상기 제 1 금속층(도 8d의 219)에 마스크 공정을 진행하여 패터닝함으로써 상기 게이트 절연 물질층(214) 상부로 각 소자영역(TrA) 내에 상기 산화물 반도체 패턴(209)의 중앙부에 대해 게이트 전극(220)을 형성하고, 동시에 상기 일 방향으로 연장하는 게이트 배선(미도시)을 형성한다.
상기 게이트 전극(220)과 게이트 배선(미도시)은 어레이 기판(201)의 용도 또는 최종적으로 상기 소자영역(TrA)에 형성되는 박막트랜지스터(도 8i의 Tr)의 역할에 따라 서로 연결된 구성을 이룰 수도 있으며, 또는 이격된 상태를 이룰 수도 있다.
나아가 상기 제 1 금속층(도 8d의 219)을 패터닝하는 공정 진행 시 상기 게이트 배선(미도시)과 나란하게 이격하는 공통배선(미도시)을 더욱 형성할 수도 있다.
다음, 도 8f에 도시한 바와 같이, 상기 게이트 전극(220) 및 게이트 배선(미도시)이 형성된 기판(201)에 대해 상기 게이트 배선(미도시) 및 게이트 전극(220) 외측으로 노출된 게이트 절연 물질층(214)에 대해 상기 게이트 배선(미도시)과 게이트 전극(220)을 식각 방지 마스크로 이용하여 플라즈마 공정을 포함하는 드라인 에칭을 실시하여 상기 게이트 절연 물질층(214)을 식각함으로써 상기 게이트 배선(미도시)과 게이트 전극(220) 하부에 대응해서만 남아있도록 하는 동시에 상기 각 소자영역(TrA)에 구비된 산화물 반도체 패턴(도 8e의 209)을 부분적으로 노출시킨다.
이때, 상기 드라이 에칭 진행 시 발현되는 플라즈마는 산화막 제거 촉진을 위한 플루오르(F) 계열 원소를 포함한 반응가스와 물리적 식각을 활성화 시키는 불활성 기체를 이용하는 것이 바람직하다.
플루오르(F) 원소를 포함하는 반응가스 종류에는 육불화황(SF6), 사불화탄소(CF4), 삼불화질소(NF3) 중 어느 하나를 이용하는 것이 가능하며, 불활성 기체로는 헬륨(He) 또는 아르곤(Ar)을 이용할 수 있다.
한편, 상기 게이트 배선(미도시) 및 게이트 전극(220) 하부로 남게되는 게이트 절연 물질층(도 8e의 214)은 게이트 절연막(215)을 이루게 되며, 이러한 게이트 절연막(215)은 이의 상부에 형성되는 게이트 전극(220) 및 게이트 배선(미도시)과 동일한 평면 형태를 이루는 것이 특징이다.
상기 게이트 절연 물질층(도 8e의 214)이 제거됨으로써 노출되는 산화물 반도체 패턴(도 8e의 209)은 상기 게이트 전극(220)을 기준으로 이의 외측에 위치하는 부분이 된다.
그리고 이렇게 상기 게이트 전극(220) 외측으로 노출된 산화물 반도체 패턴(도 8e의 209)은 상기 게이트 절연 물질층(도 8e의 214)이 상기 드라이 에칭에 의해 제거된 후 상기 산화물 반도체 패턴(도 8e의 209)이 노출된 시점으로부터 상기 플라즈마 공정을 포함하는 드라이 에칭에 소정 시간 더 노출된다.
이 경우, 상기 산화물 반도체 패턴(도 8e의 209)은 상기 플라즈마 환경에 노출됨에 의해 원자간의 결합 끊어져 그 내부의 산소 원자가 외부로 빠져 나오게 됨으로써 도전 특성이 향상된 도체화영역(210b, 210c)을 이루게 된다.
이때, 상기 게이트 절연막(215)과 게이트 전극(220)이 이의 상부에 형성됨으로써 드라이 에칭 진행 시 플라즈마 환경에 노출되지 않은 산화물 반도체층(210) 영역은 채널이 형성되는 액티브영역(210a)을 이룬다.
따라서, 상기 드라이 에칭 공정이 완료된 상태에서 상기 산화물 반도체 패턴(도 8e의 209)에 있어 그 중앙부는 여전히 도체화되지 않고 채널이 형성되는 액티브영역(210a)을 이루며, 이러한 액티브영역(210a) 외측에 위치하는 부분은 도체화영역(210b, 210c)을 이룬다.
이렇게 액티브영역(210a) 및 도체화영역(210b, 210c)으로 영역이 구분되는 반도체 패턴(도 8e의 209)은 산화물 반도체층(210)을 이루게 된다.
한편, 이러한 진행에 의해 상기 산화물 반도체층(210) 중 일 도체화영역(210b, 210c)은 상기 버퍼층(207)에 구비된 제 1 콘택홀(208)을 통해 상기 차광패턴(203)과 접촉한 상태를 이루게 되며, 상기 액티브영역(210a)은 상기 차광패턴(203)과 완전 중첩된 상태를 이루는 것이 특징이다.
다음, 도 8g에 도시한 바와 같이, 상기 게이트 전극(220)과 게이트 배선(미도시) 및 도체화영역(210b, 210c) 위로 상기 기판(201) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)를 증착하여 층간절연막(225)을 형성한다.
이후, 상기 층간절연막(225)을 마스크 공정을 진행하여 패터닝함으로써 각 소자영역(TrA)에서 상기 게이트 전극(220)의 양측에 위치하는 도체화영역(210b, 210c)을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀(228, 229)을 형성한다.
다음, 도 8h에 도시한 바와 같이, 상기 제 1 및 제 2 반도체층 콘택홀(228, 229)을 갖는 층간절연막(225) 위로 저저항 금속물질 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo) 및 몰리브덴 합금(MoTi) 중 하나 또는 둘 이상의 물질을 전면에 증착하여 단일층 또는 다중층 구조의 제 2 금속층(미도시)을 형성한다.
이후, 상기 제 2 금속층(미도시)을 마스크 공정을 진행하여 패터닝함으로써 각 소자영역(TrA)에 있어서는 상기 제 1 반도체층 콘택홀(228)을 통해 상기 도체화영역(210b)과 접촉하는 소스 전극(233) 및 상기 소스 전극(233)과 이격하며 상기 제 2 반도체층 콘택홀(229)을 통해 상기 도체화영역(210c)과 접촉하며 게이트 전극(220) 및 산화물 반도체층(210)과 중첩하는 드레인 전극(236)을 형성하고, 동시에 상기 층간절연막(225) 위로 상기 게이트 배선(미도시)과 교차하여 상기 화소영역(P)을 정의하는 데이터 배선(미도시)을 형성한다.
이때, 상기 드레인 전극(236)은 게이트 전극(220) 및 산화물 반도체층(210)의 일부와 중첩되도록 형성할 수 도 있다.
또한, 도면에 나타낸 바와 달리 상기 소스 전극(233)은 상기 제 1 반도체층 콘택홀(228)을 통해 상기 도체화영역(210b)과 접촉하며 게이트 전극(220) 및 산화물 반도체층(210)과 중첩하도록 형성하고, 상기 드레인 전극(236)은 상기 소스 전극(233)과 이격하며 상기 제 2 반도체층 콘택홀(229)을 통해 상기 도체화영역(210c)과 접촉하도록 형성할 수도 있다.
한편, 소자영역(TrA)에 순차 적층된 상기 산화물 반도체층(210)과, 게이트 절연막(215)과, 게이트 전극(220)과, 제 1 및 제 2 반도체층 콘택홀(228, 229)이 구비된 층간절연막(225)과, 서로 이격하며 상기 산화물 반도체층(210)과 제 1 및 제 2 반도체층 콘택홀(228, 229)을 통해 접촉하는 소스 및 드레인 전극(233, 236)은 박막트랜지스터(Tr)를 이룬다.
한편, 상기 소스 전극(233)과 데이터 배선(미도시)은 어레이 기판(201)의 용도 또는 최종적으로 상기 소자영역(TrA)에 형성되는 박막트랜지스터(Tr)의 역할에 따라 서로 연결된 구성을 이룰 수도 있으며, 또는 이격된 상태를 이룰 수도 있다.
나아가 상기 제 2 금속층(미도시)을 패터닝하는 공정 진행 시 상기 데이터 배선(미도시)과 나란하게 이격하는 전원배선(미도시)을 더욱 형성할 수도 있다.
다음, 도 8i에 도시한 바와 같이, 상기 소스 및 드레인 전극(233, 236)과 데이터 배선(미도시) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 증착하거나, 또는 유기절연물질 예를들면 벤조사이클로부텐 또는 포토아크릴을 도포하여 상기 기판(201) 전면에 보호층(240)을 형성함으로써 본 발명의 실시예에 따른 어레이 기판(201)을 완성한다.
이후 도면에 나타내지 않았지만, 상기 보호층(240)을 마스크 공정을 진행하여 패터닝함으로써 각 소자영역(TrA)에 있어 상기 박막트랜지스터(Tr)의 드레인 전극(236)을 노출시키는 드레인 콘택홀(미도시)을 형성하고, 이후 상기 드레인 콘택홀(미도시)이 구비된 보호층(240) 위로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)를 증착하여 투명 도전성 물질층(미도시)을 형성한 후, 이에 대해 마스크 공정을 진행하여 패터닝함으로써 각 화소영역(P)에 상기 드레인 콘택홀(미도시)을 통해 상기 드레인 전극(236)과 접촉하는 화소전극(미도시)을 더욱 형성할 수도 있다.
본 발명은 상기한 실시예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.
101 : 어레이 기판
103 : 차광패턴
108 : 제 1 콘택홀
110 : 산화물 반도체층
110a : 액티브영역
110b, 110c : 도체화영역
120 : 게이트 전극
128, 129 : 제 1 및 제 2 반도체층 콘택홀
133 : 소스 전극
136 : 드레인 전극
103 : 차광패턴
108 : 제 1 콘택홀
110 : 산화물 반도체층
110a : 액티브영역
110b, 110c : 도체화영역
120 : 게이트 전극
128, 129 : 제 1 및 제 2 반도체층 콘택홀
133 : 소스 전극
136 : 드레인 전극
Claims (13)
- 소자영역을 포함하는 다수의 화소영역이 정의된 기판 상의 상기 각 소자영역에 구비된 차광패턴과;
상기 차광패턴 위로 상기 기판 전면에 형성되며 상기 차광패턴의 일 끝단을 노출시키는 제 1 콘택홀이 구비된 버퍼층과;
상기 버퍼층 위로 상기 차광패턴과 중첩하며 형성되며 상기 제 1 콘택홀을 통해 상기 차광패턴과 접촉하는 산화물 반도체층과;
상기 산화물 반도체층 위로 순차 적층 형성된 게이트 절연막 및 게이트 전극과;
상기 게이트 전극 위로 상기 기판 전면에 형성되며 상기 게이트 전극 양측에 위치하는 상기 산화물 반도체층의 양 끝단을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀이 구비된 층간절연막과;
상기 층간절연막 위로 상기 제 1 및 제 2 반도체층 콘택홀을 통해 상기 산화물 반도체층과 각각 접촉하며, 서로 이격하며 형성된 소스 전극 및 드레인 전극
을 포함하며, 상기 제 1 또는 제 2 반도체층 콘택홀 중 어느 하나와 상기 제 1 콘택홀과는 중첩 형성된 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 소스 전극 또는 드레인 전극은 상기 게이트 전극 및 산화물 반도체층과 중첩하며 형성된 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 차광패턴은 반도체 물질 또는 금속물질로 이루어짐으로써 도전 특성을 갖는 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 산화물 반도체층은, 상기 게이트 전극과 중첩하는 액티브영역과, 상기 게이트 전극 양측으로 각각 노출된 도체화영역으로 구성된 것이 특징인 어레이 기판.
- 제 4 항에 있어서,
상기 도체화영역은 내부의 산소가 빠져나가 도전특성이 상기 액티브영역 대비 향상된 것이 특징인 어레이 기판.
- 제 1 항에 있어서,
상기 버퍼층 위로 상기 게이트 절연막을 개재하여 일 방향으로 연장하며 형성된 게이트 배선과;
상기 층간절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하며 형성된 데이터 배선을 더 포함하는 어레이 기판.
- 소자영역을 포함하는 다수의 화소영역이 정의된 기판 상의 상기 각 소자영역에 차광패턴을 형성하는 단계와;
상기 차광패턴 위로 상기 기판 전면에 상기 차광패턴의 일 끝단을 노출시키는 제 1 콘택홀이 구비된 버퍼층을 형성하는 단계와;
상기 버퍼층 위로 상기 차광패턴과 중첩하며 상기 제 1 콘택홀을 통해 상기 차광패턴과 접촉하는 산화물 반도체층을 형성하는 단계와;
상기 산화물 반도체층 위로 순차 적층된 게이트 절연막 및 게이트 전극을 형성하고, 동시에 상기 게이트 전극 외측으로 노출된 산화물 반도체층 부분을 도체화함으로써 도체화영역을 이루도록 하는 단계와;
상기 게이트 전극 위로 상기 기판 전면에 형성되며 상기 게이트 전극 양측에 위치하는 상기 도체화영역의 양 끝단을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀이 구비된 층간절연막을 형성하는 단계와;
상기 층간절연막 위로 상기 제 1 및 제 2 반도체층 콘택홀을 통해 상기 도체화영역과 각각 접촉하며 서로 이격하는 소스 전극 및 드레인 전극을 형성하는 단계
를 포함하며, 상기 제 1 또는 제 2 반도체층 콘택홀 중 어느 하나와 상기 제 1 콘택홀이 중첩되도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
- 제 7 항에 있어서,
상기 소스 전극 또는 상기 드레인 전극은 상기 게이트 전극 및 산화물 반도체층과 중첩되도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
- 제 7 항에 있어서,
상기 차광패턴은 상기 기판 전면에 반도체 물질 또는 금속물질을 증착하고 패터닝함으로써 도전 특성을 갖도록 형성하는 것이 특징인 어레이 기판의 제조 방법.
- 제 7 항에 있어서,
상기 산화물 반도체층 위로 순차 적층된 게이트 절연막 및 게이트 전극을 형성하고, 동시에 상기 게이트 전극 외측으로 노출된 산화물 반도체층 부분을 도체화함으로써 도체화영역을 이루도록 하는 단계는,
상기 산화물 반도체층 위로 상기 기판 전면에 무기절연물질로 이루어진 게이트 절연 물질층을 형성하는 단계와;
상기 게이트 절연 물질층 위로 상기 기판 전면에 제 1 금속층을 형성하는 단계와;
상기 제 1 금속층을 패터닝하여 상기 게이트 절연 물질층 위로 상기 게이트 전극을 형성하는 단계와;
상기 게이트 전극 외측으로 노출된 상기 게이트 절연 물질층에 대해 플라즈마 현상을 이용한 드라이 에칭을 진행함으로써 상기 게이트 절연 물질층을 제거하여 상기 게이트 전극 하부로 게이트 절연막을 형성하는 단계와;
상기 게이트 절연 물질층이 제거됨으로써 노출되는 상가 산화물 반도체층이 상기 드라이 에칭의 플라즈마에 노출되도록 하여 내부의 산소가 빠져나오도록 함으로써 상기 도체화영역을 이루도록 하는 단계
를 포함하는 어레이 기판의 제조 방법.
- 제 10 항에 있어서,
상기 드라이 에칭은 반응가스로 플루오르(F) 계열 원소를 포함하는 기체와 불활성 기체를 포함하는 것이 특징인 어레이 기판의 제조 방법.
- 제 11 항에 있어서,
상기 플루오르(F) 계열 원소를 포함하는 기체는 육불화황(SF6), 사불화탄소(CF4), 삼불화질소(NF3) 중 어느 하나 이며,
상기 불활성 기체는 헬륨(He) 또는 아르곤(Ar)인 것이 특징인 어레이 기판의 제조 방법.
- 제 7 항에 있어서,
상기 버퍼층 위로 상기 게이트 절연막을 개재하여 일 방향으로 연장하는 게이트 배선을 형성하는 단계와;
상기 층간절연막 위로 상기 게이트 배선과 교차하여 상기 화소영역을 정의하는 데이터 배선을 형성하는 단계를 더 포함하는 어레이 기판의 제조 방법.
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20180078427A (ko) * | 2016-12-29 | 2018-07-10 | 엘지디스플레이 주식회사 | 표시장치 및 이의 제조방법 |
| US10283529B2 (en) | 2015-12-21 | 2019-05-07 | Samsung Display Co., Ltd. | Method of manufacturing thin-film transistor, thin-film transistor substrate, and flat panel display apparatus |
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2014
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| Publication number | Publication date |
|---|---|
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