KR102291894B1 - 산화물 반도체를 포함하는 박막 트랜지스터 기판 - Google Patents
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Abstract
본 발명은 외부 광에 의한 구동 박막 트랜지스터의 반도체 특성 저하를 방지하도록 구동 박막 트랜지스터는 버튼 게이트로 형성하고 스위칭 박막 트랜지스터는 탑 게이트로 형성함에 있어 제조공정을 단순화 하는 박막 트랜지스터 기판에 관한 것이다. 본 발명에 의한 박막 트랜지스터 기판은, 스위칭 박막 트랜지스터 영역 및 구동 박막 트랜지스터 영역을 포함하는 기판; 상기 기판상에 형성된 버퍼층; 상기 스위칭 박막 트랜지스터 영역 및 상기 구동 박막 트랜지스터 영역에 각각 형성된 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터; 상기 기판 전체에 형성된 페시베이션막; 상기 페시베이션막 상에 형성된 화소전극을 포함하며, 상기 구동 박막 트랜지스터는 상기 구동 박막 트랜지스터 영역의 상기 기판 상에 형성된 제1 게이트전극과, 상기 구동 박막 트랜지스터 영역의 상기 버퍼층 상에 형성된 액티브층과, 상기 액티브층 상에 형성된 에칭스톱퍼와, 상기 기판 전체에 걸쳐 형성된 제2절연막과, 상기 제2절연막 상에 형성된 소스전극 및 드레인전극을 포함하며, 상기 스위칭 박막 트랜지스터는 상기 스위칭 박막 트랜지스터 영역의 상기 버퍼층 상에 형성된 액티브층과, 상기 액티브층 상에 형성된 제1절연막과, 상기 제1절연막 상에 형성된 게이트절연막과, 상기 게이트절연막 상에 형성된 제2게이트전극과, 상기 제2절연막 위에 형성된 소스전극 및 드레인전극을 포함하며, 상기 화소전극은 상기 구동 박막 트랜지스터의 드레인전극과 연결되는 것을 특징으로 한다.
Description
본 발명은 산화물 반도체를 포함하는 유기전계발광 표시장치(Organic Light Emitting Diode Display: OLED)와 같은 평판 표시장치용 박막 트랜지스터 기판에 관한 것이다. 특히, 본 발명은 스위칭 박막트랜지스터와 구동 박막 트랜지스터의 구조를 달리하여 소자의 광신뢰성을 향상하고 제조 공정을 단순화 할 수 있는 표시장치용 박막 트랜지스터 기판에 관한 것이다.
표시장치 분야는 부피가 큰 음극선관(Cathode Ray Tube: CRT)을 대체하는, 얇고 가벼우며 대면적이 가능한 평판 표시장치(Flat Panel Display Device: FPD)로 급속히 변화해 왔다. 평판 표시장치에는 액정표시장치(Liquid Crystal Display Device: LCD), 플라즈마 디스플레이 패널(Plasma Display Panel: PDP), 그리고 전기영동 표시장치(Electrophoretic Display Device: ED) 등이 있다.
또 다른 예로 전계발광 표시장치가 있다. 전계발광 표시장치는 발광층의 재료에 따라 무기 전계발광 표시장치와 유기발광 다이오드 표시장치로 대별되며, 스스로 발광하는 자발광 소자로서 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 특히, 에너지 효율이 우수한 유기발광 다이오드의 특징을 이용한 유기발광 다이오드 표시장치(Organic Light Emitting Diode display: OLEDD)에는 패시브 매트릭스 타입의 유기발광 다이오드 표시장치(Passive Matrix type Organic Light Emitting Diode display, PMOLED)와 액티브 매트릭스 타입의 유기발광 다이오드 표시장치(Active Matrix type Organic Light Emitting Diode display, AMOLED)로 대별된다.
일반적인 유기 전계 발광소자는 수동 매트릭스(passive matrix) 방식 또는 스위칭 소자로써 TFT를 이용하는 능동 매트릭스(active matrix) 방식의 표시소자로 나뉘어진다. 이 중 상기 능동 매트릭스 방식은 능동소자인 TFT를 선택적으로 턴-온(turn on)시켜 화소를 선택하고 스토리지 커패시터(storage capacitor)에 유지되는 전압으로 화소의 발광을 유지한다.
도 1은 일반적인 유기 전계 발광소자에 있어, 하나의 화소에 대한 등가 회로도로써, 능동 매트릭스 방식의 유기 전계 발광소자에 있어, 일반적인 2TIC(2개의 트랜지스터와 1개의 커패시터를 포함)의 화소에 대한 등가 회로도를 나타내고 있다.
도 1을 참조하면, 능동 매트릭스 방식의 유기 전계 발광소자의 화소는 유기발광다이오드(OLED), 서로 교차하는 데이터 라인(DL)과 게이트 라인(GL), 스위칭 TFT(ST), 구동 TFT(DT) 및 스토리지 커패시터(Cst)를 구비한다.
이때, 상기 스위칭 TFT(ST)는 게이트 라인(GL)으로부터의 스캔펄스에 응답하여 턴-온 됨으로써 자신의 소스 전극과 드레인 전극 사이의 전류패스를 도통시킨다. 상기 스위칭 TFT(ST)는 온-타임 기간 동안 데이터 라인(DL)으로부터의 데이터 전압은 스위칭 TFT(ST)의 소스 전극과 드레인 전극을 경유하여 구동 TFT(DR)의 게이트 전극과 스토리지 커패시터(Cst)에 인가된다.
이때, 상기 구동 TFT(DT)는 자신의 게이트 전극에 인가되는 데이터 전압에 따라 상기 유기발광다이오드(OLED)에 흐르는 전류를 제어한다. 그리고, 스토리지 커패시터(Cst)는 데이터 전압과 저전위 전원전압(VSS) 사이의 전압을 저장한 후, 한 프레임 기간 동안 일정하게 유지시킨다.
이러한 유기전계 발광 소자는 게이트의 위치에 따라 탑 게이트(Top Gate)와 버튼 게이트(Bottom Gate)타입으로 나눌 수 있는데 높은 해상도를 갖기 위해서 개구부의 면적 확보에 대한 관심이 높아 지면서 고해상도의 유기 전계 발광 표시장치는 게이트가 반도체 소자 위에 형성되는 탑 게이트(Top Gate)구조를 이용하고 있다.
도 2는 일반적인 유기전계 발광 소자의 탑 게이트(Top Gate) 타입의 단면도 이다. 기판(100)상에 베리어층(110)과 버퍼층(120)이 형성되고 상기 버퍼층(120)상에 반도체 소자(130)를 형성한다. 이후 게이트 절연막(140) 및 게이트전극(150)을 상기 반도체 소자(130) 위에 형성한 뒤 기판 전체에 절연막(160)을 증착한다. 이후, 상기 반도체 소자(130)와 소스전극 및 드레인 전극을 전기적으로 연결하기 위한 홀을 형성한 뒤 소스전극 및 드레인전극(170)을 형성한다. 이후 패시베이션층(180)을 증착하고 구동 TFT(DT)의 드레인전극과 화소전극을 전기적으로 연결하기 위한 홀을 형성한 뒤, 화소전극(190)을 형성한다. 이러한 탑 게이트(Top Gate)타입의 스위칭TFT와 구동 TFT에서 반도체 소자(130)를 산화물 반도체로 사용하는 경우 하부에서 입사되는 빛에 의해 소자의 특성이 변하게 된다.
도 3은 산화물 반도체로 이뤄진 일반적인 탑 게이트(Top Gate) TFT 소자의 빛에 의한 소자 특성 변화를 보여주는 그래프이다. 도 3는 산화물 반도체에 빛이 입사 되었을 때 최초 Vth(A)와 3600sec의 시간이 지난 후 Vth(A')를 측정한 그래프 이다. 그래프를 보면 최조 Vth(A) 대비 3600sec의 시간이 지난 후 Vth(A')가 -12V 이동 한 것을 확인 할 수 있다.
이러한 Vth의 이동이 픽셀 전극과 전기적으로 연결되어 있는 구동TFT에서 발생되는 경우 패널 전체의 화면 구동 불량을 야기한다.
본 발명의 목적은 상기 종래 기술의 문제점들을 해결하고자 안출 된 발명으로써, 광에 의한 Vth 변화에 의한 패널의 구동 불량을 야기하는 구동TFT는 버튼 게이트(bottom Gate)로 형성하고 스위칭 TFT는 탑 게이트로(Top Gate)로 형성함으로써, 광 신뢰성을 향상 시키고 제조 공정을 단순화 하는 박막 트랜지스터 기판을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 박막 트랜지스터 기판은 스위칭 박막 트랜지스터 영역 및 구동 박막 트랜지스터 영역을 포함하는 기판; 상기 기판상에 형성된 버퍼층; 상기 스위칭 박막 트랜지스터 영역 및 상기 구동 박막 트랜지스터 영역에 각각 형성된 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터; 상기 기판 전체에 형성된 페시베이션막; 상기 페시베이션막 상에 형성된 화소전극을 포함하며, 상기 구동 박막 트랜지스터는 상기 구동 박막 트랜지스터 영역의 상기 기판 상에 형성된 제1 게이트전극과, 상기 구동 박막 트랜지스터 영역의 상기 버퍼층 상에 형성된 액티브층과, 상기 액티브층 상에 형성된 에칭스톱퍼와, 상기 기판 전체에 걸쳐 형성된 제2절연막과, 상기 제2절연막 상에 형성된 소스전극 및 드레인전극을 포함하며, 상기 스위칭 박막 트랜지스터는 상기 스위칭 박막 트랜지스터 영역의 상기 버퍼층 상에 형성된 액티브층과, 상기 액티브층 상에 형성된 제1절연막과, 상기 제1절연막 상에 형성된 게이트절연막과, 상기 게이트절연막 상에 형성된 제2게이트전극과, 상기 제2절연막 위에 형성된 소스전극 및 드레인전극을 포함하며, 상기 화소전극은 상기 구동 박막 트랜지스터의 드레인전극과 연결되며, 상기 기판과 버퍼층 상에 베리어 층을 더 포함 하고 상기 제1 절연막과 상기 에칭스톱퍼는 동일 물질로 동시에 형성되며 상기 제1 절연막과 상기 에칭스톱퍼는 AlOx로 이뤄지고 상기 게이트 절연막은 SiO2 또는 TaOx로 이뤄지고 상기 스위칭 박막 트랜지스터의 액티브층 하부에 형성된 광차단막을 더 포함하며 상기 광차단막은 상기 제1 게이트 전극과 동일 물질로 동시에 이뤄지고 상기 광 차단 막은 스위칭 박막 트랜지스터의 소스 전극과 전기적으로 연결되거나 상기 광 차단 막은 스위칭 박막 트랜지스터의 게이트 배선과 전기적으로 연결되는 것을 포함한다
본 발명에 의한 박막 트랜지스터 기판은, 스위칭 박막 트랜지스터는 탑 게이트 타입으로 형성하고 구동 박막 트랜지스터는 버튼 게이트 타입으로 형성하여 구동 박막 트랜지스터의 광 신뢰성을 향상하면서 제조 공정을 단순화 할 수 있다. 또한 추가적으로 탑게이트와 버튼 게이트를 한 소자에 동시 구현 하여 더블 게이트로 형성해 전류 구동 능력을 증가 시킬 수 있다.
도 1은 일반적인 유기전계 발광표시 장치 화소의 등가회로.
도 2는 종래 기술에 의한 박막 트랜지스터 어레이 기판을 개략적으로 도시한 단면도,
도 3은 종래 기술에 의한 박막 트랜지스터 어레이 기판의 광 유입에 따른 Vth그래프.
도 4은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판을 개략적으로 도시한 단면도.
도 5는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판을 개략적으로 도시한 단면도.
도 6은 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판을 개략적으로 도시한 단면도.
도 7a 내지 7i은 도 4에 도시된 제 1 실시예에 따르는 박막 트랜지스터 어레이 기판의 제조공정을 도시한 단면도.
도 8a 내지 8d는 도 5에 도시된 제 2 실시예에 따르는 박막 트랜지스터 어레이 기판의 제조공정을 도시한 단면도.
도 9a 내지 9d는 도 6에 도시된 제 3 실시예에 따르는 박막 트랜지스터 어레이 기판의 제조공정을 도시한 단면도.
도 2는 종래 기술에 의한 박막 트랜지스터 어레이 기판을 개략적으로 도시한 단면도,
도 3은 종래 기술에 의한 박막 트랜지스터 어레이 기판의 광 유입에 따른 Vth그래프.
도 4은 본 발명의 제 1 실시예에 따른 박막 트랜지스터 어레이 기판을 개략적으로 도시한 단면도.
도 5는 본 발명의 제 2 실시예에 따른 박막 트랜지스터 어레이 기판을 개략적으로 도시한 단면도.
도 6은 본 발명의 제 3 실시예에 따른 박막 트랜지스터 어레이 기판을 개략적으로 도시한 단면도.
도 7a 내지 7i은 도 4에 도시된 제 1 실시예에 따르는 박막 트랜지스터 어레이 기판의 제조공정을 도시한 단면도.
도 8a 내지 8d는 도 5에 도시된 제 2 실시예에 따르는 박막 트랜지스터 어레이 기판의 제조공정을 도시한 단면도.
도 9a 내지 9d는 도 6에 도시된 제 3 실시예에 따르는 박막 트랜지스터 어레이 기판의 제조공정을 도시한 단면도.
이하, 첨부한 도면을 참조하여, 본 발명의 바람직한 실시 예를 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기술 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.
본 발명은 액정 표시장치, 유기발광 다이오드 표시장치 및 전기영동 표시장치와 같은 평판 표시장치에 사용하는 박막 트랜지스터 기판에 관한 것으로서, 매트릭스 배열을 이루는 다수 개의 화소들과, 각 화소들에 배치된 박막 트랜지스터를 포함한다. 특히, 본 발명은 평판 표시장치의 박막 트랜지스터 기판을 이루는 박막 트랜지스터의 구조에 관한 것이므로, 박막 트랜지스터의 구조를 중심으로 설명한다..
이하, 도 4를 참조하여, 본 발명의 제1 실시 예에 대하여 설명한다. 도 4는 본 발명의 제1 실시 예에 의한 탑 게이트(Top Gate)와 버튼 게이트(Bottom Gate)의 구조를 갖는 박막 트랜지스터 기판을 나타내는 단면도이다.
도 4를 참조하면, 기판(200) 위에 SiNx 또는 SiO2의 단층 또는 다층막의 무기막이나 또는 AlO2나 ZnO 다층 무기막으로 이뤄진 베리어층(210) 및 SiO2, AlOx, SiNx 중 선택된 물질로 버퍼층(230)을 형성하고 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)를 형성함에 있어서, 스위칭 박막 트랜지스터(ST)는 탑 게이트(Top Gate) 타입으로, 구동 박막 트랜지스터(DT)는 버튼 게이트(Bottom Gate)타입으로 형성한다.
구동 박막 트랜지스터(DT)는 상기 베리어층(410)상에 제1 게이트 전극(220)을 형성하고 상기 버퍼층(230)을 기판 전면에 증착한 후 In, Ga, Zn, Al, Sn, Zr, Hf, Cd, Ni, Cu 중 적어도 하나 이상의 금속을 포함하는 산화물 반도체로 이뤄진 액티브층(240)을 형성한다. 상기 제1 게이트 전극(220)은 하부에서 상기 액티브층(240)의 채널영역으로 유입되는 광을 막아주면서 게이트 전극의 역할도 수행 한다. 상기 제1 게이트 전극(220)은 몰리브덴(Mo), 알루미늄(Al) 또는 구리(Cu)의 단층 또는 다층으로 이뤄질 수 있으며, 상기 제1 게이트 전극(220)은 상기 액티브층(240)의 채널영역과 동일한 크기이거나 더 클 수 있다. 또한 상기 액티브층(240) 상에 제1 절연막(250)을 형성하여 스위칭 박막 트랜지스터(ST)의 게이트전극 형성 시 상기 액티브층(240)의 채널영역을 보호할 수 있다. 산화물 반도체로 이뤄진 상기 액티브층(240)은 이후 다른 막을 패터닝하기 위한 건식 식각 가스에 의하여 도체화가 되는 특징이 있다. 이러한 상기 액디브층(240) 상부에 절연막을 형성하면 건식 식각 가스가 상기 액티브층(240)과 반응하지 못한다. 상기 절연막으로 인하여 반도체 특성을 유지하는 영역을 채널영역이라 한다.
스위칭 박막 트랜지스터(ST)의 액티브층과 제1 절연막은 구동 박막 트랜지스터(DT)의 액티브층(240) 및 제1 절연막(250)과 동시에 동일 물질로 형성된다. 스위칭 박막 트랜지스터(ST)는 상기 제1 절연막(250)위에 게이트 절연막(261) 및 제2 게이트 전극(271)이 형성되며 상기 제2 게이트 전극(271)은 몰리브덴(Mo), 알루미늄(Al) 또는 구리(Cu)의 단층 또는 다층으로 이뤄질 수 있다. 상기 제1 절연막(250)은 상기 게이트 절연막(261)과 함께 상기 제2 게이트 전극(271)과 상기 액티브층(240) 사이에서 절연막 역할을 한다. 이때, 상기 제1 절연막(250)과 상기 게이트 절연막(261)은 서로 식각 특성이 다른 물질로 증착하여 상기 게이트 절연막(261) 식각 시, 제1 절연막(250)이 식각 되지 않아 구동 박막 트랜지스터(DT) 액티브층(240)의 채널영역을 보호 할 수 있다. 상기 제1 절연막(250)은 AlOx로 이뤄 질수 있고, 상기 게이트 절연막(261)은 SiO2로 이뤄질 수 있다.
상기 액티브층(240), 제1절연막(250), 게이트절연막(261) 및 제2게이트전극(271)이 형성된 버퍼층(230) 상에 절연막(280)을 형성하고 상기 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)의 액티브층(240)에 소스 및 드레인을 컨택하기 위하여 홀을 형성한 뒤, 상기 액티브층(240)과 소스 및 드레인 전극(290)을 연결한다.
이후, 상기 소스 및 드레인 전극(290)을 형성하고 기판 전체에 페시베이션층(300)을 형성한 뒤 상기 구동 박막 트랜지스터(DT)의 드레인전극(290b) 영역에 홀을 형성하여 상기 페시베이션층(300) 상에 형성되는 화소 전극(310)과 상기 드레인전극(290b)을 연결한다.
상기 제2 절연막(280)과 페시베이션층(300)은 SiOx, SiNx, SiOxNy, AlOx, 포함 하며 100
이상 7000
이하로 증착하는 것이 바람직 하다.
이하, 도 5를 참조하여, 본 발명의 제2 실시 예에 대하여 설명한다. 본 발명의 제2 실시 예는, 스위칭 박막 트랜지스터(ST)의 하부에 상기 스위칭 박막 트랜지스터(ST)의 액티브층(440)으로 유입하는 빛을 차단하기 위하여 광 차단막을 더 포함 하는 박막 트랜지스터 기판을 제공한다. 특히, 제2 실시 예에서는 광 차단막을 형성함에 있어서, 기생 캐패시던스의 발생을 방지 하기 위해 상기 스위칭 박막 트랜지스터(ST)의 소스전극(490a)와 연결하는 구조를 제공한다. 도 5는 본 발명의 제2 실시 예에 의한 광 차단막을 더 구비한 탑 게이트(Top Gate)와 버튼 게이트(Bottom Gate)를 갖는 박막 트랜지스터 기판을 나타내는 단면도이다.
도 5를 참조하면, 기판(400) 위에 SiNx 또는 SiO2의 단층 또는 다층막의 무기막이나 또는 AlO2나 ZnO 다층 무기막으로 이뤄진 베리어층(410) 및 SiO2, AlOx, SiNx 중 선택된 물질로 버퍼층(430)을 형성하고 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)를 형성함에 있어서, 스위칭 박막 트랜지스터(ST)는 탑 게이트(Top Gate) 타입으로, 구동 박막 트랜지스터(DT)는 버튼 게이트(Bottom Gate)타입으로 형성한다.
구동 박막 트랜지스터(DT)는 구동 박막 트랜지스터(DT)는 상기 베리어층(410)상에 제1 게이트 전극(420)을 형성하고 상기 버퍼층(430)을 기판 전면에 증착한 후 In, Ga, Zn, Al, Sn, Zr, Hf, Cd, Ni, Cu 중 적어도 하나 이상의 금속을 포함하는 산화물 반도체로 이뤄진 액티브층(440)을 형성한다. 상기 제1 게이트 전극(420)은 하부에서 상기 액티브층(440)의 채널영역으로 유입되는 광을 막아주면서 게이트 전극의 역할도 수행 한다. 상기 제1 게이트 전극(420a)은 몰리브덴(Mo), 알루미늄(Al) 또는 구리(Cu)의 단층 또는 다층으로 이뤄질 수 있으며, 상기 제1 게이트 전극(420a)은 상기 액티브층(440)의 채널영역과 동일한 크기이거나 더 클 수 있다. 또한 상기 액티브층(440) 상에 제1 절연막(450)을 형성하여 스위칭 박막 트랜지스터(ST)의 게이트전극 형성 시 상기 액티브층(440)의 채널영역을 보호할 수 있다. 산화물 반도체로 이뤄진 상기 액티브층(440)은 이후 다른 막을 패터닝하기 위한 건식 식각 가스에 의하여 도체화가 되는 특징이 있다. 이러한 상기 액디브층(440) 상부에 절연막을 형성하면 건식 식각 가스가 상기 액티브층(440)과 반응하지 못한다. 상기 절연막으로 인하여 반도체 특성을 유지하는 영역을 채널영역이라 한다.
스위칭 박막 트랜지스터(ST)의 광 차단막(420b)은 상기 베리어층(410)상에 형성되며, 상기 제1 게이트전극(420a)와 동일 물질로 동시에 형성된다. 상기 광 차단막(420b)은 상기 스위칭 박막 트랜지스터(ST)의 액티브층(440)의 채널영역과 같거나 넓게 형성될수 있다. 상기 버퍼층(430) 상에 형성되는 액티브층과 제1 절연막은 구동 박막 트랜지스터(DT)의 액티브층(440) 및 제1 절연막(450)과 동시에 동일 물질로 형성된다. 스위칭 박막 트랜지스터(ST)의 상기 제1 절연막(450)위에 게이트 절연막(460) 및 제2 게이트 전극(470)이 형성되며 상기 제2 게이트 전극(470)은 몰리브덴(Mo), 알루미늄(Al) 또는 구리(Cu)의 단층 또는 다층으로 이뤄질 수 있다. 상기 제1 절연막(450)은 상기 게이트 절연막(460)과 함께 상기 제2 게이트 전극(470)과 상기 액티브층(440) 사이에서 절연막 역할을 한다. 이때, 상기 제1 절연막(450)과 상기 게이트 절연막(460)은 서로 식각 특성이 다른 물질로 증착하여 상기 게이트 절연막(460) 식각 시, 제1 절연막(450)이 식각 되지 않아 구동 박막 트랜지스터(DT) 액티브층(440)의 채널영역을 보호 할 수 있다. 상기 제1 절연막(450)은 AlOx로 이뤄 질 수 있고, 상기 게이트 절연막(460)은 SiO2로 이뤄질 수 있다.
상기 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT) 상에 제2 절연막(480)을 형성하고 상기 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)의 액티브층(240)에 소스 및 드레인을 컨택하기 위하여 홀을 형성한 뒤, 상기 액티브층(440)과 소스 및 드레인 전극(490)을 연결한다. 이때, 상기 스위칭 박막 트랜지스터(ST) 하부의 광차단막(420b)과 상기 스위칭 박막 트랜지스터(ST)의 소스전극(490a)을 컨택하는 홀을 더 형성 하여 상기 광차단막(420b)와 상기 소스전극(490a)을 컨택한다. 이러한 상기 소스 및 드레인 전극(490)과 상기 액티브층(440)의 컨택 및 상기 소스전극(490a)과 광차단막(420b)의 컨택을 위한 홀 형성은 하프톤 마스크를 이용하여 동시에 형성 할 수 있다.
이후, 상기 소스 및 드레인 전극(290)과 기판 전체에 페시베이션층(500)을 증착한 뒤 상기 구동 박막 트랜지스터(DT)의 드레인전극(490b) 영역에 홀을 형성하여 상기 페시베이션층(500) 상에 형성되는 화소 전극(510)과 상기 드레인전극(490b)을 연결한다.
상기 제2 절연막(480)과 페시베이션층(500)은 SiOx, SiNx, SiOxNy, AlOx, 포함 하며 100
이상 7000
이하로 증착하는 것이 바람직 하다.
이하, 도 6을 참조하여, 본 발명의 제3 실시 예에 대하여 설명한다. 본 발명의 제3 실시 예는, 스위칭 박막 트랜지스터(ST)의 하부에 상기 스위칭 박막 트랜지스터(ST)의 액티브층(640)으로 유입하는 빛을 차단하기 위하여 광 차단막을 더 포함 하는 박막 트랜지스터 기판을 제공한다. 특히, 제3 실시 예에서는 광 차단막을 형성함에 있어서, 기생 캐패시던스의 발생을 방지 하고 전류 구동 능력을 증가 시키기 위해 상기 스위칭 박막 트랜지스터(ST)의 게이트 배선(671b)과 상기 광 차단막을 연결하는 구조를 제공한다. 도 6는 본 발명의 제3 실시 예에 의한 광 차단막을 더 구비한 탑 게이트(Top Gate)와 버튼 게이트(Bottom Gate)를 갖는 박막 트랜지스터 기판을 나타내는 단면도이다.
도 6를 참조하면, 기판(600) 위에 SiNx 또는 SiO2의 단층 또는 다층막의 무기막이나 또는 AlO2나 ZnO 다층 무기막으로 이뤄진 베리어층(610) 및 SiO2, AlOx, SiNx 중 선택된 물질로 버퍼층(630)을 형성하고 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)를 형성함에 있어서, 스위칭 박막 트랜지스터(ST)는 탑 게이트(Top Gate) 타입으로, 구동 박막 트랜지스터(DT)는 버튼 게이트(Bottom Gate)타입으로 형성한다.
구동 박막 트랜지스터(DT)는 구동 박막 트랜지스터(DT)는 상기 베리어층(610)상에 제1 게이트 전극(620a)을 형성하고 상기 버퍼층(630)을 기판 전면에 증착한 후 In, Ga, Zn, Al, Sn, Zr, Hf, Cd, Ni, Cu 중 적어도 하나 이상의 금속을 포함하는 산화물 반도체로 이뤄진 액티브층(640)을 형성하여 하부에서 상기 액티브층(640)의 채널영역으로 유입되는 광을 막아주면서 게이트 전극의 역할도 수행 한다. 상기 제1 게이트 전극(620a)은 몰리브덴(Mo), 알루미늄(Al) 또는 구리(Cu)의 단층 또는 다층으로 이뤄질 수 있으며, 상기 제1 게이트 전극(620a)은 상기 액티브층(640)의 채널영역과 동일한 크기이거나 더 클 수 있다. 또한 상기 액티브층(640) 상에 제1 절연막(650)을 형성하여 스위칭 박막 트랜지스터(ST)의 게이트전극 형성 시 상기 액티브층(640)의 채널영역을 보호할 수 있다. 산화물 반도체로 이뤄진 상기 액티브층(640)은 이후 다른 막을 패터닝하기 위한 건식 식각 가스에 의하여 도체화가 되는 특징이 있다. 이러한 상기 액디브층(640) 상부에 절연막을 형성하면 건식 식각 가스가 상기 액티브층(640)과 반응하지 못한다. 상기 절연막으로 인하여 반도체 특성을 유지하는 영역을 채널영역이라 한다.
스위칭 박막 트랜지스터(ST)의 광 차단막(620b)은 상기 베리어층(610)상에 형성되며, 상기 제1 게이트전극(620a)와 동일 물질로 동시에 형성된다. 상기 광 차단막(620b)은 상기 스위칭 박막 트랜지스터(ST)의 액티브층(640)의 채널영역과 같거나 넓게 형성될수 있다. 상기 버퍼층(630) 상에 형성되는 액티브층과 제1 절연막은 구동 박막 트랜지스터(DT)의 액티브층(640) 및 제1 절연막(650)과 동시에 동일 물질로 형성된다. 스위칭 박막 트랜지스터(ST)의 상기 제1 절연막(650)위에 게이트 절연막(661) 및 제2 게이트 전극(671)이 형성되며 상기 제2 게이트 전극(671)은 몰리브덴(Mo), 알루미늄(Al) 또는 구리(Cu)의 단층 또는 다층으로 이뤄질 수 있다. 상기 제1 절연막(650)은 상기 게이트 절연막(661)과 함께 상기 제2 게이트 전극(671)과 상기 액티브층(640) 사이에서 절연막 역할을 한다. 이때, 상기 제1 절연막(650)과 상기 게이트 절연막(661)은 서로 식각 특성이 다른 물질로 증착하여 상기 게이트 절연막(661) 식각 시, 제1 절연막(650)이 식각 되지 않아 구동 박막 트랜지스터(DT) 액티브층(640)의 채널영역을 보호 할 수 있다. 상기 제1 절연막(650)은 AlOx로 이뤄 질수 있고, 상기 게이트 절연막(661)은 SiO2로 이뤄질 수 있다.
또한, 상기 스위칭 박막 트랜지스터(ST)의 일측에 이격되어 상기 게이트절연막(661)과 상기 제2 게이트 전극(671a)에서 연장된 게이트절연막(661)과 게이트배선(671b)가 형성된다.
상기 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT) 상에 제2 절연막(680)을 형성하고 상기 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)의 액티브층(640)에 소스 및 드레인을 컨택하기 위하여 홀을 형성한 뒤, 상기 액티브층(640)과 소스 및 드레인 전극(690)을 연결한다. 이때, 상기 스위칭 박막 트랜지스터(ST) 하부의 광차단막(621b)와 상기 스위칭 박막 트랜지스터(ST)의 상기 게이트배선(671b) 컨택하는 홀을 더 형성 하여 상기 광차단막(621b)와 상기 게이트배선(671b)을 컨택한다. 이와 같이 상기 게이트배선(671b)와 상기 광차단막(621b)를 컨택하여 전기적으로 연결하면 더블 게이트(Double Gate)로 구동하여 전류 구동 능역을 증가할 수 있을 뿐 아니라, 스위칭 박막 트랜지스터(ST)의 하부 광 차단 또한 극대화 할 수 있다. 이러한 상기 소스 및 드레인 전극(690)과 상기 액티브층(640)의 컨택 및 상기 게이트배선(670b)과 광차단막(620b)의 컨택을 위한 홀 형성은 하프톤 마스크를 이용하여 동시에 형성 할 수 있다.
이후, 상기 소스 및 드레인 전극(690)과 기판 전체에 페시베이션층(700)을 증착한 뒤 상기 구동 박막 트랜지스터(DT)의 드레인전극(690b) 영역에 홀을 형성하여 상기 페시베이션층(600) 상에 형성되는 화소 전극(710)과 상기 드레인전극(690b)을 연결한다.
상기 제2 절연막(480)과 페시베이션층(500)은 SiOx, SiNx, SiOxNy, AlOx, 포함 하며 100
이상 7000
이하로 증착하는 것이 바람직 하다.
이하, 도 7a 내지 7j를 참조하여, 본 발명의 제1 실시 예에 의한 탑 게이트(Top gate)구조와 버튼 게이트(Bottom)구조를 갖는 박막 트랜지스터 기판을 제조하는 방법을 설명한다. 도 7a 내지 7j는 본 발명의 제1 실시 예에 의한 탑 게이트(Top gate)구조와 버튼 게이트(Bottom)구조를 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.
도 7a는 본 발명의 제1 실시예에 따르는 박막 트랜지스터 기판을 제조하기 위한 제1 마스크 공정을 도시한 단면도 이다.
도 7a를 참조하여, 기판(200) 전면에 베리어층(210)을 증착한다. 상기 베리어층(210)은 SiNx/SiO2 단층 또는 다층 무기막을 사용하며, AlO2나 ZnO 다층 무기막을 이용할 수도 있다. 상기 기판(200)이 플라스틱 기판인 경우 외부에서 침투하는 수분에 취약하기 때문에 상기 베리어층(210)을 이용한다. 유리 기판인 경우 상기 베리어층(210)을 생각할 수 있다. 이후, 상기 베리어층 상에 금속물질과 제1 포토레지스트를 전면 증착한다. 그 후, 제1 마스크를 이용한 포토리소그래피 공정을 수행하여 상기 금속 물질의 일부분을 노출 시키는 제1 포토레지스트 패턴을 형성한다. 제1 포토레지스트 패턴에 의해 노출된 상기 금속 물질을 에칭을 통해 제거한 후, 잔류하는 제1 포토레지스트 패턴을 에싱 하므로써 구동 박막 트랜지스터(DT)의 제1 게이트전극(220)을 형성 한다. 상기 제1 게이트전극(220)은 몰리브덴(Mo), 알루미늄(Al) 또는 구리(Cu)의 단층 또는 다층으로 이뤄질 수 있으며, 구동 박막 트랜지스터(DT)의 액티브층 하부에서 채널영역으로 유입되는 광을 막아주면서 게이트 전극의 역할도 수행 한다. 상기 제1 게이트 전극(220)은 구동 박막 트랜지스터(DT)의 액티브층의 채널영역과 동일한 크기이거나 더 클 수 있다.
도 7b는 본 발명의 제1 실시예에 따르는 박막 트랜지스터 기판을 제조하기 위한 제2 마스크 공정을 도시한 단면도 이다.
도 7b를 참조하면, 제 1마스크 공정을 통해 얻어지는 구조의 전면상에 예를 들면 스퍼터링 공정을 통하여 SiO2, AlOx 또는 SiNx 중 하나의 물질로 이뤄진 버퍼층(230)을 증착한다. 상기 버퍼층(230)은 구동 박막 트랜지스터(DT)에서 게이트전극과 액티브층 사이에서 절연막 역할을 하며, 상기 제1 게이트 전극(220)으로 인해 매끄럽지 못한 기판의 표면을 평탄화할 목적으로 도포한다. 상기 버퍼층(230) 상에 산화물 반도체 물질과 제2 포토레지스트를 전면 증착한다. 그 후, 제2 마스크를 이용한 포토리소그래피 공정을 수행하여 상기 산화물 반도체 물질의 일부분을 노출 시키는 제2 포토레지스트 패턴을 형성한다. 제2 포토레지스트 패턴에 의해 노출된 상기 산화물 반도체 물질을 에칭을 통해 제거한 후, 잔류하는 제2 포토레지스트 패턴을 에싱 하므로써 상기 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)의 액티브층(240)을 형성한다. 상기 액티브층(240)은 In, Ga, Zn, Al, Sn, Zr, Hf, Cd, Ni, Cu 중 적어도 하나 이상의 금속을 포함하는 산화물 반도체로 이뤄지며 건식 식각을 이용하여 형성한다. .
도 7c는 본 발명의 제1 실시예에 따르는 박막 트랜지스터 기판을 제조하기 위한 제3 마스크 공정을 도시한 단면도 이다.
도 72를 참조하면, 제2 마스크 공정을 통해 얻어지는 구조의 전면상에 예를 들면 스퍼터링 공정을 통하여 AlOx 등의 절연물질을 증착한다.(미도시) 이후 제3 포토레지스트를 전면 증착한다. 그 후, 제3 마스크를 이용한 포토리소그래피 공정을 수행하여 상기 절연물질의 일부분을 노출 시키는 제3 포토레지스트 패턴을 형성한다. 제3 포토레지스트 패턴에 의해 노출된 상기 절연물질을 에칭을 통해 제거한 후, 잔류하는 제3 포토레지스트 패턴을 에싱 하므로써 상기 액티브층(240) 상에 제1 절연막(250)을 형성하여 형성하여 스위칭 박막 트랜지스터(ST)의 게이트전극 형성 시 상기 액티브층(240)의 채널영역을 보호할 수 있다. 산화물 반도체로 이뤄진 상기 액티브층(240)은 이후 다른 막을 패터닝하기 위한 건식 식각 가스에 의하여 도체화가 되는 특징이 있다. 이러한 상기 액디브층(240) 상부에 절연막을 형성하면 건식 식각 가스가 상기 액티브층(240)과 반응하지 못한다. 상기 절연막으로 인하여 반도체 특성을 유지하는 영역을 채널영역이라 한다.
도 7d 내지 7e는 본 발명의 제1 실시예에 따르는 박막 트랜지스터 기판을 제조하기 위한 제4 마스크 공정을 도시한 단면도 이다.
도 7d 내지 7e를 참조하면, 제 3마스크 공정을 통해 얻어지는 구조의 전면상에 예를 들면 스퍼터링 공정을 통하여 참고하면 SiO2 또는 TaOx로 이뤄진 절연물질을 증착하고, 이어서 몰리브덴(Mo), 알루미늄(Al) 또는 구리(Cu)의 단층 또는 다층으로 이뤄진 금속막(270)을 증착한다. 이후 제4 포토레지스트를 전면 증착한다. 그 후, 제4 마스크를 이용한 포토리소그래피 공정을 수행하여 상기 절연물질의 일부분을 노출 시키는 제4 포토레지스트 패턴을 형성한다.(미도시) 제4 포토레지스트 패턴에 의해 노출된 상기 금속막(270)을 에칭을 통해 제거한 후, 잔류하는 제4 포토레지스트 패턴을 에싱 하므로써 스위칭 박막 트랜지스터(ST)의 제1 절연막(250) 영역에 상기 제1 절연막(250)보다 같거나 작은 넓이의 제2 게이트전극(271)을 형성한다. 상기 제2 게이트전극(271) 마스크로 이용하여 상기 절연막(260)을 건식 식각하여 스위칭 박막 트랜지스터(ST)의 게이트 절연막(261)을 형성한다. 상기 제1 절연막(250)은 상기 게이트 절연막(261)과 함께 상기 제2 게이트 전극(271)과 상기 액티브층(240) 사이에서 절연막 역할을 한다. 이때, 상기 제1 절연막(250)과 상기 게이트 절연막(261)은 서로 식각 특성이 다르다. 게이트 절연막(261)을 식각하는 가스 F 계열의 식각 가스를 이용하며 SF6, CF4 등의 가스이며 상기 제1 절연막(250)은 Ch 계열의 식각가스인 BCl3 등을 이용하여 식각하므로, 제1 절연막(250)의 식각공정에도 구동 박막 트랜지스터(DT) 액티브층(240)의 채널영역을 보호 할 수 있다.
도7f 내지 7g는 본 발명의 제1 실시예에 따르는 박막 트랜지스터 기판을 제조하기 위한 제5 마스크 공정을 도시한 단면도 이다.
도 7f를 참조하면, 제 4마스크 공정을 통해 얻어지는 구조의 전면상에 예를 들면 스퍼터링 공정을 통해 절연물질을 증착한다. 이후 제5 포토레지스트를 전면 증착한다. 그 후, 제5 마스크를 이용한 포토리소그래피 공정을 수행하여 상기 절연물질의 일부분을 노출 시키는 제5 포토레지스트 패턴을 형성한다. (미도시) 제5 포토레지스트 패턴에 의해 노출된 상기 절연물질을 에칭을 통해 제거한 후, 잔류하는 제5 포토레지스트 패턴을 에싱 하므로써 상기 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT) 상에 제2 절연막(280)을 형성하고 상기 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)의 액티브층(240)에 소스 및 드레인을 컨택하기 위하여 홀을 형성한다. 이후, 몰리브덴(Mo), 알루미늄(Al) 또는 구리(Cu)의 단층 또는 다층으로 이뤄진 금속물질과 제6 포토레지스트를 전면에 증착하여 제6 마스크를 이용한 포토리소그래피 공정을 통해 상기 액티브층(240)과 연결되는 소스 및 드레인 전극(290)을 형성한다.
도7h 내지 7i는 본 발명의 제1 실시예에 따르는 박막 트랜지스터 기판을 제조하기 위한 제7 마스크 공정을 도시한 단면도 이다.
제6 마스크 공정을 통해 얻어지는 구조의 전면상에 예를 들어 스퍼터링 공정을 통해 페시베이션물질을 증착한 뒤 이후 제7 포토레지스트를 전면 증착한다. 그 후, 제7 마스크를 이용한 포토리소그래피 공정을 수행하여 상기 절연물질의 일부분을 노출 시키는 제7 포토레지스트 패턴을 형성한다.(미도시) 제7 포토레지스트 패턴에 의해 노출된 상기 페시베이션물질을 에칭을 통해 제거한 후, 잔류하는 제7 포토레지스트 패턴을 에싱 하므로써 상기 구동 박막 트랜지스터(DT)의 드레인전극(290b) 영역에 홀을 형성된 페시베이션층(300)이 형성된다. 이후, ITO, IZO와 같은 투명 금속물질과 제8 포토레지스트를 전면에 증착한 후, 제8 마스크를 이용한 포토리소그래피 공정을 통해 상기 구동 박막 트랜지스터(DT)의 드레인전극(290b)과 연결되는 화소 전극(310)을 형성할 수 있다.
상기 제2 절연막(280)과 페시베이션층(300)은 SiOx, SiNx, SiOxNy, AlOx, 포함 하며 100이상 7000이하로 증착하는 것이 바람직 하다.
이하, 도 8a 내지 8c를 참조하여, 본 발명의 제2 실시 예에 의한 탑 게이트(Top gate)구조와 버튼 게이트(Bottom)구조를 갖는 박막 트랜지스터 기판을 제조하는 방법을 설명한다. 도 8a 내지 8c는 본 발명의 제2 실시 예에 의한 탑 게이트(Top gate)구조와 버튼 게이트(Bottom)구조를 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.
본 발명의 실시예 2의 공정 또한 본 발명의 실시예 1의 공정과 큰 차이가 없는 바, 동일 공정인 경우 자세한 사항은 생략 한다.
도 8a 내지 8b를 참조하면, 기판(400)위에 베리어층(410)을 증착한 뒤 제1 마스크를 이용한 포토리소그래피 공정을 통해 구동 박막 트랜지스터(DT)의 제1 게이트전극(420a)과 스위칭 박막 트랜지스터(ST)영역에 광 차단막 역할을 위한 광차단층(420b)와 형성한다. 상기 제1 게이트전극(420a)과 광차단층(420b)는 동시에 형성 되며, 몰리브덴(Mo), 알루미늄(Al) 또는 구리(Cu)의 단층 또는 다층으로 이뤄질 수 있다. 이후 도 8b와 같이 버퍼층(430)을 증착한 뒤 제2 마스크를 이용한 포토리소그래피 공정과 제3 마스크를 이용한 포토리소그래피 공정을 통해 액티브층(440)과 제1 절연막(450)을 형성한다. 이어서, 스위칭 박막 트랜지스터(ST)의 제4 마스크를 이용한 포토리소그래피 게이트 절연막(460)과 제2 게이트전극(470)을 형성 한 후, 제4마스크 공정을 통해 얻어지는 구조의 전면상에 제2 절연층(480)을 증착한다.
이후 도8c를 참조하여, 이후 제2 절연층(480) 상에 제5 포토레지스트를 전면 증착한다. 그 후, 제5 마스크를 이용한 포토리소그래피 공정을 수행한다. 이때 제5 마스크는 하프톤 마스크이다. 상기 제2 절연층(480)의 일부분을 노출 시키는 제5 포토레지스트 패턴을 형성한다. (미도시) 제5 포토레지스트 패턴에 의해 노출된 상기 절연물질을 에칭을 통해 제거된다, 이후, 잔류하는 제5 포토레지스트 패턴을 에싱 하므로써 상기 스위칭 박막 트랜지스터(ST)와 구동 박막 트랜지스터(DT)의 액티브층(440)과 소스 드레인을 연결하기 위한 제1 개구부(480h)와 상기 광차단층(420b)와 소스전극(490a)를 연결하기 위한 제2 개구부(480h')를 갖는 제2 절연막(480) 형성한다. 이후 제6 마스크를 이용한 포토리소그래피 공정을 통해 소스 및 드레인 전극(490)을 형성하고 제7 마스크를 이용한 포토리소그래피 공정 및 제8 마스크를 이용한 포토리소그래피 공정을 통해 페시베이션층(500) 및 구동 박막 트랜지스터(DT)의 드레인 전극(490b)와 연결되는 화소전극(510)을 형성한다. 상기 스위칭 박막 트랜지스터(ST)의 소스전극(490a)와 광차단층(420b)를 연결하는 것은 금속으로 형성되는 광차단층(420b)으로 인한 스위칭 박막 트랜지스터(ST)영역의 발생하는 기생 용량(Parasitic Capacitance)를 방지 하기 위함이다.
이하, 도 9a 내지 9d를 참조하여, 본 발명의 제3 실시 예에 의한 탑 게이트(Top gate)구조와 버튼 게이트(Bottom)구조를 갖는 박막 트랜지스터 기판을 제조하는 방법을 설명한다. 도 9a 내지 9d는 본 발명의 제2 실시 예에 의한 탑 게이트(Top gate)구조와 버튼 게이트(Bottom)구조를 갖는 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.
본 발명의 실시예 3의 공정 또한 본 발명의 실시예 1의 공정과 큰 차이가 없는 바, 동일 공정인 경우 자세한 사항은 생략 한다.
도 9a를 참조하면, 기판(600)위에 베리어층(610)을 증착한 뒤 제1 마스크를 이용한 포토리소그래피 공정을 통해 구동 박막 트랜지스터(DT)의 제1 게이트전극(620a)과 스위칭 박막 트랜지스터(ST)영역에 광 차단막 역할을 위한 광차단층(620b)와 형성한다. 상기 제1 게이트전극(620a)과 광차단층(620b)는 동시에 형성 되며, 몰리브덴(Mo), 알루미늄(Al) 또는 구리(Cu)의 단층 또는 다층으로 이뤄질 수 있다.
이후 도 9b를 참조하여 같이 제1 마스크를 통해 얻어지는 구조의 전면상에 버퍼층(630)을 증착한 뒤 제2 마스크 이용한 포토리소그래피 공정 및 제3 마스크 이용한 포토리소그래피 공정을 통해 액티브(640)과 제1 절연막(650)을 형성한다. 상기 제1 절연막(650) 및 기판 상에 게이트절연막(660) 및 게이트 전극과 게이트 배선을 위한 금속막(670)이 순차적으로 증착된 후 제4 포토레지스트를 전면 증착한다. 그 후, 제4 마스크를 이용한 포토리소그래피 공정을 수행한다. 상기 금속막(670)의 일부분을 노출 시키는 제4 포토레지스트 패턴을 형성한다. (미도시) 제4 포토레지스트 패턴에 의해 노출된 상기 절연물질을 에칭을 통해 제거된다, 이후, 잔류하는 제4 포토레지스트 패턴을 에싱 하므로써 스위칭 박막 트랜지스터(ST)의 게이트전극(671a)와 게이트배선(671b)를 형성한다. 이후 상기 게이트전극(671a)와 게이트배선(671b)을 마스크로 이용하여 건식 식각을 통해 게이트 절연막(661)을 형성 한다.
도 9c를 참고하여 제4 마스크 공정을 통해 얻어지는 구조의 전면상에 예를 들면 스퍼터링 공정을 통해 절연막을 증착한다. 상기 절연막 제5 포토레지스트를 전면 증착한다. 그 후, 제5 마스크를 이용한 포토리소그래피 공정을 수행한다. 이때 제5 마스크는 하프톤 마스크이다. 상기 절연막의 일부분을 노출 시키는 제5 포토레지스트 패턴을 형성한다. (미도시) 제5 포토레지스트 패턴에 의해 노출된 상기 절연물질을 에칭을 통해 제거된다, 이후, 잔류하는 제5 포토레지스트 패턴을 에싱 하므로써 상기 스위칭 박막 트랜지스터(ST) 및 구동 박막 트랜지스터(DT)의 액티브층(640)과 소스 및 드레인을 연결하기 위한 개구부(680h)와 상기 광차단층(620b)와 상기 스위칭트랜지스터(ST)의 게이트배선(671b)를 연결하기 위한 개구부(680h')를 형성한다.
이어서, 도 9d를 참고하여 제6 마스크를 이용한 포토리소그래피 공정을 통해 소스 및 드레인 전극(690)을 형성하고 제7 마스크를 이용한 포토리소그래피 공정 및 제8 마스크를 이용한 포토리소그래피 공정을 통해 페시베이션층(700) 및 구동 박막 트랜지스터(DT)의 드레인 전극(790b)와 연결되는 화소전극(710)을 형성한다. 상기 스위칭 박막 트랜지스터(ST)의 게이트 배선(671b)와 광차단층(720b)를 연결하는 것은 금속으로 형성되는 광차단층(720b)으로 인한 스위칭 박막 트랜지스터(ST)영역의 발생하는 기생 용량(Parasitic Capacitance)를 방지 하고 스위칭 박막 트랜지스터(ST)를 제2 게이트 전극(671a)와 더불어 광차단층(720b)을 또 하나의 게이트 전극으로 활용 하여 스위칭 박막 트랜지스터(ST)를 더블 게이트(Double Gate)로 구동한다. 더블 게이트(Double Gate)로 스위칭 박막 트랜지스터(ST)의 구동 능력을 증가 시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
DL: 데이터라인
GL: 게이트라인
ST: 스위칭 박막 트랜지스터
DT: 구동 박막 트랜지스터
200, 400, 600: 기판
210, 410, 610: 베리어층
220, 420, 620: 제1 게이트전극
230, 430, 630: 버퍼층
240, 440, 640: 액티브층
250, 450, 650: 제1 절연막
261, 460, 661: 게이트 절연막
271, 470, 671: 게이트 전극
280, 480, 680: 제2 절연막
290a, 490a, 690a: 소스전극
290b, 490b, 690b: 드레인전극
300, 500, 700: 페시베이션층
310, 510, 710: 화소전극
GL: 게이트라인
ST: 스위칭 박막 트랜지스터
DT: 구동 박막 트랜지스터
200, 400, 600: 기판
210, 410, 610: 베리어층
220, 420, 620: 제1 게이트전극
230, 430, 630: 버퍼층
240, 440, 640: 액티브층
250, 450, 650: 제1 절연막
261, 460, 661: 게이트 절연막
271, 470, 671: 게이트 전극
280, 480, 680: 제2 절연막
290a, 490a, 690a: 소스전극
290b, 490b, 690b: 드레인전극
300, 500, 700: 페시베이션층
310, 510, 710: 화소전극
Claims (16)
- 스위칭 박막 트랜지스터 영역 및 구동 박막트랜지스터 영역을 포함하는 기판;
상기 기판상에 형성된 버퍼층;
상기 스위칭 박막트랜지스터 영역 및 상기 구동 박막 트랜지스터 영역에 각각 형성된 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터;
상기 기판 전체에 형성된 페시베이션막;
상기 페시베이션막 상에 형성된 화소전극을 포함하며,
상기 구동 박막 트랜지스터는 상기 구동 박막 트랜지스터 영역의 상기 기판 상에 형성된 제1 게이트전극과, 상기 구동 박막 트랜지스터 영역의 상기 버퍼층 상에 형성된 액티브층과, 상기 액티브층 상에 형성된 에칭스톱퍼와, 상기 기판 전체에 걸쳐 형성된 제2절연막과, 상기 제2절연막 상에 형성된 소스전극 및 드레인전극을 포함하며,
상기 스위칭 박막 트랜지스터는 상기 스위칭 박막 트랜지스터 영역의 상기 버퍼층 상에 형성된 액티브층과, 상기 액티브층 상에 형성된 제1절연막과, 상기 제1절연막 상에 형성된 게이트절연막과, 상기 게이트절연막 상에 형성된 제2게이트전극과, 상기 제2절연막 위에 형성된 소스전극 및 드레인전극을 포함하며,
상기 화소전극은 상기 구동 박막트랜지스터의 드레인전극과 연결되는 것을 특징으로 하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,
상기 기판과 버퍼층 사이에 형성된 베리어 층을 더 포함하는 박막 트랜지스터 기판.
- 제 1 항에 있어서,
상기 제1 절연막과 상기 에칭스톱퍼는 동일 물질로 동시에 형성되는 박막트랜지스터 기판.
- 제 3 항에 있어서,
상기 제1 절연막과 상기 에칭스톱퍼는 AlOx로 이뤄지고 상기 게이트 절연막은 SiO2 또는 TaOx로 이루어지는 박막 트랜지스터 기판.
- 제 1 항에 있어서,
상기 스위칭 박막 트랜지스터 영역의 액티브층 하부에 형성된 광차단막을 더 포함하는 박막 트랜지스터 기판.
- 제 5 항에 있어서,
상기 광차단막은 상기 제1 게이트 전극과 동일 물질로 동시에 형성되는 박막 트랜지스터 기판.
- 제 6항에 있어서,
상기 광 차단 막은 스위칭 박막 트랜지스터의 소스 전극과 전기적으로 연결되는 박막 트랜지스터 기판.
- 제 6항에 있어서
상기 광 차단 막은 스위칭 박막 트랜지스터의 게이트 배선과 전기적으로 연결되는 박막 트랜지스터 기판.
- 스위칭 박막 트랜지스터 영역 및 구동 박막 트랜지스터 영역을 포함하는 기판을 제공하는 단계;
상기 구동 박막 트랜지스터 영역의 상기 기판 상에 제1 게이트전극을 형성하는 단계;
상기 기판상에 버퍼층을 형성하는 단계;
상기 구동 박막 트랜지스터 영역의 상기 버퍼층 상에 액티브층 및 에칭스톱퍼를 형성하는 단계;
상기 스위칭 박막 트랜지스터 영역의 상기 버퍼층 상에 액티브층, 제1절연막, 게이트절연막 및 제2게이트전극을 형성하는 단계;
상기 기판 상에 제 2절연막을 형성하는 단계;
상기 스위칭 박막 트랜지스터 영역 및 상기 구동 박막 트랜지스터 영역 각각의 제2절연막 상에 액티브층과 전기적으로 연결되는 소스 및 드레인 전극을 형성하는 단계;
상기 소스 및 드레인 전극이 형성된 기판 전체에 페시베이션막을 형성하는 단계; 및
상기 페시베이션막 상에 상기 구동 박막 트랜지스터 영역의 드레인 전극과 연결되는 화소전극을 형성하는 단계를 포함하며,
상기 제1 절연막과 상기 에칭스톱퍼는 동일 물질로 동시에 형성되는 박막 트랜지스터 기판 제조방법.
- 제 9 항에 있어서,
상기 기판과 버퍼층 사이에 베리어층을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판 제조방법.
- 삭제
- 제 9 항에 있어서,
상기 제1 절연막과 상기 에칭스톱퍼는 AlOx로 이뤄지고 상기 게이트 절연막은 SiO2 또는 TaOx로 이루어지는 박막 트랜지스터 기판 제조방법.
- 제 9 항에 있어서,
상기 스위칭 박막 트랜지스터 영역의 액티브층 하부에 광차단막을 형성하는 단계를 더 포함하는 박막 트랜지스터 기판 제조방법.
- 제 13 항에 있어서,
상기 광차단막은 상기 제1 게이트 전극과 동일 물질로 동시에 형성되는 박막 트랜지스터 기판 제조방법.
- 제 14항에 있어서,
상기 광 차단 막은 스위칭 박막 트랜지스터의 소스 전극과 전기적으로 연결되는 박막 트랜지스터 기판 제조방법.
- 제14항에 있어서,
상기 광 차단 막은 스위칭 박막 트랜지스터의 게이트 배선과 전기적으로 연결되는 박막 트랜지스터 기판 제조방법.
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| E902 | Notification of reason for refusal | ||
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