JP2007142324A - 薄膜トランジスタおよび画像表示装置 - Google Patents

Abstract

【課題】チャネル材料のエッチング残りに起因したソース電極およびドレイン電極間の短絡が効果的に防止された信頼性に優れた薄膜トランジスタを提供すること。
【解決手段】ゲート電極と、前記ゲート電極上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたチャネル層と、前記チャネル層上に相対して形成されたソース電極およびドレイン電極と、前記ソース電極およびドレイン電極にそれぞれ接続される一対の配線と、を備え、前記一対の配線間に位置する前記チャネル層の端辺は、平面的な凹部および／または平面的な凸部を有する。
【選択図】 図１−１

Description

本発明は、スイッチング素子、駆動素子等に用いられる薄膜トランジスタおよびこれを用いた画像表示装置に関する。

従来、有機発光ダイオード（ＯＬＥＤ）を用いた有機ＥＬ表示装置などの画像表示装置においては、有機発光ダイオード（ＯＬＥＤ）の駆動に、シリコン基板上に形成した電界効果型の薄膜トランジスタを用いている。

ここで、従来のチャネルエッチ型の薄膜トランジスタについて説明する。図７および図８に従来のチャネルエッチ型の薄膜トランジスタの構成例を示す。図７は、従来のチャネルエッチ型の薄膜トランジスタの上面図であり、図８は、該薄膜トランジスタのチャネル長方向の要部断面図である。

図７および図８に示した薄膜トランジスタは、基板２００と、ゲート層２０１と、ゲート絶縁膜２０２と、チャネル層２０３と、相対する一対のソース・ドレイン層２０４とを備えて構成されている。ゲート層２０１は任意の材料からなる導体層であり、ゲート電極とこれにつながる配線とを構成する。ゲート絶縁膜２０２は、任意の材料からなる絶縁層であり、ゲート層２０１とチャネル層２０３との間の絶縁を行う。

チャネル層２０３は半導体層であり、一般にアモルファスシリコン（非晶質ケイ素、以下ａ−Ｓｉと称する）またはポリシリコン（多結晶ケイ素）により形成する。ここでは、チャネル層２０３としてａ−Ｓｉにより形成する場合について説明する。また、チャネル層２０３は、ａ−Ｓｉからなる第１チャネル層（真性半導体層）２０３ａと、ｎ⁺ａ−Ｓｉからなる第２チャネル層（ドープ半導体層）２０３ｂとの積層構造により構成されている。

ソース・ドレイン層２０４は任意の材料からなる導体層であり、ソース電極、ドレイン電極、およびこれらにつながる配線を構成する。チャネル層２０３のうち、ソース・ドレイン層２０４と接する部分は、ｎ⁺ａ−Ｓｉからなる第２チャネル層２０３ｂである。なお、ゲート層２０１とチャネル層２０３との間にはゲート絶縁膜２０２が存在するが、薄膜トランジスタが形成された基板２００上に一様に形成されているので図７においては図示していない。

以上のように構成された従来の薄膜トランジスタにおいて電流は半導体層であるチャネル層２０３をチャネル長方向に流れる。

特開２００４−７２１３５号公報（図２、図３）

ところで、このような従来の薄膜トランジスタを作製するには、基板２００上にゲート層２０１、ゲート絶縁膜２０２を形成した後、図９に示すようにチャネル層２０３として第１チャネル層（真性半導体層）２０３ａと第２チャネル層（ドープ半導体層）２０３ｂとを島状に形成する。そして、図１０に示すようにソース・ドレイン層２０４を形成した後、図１１に示すように第２チャネル層（ドープ半導体層）２０３ｂをエッチングするのが一般的である（たとえば、特許文献１参照）。

ここで、ａ−Ｓｉからなる第１チャネル層（真性半導体層）２０３ａのパターン端は、ソース・ドレイン層２０４の形成前に一般的に行われるレジスト・アッシング工程などで他の箇所より酸化されやすく、パターン端に沿って他の箇所よりも厚みが大きな酸化膜が形成されることがある。この場合、図１１に示すエッチング工程において、パターン端に位置するｎ⁺ａ−Ｓｉからなる第２チャネル層（ドープ半導体層）２０３ｂは酸化膜の厚みが大きいために完全にエッチングされないことがある。その結果、図１２に示すように第１チャネル層（真性半導体層）２０３ａのパターン端の酸化膜上に残存部Ｒが発生する場合がある。この残存部Ｒは、ｎ⁺ａ−Ｓｉからなるドープ半導体層であるため、抵抗が低い。

そして、図１３に示すように、残存部Ｒがチャネル層２０３の端辺に沿って連続的に存在する場合には、抵抗が低い残存部Ｒを介して相対するソース・ドレイン電極２０４間の短絡が生じる場合がある。

本発明は、上記に鑑みてなされたものであって、チャネル材料のエッチング残りに起因したソース電極およびドレイン電極間の短絡が効果的に防止された信頼性に優れた薄膜トランジスタを提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明にかかる薄膜トランジスタは、ゲート電極と、ゲート電極上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたチャネル層と、チャネル層上に相対して形成されたソース電極およびドレイン電極と、ソース電極およびドレイン電極にそれぞれ接続される一対の配線と、を備え、一対の配線間に位置する前記チャネル層の端辺は、平面的な凹部および／または平面的な凸部を有することを特徴とする。

この発明によれば、チャネル材料のエッチング残りに起因したソース電極およびドレイン電極間の短絡が効果的に防止された信頼性に優れた薄膜トランジスタおよび画像表示装置を提供することができる、という効果を奏する。

以下に、本発明にかかる薄膜トランジスタおよび画像表示装置の実施の形態を図面に基づいて詳細に説明する。なお、本発明は以下の記述により限定されるものではなく、本発明の要旨を逸脱しない範囲において適宜変更可能である。

実施の形態１．
図１−１および図２は、本発明の実施の形態にかかる薄膜トランジスタの構成を示す図であり、図１−１は本実施の形態にかかる薄膜トランジスタの上面図であり、図２は図１−１の線分Ａ−Ａにおける断面図であり、本実施の形態にかかる薄膜トランジスタのチャネル長方向における要部断面図である。

本実施の形態にかかる薄膜トランジスタは、図１−１および図２に示すように基板１０と、該基板上に形成されたゲート層１１と、基板１０およびゲート層１１上に一様に形成されたゲート絶縁膜１２と、絶縁膜１２上におけるゲート層１１上およびその周囲の領域に形成されたチャネル層１３と、チャネル層１３上に形成されたソース・ドレイン層１４とを備えて構成されている。

ゲート層１１は任意の材料からなる導体層であり、ゲート電極とこれにつながる配線とを構成する。ゲート絶縁膜１２は、任意の材料からなる絶縁層であり、ゲート層１１とチャネル層１３との間の絶縁を行う。チャネル層１３は半導体層であり、一般にアモルファスシリコン（非晶質ケイ素、以下ａ−Ｓｉと称する）またはポリシリコン（多結晶ケイ素）により形成する。本実施の形態においては、チャネル層１３はａ−Ｓｉにより形成されているものとする。また、チャネル層１３は、ａ−Ｓｉからなる第１チャネル層（真性半導体層）１３ａと、ｎ⁺ａ−Ｓｉからなる第２チャネル層（ドープ半導体層）１３ｂとがゲート絶縁膜１２側から積層された積層構造により構成されている。また、チャネル層１３は、略四角形状の形状を呈している。

ソース・ドレイン層１４は任意の材料からなる導体層であり、ソース・ドレイン電極１４１ａ、１４２ａ、およびこれらにつながる配線１４１ｂ、１４２ｂを構成する。チャネル層１３のうち、ソース・ドレイン層１４と接する部分は、ｎ⁺ａ−Ｓｉからなる第２チャネル層（ドープ半導体層）１３ｂである。なお、図１−１に示すようにゲート層１１とチャネル層１３との間にはゲート絶縁膜１２が形成されているが、該ゲート絶縁膜１２は薄膜トランジスタが形成された基板１０上に一様に形成されているので図１−１においては図示していない。

つぎに、本実施の形態にかかる薄膜トランジスタの特徴について説明する。本実施の形態にかかる薄膜トランジスタにおいては、チャネル層１３が略四角形状を呈しており、またチャネル層１３の一方の短辺（図１−１においては右側の端辺）の略中央部には、凸部１３ｃが設けられている。

また、本実施の形態にかかる薄膜トランジスタにおいては、ソース・ドレイン電極１４１ａ、１４２ａがチャネル層１３の領域内においてチャネル層１３の長辺と略平行方向に略長方形状に設けられている。そして、ソース・ドレイン電極１４１ａ、１４２ａにつながる配線１４１ｂ、１４２ｂが、チャネル層１３の一方の短辺（図１−１においては右側の端辺）を跨ぐように、チャネル層１３の領域内からチャネル層１３の領域外にかけて略同一方向に引き出されている。また、配線１４１ｂ、１４２ｂは、チャネル領域１３の短辺方向において前記の凸部１３ｃを挟むような形態で、それぞれチャネル層１３の長辺側に寄って設けられている。

以上のように構成されることにより、本実施の形態にかかる薄膜トランジスタでは、チャネル層１３の端辺のうち、配線１４１ｂ、１４２ｂが引き出される側の端辺の略中央部に凸部１３ｃを設けることにより、配線１４１ｂ、１４２ｂに挟まれた領域内におけるチャネル層１３の端辺Ａの経路長が長くなるように構成している。

薄膜トランジスタにおいては、ａ−Ｓｉからなる第１チャネル層（真性半導体層）１３ａのパターン端が酸化されて酸化膜が形成されることがある。この場合には、図３に示すようにｎ⁺ａ−Ｓｉからなる第２チャネル層（ドープ半導体層）１３ｂが適正にエッチングされずに、第１チャネル層（真性半導体層）１３ａのパターン端の酸化膜上にエッチング残りの残存部Ｒが発生する場合がある。この残存部Ｒは、ｎ⁺ａ−Ｓｉからなるドープ半導体層であるため、抵抗が低い。

そして、図１−１に示すように相対するソース・ドレイン電極１４１ａ、１４２ａ間に、チャネル層１３の端辺が位置する場合には、抵抗が低い残存部Ｒにより、該ソース・ドレイン電極１４１ａ、１４２ａ間の短絡が生じる場合がある。

しかしながら、本実施の形態にかかる薄膜トランジスタにおいては、配線１４１ｂ、１４２ｂ間に位置するチャネル層１３の端辺Ａが凸部１３ｃを有しており、端辺Ａは、従来よりも経路長が長い。これにより、ｎ⁺ａ−Ｓｉからなる残存部Ｒがチャネル層１３の端辺に沿って連続的に繋がる可能性を低下させるとともに、残存部Ｒが連続的に繋がったとしてもチャネル層１３の端辺Ａの抵抗が十分に高く構成されている。その結果、ｎ⁺ａ−Ｓｉからなる残存部Ｒが発生している場合においても、相対するソース・ドレイン電極１４１ａ、１４２ａ間の残存部Ｒに起因した短絡を抑制することができる。そして、このような効果は、本実施の形態にかかる薄膜トランジスタ場合のように、配線１４１ｂ、１４２ｂが一対のソース・ドレイン電極１４１ａ、１４２ａのそれぞれから略同方向に引き出されている場合に特に効果的である。

したがって、本実施の形態にかかる薄膜トランジスタによれば、チャネル層１３のパターン変更という簡便な手段により、チャネル材料のエッチング残りに起因した、ソース電極およびドレイン電極間の短絡が効果的に防止された信頼性に優れた薄膜トランジスタを提供することができる。

なお、本発明においては、チャネル層１３の端辺Ａに凸部１３ｃを設けるようにしたが、凸部１３ｃに代えて、図１−２に示すように凹部１３ｄを設けるようにしてもよいし、凹部と凸部を組み合わせてもよい。

また、図１−１および図１−２においては、凸部１３ｃおよび凹部１３ｄの形状を略四角形状に構成した場合について示しているが、これらの形状は略四角形状に限定されるものではなく、曲線形状や四角形以外の多角形状であってもよい。すなわち、配線１４１ｂ、１４２ｂに挟まれた領域におけるチャネル層１３の端辺Ａの経路長を一本の直線のみで構成する場合に比べて長くすることにより該配線１４１ｂ、１４２ｂに挟まれた領域と重なるチャネル層１３の端辺の抵抗を高くすることができれば、これらの形状は問わない。

また、上記においては、配線１４１ｂ、１４２ｂが、チャネル層１３の一方の短辺を跨いで、チャネル層１３の領域内からチャネル層１３の領域外に引き出された場合について説明したが、本発明は、ソース・ドレイン電極１４１ａ、１４２ａがそのままチャネル層１３の領域内からチャネル層１３の領域外に引き出され、チャネル層１３の領域外で配線１４１ｂ、１４２ｂに接続されている場合においても同様の効果を得ることができる。ただし、この場合はチャネル長にもよるが上記のように配線がチャネル層１３内の領域から引き出されている場合よりも経路長をより長くすることが必要である。

そして、上記においては、チャネル層１３の形状を略四角形状とした場合について説明したが、チャネル層１３の形状も略四角形状に限定されるものではない。なお、図１−３に示すように、配線１４１ｂ、１４２ｂが異なる方向に引き出されている場合、配線１４１ｂと配線１４２ｂとの間の領域は、両配線１４１ｂ，１４２ｂ間の距離が短い右側の領域（Ｃに示す矢印に沿った領域）を示すものとする。

以上のような本実施の形態にかかる薄膜トランジスタは、各部材の形状パターンの変更により実現できるため、既存の製造工程や部材に与える影響を小さく抑えた形で実現することができる。

つぎに、上述した本実施の形態にかかる薄膜トランジスタの製造方法について説明する。まず、図４−１に示すように、ガラス等の基板１０上にゲート層１１を形成するための金属層１１′を形成する。金属層１１′は、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）などの単層または多層の金属をスパッタリング法などにより堆積して形成される。つぎに、図４−１に示すようにレジスト２１を塗布し、図４−２に示すようにパターニングする。

つぎに、パターニングしたレジスト２１をマスクに用いて金属層１１′のエッチングを行って図４−３に示すようにゲート層１１を形成し、レジスト２１を除去する。図４−４にレジスト除去後の状態を示す。つぎに、図４−５に示すようにゲート絶縁膜１２としてシリコン窒化膜１２、第１チャネル層１３ａ用のアモルファスシリコン膜（真性半導体膜）１３ａ′、第２チャネル層１３ｂ用のｎ⁺ａ−Ｓｉからなるドープアモルファスシリコン膜（ドープ半導体層）１３ｂ′をこの順で基板１０上およびゲート層１１上に形成する。

このシリコン窒化膜１２′は、たとえばプラズマＣＶＤ法またはスパッタリング法などによって単層または多層に形成することができる。また、アモルファスシリコン膜（真性半導体膜）１３ａ′およびドープアモルファスシリコン膜（ドープ半導体膜）１３ｂ′はたとえばプラズマＣＶＤ法によって形成することができる。

つぎに、図４−５に示すようにレジスト２２を塗布し、図４−６に示すようにチャネル層の形状にパターニングする。そして、パターニングしたレジスト２２をマスクに用いて第２チャネル層１３ｂ用のドープアモルファスシリコン膜（ドープ半導体層）１３ｂ′および第１チャネル層１３ａ用のアモルファスシリコン膜（真性半導体膜）１３ａ′のエッチングを行って図４−７に示すように第１チャネル層（真性半導体層）１３ａと第２チャネル層（ドープ半導体層）１３ｂとを形成し、レジスト２２を除去する。ここで、第１チャネル層（真性半導体層）１３ａと第２チャネル層（ドープ半導体層）１３ｂとは、図４−８に示すようにチャネル層１３の一方の短辺（図４−８においては右側の端辺）の略中央部に凸部１３ｃが設けた形状とする。図４−９にレジスト除去後の状態を示す。

つぎに、図４−１０に示すようにソース・ドレイン層１４用の金属層１４′を堆積し、レジスト２３を塗布し、図４−１１に示すようにチャネルの形状の開口部を有するようにレジスト２３をパターニングする。この金属層は、たとえばスパッタリング法などによって形成することができ、アルミニウム、チタン、珪化モリブデン、ＩＴＯ等を単層または多層に堆積して形成することができる。

そして、パターニングしたレジスト２３をマスクに用いて図４−１２に示すように金属層１４′のエッチングを行ってソース・ドレイン層１４を形成する。このとき、ソース・ドレイン層１４とチャネル層１３の凸部１３ｃとが重ならないようにする。さらに図４−１３に示すように第２チャネル層（ドープ半導体層）１３ｂのエッチングを行ってパターニングをし、レジスト２３を除去する。図４−１４および図４−１５にレジスト除去後の状態を示す。以上により、図１−１および図２に示した本実施の形態にかかる薄膜トランジスタが完成する。

実施の形態２．
実施の形態２では、上述した本発明にかかる薄膜トランジスタを適用した画像表示装置について説明する。図５は、上述した本発明を適用した薄膜トランジスタ（ｎ−ＭＩＳＦＥＴ）を用いて構成した有機ＥＬ表示装置の１画素に対応する画素回路の構成を示す図である。同図において、画素回路は、注入電流に応じた輝度で発光する発光手段として有機ＥＬ素子ＯＬＥＤを、発光手段である有機ＥＬ素子ＯＬＥＤへの注入電流を制御する制御手段として、駆動トランジスタＴｄ、閾値電圧検出用トランジスタＴｔｈ、補助容量Ｃｓ、スイッチングトランジスタＴ１およびスイッチングトランジスタＴ２を、備えて構成されている。なお、有機ＥＬ素子ＯＬＥＤ自体が有している容量をＣｏｌｅｄとする。

有機ＥＬ素子ＯＬＥＤは、閾値電圧以上の電位差（アノード−カソード間電位差）が生じることにより、電流が流れ、発光する特性を有する素子である。具体的には、有機ＥＬ素子ＯＬＥＤは、Ａｌ、Ｃｕ、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等によって形成されたアノード層およびカソード層と、アノード層とカソード層との間にフタルシアニン、トリスアルミニウム錯体、ベンゾキノリノラト、ベリリウム錯体等の有機系の材料によって形成された発光層とを少なくとも備えた構造を有し、発光層に注入された正孔と電子とが発光再結合することによって光を生じる機能を有する。有機ＥＬ素子容量Ｃｏｌｅｄは、有機ＥＬ素子ＯＬＥＤの容量を等価的に表したものである。

駆動トランジスタＴｄは、ソース電極に対するゲート電極の電位に応じて有機ＥＬ素子ＯＬＥＤに流れる電流量を制御するためのものである。また閾値電圧検出用トランジスタＴｔｈは、オン状態となった時に、駆動トランジスタＴｄのゲート電極とドレイン電極とを電気的に接続する。その結果、駆動トランジスタＴｄのソース電極に対するゲート電極の電位が実質的に駆動トランジスタＴｄの閾値電圧Ｖｔｈとなるまで駆動トランジスタＴｄのゲート電極からドレイン電極に向かって電流が流れ、駆動トランジスタＴｄの閾値電圧Ｖｔｈが検出される。

駆動トランジスタＴｄ、閾値電圧検出用トランジスタＴｔｈ、スイッチングトランジスタＴ１およびスイッチングトランジスタＴ２は、薄膜トランジスタである。そして、トランジスタに関しては、上述した本発明にかかる薄膜トランジスタを用いている。

電源線１１０は、駆動トランジスタＴｄおよびスイッチングトランジスタＴ２に電源電圧を供給する。Ｔｔｈ制御線１１１は、閾値電圧検出用トランジスタＴｔｈを制御するための信号を該トランジスタＴｔｈに供給する。マージ線１１２は、スイッチングトランジスタＴ２を制御するための信号を該トランジスタＴ２に供給する。走査線１１３は、スイッチングトランジスタＴ１を制御するための信号を該トランジスタＴ１に供給する。画像信号線１１４は、画像信号を補助容量Ｃｓに供給する。

上記構成において、画素回路は、準備期間、閾値電圧検出期間、書き込み期間および発光期間という４つの期間を経て動作する。すなわち、準備期間では、電源線１１０には所定の正電位（Ｖｐ、Ｖｐ＞０）が印加され、閾値電圧検出用トランジスタＴｔｈがオフ、スイッチングトランジスタＴ１がオフ、駆動トランジスタＴｄがオン、スイッチングトランジスタＴ２がオンとなるように制御される。その結果、電源線１１０→駆動トランジスタＴｄ→有機ＥＬ素子容量Ｃｏｌｅｄという経路で電流が流れ、有機ＥＬ素子容量Ｃｏｌｅｄに電荷が蓄積される。

つぎの閾値電圧検出期間では、電源線１１０にはゼロ電位が印加され、閾値電圧検出用トランジスタＴｔｈがオンとなるように制御され、駆動トランジスタＴｄのゲートとドレインとが接続される。これにより、補助容量Ｃｓおよび有機ＥＬ素子容量Ｃｏｌｅｄに蓄積された電荷が放電され、駆動トランジスタＴｄ→電源線１１０という経路で電流が流れる。そして、駆動トランジスタＴｄのソース電極に対するゲート電極の電位が、駆動トランジスタＴｄの駆動閾値に対応する閾値電圧Ｖｔｈに達すると、駆動トランジスタＴｄが実質的にオフとされる。

つぎの書き込み期間では、電源線１１０の電位はゼロ電位を維持し、スイッチングトランジスタＴ１がオン、スイッチングトランジスタＴ２がオフとなり、有機ＥＬ素子容量Ｃｏｌｅｄに蓄積された電荷が放電される。その結果、有機ＥＬ素子容量Ｃｏｌｅｄ→閾値電圧検出用トランジスタＴｔｈ→補助容量Ｃｓという経路で電流が流れ、補助容量Ｃｓに電荷が蓄積される。すなわち、有機ＥＬ素子容量Ｃｏｌｅｄに蓄積された電荷は、補助容量Ｃｓに移動する。

つぎの発光期間では、電源線１１０には所定の負電位（−ＶＤＤ、ＶＤＤ＞０）が印加され、駆動トランジスタＴｄがオン、閾値電圧検出用トランジスタＴｔｈがオフ、スイッチングトランジスタＴ１がオフとなるように制御される。その結果、有機ＥＬ素子ＯＬＥＤ→駆動トランジスタＴｄ→電源線１１０という経路で電流が流れ、有機ＥＬ素子ＯＬＥＤが発光する。

以上のような本実施の形態にかかる有機ＥＬ表示装置においては、駆動トランジスタＴｄ、閾値電圧検出用トランジスタＴｔｈ、スイッチングトランジスタＴ１，Ｔ２に本発明にかかる薄膜トランジスタを用いており、各画素内に存在する全てのトランジスタに対して本発明を適用しており、信頼性に極めて優れた有機ＥＬ表示装置を実現できる。また本実施形態に代えて、最も大きな電流が流れる駆動トランジスタＴｄに対してのみ本発明を適用しても良い。この場合、本発明を適用することによる薄膜トランジスタのパターンの複雑化を抑制することができる。

また本実施形態においては、ゲート電極がソース・ドレイン電極よりも基板側に位置する‘ボトムゲート型トランジスタ’に対して本発明を適用した場合について説明したが、これに代えて、図６に示す如く、ソース・ドレイン電極がゲート電極よりも基板側に位置する‘トップゲート型トランジスタ’に対して本発明を適用しても良い。

以上のように、本発明にかかる薄膜トランジスタは、信頼性が要求されるスイッチング素子、駆動素子等に有用である。

本発明の実施の形態１にかかる薄膜トランジスタの上面図である。 本発明の実施の形態１にかかる他の薄膜トランジスタの上面図である。 本発明の実施形態１にかかる他の薄膜トランジスタの上面図である。 図１−１の線分Ａ−Ａにおける断面図であり、本発明の実施の形態１にかかる薄膜トランジスタのチャネル長方向における要部断面図である。 第１チャネル層（真性半導体層）のパターン端の酸化膜上にエッチング残りの残存部Ｒが発生した場合を示す薄膜トランジスタの上面図である。 本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。 本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。 本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。 本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。 本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。 本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。 本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。 本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する上面図である。 本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。 本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。 本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。 本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。 本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。 本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する要部断面図である。 本発明の実施の形態１にかかる薄膜トランジスタの製造工程を説明する上面図である。 本発明の実施の形態２にかかる有機ＥＬ表示装置の１画素に対応する画素回路の構成を示す図である。 本発明の他の実施形態にかかる薄膜トランジスタの断面図である。 従来の薄膜トランジスタの上面図である。 従来の薄膜トランジスタの要部断面図である。 従来の薄膜トランジスタの製造工程を説明する要部断面図である。 従来の薄膜トランジスタの製造工程を説明する要部断面図である。 従来の薄膜トランジスタの製造工程を説明する要部断面図である。 従来の薄膜トランジスタの製造工程を説明する要部断面図である。 従来の薄膜トランジスタにおける相対するソース・ドレイン電極間の短絡を説明するための上面図である。

符号の説明

１０ 基板
１１ ゲート層
１２ ゲート絶縁膜
１３ チャネル層
１３ａ 第１チャネル層（真性半導体層）
１３ｂ 第２チャネル層（ドープ半導体層）
１３ｃ 凸部
１３ｄ 凹部
１４ ソース・ドレイン層
１１０ 電源線
１１１ 制御線
１１２ マージ線
１１３ 走査線
１１４ 画像信号線
１４１ａ ソース・ドレイン電極
１４１ｂ 配線
１４２ｂ ソース・ドレイン電極
１４２ｂ 配線
２００ 基板
２０１ ゲート層
２０２ 絶縁膜
２０３ チャネル層
２０３ａ チャネル層
２０３ｂ チャネル層
２０４ ソース・ドレイン層
Ｃｏｌｅｄ 素子容量
Ｃｓ 補助容量
ＥＬ 有機
ＯＬＥＤ 素子
Ｔｄ 駆動トランジスタ
Ｔ２ スイッチングトランジスタ
Ｔ１ スイッチングトランジスタ
Ｔｔｈ 閾値電圧検出用トランジスタ
Ｖｔｈ 閾値電圧

Claims (3)

1. ゲート電極と、
   前記ゲート電極上に形成されたゲート絶縁膜と、
   前記ゲート絶縁膜上に形成されたチャネル層と、
   前記チャネル層上に相対して形成されたソース電極およびドレイン電極と、
   前記ソース電極およびドレイン電極にそれぞれ接続される一対の配線と、
   を備え、
   前記一対の配線間に位置する前記チャネル層の端辺は、平面的な凹部および／または平面的な凸部を有すること
   を特徴とする薄膜トランジスタ。
2. 前記配線が、前記ソース電極およびドレイン電極のそれぞれから略同方向に引き出されていること
   を特徴とする請求項１に記載の薄膜トランジスタ。
3. 注入電流に応じた輝度で発光する発光手段と、
   前記発光手段への注入電流を制御する制御手段と、
   を備え、
   前記制御手段として、請求項１または２に記載の薄膜トランジスタを備えること
   を特徴とする画像表示装置。

Images