KR102374749B1 - 저 저항 배선 구조를 갖는 초고밀도 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents

저 저항 배선 구조를 갖는 초고밀도 박막 트랜지스터 기판 및 그 제조 방법 Download PDF

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Abstract

본 발명은 저저항 배선 구조를 갖는 초고밀도 박막 트랜지스터 기판 및 그 제조 방법에 관련된 것이다. 본 발명에 따른 박막 트랜지스터 기판은, 게이트 배선, 데이터 배선, 화소 영역, 게이트 절연막 및 반도체 층, 보조 게이트 배선 그리고 보조 데이터 배선을 포함한다. 게이트 배선은, 기판 위에서 제1 방향으로 진행한다. 데이터 배선은, 기판 위에서 제2 방향으로 진행한다. 게이트 절연막 및 반도체 층은, 게이트 배선과 데이터 배선이 교차하는 부위에서 섬 모양으로 그 사이에 배치되며 순차적으로 적층된다. 보조 게이트 배선은, 게이트 배선 위에 면 접촉하며, 제1 방향으로 진행하되 데이터 배선과는 교차하지 않는 선분 형상을 갖는다. 보조 데이터 배선은, 데이터 배선과 면 접촉하며, 제2 방향으로 진행하되 게이트 배선과는 교차하지 않는 선분 형상을 갖는다.

Description

저 저항 배선 구조를 갖는 초고밀도 박막 트랜지스터 기판 및 그 제조 방법{Ultra High Density Thin Film Transistor Substrate Having Low Line Resistance Structure And Method For Manufacturing The Same}
본 발명은 저저항 배선 구조를 갖는 초고밀도 박막 트랜지스터 기판 및 그 제조 방법에 관련된 것이다. 특히, 본 발명은 게이트 배선 및 데이터 배선을 이중층으로 형성하여 배선의 두께를 2배 이상 두껍게 함으로써 저저항 배선 구조를 갖는 대면적 초고밀도 박막 트랜지스터 기판 및 그 제조 방법에 관련된 것이다.
최근, 음극선관(Cathode Ray Tube: CRT)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있다. 이러한 평판 표시장치는 액정표시장치 (Liquid Crystal Display Device: LCD), 전계방출 표시장치(Field Emission Display: FED), 플라즈마 디스플레이 (Plasma Display: PDP), 및 유기발광표시장치(Organic Light Emitting Diode Display: OLED) 등이 있다.
액정표시장치 및 유기발광표시장치와 같은 평판 표시장치들은 능동 표시장치로서 활용하기 위해 다수의 박막 트랜지스터를 구비한 기판을 포함한다. 도 1은 종래 기술에 의한 수평전계방식 액정표시장치에서 사용하는 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 2a 내지 2e는 도 1의 절취선 I-I'으로 자른 단면으로 도시한 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.
도 1 및 도 2a 내지 2e를 참조하면, 액정표시장치의 박막 트랜지스터 기판은 유리 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그리고 그 교차부마다 형성된 박막 트랜지스터(TFT)를 구비한다. 게이트 배선(GL) 및 데이터 배선(DL)의 교차 구조에 의해 화소 영역을 정의한다. 게이트 배선(GL)은 박막 트랜지스터(TFT)의 게이트 전극(G)에 게이트 신호를 공급한다. 데이터 배선(DL)은 박막 트랜지스터(TFT)의 드레인 전극(D)를 통해 화소전극(PXL)에 화소 신호를 공급한다. 공통 배선(CL)은 화소 영역을 사이에 두고 게이트 배선(GL)과 나란하게 형성되며, 액정 구동을 위한 기준 전압을 공통 전극(COM)에 공급한다.
박막 트랜지스터(TFT)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지되도록 한다. 화소 전극(PXL)은 박막 트랜지스터(TFT)의 드레인 전극(D)과 접속되어 화소 영역에 형성된다. 공통전극(COM)은 공통 배선(CL)에 접속되어 화소 영역에 형성된다. 특히, 화소전극(PXL)과 공통전극(COM)은 화소 영역 내에서 서로 평행하도록 배치된다. 이를 위해, 공통전극(COM)은 화소 영역 내에서 수직방향 혹은 꺽은선 구조로 일정 간격 떨어져 배열된 다수의 막대 모양으로 형성되며, 화소전극(PXL)은 공통전극(COM) 사이에서 배치되는 막대 모양을 다수 개 구비한다.
게이트 배선(GL)과 데이터 배선(DL)의 일측 단부에는 각각 게이트 패드(GP)와 데이터 패드(DP)가 형성된다. 게이트 패드(GP)와 데이터 패드(DP)는 각각 게이트 패드 콘택홀(GPH)과 데이터 패드 콘택홀(DPH)을 통해 게이트 패드 단자(GPT)와 데이터 패드 단자(DPT)가 연결된다.
도 2a 내지 도 2e를 참조하여, 종래 기술에 의한 박막 트랜지스터 기판을 제조하는 공정을 살펴 보면 다음과 같다.
기판(SUB) 위에 게이트 금속 물질을 증착하고, 제1 마스크로 패턴하여 게이트 요소들을 형성한다. 게이트 요소에는 기판(SUB)의 가로방향으로 진행하는 다수 개의 게이트 배선(GL), 게이트 배선(GL)의 일측 단부에 연결된 게이트 패드(GP), 그리고 게이트 배선(GL)에서 각 화소 영역 안으로 분기된 게이트 전극(G)을 포함한다. 또한, 수평전계방식의 액정표시장치에 사용하는 박막 트랜지스터 기판이므로, 게이트 배선(GL)과 나란히 진행하는 공통 배선(CL)을 더 포함한다. (도 2a)
게이트 요소가 형성된 기판(SUB) 위에, SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 게이트 절연막(GI)를 형성한다. 연속 공정으로 비정질 실리콘과 같은 반도체 물질, 그리고 불순물이 고농도로 도핑된 n+ 실리콘과 같은 불순물 반도체 물질을 증착한다. 그리고, 제2 마스크로 반도체 물질 및 불순물 반도체 물질을 동시에 패턴하여 반도체 채널층(A)과 오믹층(n)을 형성한다. 이 때, 반도체 채널층(A)과 오믹층(n)은 게이트 절연막(GI)를 사이에 두고 게이트 전극(G)과 중첩하도록 형성한다. (도 2b)
반도체 채널층(A)과 오믹층(n)이 형성된 기판(SUB) 위에 소스-드레인 금속 물질을 전면 증착하고, 제3 마스크로 패턴하여 소스-드레인 요소들을 형성한다. 소스-드레인 요소에는 기판(SUB)의 세로 방향으로 진행하여 게이트 배선(GL)과 직교하는 데이터 배선(DL), 데이터 배선(DL)의 일측 단부에 연결된 데이터 패드(DP), 데이터 배선(DL)에서 각 화소 영역 안으로 분기된 소스 전극(S), 그리고, 드레인 전극(D)를 포함한다. 특히, 소스 전극(S)은 오믹층(n)의 일측부와 접촉하여 반도체 채널층(A) 및 게이트 전극(G)의 일측부와 중첩한다. 그리고 드레인 전극(D)는 소스 전극(G)과 대향하며 오믹층(n)의 타측부와 접촉하여 반도체 채널층(A) 및 게이트 전극(G)의 타측부와 중첩한다. 소스-드레인 요소를 마스크로 하여 오믹층(n)을 더 식각하여, 소스 전극(S)과 드레인 전극(D) 사이에 있는 오믹층(n)을 제거하고 반도체 채널층(A)만을 노출 시킨다. 이로써, 소스 전극(S) 및 드레인 전극(D) 각각과 반도체 채널층(A) 사이에서 오믹 접촉을 이루는 오믹 접촉층(n')을 완성한다. 그럼으로써, 소스 전극(S), 드레인 전극(D), 반도체 채널층(A), 그리고 게이트 전극(G)으로 구성된 스위칭 소자인 박막 트랜지스터(TFT)를 완성한다. (도 2c)
소스-드레인 요소가 형성된 기판(SUB) 전면에 SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 보호막(PAS)를 형성한다. 제4 마스크로 보호막(PAS)를 패턴하여, 데이터 패드(DP)의 일부를 노출하는 데이터 패드 콘택홀(DPH)과 드레인 전극(D)의일부를 노출하는 드레인 콘택홀(DH)를 형성한다. 이와 동시에, 보호막(PAS) 및 게이트 절연막(GI)을 패턴하여, 게이트 패드(GP)의 일부를 노출하는 게이트 패드 콘택홀(GPH)과 공통 배선(CL)의 일부를 노출하는 공통 배선 콘택홀(CH)을 형성한다. (도 2d)
콘택홀들이 형성된 기판(SUB) 전면에 ITO 혹은 IZO와 같은 투명 도전 물질을 증착한다. 투명 도전 물질을 제5 마스크로 패턴하여 화소 전극(PXL), 공통 전극(COM), 게이트 패드 단자(GPT) 및 데이터 패드 단자(DPT)를 형성한다. 화소 전극(PXL)은 드레인 콘택홀(DH)를 통해 드레인 전극(D)과 접촉하고, 화소 영역 내에서 다수 개의 막대 모양이 나란하게 배열된 구조를 갖는다. 공통전극(COM)은 공통 배선 콘택홀(CH)을 통해 공통 배선(CL)과 접촉하고, 화소 영역 내에서 화소전극(PXL)과 나란히 배열된 다수 개의 막대 모양으로 형성한다. 그리고, 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPH)을 통해 게이트 단자(GP)와 접촉하고, 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)와 접촉한다.
이상 설명한 종래 기술에 의한 액정표시장치에서는 대면적화하는데 문제가 있다. 대표적으로, 박막 트랜지스터 기판이 대면적화되면, 게이트 배선, 데이터 배선 및 공통 배선의 길이가 더 길어진다. 배선의 길이가 길어지면, 배선을 구성하는 물질의 비저항(Resistivity)은 고유의 성질이므로 변하지 않지만, 배선의 저항이 커진다. 배선의 저항은 다음 수학식 1에 의해 결정된다.
Figure 112015068498702-pat00001
여기서, R은 저항(Resistance), ρ는 비저항(Resistivity), L은 배선의 길이, 그리고 S는 배선의 단면적을 나타낸다.
즉, 대면적 박막 트랜지스터 기판에서는 L 값이 커지므로 저항이 증가한다. 저항이 증가하면, 신호 전달에 지연이 발생하여 화질에 문제가 발생한다. 이러한 문제를 해소하기 위해 배선의 저항을 낮추려면, 단면적을 크게 하거나 비저항이 낮은 물질을 사용하여야 한다. 비저항이 낮은 물질을 선택하는 것은 물질 선택이라는 제한성이 있다. 그리고, 비저항이 낮은 물질을 선택하였더라도, 배선이 길어지면 저항이 커지는 문제점이 다시 발생한다. 따라서, 가장 바람직한 방법으로는 단면적을 넓히는 것이다.
단면적을 크게 하려면, 배선의 폭을 넓게 하거나, 배선의 두께를 두껍게 형성하는 방법이 있다. 예를 들어, 게이트 배선이나 데이터 배선의 폭을 넓게 형성하면, 저항을 낮출 수는 있으나, 화소 영역의 경계를 구성하는 배선의 폭이 커지므로 유효 화소 영역이 작아지는 문제점이 있다. 이럴 경우, 개구율이 줄어들고 휘도가 저하되는 또 다른 화질 저하의 문제가 발생한다. 또 다른 방법으로 배선의 두께를 두껍게 하면, 배선 형성시 식각 시간이 증가하고, 배선 사이의 간격이 커짐으로 인해 개구율이 저하되는 문제가 발생한다. 또한, 배선의 두께를 증가시키면, 배선과 배선 이외의 부분과의 단차가 심해지는 문제가 발생하고, 이 부분에서 배향막 러빙 과정에서 불량이 발생할 가능성이 커진다.
이와 같이, 대면적 평판 표시장치용 박막 트랜지스터 기판에 있어서, 저저항 구조를 갖는 배선의 필요성은 아주 중요한 요구 사항이 되고 있다.
본 발명의 목적은 대면적 초고밀도 평판 표시장치에 사용할 수 있는 저저항 배선 구조를 갖는 초고밀도 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 다른 목적은, 배선의 두께를 두껍게 하여 배선의 폭을 좁게 설계하여도 선 저항이 증가하지 않는 저저항 배선 구조를 갖는 초고밀도 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 또 다른 목적은, 배선을 이중층으로 적층하여 배선층의 균일도를 균일하게 하면서 두께를 증가하여 저저항 배선 구조를 갖는 초고밀도 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다. 본 발명의 또 다른 목적은, 공정을 복잡하거나 제조 시간을 증가하지 않고 보조 배선을 더 추가하여 저저항 배선 구조를 갖는 초고밀도 박막 트랜지스터 기판 및 그 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 박막 트랜지스터 기판은, 게이트 배선, 데이터 배선, 화소 영역, 게이트 절연막 및 반도체 층, 보조 게이트 배선 그리고 보조 데이터 배선을 포함한다. 게이트 배선은, 기판 위에서 제1 방향으로 진행한다. 데이터 배선은, 기판 위에서 제2 방향으로 진행한다. 화소 영역은, 게이트 배선과 데이터 배선이 교차하여 정의된다. 게이트 절연막 및 반도체 층은, 게이트 배선과 데이터 배선이 교차하는 부위에서 섬 모양으로 그 사이에 배치되며 순차적으로 적층된다. 보조 게이트 배선은, 게이트 배선 위에 면 접촉하며, 제1 방향으로 진행하되 데이터 배선과는 교차하지 않는 선분 형상을 갖는다. 보조 데이터 배선은, 데이터 배선과 면 접촉하며, 제2 방향으로 진행하되 게이트 배선과는 교차하지 않는 선분 형상을 갖는다.
일례로, 보조 데이터 배선의 어느 한 선분은, 이웃하는 제1 게이트 배선 및 제2 게이트터 배선 사이에 배치된다. 보조 데이터 배선의 일측 끝단은, 제1 게이트 배선을 덮는 제1게이트 절연막 및 제1 반도체 층의 일측부와 중첩한다. 보조 데이터 배선의 타측 끝단은, 제2 게이트 배선을 덮는 제2 게이트 절연막 및 제2 반도체 층의 타측부와 중첩한다
일례로, 보조 게이트 배선의 어느 한 선분은, 이웃하는 제1 데이터 배선 및 제2 데이터 배선 사이에 배치된다. 보조 게이트 배선의 일측 끝단은, 게이트 배선을 덮는 게이트 절연막 및 반도체 층의 일측부와 중첩한다.
일례로, 보조 데이터 배선의 상부 표면은, 데이터 배선의 하부 표면과 면 접촉한다. 보조 게이트 배선의 하부 표면은, 게이트 배선의 상부 표면과 면 접촉한다.
일례로, 게이트 배선 및 데이터 배선 중 적어도 어느 하나는 두께가 4,000 ~ 8,000Å이다. 보조 게이트 배선 및 보조 데이터 배선 중 적어도 어느 하나는 두께가 4,000 ~ 8,000Å이다.
일례로, 소스 전극, 드레인 전극, 보호막 및 화소 전극을 더 포함한다. 소스 전극은, 데이터 배선에서 분기하여, 반도체 층의 일측변과 접촉한다. 드레인 전극은, 소스 전극과 일정 거리 이격하여 대향하며, 반도체 층의 타측변과 접촉한다. 보호막은, 데이터 배선, 보조 게이트 배선, 소스 전극 및 데이터 배선을 덮는다. 화소 전극은, 보호막 위에서 화소 영역 내에 배치되며 드레인 전극과 연결된다.
일례로, 공통 배선, 보조 공통 배선 및 공통 전극을 더 포함한다. 공통 배선은, 기판 위에서 게이트 배선과 평행하게 진행한다. 보조 공통 배선은, 공통 배선 위에 면 접촉하며, 제1 방향으로 진행하되 데이터 배선과는 교차하지 않는 선분 형상을 갖는다. 공통 전극은, 화소 영역 내에 배치되며 공통 배선과 연결된다. 게이트 절연막은, 공통 배선과 데이터 배선이 교차하는 부위에서 섬 모양으로 그 사이에 개재된다.
또한, 본 발명에 따른 박막 트랜지스터 기판의 제조 방법은, 제1 마스크 공정, 제2 마스크 공정, 제3 마스크 공정, 제4 마스크 공정 및 제5 마스크 공정을 포함한다. 제1 마스크 공정은, 기판 위에 제1 금속 물질로 제1 방향으로 진행하는 게이트 배선들 및 게이트 배선들 사이에서 제1 방향으로 진행하되 게이트 배선과 교차하지 않는 선분 형상을 갖는 보조 데이터 배선들을 형성한다. 제2 마스크 공정은, 게이트 배선을 중심으로 이웃하는 보조 데이터 배선들의 마주보는 끝단들 사이에 배치된 게이트 배선의 일부 영역을 덮는 게이트 절연막 및 반도체 층을 형성한다. 제3 마스크 공정은, 제2 금속 물질로 제2 방향으로 진행하는 데이터 배선들 및 데이터 배선들 사이에서 제1 방향으로 진행하되 데이터 배선과 교차하지 않는 선분 형상을 갖는 보조 게이트 배선들을 형성한다. 제4 마스크 공정은, 데이터 배선 및 보조 게이트 배선을 덮는 보호막을 형성한다. 제5 마스크 공정은, 보호막 위에 화소 전극을 형성한다.
일례로, 제1 마스크 공정은, 게이트 배선에서 분기하는 게이트 전극을 더 형성한다. 제3 마스크 공정은, 데이터 배선에서 분기하며 반도체 층의 일측부와 접촉하는 소스 전극 및 소스 전극과 일정 거리 이격하여 대향하는 드레인 전극을 더 형성한다. 제4 마스크 공정은, 보호막을 관통하여 드레인 전극을 노출하는 드레인 콘택홀을 형성한다. 제5 마스크 공정에서, 화소 전극은 드레인 콘택홀을 통해 드레인 전극과 연결된다.
일례로, 제1 마스크 공정은, 기판 위에서 게이트 배선과 평행하게 진행하는 공통 배선을 더 형성한다. 제3 마스크 공정은, 데이터 배선들 사이에서 제1 방향으로 진행하되 데이터 배선과 교차하지 않는 선분 형상을 갖는 보조 공통 배선들을 더 형성한다. 제4 마스크 공정은, 공통 배선 및 보조 공통 배선 중 어느 하나를 노출하는 공통 콘택홀을 더 형성한다. 제5 마스크 공정은, 보호막 위에서 공통 콘택홀을 통해 연결되는 공통 전극을 더 형성한다.
일례로, 제1 금속 물질 및 제2 금속 물질은, 4,000 ~ 8,000Å의 두께로 증착한다.
일례로, 제2 마스크 공정은, 하프-톤 마스크를 사용하여, 반도체 층은 상기 게이트 절연막 보다 작은 크기로 상기 게이트 절연막 위에 적층되도록 형성한다.
본 발명에 의한 초고밀도 박막 트랜지스터 기판은, 배선과 면 접촉하는 보조 배선을 더 구비함으로써 선 저항을 줄인 저저항 배선 구조를 갖는다. 본 발명에 의한 박막 트랜지스터 기판은, 배선 두께를 증가함으로써 배선 폭 증가 없이 선 저항을 줄일 수 있으므로, 45인치 이상 대면적이면서 90PPI 이상의 초고밀도 표시장치용 박막 트랜지스터 기판을 제공할 수 있다. 본 발명에 의하면, 마스크 공정을 증가하거나 비용의 상승 없이, 배선과 보조 배선을 적층함으로써 저저항 배선 구조를 갖는 초고밀도 박막 트랜지스터 기판을 제조할 수 있다.
도 1은 종래 기술에 의한 수평전계방식 액정표시장치에서 사용하는 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 2a 내지 2e는 도 1의 절취선 I-I'으로 자른 단면으로 도시한 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
도 3은 본 발명에 의한 대형 초고밀도 수평 전계방식 액정 표시장치용 저저항 배선 구조를 갖는 초고밀도 박막 트랜지스터 기판의 구조를 나타내는 평면도.
도 4a 내지 도 4e는 도 3의 절취선 II-II'으로 자른 단면으로 도시한 본 발명에 의한 저저항 배선 구조를 갖는 초고밀도 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들.
이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 또한, 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
이하, 첨부한 도 3 및 도 4a 내지 4e를 참조하여 본 발명의 바람직한 실시 예에 대하여 설명한다. 도 3은 본 발명에 의한 대형 초고밀도 수평 전계방식 액정 표시장치용 저저항 배선 구조를 갖는 초고밀도 박막 트랜지스터 기판의 구조를 나타내는 평면도이다. 도 4a 내지 도 4e는 도 3의 절취선 II-II'으로 자른 단면으로 도시한 본 발명에 의한 저저항 배선 구조를 갖는 초고밀도 박막 트랜지스터 기판을 제조하는 공정을 나타내는 단면도들이다.
도 3 및 도 4a 내지 4e를 참조하면, 초고밀도 수평 전계방식 액정 표시장치용 초고밀도 박막 트랜지스터 기판은 유리 기판(SUB) 위에 게이트 절연막(GI)을 사이에 두고 교차하는 게이트 배선(GL) 및 데이터 배선(DL), 그리고 그 교차부마다 형성된 박막 트랜지스터(T)를 구비한다. 게이트 배선(GL) 및 데이터 배선(DL)의 교차 구조에 의해 화소 영역을 정의한다. 게이트 배선(GL)은 박막 트랜지스터(T)의 게이트 전극(G)에 게이트 신호를 공급한다. 데이터 배선(DL)은 박막 트랜지스터(T)의 드레인 전극(D)를 통해 화소 전극(PXL)에 화소 신호를 공급한다. 공통 배선(CL)은 화소 영역을 사이에 두고 게이트 배선(GL)과 나란하게 형성되며, 액정 구동을 위한 기준 전압을 공통 전극(COM)에 공급한다.
박막 트랜지스터(T)는 게이트 배선(GL)의 게이트 신호에 응답하여 데이터 배선(DL)의 화소 신호가 화소 전극(PXL)에 충전되어 유지되도록 한다. 화소 전극(PXL)은 박막 트랜지스터(T)의 드레인 전극(D)과 접속되어 화소 영역에 형성된다. 공통 전극(COM)은 공통 배선(CL)에 접속되어 화소 영역에 형성된다. 특히, 화소 전극(PXL)과 공통 전극(COM)은 화소 영역 내에서 서로 평행하도록 배치된다. 이를 위해, 공통 전극(COM)은 화소 영역 내에서 수직 방향 혹은 꺾은선 구조로 일정 간격 떨어져 배열된 다수의 막대 모양으로 형성될 수 있다. 화소 전극(PXL)은 공통 전극(COM) 사이에서 배치되는 막대 모양 혹은 꺾은선 막대 모양을 다수 개 구비한다.
게이트 배선(GL)과 데이터 배선(DL)의 일측 단부에는 각각 게이트 패드(GP)와 데이터 패드(DP)가 형성된다. 게이트 패드(GP)와 데이터 패드(DP)는 각각 게이트 패드 콘택홀(GPH)과 데이터 패드 콘택홀(DPH)을 통해 게이트 패드 단자(GPT)와 데이터 패드 단자(DPT)가 연결된다.
본 발명에서는 게이트 배선(GL)과 공통 배선(CL)의 저항을 낮추면서도 개구율의 저하를 방지하도록 하기 위해 각 배선들을 이중층 구조를 갖도록 형성하여 두께를 두껍게 한다. 특히, 게이트 배선(GL) 및 공통 배선(CL)을 형성할 때 사용하는 게이트 금속 물질로 형성한, 보조 데이터 배선(ADL)을 더 포함한다. 또한, 데이터 배선(DL)을 형성할 때 사용하는 데이터 금속 물질로 형성한 보조 게이트 배선(AGL) 및 보조 공통 배선(ACL)을 더 포함한다.
게이트 금속 물질 및 데이터 금속 물질을 증착하여 금속 박막층을 형성할 때, 금속 박막의 균일성을 유지할 수 있으면서 최대로 증착할 수 있는 두께는 6,000 ~ 8,000Å 정도이다. 따라서, 단일 금속층으로 각 배선들을 형성할 경우, 배선의 두께는 최대 8,000Å이다. 최대 두께를 갖는 배선에서 선 저항을 더 줄이기 위해서는, 배선의 폭을 넓게할 수 밖에 없다. 배선의 폭을 넓게 형성하면, 선 저항은 줄일 수 있으나, 개구 면적이 좁아져서 개구율이 저하되는 문제가 있다.
본 발명에서는 배선의 폭을 넓히지 않고, 배선의 두께를 두껍게 하여 선 저항을 줄임과 동시에 개구율이 저하되지 않도록 하는 구조를 제공한다. 예를 들어, 게이트 금속 물질로 게이트 배선(GL) 및 공통 배선(CL)을 최대 금속 박막 두께인 8,000Å의 두께로 형성한다. 이 때, 데이터 배선(DL)이 형성될 위치에 게이트 금속 물질과 동일한 물질로 보조 데이터 배선(ADL)을 형성한다. 데이터 배선(DL)은 게이트 배선(GL)과 직교하도록 배치되므로, 보조 데이터 배선(ADL)은 가로 방향으로 진행하는 게이트 배선(GL)들 사이에서 혹은 게이트 배선(GL)과 공통 배선(CL) 사이에서 끊어져 있는 선분 형태로 형성하는 것이 바람직하다.
이후, 데이터 금속 물질로 데이터 배선(DL)을 최대 금속 박막 두께인 8,000Å의 두께로 형성한다. 이 때, 데이터 배선(DL)이 보조 데이터 배선(ADL)과 면 접촉을 이루도록 형성한다. 그 결과, 8,000Å의 두께를 갖는 보조 데이터 배선(ADL)과 8,000Å의 두께를 갖는 데이터 배선(DL)이 적층됨으로써 전체 배선의 두께는 두 배인 16,000Å을 확보할 수 있다. 이로써, 배선의 선 저항을 현저하게 줄일 수 있다. 반면에, 배선의 폭은 넓어지지 않으므로, 개구율 저하는 일어나지 않는다.
마찬가지로, 게이트 배선(GL) 및 공통 배선(CL)이 형성된 부위에, 데이터 금속 물질로 최대 금속 박막 두께인 8,000Å을 갖는 보조 게이트 배선(GL) 및 보조 공통 배선(CL)을 형성한다. 그 결과, 8,000Å의 두께를 갖는 게이트 배선(GL)과 8,000Å의 두께를 갖는 보조 게이트 배선(AGL)이 적층되고, 8,000Å의 두께를 갖는 공통 배선(CL)과 8,000Å의 두께를 갖는 보조 공통 배선(ACL)이 적층됨으로써 전체 각 배선의 두께는 두 배인 16,000Å을 확보할 수 있다. 이로써, 각 배선의 선 저항을 현저하게 줄일 수 있다. 반면에, 각 배선의 폭은 넓어지지 않으므로, 개구율 저하는 일어나지 않는다.
게이트 배선(GL) 및 공통 배선(CL)과 데이터 배선(DL)은 서로 교차하는 구조를 갖지만, 교차부는 게이트 절연막(GI)로 인해 서로 절연된 구조를 갖는다. 또한, 게이트 배선(GL)과 데이터 배선(DL)이 교차하는 부위에는 박막 트랜지스터(T)가 배치된다. 따라서, 게이트 배선(GL)과 데이터 배선(DL)이 교차하는 부위에는 박막 트랜지스터(T)가 배치되는데 게이트 절연막(GI)은 박막 트랜지스터(T) 영역을 덮는 구조를 갖는 것이 바람직하다. 또한, 게이트 절연막(GI)은 보조 데이터 배선(ADL)의 일측 끝단(박막 트랜지스터(T)와 인접한 끝단) 일부 영역을 덮도록 배치하는 것이 바람직하다.
그리고 공통 배선(GL)과 데이터 배선(DL)이 교차하는 부위에도 게이트 절연막(GI)이 배치되어야 한다. 특히, 게이트 절연막(GI)은 보조 데이터 배선(ADL)의 타측 끝단(박막 트랜지스터(T)와 멀리 떨어진 끝단) 일부 영역을 덮도록 배치하는 것이 바람직하다.
본 발명에서는, 게이트 절연막(GI)은 게이트 배선(GL) 및 공통 배선(CL)과 데이터 배선(DL)이 교차하는 부위, 또는 박막 트랜지스처(T)가 배치되는 부위와 같이 반드시 필요한 영역에만 국한되어 배치되는 특징이 있다. 따라서, 게이트 배선(GL), 공통 배선(CL) 및 보조 데이터 배선(ADL)의 대부분은 게이트 절연막(GI)에 의해 덮이지 않고 노출된 구조를 갖는다. 그 결과, 그 위에 적층 형성되는, 보조 게이트 배선(AGL)은 게이트 배선(GL)과, 보조 공통 배선(CL)은 공통 배선(CL)과 대부분의 면이 서로 접촉하는 구조를 갖는다. 마찬가지로 보조 데이터 배선(ADL)은, 그 위에 적층되는 데이터 배선(DL)과 대부분의 면이 서로 접촉하는 구조를 갖는다.
게이트 배선(GL) 및 데이터 배선(DL)은 여러 금속의 합금층 혹은 서로 다른 금속층이 적층된 구조를 가질 수 있다. 특히, 대면적 표시장치의 경우, 선 저항이 증가하므로, 비교적 선 저항이 낮은 구리(Cu) 혹은 알루미늄(Al)을 포함하는 것이 바람직하다. 예를 들어, 몰리브덴-티타늄 합금(MoTi)으로 이루어진 제1 금속층 위에 구리를 포함하는 제2 금속층이 적층된 구조를 가질 수 있다. 보조 데이터 배선(ADL) 및 보조 게이트 배선(AGL)은 게이트 배선(GL) 및 데이터 배선(DL)과 동일한 층에서 동일한 물질로 형성된다. 따라서, 보조 데이터 배선(ADL) 및 보조 게이트 배선(AGL)도 여러 금속의 합금층 혹은 서로 다른 금속층이 적층된 구조를 가질 수 있다.
또한, 게이트 배선(GL)과 데이터 배선(DL)이 교차하는 영역에는 박막 트랜지스터(T)가 배치되어야 하므로, 게이트 절연막(GI) 위에는 반도체 층(SE)이 동일한 형상으로 적층되어 있는 것이 바람직하다. 이 구조에 대해서는 단면 구조를 주로 이용하는 제조 공정의 설명에서 좀 더 상세히 설명한다.
이하, 도 4a 내지 도 4e를 참조하여, 본 발명에 의한 저저항 배선 구조를 갖는 대면적 초고밀도 박막 트랜지스터 기판을 제조하는 공정을 설명한다.
유리 기판(SUB) 위에 6,000~8,000Å의 두께로 게이트 금속 물질을 증착한다. 제1 마스크 공정으로 게이트 금속 물질을 패턴하여 게이트 요소룰 형성한다. 게이트 요소에는 게이트 배선(GL), 공통 배선(CL), 게이트 패드(GP), 공통 패드(CP), 게이트 전극(G) 및 보조 데이터 배선(ADL)을 포함한다. 게이트 패드(GP)는 게이트 배선(GL)의 일측 단부에 형성된다. 공통 패드(CP)는 공통 배선(CL)의 일측 단부에 형성된다. 게이트 전극(G)은 게이트 배선(GL)과 데이터 배선(DL)이 교차하는 부위에 분기된 형상으로 형성될 수 있다. 게이트 배선(GL) 및 공통 배선(CL)은 기판(SUB)의 가로 방향으로 진행할 수 있다. 보조 데이터 배선(ADL)은 이웃하는 게이트 배선(GL)과 공통 배선(CL) 사이에서 일정 거리 이격하고, 기판(SUB)의 세로 방향으로 진행하는 선분 형상으로 형성할 수 있다. 보조 데이터 배선(ADL)은 나중에 데이터 배선(DL)과 연결되는 것으로서, 게이트 배선(GL) 및 공통 배선(CL)과는 전기적으로 분리되어야 한다. (도 4a)
게이트 물질이 형성된 기판(SUB) 전체 표면 위에, 게이트 절연물질과 반도체 물질을 연속으로 증착한다. 제2 마스크 공정으로 게이트 절연물질과 반도체 물질을 동시에 패턴하여, 게이트 절연막(GI) 및 반도체 층(SE)을 형성한다. 특히, 게이트 절연막(GI) 및 반도체 층(SE)은 박막 트랜지스터(T)가 형성될 부위, 그리고 데이터 배선(DL)이 게이트 배선(GL) 및 공통 배선(CL)과 교차하는 부위에 배치하는 것이 바람직하다. 예를 들어, 게이트 전극(G)을 완전히 덮으며, 보조 데이터 배선(ADL)의 양측단부의 일부 영역만을 덮도록 형성할 수 있다. 대부분의 게이트 배선(GL), 공통 배선(CL) 및 보조 데이터 배선(ADL) 상층부에는 게이트 절연막(GI) 및 반도체 층(SE)이 적층되지 않는 구조를 갖는다.
여기서, 반도체 층(SE)은 박막 트랜지스터(T)가 형성될 위치에만 배치되도록 할 수 있다. 예를 들어, 공통 배선(CL)과 데이터 배선(DL)이 교차하는 부위에는 게이트 절연막(GI)만 개재되고, 게이트 배선(GL)과 데이터 배선(DL)이 교차하는 부위에는 게이트 절연막(GI) 위에 반도체 층(SE)이 적층된 구조를 갖도록 할 수 있다. 이러한 구성을 갖도록 하기위해, 제2 마스크 공정에서는 하프-톤 마스크 혹은 슬릿 마스크를 사용할 수 있다.
또한, 공통 배선(CL)과 데이터 배선(DL)이 교차하는 부위 및 게이트 배선(GL)과 데이터 배선(DL)이 교차하는 부위 모두에 게이트 절연막(GI)과 반도체 층(SE)이 적층된 구조를 가질 수 있다. 이 경우에는 반도체 층(SE)이 게이트 절연막(GI)보다 작은 크기를 갖는 것이 바람직하다. 이를 위해, 제2 마스크 공정에서 사용하는 식각액을 선택할 때, 반도체 층(SE) 물질에 대한 식각율이 게이트 절연막(GI) 물질에 대한 식각율보다 큰 물질을 고려하는 것이 바람직하다. (도 4b)
게이트 절연막(GI) 및 반도체 층(SE)이 섬모양으로 필요한 부분에만 형성된 기판(SUB) 위에, 데이터 금속 물질을 6,000~8,000Å의 두께로 증착한다. 제3 마스크 공정으로 데이터 요소를 형성한다. 데이터 요소에는 데이터 배선(DL), 데이터 패드(DP), 소스 전극(S), 드레인 전극(D), 보조 게이트 배선(AGL) 및 보조 공통 배선(ACL)을 포함한다. 데이터 배선(DL)은 기판(SUB)의 세로 방향으로 진행하면서, 선분 형상으로 일렬로 나열된 보조 데이터 배선(ADL)과 면접촉한다. 따라서, 데이터 배선(DL)은 게이트 절연막(GI) 및 반도체 층(SE)을 사이에 두고 게이트 배선(GL) 및 공통 배선(CL)과 교차하는 구조를 갖는다. 데이터 패드(DP)는 데이터 배선(DL)의 일측 단부에 형성된다. 소스 전극(S)은 데이터 배선(DL)에서 분기하여 반도체 층(SE)의 일측부와 접촉한다. 드레인 전극(D)은 반도체 층(SE)의 타측부와 접촉하며, 소스 전극(S)과 일정 거리 이격하여 배치된다. 소스 전극(S)과 드레인 전극(D) 사이의 반도체 층(SE)이 채널 영역(A)으로 정의된다. 이로써, 소스 전극(S), 드레인 전극(D), 반도체 채널 영역(A), 그리고 게이트 전극(G)으로 구성된 스위칭 소자인 박막 트랜지스터(T)가 완성된다. 보조 게이트 배선(AGL)은 게이트 절연막(GI) 및 반도체 층(SE)이 덮지 않는 게이트 배선(GL)과 면 접촉을 이룬다. 마찬가지로 보조 공통 배선(ACL)은 게이트 절연막(GI) 및 반도체 층(SE)이 덮지 않는 공통 배선(CL)과 면 접촉을 이룬다. (도 4c)
데이터 요소가 형성된 기판(SUB) 위에 SiNx 혹은 SiOx와 같은 절연물질을 전면 증착하여 보호막(PAS)을 형성한다. 제4 마스크 공정으로 보호막(PAS)을 패턴하여 콘택홀들을 형성한다. 콘택홀들에는 드레인 콘택홀(DH), 게이트 패드 콘택홀(GPH), 공통 패드 콘택홀(CH) 및 데이터 패드 콘택홀(DPH)이 포함된다. 드레인 콘택홀(DH)은 드레인 전극(D)의 일부를 노출한다. 게이트 패드 콘택홀(GPH)은 게이트 패드(GP)를 노출한다. 공통 패드 콘택홀(CH)은 공통 패드를 노출한다. 데이터 패드 콘택홀(DPH)은 데이터 패드를 노출한다. (도 4d)
콘택홀들이 형성된 보호막(PAS) 위에, 전극 물질을 증착한다. 전극 물질은, 투명 도전 물질인 인듐-주석 산화물(Indium Tin Oxide: ITO), 인듐-아연 산화물(Indium Zinc Oxide: IZO)와 같은 금속 산화물을 포함할 수 있다. 혹은, 불투명 금속 물질인 몰리브덴(Molybdenium; Mo), 티타늄(Titanium; Ti) 혹은 몰리브덴-티타늄 합금(MoTi)을 포함할 수 있다. 제5 마스크 공정으로 전극 물질을 패턴하여, 화소 전극(PXL), 공통 전극(COM), 게이트 패드 단자(GPT), 공통 패드 단자(CPT) 및 데이터 패드 단자(DPT)를 형성한다. 화소 전극(PXL)은 드레인 콘택홀(DH)를 통해 드레인 전극(D)과 연결되고, 화소 영역 내에서 다수 개의 막대 모양이 나란하게 배열된 구조를 갖는다. 공통전극(COM)은 공통 배선 콘택홀(CH)을 통해 공통 배선(CL)과 연결되고, 화소 영역 내에서 화소전극(PXL)과 나란히 배열된 다수 개의 막대 모양으로 형성한다. 그리고, 게이트 패드 단자(GPT)는 게이트 패드 콘택홀(GPH)을 통해 게이트 단자(GP)와 접촉하고, 데이터 패드 단자(DPT)는 데이터 패드 콘택홀(DPH)을 통해 데이터 패드(DP)와 접촉한다.(도 4e)
이상과 같이, 본 발명에서는 게이트 배선(GL)에는 그 상부 표면과 면 접촉하는 보조 게이트 배선(AGL)이 추가로 배치된다. 특히, 보조 게이트 배선(AGL)은, 게이트 배선(GL) 전체 길이에서 대부분의 표면과 면 접촉을 한다. 보조 게이트 배선(AGL)은 데이터 배선(DL)을 형성할 때 추가로 형성함으로써, 추가 마스크 공정 없이 형성할 수 있다. 게이트 배선(GL)과 보조 게이트 배선(AGL)이 적층됨으로써, 게이트 배선(GL)의 두께가 2배 증가한다.
마찬가지로, 데이터 배선(DL)에는 그 하부 표면과 면 접촉하는 보조 데이터 배선(ADL)이 추가로 배치된다. 특히, 보조 데이터 배선(ADL)은, 데이터 배선(DL) 전체 길이에서 대부분의 표면과 면 접촉을 한다. 보조 데이터 배선(ADL)은 게이트 배선(GL)을 형성할 때 추가로 형성함으로써, 추가 마스크 공정 없이 형성할 수 있다. 데이터 배선(DL)과 보조 데이터 배선(ADL)이 적층됨으로써, 데이터 배선(DL)의 두께가 2배 증가한다.
그 결과, 동일한 배선폭을 갖는 상태에서 선 저항을 현저하게 줄일 수 있다. 예를 들어, 45인치 이상의 대형 TV 제품에서 40PPI 이하의 해상도를 갖는 제품을 90PPI 이상의 고해상도를 구현하기 위해서는 게이트 배선(GL)의 폭을 60㎛에서 40㎛로 데이터 배선(DL)의 폭을 10㎛에서 5㎛로 줄여야 설계가 가능하다. 이와 같이 배선의 폭을 줄일 경우, 선 저항이 급격히 증가하여 정상적인 영상을 제공할 수 없다. 본 발명을 이러한 대면적 초고해상도의 표시장치에 적용할 경우, 배선의 폭을 이와 같이 줄이더라도, 배선의 두께를 2배 확보할 수 있으므로 선 저항 문제가 발생하지 않는다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정해져야만 할 것이다.
T: 박막 트랜지스터 G: 게이트 전극
S: 소스 전극 D: 드레인 전극
A: 반도체 채널층 n: 오믹 접촉층
GL: 게이트 배선 GP: 게이트 패드
GPH: 게이트 패드 콘택홀 GPT: 게이트 패드 단자
CL: 공통 배선 CH: 공통 배선 콘택홀
COM: 공통 전극 PXL: 화소 전극
DH: 드레인 콘택홀 DL: 데이터 배선
DP: 데이터 패드 DPH: 데이터 패드 콘택홀
DPT: 데이터 패드 단자 DLH: 데이터 배선 콘택홀
CN: 데이터 배선 연결단자 SUB: 기판

Claims (12)

  1. 기판 위에서 서로 제1 방향으로 진행하는 게이트 배선;
    상기 기판 위에서 제2 방향으로 진행하는 데이터 배선;
    상기 게이트 배선과 상기 데이터 배선이 교차하여 정의되는 화소 영역;
    상기 게이트 배선과 상기 데이터 배선이 교차하는 부위에서 섬 모양으로 그 사이에 배치되며 순차적으로 적층된 게이트 절연막 및 반도체 층;
    상기 게이트 배선 위에 면 접촉하며, 상기 제1 방향으로 진행하되 상기 데이터 배선과는 교차하지 않는 선분 형상을 갖는 보조 게이트 배선;
    상기 데이터 배선과 면 접촉하며, 상기 제2 방향으로 진행하되 상기 게이트 배선과는 교차하지 않는 선분 형상을 갖는 보조 데이터 배선;
    상기 기판 위에서 상기 게이트 배선과 평행하게 진행하는 공통 배선; 그리고
    상기 공통 배선 위에 면 접촉하며, 상기 제1 방향으로 진행하되 상기 데이터 배선과는 교차하지 않는 선분 형상을 갖는 보조 공통 배선을 포함하는 박막 트랜지스터 기판.
  2. 제 1 항에 있어서,
    상기 보조 데이터 배선의 어느 한 선분은,
    이웃하는 제1 게이트 배선 및 제2 게이트 배선 사이에 배치되며,
    일측 끝단은 상기 제1 게이트 배선을 덮는 제1 게이트 절연막 및 제1 반도체 층의 일측부와 중첩하고,
    타측 끝단은 상기 제2 게이트 배선을 덮는 제2 게이트 절연막 및 제2 반도체 층의 타측부와 중첩하는 박막 트랜지스터 기판.
  3. 제 1 항에 있어서,
    상기 보조 게이트 배선의 어느 한 선분은,
    이웃하는 제1 데이터 배선 및 제2 데이터 배선 사이에 배치되며,
    일측 끝단은 상기 게이트 배선을 덮는 상기 게이트 절연막 및 상기 반도체 층의 일측부와 중첩하는 박막 트랜지스터 기판.
  4. 제 1 항에 있어서,
    상기 보조 데이터 배선의 상부 표면은 상기 데이터 배선의 하부 표면과 면 접촉하며,
    상기 보조 게이트 배선의 하부 표면은 상기 게이트 배선의 상부 표면과 면 접촉하는 박막 트랜지스터 기판.
  5. 제 1 항에 있어서,
    상기 게이트 배선 및 상기 데이터 배선 중 적어도 어느 하나는 두께가 4,000 ~ 8,000Å이며,
    상기 보조 게이트 배선 및 상기 보조 데이터 배선 중 적어도 어느 하나는 두께가 4,000 ~ 8,000Å인 박막 트랜지스터 기판.
  6. 제 1 항에 있어서,
    상기 데이터 배선에서 분기하여, 상기 반도체 층의 일측변과 접촉하는 소스 전극;
    상기 소스 전극과 일정 거리 이격하여 대향하며, 상기 반도체 층의 타측변과 접촉하는 드레인 전극;
    상기 데이터 배선, 상기 보조 게이트 배선, 상기 소스 전극 및 상기 데이터 배선을 덮는 보호막;
    상기 보호막 위에서 상기 화소 영역 내에 배치되며 상기 드레인 전극과 연결되는 화소 전극을 더 포함하는 박막 트랜지스터 기판.
  7. 제 1 항에 있어서,
    상기 화소 영역 내에 배치되며 상기 공통 배선과 연결되는 공통 전극을 더 포함하며,
    상기 게이트 절연막은, 상기 공통 배선과 상기 데이터 배선이 교차하는 부위에서 섬 모양으로 그 사이에 개재된 박막 트랜지스터 기판.
  8. 기판 위에 제1 금속 물질로 제1 방향으로 진행하는 게이트 배선들 및 상기 게이트 배선들 사이에서 제2 방향으로 진행하되 상기 게이트 배선과 교차하지 않는 선분 형상을 갖는 보조 데이터 배선들을 형성하는 제1 마스크 공정;
    상기 게이트 배선을 중심으로 이웃하는 상기 보조 데이터 배선들의 마주보는 끝단들 사이에 배치된 상기 게이트 배선의 일부 영역을 덮는 게이트 절연막 및 반도체 층을 형성하는 제2 마스크 공정;
    제2 금속 물질로 제2 방향으로 진행하는 데이터 배선들 및 상기 데이터 배선들 사이에서 제1 방향으로 진행하되 상기 데이터 배선과 교차하지 않는 선분 형상을 갖는 보조 게이트 배선들을 형성하는 제3 마스크 공정;
    상기 데이터 배선 및 상기 보조 게이트 배선을 덮는 보호막을 형성하는 제4 마스크 공정; 그리고
    상기 보호막 위에 화소 전극을 형성하는 제5 마스크 공정을 포함하고,
    상기 제1 마스크 공정은,
    상기 기판 위에서 상기 게이트 배선과 평행하게 진행하는 공통 배선을 더 형성하고,
    상기 제3 마스크 공정은,
    상기 데이터 배선들 사이에서 상기 제1 방향으로 진행하되 상기 데이터 배선과 교차하지 않는 선분 형상을 가지며, 상기 공통 배선 위에 면 접촉하는 보조 공통 배선을 더 형성하는 박막 트랜지스터 제조 방법.
  9. 제 8 항에 있어서,
    상기 제1 마스크 공정은,
    상기 게이트 배선에서 분기하는 게이트 전극을 더 형성하고,
    상기 제3 마스크 공정은,
    상기 데이터 배선에서 분기하며 상기 반도체 층의 일측부와 접촉하는 소스 전극 및 상기 소스 전극과 일정 거리 이격하여 대향하는 드레인 전극을 더 형성하고,
    상기 제4 마스크 공정은,
    상기 보호막을 관통하여 상기 드레인 전극을 노출하는 드레인 콘택홀을 형성하고,
    상기 제5 마스크 공정에서,
    상기 화소 전극은 상기 드레인 콘택홀을 통해 상기 드레인 전극과 연결되는 박막 트랜지스터 제조 방법.
  10. 제 8 항에 있어서,
    상기 제4 마스크 공정은,
    상기 공통 배선 및 상기 보조 공통 배선 중 어느 하나를 노출하는 공통 콘택홀을 더 형성하고,
    상기 제5 마스크 공정은,
    상기 보호막 위에서 상기 공통 콘택홀을 통해 연결되는 공통 전극을 더 형성하는 박막 트랜지스터 제조 방법.
  11. 제 8 항에 있어서,
    상기 제1 금속 물질 및 상기 제2 금속 물질은, 4,000 ~ 8,000Å의 두께로 증착하는 박막 트랜지스터 제조 방법.
  12. 제 8 항에 있어서,
    상기 제2 마스크 공정은,
    하프-톤 마스크를 사용하여, 상기 반도체 층은 상기 게이트 절연막 보다 작은 크기로 상기 게이트 절연막 위에 적층되도록 형성하는 박막 트랜지스터 제조 방법.
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