KR100269520B1 - 박막트랜지스터, 액정표시장치와 그 제조방법 - Google Patents

박막트랜지스터, 액정표시장치와 그 제조방법 Download PDF

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Abstract

본 발명은 박막트랜지스터, 액정표시장치와 그 제조방법에 관한 것으로, 스위칭 특성을 위하여 다결정 실리콘 박막트랜지스터를 채용하되, 상기 박막트랜지스터를 형성하기 위한 제조공정을 단순화하기 위하여 기판 상에 소오스/드레인 배선을 형성하고, 실리콘의 결정화 작업에서 기판의 불순물이 실리콘층에 침투하는 것을 방지하기 위한 완충막인 절연막으로 소오스/드레인 배선과 노출된 전면을 덮는 구조를 가지고 있으며, 기판과, 상기 기판 상에 형성된 소오스 및 드레인 전극과, 상기 소오스 및 드레인 전극과 노출된 전면을 덮는 절연막과, 상기 절연막 상에 위치하되, 소오스, 채널 및 드레인 영역이 형성되어 있는 활성층과, 상기 채널영역에 중첩되도록 형성되는 게이트절연막\게이트전극을 포함하며, 공정을 단순화할 수 있고, 소자 특성이 양호한 스위칭 소자를 제공할 수 있다.

Description

박막트랜지스터, 액정표시장치와 그 제조방법
본 발명은 박막트랜지스터, 액정표시장치와 그 제조방법에 관한 것으로, 특히 절연기판 상에 소오스/드레인 배선이 위치하고, 그 상부에 절연막과 활성층이 위치하는 구조를 가지는 박막트랜지스터와 이를 이용하는 액정표시장치 및 그 제조방법에 관한 것이다.
도 1a부터 도 1e는 종래의 제 1 기술을 설명하기 위한 도면으로, 코플라나 구조의 박막트랜지스터와 스토리지 캐패시터를 구비하는 액정표시장치의 제조공정도를 나타낸 것이다.
도 1a를 참조하면, 절연기판인 유리기판(100)에 제1 절연막인 완충막(11)을 증착한다. 이 때, 완충막(11)은 이 후의 공정에서 비정질 실리콘을 증착하고 어닐링 작업을 진행하여 비정질 실리콘을 결정화하는 과정중에 유리기판의 불순물이 실리콘층에 침투하는 것을 방지한다. 이 후, 언급한 바와 같이, 제1 절연막(11) 상에 비정질 실리콘층을 증착한 후, 레이저 어닐링 작업을 진행하여 비정질 실리콘층을 결정화한 다음, 이 결정화된 실리콘층을 사진식각하여 활성층(12)을 형성한다. 이어서, 스토리지 캐패시터의 제1 스토리지전극(12T)을 형성하기 위하여 활성층(12)에 감광막패턴(PR)을 마스크로 하는 선택적인 불순물 도핑공정을 실시한다.
도 1b를 참조하면, 노출된 전면에 제2 절연막과 도전물질층을 순차적으로 증착한 후, 도전물질층을 사진식각하여 게이트전극(14G), 게이트라인(도면에 표시되어 있지 않음) 및 제1 스토리지전극(12T)과 상응하여 스토리지 캐패시터를 이루는 제2 스토리지전극(14T)을 형성한다. 이어서, 게이트전극과 제2 스토리지전극을 마스크로 그 하단에 위치하는 제2 절연막을 식각하여 게이트절연막(13)를 각각 형성한다.
도 1c를 참조하면, 노출된 전면에 불순물도핑 공정을 실시하여, 활성층(12)에 소오스영역(12S)과 드레인영역(12D)을 형성한다. 이 때, 게이트전극(14G)은 불순물도핑을 블로킹하여 그 하부의 활성층(12) 부분에 채널영역(12C)을 정의한다. 또한, 이 과정에서, 드레인영역(12D)은 제1 스토리지전극(12T)과 일체로 연결된다.
도 1d를 참조하면, 노출된 전면에 제3 절연막(15)을 증착한 후, 제3 절연막(13)을 사진식각하여 활성층(12)의 소오스영역(12S)과 드레인영역(12D)을 각각 노출시키는 제1 콘택홀을 형성한다. 이어서, 노출된 전면에 도전물질층을 증착한 후, 이 도전물질층을 사진식각하여 소오스영역(12S)에 연결되는 소오스전극(16S)과 데이터라인(도면 미표시)과 드레인전극(16D)을 형성한다.
도 1e를 참조하면, 노출된 전면에 제4 절연막(17)을 증착한 후, 제4 절연막(17)을 사진식각하여 드레인전극(16D)을 노출시키는 제2 콘택홀을 형성한다. 이어서, 노출된 전면에 투명도전물질층을 증착한 후, 이 투명도전층을 사진식각하여 드레인전극(16D)에 연결되는 화소전극(18)을 형성한다.
상술한 바와 같은 종래의 제1 기술에서는 비정질 실리콘을 증착하고 어닐링 작업을 진행하여 비정질 실리콘을 결정화하는 과정중에 유리기판의 불순물이 실리콘층에 침투하는 것을 방지하기 위한 완충막을 형성하기 위한 절연막 증착공정이 필요하다. 절연막 증착공정은 그 공정이 복잡하고, 공정장비의 투자를 증가시키는 요인이 된다. 또한, 상술된 종래의 기술은 두 번의 콘택홀 형성을 위한 사진식각공정이 필요하다. 사진식각공정은 마스킹 공정, 감광막 도포공정, 노광공정, 현상공정 등의 일련의 복잡하고 정밀한 공정을 거쳐서 진행되기 때문에 제품의 생산성과 신뢰성에 영향을 준다. 따라서, 이러한 사진식각공정과 절연막 형성공정의 횟수를 줄임으로서, 제조공정을 단순화하는 것이 액정표시장치의 생산에 관건이 된다.
도 2는 종래의 제 2 기술을 설명하기 위한 도면으로, 스태거 구조의 박막트랜지스터의 단면도를 나타낸 것이다.
절연기판(200)에 소오스전극(21S)과 드레인전극(21D)을 형성하고, 이에 전기적으로 연결되는 활성층(23)을 형성한다. 이 때, 활성층(23)은 노출된 전면에 비정질 실리콘층을 증착하고 레이저 어닐링을 실시하여 증착된 비정질 실리콘층을 결정화한 다음, 사진식각하여 형성될 수 있다. 이 후, 활성층(23) 상의 소정의 위치에 게이트절연막(24)\게이트전극(25)을 형성한 다음, 불순물 도핑공정을 실시하여 노출된 활성층(23)에 소오스영역(23S)과 드레인영역(23D)을 형성한다. 이 후, 노출된 전면을 덮는 절연막(26)을 증착하고, 이 절연막(28)에 드레인영역(23D)을 노출시키는 콘택홀을 형성한 후, 절연막(26) 상에 드레인영역(23D)에 연결되는 화소전극(27)을 형성한다.
상술한 종래의 제 2 기술에서는 소오스와 드레인 전극을 덮는 비정질 실리콘층을 증착한 후, 레이저 어닐링을 진행하여 비정질 실리콘층을 결정화한다. 따라서 저저항 배선을 위하여 소오스와 드레인전극을 두껍게 형성할 경우에 단차가 크기 때문에 비정질 실리콘이 전극에 제대로 증착되지 않아서 단선되는 문제가 발생한다. 또한, 금속물질인 전극 상에 접하는 실리콘 부분은 그렇지 않는 부분에 비하여 결정특성이 좋지 않다. 따라서 박막트랜지스터의 전류특성이 양호하지 않게 된다.
본 발명은 스위칭 특성을 위하여 다결정 실리콘 박막트랜지스터를 채용하되, 상기 박막트랜지스터를 형성하기 위한 제조공정을 단순화하기 위하여 기판 상에 소오스/드레인 배선을 형성하고, 실리콘의 결정화 작업에 필요한 완충막으로 소오스/드레인 배선과 노출된 전면을 덮도록 함(이하, 기판 상에 소오스/드레인 배선이 형성되고, 이들과 노출된 전면을 절연막이 덮고 절연막 상에 코플라나 구조를 가지는 박막트랜지스터의 구조를 BBC(Buried Bus Coplanar) 구조라 함)으로써, 종래의 코플라나 구조에서보다 절연막 증착공정을 줄여서 공정을 단순화하려 하는 것이다.
본 발명은 BBC 구조의 박막트랜지스터를 채용함으로써, 완충막을 두껍게 형성하는 것을 가능하게 하고, 그에 따라 소오스/드레인 배선을 두껍게 형성할 수 있도록 함으로써, 대면적 화면에 적용가능한 저저항을 가지는 데이터 라인을 형성하려 하는 것이다.
본 발명은 기판과, 상기 기판 상에 형성된 소오스 및 드레인 전극과, 상기 소오스 및 드레인 전극과 노출된 전면을 덮는 완충막과, 상기 완충막 상에 위치하되, 소오스영역, 채널영역 및 드레인 영역이 형성되어 있는 활성층과, 상기 활성층 상에 형성되는 게이트절연막과, 상기 게이트절연막 상에 형성된 게이트전극을 포함하는 박막트랜지스터이다. 이 구조에서 상기 게이트전극과 노출된 활성층을 덮는 층간절연막과, 상기 완충막과 상기 층간절연막에 소오스전극, 소오스영역, 드레인전극과 드레인영역을 노출시키도록 형성되는 적어도 하나 이상의 콘택홀과, 상기 노출된 소오스전극과 소오스영역을 연결하는 제1 연결배선과 상기 드레인전극과 드레인 영역을 연결하는 제2 연결배선을 더 포함할 수 있다.
본 발명은 절연기판과, 상기 절연기판 상에 형성된 데이터라인과, 상기 데이타라인을 덮는 제1 절연막과, 상기 제 1 절연막 상에 위치하되, 소오스, 채널 및 드레인 영역이 형성되어 있는 활성층과, 상기 활성층을 덮는 제2 절연막과, 상기 채널영역에 중첩되도록 형성되는 게이트전극과 상기 게이트전극에 연결되되, 상기 데이타라인에 교차하도록 형성되는 게이트라인과, 상기 게이트전극과 상기 게이트라인을 덮는 제3 절연막과, 상기 제1 절연막 혹은, 제 2 절연막 혹은, 제3 절연막에 상기 데이터라의 일부를 노출시키도록 형성되는 제1 콘택홀, 상기 소오스영역을 노출시키도록 형성되는 제2 콘택홀과 상기 드레인영역을 노출시키도록 형성되는 제3 콘택홀과, 상기 제1 및 제2 콘택홀을 통하여 상기 데이터라인과 상기 소오스영역을 연결하는 연결배선과, 상기 제3 콘택홀을 통하여 상기 드레인영역에 연결되도록 형성되는 화소전극을 포함하는 액정표시장치이다.
본 발명은 기판 상에 소오스전극 및 드레인 전극을 형성하는 단계과, 상기 소오스 및 드레인 전극과 노출된 전면을 덮는 절연막을 형성하는 단계과, 상기 절연막 상에 활성층을 형성하는 단계과, 상기 활성층 상의 소정 부분에 게이트절연막\게이트전극을 형성하는 단계과, 상기 활성층에 불순물을 선택적으로 도핑하여 상기 활성층에 소오스영역과 드레인영역을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법이다.
본 발명은 절연기판 상에 데이타라인을 형성하는 단계와, 상기 데이타라인을 덮는 제1 절연막을 형성하는 단계와, 상기 제1 절연막 상에 활성층을 형성하는 단계와, 상기 활성층을 덮는 제2 절연막을 형성하는 단계와, 상기 활성층에 게이트전극 및 상기 게이트전극에 연결되되, 상기 데이타라인에 교차하는 게이트라인을 형성하는 단계와, 상기 게이트전극을 마스크로하는 불순물 도핑공정을 실시하여 상기 활성층에 소오스영역, 채널영역 및 드레인영역을 형성하는 단계와, 상기 활성층, 상기 게이트전극 및 상기 게이트라인을 덮는 제3 절연막을 형성하는 단계와, 상기 데이타라인의 일부를 노출시키는 제1콘택홀, 상기 소오스영역을 노출시키는 제2콘택홀 및 상기 드레인영역을 노출시키는 제3콘택홀을 형성하는 단계와, 상기 제1 및 제2콘택홀을 통하여 상기 노출된 데이타라인의 일부와 상기 노출된 소오스영역을 연결하는 연결배선을 형성하는 단계와, 상기 제3 콘택홀을 통하여 상기 드레인영역에 연결되는 화소전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법이다.
도 1a부터 도 1e는 종래의 제 1 기술에 의한 액정표시장치의 제조공정도
도 2는 종래의 제 2 기술에 의한 박막트랜지스터의 단면도
도 3a부터 도 3e는 본 발명에 의한 박막트랜지스터의 제 1 실시예
도 4는 본 발명에 의한 박막트랜지스터의 제 2 실시예
도 5a부터 도 5d는 본 발명에 의한 박막트랜지스터의 제 3 실시예
도 6은 본 발명에 의한 액정표시장치의 제 1 실시예를 보여주는 평면도
도 7은 도 6에 보인 액정표시장치의 단면도
도 8a부터 도 8d는 도 7에 보인 액정표시장치의 제조공정도
도 9는 본 발명에 의한 액정표시장치의 제 2 실시예를 보여주는 평면도
도 3a부터 도 3e는 본 발명을 적용한 박막트랜지스터의 제 1 실시예를 설명하기 위한 도면으로, BBC 구조의 박막트랜지스터 제조공정을 나타낸 것이다.
도 3a를 참조하면, 절연기판인 유리기판(300)에 소오스전극(31S)과 드레인전극(31D)을 포함하는 소오스/드레인 배선을 형성한다. 소오스/드레인 배선을 저저항을 가지도록 형성하기 위하여 이중층으로 제조할 수 있다. 노출된 기판 전면에 알미늄층과 몰리브덴층을 연속적으로 증착한 후, 이들 금속을 동시에 식각하거나, 노출된 기판 전면에 알미늄층을 증착한 후 식각하고, 다시 그 전면을 덮는 몰리브덴층을 증착하고 식각함으로써, 이중층의 구조를 가지는 소오스/드레인 배선을 형성할 수 있다. 소오스/드레인 배선은 적어도 단일층 이상의 구조로하여 형성될 수 있으며, 알미늄층과 몰리브덴층 이외에 적절한 도전물질을 사용할 수 있다.
그 다음, 소오스전극(31S)과 드레인전극(31D) 및 노출된 기판을 덮으며, 후속 제조공정에서는 비정질 실리콘을 결정화하는 작업에서 유리기판의 불순물이 실리콘으로 침투하는 것을 방지하는 제1 절연막(32)을 사용한다.
도 3b를 참조하면, 노출된 제1 절연막(32) 상에 비정질 실리콘층을 증착한 후, 레이저 어닐링 작업을 진행하여 비정질 실리콘층을 결정화한다. 이 후, 결정화된 실리콘층을 사진식각하여 제1 절연막(32) 상에 활성층(33)을 형성한다.
도 3c를 참조하면, 노출된 기판 전면에 제2 절연막과 금속도전층을 연속적으로 증착한 후, 금속도전층을 사진식각하여 게이트전극(35)을 형성하고, 그 하단에 있는 제2 절연막을 식각하여 게이트절연막(34)을 형성한다. 그 다음, 기판 전면에 불순물 도핑공정을 진행하여 게이트전극이 블로킹하지 않는 활성층(33) 부분에 소오스영역(33S)과 드레인영역(33D)을 형성한다.
도 3d를 참조하면, 노출된 전면을 덮는 제3 절연막(36)을 증착한 후, 제3 절연막(36)과 제1 절연막(32)을 사진식각하여 소오스전극(31S), 소오스영역(33S), 드레인전극(31D) 및 드레인영역(33D)을 노출시키는 콘택홀을 형성한다.
도 3e를 참조하면, 노출된 전면을 덮는 투명도전층을 증착한 후, 투명도전층을 사진식각하여 소오스전극(31S)과 소오스영역(33S)을 연결하는 제1 연결배선(37)과 드레인전극(31D)과 드레인영역(33D)을 연결하는 제2 연결배선(38)을 형성한다. 이 때, 제 1 연결배선(37)과 제2 연결배선(38)은 두 박막트랜지스터를 전기적으로 연결하는 연결배선으로 사용할 수 있다. 또한, 제2 연결배선(38)은 액정표시장치에서 드레인전극에 연결되는 화소전극으로 적용할 수 있다. 또한, 제1 연결배선과 제2 연결배선은 투명도전물질 이외에 다른 종류의 도전물질로 형성할 수 있다.
상술한 바와 같이 본 발명에 따른 박막트랜지스터는 소자 신뢰성이 우수한 다결정 실리콘을 사용하되, BBC 구조를 채용하여 기판 상에 소오스/드레인 배선을 형성하고, 실리콘의 결정화 작업에 필요한 완충막으로 소오스/드레인 배선을 덮도록 함으로써, 종래의 코플라나 구조에서 보다 절연막 증착공정을 한 단계 줄여 공정을 단순화할 수 있다. 또한, 콘택홀 형성을 한번의 사진식각공정에 의하여 성취할 수 있어서, 종래의 코플라나 구조에서 보다 제조공정을 단순화할 수 있다. 또한, 완충막인 제1 절연막을 충분히 두껍게 증착하는 것이 가능하기 때문에 그에 따라서 소오스전극 혹은 드레인전극을 두껍게 형성할 수 있어서, 저저항 배선을 요구하는 소자에 적용할 수 있다.
도 4는 본 발명을 적용한 박막트랜지스터의 제 2 실시예를 설명하기 위한 도면으로, CMOS 구조의 박막트랜지스터 단면을 나타낸 것이다.
절연기판(400) 상에 n형 TFT와 p형 TFT가 제1, 제2 및 제3 연결배선(49-1)(49-2)(49-3)에 의하여 CMOS로 연결되어 있다. n형 TFT와 p형 TFT는 소오스영역(43S)(44S)과 드레인영역(43D)(44D)에 확산된 불순물 타입만이 다르며, 그 이외는 동일한 구조를 하고 있다.
상기 박막트랜지스터의 제조공정은 상술된 박막트랜지스터의 제1 실시예에서 설명한 바와 유사하다. 언급한 박막트랜지스터의 제 1 실시예의 제조공정을 참고하여 제조공정을 설명하면, 기판 상에 소오스전극(41S)(42S)과 드레인전극(41D)(42D)을 각각 형성하고, 그 전면을 덮는 완충막(410)을 형성하고, 제1 절연막(410) 상에 활성층(43)(44)을 형성하고, 그 위로 게이트절연막(45)(46)\게이트전극(47)(48)을 각각 형성하고, n형 박막트랜지스터 부분의 활성층에 n형 불순물을 선택적으로 도핑하여 n형 불순물로 도핑되는 소오스영역(43S)과 드레인영역(43D)을 형성하고, p형 박막트랜지스터 부분의 활성층에 p형 불순물을 선택적으로 도핑하여 p형 불순물로 도핑되는 소오스영역(44S)과 드레인영역(44D)을 형성하고, 그 전면을 덮는 보호막(420)을 형성하고, 소오스전극(41S)(42S), 드레인전극(41D)(42D), 소오스영역(43S)(44S) 및 드레인영역(43D)(44D)을 노출시키는 콘택홀을 각각 형성하고, n형 박막트랜지스터의 소오전전극(41S)과 소오스영역(43S)을 연결하는 제 1 투명연결배선(49-1), p형 박막트랜지스터의 소오전전극(42S)과 소오스영역(44S)을 연결하는 제 2 투명연결배선(49-1), n형 및 p형 박막트래지스터의 드레인전극(41D)(42D)과 드레인영역(43D)(44D)을 모두 연결하는 제 3 투명연결배선(49-3)을 형성하여 n형 박막트랜지스터와 p형 박막트랜지스터를 CMOS로 연결한다.
상술한 바와 같이 제조되는 CMOS 박막트랜지스터는 액정표시장치 혹은, 이외의 반도체 소자에서의 회로부에 적용할 수 있다. 회로부를 상기와 같은 CMOS 박막트랜지스터로 형성할 수 있지만, n형 박막트랜지스터만을 배열하거나, p형 박막트랜지스터만을 배열하여 회로부를 형성할 수 있다.
도 5a부터 도 5d는 본 발명을 적용한 박막트랜지스터의 제 3 실시예를 설명하기 위한 도면으로, BBC 구조와 엘디디 구조를 채용한 다결정 실리콘 박막트랜지스터의 제조공정도를 나타낸 것이다.
도 5a를 참조하면, 절연기판인 유리기판(500)에 소오스전극(51S)과 드레인전극(51D)을 포함하는 소오스/드레인 배선을 형성한다. 소오스/드레인 배선을 저저항을 가지도록 형성하기 위하여 이중층으로 제조할 수 있다. 노출된 기판 전면에 알미늄층과 몰리브덴층을 연속적으로 증착한 후, 이들 금속을 동시에 식각하거나, 노출된 기판 전면에 알미늄층을 증착한 후 식각하고, 다시 그 전면을 덮는 몰리브덴층을 증착하고 식각함으로써, 이중층의 구조를 가지는 소오스/드레인 배선을 형성할 수 있다. 소오스/드레인 배선은 적어도 단일층 이상의 구조로하여 형성될 수 있으며, 알미늄층과 몰리브덴층 이외에 적절한 도전물질을 사용할 수 있다.
그 다음, 소오스전극(51S)과 드레인전극(51D) 및 노출된 기판을 덮으며, 후속 제조공정에서는 비정질 실리콘을 결정화하는 작업에서 유리기판의 불순물이 실리콘으로 침투하는 것을 방지하는 제1 절연막(52)을 사용한다.
도 5b를 참조하면, 노출된 제1 절연막(52) 상에 비정질 실리콘층을 증착한 후, 레이저 어닐링 작업을 진행하여 비정질 실리콘층을 결정화한다. 이 후, 결정화된 실리콘층을 사진식각하여 제1 절연막(52) 상에 활성층(53)을 형성한다. 그 다음 노출된 전면을 덮는 제2 절연막과 도전층을 연속적으로 증착한 후, 도전층 상에 게이트 배선 형성을 위한 감광막패턴(PR)을 형성한 다음, 도전층에 감광막패턴을 마스크로하는 과도식각작업을 진행하여 감광막패턴의 안쪽에 위치하는 게이트전극(55)을 형성하고, 제2 절연막에 상기 감광막패턴(PR)을 마스크로하는 이방성식각작업을 진행하여 게이트전극(54)의 외부로 돌출되는 게이트절연막(54)을 형성한다.
도 5c를 참조하면, 기판 전면에 불순물 도핑공정을 진행하여 게이트절연막(54)이 블로킹하지 않는 활성층(33) 부분에 소오스영역(33S)과 드레인영역(33D)을 형성한다. 이 때, 고에너지에 의하여 고농도 불순물 도핑작업이 진행되면, 소오스영역(33S)과 채널영역(33C) 사이 및 드레인영역(33D)과 채널영역(33C) 사이에 엘디디영역(33L)이 형성되고, 저에너지에 의하여 고농도 불순물 도핑작업이 진행되면, 소오스영역(33S)과 채널영역(33C) 사이 및 드레인영역(33D)과 채널영역(33C) 사이는 불순물이 도핑되지 않는 오프셋영역이 된다.
도 5d를 참조하면, 노출된 전면을 덮는 제3 절연막(56)을 증착한 후, 제3 절연막(56)과 제1 절연막(52)을 사진식각하여 소오스전극(51S), 소오스영역(53S), 드레인전극(51D) 및 드레인영역(53D)을 노출시키는 콘택홀을 형성한다. 이 후, 노출된 전면을 덮는 투명도전층을 증착한 후, 투명도전층을 사진식각하여 소오스전극(51S)과 소오스영역(53S)을 연결하는 제1 연결배선(57)과 드레인전극(51D)과 드레인영역(53D)을 연결하는 제2 연결배선(58)을 형성한다. 이 때, 제 1 연결배선(37)과 제2 연결배선(38)은 두 박막트랜지스터를 전기적으로 연결하는 연결배선으로 사용할 수 있다. 또한, 제2 연결배선(38)은 액정표시장치에서 드레인전극에 연결되는 화소전극으로 적용할 수 있다. 또한, 제1 연결배선과 제2 연결배선은 투명도전물질 이외에 다른 종류의 도전물질로 형성할 수 있다.
도 6은 본 발명을 적용한 액정표시장치의 제 1 실시예를 설명하기 위한 도면으로, 스토리지 캐패시터 및 데이터 라인과 게이트 라인의 교차부에 위치하는 숏트방지층을 구비하는 액정표시장치의 평면도를 나타낸 것이다.
게이트전극(64G)이 연장된 게이트라인(64L)과 데이타라인(61L)이 서로 교차하여 화소를 형성하고 있으며, 제1 스토리지전극 라인(61T)이 데이터라인(61L)과 평행하게 위치하도록 형성되어 있다. 이 때, 제1 스토리지전극 라인(61T)은 데이타라인(61L)과 동일층 상에 동일배선재로 형성된다. 게이트라인(64L)과 데이타라인(61L)의 교차부에는 게이트전극(64G)과 소오스영역(63S) 및 드레인영역(63D)을 구비한 박막트랜지스터가 전기적으로 연결되어 있다. 또한, 제1 스토리지전극 라인(61T)의 상부에는 제1 스토리지전극 라인(61T)과 상응하여 스토리지 캐패시터를 형성하는 제2 스토리지전극 라인(63T)이 위치하고 있다. 활성층(63)의 소오스영역(63S)은 투명배선(67E)에 의하여 데이타라인(61L)과 연결되어 있고, 드레인영역(63S)은 데이터 라인(61L)과 중첩되게 형성된 화소전극(67P)과 연결되어 있다. 따라서 데이터 라인(61L)에 주입된 신호는 투명배선(67E)을 통하여 소오스영역(63S)에 전달되고, 이 신호는 드레인영역(63D)을 거쳐 화소전극(67P)에 도달한다. 화소전극(67P)은 데이타라인(61L)에 중첩되어 있어서 화소의 개구율을 향상시키는 구조를 하고 있다.
그리고, 게이트라인(64L)과 데이타라인(61L)의 교차하는 부분에는 활성층(63)과 동일배선재인 숏트방지층(63a)이 개재되어 있어서, 게이트라인(64L)과 데이타라인(41L)이 숏트되는 것을 방지하고 있다.
도 7는 도 6의 I-I과 II-II 절단선을 따라 나타낸 단면도이다.
I-I 절단선을 따라 나타낸 단면을 참조하면, 유리기판(600)에 데이타라인(61L)과 제1 스토리지전극 라인(61T)이 형성되어 있고, 그 위로 데이타라인(61L)의 일부를 노출시키는 콘택홀이 있는 제1 절연막(62)이 형성되어 있다. 그리고 제1 절연막(62) 상에는 활성층(63)이 형성되어 있는데, 활성층(63)에는 소오스영역(63S), 채널영역(63C), 드레인영역(63D) 및 드레인영역(63D)에 연장되는 제2 스토리지전극 라인(63T)이 형성되어 있다. 이 때, 제2 스토리지전극 라인(63T)은 제1 스토리지전극 라인(61T)과 상응하여 스토리지 캐패시터를 형성하고 있다. 소오스영역(63S), 드레인영역(63D) 및 제2 스토리지전극 라인(63T)은 n형 또는 p형 불순물이 고농도로 도핑되어 있는 상태이다.
활성층(63) 상단에는 전면을 덮되, 노출된 데이타라인(61L)의 일부를 그대로 노출시키고, 활성층(63)의 소오스영역(63S)과 드레인영역(63D)을 노출시키는 제2 절연막(64)이 형성되어 있다. 그리고, 제2 절연막(64) 상에는 활성층(63)의 채널영역(63C)에 대응되는 위치에 게이트전극(63G)이 형성되어 있다. 그리고 그 위로, 노출된 데이타라인(63L)의 일부, 소오스영역(63S) 및 드레인영역(63D)을 그대로 노출시키는 제3 절연막(66)이 형성되어 있다. 이때 제3 절연막(66)은 유기절연물질을 사용함으로써, 두껍게 형성될 수 있다. 제3 절연막(66)상에는 노출된 소오스영역(63S)과 데이타라인(63L)을 연결하는 투명배선(67E)이 형성되어 있고, 노출된 드레인영역(63D)에 연결된 화소전극(67P)이 형성되어 있다. 화소전극(67P)은 유기절연물질로 두껍게 형성된 제3 절연막(66) 상에 위치하기 때문에 데이타라인(61L)에 일부 중첩되도록 형성할 수 있는데, 이는 두껍고 유전율이 낮은 절연물질로 형성된 제3 절연막의 존재로 화소전극(67P)과 데이타라인(61L)이 형성하는 기생 캐패시턴스가 크지 않기 때문이다.
II-II 절단선을 따라 나타낸 단면을 참조하면, 게이트라인(66L)과 데이타라인(61L)이 그 교차부에서 숏트되는 것을 방지하기 위하여 다결정실리콘으로 형성된 숏트방지층(63a)을 개재한 구조를 보이고 있다. 유리기판(600)에 데이타라인(61L)이 위치하여 있고, 그 위로 제1 절연막(62)이 형성되어 있고, 그 위로 다결정실리콘으로 형성된 숏트방지층(63a)이 형성되어 있고, 그 위로 제2 절연막(64)과 게이트라인(64L)이 형성되어 있으며, 제3 절연막(66)이 게이트라인(64L)을 덮고 있다. 따라서 데이타라인(61L)과 게이트라인(64L)이 제1 절연막(62), 숏트방지층(63a) 및 제2 절연막(64)으로 된 3중층을 사이에 두고 서로 교차하고 있어서, 숏트될 염려가 훨씬 적다.
도 8a부터 도 8d는 상기에서 보인 액정표시장치의 제조공정도이다.
도 8a를 참조하면, 유리기판(800) 상에 3000∼4000Å정도의 도전층을 형성하고, 이 도전층에 사진식각공정을 실시하여 소오스라(61L)과 제1 스토리지전극 라인(61T)을 형성한다. 데이타라인(61L)과 제1 스토리지전극 라인(61T)은 평면도에 보인 바와 같이 병렬적으로 형성한다. 이때, 도전층은 스퍼터링(sputtering)등과 같은 통상의 금속물질 증착기술에 의하여 크롬, 알미늄, 몰리브덴과 같은 금속, 혹은 이들 금속의 합금을 증착하여 형성할 수 있다. 또한, 이와 같은 도전층의 식각은 (인산+질산+초산+물)의 혼산액을 사용한 습식식각에 의해 진행될 수 있다. (이하, 도전층의 증착 및 식각은 이와 같은 방법으로 형성할수 있으므로 그 기술은 생략한다.)
도 8b를 참조하면, 제1 절연막(62)을 1000∼3000Å 정도로 형성한다. 이때, 제1 절연막(62)을 PECVD(Plasma Enhanced Chemical Vapor Deposition)등과 같은 통상의 절연물질 증착기술에 의하여 산화실리콘 혹은 질화실리콘 등과 같은 절연물질을 증착하여 형성할 수 있다.(이하, 절연막은 이와 같은 방법으로 형성할수 있으므로 그 기술은 생략한다.) 이후, 노출된 전면에 다결정실리콘층을 400∼600Å 정도로 형성하고, 이 실리콘층에 사진식각공정을 실시하여 활성층(63)과 숏트방지층(63a)을 형성한다. 이때 활성층(63)은 제1 스토리지전극 라인(61T)에 중첩될수 있도록 형성하고, 숏트방지층(63a)은 데이타라인(61L)과 게이트라인(64L)이 교차하는 부분에 위치하도록 형성한다. 제1 절연막(62)은 유리기판(200)과 활성층(63)의 사이에 위치함으로써, 제조공정중에 유리기판의 불순물이 활성층에 침투되는 것을 방지하는 완충막의 기능을 하고 있다.
도 8c를 참조하면, 제2 절연막(64)을 800∼1000Å 정도로 형성한다. 이후, 제2 절연막(64) 상에 3000∼4000Å정도의 도전층을 형성하고, 이 도전층에 사진식각공정을 실시하여 게이트전극(65G)과 게이트라인(65L)을 형성한다. 이어서, 노출된 전면에 불순물도핑 공정을 실시하여, 활성층(63)에 소오스영역(63S), 드레인영역(63D) 및 제2스토리지전극 라인(63T)을 형성한다. 이때, 제2절연막(64) 상에 형성된 게이트전극(65G)이 이온 블로킹 마스크로 작용하게 된다. 게이트전극(65G)의 하부에 위치하는 활성층(63) 부분은 채널영역(63C)이 되고, 드레인영역(63D)과 제2 스토리지전극 라인(63T)은 일체로 형성된다. 이온 도핑 공정은 캐리어의 이동도가 높은 n형 이온을 사용하는데, 제조조건에 따라, 예를 들어 p형 박막트랜지스터를 형성할 경우, p형 이온을 사용하기도 한다. n형 이온에는 인(P) 또는 아세닉(As) 등이 사용될 수 있고, p형 이온에는 붕소 등이 사용될 수 있다.
도 8d를 참조하면, 제3 절연막(66)을 4000∼5000Å정도로 형성한다. 이때 제3 절연막(66)은 유기절연물질과 같이 유전율이 낮은 물질을 사용함으로써, 절연막을 두껍게 형성할 수 있다. 이후, 제3 절연막(66), 제2 절연막(64) 및 제1 절연막(62)을 사진식각공정으로 패터닝하여 데이타라인(61L)의 일부, 소오스영역(63S) 및 드레인영역(63D)을 노출시키는 콘택홀을 형성한다. 이어서, 전면에 투명도전층을 500∼1500Å 정도로 형성하고, 이 투명도전층을 사진식각공정으로 패터닝하여 노출된 데이타라인(61L)의 일부과 소오스영역(63S)을 연결하는 투명배선(67E)과 화소전극(67P)을 형성한다. 이때, 투명도전층은 스퍼터링(sputtering)등과 같은 통상의 증착기술에 의하여 ITO(Indium Tin Oxide) 등과 같은 투명도전물질을 증착하여 형성할 수 있다. 또한, 투명도전층을 강산용액, 예를 들어, (제이염화철+염산+질산)의 혼합용액을 사용하는 습식식각공정을 진행하여 패터닝할 수 있다.
언급한 바와 같이, 유기절연물질을 사용하여 제3 절연막(66)을 두껍게 형성할 경우에는 화소전극과 데이타라인을 중첩시켜도, 이들 중첩으로 인한 기생용량의 크기가 작기 때문에, 화소전극(67P)은 데이타라인(61L)과 일부 중첩되도록 형성할 수 있다. 따라서 화소전극을 넓게 형성할 수 있어서, 화소의 개구율을 향상시킬 수 있다.
상술한 본 발명의 실시예에서는 도 6의 평면도가 보여준 바와 같이, 활성층(63)을 데이타라인(61L)에 중첩하는 경우도 있지만, 도 9에 보인 바와 같이. 활성층과 데이타라인을 중첩하지 않은 경우에도 적용될 수 있다. 도 9는 활성층(63)이 데이타라인(61L)과 중첩하지 않도록 형성되어 있는 점과, 활성층의 위치로 인하여 데이타라인과 소오스영역을 연결하는 투명배선의 위치가 변경되어 있는 점을 제외하고는 도 4에 보인 평면도의 구조와 동일하므로 이의 설명은 생략(동일부분을 나타내는 도면부호는 동일함)한다.
본 발명은 상술한 실시예 이외에 소오스/드레인 배선이 하층에 위치하고 그 상단을 절연막이 덮고 있고 절연막 상에 코플라나 구조의 박막트랜지스터가 위치하는 구조로 다양하게 적용할 수 있다.
본 발명은 소자 신뢰성이 우수한 다결정 실리콘을 사용하되, BBC 구조를 채용하여 기판 상에 소오스/드레인 배선을 형성하고, 실리콘의 결정화 작업에 필요한 완충막으로 소오스/드레인 배선을 덮도록 함으로써, 종래의 코플라나 구조에서 보다 절연막 증착공정을 한 단계 줄여 공정을 단순화할 수 있다. 또한, 콘택홀 형성을 한번의 사진식각공정에 의하여 성취할 수 있어서, 종래의 코플라나 구조에서 보다 제조공정을 단순화할 수 있다. 또한, 완충막인 제1 절연막을 충분히 두껍게 증착하는 것이 가능하기 때문에 그에 따라서 소오스전극 혹은 드레인전극을 두껍게 형성할 수 있어서, 저저항 배선을 요구하는 소자에 적용할 수 있다.
또한, 본 발명은 활성층에 불순물 도핑을 실시하여 도핑된 활성층을 제2 스토리지전극 라인으로 사용한다. 따라서 활성층 상에 제1 스토리지전극 라인을 형성하는 경우와 비교하여 불순물도핑을 위한 공정의 횟수를 줄일 수 있다. 또한, 본 발명은 데이타라인과 화소전극 사이에 유전율이 낮은 유기절연막을 형성함으로써, 화소전극이 데이터 라인에 중첩하는 것을 가능하게 하였다. 따라서 화소의 개구율을 높일 수 있다. 또한, 본 발명은 데이타라인과 게이트라인의 교차하는 부분을 데이타라인-제1절연막-숏트방지층-제2절연막-게이트라인 순으로 위치하는 구조로 형성함으로써, 데이터 라인과 게이트 라인의 숏트를 방지할 수 있다.

Claims (32)

  1. 기판과,
    상기 기판 상에 형성된 소오스 및 드레인 전극과,
    상기 소오스 및 드레인 전극과 노출된 전면을 덮는 완충막과,
    상기 완충막 상에 위치하되, 소오스영역, 채널영역 및 드레인 영역이 형성되어 있는 활성층과,
    상기 활성층 상에 형성되는 게이트절연막과,
    상기 게이트절연막 상에 형성된 게이트전극을 포함하는 박막트랜지스터.
  2. 청구항 1에 있어서,
    상기 게이트전극과 노출된 활성층을 덮는 층간절연막과,
    상기 완충막과 상기 층간절연막에 소오스전극, 소오스영역, 드레인전극과 드레인영역을 노출시키도록 형성되는 적어도 하나 이상의 콘택홀과,
    상기 노출된 소오스전극과 소오스영역을 연결하는 제1 연결배선과 상기 드레인전극과 드레인 영역을 연결하는 제2 연결배선을 더 포함하는 것이 특징인 박막트랜지스터.
  3. 청구항 2에 있어서, 상기 제1 및 제2 연결배선은 투명도전배선인 것이 특징인 박막트랜지스터.
  4. 청구항 1에 있어서,
    상기 소오스 및 드레인 전극이 이중층으로 형성되어 있는 것이 특징인 박막트랜지스터.
  5. 청구항 4에 있어서,
    상기 소오스 및 드레인 전극이 알미늄층과 몰리브덴층이 순차적으로 형성되어 있는 것이 특징인 박막트랜지스터.
  6. 청구항 1 또는, 청구항 2에 있어서,
    상기 게이트절연막과 상기 게이트전극은 상기 채널영역에만 중첩되어 있는 것이 특징인 박막트랜지스터.
  7. 청구항 1 또는, 청구항 2에 있어서,
    상기 소오스영역과 상기 채널영역 사이에는 소정영역이 형성되어 있고, 상기 게이트절연막은 상기 채널영역과 상기 소오스영역에 중첩되고, 상기 게이트전극이 상기 채널영역에 중첩되는 것이 특징인 박막트랜지스터.
  8. 청구항 7에 있어서,
    상기 소정영역은 엘디디영역인 것이 특징인 박막트랜지스터.
  9. 청구항 7에 있어서,
    상기 소정영역은 오프셋영역인 것이 특징인 박막트랜지스터.
  10. 청구항 1에 있어서,
    상기 박막트랜지스터의 구조를 가지되, 상기 소오스 및 드레인 영역이 제1 도전형의 불순물에 의하여 선택적으로 도핑되어 있는 제1 박막트랜지스터와,
    상기 박막트랜지스터의 구조를 가지되, 상기 소오스 및 드레인 영역이 제2 도전형의 불순물에 의하여 선택적으로 도핑되어 있는 제2 박막트랜지스터와,
    상기 제1 및 제2 박막트랜지스터가 CMOS 박막트랜지스터가 되도록 상기 제1 및 제2 박막트랜지스터를 전기적으로 연결하는 연결배선을 포함하는 것이 특징인 박막트랜지스터.
  11. 절연기판과,
    상기 절연기판 상에 형성된 데이타라인과,
    상기 데이타라인을 덮는 제1 절연막과,
    상기 제 1 절연막 상에 위치하되, 소오스, 채널 및 드레인 영역이 형성되어 있는 활성층과,
    상기 활성층을 덮는 제2 절연막과,
    상기 채널영역에 중첩되도록 형성되는 게이트전극과 상기 게이트전극에 연결되되, 상기 데이타라인에 교차하도록 형성되는 게이트라인과,
    상기 게이트전극과 상기 게이트라인을 덮는 제3 절연막과,
    상기 제1 절연막 혹은, 제 2 절연막 혹은, 제3 절연막에 상기 데이터라의 일부를 노출시키도록 형성되는 제1 콘택홀, 상기 소오스영역을 노출시키도록 형성되는 제2 콘택홀과 상기 드레인영역을 노출시키도록 형성되는 제3 콘택홀과,
    상기 제1 및 제2 콘택홀을 통하여 상기 데이터라인과 상기 소오스영역을 연결하는 연결배선과,
    상기 제3 콘택홀을 통하여 상기 드레인영역에 연결되도록 형성되는 화소전극을 포함하는 액정표시장치.
  12. 청구항 11에 있어서,
    상기 절연기판 상에 상기 데이타라인과 동일배선재로 형성되는 제1 스토리지전극 라인과,
    상기 제1 스토리지전극 라인을 덮는 절연막과,
    상기 활성층의 상기 드레인영역과 일체로하여 형성되되, 상기 제1 스토리지전극 라인과 상응하여 스토리지 캐패시터를 이루도록 형성되는 제2 스토리지전극 라인을 더 포함하는 것이 특징인 액정표시장치.
  13. 청구항 11에 있어서,
    상기 데이타라인과 상기 게이트라인의 교차부에 상기 활성층과 동일배선재로 형성된 숏트방지층이 더 포함된 것이 특징인 액정표시장치.
  14. 청구항 11에 있어서,
    상기 제3 절연막은 유기절연막인 것이 특징인 액정표시장치.
  15. 청구항 11 또는, 14에 있어서,
    상기 화소전극은 상기 데이타라인에 중첩되도록 형성되는 것이 특징인 액정표시장치.
  16. 청구항 11에 있어서,
    상기 활성층의 상기 소오스영역은 상기 데이터라인에 중첩되는 것이 특징인 액정표시장치.
  17. 청구항 11에 있어서,
    상기 활성층의 상기 소오스영역은 상기 데이터라인에 중첩되지 않는 것이 특징인 액정표시장치.
  18. 기판 상에 소오스전극 및 드레인 전극을 형성하는 단계과,
    상기 소오스 및 드레인 전극과 노출된 전면을 덮는 절연막을 형성하는 단계과,
    상기 절연막 상에 활성층을 형성하는 단계과,
    상기 활성층 상의 소정 부분에 게이트절연막\게이트전극을 형성하는 단계과,
    상기 활성층에 불순물을 선택적으로 도핑하여 상기 활성층에 소오스영역과 드레인영역을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법.
  19. 청구항 18에 있어서,
    상기 불순물을 n형 또는, p형의 불순물인 것이 특징인 박막트랜지스터의 제조방법.
  20. 청구항 18에 있어서, 상기 활성층은 상기 절연막 상에 비정질 실리콘층을 증착하고, 상기 비정질 실리콘층을 결정화하고, 상기 결정화된 실리콘층을 사진식각하여 형성하는 것이 특징인 박막트랜지스터의 제조방법.
  21. 청구항 18에 있어서, 상기 소오스와 드레인 전극은 상기 기판 상에 제1 도전층과 제2 도전층을 연속적으로 증착하고, 상기 제1 도전층과 제2 도전층을 동시에 사진식각하여 형성하는 것이 특징인 박막트랜지스터의 제조방법.
  22. 청구항 18에 있어서, 상기 소오스전극과 드레인 전극은 상기 기판 상에 제1 도전층을 증착하고 사진식각한 후, 노출된 전면 상에 제2 도전층을 증착하고 사진식각하여 형성하는 것이 특징인 박막트랜지스터의 제조방법.
  23. 청구항 18에 있어서,
    상기 게이트절연막\게이트전극은 상기 활성층과 노출된 전면에 절연막과 도전층을 연속증착한 후, 사진식각하여 형성하는 것이 특징인 박막트랜지스터 제조방법.
  24. 청구항 18에 있어서,
    상기 게이트절연막과 게이트전극은 상기 활성층과 노출된 전면에 절연막과 도전층을 연속증착한 후, 사진식각하여 형성하는 것이 특징인 박막트랜지스터 제조방법.
  25. 청구항 18에 있어서, 상기 게이트절연막과 게이트전극은 상기 활성층에 절연막과 도전층을 연속적으로 형성하고, 상기 도전층 상에 게이트전극을 형성하기 위한 감광막패턴을 형성하고, 상기 감광막패턴을 마스크로하여 상기 도전층을 과도식각하고, 상기 감광막 패턴을 마스크로 하여 상기 절연막을 이방성으로 식각하여 형성하는 것이 특징인 박막트랜지스터의 제조방법.
  26. 청구항 25에 있어서, 상기 게이트절연막과 게이트전극을 마스크로 하는 고농도의 불순물 도핑공정을 진행하여 상기 게이트절연막과 중첩되되, 상기 게이트전극과는 중첩되지 않는 활성층 부분에 엘디디영역을 형성하는 것이 특징인 박막트랜지스터의 제조방법.
  27. 청구항 18 청구항 26에 있어서,
    상기 게이트전극과 노출된 활성층을 덮는 층간절연막을 형성하는 단계과,
    상기 완충막 혹은, 상기 층간절연막에 콘택홀을 형성하여 소오스전극, 소오스영역, 드레인전극 및 드레인영역을 노출시키는 단계과,
    상기 노출된 소오스전극과 소오스영역을 연결하는 제1 연결배선 및 상기 드레인전극과 드레인 영역을 연결하는 제2 연결배선을 형성하는 단계를 더 포함하는 것이 특징인 박막트랜지스터의 제조방법.
  28. 기판 상에 제1 및 제2 형 박막트랜지스터의 소오스/드레인 전극을 각각 형성하는 단계와,
    상기 각 소오스/드레인 전극과 노출된 전면을 덮는 완충막을 형성하는 단계와,
    상기 완충막 상에 제1 및 제2 형 박막트랜지스터의 활성층을 각각 형성하는 단계와,
    상기 각 활성층 상에 제1 및 제2 형 박막트랜지스터의 게이트절연막\게이트전극을 각각 형성하는 단계과,
    상기 제1 형 박막트랜지스터의 활성층에 제1 도전형 불순물을 선택적으로 도핑하여 제1 형 박막트랜지스터의 소오스/드레인 영역을 형성하는 단계와,
    상기 제2 형 박막트랜지스터의 활성층에 제2 도전형 불순물을 선택적으로 도핑하여 제2 형 박막트랜지스터의 소오스/드레인 영역을 형성하는 단계와,
    상기 각 게이트전극과 노출된 전면을 덮는 층간절연막을 형성하는 단계와,
    상기 층간절연막 혹은, 상기 완충막 콘택홀을 형성하여 상기 제1 및 제2 박막트랜지스터 의 소오스/드레인 영역과 소오스/드레인 전극을 각각 노출시키는 단계와,
    상기 각 소오스/드레인 영역과 소오스/드레인 전극을 연결하여 상기 제1 및 제2 박막트랜지스터를 CMOS 구조로 연결하는 단계를 포함하는 박막트랜지스터의 제조방법.
  29. 절연기판 상에 데이타라인을 형성하는 단계와,
    상기 데이타라인을 덮는 제1 절연막을 형성하는 단계와,
    상기 제1 절연막 상에 활성층을 형성하는 단계와,
    상기 활성층을 덮는 제2 절연막을 형성하는 단계와,
    상기 활성층에 게이트전극 및 상기 게이트전극에 연결되되, 상기 데이타라인에 교차하는 게이트라인을 형성하는 단계와,
    상기 게이트전극을 마스크로하는 불순물 도핑공정을 실시하여 상기 활성층에 소오스영역, 채널영역 및 드레인영역을 형성하는 단계와,
    상기 활성층, 상기 게이트전극 및 상기 게이트라인을 덮는 제3 절연막을 형성하는 단계와,
    상기 데이타라인의 일부를 노출시키는 제1콘택홀, 상기 소오스영역을 노출시키는 제2콘택홀 및 상기 드레인영역을 노출시키는 제3콘택홀을 형성하는 단계와,
    상기 제1 및 제2콘택홀을 통하여 상기 노출된 데이타라인의 일부와 상기 노출된 소오스영역을 연결하는 연결배선을 형성하는 단계와,
    상기 제3 콘택홀을 통하여 상기 드레인영역에 연결되는 화소전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
  30. 청구항 29에 있어서,
    상기 절연기판 상에 상기 데이타라인과 동일배선재로 제1 스토리지 전극라인을 형성하고, 상기 활성층의 상기 드레인영역이 연장되어 상기 제1 스토리지 전극라인과 상응하여 스토리지 캐패시터를 이루는 제2 스토리지 전극라인을 형성하는 것이 특징인 액정표시장치의 제조방법.
  31. 청구항 29에 있어서,
    상기 데이타라인과 상기 게이트라인의 교차부에는 단락방지층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  32. 청구항 29에 있어서,
    상기 활성층과 상기 단락방지층은 동일배선재로하여 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.
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