KR100631011B1 - 박막트랜지스터 제조방법 - Google Patents

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Abstract

본 발명은 박막트랜지스터 제조방법에 관한 것으로, 1매의 불순물 도핑 마스크를 사용하고서도 카운터 도핑에 의하여 CMOS TFT를 제조하기 위하여, 기판 상에 제 1 반도체층 및 제 1 게이트전극을 구비하는 제 1 도전형 TFT와 제 2 반도체층 및 제 2 게이트전극을 구비하는 제 2 도전형 TFT를 마련하는 공정과, 상기 제 1 게이트전극 및 상기 제 2 게이트전극을 마스크로하여 상기 제 1 반도체층과 상기 제 2 반도체층에 제 1 도전형 불순물을 도핑하는 제 1 도핑공정과, 제 1 도전형 TFT를 덮는 도핑 마스크를 형성하는 공정과, 상기 도핑 마스크와 상기 제 2 게이트전극을 마스크로하여 제 1 도전형 불순물이 도핑된 제 2 반도체층에 제 2 도전형 불순물을 카운터 도핑하는 제 2 도핑공정과, 상기 제 1 도전형 TFT와 상기 제 2 도전형 TFT를 상보적으로 결합되도록 전기적으로 연결하여 CMOS TFT를 형성하는 공정을 포함하는 박막트랜지스터 제조방법을 제공하며, 제작공정시 요구되는 마스크의 수를 줄여주어서 제조공정을 단순화할 수 있다.
박막트랜지스터 제조방법

Description

박막트랜지스터 제조방법{METHOD FOR FABRICATING TFT}
도 1은 일반적인 박막트랜지스터 제조방법에 있어서, 불순물의 가우스 분포를 설명하기 위한 도면
도 2a부터 도 2d는 종래 기술에 따른 CMOS TFT의 제조공정도
도 3은 본 발명에 따른 박막트랜지스터 제조방법에 있어서, 인과 보론의 도핑 프로파일을 설명하기 위한 도면
도 4는 본 발명에 따른 박막트랜지스터 제조방법에 있어서, N형 불순물로 도핑한 후, P형 불순물로 카운터 도핑하여 제조된 P형 박막트랜지스터의 트랜스퍼 곡선을 나타낸 도면.
도 5a부터 도 5d는 본 발명에 따른 박막트랜지스터 제조방법에 있어서, P형 불순물 도핑 후, N형 불순물을 카운터 도핑한 경우에 인의 가속전압에 따른 보론과 인의 도핑 프로파일을 나타낸 도면.
도 6a와 도 6d는 본 발명에 따른 박막트랜지스터 제조방법에 있어서, P형 불순물 도핑 후, N형 불순물을 카운터 도핑하여 제조된 N형 박막트랜지스터의 트랜스퍼 곡선을 나타낸 도면
삭제
도 7a부터 도 7d는 본 발명의 실시예에 따른 CMOS TFT의 제조공정도
본 발명은 박막트랜지스터 제조방법에 관한 것으로 특히, 액정표시장치의 스위칭소자로 사용하는 박막트랜지스터의 제조방법에 관한 것이다.
박막트랜지스터(Thin Film Transistor, 이하 TFT라 약칭함)의 활성층은 반도체 물 질로 형성되고, 불순물 도핑영역인 소오스영역 및 드레인영역과 불순물이 도핑되지 않은 채널영역을 구비한다. 게이트전극에 인가되는 신호에 의하여 소오스영역과 드레인영역의 불순물의 일부는 채널영역에 모이게 되어 캐리어가 이동할 수 있는 통로를 만든다.
불순물 도핑은 에너지를 가지는 전하 혹은, 분자들과 같은 불순물들을 반도체층과 같은 피도핑 물질층에 주입하는 것이라 할 수 있다.
불순물을 그의 운동에너지가 수㎸에서 수 ㎹에 이르는 범위에 있게 가속시켜 반도체 표면으로 향하게 한다. 이 불순물은 반도체 결정 속으로 들어감에 따라 그들의 에너지를 충돌하는 격자에 주며, 결국 투영비정(projected range)이라는 어떤 평균적인 침투 깊이에 이르러 정지하게 된다. 불순물과 그의 주입 에너지에 따라 주어진 반도체에서의 이 비정은 수 100Å에서 약 1㎛까지 변할 수 있다.
불순물들은 도 1에 보인 바와 같이, 투영비정 RP(이하, 투명비정을 RP라 칭함)를 중심으로 거의 대칭의 형태로 분포되어 정지된다. 주입된 불순물 투여량은 대체로 Gauss 공식으로 분포된다. 도면에서 ΔRP는 분포편차를 나타낸다. RP와 ΔRP는 불순물 가속전압이 증가함에 따라 증가한다.
도 2a부터 도 2d는 종래 기술에 따른 TFT의 제조공정을 설명하기 위한 도면으로, CMOS형의 코플라나 TFT의 제조공정을 나타낸 것이다.
도 2a를 참조하면, 기판(200) 상에 "n형 TFT"와 "P형 TFT"가 위치할 영역을 정의한 후, 각각의 영역에 TFT의 활성층이 되는 반도체층(21-1)(21-2)을 각각 형성한다. 이어서, 각각의 반도체층(21-1)(21-2) 상에 게이트절연막(22-1)(22-2)과 게이트전극(23-1)(23-2)을 각각 형성한다.
도 2b를 참조하면, N형 TFT 영역을 덮는 제 1 도핑블로킹막(DB1)을 형성한다. 이어서, 기판 전면에 P형 불순물을 사용하는 불순물 도핑공정을 진행하여 P형 TFT의 반도체층(21-1)에 P형 불순물로 도핑되는 소오스영역(21S)과 드레인영역(21D)을 형성하고, 불순물 비도핑영역인 채널영역(21C)을 정의한다.
도 2c를 참조하면, 제 1 도핑 블로킹막(DB1)을 제거하고, 다시, P형 TFT 영역을 덮는 제 2 도핑 블로킹막(DB2)을 형성한다. 그 후, 기판 전면에 N형 불순물을 사용하는 불순물 도핑공정을 진행하여 N형 TFT의 반도체층(21-2)에 N형 불순물로 도핑되는 소오스영역(21'S)과 드레인영역(21'D)을 형성하고, 채널영역(21'C)을 정의한다.
도 2d를 참조하면, P형 TFT 영역을 덮는 제 2 도핑 블로킹막(DB2)을 제거한다. 이어서, 기판의 노출된 전면을 덮는 절연막(24)을 형성한 후, P형 TFT의 소오스영역(21S)과 드레인영역(21D) 및 N형 TFT의 소오스영역(21'S)과 드레인영역(21'D)을 노출시키는 콘택홀을 각각 형성한다.
그 다음, P형 TFT의 노출된 소오스영역(21S)과 드레인영역(21D) 및 N형 TFT의 노출된 소오스영역(21'S)과 드레인영역(21'D)을 연결하는 배선들(25-1)(25-2)(25-3)을 각각 형성하여 P형 TFT와 N형 TFT가 상보적으로 결합되어 이루어지는 CMOS TFT를 제작한다.
상술한 바와 같은 종래 기술에서는 P형 TFT와 N형 TFT에 각각의 도전형에 맞는 불순물을 도핑하기 위하여 도 2b와 도 2c에 도시된 바와 같이, 2개의 도핑 블로킹막을 사용한다.
따라서, 2개의 도핑 블로킹막을 패턴하기 위한 2매의 마스크를 각기 제작해야 하고, 이를 이용하여 2개의 도핑 블로킹막을 각기 형성해야 하기 때문에 마스크 공정수가 증가하게 되어 공정이 복잡해지고, 그에 따라 생산수율도 떨어진다.
삭제
이에 본 발명은 상술한 종래 기술에 따른 제반 문제점을 해결하기 위하여 안출한 것으로서, 본 발명은 1매의 불순물 도핑 마스크를 사용하고서도 카운터 도핑에 의하여 CMOS TFT를 제조함으로써 제조공정을 단순화할 수 있는 박막트랜지스터 제조방법을 제공함에 그 목적이 있다.
삭제
상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터 제조방법은, 기판 상에 제 1 반도체층 및 제 1 게이트전극을 구비하는 제 1 도전형 TFT와 제 2 반도체층 및 제 2 게이트전극을 구비하는 제 2 도전형 TFT를 마련하는 공정과, 상기 제 1 게이트전극 및 상기 제 2 게이트전극을 마스크로하여 상기 제 1 반도체층과 상기 제 2 반도체층에 제 1 도전형 불순물을 도핑하는 제 1 도핑공정과, 제 1 도전형 TFT를 덮는 도핑 마스크를 형성하는 공정과, 상기 도핑 마스크와 상기 제 2 게이트전극을 마스크로하여 제 1 도전형 불순물이 도핑된 제 2 반도체층에 제 2 도전형 불순물을 카운터 도핑하는 제 2 도핑공정과, 상기 제 1 도전형 TFT와 상기 제 2 도전형 TFT를 상보적으로 결합되도록 전기적으로 연결하여 CMOS TFT를 형성하는 공정을 포함하는 박막트랜지스터 제조방법을 제공한다.
이 때, 상기 제 1 도전형은 P형이고, 제 2 도전형은 N형일 경우에는 상기 제 1 도핑공정은 제 1 농도크기로 진행되고, 상기 제 2 도핑공정은 상기 제 1 농도크기보 다 큰 제 2 농도크기를 가지되, 상기 제 2 도핑공정은 상기 제 1 도핑공정보다 높은 가속전압으로 진행하도록 할 수 있다.
또한, 상기 제 1 도전형은 N형이고, 제 2 도전형은 P형일 경우에는 상기 제 1 도핑공정은 제 1 농도크기로 진행되고, 상기 제 2 도핑공정은 상기 제 1 농도크기보다 큰 제 2 농도크기를 가지되, 상기 제 2 도핑공정은 상기 제 1 도핑공정보다 동일 가속전압으로 진행하도록 할 수 있다.
이하, 본 발명에 따른 박막트랜지스터 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
본 발명은 카운터도핑에 의해서도 소자특성이 좋은 TFT를 제조하고자 한다.
카운터 도핑에서는 N형(혹은 P형) 불순물을 반도체층에 도핑한 후에, 그 반대 도전형을 가지는 P형(혹은 N형) 불순물을 도핑하여, 나중에 도핑된 도전형 즉, P형(혹은 N형)으로 최종 도전형을 결정한다.
삭제
그런데, N형 불순물과 P형 불순물은 같은 가속전압을 가지고 기판에 주입된다 하더라도 각 불순물의 도핑 프로파일은 서로 다른 특성을 가진다. 따라서, 카운터 도핑에 의하여 도전형 불순물 영역을 형성하고자 하는 경우에는 각각의 도전형에 맞는 도핑조건을 적절하게 조절하는 것이 필요하다.
도 3은 동일 도핑조건하에서의 N형 불순물인 인(P)과 P형 불순물인 보론(B)의 도핑 프로파일을 나타낸 도면이다. 동일 가속전압과 동일 도핑농도를 셋팅하여 실험한 결과를 나타낸 것이다.
도면에 보인 바와 같이, 동일 가속전압과 동일 도핑농도를 사용할 경우 인보다 보 론이 더 깊은 농도 피크치 즉, RP를 가지며, 더 완만한 농도경사를 가지고 반도체층에 분포한다. 이와 같은 인과 보론 사이의 도핑 프로파일의 차이로 인하여, 인의 가속전압과 보론의 가속전압이 동일한 경우에는 보론은 인보다 더 깊게 도핑된다.
따라서, 카운터 도핑에 의하여 원하는 도전형만을 나타내고자 하는 경우에는 각 불순물의 도핑 프로파일을 적절하게 조절하여, 카운터 도핑하는 도전형 불순물이 이전의 도전형 불순물을 충분히 보상할 수 있도록 공정조건을 조절하는 것이 필요하다.
도 4는 N형 불순물로 도핑한 후, P형 불순물로 카운터 도핑하여 제조된 P형 TFT의 트랜스퍼 곡선을 나타낸 것이다.
P형 TFT는 코플라나 구조를 가지며, 1×1015/㎠정도의 인을 10㎸ 정도의 가속전압로 하여 먼저 도핑한 후에, 3×1015/㎠정도의 보론을 동일 가속전압으로 카운터 도핑하여 제조된 것이다.
이와 같이 하여 제조된 P형 TFT는 도 4에 보인 바와 같이, 온/오프 전류 특성이 좋은 소자가 된다.
상술한 바와 같이, N형 불순물을 도핑한 후에 N형 불순물 가속전압과 동일한 크기의 가속전압을 사용하여 P형 불순물을 카운터 도핑하여 P형 TFT를 제작할 수 있는 것은 도 3을 보면 알 수 있듯이, P형 불순물이 N형 불순물 보다 더 깊은 농도 피크치를 가지고 있고, 농도 경사가 완만한데 기인한다. 따라서, P형 불순물을 N형 불순물 보다 더 높은 농도 예를 들어, 2-3 배 정도로 높은 농도로 사용하여 카운터 도핑작업을 진행하는 경우에는 동일 가속전압을 가지는 조건하에서도 P형 불순물은 N형 불순물을 충분히 보상할 수 있다.
언급한 바와 같이, 카운터 도핑을 이용할 경우에, N형 불순물을 도핑한 후, P형 불순물을 도핑하여 P형 TFT를 제작하고자 하는 경우에는 불순물 도핑작업을 동일 가속전압하에 P형 불순물의 농도를 N형 불순물을 충분히 보상할 수 있는 정도로 맞추는 도핑조건만으로도 신뢰성 있는 TFT를 제작할 수 있음을 알 수 있다.
그러나, P형 불순물을 도핑한 후에 N형 불순물을 카운터 도핑하여 N형 TFT를 제작하고자 하는 경우에는 상기 공정조건을 동일하게 이용할 수 없다. 이는 언급한 바와 같이, N형 불순물과 P형 불순물의 도핑 프로파일의 특성이 다르기 때문이다.
P형 불순물을 도핑한 후에 N형 불순물을 도핑하여 N형 TFT를 제작하고자 하는 경우의 공정특성을 첨부된 도면을 참조하여 설명하다.
하기 도면들은 P형 불순물을 도핑한 후에 N형 불순물로 카운터 도핑한 경우의 도핑 프로파일의 특성과 그에 따른 N형 TFT의 특성을 보여준다.
도 5a부터 도 5d는 P형 불순물인 보론(B)을 도핑 후, N형 불순물인 인(P)을 카운터 도핑한 경우에 인(P)의 가속전압(도면은 10㎸, 30㎸, 50㎸, 60㎸ 순)에 따른 보론(B)과 인(P)의 도핑 프로파일을 나타낸 것이고, 도 6a와 도 6d는 그에 따른 TFT의 트랜스퍼 곡선을 나타낸 것이다.
다결정 실리콘으로 형성되는 활성층의 소오스/드레인 영역을 B로 10㎸하에서 1×1015/㎠으로 먼저 도핑한 후, 연속적으로, 이 활성층에 P로 10㎸, 30㎸, 50㎸, 60 ㎸하에서 3×1015/㎠으로 도핑하여 P로 B을 보상한 것이다. 불순물 도핑작업이 끝난 후에 진행되는 활성화는 180mJ/㎠를 가지는 엑시머 레이저로 진행된다.
보론의 가속전압과 동일한 크기인 10㎸의 가속전압을 사용하여 인을 카운터 도핑하여 제작된 N형 TFT에 있어서는 소오스/드레인 전압이 10V이고, 게이트전압이 15V일 경우에, OFF 전류는 10-6보다 높게 나타났다(도 6a 참조).
이와 같은 결과는 도 5a에 보인 SIMS 분석에 의하여 유추될 수 있다. 즉, P의 가속전압이 B의 가속전압과 같을 경우에는 B는 P보다 더 깊게 도핑되고, P는 B를 부분적으로만 보상한다. 그 결과, 이러한 불완전한 보상은 누설전류를 발생시킨다.
도 5b와 도 5c에 보인 바와 같이. SIMS 분석에서 B의 완전한 보상은 P의 가속전압이 30-50 ㎸일 경우에 성취됨을 알 수 있다. 실험결과에 따르면, 오프전류는 P의 가속전압이 50㎸까지 증가함에 따라 작아지고(도 6b와 도 6c 참조), 50㎸를 넘어서는 다시 증가한다(도 6d 참조).
가속전압이 50㎸보다 높을경우에 OFF 전류가 증가하는 이유는 도 P가 B를 보상하기에는 너무 깊기 때문이고, 그래서, 도 5d에 보인 바와 같이. P와 B 사이의 보상은 역전된다.
실질적으로, P의 가속전압을 20-50 ㎸정도로 하여 카운터 도핑을 진행하여도, 신뢰성 있는 P형 TFT이 제작이 가능하다.
상기 실험결과는 카운터도핑에 기초한 N형 TFT를 CMOS 공정에서 마스크를 줄일수 있는 공정단순화에서 유용하게 이용할 수 있다.
도 7a부터 도 7d는 본 발명의 실시예에 따른 CMOS 박막트랜지스터의 제조공정도로, P형 불순물 도핑후, N형 불순물을 카운터 도핑하여 제조되는 CMOS 코플라나 TFT를 예로 하여 나타낸 것이다.
도 7a를 참조하면, 기판(700) 상에 "P형 TFT영역"과 "N형 TFT영역"을 정의한 후에, 각 영역에 통상의 TFT 제조공정에 의하여 TFT의 각 구성을 제작한다. 즉, 기판(700) 상에 각 영역에 제 1 반도체층(71-1)과 제 2 반도체층(71-2)을 각각 형성하고, 제 1 반도체층(71-1) 상에 위치하는 제 1 게이트절연막(72-1) 및 제 1 게이트전극(73-1)과 제 2 반도체층(71-2) 상에 위치하는 제 2 게이트절연막(72-2) 및 제 2 게이트전극(73-2)을 형성한다.
도 7b를 참조하면, 기판 전면에 P형 불순물인 보론을 1×1015/㎠ 도핑농도로 10㎸의 가속전압을 사용하여 도핑한다. 이 때, 각각의 게이트전극(73-1)(73-2)은 P형 불순물 도핑을 블로킹하는 도핑 마스크가 된다. P형 불순물을 도핑한 결과, P형 TFT의 반도체층(71-1)에도 P형 불순물영역이 형성되고, N형 TFT의 반도체층(71-2)에도 P형 불순물영역이 형성된다.
이 때, N형 TFT의 반도체층(71-2)에는 N형 불순물 영역으로 정의되는 소오스영역(71S)과 드레인영역(71D)이 형성되고, 불순물 비도핑영역인 채널영역(71C)이 정의된다.
도 7c를 참조하면, P형 TFT영역을 덮는 도핑 블로킹막(DB)을 형성한 후에 기판 전면에 N형 불순물인 인(P)을 사용하여 카운터 도핑작업을 진행한다. 이 때, P형 TFT 영역은 도핑블로킹막(DB)에 의하여 N형 불순물로 도핑되지 못하고, N형 TFT의 반도 체층(71-2)은 게이트전극(73-2)에 의하여 선택적으로 도핑된다.
이 때, N형 TFT의 반도체층(71-2)에 도핑될 N형 불순물은 이미 존재하는 P형 불순물을 충분히 보상하여 TFT가 N형의 특성을 가지도록 불순물 도핑조건을 조절한다. 예를 들어, 상술된 조건에서는 3×1015/㎠ 도핑농도로 셋팅된 N형 불순물인 인을 30-50㎸의 가속전압하에서 카운터 도핑작업을 진행한다.
그 결과, N형 TFT의 반도체층(71-2)에는 N형 불순물 영역으로 정의되는 소오스영역(71'S)과 드레인영역(71'D)이 형성되고, 불순물 비도핑영역인 채널영역(71'C)이 정의된다.
도 7d를 참조하면, p형 TFT를 덮는 도핑 블로킹막(DB)을 제거한 후, 기판 전면을 덮는 절연막(74)을 형성한다. 이어서, P형 TFT의 소오스영역(71S)과 드레인영역(71D) 및 N형 TFT의 소오스영역(71'S)과 드레인영역(71'D)을 노출시키는 콘택홀을 각각 형성한다.
그 다음, P형 TFT의 노출된 소오스영역(71S)과 드레인영역(71D) 및 N형 TFT의 노출된 소오스영역(71'S)과 드레인영역(71'D)을 연결하는 배선들(75-1)(75-2)(75-3)을 각각 형성하여 P형 TFT와 N형 TFT가 상보적으로 결합되어 이루어지는 CMOS TFT를 제작한다.
상술한 바와 같이, 본 발명은 1매의 불순물 도핑 마스크를 사용하고서도 카운터 도핑에 의하여 CMOS TFT를 제조할 수 있다. 그 결과, 종래 기술에 비하여 요구되는 마스크의 수가 하나 줄어들고 그에 따라 제조공정도 그 만큼 단순해지는 장점이 있다.
상술된 실시예에서는 P형 불순물을 도핑한 후에 N형 불순물을 카운터 도핑하여 제조되는 CMOS TFT의 제조공정을 소개한 것이다.
동일한 제조공정 순에 의하여 N형 불순물을 도핑한 후에 P형 불순물을 카운터 도핑하여 제조되는 CMOS TFT도 제조할 수 있다. 이 경우에는 제시된 본 발명의 실시예에서 N형 불순물을 두 반도체층에 먼저 도핑하고, N형 TFT영역을 덮는 도핑 블로킹막을 형성하고, P형 불순물을 도핑하는 점을 제외하고는 제조공정순이 동일하다. 그러나, 동일한 가속전압을 사용하여 각각의 불순물을 도핑하되, P형 불순물을 N형 불순물 보다 더 높은 농도 예를 들어, 2-3 배 정도로 높은 농도로 사용하여 카운터 도핑작업을 진행해야 하는 도핑조건을 설정하는 것이 바람직하다.
본 발명에서는 실시예를 코플라나 구조의 TFT를 사용하여 실험한 결과를 나타내었지만, 박막트랜지스터의 구조나 도전형에 영향을 받지 않고 본 발명의 원리를 적용할 수 있다.
본 발명은 카운터 도핑에 의하여 CMOS TFT를 제조함으로써, 제작공정시 요구되는 마스크의 수를 줄여주어서 제조공정을 단순화할 수 있다.
본 발명은 제시된 실시예 뿐만이 아니라, 첨부된 특허청구범위 및 언급한 상술부분을 통하여 다양한 실시예로 구현될 수 있으며, 동업자에 의하여 다양한 방식으로 적용될 수 있다.

Claims (8)

  1. 기판 상에 제 1 반도체층 및 제 1 게이트전극을 구비하는 제 1 도전형 TFT와 제 2 반도체층 및 제 2 게이트전극을 구비하는 제 2 도전형 TFT를 마련하는 공정과,
    상기 제 1 게이트전극 및 상기 제 2 게이트전극을 마스크로하여 상기 제 1 반도체층과 상기 제 2 반도체층에 제 1 도전형 불순물을 도핑하는 제1가속전압으로 제 1 도핑공정과,
    제 1 도전형 TFT를 덮는 도핑 마스크를 형성하는 공정과,
    상기 도핑 마스크와 상기 제 2 게이트전극을 마스크로하여 제 1 도전형 불순물이 도핑된 제 2 반도체층에 제 2 도전형 불순물을 적어도 상기 제1가속전압이상의 제2가속전압으로 카운터 도핑하는 제 2 도핑공정과,
    상기 제 1 도전형 TFT와 상기 제 2 도전형 TFT를 상보적으로 결합되도록 전기적으로 연결하여 CMOS TFT를 형성하는 공정을 포함하여 구성되는 것을 특징으로하는 박막트랜지스터 제조방법.
  2. 청구항 1에 있어서,
    상기 제 1 도전형은 P형이고, 제 2 도전형은 N형이며, 상기 제 1 도핑공정은 제 1 농도크기로 진행되고, 상기 제 2 도핑공정은 상기 제 1 농도크기보다 큰 제 2 농도크기를 가지고 진행되는 것을 특징으로하는 박막트랜지스터 제조방법.
  3. 청구항 2에 있어서,
    상기 제 1 도전형 불순물로 보론을 사용하고, 상기 제 2 도전형 불순물로 인을 사용하는 것을 특징으로하는 박막트랜지스터 제조방법.
  4. 청구항 2 또는, 청구항 3에 있어서,
    상기 제 2 도핑공정은 상기 제 1 도핑공정보다 30∼50㎸ 높은 가속전압으로 진행하는 것을 특징으로하는 박막트랜지스터 제조방법.
  5. 청구항 4에 있어서,
    상기 게이트절연막과 상기 게이트전극은 동일 패턴으로 형성되고 불순물은 상기 반도체층의 노출된 부분을 통하여 상기 반도체층내에 도핑되게 하는 것을 특징으로하는 박막트랜지스터 제조방법.
  6. 청구항 1에 있어서,
    상기 제 1 도전형은 N형이고, 제 2 도전형은 P형이며, 상기 제 1 도핑공정은 제 1 농도크기로 진행되고, 상기 제 2 도핑공정은 상기 제 1 농도크기보다 큰 제 2 농도크기를 가지고 진행되는 것을 특징으로하는 박막트랜지스터 제조방법.
  7. 청구항 6에 있어서,
    상기 제 1 도전형 불순물로 인을 사용하고, 상기 제 2 도전형 불순물로 보론을 사용하는 것을 특징으로하는 박막트랜지스터 제조방법.
  8. 청구항 6 또는, 청구항 7에 있어서,
    상기 제 2 도핑공정과 상기 제 1 도핑공정은 동일한 가속전압으로 진행하는 것을 특징으로하는 박막트랜지스터 제조방법.
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