KR100319449B1 - 극소 채널 소자의 제조방법 - Google Patents

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KR100319449B1
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이종호
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윤덕용
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    • E04G11/00—Forms, shutterings, or falsework for making walls, floors, ceilings, or roofs
    • E04G11/06—Forms, shutterings, or falsework for making walls, floors, ceilings, or roofs for walls, e.g. curved end panels for wall shutterings; filler elements for wall shutterings; shutterings for vertical ducts
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Abstract

본 발명은 극소 채널 소자의 제조방법에 관한 것이며, 특히 주 게이트와 일함수에 있어서 차이가 나는 측면 게이트를 사용함으로써 측면 게이트 아래에 형성되는 채널이 얇은 소스/드레인 영역의 역할을 할 수 있도록 하며, 채널 영역의 도우핑을 줄여 캐리어의 이동도를 개선하고 문턱 전압 조정을 위해 주입된 불순물의 비균일성으로 인한 문턱 전압의 변화를 최소화할 수 있도록 하는 극소 채널 소자의 제조방법를 제공하는데 그 목적이 있다.
또한, 본 발명에 따르면, 극소 채널 소자의 제조방법에 있어서, p-기판 위에 게이트 산화막을 형성한 후 극소 패터닝 기술을 이용하여 p+ 다결정 실리콘 주 게이트를 정의하는 단계; 상기 결과물 위에 절연막을 입힌 후에, 주 게이트와 절연막을 개재하여 n+ 다결정 실리콘 측면 게이트를 정의하는 단계; 및 상기 측면 게이트의 양 측면에 p0할로 이온을 주입한 후에, 소스/드레인 n+ 이온을 주입하는 단계를 포함하여 이루어진 극소 채널 소자의 제조방법이 제공된다.

Description

극소 채널 소자의 제조방법 {Method for fabricating the sub-50 nm-channel MOSFET}
본 발명은 극소 채널 소자의 제조방법에 관한 것이며, 특히 주 게이트와 일함수에 있어서 차이가 나는 측면 게이트를 사용함으로써 측면 게이트 아래에 형성되는 채널이 얇은 소스/드레인 영역의 역할을 할 수 있도록 하며, 채널 영역의 도우핑을 줄여 캐리어의 이동도를 개선하고 문턱 전압 조정을 위해 주입된 불순물의 비균일성으로 인한 문턱 전압의 변화를 최소화할 수 있도록 하는 극소 채널 소자의 제조방법에 관한 것이다.금속-산화막-반도체 전계 효과 트랜지스터의 크기를 줄이기 위해서는 그 채널의 길이가 작아져야 하고, 향후 10년간 그 기술이 더욱더 발전하여 50nm 이하의 극소 채널 길이를 가지는 전계 효과 트랜지스터의 개발이 예상된다.
그러나, 이러한 기술의 진보 발전에 있어서 제약 조건으로서는, 단채널이 되면서 생기는 채널 영역의 불순물이 소자마다 다른 분포를 가지게 되고 이로 인한 소자의 문턱 전압 변화가 커지게 된다는 제약 조건과, 채널 길이가 짧아 지면서 소스/드레인 영역의 접합 깊이도 얕아져야 한다는 제약 조건이 있다.
그리고, 첫 번째 문제를 해결하기 위한 해결책으로써 지금까지는 양면 게이트나 뒷면 게이트 구조를 사용하여 왔으나, 이는 그 근본적인 해결책이 되지 못하며, 채널 영역의 불순물에 의해 발생하는 문제이므로 채널 영역의 불순물이 없도록 하는 것이 문제 해결을 위해서 바람직하다.
또한, 두 번째 큰 문제인 얇은 소스/드레인 접합을 형성하는 것은, 이온 주입 공정을 이용하여 형성하기가 어렵고, 대부분의 제안된 소자들은 이러한 문제의 해결을 위하여 전기적으로 형성된 얇은 반전층을 소스/드레인 영역으로 사용하여 그 문제를 해결하고 있으며, PSG(Phosphorous-doped Silicate Glass)를 측벽(Sidewall)으로 이용하고, RTA(Rapid Thermal Annealing)를 통한 인(P : Phosphorous)의 실리콘으로의 확산을 이용하는 경우도 있었다.
도면에서, 도 1은 종래 기술에 의한 주 게이트와 측면 게이트를 이용하여 구현된 극소 채널 소자의 단면도로서, 참조 부호 101은 p 기판을 나타내며, 이 기판(101) 상에는 산화막이 형성되며, 주 게이트(106)가 상기 산화막상에 정의 된다.
그리고, 상기 주 게이트(106)의 주위에는 산화막(104)이 형성되며, 상기 형성된 산화막(104)를 개재하여 측면 게이트(105)가 정의된다.
상술한 주 게이트(106)와 측면 게이트(105)를 이용하여 구현된 극소 채널 소자는 주 게이트(106)와 측면 게이트(105)에 전압을 인가하여 별도의 전극을 필요로한다. 측면 게이트(105)에 전압을 인가하여 그 하부에 반전층(107)이 형성되도록 하고, 형성된 반전층(107)을 얇은 소스/드레인으로 사용되도록 한다. 도 1의 구조는 주 게이트와 측면게이트의 일함수 차를 이용하지 않기 때문에 반드시 별도의 외부단자를 필요로 하여 소자의 크기가 커지고, 비교적 높은 전압을 가할 수 밖에 없는 구조라는 문제점을 가지고 있었다.
도면에서, 도 2는 종래 기술에 의한 아래 게이트와 위 게이트를 이용하여 구현된 극소 채널 소자의 단면도이고, 참조 부호 201인 p기판을 나타내며, 기판(201) 상에는 산화막(202)이 형성되고, 산화막(202) 상에는 아래 게이트(203)가 정의된다.
그리고, 상기 아래 게이트(203) 위에 얇은 산화막(204)이 형성되고, 형성된 산화막(204)를 개재하여 위 게이트(205)가 형성된다.
상술한 아래 게이트(203)와 위 게이트(205)를 이용하여 구현된 극소 채널 소자는, 상기 위 게이트(205)에 전압을 인가할 때에 위 게이트(205)의 양쪽 면 밑에 반전층(206)이 형성되며, 이를 이용하여 얇은 소오스/드레인 영역 역할을 할 수 있도록 하는 반면에, 비교적 높은 전압을 가할 수 밖에 없는 구조이거나 채널 길이만이 줄었을 뿐 소자의 크기 자체가 줄지 않는 구조라는 문제점이 있었다.
도면에서, 도 3은 종래 기술에 의한 일함수가 다른 게이트를 하나의 게이트로 이용하여 구현된 극소 채널 소자의 단면도로써, 참조 부호 301은 실리콘 기판을 나타내며, 상기 실리콘 기판(301) 뒤에 뒷 평면 게이트(302)가 정의되며, 상기 실리콘 기판(301) 위에 형성된 게이트 산화막의 위에 주 게이트(303)이 정의되고, 주 게이트(303)의 양면에는 측면 게이트(304)가 절연막 없이 형성된다.
상술한 일함수가 다른 게이트를 하나의 게이트로 이용하여 구현된 극소 채널 소자의 측면 게이트(304)는 주 게이트(303)와 일함수가 다른 물질을 사용하여 각 영역에서의 문턱 전압을 다르게(VT1VT2) 해서 극소 채널 소자를 구현할 경우로서, 정전 용량이 커서 동작 속도가 떨어지는 문제점이 있고, 측면게이트가 주 게이트에 연결되어 있어 소스/드레인과 측면게이트 사이에 단락이 일어나면 소자는 못쓰게 되는 단점이 있다.
도면에서, 도 4는 종래 기술에 의한 얇은 소스/드레인을 PSG를 이용하여 구현된 극소 채널 소자의 단면도로서, 참조 부호 401은 게이트를 나타내며, 상기 게이트(401)의 양 면에 PSG를 이용한 측벽(402)이 형성되어 있다.
상기의 종래 기술에 의한 얇은 소스/드레인을 PSG를 이용하여 구현된 극소 채널 소자는 PSG를 측벽(sidewall)로 형성하고 RTA를 통해 얇은 접합을 형성한 경우로서, 공정상 균일한 소자 특성을 얻기 힘든 구조라는 문제점이 있었다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로써, 주 게이트와 일함수에 있어서 차이가 나는 측면 게이트를 사용함으로써 측면 게이트 아래에 형성되는 채널이 얇은 소스/드레인 영역의 역할을 할 수 있도록 하며, 채널 영역의 도우핑을 줄여 캐리어의 이동도를 개선하고 문턱 전압 조정을 위해 주입된 불순물의 비균일성으로 인한 문턱 전압의 변화를 최소화할 수 있도록 하는 극소 채널 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 의한 주 게이트와 측면 게이트를 이용하여 구현된 극소 채널 소자의 단면도이고,
도 2는 종래 기술에 의한 아래 게이트와 위 게이트를 이용하여 구현된 극소 채널 소자의 단면도이고,
도 3은 종래 기술에 의한 일함수가 다른 게이트를 하나의 게이트로 이용하여 모의 실험된 극소 채널 소자의 단면도이고,
도 4는 종래 기술에 의한 얇은 소스/드레인을 PSG를 이용하여 구현된 극소 채널 소자의 단면도이고,
도 5는 본 발명의 일실시예에 의한 p+ 주 게이트를 이용하고, n+ 측면 게이트를 이용한 극소 채널 소자의 제조방법을 순차적으로 도시한 공정 단면도이고,
도 6은 본 발명의 일실시예에 의하여 제조된 극소 채널 소자의 단면도이고,
도 7은 본 발명의 다른 실시예에 의한 n+ 주 게이트를 이용하고, p+ 측면 게이트를 이용한 극소 채널 소자의 제조방법을 순차적으로 도시한 공정 단면도이고,
도 8은 본 발명의 다른 실시예에 의하여 제조된 극소 채널 소자의 단면도.* 도면의 주요부분에 대한 부호의 설명501, 503 : p-기판 502 : p0영역
504, 704 : 산화막 506, 706 : 절연막505, 705 : 주(또는 안쪽) 게이트 507, 707 : 측면 게이트
508, 509, 708, 709 : 소스/드레인 510 : p0할로 이온 주입된 영역
701, 703 : n-기판 702 : n0영역
710 : n0할로 이온 주입된 영역
앞서 설명한 바와 같은 목적을 달성하기 위한 본 발명에 따르면, 극소 채널 소자의 제조방법에 있어서, p-기판 위에 게이트 산화막을 형성하고 극소 패터닝 기술을 이용하여 p+ 다결정 실리콘 주 게이트를 정의하는 단계; 상기 결과물 위에 절연막을 형성한 후에, 주 게이트와 절연막을 개재하여 n+ 다결정 실리콘 측면 게이트를 정의하는 단계; 및 상기 측면 게이트의 양 측면에 p0할로 이온을 주입한 후에, 소스/드레인 n+ 이온을 주입하는 단계를 포함하여 이루어진 극소 채널 소자의 제조방법이 제공된다.
또한, 본 발명에 따르면, 극소 채널 소자의 제조방법에 있어서, n-기판 위에 게이트 산화막을 형성하고 극소 패터닝 기술을 이용하여 n+ 다결정 실리콘 주 게이트를 정의하는 단계; 상기 결과물 위에 절연막을 입힌 후에, 주 게이트와 절연막을 개재하여 p+ 다결정 실리콘 측면 게이트를 정의하는 단계; 및 상기 측면 게이트의 양 측면에 n0할로 이온을 주입한 후에, 소스/드레인 p+ 이온을 주입하는 단계를 포함하여 이루어진 극소 채널 소자의 제조방법이 제공된다.아래에서, 본 발명에 의한 극소 채널 소자의 제조방법의 바람직한 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명은 극소 채널 소자의 제조에 관한 것으로서, 주 게이트와 측면 게이트의 일함수를 이용하여, 특히 채널 영역의 도우핑을 줄여 캐리어의 이동도를 개선하고, 문턱 전압 조정을 위해 주입된 불순물들의 비균일성으로 인한 문턱 전압의 변화를 최소화하는 방법이다.
또한, 주 게이트와 측면 게이트가 존재하여 두 물질의 일함수 차이에 의한 측면 게이트 물질로는 n+ 다결정 실리콘을 사용하고 있기 때문에 채널의 도우핑을 가능한 한 줄여도 된다.
이러한 효과로 인해 캐리어의 이동도가 훨씬 증가 될 수 있다. 더 중요한 것은 p+다결정 실리콘 게이트를 일함수가 p+ 다결정 실리콘 보다 작고 n+다결정 실리콘 보다 큰 금속(Metal)이나 SiGe 물질을 사용해도 된다.
측면 게이트를 형성하기 전에 주 게이트 둘레에 아주 얇은 절연막을 형성한다.
측면 게이트와 주 게이트의 일함수가 다르기 때문에 각 영역별 문턱 전압도 다르게 되고, 측면 게이트가 n+다결정 실리콘이고 기판 농도가 낮기 때문에 측면 게이트 아래는 반전층이 형성되어 있는 상태로 유지된다.
이런 이유로 측면 게이트에 전압을 가하지 않아도 되므로 별도의 금속 패드를 만들어줄 필요 없이 기존의 측벽(sidewall) 공정을 하듯 공정 진행을 할 수 있다.
또한, 주 게이트에 전압을 가할 경우는 측면 게이트가 부유(floating)이기 때문에 정전 용량 커플링으로 인한 부유 게이트의 정전 포텐셜의 상승으로 좀더 반전층의 형성이 잘 될 수 있는 상황이 조성되게 되는 장점도 가진다.
여기서 측면 게이트 물질로 n+ 다결정 실리콘 대신 일함수가 유사하거나 작은 도전성 물질을 사용할 수 있다.
또한, 측면 게이트 아래에 DIBL에 영향을 주지 않을 정도의 아주 얇은 n영역을 형성하여 측면 게이트 아래의 저항을 줄일 수 있다.
p0영역을 형성하고, 특히, p0할로 이온주입을 행하여 확실하게 펀치-스로우(punch-through)를 개선할 수 있도록 한다.
지금까지 정리된 내용들은 N-타입 MOSFET에 관련된 내용이지만, 마찬가지로 이러한 내용을 P-타입 MOSFET에 대해서도 적용 가능하다.
즉, n+다결정 실리콘 게이트를 주 게이트로 사용하고 측면 게이트로는 주 게이트 물질보다 일함수가 큰 물질을 사용한다.
n+다결정 실리콘 게이트를 사용하므로 해서 기판에 추가적인 이온 주입 공정이 필요없게 된다.
마찬가지로, 주 게이트 물질은 금속이나 SiGe 같은 물질로 교체 가능하다.
또한, 측면 게이트 아래에 DIBL에 영향을 주지 않을 정도의 아주 얇은 p 영역을 형성하여 측면 게이트 아래의 저항을 줄일 수 있다.기존의 CMOS 공정에서는 문턱 전압을 원하는 값에 맞추기 위해서 보론(Boron) 이온 주입 공정을 하게 되는데, 이 과정을 거친 PMOS 소자는 펀치-스로우(punch-through)가 잘 일어나게 된다.
그러나, 이 제안된 PMOS 소자의 경우는 낮은 농도의 기판을 사용하므로 해서 문턱 전압을 맞추기 위한 추가 이온 주입이 필요 없으므로, 그러한 단점도 보완된다.
도 5의 공정 단면도를 참조하여, 본 발명의 일실시예에 의한 p+ 주 게이트를 이용하고, n+ 부유 게이트를 이용한 극소 채널 소자의 제조방법을 순차적으로 설명하면 다음과 같다.
도 5의 (a)를 참조하면, p- 기판(501)에 p-기판(501)보다 도핑 농도가 높은 p0영역을 형성하며, 표면에 산화막(504)을 형성한 후에, 극소 패터닝 기술을 이용하여 p+ 다결정 실리콘을 주 게이트(505)로서 정의한다.
이 때, p-기판(501) 위에 형성되는 p0영역(502)은 단채널 효과를 보다 효과적으로 방지하기 위한 것이지만, p0영역(502)을 형성하지 않더라도 극소채널소자가 정상적으로 동작하는데 지장은 없다.
그리고, 주 게이트(505)로서 p+ 다결정 실리콘을 사용하고 있기 때문에 채널의 도우핑을 가능한 한 줄일 수 있으며, 그 결과로서 캐리어의 이동도를 훨씬 증가시킬 수 있다.
또한, 주 게이트(505)로서 p+ 다결정 실리콘 보다 작고 n+ 다결정 실리콘 보다 큰 금속(Metal) 이나 SiGe 물질을 사용해도 된다는 점이다.
도 5의 (b)를 참조하면, p+ 다결정 실리콘의 주 게이트(505) 주변에 얇은 절연막(506)을 형성한 후에, 주 게이트(505)와 절연막(506)을 개재하여 n+ 다결정 실리콘을 사용하여 측면 게이트(507)를 정의한다.
그리고, 이때 측면 게이트(507)와 주 게이트(505)의 일함수가 다르기 때문에 각 영역별 문턱 전압도 다르게 되고, 측면 게이트(507)가 n+ 다결정 실리콘이고 기판 농도가 낮기 때문에 측면 게이트 아래는 반전층이 형성되어 있는 상태로 유지된다.
이런 이유로 측면 게이트(507)에 전압을 가하지 않아도 되므로 별도의 금속 패드를 만들어줄 필요 없이 기존의 측벽(Sidewall) 공정을 하듯이 공정 진행을 할 수 있다.
그리고, 주 게이트(505)에 전압을 가할 경우에는 측면 게이트(507)이 부유(floating)이기 때문에 정전 용량 커플링으로 인한 부유 게이트의 정전 포텐셜의 상승으로 좀더 반전층의 형성이 잘 될 수 있는 상황이 조성되게 되는 장점도 가진다.
여기서 측면 게이트(507)로서는 n+ 다결정실리콘 대신 일함수가 유사하거나 작은 도전성 물질을 사용할 수 있다.
도 5의 c를 참조하면, 측면 게이트(507)의 양 측면에 p0할로 이온을 주입하여 측면 게이트(507)의 아래 부분에 p0할로 이온이 주입된 부분이 형성되도록 한다.
p0할로 이온이 주입된 부분을 형성하는 것은 펀치 스로우(punch-through)를 개선하기 위한 것이지만, p0할로 이온을 주입하지 않더라도 소자가 정상적으로 동작하는데 지장은 없다.
도 5의 d를 참조하면, 표면에 소스/드레인 n+ 이온을 주입하는 공정을 수행하여, 소스/드레인(508, 509)이 형성되도록 한다.
도면에서, 도 6은 본 발명의 일실시예에 의하여 제조된 극소 채널 소자의 단면도로서, p-기판(501) 위에 p0의 영역(502)이 형성되어 있다.
그리고, 표면에 산화막(504)이 형성되어 있으며, 산화막(504) 위에 주 게이트(506)가 정의된다.
주 게이트(505)의 주변에는 얇은 절연막(506)이 싸고 있으며, 절연막(506)을 개재하여 측면 게이트(507)가 형성되어 있다.
그리고, p0의 할로겐 이온 주입으로 p0영역(502) 위와 측면 게이트(507) 아래에 p0할로겐 영역(510)이 형성되며, n+ 소스/드레인 이온 주입으로 인하여 소스/드레인(508, 509)이 형성되어 있다.도 7의 공정 단면도를 참조하여, 본 발명의 다른 실시예에 의한 n+ 주 게이트를 이용하고, p+ 측면 게이트를 이용한 극소 채널 소자의 제조방법을 순차적으로 설명하면 다음과 같다,
도 7의 (a)를 참조하면, n- 기판(701)에 n-기판(701)보다 도핑 농도가 높은 n0영역을 형성하며, 표면에 산화막(704)을 형성한 후에, 극소 패터닝 기술을 이용하여 n+ 다결정 실리콘을 주 게이트(705)로서 정의한다.
이 때, n-기판(701) 위에 형성되는 n0영역(702)은 단채널 효과를 보다 효과적으로 방지하기 위한 것이지만, n0영역(702)을 형성하지 않더라도 극소채널소자가 정상적으로 동작하는데 지장은 없다.
그리고, 주 게이트(705)로서 n+ 다결정 실리콘을 사용하고 있기 때문에 채널의 도우핑을 가능한 한 줄일 수 있으며, 그 결과로서 캐리어의 이동도를 훨씬 증가시킬 수 있다.
또한, 주 게이트(705)로서 일함수가 n+ 다결정 실리콘 보다 크고 p+ 다결정 실리콘 보다 작은 금속(Metal) 이나 SiGe 물질을 사용해도 된다는 점이다.
도 7의 (b)를 참조하면, n+ 다결정 실리콘의 주 게이트(705) 주변에 얇은 절연막(706)을 형성한 후에, 주 게이트(705)와 절연막(706)을 개재하여 p+ 다결정 실리콘을 사용하여 측면 게이트(707)를 정의한다.
그리고, 이때 측면 게이트(707)와 주 게이트(705)의 일함수가 다르기 때문에 각 영역별 문턱 전압도 다르게 되고, 측면 게이트(707)가 p+ 다결정 실리콘이고 기판 농도가 낮기 때문에 측면 게이트 아래는 반전층이 형성되어 있는 상태로 유지된다.
이런 이유로 측면 게이트(707)에 전압을 가하지 않아도 되므로 별도의 금속 패드를 만들어줄 필요 없이 기존의 측벽(Sidewall) 공정을 하듯이 공정 진행을 할 수 있다.
그리고, 주 게이트(705)에 전압을 가할 경우에는 측면 게이트(707)이 부유(floating)이기 때문에 정전 용량 커플링으로 인한 부유 게이트의 정전 포텐셜의 상승으로 좀더 반전층의 형성이 잘 될 수 있는 상황이 조성되게 되는 장점도 가진다.
여기서 측면 게이트(707)로서는 p+ 다결정실리콘 대신 일함수가 유사하거나 큰 도전성 물질을 사용할 수 있다.
도 7의 c를 참조하면, 측면 게이트(707)의 양 측면에 n0할로 이온을 주입하여 측면 게이트(707)의 아래 부분에 n0할로 이온이 주입된 부분이 형성되도록 한다.
n0할로 이온이 주입된 부분을 형성하는 것은 펀치 스로우(punch-through)를 개선하기 위한 것이지만, n0할로 이온을 주입하지 않더라도 소자가 정상적으로 동작하는데 지장은 없다.
도 7의 d를 참조하면, 표면에 소스/드레인 p+ 이온을 주입하는 공정을 수행하여, 소스/드레인(708, 709)이 형성되도록 한다.
도면에서, 도 8은 본 발명의 다른 실시예에 의하여 제조된 극소 채널 소자의 단면도로서, n-기판(701) 위에 n0의 영역(702)이 형성되어 있다.
그리고, 표면에 산화막(704)이 형성되어 있으며, 산화막(704) 위에 주 게이트(706)가 정의된다.
주 게이트(706)의 주변에는 얇은 절연막(706)이 싸고 있으며, 산화막(706)을 개재하여 측면 게이트(707)가 형성되어 있다.
그리고, n0의 할로겐 이온 주입으로 n0영역(702) 위와 측면 게이트(707) 아래에 n0할로겐 영역(710)이 형성되며, p+ 소스/드레인 이온 주입으로 인하여 소스/드레인(708, 709)이 형성되어 있다.
앞서 상세히 설명한 바와 같이 본 발명의 극소 채널 소자의 제조방법은 주 게이트와 측면 게이트가 존재하여 두 물질의 일함수 차이에 의해 측면 게이트 아래에 형성된 채널이 얇은 소스/드레인 역할을 하게 함으로써 단채널 효과를 줄일 수 있는 효과가 있으며, 0.1 um이하의 채널 길이를 가지는 소자에도 적용 가능토록 하는 효과가 있다.
또한, 본 발명의 극소 채널 소자의 제조방법은 채널 도우핑을 줄임으로써 이동도를 증가시킬 수 있도록 하고, 불순물 비균일성으로 인한 문턱전압의 흔들림을 최소화할 수 있도록 하는 효과가 있다.
또한, 본 발명의 극소 채널 소자의 제조방법은 매우 크기가 작은 소자의 제조를 가능하도록 하는 효과가 있으며, 기존의 공정에서 크게 벗어나지 않음으로 재현성 있게 소자를 제조할 수 있도록 하는 효과가 있다.
또한, 본 발명의 극소 채널 소자의 제조방법은 주 게이트와 측면 게이트 간에 절연막을 키워 두 게이트가 구분되도록 함으로써 주 게이트나 측면 게이트 물질로써 여러 가지 물질을 사용할 수 있도록 하는 효과가 있다.
또한, 본 발명의 극소 채널 소자의 제조방법은 측면 게이트에 전압을 따로 가하지 않아도 정전 용량 커플링으로 의해 반전층이 더 잘 형성되도록 하는 효과가 있다.
이상에서 본 발명의 극소 채널 소자의 제조방법에 대한 기술사상을 첨부도면과 함께 서술하였지만 이는 본 발명의 가장 양호한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한, 이 기술분야의 통상의 지식을 가진 자이면 누구나 본 발명의 기술사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다

Claims (18)

  1. 극소 채널 소자의 제조방법에 있어서,
    p-기판 위에 게이트 산화막을 형성하는 단계 ;
    상기 p-기판 위에 상기 산화막을 개제하여 극소 패터닝 기술을 이용하여 p+ 다결정 실리콘 주 게이트를 정의하는 단계;
    상기 주 게이트 주변에 절연막을 입히는 단계 ;
    상기 주 게이트 주변에 상기 절연막을 개재하여 n+ 다결정 실리콘 측면 게이트를 정의하는 단계; 및
    상기 측면 게이트의 양 측면 아래쪽으로 p-기판에 소스/드레인 n+ 이온을 주입하는 단계 포함하여 이루어진 극소 채널 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 주 게이트는,
    일함수가 p+ 다결정 실리콘 보다 작고 n+ 다결정 실리콘 보다 큰 금속이나 SiGe를 사용하는 것을 특징으로 하는 극소 채널 소자의 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 측면 게이트는,
    일함수가 n+다결정 실리콘 게이트와 비슷하거나 작은 전도성 물질을 사용하는 것을 특징으로 하는 극소 채널 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 p-기판에 p-기판보다 도핑 농도가 높은 p0영역을 형성하는 것을 특징으로 하는 극소 채널 소자의 제조방법.
  5. 극소 채널 소자의 제조방법에 있어서,
    n-기판 위에 게이트 산화막을 형성하는 단계 ;
    상기 n-기판 위에 상기 산화막을 개제하여 극소 패터닝 기술을 이용하여 n+ 다결정 실리콘 주 게이트를 정의하는 단계;
    상기 주 게이트 주변에 절연막을 입히는 단계 ;
    상기 주 게이트 주변에 상기 절연막을 개재하여 n+ 다결정 실리콘 측면 게이트를 정의하는 단계; 및
    상기 측면 게이트의 양 측면 아래쪽으로 n-기판에 소스/드레인 p+ 이온을 주입하는 단계 포함하여 이루어진 극소 채널 소자의 제조방법
  6. 제 5 항에 있어서,
    상기 주 게이트는,
    일함수가 n+ 다결정 실리콘 보다 크고 p+ 다결정 실리콘 보다 작은 금속이나 SiGe를 사용하는 것을 특징으로 하는 극소 채널 소자의 제조방법.
  7. 제 5 항 또는 제 6 항에 있어서,
    상기 측면 게이트는,
    일함수가 p+다결정 실리콘 게이트와 비슷하거나 큰 전도성 물질을 사용하는 것을 특징으로 하는 극소 채널 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 n-기판에 n-기판보다 도핑 농도가 높은 n0영역을 형성하는 것을 특징으로 하는 극소 채널 소자의 제조방법.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 p-기판에 p-기판보다 도핑 농도가 높은 po영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 극소 채널 소자의 제조방법.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 측면 게이트 쪽의 게이트 산화막 아래의 p- 영역에 얕은 접합의 n 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 극소 채널 소자의 제조방법.
  11. 제 3 항에 있어서,
    상기 측면 게이트 쪽의 게이트 산화막 아래의 p- 영역에 얕은 접합의 n 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 극소 채널 소자의 제조방법.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 p-기판에 p-기판보다 도핑 농도가 높은 po할로 영역을 도입하여, n+ 소스/드레인 영역을 둘러싸도록 하는 단계를 더 포함하도록 하는 것을 특징으로 하는 극소 채널 소자의 제조방법.
  13. 제 3 항에 있어서,
    상기 p-기판에 p-기판보다 도핑 농도가 높은 po할로 영역을 도입하여, n+ 소스/드레인 영역을 둘러싸도록 하는 단계를 더 포함하도록 하는 것을 특징으로 하는 극소 채널 소자의 제조방법.
  14. 제 5 항 또는 제 6 항에 있어서,
    상기 n-기판에 n-기판보다 도핑 농도가 높은 no영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 극소 채널 소자의 제조방법.
  15. 제 5 항 또는 제 6 항에 있어서,
    상기 측면 게이트 쪽의 게이트 산화막 아래의 n- 영역에 얕은 접합의 p 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 극소 채널 소자의 제조방법.
  16. 제 7 항에 있어서,
    상기 측면 게이트 쪽의 게이트 산화막 아래의 n- 영역에 얕은 접합의 p 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 극소 채널 소자의 제조방법.
  17. 제 5 항 또는 제 6 항에 있어서,
    상기 n-기판에 n-기판보다 도핑 농도가 높은 no할로 영역을 도입하여, p+ 소스/드레인 영역을 둘러싸도록 하는 단계를 더 포함하도록 하는 것을 특징으로 하는 극소 채널 소자의 제조방법.
  18. 제 7 항에 있어서,
    상기 n-기판에 n-기판보다 도핑 농도가 높은 no할로 영역을 도입하여, p+ 소스/드레인 영역을 둘러싸도록 하는 단계를 더 포함하도록 하는 것을 특징으로 하는 극소 채널 소자의 제조방법.
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