JP2002246601A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 短チャネル効果によるリーク電流の低減に優
れた半導体装置及びその製造方法を提供する。 【解決手段】 ＳＯＩ基板上に形成された電界効果トラ
ンジスタにおいて、基板上に形成されたゲート(102)
と、ゲート下の結晶領域と所望の間隔で離隔されて形成
されたソース(103)及びドレイン(104)と、ソースとゲー
ト下に形成されるチャネルに伸長する第１のエクステン
ション領域(110)と、ドレインとゲート下に形成される
チャネルに伸長する第２のエクステンション領域(111)
とを備え、第1及び第2のエクステンション領域の接合深
さ(Ｘs,Ｘd)はソース領域(103)及びドレイン領域(104)
の接合深さ(Ｘt)よりも浅く形成される。
れた半導体装置及びその製造方法を提供する。 【解決手段】 ＳＯＩ基板上に形成された電界効果トラ
ンジスタにおいて、基板上に形成されたゲート(102)
と、ゲート下の結晶領域と所望の間隔で離隔されて形成
されたソース(103)及びドレイン(104)と、ソースとゲー
ト下に形成されるチャネルに伸長する第１のエクステン
ション領域(110)と、ドレインとゲート下に形成される
チャネルに伸長する第２のエクステンション領域(111)
とを備え、第1及び第2のエクステンション領域の接合深
さ(Ｘs,Ｘd)はソース領域(103)及びドレイン領域(104)
の接合深さ(Ｘt)よりも浅く形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に絶縁ゲート電界効果トランジス
タを含む半導体装置及びその製造方法に関する。
の製造方法に関し、特に絶縁ゲート電界効果トランジス
タを含む半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来の単一ドレイン構造を有する絶縁ゲ
ート電界効果トランジスタは図５に示す構造が取られて
おり、半導体結晶中にゲート１０１、ソース１０３、ド
レイン１０４を形成し、ソースからドレインへのキャリ
アの移動（電流）を、ゲートに印加したバイアスをゲー
ト酸化膜１０２を介してゲート直下の半導体結晶部分に
作用させることにより制御している。
ート電界効果トランジスタは図５に示す構造が取られて
おり、半導体結晶中にゲート１０１、ソース１０３、ド
レイン１０４を形成し、ソースからドレインへのキャリ
アの移動（電流）を、ゲートに印加したバイアスをゲー
ト酸化膜１０２を介してゲート直下の半導体結晶部分に
作用させることにより制御している。
【０００３】特に近年は、ＩＣの高集積度化の要請に伴
ってデバイス寸法の縮小が求められ、必然的にゲート長
Ｌは短く設計されるようになり、現在ではサブミクロン
のチャネル長となっている。このようにチャネル長が短
くなると、いわゆる「短チャネル効果」と呼ばれる技術
的な問題が生じることとなる。
ってデバイス寸法の縮小が求められ、必然的にゲート長
Ｌは短く設計されるようになり、現在ではサブミクロン
のチャネル長となっている。このようにチャネル長が短
くなると、いわゆる「短チャネル効果」と呼ばれる技術
的な問題が生じることとなる。
【０００４】上記短チャネル効果は、二つに大別するこ
とができる。
とができる。
【０００５】一つは、チャネル中の電界強度の増大に起
因するキャリア移動度の減少、ドリフト速度の飽和、キ
ャリアの運動エネルギの増大（ホットキャリア効果）で
あり、他の一つは、チャネル中の横方向電界の変化が縦
方向電界の変化に比べて無視できなくなるためにグラジ
ュアル近似が成立しなくなることである。その結果、チ
ャネル内、特にドレイン近傍の電位分布、電流分布、キ
ャリア分布が２次元的更には３次元的になり、サブスレ
ッショルド特性の劣化、パンチスルーによるドレイン電
流の非飽和現象、及び閾値電圧（Ｖｔｈ）のチャネル長
依存性が現れるようになる。これらのうち、ゲート長が
サブミクロンとなる領域或いはサブ０．１ミクロンとな
る領域においても、このような短チャンネル効果を抑制
し得る半導体装置の実現が強く求められている。
因するキャリア移動度の減少、ドリフト速度の飽和、キ
ャリアの運動エネルギの増大（ホットキャリア効果）で
あり、他の一つは、チャネル中の横方向電界の変化が縦
方向電界の変化に比べて無視できなくなるためにグラジ
ュアル近似が成立しなくなることである。その結果、チ
ャネル内、特にドレイン近傍の電位分布、電流分布、キ
ャリア分布が２次元的更には３次元的になり、サブスレ
ッショルド特性の劣化、パンチスルーによるドレイン電
流の非飽和現象、及び閾値電圧（Ｖｔｈ）のチャネル長
依存性が現れるようになる。これらのうち、ゲート長が
サブミクロンとなる領域或いはサブ０．１ミクロンとな
る領域においても、このような短チャンネル効果を抑制
し得る半導体装置の実現が強く求められている。
【０００６】一方で、半導体装置のより高速化・低消費
電力化を目的として、シリコンウエハ中に埋め込み酸化
膜層を形成した半導体・オン・インシュレータ（Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ：Ｓ
ＯＩ）基板に半導体装置を作成する技術が注目を浴びて
いる。このＳＯＩ基板に作製された電界効果トランジス
タは通常のバルクウエハに比べソース・ドレイン直下の
接合容量がおよそ３０〜４０％程度削減でき、ゲート遅
延時間や消費電力を大幅に改善できる。従って、半導体
装置の高速化・低消費電力化が期待できる。
電力化を目的として、シリコンウエハ中に埋め込み酸化
膜層を形成した半導体・オン・インシュレータ（Ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ：Ｓ
ＯＩ）基板に半導体装置を作成する技術が注目を浴びて
いる。このＳＯＩ基板に作製された電界効果トランジス
タは通常のバルクウエハに比べソース・ドレイン直下の
接合容量がおよそ３０〜４０％程度削減でき、ゲート遅
延時間や消費電力を大幅に改善できる。従って、半導体
装置の高速化・低消費電力化が期待できる。
【０００７】このようなＳＯＩ基板に作製された電界効
果トランジスタにおいても、前述したような短チャンネ
ル効果の抑制が大きな課題となっている。特に完全空乏
動作モードの電界効果トランジスタでは、半導体膜層全
体が完全に空乏化するため埋め込み酸化膜近傍でパンチ
スルー現象を起こしやすい。これは短チャンネル効果の
顕著な例である。従来の技術では、このような埋め込み
酸化膜近傍でのパンチスルー現象を抑制するために、よ
り半導体膜を薄膜化することが唯一の解決策とされてい
た。
果トランジスタにおいても、前述したような短チャンネ
ル効果の抑制が大きな課題となっている。特に完全空乏
動作モードの電界効果トランジスタでは、半導体膜層全
体が完全に空乏化するため埋め込み酸化膜近傍でパンチ
スルー現象を起こしやすい。これは短チャンネル効果の
顕著な例である。従来の技術では、このような埋め込み
酸化膜近傍でのパンチスルー現象を抑制するために、よ
り半導体膜を薄膜化することが唯一の解決策とされてい
た。
【０００８】
【発明が解決しようとする課題】従来のＳＯＩ基板に作
製された絶縁ゲート電界効果トランジスタを含む半導体
装置においては、半導体膜の薄膜化により短チャンネル
効果を抑制していた。しかし、ゲート長がサブミクロン
或いはサブ０．１ミクロンとなる領域に対応する半導体
膜の薄膜化は、現在のＳＯＩウエハ作製技術上十分な均
一性を得ることは難しい。さらに例えウエハ全体に渡っ
て均一な半導体薄膜が得られたとしても、そのような半
導体薄膜上に形成された電界効果トランジスタでは、閾
値電圧のばらつきやソース・ドレインの寄生抵抗が問題
となる。
製された絶縁ゲート電界効果トランジスタを含む半導体
装置においては、半導体膜の薄膜化により短チャンネル
効果を抑制していた。しかし、ゲート長がサブミクロン
或いはサブ０．１ミクロンとなる領域に対応する半導体
膜の薄膜化は、現在のＳＯＩウエハ作製技術上十分な均
一性を得ることは難しい。さらに例えウエハ全体に渡っ
て均一な半導体薄膜が得られたとしても、そのような半
導体薄膜上に形成された電界効果トランジスタでは、閾
値電圧のばらつきやソース・ドレインの寄生抵抗が問題
となる。
【０００９】本発明は、上記に鑑みてなされたものであ
って、その目的は、ＳＯＩ基板に形成されたソース及び
ドレインの各領域とチャンネル領域に伸長するエクステ
ンション領域を新たに形成することにより、閾値電圧の
ばらつきやソース・ドレイン寄生抵抗を低減しつつ、尚
かつ短チャンネル効果をも抑制することにある。これに
より高速・低消費電力でしかも高度集積化された半導体
装置を提供するものである。
って、その目的は、ＳＯＩ基板に形成されたソース及び
ドレインの各領域とチャンネル領域に伸長するエクステ
ンション領域を新たに形成することにより、閾値電圧の
ばらつきやソース・ドレイン寄生抵抗を低減しつつ、尚
かつ短チャンネル効果をも抑制することにある。これに
より高速・低消費電力でしかも高度集積化された半導体
装置を提供するものである。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置は、ＳＯＩ基板上に形成され
る電界効果トランジスタにおいて、上記ＳＯＩ基板の半
導体膜上に形成されるゲート領域と、上記ゲート領域下
の前記半導体膜に形成されるチャネル領域と所望の間隔
で離隔されて形成されるソース領域及びドレイン領域
と、上記ソース領域から上記チャネル領域に伸長する第
１のエクステンション領域と、上記ドレイン領域から上
記チャネル領域に伸長する第２のエクステンション領域
と、を備え、上記第1及び第2のエクステンション領域の
接合深さは上記ソース領域及び上記ドレイン領域の接合
深さよりも浅く形成される、ことを特徴とするかかる構
成とすることにより、短チャネル効果より生じるソース
・ドレイン間のリーク電流を低減することが可能とな
る。
めに、本発明の半導体装置は、ＳＯＩ基板上に形成され
る電界効果トランジスタにおいて、上記ＳＯＩ基板の半
導体膜上に形成されるゲート領域と、上記ゲート領域下
の前記半導体膜に形成されるチャネル領域と所望の間隔
で離隔されて形成されるソース領域及びドレイン領域
と、上記ソース領域から上記チャネル領域に伸長する第
１のエクステンション領域と、上記ドレイン領域から上
記チャネル領域に伸長する第２のエクステンション領域
と、を備え、上記第1及び第2のエクステンション領域の
接合深さは上記ソース領域及び上記ドレイン領域の接合
深さよりも浅く形成される、ことを特徴とするかかる構
成とすることにより、短チャネル効果より生じるソース
・ドレイン間のリーク電流を低減することが可能とな
る。
【００１１】好ましくは、上記第１及び第２の各エクス
テンション領域の接合深さはソース及びドレインの各領
域の接合深さの５０％以下である。
テンション領域の接合深さはソース及びドレインの各領
域の接合深さの５０％以下である。
【００１２】また、好ましくは、上記第１及び第２のエ
クステンション領域はレーザアニール法により不純物活
性化がなされる。
クステンション領域はレーザアニール法により不純物活
性化がなされる。
【００１３】また、好ましくは、上記半導体装置は完全
空乏動作モードで動作する半導体装置である。
空乏動作モードで動作する半導体装置である。
【００１４】更に、好ましくは、上記ＳＯＩ基板は、ガ
ラス基板或いは石英基板或いはその他の絶縁性基板上に
半導体膜を成膜した基板である。
ラス基板或いは石英基板或いはその他の絶縁性基板上に
半導体膜を成膜した基板である。
【００１５】また、本発明の半導体装置の製造方法は、
ＳＯＩ基板上に形成される電界効果トランジスタの製造
方法において、上記ＳＯＩ基板の半導体層上にゲート電
極を形成する第１の工程と、上記ゲート電極と所望の間
隔で離隔した領域に不純物を高濃度で注入し、ソース及
びドレインを形成する第２の工程と、上記ゲート電極下
に形成されるチャネル領域と、上記ソース及びドレイン
との間の当該離隔領域に、上記ソース及びドレインより
も浅く不純物を導入して上記ソース及びドレインのエク
ステンション領域を形成する第３の工程と、上記エクス
テンション領域をレーザアニール法により電気的に活性
化させる第４の工程と、を含む。
ＳＯＩ基板上に形成される電界効果トランジスタの製造
方法において、上記ＳＯＩ基板の半導体層上にゲート電
極を形成する第１の工程と、上記ゲート電極と所望の間
隔で離隔した領域に不純物を高濃度で注入し、ソース及
びドレインを形成する第２の工程と、上記ゲート電極下
に形成されるチャネル領域と、上記ソース及びドレイン
との間の当該離隔領域に、上記ソース及びドレインより
も浅く不純物を導入して上記ソース及びドレインのエク
ステンション領域を形成する第３の工程と、上記エクス
テンション領域をレーザアニール法により電気的に活性
化させる第４の工程と、を含む。
【００１６】かかる構成とすることにより、短チャネル
効果より生じるソース・ドレイン間のリーク電流を低減
させた半導体装置の製造が可能となる。
効果より生じるソース・ドレイン間のリーク電流を低減
させた半導体装置の製造が可能となる。
【００１７】好ましくは、上記第３の工程は、プラズマ
ドーピング法によって極浅く不純物を注入する、ことを
特徴とする。
ドーピング法によって極浅く不純物を注入する、ことを
特徴とする。
【００１８】好ましくは、上記エクステンション領域の
接合深さは、上記ソース及びドレインの各領域の接合深
さの５０％以下に形成される。
接合深さは、上記ソース及びドレインの各領域の接合深
さの５０％以下に形成される。
【００１９】
【発明の実施の形態】以下、本発明の実施の態様につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２０】図１は、本発明による実施態様である半導
体装置の構造を説明するための断面図である。
体装置の構造を説明するための断面図である。
【００２１】この実施態様では、絶縁性基板上に形成し
た半導体（シリコンＳｉ）をＳＯＩ基板として用いてｎ
ＭＯＳＦＥＴを形成している。また、半導体層１０７
は、厚みＸｉの絶縁層１０８を介して基板１０９上に、
膜厚Ｘｔで形成されている。
た半導体（シリコンＳｉ）をＳＯＩ基板として用いてｎ
ＭＯＳＦＥＴを形成している。また、半導体層１０７
は、厚みＸｉの絶縁層１０８を介して基板１０９上に、
膜厚Ｘｔで形成されている。
【００２２】ゲート１０１は、半導体層１０７のＳｉ表
面を熱酸化によって形成したゲート酸化膜１０２上にゲ
ート長Ｌで形成されており、半導体層１０７には、ゲー
ト形成領域からＹｓ又はＹｄだけ離隔してｎ型のソース
領域１０３又はドレイン領域１０４が各々形成されてい
る。
面を熱酸化によって形成したゲート酸化膜１０２上にゲ
ート長Ｌで形成されており、半導体層１０７には、ゲー
ト形成領域からＹｓ又はＹｄだけ離隔してｎ型のソース
領域１０３又はドレイン領域１０４が各々形成されてい
る。
【００２３】上記ソース領域１０３又はドレイン領域１
０４とゲート形成領域との離隔間隔Ｙｓ及びＹｄの領域
には、ソース領域又はドレイン領域の伝導型と同様のｎ
型伝導型となるように不純物がドープされたエクステン
ション領域（１１０及び１１１）が、ソース領域１０３
及びドレイン領域１０４とは別個に接合深さＸｓ又はＸ
ｄで各々形成されている。
０４とゲート形成領域との離隔間隔Ｙｓ及びＹｄの領域
には、ソース領域又はドレイン領域の伝導型と同様のｎ
型伝導型となるように不純物がドープされたエクステン
ション領域（１１０及び１１１）が、ソース領域１０３
及びドレイン領域１０４とは別個に接合深さＸｓ又はＸ
ｄで各々形成されている。
【００２４】上記Ｘｓ、Ｘｄ、Ｙｓ及びＹｄの値は、所
望するデバイス特性に対応して自由に設計可能であり、
更に、ＸｓとＸｄ、又は、ＹｓとＹｄは、各々の値を等
しく設計することも異なるように設計することも可能で
ある。
望するデバイス特性に対応して自由に設計可能であり、
更に、ＸｓとＸｄ、又は、ＹｓとＹｄは、各々の値を等
しく設計することも異なるように設計することも可能で
ある。
【００２５】尚、上記基板は、張り合わせ法、ＳＩＭＯ
Ｘ法等によって作製されたＳＯＩ基板に限定されるもの
ではなく、ガラス基板或いは石英基板或いはその他の絶
縁性基板上に半導体膜が形成された基板であっても良
い。
Ｘ法等によって作製されたＳＯＩ基板に限定されるもの
ではなく、ガラス基板或いは石英基板或いはその他の絶
縁性基板上に半導体膜が形成された基板であっても良
い。
【００２６】また、素子を形成する半導体膜は単結晶に
限定されるものではなく、多結晶やアモルファス結晶の
膜等であっても良い。
限定されるものではなく、多結晶やアモルファス結晶の
膜等であっても良い。
【００２７】更には、半導体膜の結晶としてはシリコン
Ｓｉ等の単元素結晶に限定されるものでではなく、Ｇａ
Ａｓ等のIII−V族化合物半導体、ＺｎＳｅ等のII−VI族
化合物半導体、ＳｉＣ等のIV−IV族化合物半導体であっ
ても良い。
Ｓｉ等の単元素結晶に限定されるものでではなく、Ｇａ
Ａｓ等のIII−V族化合物半導体、ＺｎＳｅ等のII−VI族
化合物半導体、ＳｉＣ等のIV−IV族化合物半導体であっ
ても良い。
【００２８】図２は、上記構造を有する半導体装置を製
造するためのプロセスを説明した図である。
造するためのプロセスを説明した図である。
【００２９】図２（ａ）は、例えば張り合わせ法又はＳ
ＩＭＯＸ法により作成されたＳＯＩ基板であって、デバ
イス構造を形成する部分の半導体結晶は厚みＸｔのシリ
コン膜１０７である。また、上記シリコン膜は、厚みＸ
ｉの絶縁膜（ＳｉＯ２）１０８上に形成されている。
ＩＭＯＸ法により作成されたＳＯＩ基板であって、デバ
イス構造を形成する部分の半導体結晶は厚みＸｔのシリ
コン膜１０７である。また、上記シリコン膜は、厚みＸ
ｉの絶縁膜（ＳｉＯ２）１０８上に形成されている。
【００３０】先ず、上記基板を７５０〜８００℃、９５
％ウェット熱酸化にて厚み３ｎｍの酸化膜１０２を形成
する（図２（ｂ））。
％ウェット熱酸化にて厚み３ｎｍの酸化膜１０２を形成
する（図２（ｂ））。
【００３１】尚、酸化膜１０２は基板（本実施例ではシ
リコン）１０７の酸化物である必要はなく、タンタル酸
化物等の高誘電率物質を酸化膜（絶縁膜）として用いる
こととしても良い。
リコン）１０７の酸化物である必要はなく、タンタル酸
化物等の高誘電率物質を酸化膜（絶縁膜）として用いる
こととしても良い。
【００３２】酸化膜１０２上に、例えば、ポリシリコン
を１００ｎｍ程度成長させる。この上に、フォトレジス
トを塗布し、露光にエキシマレーザ露光技術或いはＥＢ
露光技術を用いてゲートパターンの露光、現像、エッチ
ングを行って、ゲート電極（ゲート配線）１０１、酸化
膜（ゲート絶縁膜）１０２のパターニングを行う（図２
（ｃ））。
を１００ｎｍ程度成長させる。この上に、フォトレジス
トを塗布し、露光にエキシマレーザ露光技術或いはＥＢ
露光技術を用いてゲートパターンの露光、現像、エッチ
ングを行って、ゲート電極（ゲート配線）１０１、酸化
膜（ゲート絶縁膜）１０２のパターニングを行う（図２
（ｃ））。
【００３３】更に、ゲート電極側壁に厚さ０．２μｍ程
度の窒化膜によるサイドウォール１１０を形成した後、
イオン・インプランテーション法によりソース・ドレイ
ン領域１０３、１０４に不純物の打ち込みを行う（図２
（ｄ））。
度の窒化膜によるサイドウォール１１０を形成した後、
イオン・インプランテーション法によりソース・ドレイ
ン領域１０３、１０４に不純物の打ち込みを行う（図２
（ｄ））。
【００３４】窒化膜のサイドウォール１１０を熱燐酸に
て除去し、１０００℃、１０秒程度の熱アニール処理に
よる不純物の活性化を行う。
て除去し、１０００℃、１０秒程度の熱アニール処理に
よる不純物の活性化を行う。
【００３５】そして、シリコン膜１０７の、ゲート領域
及びソース領域相互間とゲート領域及びドレイン領域相
互間とにそれぞれ、例えば、プラズマ・ドーピング法に
より極浅の不純物注入を行う（図２（ｅ））。更に、上
記不純物を極浅かつ高濃度のプロファイルのまま活性化
するために、例えば、ＹＡＧレーザ或いはＸｅＣｌレー
ザを用いて、エネルギ密度０．１〜１Ｊ／ｃｍ２程度の
レーザアニールを行う（図２（ｆ））。
及びソース領域相互間とゲート領域及びドレイン領域相
互間とにそれぞれ、例えば、プラズマ・ドーピング法に
より極浅の不純物注入を行う（図２（ｅ））。更に、上
記不純物を極浅かつ高濃度のプロファイルのまま活性化
するために、例えば、ＹＡＧレーザ或いはＸｅＣｌレー
ザを用いて、エネルギ密度０．１〜１Ｊ／ｃｍ２程度の
レーザアニールを行う（図２（ｆ））。
【００３６】上述した工程により、図１に示したＭＯＳ
トランジスタが得られる。
トランジスタが得られる。
【００３７】図３は、このようにして作成されたｎＭＯ
ＳＦＥＴの伝達特性を、図５に示した従来の単一ドレイ
ン構造のｎＭＯＳＦＥＴの伝達特性と比較して示してい
る。
ＳＦＥＴの伝達特性を、図５に示した従来の単一ドレイ
ン構造のｎＭＯＳＦＥＴの伝達特性と比較して示してい
る。
【００３８】尚、いずれの構造のＦＥＴも、ＳＯＩのシ
リコン膜厚は５０ｎｍ、ソース・ドレイン間の電圧（Ｖ
ｄｓ）は１．０Ｖ、として、ゲート長（Ｌ）を１．０μ
ｍから０．０７μｍまで変化させて素子形成されてい
る。
リコン膜厚は５０ｎｍ、ソース・ドレイン間の電圧（Ｖ
ｄｓ）は１．０Ｖ、として、ゲート長（Ｌ）を１．０μ
ｍから０．０７μｍまで変化させて素子形成されてい
る。
【００３９】また、本発明のｎＭＯＳＦＥＴは、Ｘｓ＝
Ｘｄ＝０．０２５μｍ、Ｙｓ＝Ｙｄ＝０．２０μｍ、第
1及び第２のエクステンション領域の不純物濃度は共に
Ｎｅｘ＝１×１０１９ｃｍ−２として素子形成されてい
る。
Ｘｄ＝０．０２５μｍ、Ｙｓ＝Ｙｄ＝０．２０μｍ、第
1及び第２のエクステンション領域の不純物濃度は共に
Ｎｅｘ＝１×１０１９ｃｍ−２として素子形成されてい
る。
【００４０】図３（ａ）に示した単一ドレイン構造ｎＭ
ＯＳＦＥＴの伝達特性では、ゲート長が短くなるにつれ
てオフ状態でのリーク電流、即ち短チャンネル効果に起
因するパンチスルー電流が増大し、Ｖｇｓ＝−０．５Ｖ
でみるとゲート長Ｌ＝０．１０μｍで約１．０×１０
−９Ａ／μｍ、ゲート長Ｌ＝０．０７μｍでは約１．０
×１０−５Ａ／μｍのリーク電流（Ｉｄｓ）が生じてい
る。
ＯＳＦＥＴの伝達特性では、ゲート長が短くなるにつれ
てオフ状態でのリーク電流、即ち短チャンネル効果に起
因するパンチスルー電流が増大し、Ｖｇｓ＝−０．５Ｖ
でみるとゲート長Ｌ＝０．１０μｍで約１．０×１０
−９Ａ／μｍ、ゲート長Ｌ＝０．０７μｍでは約１．０
×１０−５Ａ／μｍのリーク電流（Ｉｄｓ）が生じてい
る。
【００４１】一方、図３（ｂ）に示した本発明のｎＭＯ
ＳＦＥＴの伝達特性では、ゲート長の短縮に伴ってリー
ク電流が増大する傾向はあるものの、ゲート長Ｌ＝０．
１０μｍで約１．０×１０−１４Ａ／μｍ、ゲート長Ｌ
＝０．０７μｍでは約１．０×１０−９Ａ／μｍのリー
ク電流に押えられており、従来型の単一ドレイン構造ｎ
ＭＯＳＦＥＴに比較して、４〜５桁リーク電流が低減さ
れている。
ＳＦＥＴの伝達特性では、ゲート長の短縮に伴ってリー
ク電流が増大する傾向はあるものの、ゲート長Ｌ＝０．
１０μｍで約１．０×１０−１４Ａ／μｍ、ゲート長Ｌ
＝０．０７μｍでは約１．０×１０−９Ａ／μｍのリー
ク電流に押えられており、従来型の単一ドレイン構造ｎ
ＭＯＳＦＥＴに比較して、４〜５桁リーク電流が低減さ
れている。
【００４２】図４は、本発明のｎＭＯＳＦＥＴのリーク
電流（Ｉｄｓ）の、Ｘｓ及びＸｄ依存性を示す図であ
る。
電流（Ｉｄｓ）の、Ｘｓ及びＸｄ依存性を示す図であ
る。
【００４３】本実施例では、Ｘｓ＝Ｘｄ＝Ｘｊとした場
合のリーク電流を計測している。また、Ｓｉ膜はＸｔ＝
５０ｎｍ、ゲート長はＬ＝０．０７μｍ、ドレイン電圧
はＶｄ＝１．０Ｖとし、第１及び第2のエクステンショ
ン領域の接合深さＸｊを２５ｎｍから１０ｎｍまで変化
させている。
合のリーク電流を計測している。また、Ｓｉ膜はＸｔ＝
５０ｎｍ、ゲート長はＬ＝０．０７μｍ、ドレイン電圧
はＶｄ＝１．０Ｖとし、第１及び第2のエクステンショ
ン領域の接合深さＸｊを２５ｎｍから１０ｎｍまで変化
させている。
【００４４】Ｘｊ＝２５ｎｍの構造のｎＭＯＳＦＥＴで
は、Ｖｇｓ＝−０．５Ｖで約１．０×１０−９Ａ／μｍ
あったリーク電流が、Ｘｊ＝２０ｎｍの構造のｎＭＯＳ
ＦＥＴでは約１．０×１０−１１Ａ／μｍに低減され、
更に、Ｘｊ＝１０ｎｍの構造のｎＭＯＳＦＥＴでは約
１．０×１０−１３Ａ／μｍとなっている。
は、Ｖｇｓ＝−０．５Ｖで約１．０×１０−９Ａ／μｍ
あったリーク電流が、Ｘｊ＝２０ｎｍの構造のｎＭＯＳ
ＦＥＴでは約１．０×１０−１１Ａ／μｍに低減され、
更に、Ｘｊ＝１０ｎｍの構造のｎＭＯＳＦＥＴでは約
１．０×１０−１３Ａ／μｍとなっている。
【００４５】Ｘｊ＝１０ｎｍの構造のｎＭＯＳＦＥＴの
リーク電流は、実質的に従来の単一ドレイン構造ｎＭＯ
ＳＦＥＴであるＸｊ＝２５ｎｍのｎＭＯＳＦＥＴのリー
ク電流に比較して約４桁低減されており、更に、Ｘｊ＝
２０ｎｍの構造のｎＭＯＳＦＥＴのリーク電流に比較し
て約２桁低減されている。
リーク電流は、実質的に従来の単一ドレイン構造ｎＭＯ
ＳＦＥＴであるＸｊ＝２５ｎｍのｎＭＯＳＦＥＴのリー
ク電流に比較して約４桁低減されており、更に、Ｘｊ＝
２０ｎｍの構造のｎＭＯＳＦＥＴのリーク電流に比較し
て約２桁低減されている。
【００４６】すなわち、エクステンション領域の接合深
さＸｊ以外のデバイスパラメータを固定してリーク電流
のＸｊ依存性を議論すると、接合深さＸｊが浅くなるこ
とによりリーク電流が低減されていることを示してい
る。
さＸｊ以外のデバイスパラメータを固定してリーク電流
のＸｊ依存性を議論すると、接合深さＸｊが浅くなるこ
とによりリーク電流が低減されていることを示してい
る。
【００４７】このオフ状態のリーク電流の低減は、サブ
スレッショルド特性、閾値電圧のチャンネル長依存性を
も同時に改善する。これは即ち、短チャンネル効果の抑
制を示している。
スレッショルド特性、閾値電圧のチャンネル長依存性を
も同時に改善する。これは即ち、短チャンネル効果の抑
制を示している。
【００４８】このように、本発明のｎＭＯＳＦＥＴ構造
をとることにより、従来構造の単一ドレイン構造ｎＭＯ
ＳＦＥＴに比べて大幅にリーク電流を低減させることが
可能となるとともに、エクステンション領域の接合深さ
（Ｘｓ及びＸｄ）を、ソース及びドレイン領域の接合深
さに比較して浅く形成することにより更にリーク電流の
低減に効果があることがわかる。
をとることにより、従来構造の単一ドレイン構造ｎＭＯ
ＳＦＥＴに比べて大幅にリーク電流を低減させることが
可能となるとともに、エクステンション領域の接合深さ
（Ｘｓ及びＸｄ）を、ソース及びドレイン領域の接合深
さに比較して浅く形成することにより更にリーク電流の
低減に効果があることがわかる。
【００４９】特に、リーク電流の低減には、第１及び第
２のエクステンション領域の接合深さは、各々ソース及
びドレインの接合深さの５０％以下に設定することが特
に有効であることがわかる。
２のエクステンション領域の接合深さは、各々ソース及
びドレインの接合深さの５０％以下に設定することが特
に有効であることがわかる。
【００５０】上述したように、本発明は半導体装置にお
けるエクステンション領域の接合深さを浅くすることに
よって短チャンネル効果を抑制するものである。これに
より、埋め込み絶縁層上の半導体層を必要以上に薄膜化
する必要が無くなる。従って、閾値電圧のばらつきやソ
ース・ドレイン寄生抵抗の問題がなく、高度に集積化さ
れた、高速動作・低消費電力の半導体装置を提供するこ
とが可能となる。
けるエクステンション領域の接合深さを浅くすることに
よって短チャンネル効果を抑制するものである。これに
より、埋め込み絶縁層上の半導体層を必要以上に薄膜化
する必要が無くなる。従って、閾値電圧のばらつきやソ
ース・ドレイン寄生抵抗の問題がなく、高度に集積化さ
れた、高速動作・低消費電力の半導体装置を提供するこ
とが可能となる。
【００５１】尚、上記実施例の半導体装置は、完全空乏
動作モードで動作するｎＭＯＳＦＥＴであるが、本発明
はこれに限定されるものではなく、部分空乏動作モード
で動作する電界効果トランジスタ等の他の半導体装置で
あっても良い。
動作モードで動作するｎＭＯＳＦＥＴであるが、本発明
はこれに限定されるものではなく、部分空乏動作モード
で動作する電界効果トランジスタ等の他の半導体装置で
あっても良い。
【００５２】以下に、本発明の構造と、図６に示したＬ
ＤＤ構造との差異について説明する。
ＤＤ構造との差異について説明する。
【００５３】電界強度ＥはポテンシャルΦの負の傾き Ｅ＝−ｄΦ／ｄｘ と定義されるから、ＭＯＳＦＥＴの微細化に伴ってドレ
イン近傍の電界強度は極めて高電界となる。
イン近傍の電界強度は極めて高電界となる。
【００５４】ドレイン近傍が高電界となるとホットキャ
リアが発生し、デバイスの信頼性を著しく低下させる。
リアが発生し、デバイスの信頼性を著しく低下させる。
【００５５】具体的には、ホットキャリアがゲート酸化
膜中に注入されて酸化膜中に固定電荷として存在し、デ
バイスの長時間の動作により酸化膜中に注入されるホッ
トキャリアが更に増大して、閾値電圧Ｖｔｈが徐々に変
化するといった現象である。
膜中に注入されて酸化膜中に固定電荷として存在し、デ
バイスの長時間の動作により酸化膜中に注入されるホッ
トキャリアが更に増大して、閾値電圧Ｖｔｈが徐々に変
化するといった現象である。
【００５６】上記問題を解決すべく考案された構造の一
つがＬＤＤ構造である（図６）。ＬＤＤ構造は、Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ 構造の略であっ
て、半導体結晶中にゲート１０１、ソース１０３、ドレ
イン１０４、ゲートとソース間及びゲートとドレイン間
に形成したＬＤＤ領域（１０５及び１０６）から構成さ
れ、ソースからドレインへのキャリアの移動（電流）
を、ゲートに印加したバイアスをゲート酸化膜１０２を
介してゲート直下の半導体結晶部分に作用させることに
より制御している。ここで、上記ＬＤＤ領域にはドレイ
ン領域の不純物濃度に比較して低濃度の不純物を意識的
にドープされた領域とすることで、ＩＣの微細化に伴っ
て生じるホットキャリア対策を行うべく考案された構造
である。
つがＬＤＤ構造である（図６）。ＬＤＤ構造は、Ｌｉｇ
ｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ 構造の略であっ
て、半導体結晶中にゲート１０１、ソース１０３、ドレ
イン１０４、ゲートとソース間及びゲートとドレイン間
に形成したＬＤＤ領域（１０５及び１０６）から構成さ
れ、ソースからドレインへのキャリアの移動（電流）
を、ゲートに印加したバイアスをゲート酸化膜１０２を
介してゲート直下の半導体結晶部分に作用させることに
より制御している。ここで、上記ＬＤＤ領域にはドレイ
ン領域の不純物濃度に比較して低濃度の不純物を意識的
にドープされた領域とすることで、ＩＣの微細化に伴っ
て生じるホットキャリア対策を行うべく考案された構造
である。
【００５７】すなわち、いま、ｐ型基板でｎＭＯＳを考
えると、先ず、低濃度の燐（Ｐ）でソース、ドレイン近
傍をｎ−化し、その後、高濃度の砒素（Ａｓ）でソー
ス、ドレインをｎ＋に形成する。これにより不純物拡散
領域とｐ型基板の境界がなだらかな不純物濃度分布を持
つようになり、電界、特にドレイン近傍での電界が緩和
されてホットキャリアの発生が抑制される、とするもの
である。
えると、先ず、低濃度の燐（Ｐ）でソース、ドレイン近
傍をｎ−化し、その後、高濃度の砒素（Ａｓ）でソー
ス、ドレインをｎ＋に形成する。これにより不純物拡散
領域とｐ型基板の境界がなだらかな不純物濃度分布を持
つようになり、電界、特にドレイン近傍での電界が緩和
されてホットキャリアの発生が抑制される、とするもの
である。
【００５８】換言すれば、ソース・ドレイン間隔及びチ
ャネル長を一定に維持したまま、ゲート近傍に、ソース
又はドレインの領域の一部として低濃度の不純物拡散領
域を形成することにより、ドレイン近傍の電界強度を下
げようとするものである。
ャネル長を一定に維持したまま、ゲート近傍に、ソース
又はドレインの領域の一部として低濃度の不純物拡散領
域を形成することにより、ドレイン近傍の電界強度を下
げようとするものである。
【００５９】これに対して本発明のＭＯＳＦＥＴ構造
は、ゲート長（すなわちチャネル長）を一定に維持した
まま、ソース領域又はドレイン領域とは別に、ソース領
域又はドレイン領域とチャネル領域に伸長するエクステ
ンション領域を設ける。
は、ゲート長（すなわちチャネル長）を一定に維持した
まま、ソース領域又はドレイン領域とは別に、ソース領
域又はドレイン領域とチャネル領域に伸長するエクステ
ンション領域を設ける。
【００６０】更に、素子設計上の所望により上記エクス
テンション領域の幅（Ｙｓ及びＹｄ）を変化させること
でソース・ドレイン間隔（＝Ｌ＋Ｙｓ＋Ｙｄ）を変化さ
せ、ソース・ドレイン間の電界分布を自由に決定しうる
ため、半導体装置の高速動作を損なうことなく、短チャ
ネル効果として問題となるパンチスルーによるリーク電
流の発生を抑制することが可能となる。
テンション領域の幅（Ｙｓ及びＹｄ）を変化させること
でソース・ドレイン間隔（＝Ｌ＋Ｙｓ＋Ｙｄ）を変化さ
せ、ソース・ドレイン間の電界分布を自由に決定しうる
ため、半導体装置の高速動作を損なうことなく、短チャ
ネル効果として問題となるパンチスルーによるリーク電
流の発生を抑制することが可能となる。
【００６１】
【発明の効果】以上説明したように、本発明の半導体装
置は、ＳＯＩ基板に形成されたソース及びドレインの各
領域とチャネル領域との間に浅いエクステンション領域
を形成しているので、短チャネル効果に伴うパンチスル
ー現象に起因するリーク電流を低減する。これにより必
要以上の半導体薄膜化が不要となり、閾値電圧のばらつ
きやソース・ドレイン寄生抵抗の問題がなく、高度に集
積化された、高速動作・低消費電力の半導体装置を提供
することが可能となる。
置は、ＳＯＩ基板に形成されたソース及びドレインの各
領域とチャネル領域との間に浅いエクステンション領域
を形成しているので、短チャネル効果に伴うパンチスル
ー現象に起因するリーク電流を低減する。これにより必
要以上の半導体薄膜化が不要となり、閾値電圧のばらつ
きやソース・ドレイン寄生抵抗の問題がなく、高度に集
積化された、高速動作・低消費電力の半導体装置を提供
することが可能となる。
【図１】図１は、本発明のエクステンション領域を有す
るｎＭＯＳＦＥＴの断面図である。
るｎＭＯＳＦＥＴの断面図である。
【図２】図２は、本発明のエクステンション領域を含む
ｎＭＯＳＦＥＴの製造プロセスを説明する図である。
ｎＭＯＳＦＥＴの製造プロセスを説明する図である。
【図３】図３（ａ）は、単一ドレイン構造のｎＭＯＳＦ
ＥＴの伝達特性測定結果を説明する図である。図３
（ｂ）は、本発明のエクステンション領域を有するｎＭ
ＯＳＦＥＴの伝達特性測定結果を説明する図である。
ＥＴの伝達特性測定結果を説明する図である。図３
（ｂ）は、本発明のエクステンション領域を有するｎＭ
ＯＳＦＥＴの伝達特性測定結果を説明する図である。
【図４】図４は、本発明のエクステンション領域の接合
深さがリーク電流値に及ぼす効果を説明する図である。
深さがリーク電流値に及ぼす効果を説明する図である。
【図５】図５は、単一ドレイン構造のｎＭＯＳＦＥＴの
断面図である。
断面図である。
【図６】図６は、ＬＤＤ構造のｎＭＯＳＦＥＴの断面図
である。
である。
１０１ ゲート １０２ ゲート酸化膜 １０３ ソース １０４ ドレイン １０５、１０６ ＬＤＤ １０７ 半導体膜 １０８ 絶縁層 １０９ 基板 １１０、１１１ エクステンション領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２７Ｆ
Claims (8)
- 【請求項１】ＳＯＩ基板に形成される電界効果トランジ
スタであって、 前記ＳＯＩ基板の半導体膜上に形成されるゲート領域
と、 前記ゲート領域下の前記半導体膜に形成されるチャネル
領域と所望の間隔で離隔されて形成されるソース領域及
びドレイン領域と、 前記ソース領域から前記チャネル領域に伸長する第１の
エクステンション領域と、 前記ドレイン領域から前記チャネル領域に伸長する第２
のエクステンション領域と、を備え、 前記第1及び第2のエクステンション領域の接合深さは前
記ソース領域及び前記ドレイン領域の接合深さよりも浅
く形成される、 ことを特徴とする半導体装置。 - 【請求項２】前記第１及び第２の各エクステンション領
域の接合深さは、前記ソース領域及びドレイン領域の各
領域の接合深さの５０％以下に形成される、ことを特徴
とする請求項１記載の半導体装置。 - 【請求項３】前記半導体装置は、完全空乏動作モードで
動作する、ことを特徴とする請求項１乃至２のいずれか
に記載の半導体装置。 - 【請求項４】前記ＳＯＩ基板は、ガラス基板或いは石英
基板或いはその他の絶縁性基板上に半導体膜を成膜した
基板である、ことを特徴とする請求項１乃至３のいずれ
かに記載の半導体装置。 - 【請求項５】ＳＯＩ基板に形成される電界効果トランジ
スタの製造方法であって、 前記ＳＯＩ基板の半導体層上にゲート電極を形成する第
１の工程と、 前記ゲート電極と所望の間隔で離隔した領域に不純物を
高濃度で注入し、ソース及びドレインを形成する第２の
工程と、 前記ゲート電極下に形成されるチャネル領域と、前記ソ
ース及びドレインとの間の当該離隔領域に、前記ソース
及びドレインよりも浅く不純物を導入して前記ソース及
びドレインのエクステンション領域を形成する第３の工
程と、 前記エクステンション領域をレーザアニール法により電
気的に活性化させる第４の工程と、 を含む半導体装置の製造方法。 - 【請求項６】前記第３の工程は、プラズマドーピング法
によって極浅く不純物を注入する、ことを特徴とする請
求項５記載の半導体装置の製造方法。 - 【請求項７】前記第３の工程は、レーザアニール法によ
り不純物活性化がなされる、ことを特徴とする請求項６
に記載の半導体装置の製造方法。 - 【請求項８】前記エクステンション領域の接合深さは、
前記ソース及びドレインの各領域の接合深さの５０％以
下に形成される、ことを特徴とする請求項５乃至７に記
載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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