JP4700317B2 - 表示装置の作製方法 - Google Patents

Description

本発明は、表示装置の作製方法、及びそれを用いたテレビジョン装置に関する。

近年、液晶ディスプレイ（ＬＣＤ）やＥＬディスプレイに代表されるフラットパネルディスプレイ（ＦＰＤ）は、これまでのＣＲＴに替わる表示装置として注目を集めている。特にアクティブマトリクス駆動の大型液晶パネルを搭載した大画面液晶テレビの開発は、液晶パネルメーカーにとって注力すべき重要な課題になっている。また、近年液晶テレビに追随し、大画面ＥＬテレビの開発も行われている。

従来の発光素子を有する表示装置において、各画素を駆動する半導体素子としてはアモルファスシリコンを用いた薄膜トランジスタ（以下、ＴＦＴと示す）が用いられている（特許文献１参照。）。
特開平５−３５２０７号公報

しかしながら、非晶質半導体膜を用いたＴＦＴを直流駆動した場合は、しきい値がずれやすく、それに伴いＴＦＴの特性にバラツキが生じやすい。このため、非晶質半導体膜を用いたＴＦＴを画素のスイッチングに用いた表示装置は、輝度ムラが発生する。このような現象は、対角３０インチ以上（典型的には４０インチ以上）の大画面ＴＶであるほど顕著であり、画質の低下が深刻な問題となる。

本発明は、このような状況に鑑みなされたものであり、少ないフォトマスク数で、しきい値のずれが生じにくく、高速動作が可能な逆スタガ型ＴＦＴを有する表示装置の作製方法を提供する。更には、少ない原料でコスト削減が可能であり、且つ歩留まりが高い表示装置の作製方法を提供する。

上述した従来技術の課題を解決するために、本発明においては以下の手段を講じる。

本発明は、結晶化を促進又は助長させる元素（以下、主に金属元素を指すことから金属元素、触媒元素ともいう）を添加し非晶質半導体膜を形成し、１５族元素を有する半導体膜または希ガス元素を有する半導体膜を形成し、加熱して結晶性半導体膜を形成と、結晶性半導体膜から金属元素の除去を同時に行なった後、逆スタガ型薄膜トランジスタを形成することを要旨とする。なお、該結晶性半導体膜に１５族元素を有する半導体膜を形
成した場合、１５族元素を有する半導体膜をソース領域及びドレ
イン領域として用いて、ｎチャネル型薄膜トランジスタを形成する。また、ｎ型を付与する不純物元素として１５族元素を有する半導体膜にｐ
型を付与する不純物元素として１３族元素を添加して、ｐチャネ
ル型薄膜トランジスタを形成する。さらには、希ガス元素を有する半導体膜を形成した場合、加熱の後に希ガス元素を有する半導体膜を除去し、ソース領域及びドレイン領域を形成して、ｎチャネル型薄膜トランジスタ又はｐチャネル型薄膜トランジスタを形成する。

本発明は、薄膜トランジスタのゲート電極層と画素電極層を同工程同材料を用いて形成し、工程の簡略化と、材料のロスの軽減を達成する。また、本発明において表示装置とは、表示素子として発光素子（ＥＬ素子）を有するものであり、発光表示装置、ＥＬ表示装置ともいえる。

本発明の表示装置の作製方法の一は、絶縁表面上に設けられたゲート電極層及び第１の電極層を有し、ゲート電極層上に第１のゲート絶縁層を有し、第１のゲート絶縁層上に第２のゲート絶縁層を有し、第２のゲート絶縁層上に第３のゲート絶縁層を有し、第３のゲート絶縁層上に結晶性半導体層を有し、結晶性半導体層に接して一導電型を有する半導体層を有し、一導電性を有する半導体層に接してソース電極層及びドレイン電極層を有し、ソース電極層、ドレイン電極層及び第１の電極層上に第１の絶縁層を有し、第１の絶縁層はソース電極層またはドレイン電極層に達する第１の開口部を有し、ゲート絶縁層及び第１の絶縁層は第１の電極層に達する第２の開口部を有し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層と第１の電極層とが電気的に接続する配線層を有し、第１の電極層の一部、及び配線層を覆う第２の絶縁層を有し、第１の電極層上に電界発光層を有し、電界発光層上に第２の電極層を有する。

本発明の表示装置の作製方法の一は、絶縁表面上に設けられたゲート電極層及び第１の電極層を有し、ゲート電極層上に第１のゲート絶縁層を有し、第１のゲート絶縁層上に第２のゲート絶縁層を有し、第２のゲート絶縁層上に第３のゲート絶縁層を有し、第３のゲート絶縁層上にソース領域及びドレイン領域が設けられた結晶性半導体層を有し、ソース領域及びドレイン領域に接してソース電極層及びドレイン電極層を有し、ソース電極層、ドレイン電極層及び第１の電極層上に第１の絶縁層を有し、第１の絶縁層はソース電極層またはドレイン電極層に達する第１の開口部を有し、ゲート絶縁層及び第１の絶縁層は第１の電極層に達する第２の開口部を有し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層と第１の電極層とが電気的に接続する配線層を有し、第１の電極層の一部、及び配線層を覆う第２の絶縁層を有し、第１の電極層上に電界発光層を有し、電界発光層上に第２の電極層を有する。

画素領域及び駆動回路領域を同一基板上に有し、駆動回路領域において基板上に第１のゲート電極層及び第２のゲート電極層を有し、第１のゲート電極層及び第２のゲート電極層上に第１のゲート絶縁層を有し、第１のゲート絶縁層上に第２のゲート絶縁層を有し、第２のゲート絶縁層上に第３のゲート絶縁層を有し、第３のゲート絶縁層上に第１の結晶性半導体層及び第２の結晶性半導体層を有し、第１の結晶性半導体層に接してｎ型を有する半導体層を有し、第１の結晶性半導体層に接してｐ型を有する半導体層を有し、ｎ型を有する半導体層に接する第１のソース電極層及び第１のドレイン電極層を有し、ｐ型を有する半導体層に接する第２のソース電極層及び第２のドレイン電極層を有し、画素領域において基板上に第１の電極層を有し、第１の電極層上に電界発光層を有し、電界発光層上に第２の電極層を有する。

本発明の表示装置の作製方法の一は、絶縁表面上に導電層を形成し、導電層上にレジストを形成し、レジストをレーザ光で露光してパターニングし、マスクを形成し、マスクを用いて導電層をパターニングし、ゲート電極層及び第１の電極層を形成し、ゲート電極層及び前記第１の電極層上にゲート絶縁層を形成し、ゲート絶縁層上に金属元素を含む金属膜を形成し、金属膜上に半導体層を形成し、半導体層に接して一導電型を有する半導体層を形成し、半導体層及び一導電型を有する半導体層を加熱し、一導電型を有する半導体層に接してソース電極層及びドレイン電極層を形成し、一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、ソース電極層、ドレイン電極層及びゲート絶縁層上に第１の絶縁層を形成し、第１の絶縁層にソース電極層またはドレイン電極層に達する第１の開口部、及び第１の絶縁層とゲート絶縁層に第１の電極層に達する第２の開口部を形成し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層及び第１の電極層を電気的に接続する配線層を形成し、第１の電極層の一部、及び配線層を覆う第２の絶縁層を形成し、第１の電極層上に電界発光層を形成し、電界発光層上に第２の電極層を形成する。

本発明の表示装置の作製方法の一は、絶縁表面上に導電層を形成し、導電層上にレジストを形成し、レジストをレーザ光で露光してパターニングし、マスクを形成し、マスクを用いて導電層をパターニングし、ゲート電極層及び第１の電極層を形成し、ゲート電極層及び第１の電極層上にゲート絶縁層を形成し、ゲート絶縁層上に半導体層を形成し、半導体層に金属元素を添加し、半導体層に接して一導電型を有する半導体層を形成し、半導体層及び一導電型を有する半導体層を加熱し、一導電型を有する半導体層に接してソース電極層及びドレイン電極層を形成し、一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、ソース電極層、ドレイン電極層及びゲート絶縁層上に第１の絶縁層を形成し、第１の絶縁層にソース電極層またはドレイン電極層に達する第１の開口部、及び第１の絶縁層とゲート絶縁層に第１の電極層に達する第２の開口部を形成し、 第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層及び第１の電極層を電気的に接続する配線層を形成し、第１の電極層の一部、及び配線層を覆う第２の絶縁層を形成し、第１の電極層上に電界発光層を形成し、電界発光層上に第２の電極層を形成する。

本発明の表示装置の作製方法の一は、絶縁表面上に導電層を形成し、導電層上にレジストを形成し、レジストをレーザ光で露光してパターニングし、マスクを形成し、マスクを用いて導電層をパターニングし、ゲート電極層及び第１の電極層を形成し、ゲート電極層及び第１の電極層上にゲート絶縁層を形成し、ゲート絶縁層上に金属元素を含む金属膜を形成し、金属膜上に半導体層を形成し、半導体層上に選択的にチャネル保護層を形成し、半導体層及びチャネル保護層に接して一導電型を有する半導体層を形成し、半導体層、チャネル保護層、及び一導電型を有する半導体層を加熱し、一導電型を有する半導体層に接してソース電極層及びドレイン電極層を形成し、一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、ソース電極層、ドレイン電極層及びゲート絶縁層上に第１の絶縁層を形成し、第１の絶縁層にソース電極層またはドレイン電極層に達する第１の開口部、及び第１の絶縁層とゲート絶縁層に第１の電極層に達する第２の開口部を形成し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層及び第１の電極層を電気的に接続する配線層を形成し、第１の電極層の一部、及び配線層を覆う第２の絶縁層を形成し、第１の電極層上に電界発光層を形成し、電界発光層上に第２の電極層を形成する。

本発明の表示装置の一は、絶縁表面上に導電層を形成し、導電層上にレジストを形成し、レジストをレーザ光で露光してパターニングし、マスクを形成し、マスクを用いて導電層をパターニングし、ゲート電極層及び第１の電極層を形成し、ゲート電極層及び第１の電極層上にゲート絶縁層を形成し、ゲート絶縁層上に半導体層を形成し、半導体層上に選択的にチャネル保護層を形成し、半導体層及びチャネル保護層に金属元素を添加し、半導体層及びチャネル保護層に接して一導電型を有する半導体層を形成し、半導体層、チャネル保護層、及び一導電型を有する半導体層を加熱し、一導電型を有する半導体層に接してソース電極層及びドレイン電極層を形成し、一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、ソース電極層、ドレイン電極層及びゲート絶縁層上に第１の絶縁層を形成し、第１の絶縁層にソース電極層またはドレイン電極層に達する第１の開口部、及び第１の絶縁層とゲート絶縁層に第１の電極層に達する第２の開口部を形成し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層及び第１の電極層を電気的に接続する配線層を形成し、第１の電極層の一部、及び配線層を覆う第２の絶縁層を形成し、第１の電極層上に電界発光層を形成し、電界発光層上に第２の電極層を形成する。

本発明により、少ないフォトマスク数で、結晶性半導体膜で形成される逆スタガ型ＴＦＴを形成することができる。本発明の逆スタガ型ＴＦＴは、非晶質半導体膜の結晶化工程と、非晶質半導体膜の結晶化を促進するための金属触媒のゲッタリング工程とを同時に行うことが可能であるため、工程数の削減が可能である。特に、加熱処理数を削減できるため、省エネルギー化が可能であり、また、スループットを向上させることができる。

また、本発明の逆スタガ型ＴＦＴは、ゲート電極に耐熱性の高い材料を用いており、また活性化工程、結晶化工程、ゲッタリング工程等の加熱処理を行った後、低抵抗材料を用いて信号線、走査線等の配線を形成している。このため、結晶性を有し、不純物金属元素が少なく、配線抵抗の低いＴＦＴを形成することが可能である。また、本発明の発光素子を有する表示装置は、絶縁膜上に画素電極を形成することが可能であり、開口率を増加させることが可能である。

結晶性半導体膜で形成されるＴＦＴは、非晶質半導体膜で形成される逆スタガ型ＴＦＴと比較して数１０〜５０倍程度、移動度が高い。また、ソース領域及びドレイン領域には、アクセプター型元素又はドナー型元素に加え、触媒元素をも含む。このため、半導体領域との接触抵抗の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な発光素子を有する表示装置を作製することが可能である。

また、発光素子を有する表示装置の周辺部に、画素領域内のＴＦＴと同時に走査線駆動回路を形成することが可能である。このため、小型化された表示装置を作製することが可能である。

また、非晶質半導体膜で形成されるＴＦＴと比較して、しきい値のずれが生じにくく、ＴＦＴ特性のバラツキを低減することが可能である。このため、非晶質半導体膜で形成されるＴＦＴをスイッチング素子として用いた発光素子を有する表示装置と比較して、表示ムラを低減することが可能である。

更には、結晶化工程と共に行われるゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能であり、代表的には６桁以上のＯＮ／ＯＦＦ比を有するＴＦＴを形成することが可能である。このようなＴＦＴを有する表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。

さらには、上記の作製工程により形成された発光素子を有する表示装置を備えるテレビジョン（ＥＬ（エレクトロルミネッセンス）テレビジョンと示す。）を、スループットや歩留まりを向上させることが可能であり、低コストで作製することができる。

（実施の形態１）
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。

図２８（Ａ）は本発明に係る表示パネルの構成を示す上面図であり、絶縁表面を有する基板２７００上に画素２７０２をマトリクス上に配列させた画素部２７０１、走査線側入力端子２７０３、信号線側入力端子２７０４が形成されている。画素数は種々の規格に従って設ければ良く、ＸＧＡであれば１０２４×７６８×３（ＲＧＢ）、ＵＸＧＡであれば１６００×１２００×３（ＲＧＢ）、フルスペックハイビジョンに対応させるのであれば１９２０×１０８０×３（ＲＧＢ）とすれば良い。

画素２７０２は、走査線側入力端子２７０３から延在する走査線と、信号線側入力端子２７０４から延在する信号線とが交差することで、マトリクス状に配設される。画素２７０２のそれぞれには、スイッチング素子とそれに接続する画素電極が備えられている。スイッチング素子の代表的な一例はＴＦＴであり、ＴＦＴのゲート電極側が走査線と、ソース若しくはドレイン側が信号線と接続されることにより、個々の画素を外部から入力する信号によって独立して制御可能としている。

図２８（Ａ）は、走査線及び信号線へ入力する信号を、外付けの駆動回路により制御する表示パネルの構成を示しているが、図２９（Ａ）に示すように、ＣＯＧ(Chip on Glass)方式によりドライバＩＣ２７５１を基板２７００上に実装しても良い。また他の実装形態として、図２９（Ｂ）に示すようなＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式を用いてもよい。ドライバＩＣは単結晶半導体基板に形成されたものでも良いし、ガラス基板上にＴＦＴで回路を形成したものであっても良い。図２９において、ドライバＩＣ２７５１は、ＦＰＣ２７５０と接続している。

また、画素に設けるＴＦＴをＳＡＳで形成する場合には、図２８（Ｂ）に示すように走査線側駆動回路３７０２を基板３７００上に形成し一体化することもできる。図２９（Ｂ）において、３７０１は画素部であり、信号線側駆動回路は、図２８（Ａ）と同様に外付けの駆動回路により制御する。画素に設けるＴＦＴを移動度の高い、多結晶（微結晶）半導体、単結晶半導体などで形成する場合は、図２８（Ｃ）は、走査線駆動回路４７０２と、信号線駆動回路４７０４をガラス基板４７００上に一体形成することもできる。

本発明は、配線層若しくは電極を形成する導電層や、所定のパターンに形成するためのマスク層など表示パネルを作製するために必要な物体（その目的や機能に応じて膜や層などあらゆる形態で存在する）のうち、少なくとも一つ若しくはそれ以上を、選択的に所望な形状にを形成可能な方法により形成して、表示装置を作製することを特徴とするものである。本発明は、薄膜トランジスタや表示装置を構成する、ゲート電極層、ソース電極層、ドレイン電極層などの導電層、半導体層、マスク層、絶縁膜など、所定の形状を有して形成される全ての構成要素に対して適用できる。

本実施の形態は、レジストを基板全面に塗布形成しプリベークを行なった後、マスクパターンを介して紫外線等を照射し、現像によってレジストパターンを形成するというフォトリソ工程によりマスクを形成する方法を用いている。該レジストパターンをマスクパターンとしてパターンを形成するべき部分に存在する膜をエッチング除去することにより、所望のパターンを形成する。

本発明では、形成物のパターニング工程において感光性のレジストや感光性物質を含む材料に光を照射し、露光する工程を行う。露光に用いる光は、特に限定されず、赤外光、可視光、または紫外光のいずれか一またはそれらの組み合わせを用いることが可能である。例えば、紫外線ランプ、ブラックライト、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いてもよい。その場合、ランプ光源は、必要な時間点灯させて照射してもよいし、複数回照射してもよい。

露光に用いる光源にレーザ発振器を用いてもよい。レーザ発振器としては、紫外光、可視光、又は赤外光を発振することが可能なレーザ発振器を用いることができる。レーザー発振器としては、ＫｒＦ、ＡｒＦ、ＫｒＦ、ＸｅＣｌ、Ｘｅ等のエキシマレーザ発振器、Ｈｅ、Ｈｅ−Ｃｄ、Ａｒ、Ｈｅ−Ｎｅ、ＨＦ等の気体レーザ発振器、ＹＡＧ、ＧｄＶＯ₄、ＹＶＯ₄、ＹＬＦ、ＹＡｌＯ₃などの結晶にＣｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍをドープした結晶を使った固体レーザー発振器、ＧａＮ、ＧａＡｓ、ＧａＡｌＡｓ、ＩｎＧａＡｓＰ等の半導体レーザ発振器を用いることができる。なお、固体レーザ発振器においては、基本波の第１高調波〜第５高調波を適用するのが好ましい。

感光性物質には大きくわけてネガ型とポジ型がある。ネガ型の場合は、露光された部分で化学反応が生じ、現像液によって化学反応が生じた部分のみが残されてパターンが形成される。また、ポジ型の場合は、露光された部分で化学反応が生じ、現像液によって化学反応が生じた部分が溶解され、露光されなかった部分のみが残されてパターンが形成される。必要に応じてネガ型とポジ型を使い分けるとよい。

本実施の形態では、露光は基板表面から行っているが、必要に応じて基板裏面から露光を行ってもよい。

本発明の実施の形態について、図１乃至図６、図８を用いて説明する。より詳しくは、本発明を適用した表示装置の作製方法について説明する。まず、本発明を適用した、チャネルエッチ型の薄膜トランジスタを有する表示装置の作製方法について説明する。図２〜図６（Ａ）は表示装置画素部の上面図であり、図２〜図６の（Ｂ）は、図２〜図６（Ａ）における線Ａ―Ｃによる断面図、図２〜図６の（Ｃ）は、図２〜図６（Ａ）における線Ｂ−Ｄによる断面図である。

基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、石英基板、シリコン基板、金属基板、ステンレス基板又は本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いる。また、基板１００の表面が平坦化されるようにＣＭＰ法などによって、研磨しても良い。なお、基板１００上に、絶縁層を形成してもよい。絶縁層は、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法、スピンコート法等の公知の方法により、珪素を含む酸化物材料、窒化物材料を用いて、単層又は積層して形成される。この絶縁層は、形成しなくても良いが、基板１００からの汚染物質などを遮断する効果がある。基板１００として、３２０ｍｍ×４００ｍｍ、３７０ｍｍ×４７０ｍｍ、５５０ｍｍ×６５０ｍｍ、６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１３００ｍｍのような大面積基板を用いることができる。

基板１００上に導電膜１０１を形成する。導電膜１０１は、パターニングされゲート電極層と画素電極層となる。導電膜１０１は、印刷法、電界メッキ法、ＰＶＤ法（Physical Vapor Deposition）、ＣＶＤ法（Chemical Vapor Deposition）、蒸着法等の公知の手法により高融点材料を用いて形成することが好ましい。高融点材料を用いることにより、後の加熱工程が可能となる。高融点材料としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、バナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成しても良い。代表的には、基板表面に窒化タンタル膜、その上にタングステン膜を積層してもよい。このような反射性を有する金属は、反射型の表示パネルを作製する場合には好ましい。また、珪素に一導電型を付与する不純物元素を添加した材料を用いても良い。例えば、非晶質珪素膜にリン（Ｐ）などのｎ型を付与する不純物元素が含まれたｎ型を有する珪素膜などを用いることができる。

導電膜１０１は、画素電極層としても機能するので、透明導電性材料を用いて形成することもできる。画素電極層は、透過型の表示パネルを作製する場合には、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ₂）などにより形成してもよい。好ましくは、スパッタリング法によりインジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）などで形成する。より好ましくは、ＩＴＯに酸化珪素が２〜１０重量％含まれたターゲットを用いてスパッタリング法で酸化珪素を含む酸化インジウムスズを用いる。この他、酸化珪素を含み酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した酸化インジウム酸化亜鉛合金などの導電性材料を用いても良い。

本実施の形態では、導電膜１０１は、導電性材料としてインジウム錫酸化物（ITO）をスパッタリング法により形成し、５５０℃で焼成して導電膜１０１を形成する。また、電極層となる導電膜１０１は、複数の導電性材料を積層しても良い。

導電膜１０１上にフォトリソ工程を用いてレジストからなるマスク１０２ａ、マスク１０２ｂを形成する。（図２参照。）。

マスクは、感光剤を含む市販のレジスト材料を用いてもよく、例えば、代表的なポジ型レジストである、ノボラック樹脂と感光剤であるナフトキノンジアジド化合物、ネガ型レジストであるベース樹脂、ジフェニルシランジオール及び酸発生剤などを用いてもよい。いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整したり、界面活性剤等を加えたりして適宜調整する。また導電膜１０１に感光性を有する感光性物質を含む導電性材料を用いると、レジストからなるマスクを形成しなくても導電膜１０１に直接レーザ光を照射し、露光、エッチャントによる除去を行うことで、所望のパターンにパターニングすることができる。この場合、マスクを形成せずともよいので工程が簡略化する利点がある。感光性物質を含む導電性材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ａｌ、Ｐｔなどの金属或いは合金と、有機高分子樹脂、光重合開始剤、光重合単量体、または溶剤などからなる感光性樹脂とを含んだものを用いればよい。有機高分子樹脂としては、ノボラック樹脂、アクリル系コポリマー、メタクリル系コポリマー、セルローズ誘導体、環化ゴム系樹脂などを用いる。

このように微細に加工されたマスク１０２ａ、マスク１０２ｂを用いて導電膜１０１をパターニングし、ゲート電極層１０３、ゲート電極層１０４、及び画素電極層となる第１の電極層１２０を形成する（図３参照。）。

次に、ゲート電極層１０３、ゲート電極層１０４、画素電極層１２０の上にゲート絶縁膜１０５ａ、ゲート絶縁膜１０５ｂ、ゲート絶縁膜１０５cを形成し３層の積層構造とする。半導体層に接するゲート絶縁膜１０５ｃの膜厚は、０．１ｎｍ以上１０ｎｍ以下（好ましくは１ｎｍ以上３ｎｍ以下）とすることが望ましい。このような構造であると、半導体層中の金属元素のゲッタリング効率も上がり、かつ半導体層への窒化珪素膜の悪影響も軽減できる。また積層される絶縁膜は、同チャンバー内で真空を破らずに同一温度下で、反応ガスを切り変えながら連続的に形成するとよい。真空を破らずに連続的に形成すると、積層する膜同士の界面が汚染されるのを防ぐことができる。

ゲート絶縁膜１０５ａ、ゲート絶縁膜１０５ｂ、ゲート絶縁膜１０５cは、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを適宜用いることができる。更には、ゲート電極層１０３を陽極酸化して、ゲート絶縁膜１０５ａの代わりに、陽極酸化膜を形成しても良い。なお、基板側から不純物などの拡散を防止するため、ゲート絶縁膜１０５ａとしては、窒化珪素（ＳｉＮｘ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを用いて形成することが好ましい。また、ゲート絶縁膜１０５ｂとしては、酸化珪素（ＳｉＯｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）を用いて形成することが望ましい。なお、ゲート絶縁膜１０５ｂには、水素が含まれている。また、ゲート絶縁膜１０５ｃとしては窒化珪素膜（ＳｉＮｘ）、あるいは窒化酸化珪素膜（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを用いて形成することが好ましい。なお、低い成膜温度でゲートリーク電流に少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。本実施の形態では、ＳｉＨ₄、ＮＨ₃を反応ガスとして窒化珪素膜を膜厚５０ｎｍ〜１４０ｎｍでゲート絶縁膜１０５ａを形成し、ＳｉＨ₄及びＮ₂Ｏを反応ガスとして酸化珪素膜を膜厚１００ｎｍでゲート絶縁膜１０５ｂを積層した後、ＳｉＨ₄、ＮＨ₃を反応ガスとして窒化珪素膜を膜厚１ｎｍ〜３ｎｍでゲート絶縁膜１０５ｃを形成する。なお、ゲート絶縁膜１０５ａ及びゲート絶縁膜１０５ｂの膜厚をそれぞれ５０ｎｍ〜１００ｎｍとすると好ましい。また、ゲート絶縁膜１０５ｃはその形成条件によっては膜厚は極薄であり、膜として形態を保っていなくてもよい。

次に半導体膜を形成する。半導体層の詳細な作製方法を図８を用いて説明する。半導体膜は２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜すればよい。本実施の形態では、非晶質半導体膜を結晶化し、結晶性半導体膜とするものを用いるのが好ましい。

半導体膜を形成する材料は、シランやゲルマンに代表される半導体材料ガスを用いて気相成長法やスパッタリング法で作製される非晶質半導体（以下「アモルファス半導体：ＡＳ」ともいう。）、該非晶質半導体を熱エネルギーを利用して結晶化させた多結晶半導体、或いはセミアモルファス（微結晶若しくはマイクロクリスタルとも呼ばれる。以下「ＳＡＳ」ともいう。）半導体などを用いることができる。

ＳＡＳは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造を有し、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいる。少なくとも膜中の一部の領域には、０．５〜２０ｎｍの結晶領域を観測することが出来、珪素を主成分とする場合にはラマンスペクトルが５２０ｃｍ^-1よりも低波数側にシフトしている。Ｘ線回折では珪素結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。未結合手（ダングリングボンド）の中和剤として水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。ＳＡＳは、珪化物気体をグロー放電分解（プラズマＣＶＤ）して形成する。珪化物気体としては、ＳｉＨ₄、その他にもＳｉ₂Ｈ₆、ＳｉＨ₂Ｃｌ₂、ＳｉＨＣｌ₃、ＳｉＣｌ₄、ＳｉＦ₄などを用いることが可能である。またＦ₂、ＧｅＦ₄を混合させても良い。この珪化物気体をＨ₂、又は、Ｈ₂とＨｅ、Ａｒ、Ｋｒ、Ｎｅから選ばれた一種または複数種の希ガス元素で希釈しても良い。希釈率は２〜１０００倍の範囲、圧力は概略０．１Ｐａ〜１３３Ｐａの範囲、電源周波数は１ＭＨｚ〜１２０ＭＨｚ、好ましくは１３ＭＨｚ〜６０ＭＨｚである。基板加熱温度は３００℃以下が好ましく、１００〜２００℃の基板加熱温度でも形成可能である。ここで、主に成膜時に取り込まれる不純物元素として、酸素、窒素、炭素などの大気成分に由来する不純物は１×１０²⁰ｃｍ^-3以下とすることが望ましく、特に、酸素濃度は５×１０¹⁹ｃｍ^-3以下、好ましくは１×１０¹⁹ｃｍ^-3以下となるようにすることが好ましい。また、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なＳＡＳが得られる。また半導体膜としてフッ素系ガスより形成されるＳＡＳ層に水素系ガスより形成されるＳＡＳ層を積層してもよい。

なお、後の結晶化で良質な結晶構造を有する半導体膜を得るためには、図８に示す非晶質半導体膜４０４膜中に含まれる酸素、窒素などの不純物濃度を５×１０¹⁸/cm³（以下、濃度はすべて二次イオン質量分析法（ＳＩＭＳ）にて測定した原子濃度として示す。）以下に低減させておくと良い。これらの不純物は、触媒元素と反応しやすく、後の結晶化を妨害する要因となり、また、結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。

本実施の形態では、非晶質半導体膜、又はＳＡＳ膜に結晶化を助長する元素を用いた熱結晶化法を用いる。加熱方法としてＧＲＴＡ（Gas Rapid Thermal Anneal）法、ＬＲＴＡ（Lamp Rapid Thermal Anneal）法等のＲＴＡ法がある。

非晶質半導体膜への金属元素の導入の仕方としては、当該金属元素を非晶質半導体膜の表面又はその内部に存在させ得る手法であれば特に限定はなく、例えばスパッタ法、ＣＶＤ法、プラズマ処理法（プラズマＣＶＤ法も含む）、吸着法、金属塩の溶液を塗布する方法、イオン注入法、イオンドーピング法を使用することができる。このうち溶液を用いる方法は簡便であり、金属元素の濃度調整が容易であるという点で有用である。また、このとき金属元素膜を形成する下地膜の表面のぬれ性を改善し、下地膜の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を成膜することが望ましい。

本実施の形態では、ゲート絶縁膜１０５ｃ上に、結晶化を助長する元素としてNiを用い、Ｎｉ元素を重量換算で１０ｐｐｍを含有した水溶液をスピンコーティング法により塗布し、金属膜４０３を形成する（図８（Ａ）参照。）。結晶化を助長する元素としては、この珪素の結晶化を助長する金属元素としては鉄（Ｆｅ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスニウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）及び金（Ａｕ）から選ばれた一種又は複数種類を用いて、金属膜４０３を形成することができる。金属膜４０３はその形成条件によっては膜厚が極薄であり、膜として形態を保っていなくてもよい。結晶化を助長させる効果が得られるように、後の工程で形成する非晶質半導体膜４０４に接して形成されればよい。

金属膜４０３上に非晶質半導体膜４０４を形成する。非晶質半導体膜４０４としては、ＳｉＨ₄、Ｈ₂の反応ガスにより形成する非晶質珪素を用いる。本実施の形態では、非晶質半導体膜４０４中の酸素濃度を５×１０¹⁹atom／ｃｍ³以下、好ましくは２×１０¹⁹atom／ｃｍ³以下で形成することにより、金属元素として添加したNiがゲッタリングしやすくなる。非晶質半導体膜４０４の膜厚は３０ｎｍ〜１５０ｎｍが好ましい。本実施の形態では、非晶質半導体膜４０４を１５０ｎｍ形成する。

金属元素を用いた結晶化を行った場合、金属元素を低減、又は除去するためにゲッタリング工程を施す。金属膜４０３の金属元素が非晶質半導体膜４０４中に拡散し結晶化に寄与した後、金属元素を吸い込み自らに取り込む層として半導体膜を、非晶質半導体膜４０４に接して形成する。本実施の形態では、不純物を有する非晶質半導体膜をゲッタリングシンクとして金属元素を捕獲する。

非晶質半導体膜４０４上にプラズマＣＶＤ法を用いて、半導体膜４０５ａ、半導体膜４０５ｂを形成する。半導体膜４０５ａ、半導体膜４０５ｂは不純物元素を有しており、不純物元素としてはｎ型を付与する不純物元素や希ガス元素などを用いることができ、例えばリン（Ｐ）、窒素（Ｎ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、Ｋｒ（クリプトン）、Ｘｅ（キセノン）から選ばれた一種または複数種を用いることができる。ｎ型を付与する不純物元素を含むｎ型を有する半導体膜に、アルゴンなどの希ガス元素が含まれるように形成することもできる。本実施の形態では、半導体膜４０５ａを半導体膜４０５ｂには、ｎ型を付与する不純物元素（本実施の形態ではリンを用いる）が含まれており、半導体膜４０５ａの不純物元素の濃度は、半導体膜４０５ｂより低くなるように形成されている。前記不純物元素は、ＣＶＤ法などによって、不純物元素を含むように半導体膜を形成しても良いし、半導体膜を形成後に、イオンドーピング法などによって添加してもよい。また、本実施の形態において、非晶質半導体膜４０４、半導体膜４０５ａ、半導体膜４０５ｂは、同チャンバー内で真空を破らずに同一温度（本実施の形態では３３０℃）下で、反応ガスを切り変えながら連続的に形成する。非晶質半導体膜４０４を成膜後、半導体膜４０５ａ、半導体膜４０５ｂを形成する。

このときのｎ型を付与する不純物元素が含まれる半導体膜の不純物のプロファイルを図３７に示す。図３７（Ａ）は、結晶性半導体膜９０３上に、プラズマＣＶＤ法によりｎ型を付与する不純物元素が含まれる半導体膜９０１ａ、９０１ｂを形成した時のｎ型を付与する不純物元素のプロファイル９００ａを示す。半導体膜９０１ａ、半導体膜９０１ｂは、半導体膜４０５ａ、半導体膜４０５ｂと対応しており、半導体膜９０１ａはｎ型の低濃度不純物領域（ｎ−領域ともいう）として形成され、半導体膜９０１ｂはｎ型の高濃度不純物領域（ｎ＋領域ともいう）として形成されている。よって半導体膜９０１ａ、半導体膜９０１ｂのそれぞれの膜において深さ方向に対して一定の濃度のｎ型を付与する不純物元素が分布しており、半導体膜９０１ａの方が、半導体膜９０１ｂより低い濃度でｎ型を付与する不純物元素が分布している。ｎ＋領域である半導体膜９０１ｂは後にソース領域及びドレイン領域として機能し、ｎ−領域である半導体膜９０１ａはＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）領域として機能する。なお、ｎ＋領域とｎ−領域はそれぞれ作り分けているので界面が存在する。ｎ＋領域とｎ−領域の膜厚制御は、それぞれ各濃度の半導体膜の膜厚を制御することによって達成できる。

図３７（Ａ）で形成した半導体膜９０１ａ及び半導体膜９０１ｂにｐ型を付与する不純物元素としてボロンをイオンドープ法又はイオン注入法によって添加して半導体膜９１１を形成した時のｐ型を付与する不純物元素のプロファイル９１３を図３８（Ａ）に示す。ｐ型を付与する不純物元素の濃度の方が、ｎ型を付与する不純物元素の濃度より高く、半導体膜９１１はｐ型のを有する半導体膜となっているのがわかる。また、ｐ型を付与する不純物元素は、チャネルドープされるため、結晶性半導体膜９０３にも添加されている。図３８（Ａ）に示すように、半導体膜９１１の表面付近は、ｐ型を付与する不純物元素濃度が比較的が高いｐ型の不純物領域（ｐ＋領域ともいう）９１２ｂとなっており、一方、結晶性半導体膜９０３に近づくにつれ、ｐ型を付与する不純物元素濃度が比較的減少しておりｐ型の低濃度不純物領域（ｐ−領域ともいう）９１２ａとなっている。

一方、図３７（Ｂ）は、結晶性半導体膜９０３上に、非晶質半導体、ＳＡＳ、微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜の半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にｎ型を付与する不純物元素を添加して半導体膜９０２を形成した時のｎ型を付与する不純物元素のプロファイル９００ｂを示す。図３７（Ｂ）に示すように、半導体膜９０２の表面付近は、ｎ型を付与する不純物元素濃度が比較的が高い。ｎ型を付与する不純物元素濃度が１×１０¹⁹／ｃｍ³以上の領域をｎ型の高濃度不純物領域（ｎ＋領域ともいう）９０４ｂと示す。一方、結晶性半導体膜９０３に近づくにつれ、ｎ型を付与する不純物元素濃度が比較的減少している。ｎ型を付与する不純物元素濃度が５×１０¹⁷〜１×１０¹⁹／ｃｍ³の領域をｎ型の低濃度不純物領域（ｎ−領域ともいう）９０４ａと示す。ｎ＋領域９０４ｂは後にソース領域及びドレイン領域として機能し、ｎ−領域９０４ａはＬＤＤ領域として機能する。なお、ｎ＋領域とｎ−領域それぞれの界面は存在せず、相対的なｎ型を付与する不純物元素濃度の濃度の大小によって変化する。このようにイオンドープ法又はイオン注入法により形成されたｎ型を付与する不純物元素が含まれる半導体膜９０２は、添加条件によって濃度プロファイルを制御することが可能であり、ｎ＋領域とｎ−領域の膜厚を適宜制御することが可能である。ｎ＋領域とｎ−領域を有することにより電界の緩和効果が大きくなり、ホットキャリア耐性を高めた薄膜トランジスタを形成することが可能となる。

図３７（Ｂ）で形成した半導体膜９０２にｐ型を付与する不純物元素としてボロンをイオンドープ法又はイオン注入法によって添加して半導体膜９２１を形成した時のｐ型を付与する不純物元素のプロファイル９２３を図３８（Ｂ）に示す。ｐ型を付与する不純物元素の濃度の方が、ｎ型を付与する不純物元素の濃度より高く、半導体膜９２１はｐ型を有する半導体膜（ｐ型の不純物領域を有する半導体膜ともいえる）となっているのがわかる。また、ｐ型を付与する不純物元素は、チャネルドープされるため、結晶性半導体膜９０３にも添加されている。図３８（Ｂ）に示すように、半導体膜９２１の表面付近は、ｐ型を付与する不純物元素濃度が比較的が高いｐ型の不純物領域（ｐ＋領域ともいう）９２２ｂとなっており、一方、結晶性半導体膜９０３に近づくにつれ、ｐ型を付与する不純物元素濃度が比較的減少しておりｐ型の低濃度不純物領域（ｐ−領域ともいう）９２２ａとなっている。また、ｎ型を付与する不純物元素の添加工程で、その添加条件によって、膜表面の不純物元素濃度が高くなっている場合がある。このような場合は、膜表面を薄くエッチングし、高不純物元素濃度領域の膜を除去してから、ｐ型を付与する不純物元素を添加する工程を行えばよい。

本実施の形態では、半導体膜４０５ａ、半導体膜４０５ｂとして、ｎ型を付与する不純物元素（ドナー型元素）であるリンを含むｎ型を有する半導体膜をプラズマＣＶＤ法によって形成する。また、半導体膜４０５ａ、半導体膜４０５ｂに含まれるｎ型を付与する不純物元素の濃度を異ならせているので、半導体膜４０５ａはｎ型の低濃度不純物領域となり、半導体膜４０５ｂはｎ型の高濃度不純物領域となっている。ｎ型の低濃度不純物領域の不純物濃度は、１×１０¹⁷〜３×１０¹⁹／ｃｍ³、好ましくは１×１０¹⁸〜１×１０¹⁹／ｃｍ³、ｎ型の高濃度不純物領域の不純物濃度は、その１０倍から１００倍が好ましく、１×１０¹⁹〜３×１０²¹／ｃｍ³とすることができる。またｎ型の低濃度不純物領域である半導体膜４０５ａの膜厚は２０〜２００ｎｍ、代表的には５０〜１５０ｎｍであり、本実施の形態では、膜厚５０ｎｍで形成する。ｎ型の高濃度不純物領域である半導体膜４０５ｂの膜厚は３０〜１００ｎｍ、代表的には４０〜６０ｎｍであり、本実施の形態では、膜厚５０ｎｍで形成する。

その後、熱処理を行い、非晶質半導体膜を結晶化して結晶性半導体膜４０６の形成と、結晶性半導体膜４０６中の金属元素を低減、又は除去するためにゲッタリング工程を同時に行なう。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。ここでは、脱水素化のための熱処理の後、結晶化とゲッタリング工程のための熱処理（５５０℃〜６５０℃で５分〜２４時間）を行う。また、ＲＴＡ、ＧＲＴＡにより結晶化とゲッタリング工程を行っても良い。ここで、加熱にレーザ光照射を行わず結晶化することで、結晶性のばらつきを低減することが可能であり、後に形成されるＴＦＴのばらつきを抑制することが可能である。又、本実施の形態では、不純物を有する非晶質半導体膜をゲッタリングシンクとして結晶性半導体膜４０６に接して形成しているため、金属元素は、図８（Ｃ）に示すように、矢印の方向へ加熱処理によって移動し、半導体膜４０５ａ、半導体膜４０５ｂ中に捕獲される。半導体膜４０５ａ、半導体膜４０５ｂは金属元素を含む半導体膜４０８ａ、半導体膜４０８ｂとなる。本実施の形態では半導体膜４０８ａ、半導体膜４０８ｂにはｎ型を付与する不純物元素と、結晶化を助長する金属元素が含まれる。この工程により、結晶性半導体膜４０６中の結晶化を促進させる元素（本実施の形態ではニッケル元素）がデバイス特性に影響を与えない濃度、即ち膜中のニッケル濃度が１×１０¹⁸／ｃｍ³以下、望ましくは１×１０¹⁷／ｃｍ³以下とすることができる。また、ゲッタリング後の金属触媒が移動した半導体膜４０８ａ、半導体膜４０８ｂも加熱処理により結晶化される場合がある。なお、本実施の形態においては、ゲッタリング工程と共に、半導体膜４０８ａ、半導体膜４０８ｂ中のｎ型を付与する不純物元素（ドナー型元素）の活性化を行っている。熱処理は窒素雰囲気下で行ってもよい。また、本実施の形態では、熱処理を５５０℃で４時間行うが、熱処理をＲＴＡ法により６５０℃で６分間で行ってもよい。

このようにして得られた結晶性半導体膜４０６に対して、薄膜トランジスタのしきい値電圧を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。この不純物元素のドーピングは、結晶化工程の前の非晶質半導体膜に行ってもよいし、結晶性半導体膜４０６中の金属元素をゲッタリング工程によって軽減、除去した後行ってもよい。本実施の形態ではジボラン（Ｂ₂Ｈ₆）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。なお、質量分離を行うイオン注入法を用いてもよい。非晶質半導体膜の状態で不純物元素をドーピングすると、その後の結晶化のための加熱処理によって、不純物の活性化も行うことができる。また、ドーピングの際に生じる欠陥等も改善することができる。

次に結晶性半導体膜４０６、半導体膜４０８ａ、半導体膜４０８ｂ上にフォトリソ工程を用いてレジストからなるマスクを形成し、微細に加工されたマスクを用いて結晶性半導体膜４０６、半導体膜４０８ａ、半導体膜４０８ｂをパターニングし、結晶性半導体層１０６、半導体層１０８、半導体層１１０、を形成する（図４参照。）。同様に、結晶性半導体層１０７、半導体層１０９、半導体層１１１を形成する。フォトマスクはマスク１０２ａを形成したときと同様にフォトリソ工程よって微細なパターンのマスクを形成すればよい。微細なパターンのマスクによって半導体膜は微細かつ精巧に所望な形状にパターニングすることができる。

パターニングの際のエッチング加工は、プラズマエッチング（ドライエッチング）又はウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ₄、ＮＦ₃、ＳＦ₆、ＣＨＦ₃などのフッ素系又はＣｌ₂、ＢＣｌ₃、ＳｉＣｌ₄もしくはＣＣｌ₄などを代表とする塩素系ガス、あるいはＯ₂のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。

なお、以下の実施形態及び実施例のフォトリソグラフィ工程において、レジストを塗布する前に、半導体膜表面に、膜厚が数ｎｍ程度の絶縁膜を形成することが好ましい。この工程により半導体膜とレジストとが直接接触すること回避することが可能であり、不純物が半導体膜中に侵入するのを防止できる。なお、絶縁膜の形成方法としては、オゾン水等の酸化力のある溶液を塗布する方法、酸素プラズマ、オゾンプラズマを照射する方法等が挙げられる。

次に導電膜をスパッタリング法により形成し、導電膜上にフォトリソ工程を用いてレジストからなるマスクを形成する。マスクを用いて、ソース電極層又はドレイン電極層１１２、ソース電極層又はドレイン電極層１１３、ソース電極層又はドレイン電極層１１４、ソース電極層又はドレイン電極層１１５を形成し、該ソース電極層又はドレイン電極層１１２、ソース電極層又はドレイン電極層１１３、ソース電極層又はドレイン電極層１１４、ソース電極層又はドレイン電極層１１５をマスクとして、半導体層１０６、ｎ型を有する半導体層１０８及びｎ型を有する半導体層１１０、半導体層１０７、ｎ型を有する半導体層１０９及びｎ型を有する半導体層１１１をパターン加工して、半導体層１４６、ｎ型を有する半導体層１４８ｂ及びｎ型を有する半導体層１５０ｂ、半導体層１４７、ｎ型を有する半導体層１４９ａ、ｎ型を有する半導体層１４９ｂ、ｎ型を有する半導体層１５１ａ、ｎ型を有する半導体層１５１ｂを形成する（図５参照。）。ソース電極層又はドレイン電極層１１２、ソース電極層又はドレイン電極層１１３、ソース電極層又はドレイン電極層１１４、ソース電極層又はドレイン電極層１１５を形成する工程も、前述したゲート電極層１０３とを形成したときと同様に形成することができる。ソース電極層又はドレイン電極層１１２、ソース電極層又はドレイン電極層１１４は配線層としても機能する。

ソース電極層又はドレイン電極層を形成する導電性材料としては、Ａｇ（銀）、Ａｕ（金）、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等を主成分とした金属を用いることができる。また、透光性を有するインジウム錫酸化物（ＩＴＯ）、インジウム錫酸化物と酸化珪素からなるＩＴＳＯ、有機インジウム、有機スズ、酸化亜鉛、窒化チタンなどを組み合わせても良い。

ソース電極層又はドレイン電極層１１２、ソース電極層又はドレイン電極層１１３、ソース電極層又はドレイン電極層１１４、ソース電極層又はドレイン電極層１１５は、微細なパターンで形成されており、制御性よく形成しなければ形成不良によるショート等の不良を引き起こす。よって、本実施の形態では、半導体層上の微細なパターニングはフォトマスクを作製し、フォトリソグラフィ法を用いたパターニング処理により行う。図４で示すように、基板上にゲート電極層、ゲート絶縁膜、半導体層、ｎ型を有する半導体層が形成されており、これらを覆うように導電膜を全面に形成する。導電膜は蒸着法、ＣＶＤ法、スパッタ法などによって形成することができる。その後、レジストからなるマスクを形成する。レジストからなるマスクに、光を照射し、露光することによってを感光を行なう。本実施の形態ではポジ型の感光性のレジストを用いるため、露光された領域はエッチャントによって除去され、開口部が形成される。開口部を有するマスクを用いて導電膜をエッチングによりパターニングすることによって、ソース電極層又はドレイン電極層１１２、ソース電極層又はドレイン電極層１１３、ソース電極層又はドレイン電極層１１４、ソース電極層又はドレイン電極層１１５が形成される。

ソース電極層又はドレイン電極層、半導体層、ゲート電極層、ゲート絶縁膜を覆うようにパッシベーション膜となる絶縁膜１４０を成膜することが好ましい。絶縁膜１４０は、プラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化窒化アルミニウム、または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素（ＣＮ）、その他の絶縁性材料を用いて形成することができる。なお、パッシベーション膜は単層でも積層構造でもよい。ここでは、半導体層１４６、半導体層１４７の界面特性から酸化珪素、又は酸化窒化珪素を形成したのち、外部からの不純物が半導体素子内に侵入するのを防ぐため窒化珪素、又は窒化酸化珪素を形成する積層構造が好ましい。本実施の形態では、半導体層１４６、半導体層１４７に接して、酸化珪素膜を膜厚１５０ｎｍ形成した後、同チャンバー内でガス切り替えを行い連続的に窒化珪素膜を膜厚２００ｎｍ形成する積層構造で絶縁膜１４０を形成する。

この後半導体層１４６、半導体層１４７を水素雰囲気又は窒素雰囲気で加熱して水素化することが好ましい。なお、窒素雰囲気で加熱する場合は、絶縁膜１４０として水素を含む絶縁膜を形成することが好ましい。

次に、絶縁膜１１６を形成する。本実施の形態では、絶縁膜１１０を全面に形成し、レジスト等のマスクによって、エッチングしパターニングする。

絶縁膜１１０は、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜（ＣＮ）その他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド(polyimide)、芳香族ポリアミド、ポリベンゾイミダゾール(polybenzimidazole)、ベンゾシクロブテン、ポリシラザンなどの有機絶縁性材料、又はシロキサン系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちＳｉ−Ｏ−Ｓｉ結合を含む無機シロキサン、珪素上の水素がメチルやフェニルのような有機基によって置換された有機シロキサン系の絶縁材料で形成することができる。アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成してもよい。

本実施の形態では、絶縁膜１１６の材料としては、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基に水素、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有する材料を用いた塗布膜を用いる。焼成した後の膜は、アルキル基を含む酸化珪素膜（ＳｉＯｘ）とも呼べる。

絶縁膜１４０及び絶縁膜１１６にソース電極層又はドレイン電極層１１３に達する開口部１３６と、ソース電極層又はドレイン電極層１１５に達する開口部１３８、ゲート絶縁膜１０５ａ、ゲート絶縁膜１０５ｂ、ゲート絶縁膜１０５ｃ、絶縁膜１４０、絶縁膜１１６、だ第１の電極層１２０に達する開口部１３９、ゲート電極層１０３に達する開口部１３５、ゲート電極層１０４に達する開口部１３７を形成する。この開口部もレジストからなるマスクを用いてエッチングし形成する。パターニングに用いるマスクは、フォトリソ工程を用いて形成する。このようにして形成した開口部１３８及び開口部１３９に配線層１１９を形成し、ソース電極層又はドレイン電極層１１５と第１の電極層１２０とを電気的に接続する。また、開口部１３６及び開口部１３７に配線層１１８を形成し、ソース電極層又はドレイン電極層１１３とゲート電極層１０４とを電気的に接続する。また、開口部１３５にもゲート電極層１０３と電気的に接続するようにゲート配線層１１７を形成する。ゲート配線層１１７を低抵抗な材料によって形成することで、ゲート電極層１０３が多少高抵抗の材料であっても、高速動作が可能となり、大きな電流も流すことができる。

以上の工程により、基板１００上にボトムゲート型（逆スタガ型ともいう。）の薄膜トランジスタと画素電極が接続された表示パネル用のＴＦＴ基板が完成する。また本実施の形態の薄膜トランジスタはチャネルエッチ型である。

次に、絶縁層１２１（隔壁、土手とも呼ばれる）を選択的に形成する。絶縁層１２１は、第１の電極層１２０上に開口部を有するように形成し、配線層１１９を覆って形成する。本実施の形態では、絶縁層１２１を全面に形成し、レジスト等のマスクによって、エッチングしパターニングする。

絶縁層１２１は、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド(polyimide)、芳香族ポリアミド、ポリベンゾイミダゾール(polybenzimidazole)などの耐熱性高分子、又はシロキサン系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちＳｉ−Ｏ−Ｓｉ結合を含む無機シロキサン、珪素上の水素がメチルやフェニルのような有機基によって置換された有機シロキサン系の絶縁材料で形成することができる。アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成してもよい。絶縁層１２１は曲率半径が連続的に変化する形状が好ましく、上に形成される電界発光層１２２、第２の電極層１２３の被覆性が向上する。

薄膜トランジスタに電気的に接続するように、発光素子を形成する（図１参照。）。

電界発光層１２２を形成する前に、大気圧中で２００℃の熱処理を行い第１の電極層１２０、絶縁層１２１中若しくはその表面に吸着している水分を除去する。また、減圧下で２００〜４００℃、好ましくは２５０〜３５０℃に熱処理を行い、そのまま大気に晒さずに電界発光層１２２を真空蒸着法や、減圧下の液滴吐出法で形成することが好ましい。

電界発光層１２２として、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の発光を示す材料を、それぞれ蒸着マスクを用いた蒸着法等によって選択的に形成する。赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の発光を示す材料はカラーフィルタ同様、液滴吐出法により形成することもでき（低分子または高分子材料など）、この場合マスクを用いずとも、ＲＧＢの塗り分けを行うことができるため好ましい。電界発光層１２２上に第２の電極層１２３を積層形成して、発光素子を用いた表示機能を有する表示装置が完成する。

図示しないが、第２の電極層１２３を覆うようにしてパッシベーション膜を設けることは有効である。表示装置を構成する際に設ける保護膜は、単層構造でも多層構造でもよい。パッシベーション膜としては、窒化珪素（ＳｉＮ）、酸化珪素（ＳｉＯ₂）、酸化窒化珪素（ＳｉＯＮ）、窒化酸化珪素（ＳｉＮＯ）、窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜（ＣＮ_X）を含む絶縁膜からなり、絶縁膜を単層もしくは組み合わせた積層を用いることができる。例えば窒素含有炭素膜（ＣＮ_X）＼窒化珪素（ＳｉＮ）のような積層、また有機材料を用いることも出来、スチレンポリマーなど高分子の積層でもよい。また、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、もしくは置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有する材料を用いてもよい。

この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にＤＬＣ膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低い電界発光層の上方にも容易に成膜することができる。ＤＬＣ膜は、プラズマＣＶＤ法（代表的には、ＲＦプラズマＣＶＤ法、マイクロ波ＣＶＤ法、電子サイクロトロン共鳴（ＥＣＲ）ＣＶＤ法、熱フィラメントＣＶＤ法など）、燃焼炎法、スパッタ法、イオンビーム蒸着法、レーザ蒸着法などで形成することができる。成膜に用いる反応ガスは、水素ガスと、炭化水素系のガス（例えばＣＨ₄、Ｃ₂Ｈ₂、Ｃ₆Ｈ₆など）とを用い、グロー放電によりイオン化し、負の自己バイアスがかかったカソードにイオンを加速衝突させて成膜する。また、ＣＮ膜は反応ガスとしてＣ₂Ｈ₄ガスとＮ₂ガスとを用いて形成すればよい。ＤＬＣ膜は酸素に対するブロッキング効果が高く、電界発光層の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間に電界発光層が酸化するといった問題を防止できる。

続いて、シール材を形成し、封止基板を用いて封止する。その後、ゲート電極層１０３と電気的に接続して形成されるゲート配線層に、フレキシブル配線基板を接続し、外部との電気的な接続をしても良い。これは、ソース配線層でもあるソース電極層又はドレイン電極層１１２、ソース電極層又はドレイン電極層１１４と電気的に接続して形成されるソース配線層も同様である。

続いて、異方性導電体層を介して、表示装置内の配線層が電気的に接続するように、接続用の配線基板を設ける。配線基板は、外部からの信号や電位を伝達する役目を担い、ＦＰＣ（Flexible printed circuit）などを用いることができる。上記工程を経て、チャネルエッチ型のスイッチング用ＴＦＴ、駆動TFTと容量素子を含む表示パネルが完成する。容量素子は、ソース電極層又はドレイン電極層１１４ととゲート絶縁層１０５ａ、ゲート絶縁層１０５ｂとゲート電極層１０４とで形成される。

表示装置内の配線層とＦＰＣは端子電極層を用いて接続され、端子電極層はゲート電極層と同材料及び同工程、ソース電極層及びドレイン電極層を兼ねるソース配線層と同材料及び同工程、ゲート配線層と同材料同工程で、それぞれ作製することができる。ＦＰＣと表示装置内の配線層との接続例を図４２を用いて説明する。

図４２において、基板１上に薄膜トランジスタ９及び発光素子が設けられた第１の電極層６が形成され、シール材３で対向基板８と張り合わされている。表示装置内から延長してシール材外部に形成される配線層とＦＰＣ２ｂ及びＦＰＣ２ａは異方性導電膜７ａ、異方性導電膜７ｂによって接着されている。

図４２（Ａ１）、（Ｂ１）、（Ｃ１）は表示装置の上面図であり、図４２（Ａ２）、（Ｂ２）、（Ｃ２）は図４２（Ａ１）、（Ｂ１）、（Ｃ１）における線Ｏ−Ｐ、線Ｒ−Ｑの断面図である。図４２（Ａ１）、（Ａ２）において、端子電極層５ａ及び端子電極層５ｂはゲート電極層と同材料同工程で形成されている。端子電極層５ａにシール材外部に延長して形成されたソース配線層４ａが接続され、端子電極層５ａとＦＰＣ２ａとが異方性導電膜７ａを介して接続されている。一方端子電極層５ｂにシール材外部に延長して形成されたゲート配線層４ｂが接続され、端子電極層５ｂとＦＰＣ２ｂとが異方性導電膜７ｂを介して接続されている。

図４２（Ｂ１）、（Ｂ２）において、端子電極層５５ａ及び端子電極層５５ｂはソース配線層と同材料同工程で形成されている。端子電極層５５ａはシール材外部に延長して形成されたソース配線層で形成され、端子電極層５５ａとＦＰＣ２ａとが異方性導電膜７ａを介して接続されている。一方、端子電極層５５ｂにシール材外部に延長して形成されたゲート配線層５４ｂが接続され、端子電極層５５ｂとＦＰＣ２ｂとが異方性導電膜７ｂを介して接続されている。

図４２（Ｃ１）、（Ｃ２）において、端子電極層６４ａ及び端子電極層６４ｂはゲート配線層と同材料同工程で形成されている。シール材外部に延長して形成されたソース配線層６５ａに端子電極層６４ａが接続され、端子電極層６４ａとＦＰＣ２ａとが異方性導電膜７ａを介して接続されている。一方、端子電極層６４ｂはシール材外部に延長して形成されたゲート配線層で形成され、端子電極層６４ｂとＦＰＣ２ｂとが異方性導電膜７ｂを介して接続されている。

本実施の形態では、スイッチングＴＦＴはシングルゲート構造を示したが、ダブルゲート構造などのマルチゲート構造でもよい。

以上の工程により、結晶性半導体膜を有する逆スタガ型薄膜トランジスタを形成することができる。本実施の形態で形成される薄膜トランジスタは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される薄膜トランジスタと比較して移動度（２〜５０ｃｍ²／Vｓｅｃ程度）が高い。また、ソース領域及びドレイン領域には、一導電型を付与する不純物元素に加え、結晶化を促進する機能を有する金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な表示装置を作製することが可能である。

また、非晶質半導体膜で形成される薄膜トランジスタと比較して、しきい値のずれが生じにくく、薄膜トランジスタ特性のバラツキを低減することが可能である。

更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このため、このようなＴＦＴを表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。

また、非晶質半導体膜の結晶化とゲッタリング工程を同時に行うことにより、工程の短縮化が可能である。

（実施の形態２）
本発明の実施の形態について、図９を用いて説明する。本実施の形態は、実施の形態１において、金属膜の形成箇所が異なる例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。

基板７００上にゲート電極層７０１を形成し、ゲート電極層７０１を覆うようにゲート絶縁膜７０２ａ、ゲート絶縁膜７０２ｂ及び、ゲート絶縁膜７０２ｃを形成する。ゲート絶縁膜７０２ｃ上に非晶質半導体膜７０３を形成し、結晶化を助長する元素を有する金属膜７０４を形成する（図９（Ａ）参照。）。次に、金属膜７０４上に不純物を有する半導体膜７０５ａ、半導体膜７０５ｂを形成する（図９（Ｂ）参照）。本実施の形態では、半導体膜７０５ａ、半導体膜７０５ｂとして、ｎ型を付与する不純物元素（ドナー型元素）であるリンを含むｎ型を有する半導体膜をプラズマＣＶＤ法によって形成する。また、半導体膜７０５ａは低濃度不純物を付与しており後にＬＤＤ領域として機能し、半導体膜７０５ｂは高濃度不純物を付与しおり後にソース領域及びドレイン領域として機能する。

その後、熱処理により、非晶質半導体膜７０３を結晶化して結晶性半導体膜７０６の形成と、結晶性半導体膜７０６中の金属元素を低減、又は除去するためにゲッタリング工程を同時に行なう。本実施の形態では、不純物を有する非晶質半導体膜をゲッタリングシンクとして結晶性半導体膜７０６に接して形成しているため、加熱処理により金属元素は、図９（Ｃ）に示すように、矢印の方向へ加熱処理によって移動し、半導体膜７０５ａ、半導体膜７０５ｂ中に捕獲される。半導体膜７０５ａ、半導体膜７０５ｂは金属元素を含む半導体膜７０７ａ、半導体膜７０７ｂとなる。本実施の形態では半導体膜７０７ａ、半導体膜７０７ｂにはｎ型を付与する不純物元素と、結晶化を助長する金属元素が含まれる。

次に、結晶性半導体膜７０６、半導体膜７０７ａ、半導体膜７０７ｂをフォトリソ工程を用いてパターニングし、結晶性半導体層７０８、半導体層７０９ａ、半導体層７０９ｂを形成する。その後、半導体層７０９ｂ上に導電膜７１０を形成し、フォトリソ工程を用いてレジストによるマスク７１１ａ、マスク７１１ｂを形成する（図９（Ｄ）参照）。マスク７１１ａ、マスク７１１ｂを介して導電膜７１０をパターニングし、ソース電極層又はドレイン電極層７１２ａ、ソース電極層又はドレイン電極層７１２ｂを形成する。

ソース電極層又はドレイン電極層７１２ａ、ソース電極層又はドレイン電極層７１２ｂをマスクとしてｎ型を有する半導体膜及び結晶性半導体膜をエッチングし、半導体層７１３、ソース領域またはドレイン領域として機能するｎ型を有する半導体層７１４ｂ、半導体層７１５ｂ、ＬＤＤとして機能するｎ型を有する半導体層７１４ａ、半導体層７１５ａが形成される（図９（Ｅ）参照。）。

以上の工程で、金属元素により結晶化した結晶性半導体膜のゲッタリングを同時に行うことが出来、金属元素の軽減された半導体層を有する薄膜トランジスタを形成することができる。

本実施の形態は、実施の形態１と組み合わせて用いることが可能である。

（実施の形態３）
本発明の実施の形態について、図１０を用いて説明する。本実施の形態は、実施の形態１において、チャネル保護型の薄膜トランジスタを有する表示装置の例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。

基板７２０上にゲート電極層７２１を形成し、ゲート電極層７２１を覆うようにゲート絶縁膜７２２ａ、ゲート絶縁膜７２２ｂ及び、ゲート絶縁膜７２２ｃを形成する。ゲート絶縁膜７２２ｃ上に結晶化を助長する元素を有する金属膜７２３を形成し、非晶質半導体膜７２４を形成する（図１０（Ａ）参照）。非晶質半導体膜７２４上にチャネル保護膜を形成し、フォトリソ工程を用いてチャネル保護膜のパターニングを行い、チャネル保護膜層７２５を形成する。チャネル保護膜には、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを適宜用いることができる。チャネル保護層７２５を形成することにより、ソース電極層、ドレイン電極層を形成する際にチャネル部の半導体層のエッチングを防ぐことが出来る。本実施例では、チャネル保護膜に窒化珪素を成膜して、チャネル保護層７２５を形成する（図１０（Ｂ）参照）。

次に、不純物を有する半導体膜７２６ａ、半導体膜７２６ｂを形成する（図１０（Ｃ）参照）。本実施の形態では、半導体膜７２６ａ、半導体膜７２６ｂとして、ｎ型を付与する不純物元素（ドナー型元素）であるリンを含むｎ型を有する半導体膜をプラズマＣＶＤ法によって形成する。また、半導体膜７２６ａは低濃度不純物を付与しており、後にＬＤＤ領域として機能し、半導体膜７２６ｂは高濃度不純物を付与しおり、後にソース領域及びドレイン領域として機能する。

その後、熱処理により、非晶質半導体膜を結晶化して結晶性半導体膜７２７の形成と、結晶性半導体膜７２７中の金属元素を低減、又は除去するためのゲッタリング工程を同時に行なう。本実施の形態では、不純物を有する非晶質半導体膜をゲッタリングシンクとして結晶性半導体膜７２７に接して形成しているため、加熱処理により金属元素は、図１０（Ｄ）に示すように、矢印の方向へ加熱処理によって移動し、半導体膜７２６ａ、半導体膜７２６ｂ中に捕獲される。半導体膜７２６ａ、半導体膜７２６ｂは金属元素を含む半導体膜７２８ａ、半導体膜７２８ｂとなる。本実施の形態では半導体膜７２８ａ、半導体膜７２８ｂにはｎ型を付与する不純物元素と、結晶化を助長する金属元素が含まれる。

次に、結晶性半導体膜７２７、半導体膜７２８ａ、半導体膜７２８ｂをフォトリソ工程を用いてレジストによるマスクを作製し、マスクを用いてパターニングし、結晶性半導体層７２９、半導体層７３０ａ、半導体層７３０ｂを形成する。その後、半導体層７３０ｂ上に導電膜７３１を形成し、フォトリソ工程を用いてレジストによるマスク７３２ａ、マスク７３２ｂを形成する（図１０（Ｅ）参照）。マスク７３２ａ、マスク７３２ｂを介して導電膜７３１をパターニングし、ソース電極層又はドレイン電極層７３３ａ、ソース電極層又はドレイン電極層７３３ｂを形成する。

ソース電極層又はドレイン電極層７３３ａ、ソース電極層又はドレイン電極層７３３ｂをマスクとしてｎ型を有する半導体膜をエッチングし、ソース領域またはドレイン領域として機能するｎ型を有する半導体層７３５ｂ、半導体層７３６ｂ、ＬＤＤとして機能するｎ型を有する半導体層７３５ａ、半導体層７３６ａが形成される（図１０（Ｆ）参照。）。

以上の工程で、チャネル部の半導体層がエッチングされない薄膜トランジスタを作製することが出来る。又、金属元素により結晶化した結晶性半導体膜のゲッタリングを同時に行うことにより、工程を短縮して、金属元素の軽減された半導体層を有する薄膜トランジスタを形成することができる。

この後、実施の形態１と同様の工程により、基板７２０上にボトムゲート型（逆スタガ型ともいう。）の薄膜トランジスタと画素電極が接続された表示装置用のＴＦＴ基板が完成する（図７参照）。なお、本実施の形態の薄膜トランジスタはチャネル保護型である。

（実施の形態４）
本発明の実施の形態について、図１１を用いて説明する。本実施の形態は、実施の形態２において、チャネル保護型の薄膜トランジスタを有する表示装置の例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。

基板７４０上にゲート電極層７４１を形成し、ゲート電極層７４１を覆うようにゲート絶縁膜７４２ａ、ゲート絶縁膜７４２ｂ及び、ゲート絶縁膜７４２ｃを形成する。ゲート絶縁膜７４２ｃ上に非晶質半導体膜７４３を形成し、結晶化を助長する元素を有する金属膜７４４を形成する（図１１（Ａ）参照）。非晶質半導体膜７４３上にチャネル保護膜を形成し、フォトリソ工程を用いてチャネル保護膜のパターニングを行い、チャネル保護膜層７４５を形成する。チャネル保護膜には、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを適宜用いることができる。チャネル保護層７４５を形成することにより、ソース電極層、ドレイン電極層を形成する際にチャネル部の半導体層のエッチングを防ぐことが出来る。本実施例では、チャネル保護膜に窒化珪素を成膜して、チャネル保護層７４５を形成する（図１１（Ｂ）参照）。

次に、不純物を有する半導体膜７４６ａ、半導体膜７４６ｂを形成する（図１１（Ｃ）参照）。本実施の形態では、半導体膜７４６ａ、半導体膜７４６ｂとして、ｎ型を付与する不純物元素（ドナー型元素）であるリンを含むｎ型を有する半導体膜をプラズマＣＶＤ法によって形成する。また、半導体膜７４６ａは低濃度不純物を付与しており、後にＬＤＤ領域として機能し、半導体膜７４６ｂは高濃度不純物を付与しおり、後にソース領域及びドレイン領域として機能する。

その後、熱処理により、非晶質半導体膜を結晶化して結晶性半導体膜７４７の形成と、結晶性半導体膜７４７中の金属元素を低減、又は除去するためのゲッタリング工程を同時に行なう。本実施の形態では、不純物を有する非晶質半導体膜をゲッタリングシンクとして結晶性半導体膜７４７に接して形成しているため、加熱処理により金属元素は、図１１（Ｄ）に示すように、矢印の方向へ加熱処理によって移動し、半導体膜７４６ａ、半導体膜７４６ｂ中に捕獲される。半導体膜７４６ａ、半導体膜７４６ｂは金属元素を含む半導体膜７４８ａ、半導体膜７４８ｂとなる。本実施の形態では半導体膜７４８ａ、半導体膜７４８ｂにはｎ型を付与する不純物元素と、結晶化を助長する金属元素が含まれる。

次に、結晶性半導体膜７４７、半導体膜７４８ａ、半導体膜７４８ｂをフォトリソ工程を用いてレジストによるマスクを作製し、マスクを用いてパターニングし、結晶性半導体層７４９、半導体層７５０ａ、半導体層７５０ｂを形成する。その後、半導体層７５０ｂ上に導電膜７５１を形成し、フォトリソ工程を用いてレジストによるマスク７５２ａ、マスク７５２ｂを形成する（図１１（Ｅ）参照）。マスク７５２ａ、マスク７５２ｂを介して導電膜７５１をパターニングし、ソース電極層又はドレイン電極層７５３ａ、ソース電極層又はドレイン電極層７５３ｂを形成する。

ソース電極層又はドレイン電極層７５３ａ、ソース電極層又はドレイン電極層７５３ｂをマスクとしてｎ型を有する半導体膜をエッチングし、ソース領域またはドレイン領域として機能するｎ型を有する半導体層７５５ｂ、半導体層７５６ｂ、ＬＤＤとして機能するｎ型を有する半導体層７５５ａ、半導体層７５６ａが形成される（図１１（Ｆ）参照。）。

以上の工程で、チャネル部がエッチングされない薄膜トランジスタを作製することが出来る。又、金属元素により結晶化した結晶性半導体膜のゲッタリングを同時に行うことにより、金属元素の軽減された半導体層を有する薄膜トランジスタを形成することができる。

この後、実施の形態１と同様の工程により、基板７４０上にボトムゲート型（逆スタガ型ともいう。）の薄膜トランジスタと画素電極が接続された表示装置用のＴＦＴ基板が完成する（図７参照）。また本実施の形態の薄膜トランジスタはチャネル保護型である。

（実施の形態５）
本発明の実施の形態について、図１２を用いて説明する。本実施の形態は、実施の形態１において、結晶性半導体膜のゲッタリング工程が異なる例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。

基板７６０上にゲート電極層７６１を形成し、ゲート電極層７６１を覆うようにゲート絶縁膜７６２ａ及びゲート絶縁膜７６２ｂを形成する。なお、図１２に示すように、ゲート絶縁膜７６２ｂ上に膜厚の薄いゲート絶縁膜を形成し、ゲート絶縁層を３層構造とする。ゲート絶縁膜７６２ｂ上に金属膜７６３を形成し、非晶質半導体膜７６４を形成する（図１２（Ａ）参照。）。結晶化を助長するための金属元素をゲッタリンするゲッタリング層として、希ガス元素を不純物元素として含む半導体層７６５を形成する（図１２（Ｂ）参照。）。希ガス元素は、ヘリウム、アルゴン、キセノン、クリプトンなどを用いることができ、本実施の形態ではアルゴンを不純物元素として含んだ半導体膜を形成する。

その後加熱処理により非晶質半導体膜７６４を結晶化し、結晶性半導体膜７６６を形成すると同時に、結晶性半導体膜７６６中に含まれる金属元素は図１２（Ｃ）の矢印の方向に移動し、半導体膜７６４中に捕獲され、半導体膜７６４は金属元素を有する半導体膜７７５となる。よって膜中に含まれる金属元素が軽減された結晶性半導体膜７６６が形成される。そして、ゲッタリングシンクとなっていた半導体膜７７５、及び半導体膜７７５上に形成された酸化膜をフッ酸等により除去し、金属元素が低減、又は除去された結晶性半導体膜７６６を得ることができる。本実施の形態では、ゲッタリングシンクとなった半導体膜７７５の除去をＴＭＡＨ（Tetramethyl ammonium hydroxide）を用いて行う。結晶性半導体膜７６６上に、図１２（Ｄ）に示すように一導電型を有する半導体膜７６７を形成し、結晶性半導体膜７６６、半導体膜７６７をフォトリソ工程を用いてレジストによるマスクを作製し、マスクを用いてパターニングし、結晶性半導体層７６８、半導体層７６９を形成する。なお、本実施の形態では、一導電型を有する半導体膜７６７としてｎ型を有する半導体膜を形成する。その後、半導体層７６９上に導電膜７７０を形成し、フォトリソ工程を用いてレジストによるマスク７７１ａ、マスク７７１ｂを用いてパターニングした後、ソース電極層又はドレイン電極層７７２ａ、ソース電極層又はドレイン電極層７７２ｂを形成する（図１２（Ｅ）参照。）。

ソース電極層又はドレイン電極層７７２ａ、ソース電極層又はドレイン電極層７７２ｂをマスクとしてｎ型を有する半導体膜及び結晶性半導体膜をエッチングし、半導体層７７３及びソース領域またはドレイン領域として機能するｎ型を有する半導体層７７４ａ、ｎ型を有する半導体層７７４ｂが形成される（図１２（Ｆ）参照。）。

以上の工程で、金属元素により結晶化した結晶性半導体膜のゲッタリングを同時に行うことにより、金属元素の軽減された半導体層を有し、かつソース領域またはドレイン領域として機能する一導電型を有する半導体層中に金属元素の含まれない薄膜トランジスタを形成することができる。

実施の形態１において図８、実施の形態２において図９、実施の形態３において図１０、実施の形態において図１１及び本実施の形態において図１２を用いて示した薄膜トランジスタは、一つの一導電型を有する薄膜トランジスタであるが、同工程で２つ以上の複数の薄膜トランジスタを作製することがもできる。例えば、ｎチャネル型薄膜トランジスタを複数形成し、電気的に接続することよって、ＮＭＯＳで回路を構成することができ、ｐチャネル型薄膜トランジスタを複数形成し、同様に電気的に接続することによって、ＰＭＯＳで回路を構成することができる。また、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタを電気的に接続したＣＭＯＳ構造も形成することができ、このようなＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳを画素領域や駆動領域に組み込んで、表示装置を作製することができる。

本実施の形態は、実施の形態１と組み合わせて用いることが可能である。

（実施の形態６）
本発明の実施の形態として、図１３を用いて説明する。本実施の形態は、ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタの２種類の薄膜トランジスタを作製する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。

基板４３０上にゲート電極層４３１ａ、ゲート電極層４３１ｂを形成しゲート絶縁膜４３２ａ、ゲート絶縁膜４３２ｂを形成する。なお、図１３に示すように、ゲート絶縁膜４３２ｂ上に膜厚の薄いゲート絶縁膜を形成し、ゲート絶縁層を３層構造とする。ゲート絶縁膜４３２ｂ上に金属膜４３３を形成する。金属膜４３３上に非晶質半導体膜４３４を形成し、ｎ型を有する半導体膜４３５を形成した後、加熱処理を行う。（図１３（Ａ）参照。）。

加熱処理により、非晶質半導体膜は結晶化され結晶性半導体膜が形成されると同時に、結晶性半導体膜中に含まれる金属元素はゲッタリングされ、矢印の方向に移動しｎ型を有する半導体膜４３７中に捕獲され、結晶性半導体膜４３６が形成される。（図１３（Ｂ）参照。）。結晶性半導体膜４３６及びｎ型を有する半導体膜４３７をパターニングし、結晶性半導体層４３８ａ、結晶性半導体層４３８ｂを形成する。その後、結晶性半導体層４３８ａ及びｎ型を有する半導体層４３９ａを覆うマスク４４０ａ、結晶性半導体層４３８ｂ中のチャネル形成領域上のｎ型を有する半導体層４４６を覆うマスク４４０ｂを形成し、ｐ型を付与する不純物元素４４１をｎ型を有する半導体層に添加する。ｎ型を有する半導体層は、ｎ型を付与する不純物元素の濃度の２〜１０倍の濃度となるようにｐ型を付与する不純物元素を添加することによって、ｐ型を有する半導体層にその導電型が反転し、ｐ型の不純物領域４４７ａ、ｐ型の不純物領域４４７ｂを形成することができる（図１３（Ｃ）参照。）。

ソース電極層又はドレイン電極層４４２ａ、ソース電極層又はドレイン電極層４４２ｂ、ソース電極層又はドレイン電極層４４２ｃ、ソース電極層又はドレイン電極層４４２ｄをフォトリソ工程によって形成する（図１３（Ｄ）参照。）。ソース電極層又はドレイン電極層４４２ａ、ソース電極層又はドレイン電極層４４２ｂ、ソース電極層又はドレイン電極層４４２ｃ、ソース電極層又はドレイン電極層４４２ｄをマスクとして、半導体層４３８ａ、半導体層４３８ｂ、ｎ型を有する半導体層４３９、ｎ型を有する半導体層４４６をエッチングし、半導体層４４４ａ、半導体層４４４ｂ、ｎ型を有する半導体層４４５ａ、ｎ型を有する半導体層４４５ｂ、ｐ型を有する半導体層４４５ｃ、ｐ型を有する半導体層４４５ｄを形成することができる（図１３（Ｅ）参照。）。また、エッチングはドライエッチングでもウェットエッチングで行っても良く、ソース電極層又はドレイン電極層のエッチングをエッチャントによるウェットエッチングで行い、半導体層のエッチングをドライエッチングで行っても良い。また、ソース電極層及びドレイン電極層のＨＮＯ₃溶液を用いたウェットエッチングを行い、その後O₂アッシングを行ってもよい。

以上の工程で同一基板上に、ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタを形成することができる。

本実施の形態は、実施の形態１、実施の形態２、実施の形態３、実施の形態４及び実施の形態５それぞれと組み合わせて用いることが可能である。

（実施の形態７）
本発明の実施の形態として、図１４を用いて説明する。本実施の形態は、ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタの２種類の薄膜トランジスタを作製する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。

基板４５０上にゲート電極層４５１ａ、ゲート電極層４５１ｂを形成しゲート絶縁膜４５２ａ、ゲート絶縁膜４５２ｂを形成する。なお、図１４に示すように、ゲート絶縁膜７５２ｂ上に膜厚の薄いゲート絶縁膜を形成し、ゲート絶縁層を３層構造とする。ゲート絶縁膜４５２ｂ上に金属元素４５３を添加し、非晶質半導体膜４５４を形成し、希ガス元素を不純物元素として含む半導体膜４６５を形成する（図１４（Ａ）参照。）。次に、加熱処理を行い、非晶質半導体膜４５４を結晶化させ結晶性半導体膜４５５を形成すると同時に、結晶性半導体膜４５５中に含まれる金属元素のゲッタリングを行なう。加熱処理により、結晶性半導体膜４５５中に含まれる金属元素はゲッタリングされ、矢印の方向に希ガス元素を有する半導体膜４５６中に移動し捕獲され、結晶性半導体膜４５５が形成される。（図１４（Ｂ）参照。）。

ゲッタリングシンクとして用いた半導体膜４５６をエッチングによって除去する。結晶性半導体膜４５５をパターニングし、チャネル形成領域４５７ａを覆うマスク４５８ａ、半導体層４５７ｂを覆うマスク４５８ｂを形成し、ｎ型を付与する不純物元素４６0を添加し、ｎ型の不純物領域４５９ａ、ｎ型の不純物領域４５９ｂを形成する（図１４（Ｃ）参照。）。

マスク４５８ａ、及びマスク４５８ｂを除去し、新たにｎ型の不純物領域４５９ａ、チャネル形成領域４５７ａ、ｎ型の不純物領域４５９ｂを覆うマスク４６１ａ、チャネル形成領域４６５を覆うマスク４６１ｂを形成し、ｐ型を付与する不純物元素４６３を添加する。ｐ型を付与する不純物元素によってｐ型の不純物領域４６２ａ、ｐ型の不純物領域４６２ｂを形成する（図１４（Ｄ）参照。）。ｎ型の不純物領域４５９ａ、ｎ型の不純物領域４５９ｂ、ｐ型の不純物領域４６２ａ、ｐ型の不純物領域４６２ｂはソース領域またはドレイン領域として機能する。ソース領域又はドレイン領域に接してソース電極層又はドレイン電極層４６４ａ、ソース電極層又はドレイン電極層４６４ｂ、ソース電極層又はドレイン電極層４６４ｃ、ソース電極層又はドレイン電極層４６４ｄが形成される（図１４（Ｅ）参照。）。

以上の工程で同一基板上に、ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタを形成することができる。実施の形態６と比べ成膜工程が削減できるため、スループットを向上させることが可能である。

（実施の形態８）
本発明の実施の形態として、図１５を用いて説明する。本実施の形態は、ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタの２種類の薄膜トランジスタを作製する例であり、ゲッタリングの工程が異なる例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。

基板４７０上にゲート電極層４７１ａ、ゲート電極層４７１ｂを形成しゲート絶縁膜４７２ａ、ゲート絶縁膜４７２ｂを形成する。なお、図１５に示すように、ゲート絶縁膜４７２ｂ上に膜厚の薄いゲート絶縁膜を形成し、ゲート絶縁層を３層構造とする。ゲート絶縁膜４７２ｂ上に結晶を助長させる金属元素を有する金属膜を形成し、非晶質半導体膜を形成する。金属膜、非晶質半導体膜をパターニングし、金属層４８４ａ、金属層４８４ｂ、非晶質半導体層４７３ａ、非晶質半導体層４７３ｂを形成する（図１５（Ａ）参照。）。

チャネル形成領域の非晶質半導体層４８３ａを覆うマスク４７４ａ、チャネル形成領域の非晶質半導体層４８３ｂを覆うマスク４７４ｂを形成し、ｎ型を付与する不純物元素４７６を添加し、ｎ型の不純物領域４７５ａ、ｎ型の不純物領域４７５ｂ、ｎ型の不純物領域４７５ｃ、ｎ型の不純物領域４７５ｄを形成する（図１５（Ｂ）参照。）。その後加熱処理を行い、チャネル形成領域の非晶質半導体層４８３ａ、チャネル形成領域の非晶質半導体層４８３ｂを結晶化させ結晶性半導体層４７８ａ、結晶性半導体層４７８ｂを形成すると同時に、チャネル形成領域である結晶性半導体層４７８ａ、チャネル形成領域である結晶性半導体層４７８ｂに含まれる金属元素はゲッタリングされ、それぞれ矢印の方向にｎ型の不純物領域４７７ａ、ｎ型の不純物領域４７７ｂ、ｎ型の不純物領域４７７ｃ、ｎ型の不純物領域４７７ｄに移動し捕獲され、金属元素が除去、軽減されたチャネル形成領域である結晶性半導体層４７８ａ、チャネル形成領域である結晶性半導体層４７８ｂが形成される（図１５（Ｃ）参照。）。また、この熱処理によって、添加されたｎ型を付与する不純物元素の活性化も行うことができる。

ｎ型の不純物領域４７７ａ、チャネル形成領域４７８ａ、ｎ型の不純物領域４７７ｂを覆うマスク４７９ａ、チャネル形成領域４７８ｂを覆うマスク４７９ｂを形成し、ｐ型を付与する不純物元素４８１を添加する。ｐ型を付与する不純物元素によってｐ型の不純物領域４８０ａ、ｐ型の不純物領域４８０ｂを形成する（図１５（Ｄ）参照。）。ｎ型の不純物領域４７７ａ、ｎ型の不純物領域４７７ｂ、ｐ型の不純物領域４８０ａ、ｐ型の不純物領域４８０ｂはソース領域またはドレイン領域として機能する。ソース領域又はドレイン領域に接してソース電極層又はドレイン電極層４８２ａ、ソース電極層又はドレイン電極層４８２ｂ、ソース電極層又はドレイン電極層４８２ｃ、ソース電極層又はドレイン電極層４８２ｄが形成される（図１５（Ｅ）参照。）。

以上の工程で同一基板上に、ｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタを形成することができる。実施の形態７と比べ成膜工程が削減できるため、スループットを向上させることが可能である。

（実施の形態９）
本実施の形態を、図１６乃至図２１を用いて説明する。本実施の形態は、画素領域を実施の形態１で作製した画素領域で、周辺駆動回路領域も本発明を用いた薄膜トランジスタにより作製され、実施の形態６で作製されるｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタからなるＣＭＯＳを適用している。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。

図２１は本実施の形態で作製する表示装置の画素領域の上面図であり、図１６乃至図１９、図２０（Ｂ）は、各工程の図６におけるの線A−C、B−Dの断面図である。また、図１６乃至図１９におけるＩ−Ｊの領域は、図２０（Ａ）の表示装置の周辺駆動回路領域である線Ｉ−Ｊに対応する断面図である。

基板３００上に導電膜を形成し、レジストからなるマスクによってパターニングを行い、ゲート電極層３０１、ゲート電極層３０２、ゲート電極層３０３、ゲート電極層３６０ａ、ゲート電極層３６０ｂ、画素電極層３０４を形成する。本実施の形態では、ゲート電極層を透明導電膜の単層で形成するが、積層構造としてもよい。積層構造としては、Ｔａ、Ｔｉ、Ｗ、Ｍｏ、Ｃｒ、前記元素の窒化膜などの積層を用いることはでき、具体的にはＴａＮ＼Ｗ、ＴａＮ＼Ｍｏ、ＴａＮ＼Ｃｒ、ＴｉＮ＼Ｗ、ＴｉＮ＼Ｍｏ、ＴｉＮ＼Ｃｒなどを用いることができる。本実施の形態では、スパッタリング法によって酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）を形成し、焼成してゲート電極層形成領域を含む近傍に導電膜を形成する。この導電膜をフォトリソ工程によって微細に加工されたマスクを用いて、精密にパターニングし、ゲート電極層３０１、ゲート電極層３０２、ゲート電極層３０３、ゲート電極層３６０ａ、ゲート電極層３６０ｂ、画素電極層３０４を形成する。

ゲート電極層３０１、ゲート電極層３０２、ゲート電極層３０３、ゲート電極層３６０ａ、ゲート電極層３６０ｂ、画素電極層３０４上にゲート絶縁膜を形成し、ゲート絶縁膜上に結晶化を促進、助長する元素として、金属膜３０７を形成する。金属膜３０７は非常に膜厚が薄いため膜としての形状を保っていない場合がある。本実施の形態では、Ｎｉを１００ｐｐｍを含有した水溶液をスピンコーティング法により塗布し、金属膜３０７を形成する。金属膜３０７上に非晶質半導体膜３０６を形成する（図１６（Ａ）参照。）。本実施の形態では、ゲート絶縁膜として、窒化珪素からなるゲート絶縁膜３０５ａと酸化珪素からなるゲート絶縁膜３０５ｂを積層する。非晶質半導体膜３０６は非晶質珪素膜を用いる。なお、図１６に示すように、ゲート絶縁膜３０５ｂ上に膜厚の薄いゲート絶縁膜を形成し、ゲート絶縁層を３層構造とする。

非晶質半導体膜３０６上に、ｎ型を有する半導体膜３０８を形成する。本実施の形態では、ｎ型を有する半導体膜３０８として、ｎ型を付与する不純物元素としてリン（Ｐ）を含む非晶質珪素膜をプラズマＣＶＤ法により１００ｎｍ形成する（図１６（Ｂ））。次に、非晶質半導体膜３０６を加熱し、結晶化させると同時に、ｎ型を有する半導体膜３０８をゲッタリングシンクとして金属元素をゲッタリングする（図１６（Ｃ）参照。）。加熱処理により、結晶性半導体膜中の金属元素は加熱処理により矢印の方向へ移動し、ｎ型を有する半導体膜３０８中に捕獲される。よって、非晶質半導体膜３０６は、膜中の金属元素が軽減された結晶性半導体膜３１０となり、ｎ型を有する半導体膜３０８は、ｎ型を付与する不純物元素（本実施の形態ではＰ）と金属元素（本実施の形態ではＮｉ）を含むｎ型を有する半導体膜３１１となる。本実施の形態では、５５０℃で４時間加熱処理を行い、結晶性半導体膜３１０の形成とゲッタリングを行なう。

結晶性半導体膜３１０及びｎ型を有する半導体膜３１１をパターニングし、半導体層３１２、半導体層３１３、半導体層３１４、半導体層３６１、ｎ型を有する半導体層３１５、ｎ型を有する半導体層３１６、ｎ型を有する半導体層３１７、及びｎ型を有する半導体層３６２を形成することができる（図１７（Ａ）参照。）。これらの半導体層のパターニングも、フォトリソ工程を用いて形成されたレジストマスクを用いて、精密にパターニングすることができる。

次に、半導体層３１２、ｎ型を有する半導体層３１５を覆うマスク３１８ａ、半導体層３１３のチャネル形成領域及びｎ型を有する半導体層３１６のチャネル形成領域を覆うマスク３１８ｂ、半導体層３１４及びｎ型を有する半導体層３１７を覆うマスク３１８ｃ、半導体層３６１及びｎ型を有する半導体層３６２を覆うマスク３１８ｄを形成する。ｐ型を付与する不純物元素３１９を添加し、ｎ型を有する半導体層３１６中に、ｐ型の不純物領域３２０ａ、ｐ型の不純物領域３２０ｂを形成する（図１７（Ｂ）参照。）。本実施の形態では、イオンドーピング法を用いてｐ型を付与する不純物元素（本実施の形態ではボロン（Ｂ））を添加する。その後、５５０℃で４時間加熱処理を行い、不純物元素の添加領域を活性化する。

本実施の形態では、駆動回路領域において、ＣＭＯＳ構成を用いてインバーターとして機能させている。ＰＭＯＳのみ、ＮＭＯＳのみの構成の場合においては、一部のＴＦＴのゲート電極層とソース電極層又はドレイン電極層とを接続させる。このような例を図３９に示す。フォトマスクを用いてゲート絶縁層３０５ａ、ゲート絶縁層３０５ｂの一部をエッチングして、図３９に示すようなコンタクトホール８９０を形成する。本実施の形態では、画素電極層となる第１の電極層とソース電極層又はドレイン電極層との接続を、絶縁層に形成するコンタクトホールを介して行うが、ソース電極層又はドレイン電極層と第１の電極層を絶縁層を介さないで接続してもよい。この場合、第１の電極層に達する開口部を、コンタクトホール８９０と同時に形成することができる。その後、これらのコンタクトホールにソース電極層又はドレイン電極層を形成し、それぞれゲート電極層、又は第１の電極層と電気的に接続する。ソース電極層又はドレイン電極層３２７ｂとゲート電極層３０２を接続することによって、後に形成する薄膜トランジスタ３３５と薄膜トランジスタ３３６とがＮＭＯＳ同士、ＰＭＯＳ同士であってもインバーターとして機能させることができる。前述したように本実施の形態では、薄膜トランジスタ３３５と薄膜トランジスタ３３６とはＣＭＯＳ構成となっているので、図３９で示す構造としなくてもインバーターとして機能させることができる。

マスク３１８ａ、マスク３１８ｂ及びマスク３１８ｃを除去した後、半導体層３１２、半導体層３１３、半導体層３１４、及び半導体層３６２上に、導電膜を形成し、フォトリソ工程を用いて形成されたマスクを用い、パターニングしてソース電極層又はドレイン電極層３２７ａ、ソース電極層又はドレイン電極層３２７ｂ、ソース電極層又はドレイン電極層３２７ｃ、ソース電極層又はドレイン電極層３２８、ソース電極層又はドレイン電極層３６６ａ、ソース電極層又はドレイン電極層３６６ｂ、ソース電極層又はドレイン電極層３６６ｃを形成する（図１７（Ｃ）参照。）。また、同工程で、容量素子も形成するソース電極層又はドレイン電極層３６６ｃも、ゲート電極層３６０ａ上のゲート絶縁層３０５ｂ上に形成する。

ソース電極層又はドレイン電極層３２７ａ、ソース電極層又はドレイン電極層３２７ｂ、ソース電極層又はドレイン電極層３２７ｃ、ソース電極層又はドレイン電極層３２８、ソース電極層又はドレイン電極層３６６ａ、ソース電極層又はドレイン電極層３６６ｂをマスクとして、半導体層３１２、半導体層３１３、半導体層３１４、半導体層３６１、ｎ型を有する半導体層３１５、ｎ型を有する半導体層３１６、ｎ型を有する半導体層３１７、ｎ型を有する半導体層３６２をエッチングし、半導体層３７１、半導体層３７２、半導体層３７３、半導体層３７５、ｎ型を有する半導体層３２４ａ、ｎ型を有する半導体層３２４ｂ、ｐ型を有する半導体層３２５ａ、ｐ型を有する半導体層３２５ｂ、ｎ型を有する半導体層３２６ａ、ｎ型を有する半導体層３２６ｂ、ｎ型を有する半導体層３６５ａ、ｎ型を有する半導体層３６５ｂを形成する。エッチングはドライエッチング又はウェットエッチングを用いることができる。本実施の形態では、ドライエッチング法を用いる。

以上の工程で、ＣＭＯＳを構成するｎチャネル型薄膜トランジスタ３３５及びｐチャネル型薄膜トランジスタ３３６、ｎチャネル型薄膜トランジスタ３３７、ｎチャネル型薄膜トランジスタ３６４、容量素子３３８を形成することができる（図１８（Ａ）参照。）。本実施の形態ではＣＭＯＳの構成としたが、本発明はそれに限定されず、ＰＭＯＳの構成でもＮＭＯＳの構成としてもよい。

パッシベーション膜となる絶縁膜３３０を形成する。本実施の形態では、絶縁膜３３０を、半導体層に接する側から、膜厚１５０ｎｍの酸化珪素膜と膜厚２００ｎｍの窒化珪素膜との積層膜で形成する。絶縁膜３３０は、他の珪素を含む膜で形成しても良く、酸化珪素膜の代わりに酸化窒化珪素膜を用い、酸化窒化珪素膜と窒化珪素膜の積層としてもよい。

絶縁膜３３０には水素を含ませるように形成し、温度３００〜５００℃窒素雰囲気下で加熱処理を行い、半導体層の水素化を行う。

絶縁膜３３０上に絶縁層３３９を形成する。本実施の形態では、スリッドコーターを用いて、アルキル基を含む酸化珪素膜を形成する。絶縁層３３９、絶縁膜３３０にソース電極層又はドレイン電極層３２８に達する開口部３４０ｂ、及びソース電極層又はドレイン電極層３６６ｂに達する開口部３４０ｄを、絶縁層３３９、絶縁膜３３０、ゲート絶縁層３０５ａ、ゲート絶縁層３０５ｂに、ゲート電極層３０３に達する開口部３４０ａ、ゲート電極層３６０ａに達する開口部３４０ｃ、及び第１の電極層３０４に達する開口部３４０ｅを形成する（図１８（Ｂ）参照。）。開口部を形成するパターニングには、本発明のレーザ光による微細加工を用いることができる。また、本実施の形態では、ドライエッチングにより開口部を形成する。

次に配線層３４１、ゲート配線層３４２、ゲート配線層３６７を形成する。本実施の形態では、ゲート配線層、または配線層を、Ａｇを用い、液滴吐出法によって形成する。導電性材料としてＡｇを含む組成物を開口部３４０ａ、開口部３４０ｂ、開口部３４０ｃ、開口部３４０ｄ、開口部３４０ｅに吐出し、３００℃で焼成する。以上の工程より、ソース電極層又はドレイン電極層３２８とゲート電極層３６０ａとを電気的に接続するゲート配線層３６７と、ソース電極層又はドレイン電極層３６６ｂと第１の電極層３０４とを電気的に接続する配線層３４１と、ゲート電極層３０３と電気的に接続するゲート配線層３４２を形成する（図１８（Ｃ）参照。）。

続いて、土手（隔壁ともよばれる）となる絶縁層３４３を形成する。絶縁層３４３は、スピンコート法やディップ法により全面に絶縁層を形成した後、エッチング加工によって図１９に示すように開孔を形成する。

絶縁層３４３は、第１の電極層３０４に対応して画素が形成される位置に合わせて貫通孔の開口部を備えて形成される。

第１の電極層３０４上に、電界発光層３４４、第２の電極層３４５を積層形成する。その後、封止基板３４７によって充填剤３４６を封入して封止する。充填剤３４６の代わりに、窒素などの不活性ガスを充填してもよい。また、乾燥剤を表示装置内に設置することによって、発光素子の水分による劣化を防止することができる。乾燥剤の設置場所は、封止基板３４７側でも、素子が形成さえている基板３００側でもよく、シール材３４８が形成される領域に基板に凹部を形成して設置してもよい。また、封止基板３４７の駆動回路領域や配線領域など表示に寄与しない領域に対応する場所に設置すると、乾燥剤が不透明な物質であっても開口率を低下させることがない。充填剤３４６に吸湿性の材料を含むように形成し、乾燥剤の機能を持たせても良い。以上により、発光素子を用いた表示機能を有する表示装置が完成する（図１９参照）。

また、表示装置内部と外部を電気的に接続するための端子電極層３５２に、異方性導電膜３５３によってFPC３５４が接着され、端子電極層３５２と電気的に接続する。

図２０（Ａ）に、表示装置の上面図を示す。図２０（Ａ）で示すように、画素領域３９０、走査線駆動領域３９１ａ、走査線駆動領域３９１ｂ、接続領域３９３が、シール材３４８によって、基板３００と封止基板３４７との間に封止され、基板３００上にＩＣドライバによって形成された信号線駆動回路３９２が設けられている。

本実施の形態で示す図２０の表示装置は、ゲート電極層３０１、ゲート電極層３０２、ゲート電極層３０３、ゲート電極層３６０ａ、ゲート電極層３６０ｂ、第１の電極層３０４を単層構造で示しているが、前述したように、ゲート電極層を２層以上の複数層積層してもよい。ゲート電極層及び第１の電極層を積層構造にした例を図４３に示す。

積層構造としては、Ｔａ、Ｔｉ、Ｗ、Ｍｏ、Ｃｒ、前記元素の窒化膜などの積層を用いることはでき、具体的にはＴａＮ＼Ｗ、ＴａＮ＼Ｍｏ、ＴａＮ＼Ｃｒ、ＴｉＮ＼Ｗ、ＴｉＮ＼Ｍｏ、ＴｉＮ＼Ｃｒなどを用いることができる。本実施の形態では第１のゲート電極層３０１ａ、第１のゲート電極層３０２ａ、第１のゲート電極層３０３ａ、第１のゲート電極層３６０ａ１、第１のゲート電極層３６０ｂ１としてＴａＮを用い、第２のゲート電極層３０１ｂ、第２のゲート電極層３０２ｂ、第２のゲート電極層３０３ｂ、第２のゲート電極層３６０ａ２、第２のゲート電極層３６０ｂ２としてＷを用いる。同工程で形成される画素電極層においても、第１の電極層３０４ａとしてＴａＮ膜を、第１の電極層３０４ｂとしてＷ膜を形成する。このようにゲート電極層及び画素電極層を積層構造とすることができる。また、画素電極層を単層構造で形成し、ゲート電極層を積層構造としてもよく、反対に、画素電極層を積層構造としゲート電極層を単層構造としてもよい。表示装置に要求される機能に応じて適宜設定すればよい。

以上の工程により、結晶性半導体膜を有する逆スタガ型薄膜トランジスタを形成することができる。本実施の形態で形成される薄膜トランジスタは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される薄膜トランジスタと比較して移動度が高い。また、ソース領域及びドレイン領域には、一導電型を付与する不純物元素に加え、金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な表示装置を作製することが可能である。

また、非晶質半導体膜で形成される薄膜トランジスタと比較して、しきい値のずれが生じにくく、薄膜トランジスタ特性のバラツキを低減することが可能である。

更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このため、このような薄膜トランジスタを表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。

（実施の形態１０）

本実施の形態では、実施の形態９における表示装置において、配線間の接続構造が異なる例を図２１を用いて説明する。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。

実施の形態９では、ソース電極層又はドレイン電極層と、ゲート電極層または第１の電極層とを電気的に接続する際、ゲート電極層と層間絶縁層である絶縁膜１４０及び絶縁層１１６をパターニングして、形成された開口部を形成している。この方法であると開口部を一回の工程ですべて作製することができるので、工程は簡略化する利点がある。形成する開口部と配線間の接続構造が異なる例を図２１に示す。

図２１に本実施の形態で作製する表示装置の画素領域の上面図及び断面図を示す。図２１（Ａ）は本実施の形態における表示素装置の上面図であり、図２１（Ｂ）は、図２１（Ａ）における線Ａ−Ｃの断面図、図２１（Ｃ）は、図２１（Ａ）における線Ｂ−Ｄの断面図である。

ソース電極層１９３とゲート電極層１０４とは、配線層を介しないで、直接ゲート絶縁層に形成された開口部１９７にて接続している。また、ソース電極層又はドレイン電極層１９５と第１の電極層１２０も配線層を介しないで、直接接続する構造となっている。このように、ゲート絶縁層を形成した後、ソース電極層又はドレイン電極層を形成する前に、ゲート絶縁層にゲート電極層、又は第１の電極層に達する開口部を形成しておけば、その開口部にソース電極層又はドレイン電極層を形成することによって、間に配線層を設けなくても良い。その後、絶縁膜１４０、絶縁層１１６を形成し、開口部１３５、開口部１３９を形成する。開口部１３５にゲート配線層１１７を形成し、ゲート電極層１０３と電気的に接続する。このように開口部を形成する工程を分けると、配線間を接続する配線層を形成しなくても良い構造とすることができる。また上面放射型表示装置ならば、反射性を有する材料をソース電極層又はドレイン電極層１９５に用い、第１の電極層１２０と積層するような構造であってもよい。

本実施の形態は、実施の形態１乃至９とそれぞれ組み合わせて用いることが可能である。

（実施の形態１１）
実施の形態１では、ゲート電極層と、ソース電極層又はドレイン電極層（ソース配線層も含む）及び容量配線層とがゲート絶縁層を介して積層し、ソース電極層又はドレイン電極層（ソース配線層も含む）とゲート配線層とが層間絶縁層を介して積層している多層構造を用いている。本実施の形態では、これらの積層構造が異なる例を図３０乃至図３５、及び図４０を用いて説明する。図３０（A）乃至図３５（Ａ）は、表示装置の上面図であり、図３０（B）乃至図３２（Ｂ）は、図３０（Ａ）乃至図３２（Ａ）において線Ｘ１−Ｖ１による断面図である。図３０（A）乃至図３２（Ａ）は、表示装置の上面図であり、図３０（B）乃至図３５（Ｂ）は、図３０（Ａ）乃至図３５（Ａ）において線Ｘ１−Ｖ１による断面図である。

図３０（A）は、表示装置の上面図であり、図３０（B）は、図３０（Ａ）における線Ｘ１−Ｖ１による断面図である。

図３０において、表示装置の画素領域内には、基板６００上にゲート電極層６０１ａ、ゲート電極層６０１ｂ、画素電極層６１１、ゲート絶縁層６０２ａ、ゲート絶縁層６０２ｂ、容量配線層６０４、ソース電極層又はドレイン電極層６０３ａ、ソース電極層又はドレイン電極層６０３ｂ、ゲート配線層６０７、半導体層６０８、ｎ型を有する半導体層６０９ａ、ｎ型を有する半導体層６０９ｂ、パッシベーション膜である絶縁膜６０５、絶縁層６０６が形成されている。

絶縁膜６０５は必ずしも必要ではないが、絶縁膜６０５を形成すると、パッシベーション膜として機能するので、より表示装置の信頼性が向上する。また、絶縁膜６０５を形成し、熱処理を行うと、絶縁膜６０５中に含まれる水素によって半導体層の水素化を行うことができる。

図３０（Ｂ）で示すようにソース電極層又はドレイン電極層６０３ｂは、層間絶縁層である絶縁層６０６を介して、ゲート配線層６０７と積層しており、ゲート配線層６０７は、ゲート電極層６０１ａ、ゲート電極層６０１ｂと絶縁層６０６、絶縁膜６０５、ゲート絶縁層６０２ａ、ゲート絶縁層６０２ｂに形成されたコンタクトホールで接続されている。よってゲート配線層６０７と、ソース電極層又はドレイン電極層６０３ｂ及び容量配線層６０４とはショートしない構造となっている。

図３１（A）は、表示装置の上面図であり、図３１（B）は、図３１（Ａ）における線Ｘ２−Ｖ２による断面図である。図３１において、表示装置の画素領域内には、基板６２０上にゲート電極層６２１ａ、ゲート電極層６２１ｂ、ゲート絶縁層６２２ａ、ゲート絶縁層６２２ｂ、容量配線層６２４、ソース電極層又はドレイン電極層６２３ａ、ソース電極層又はドレイン電極層６２３ｂ、ゲート配線層６２７ａ、ゲート配線層６２７ｂ、パッシベーション膜である絶縁膜６２５、絶縁層６２６が形成されている。

図３１（Ｂ）で示すようにソース電極層又はドレイン電極層６２３ｂは、層間絶縁層である絶縁層６２６を介して、ゲート配線層６２７ｂと積層しており、ゲート配線層６２７ｂは、ゲート電極層６２１ａ、ゲート電極層６２１ｂと絶縁層６２６、絶縁膜６２５、ゲート絶縁層６２２ａ、ゲート絶縁層６２２ｂに形成されたコンタクトホールで接続されている。よってゲート配線層６２７ｂと、ソース電極層又はドレイン電極層６２３ｂ及び容量配線層６２４とはショートしない構造となっている。また、図３１で示す表示装置は、ゲート配線層とゲート電極層は連続的ではなく断続的に形成され、お互いにコンタクトホールを介して電気的な接続を取りながら形成されている構造となっている。よって、ソース電極層又はドレイン電極層６２３ｂ、容量配線層６２４が形成されている領域では、ゲート電極層６２１ａとゲート電極層６２１ｂとは、絶縁膜６６０上に形成するゲート配線層６２７ｂとコンタクトホールにおいて接続することで電気的に接続されている。

図３２（A）は、表示装置の上面図であり、図３２（B）は、図３２（Ａ）における線Ｘ３−Ｖ３による断面図である。図３２において、表示装置の画素領域内には、基板６３０上にゲート電極層６３１ａ、ゲート電極層６３１ｂ、ゲート絶縁層６３２ａ、ゲート絶縁層６３２ｂ、容量配線層６３４、ソース電極層又はドレイン電極層６３３ａ、ソース電極層又はドレイン電極層６３３ｂ、ゲート配線層６３７ａ、ゲート配線層６３７ｂ、配線層６３８ａ、配線層６３８ｂ、パッシベーション膜である絶縁膜６３５、絶縁層６３６が形成されている。

図３２（Ｂ）で示すようにソース電極層又はドレイン電極層６３３ｂは、層間絶縁層である絶縁層６３６を介して、ゲート配線層６３７ｂと積層している。図３１で示す表示装置において、ゲート電極層６２１ａとゲート配線層６２７ａ及びゲート配線層６２７ｂとは直接接続している。しかし図３２で示す表示装置では、ゲート電極層６３１ａと、ゲート配線層６３７ａ及びゲート配線層６３７ｂとは、ソース電極層と同材料、同工程で形成される配線層６３８ａを介して電気的に接続される。よって、ゲート電極層６３１ａはゲート絶縁層６３２ａ、ゲート絶縁層６３２ｂ上に形成される配線層６３８ａとコンタクトホールで接続し、配線層６３８ａは、ゲート配線層６３７ａ及びゲート配線層６３７ｂとコンタクトホールを介して接続する。よって、ゲート電極層６３１ａ、ゲート配線層６３７ａ、及びゲート配線層６３７ｂは電気的に接続する。ソース電極層又はドレイン電極層６３３ｂ、容量配線層６３４は層間絶縁層である絶縁層６３６を介してゲート配線層６３７ｂと積層されるので、ソース電極層又はドレイン電極層６３３ｂ及び容量配線層６３４とゲート配線層６３７ｂとはショートしない構造となっている。

図３０、図３１及び図３２は層間絶縁層として絶縁層を、広範囲にわたって覆うように形成した場合を示した。図３３、図３４及び図３５は配線層間を隔てる層間絶縁層を、フォトリソ工程を用いて必要な個所のみに選択的に形成する例を示す。

図３３は図３０に、図３４は図３１に、図３５は図３２の表示装置にそれぞれ対応しており、層間絶縁層の構造が異なる構造となっている。図３３（A）は、表示装置の上面図であり、図３３（B）は、図３３（Ａ）における線Ｙ１−Ｚ１による断面図である。図３３において、ソース電極層又はドレイン電極層６０３ｂ及び容量配線層６０４を覆うように絶縁層６５０がフォトリソ工程により形成されている。その絶縁層６５０上を跨ぐようにゲート配線層６０７が形成されている。ゲート配線層６０７上には、パッシベーション膜として絶縁膜６６０が形成されている。絶縁膜６６０は必ずしも必要ではないが、形成することで信頼性を向上させることができる。また本実施の形態では、絶縁層６５０単層で形成するが、絶縁層６５０の上、または下に絶縁膜を形成して積層構造としてもよい。

図３４（A）は、表示装置の上面図であり、図３４（B）は、図３４（Ａ）における線Ｙ２−Ｚ２による断面図である。図３４においても図３３と同様に、ソース電極層又はドレイン電極層６２３ｂ及び容量配線層６２４を覆うように絶縁層６５１が、フォトリソ工程により選択的に形成されている。その絶縁層６５１上を跨ぐようにゲート配線層６２７ｂが形成され、ゲート電極層６２１ａとコンタクトホールにより接続されている。ゲート配線層６２７ａ上には、パッシベーション膜として絶縁膜６６１が形成されている。

図３５（A）は、表示装置の上面図であり、図３５（B）は、図３５（Ａ）における線Ｙ３−Ｚ３による断面図である。図３５においても図３３と同様に、ソース電極層又はドレイン電極層６３３ｂ及び容量配線層６３４を覆うように絶縁層６５２が、フォトリソ工程により選択的に形成されている。その絶縁層６５２上を跨ぐようにゲート配線層６３７ｂが形成され、配線層６３８ａを介してゲート配線層６３７ａ及びゲート電極層６３１ａと電気的に接続している。

絶縁層６５０、絶縁層６５１、絶縁層６５２のように配線層間のショートを防くための絶縁層を、フォトリソ工程を用いて選択的に形成すると、材料のロスが軽減する。また、直接配線間が接するように形成することができるので、絶縁層にコンタクトホールを形成する工程が減る。よって、工程が簡略化し低いコスト、高い生産性を得ることができる。

図４０の表示装置もソース電極層又はドレイン電極層６４３ｂ及び容量配線層６４４と配線層６４７ｂを物理的に隔てるために設ける絶縁層６５３をフォトリソ工程を用いて選択的に形成する例である。図３３乃至図３５における表示装置では、絶縁層上にゲート配線層を跨ぐように形成することで、ソース電極層又はドレイン電極層とゲート配線層とのショートを防いでいた。図４１の表示装置では、ゲート電極層６４１ａ、ゲート電極層６４１ｂを形成する工程で、配線層６４７ａ、配線層６４７ｂを形成する。その後ソース電極層又はドレイン電極層６４３ａ、容量配線層６４４を形成する前に、配線層６４７ａ、配線層６４７ｂを覆うゲート絶縁層６４２の一部をエッチングによって除去する。図４０（Ａ）の表示装置上面図に示すように、ゲート絶縁層６４２は、半導体層上、ゲート電極層とソース電極層又はドレイン電極層が積層する領域、容量素子を形成する領域上に存在するが、配線層６４７ａ、配線層６４７ｂ、配線層６４８ａ、配線層６４８ｂが形成される領域は除去されている。よって、コンタクトホールを形成することなく、配線層同士は直接接続することができる。配線層６４７ｂ上の一部に絶縁層６５３を液滴吐出法によって選択的に形成し、絶縁層６５３上にソース電極層又はドレイン電極層６４３ａ、容量配線層６４４を形成する。ソース電極層又はドレイン電極層６４３ｂ及び容量配線層６４４を形成するのと同工程で、配線層６４８ａ、配線層６４８ｂをゲート電極層６４１ａ、ゲート電極層６４１ｂとそれぞれ接するように形成する。配線層６４８ａと配線層６４８ｂとは、絶縁層６５３の下で配線層６４７ｂによって電気的に接続されている。このように、絶縁層６５３の下層でゲート配線層とゲート電極層を電気的に接続することができる。

以上の工程で示すように、信頼性の高い表示装置を低コストで生産性よく作製することができる。

なお、本実施形態において図３０乃至図３５は実施の形態１で示したように、ゲート絶縁膜を３層構造としている。

本実施の形態は、実施の形態１乃至１０とそれぞれ組み合わせて用いることが可能である。

（実施の形態１２）
次に、実施の形態１乃至１０によって作製される表示パネルに駆動用のドライバ回路を実装する態様について説明する。

まず、ＣＯＧ方式を採用した表示装置について、図２９（Ａ）を用いて説明する。基板２７００上には、文字や画像などの情報を表示する画素部２７０１が設けられる。複数の駆動回路が設けられた基板を、矩形状に分断し、分断後の駆動回路（以下ドライバＩＣと表記）２７５１は、基板２７００上に実装される。図２９（Ａ）は複数のドライバＩＣ２７５１、ドライバＩＣ２７５１の先にＦＰＣ２７５０を実装する形態を示す。また、分割する大きさを画素部の信号線側の辺の長さとほぼ同じにし、単数のドライバＩＣに、該ドライバＩＣの先にテープを実装してもよい。

また、ＴＡＢ方式を採用してもよく、その場合は、図２９（Ｂ）で示すように複数のテープを貼り付けて、該テープにドライバＩＣを実装すればよい。ＣＯＧ方式の場合と同様に、単数のテープに単数のドライバＩＣを実装してもよく、この場合には、強度の問題から、ドライバＩＣを固定する金属片等を一緒に貼り付けるとよい。

これらの表示パネルに実装されるドライバＩＣは、生産性を向上させる観点から、一辺が３００ｍｍから１０００ｍｍ以上の矩形状の基板上に複数個作り込むとよい。

つまり、基板上に駆動回路部と入出力端子を一つのユニットとする回路パターンを複数個形成し、最後に分割して取り出せばよい。ドライバＩＣの長辺の長さは、画素部の一辺の長さや画素ピッチを考慮して、長辺が１５〜８０ｍｍ、短辺が１〜６ｍｍの矩形状に形成してもよいし、画素領域の一辺、又は画素部の一辺と各駆動回路の一辺とを足した長さに形成してもよい。

ドライバＩＣのＩＣチップに対する外形寸法の優位性は長辺の長さにあり、長辺が１５〜８０ｍｍで形成されたドライバＩＣを用いると、画素部に対応して実装するのに必要な数がＩＣチップを用いる場合よりも少なくて済み、製造上の歩留まりを向上させることができる。また、ガラス基板上にドライバＩＣを形成すると、母体として用いる基板の形状に限定されないので生産性を損なうことがない。これは、円形のシリコンウエハからＩＣチップを取り出す場合と比較すると、大きな優位点である。

また、図２８（Ｂ）のように走査線側の駆動回路３７０４は基板上に一体形成される場合、画素領域３７０１の外側の領域には、信号線側の駆動回路駆動回路が形成されたドライバＩＣが実装される。これらのドライバＩＣは、信号線側の駆動回路である。ＲＧＢフルカラーに対応した画素領域を形成するためには、ＸＧＡクラスで信号線の本数が３０７２本必要であり、ＵＸＧＡクラスでは４８００本が必要となる。このような本数で形成された信号線は、画素領域３７０１の端部で数ブロック毎に区分して引出線を形成し、ドライバＩＣの出力端子のピッチに合わせて集められる。

ドライバＩＣは、基板上に形成された結晶質半導体により形成されることが好適であり、本発明を用いた薄膜トランジスタを用いることができる。また移動度や応答速度が良好なために高速駆動が可能で、従来よりも素子の動作周波数を向上させることができ、特性バラツキが少ないために高い信頼性を得ることができる。

画素領域は、信号線と走査線が交差してマトリクスを形成し、各交差部に対応してトランジスタが配置される。画素領域に配置されるトランジスタとしても、本発明を用いた薄膜トランジスタを適用することができる。本発明を適用して作製される薄膜トランジスタは、簡略化した工程で比較的高移動度が得られるため、大画面の表示装置を作製する上で有効である。従って、この薄膜トランジスタを画素のスイッチング用素子や、走査線側の駆動回路を構成する素子として用いることができる。従って、システムオンパネル化を実現した表示パネルを作製することができる。

図２９（Ａ）、（Ｂ）のように走査線駆動回路及び信号線駆動回路の両方として、ドライバＩＣを実装してもよい。その場合には、走査線側と信号線側で用いるドライバＩＣの仕様を異なるものにするとよい。

その場合には、走査線側と信号線側で用いるドライバＩＣの仕様を異なるものにすることが好適である。例えば、走査線側のドライバＩＣを構成するトランジスタには３０Ｖ程度の耐圧が要求されるものの、駆動周波数は１００ｋＨｚ以下であり、比較的高速動作は要求されない。従って、走査線側のドライバを構成するトランジスタのチャネル長（Ｌ）は十分大きく設定することが好適である。一方、信号線側のドライバＩＣのトランジスタには、１２Ｖ程度の耐圧があれば十分であるが、駆動周波数は３Ｖにて６５ＭＨｚ程度であり、高速動作が要求される。そのため、ドライバを構成するトランジスタのチャネル長などはミクロンルールで設定することが好適である。なおチャネル長方向とは、チャネル形成領域において、電流が流れる方向、換言すると電荷が移動する方向と一致する。

ドライバＩＣの実装方法は、特に限定されるものではなく、公知のＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ方法を用いることができる。

ドライバＩＣの厚さは、対向基板と同じ厚さとすることで、両者の間の高さはほぼ同じものとなり、表示装置全体としての薄型化に寄与する。また、それぞれの基板を同じ材質のもので作製することにより、この表示装置に温度変化が生じても熱応力が発生することなく、ＴＦＴで作製された回路の特性を損なうことはない。その他にも、本実施の形態で示すようにＩＣチップよりも長尺のドライバＩＣで駆動回路を実装することにより、１つの画素領域に対して、実装されるドライバＩＣの個数を減らすことができる。

以上のようにして、発光（ＥＬ）表示パネルに駆動回路を組み入れることができる。

本実施の形態は、実施の形態１乃至１０とそれぞれ組み合わせて用いることが可能である。

（実施の形態１３）
本実施の形態では、上記実施の形態において、ゲート電極層とソース電極層及びドレイン電極層との端部の位置関係、即ちゲート電極層の幅とチャネル長の大きさの関係について、図２６を用いて説明する。

図２６（Ａ）は基板５４０上に形成された、ゲート電極層５４１、ゲート絶縁層５４２ａ、ゲート絶縁層５４２ｂ、半導体層５４３、一導電型を有する半導体層５４４ａ、一導電型を有する半導体層５４４ｂ、ソース電極層又はドレイン電極層５４５ａ、ソース電極層又はドレイン電極層５４５ｂからなる薄膜トランジスタである。

図２６（Ａ）は、ゲート電極層５４１上をソース電極層及びドレイン電極層５４５ａ、ソース電極層及びドレイン電極層５４５ｂの端部がｃ１だけ重なっている。ここでは、ソース電極層及びドレイン電極層５４５ａ、ソース電極層及びドレイン電極層５４５ｂとが重なっている領域をオーバーラップ領域と呼ぶ。即ち、ゲート電極層の幅ｂ１がチャネル長ａ１よりも大きい。オーバーラップ領域の幅ｃ１は、（ｂ１-ａ１）／２で表される。このようなオーバーラップ領域を有するｎチャネルＴＦＴは、ソース電極層及びドレイン電極層と、半導体領域との間に、ｎ+領域とｎ-領域とを有することが好ましい。この構造により、電界の緩和効果が大きくなり、ホットキャリア耐性を高めることが可能となる。

図２６（Ｂ）は基板５５０上に形成された、ゲート電極層５５１、ゲート絶縁層５５２ａ、ゲート絶縁層５５２ｂ、半導体層５５３、一導電型を有する半導体層５５４ａ、一導電型を有する半導体層５５４ｂ、ソース電極層又はドレイン電極層５５５ａ、ソース電極層又はドレイン電極層５５５ｂからなる薄膜トランジスタである。

図２６（Ｂ）は、ゲート電極層５５１の端部と、ソース電極層及びドレイン電極層５５５ａ、ソース電極層及びドレイン電極層５５５ｂの端部が一致している。即ち、ゲート電極層の幅ｂ２とチャネル長ａ２とが等しい。

図２６（Ｃ）は基板５６０上に形成された、ゲート電極層５６１、ゲート絶縁層５６２ａ、ゲート絶縁層５６２ｂ、半導体層５６３、一導電型を有する半導体層５６４ａ、一導電型を有する半導体層５６４ｂ、ソース電極層又はドレイン電極層５６５ａ、ソース電極層又はドレイン電極層５６５ｂからなる薄膜トランジスタである。

図２６（Ｃ）は、ゲート電極層５６１とソース電極層及びドレイン電極層５６５ａ、ソース電極層及びドレイン電極層５６５ａの端部とがｃ３だけ離れている。ここでは、ここでは、ゲート電極層５６１と、ソース電極層及びドレイン電極層５６５ａ、ソース電極層及びドレイン電極層５６５ａとが離れている領域をオフセット領域と呼ぶ。即ち、ゲート電極層の幅ｂ３がチャネル長ａ３よりも小さい。オフセット領域の幅ｃ３は、（ａ３-ｂ３）／２で表される。このような構造のＴＦＴは、オフ電流を低減することができるため、該ＴＦＴを表示装置のスイッチング素子として用いた場合、コントラストを向上させることができる。

さらには、半導体領域が複数のゲート電極を覆ういわゆるマルチゲート構造のＴＦＴとしても良い。この様な構造のＴＦＴも、オフ電流を低減することができる。

なお、本実施の形態では、実施の形態１で示したように、ゲート絶縁膜を３層構造としている。

本実施の形態は、実施の形態１乃至１２とそれぞれ組み合わせて用いることが可能である。

（実施の形態１４）
上記実施の形態において、チャネル形成領域表面に対して垂直な端部を有するソース電極層及びドレイン電極層を示したが、この構造に限定されない。本実施の形態では、一導電型を有する半導体層の形状が異なる例を図２５を用いて説明する。

図２５は基板５２０上に形成された、ゲート電極層５２１、ゲート絶縁層５２２ａ、ゲート絶縁層５２２ｂ、半導体層５２３、一導電型を有する半導体層５２４ａ、一導電型を有する半導体層５２４ｂ、ソース電極層又はドレイン電極層５２５ａ、ソース電極層又はドレイン電極層５２５ｂからなる薄膜トランジスタである。

図２５に示すように、一導電型を有する半導体層５２４ａ、及び一導電型を有する半導体層５２４ｂは、チャネル形成領域表面に対して９０度より大きく、１８０度未満、好ましくは９５〜１４０度、さらに好ましくは１３５度〜１４０度を有する端部であってもよい。また、ソース電極層とチャネル形成領域表面との角度をθ１、ドレイン電極層とチャネル形成領域表面との角度をθ２とすると、θ１とθ２が等しくてもよい。また、異なっていてもよい。このような形状のソース電極及びドレイン電極は、ドライエッチング法により形成することが可能である。

本実施の形態は、実施の形態１乃至１３とそれぞれ組み合わせて用いることが可能である。

（実施の形態１５）
本実施の形態では、上記実施の形態に適応可能な半導体膜の結晶化工程を図２４を用いて説明する。図２４（Ｂ）は、図２４（Ａ）の上面図である。また、図２４（Ｄ）は、図２４（Ｃ）の上面図である。

図２４において、基板５００上に、ゲート電極層５０１、ゲート絶縁膜５０２ａ、ゲート絶縁膜５０２ｂが形成され、次に、金属膜を形成後、フォトリソ工程を用いて金属膜をパターニングして選択的に金属層５０３形成した後、非晶質半導体膜５０４が形成されている。半導体膜５０４上に不純物を含む半導体膜５０５を形成する（図２４（Ａ））。本実施例では、不純物を含む半導体膜５０５には、ｎ型を付与する不純物元素（本実施の形態ではリンを用いる）が含まれている。なお、本実施の形態では、実施の形態１で示したように、ゲート絶縁膜を３層構造としている。

次に、加熱処理により、非晶質半導体膜５０４の結晶化とゲッタリングを同時に行なう。非晶質半導体膜を加熱すると、図２４（Ｃ）及び図２４（Ｄ）の矢印で示すように、金属層５０３と半導体膜との接触部分から、基板の表面に平行な方向へ結晶成長が発生し、結晶性半導体膜５０６が形成する。また、不純物を含む半導体膜５０５は、金属元素を有した不純物を含む半導体膜５０７が形成される。なお、金属層５０３から、かなり離れた部分では結晶化は行われず、非晶質部分が残存する。

このように、基板に平行な方向への結晶成長を横成長またはラテラル成長と称する。横成長により大粒径の結晶粒を形成することができるため、より高い移動度を有する薄膜トランジスタを形成することができる。

本実施の形態は、実施の形態１乃至１４とそれぞれ組み合わせて用いることが可能である。

（実施の形態１６）
本発明の半導体装置に具備される保護回路の一例について説明する。

図２９で示すように、外部回路と内部回路の間に保護回路２７１３を形成することができる。保護回路は、ＴＦＴ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成されるものであり、以下にはいくつかの保護回路の構成とその動作について説明する。まず、外部回路と内部回路の間に配置される保護回路であって、１つの入力端子に対応した保護回路の等価回路図の構成について、図４１を用いて説明する。図４１（Ａ）に示す保護回路は、ｐチャネル型薄膜トランジスタ７２２０、７２３０、容量素子７２１０、７２４０、抵抗素子７２５０を有する。抵抗素子７２５０は２端子の抵抗であり、一端には入力電圧Ｖｉｎ（以下、Ｖｉｎと表記）が、他端には低電位電圧ＶＳＳ（以下、ＶＳＳと表記）が与えられる。

図４１（Ｂ）に示す保護回路は、ｐチャネル型薄膜トランジスタ７２２０、７２３０を、整流性を有するダイオード７２６０、７２７０で代用した等価回路図である。図４１（Ｃ）に示す保護回路は、ｐチャネル型薄膜トランジスタ７２２０、７２３０を、ＴＦＴ７３５０、７３６０、７３７０、７３８０で代用した等価回路図である。また、上記とは別の構成の保護回路として、図４１（Ｄ）に示す保護回路は、抵抗７２８０、７２９０と、ｎチャネル型薄膜トランジスタ７３００を有する。図４１（Ｅ）に示す保護回路は、抵抗７２８０、７２９０、ｐチャネル型薄膜トランジスタ７３１０及びｎチャネル型薄膜トランジスタ７３２０を有する。保護回路を設けることで電位の急激な変動を防いで、素子の破壊又は損傷を防ぐことができ、信頼性が向上する。なお、上記保護回路を構成する素子は、耐圧に優れた非晶質半導体により構成することが好ましい。本実施の形態は 、上記の実施の形態と自由に組み合わせることが可能である。

本実施の形態は、実施の形態１乃至１５とそれぞれ組み合わせて用いることが可能である。

（実施の形態１７）
本発明を適用して薄膜トランジスタを形成し、該薄膜トランジスタを用いて表示装置を形成することができるが、発光素子を用いて、なおかつ、該発光素子を駆動するトランジスタとしてＮ型トランジスタを用いた場合、該発光素子から発せられる光は、下面放射、上面放射、両面放射のいずれかを行う。ここでは、いずれの場合に応じた発光素子の積層構造について、図４5を用いて説明する。

また、本実施の形態では、本発明を適用したチャネルエッチ型の薄膜トランジスタ６７１、６８１及び６９１を用いる。本実施の形態では、半導体層として結晶性の構造を有する珪素膜を用い、一導電型の半導体層としてＮ型の半導体層を用いる。Ｎ型半導体層を形成するかわりに、ＰＨ₃ガスによるプラズマ処理を行うことによって、半導体層に導電型を付与してもよい。半導体層は本実施の形態に限定されず、一導電型の半導体層を形成せず、結晶性半導体層に不純物を導入（添加）して一導電型を有する不純物領域を形成してもよい。

また、薄膜トランジスタはチャネル保護層を有するチャネル保護型の薄膜トランジスタでもよく、スピンコート法、ディップ法やスリッドコータ法等を用いてポリイミド又はポリビニルアルコール等を全面に塗布した後、フォトリソ工程を用いてパターンを形成しチャネル保護層を形成する。チャネル保護層としては、無機材料（酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素など）、感光性または非感光性の有機材料（有機樹脂材料）（ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト、ベンゾシクロブテンなど）、低誘電率であるＬｏｗ ｋ材料などの一種、もしくは複数種からなる膜、またはこれらの膜の積層などを用いることができる。また、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、もしくは置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有する材料を用いてもよい。作製法としては、プラズマＣＶＤ法や熱ＣＶＤ法などの気相成長法やスパッタリング法を用いることができる。塗布法で得られるＴＯＦ膜やＳＯＧ膜なども用いることができる。

まず、基板６８０側に放射する場合、つまり下面放射を行う場合について、図４5（Ａ）を用いて説明する。この場合、薄膜トランジスタ６８１に電気的に接続するように、ソース電極層又はドレイン電極層に接続する配線層６８２に接して、第１の電極層６８４、電界発光層６８５、第２の電極層６８６が順に積層される。光が透過する基板６８０は透光性を有する必要がある。次に、基板６９０と反対側に放射する場合、つまり上面放射を行う場合について、図４５（Ｂ）を用いて説明する。薄膜トランジスタ６９１は、前述した薄膜トランジスタの同様に形成することができる。

薄膜トランジスタ６９１に電気的に接続するソース電極層又はドレイン電極層に接続する配線層６９２が第１の電極層６８４と接し、電気的に接続する。薄膜トランジスタ６９１のゲート電極層は積層構造となっており、同工程同材料で形成される第１の電極層も第１の電極層６９３ａ、第１の電極層６９３ｂの積層構造となっている。第１の電極層６９３ａは反射性を有する金属層であり、発光素子から放射される光を矢印の上面に反射する。よって、第１の電極層６９３ｂにおいて光が透過しても、該光は第１の電極層６９３ａにおいて反射され、基板６９０と反対側に放射する。もちろん第１の電極層は反射性を有する金属層の単層構造でもよい。第１の電極層６９３ａ、第１の電極層６９３ｂ、電界発光層６９４、第２の電極層６９５が順に積層される。最後に、光が基板６７０側とその反対側の両側に放射する場合、つまり両面放射を行う場合について、図４５（Ｃ）を用いて説明する。薄膜トランジスタ６７１は、薄膜トランジスタ６８１と同様のチャネルエッチ型の薄膜トランジスタであり。薄膜トランジスタ６８１と同様に形成することができる。薄膜トランジスタ６７１に電気的に接続するソース電極層又はドレイン電極層と接続する配線層６７５に第１の電極層６７２が電気的に接続している。第１の電極層６７２、電界発光層６７３、第２の電極層６７４が順に積層される。このとき、第１の電極層６７２と第２の電極層６７４のどちらも透光性を有する材料、又は光を透過できる厚さで形成すると、両面放射が実現する。この場合、光が透過する絶縁層や基板６７０も透光性を有する必要がある。

本実施の形態において適用できる発光素子の形態を図４４に示す。発光素子は、電界発光層８６０を第１の電極層８７０と第２の電極層８５０で挟んだ構成になっている。第１の電極層及び第２の電極層は仕事関数を考慮して材料を選択する必要があり、そして第１の電極層及び第２の電極層は、画素構成によりいずれも陽極、又は陰極となりうる。本実施の形態では、駆動用ＴＦＴの極性がＮチャネル型であるため、第１の電極層を陰極、第２の電極層を陽極とすると好ましい。また駆動用ＴＦＴの極性がｐチャネル型である場合、第１の電極層を陽極、第２の電極層を陰極とするとよい。

図４４（Ａ）及び（Ｂ）は、第１の電極層８７０が陽極であり、第２の電極層８５０が陰極である場合であり、電界発光層８６０は、第１の電極層８７０側から、ＨＩＬ（ホール注入層）／ＨＴＬ（ホール輸送層）８０４、ＥＭＬ（発光層）８０３、ＥＴＬ（電子輸送層）／ＥＩＬ（電子注入層）８０２、第２の電極層８５０の順に積層するのが好ましい。図４４（Ａ）は第１の電極層８７０から光を放射する構成であり、第１の電極層８７０は透光性を有する酸化物導電性材料からなる電極層８０５で構成し、第２の電極層は電界発光層８６０側から、ＬｉＦやＭｇＡｇなどアルカリ金属又はアルカリ土類金属を含む電極層８０１とアルミニウムなどの金属材料で形成する電極層８００より構成されている。図４４（Ｂ）は第２の電極層８５０から光を放射する構成であり、第１の電極層は、アルミニウム、チタンなどの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料で形成する電極層８０７と、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成する第２の電極層８０６より構成されている。第２の電極層は、第２の電極層は電界発光層８６０側から、ＬｉＦやＭｇＡｇなどアルカリ金属又はアルカリ土類金属を含む電極層８０１とアルミニウムなどの金属材料で形成する電極層８００より構成されているがいずれの層も１００ｎｍ以下の厚さとして光を透過可能な状態としておくことで、第２の電極層８５０から光を放射することが可能となる。

図４４（Ｃ）及び（Ｄ）は、第１の電極層８７０が陰極であり、第２の電極層８５０が陽極である場合であり、電界発光層８６０は、陰極側からＥＩＬ（電子注入層）／ＥＴＬ（電子輸送層）８０２、ＥＭＬ（発光層）８０３、ＨＴＬ（ホール輸送層）／ＨＩＬ（ホール注入層）８０４、陽極である第２の電極層８５０の順に積層するのが好ましい。図４４（Ｃ）は第１の電極層８７０から光を放射する構成であり、第１の電極層８７０は電界発光層８６０側から、ＬｉＦやＭｇＡｇなどアルカリ金属又はアルカリ土類金属を含む電極層８０１とアルミニウムなどの金属材料で形成する電極層８００より構成されているがいずれの層も１００ｎｍ以下の厚さとして光を透過可能な状態としておくことで、第１の電極層８７０から光を放射することが可能となる。第２の電極層は、電界発光層８６０側から、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成する第２の電極層８０６、アルミニウム、チタンなどの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料で形成する電極層８０７より構成されている。図４４（Ｄ）は第２の電極層８５０から光を放射する構成であり、第１の電極層８７０は電界発光層８６０側から、ＬｉＦやＭｇＡｇなどアルカリ金属又はアルカリ土類金属を含む電極層８０１とアルミニウムなどの金属材料で形成する電極層８００より構成されており、膜厚は電界発光層８６０で発光した光を反射可能な程度に厚く形成している。第２の電極層８５０は、透光性を有する酸化物導電性材料からなる電極層８０５で構成されている。なお電界発光層は、積層構造以外に単層構造、又は混合構造をとることがでる。

また、電界発光層として、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の発光を示す材料を、それぞれ蒸着マスクを用いた蒸着法等によって選択的に形成する。赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の発光を示す材料はカラーフィルタ同様、液滴吐出法により形成することもでき（低分子または高分子材料など）、この場合マスクを用いずとも、ＲＧＢの塗り分けを行うことができるため好ましい。

また上面放射型の場合で、第２の電極層に透光性を有するＩＴＯやＩＴＳＯを用いる場合、ベンゾオキサゾール誘導体（ＢｚＯＳ）にＬｉを添加したＢｚＯＳ−Ｌｉなどを用いることができる。また例えばＥＭＬは、Ｒ、Ｇ、Ｂのそれぞれの発光色に対応したドーパント（Ｒの場合ＤＣＭ等、Ｇの場合ＤＭＱＤ等）をドープしたＡｌｑ₃を用いればよい。

なお、電界発光層は上記材料に限定されない。例えば、ＣｕＰｃやＰＥＤＯＴの代わりに酸化モリブデン（ＭｏＯｘ：ｘ＝２〜３）等の酸化物とα−ＮＰＤやルブレンを共蒸着して形成し、ホール注入性を向上させることもできる。また電界発光層の材料は、有機材料（低分子又は高分子を含む）、又は有機材料と無機材料の複合材料として用いることができる。以下発光素子を形成する材料について詳細に述べる。

電荷注入輸送物質のうち、特に電子輸送性の高い物質としては、例えばトリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ₃）、トリス（５−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ₃）、ビス（１０−ヒドロキシベンゾ［h］−キノリナト）ベリリウム（略称：ＢｅＢｑ₂）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）など、キノリン骨格またはベンゾキノリン骨格を有する金属錯体等が挙げられる。また正孔輸送性の高い物質としては、例えば４，４'−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４'−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４'，４''−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４'，４''−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物が挙げられる。

また、電荷注入輸送物質のうち、特に電子注入性の高い物質としては、フッ化リチウム（ＬｉＦ）、フッ化セシウム（ＣｓＦ）、フッ化カルシウム（ＣａＦ₂）等のようなアルカリ金属又はアルカリ土類金属の化合物が挙げられる。また、この他、Ａｌｑ₃のような電子輸送性の高い物質とマグネシウム（Ｍｇ）のようなアルカリ土類金属との混合物であってもよい。

電荷注入輸送物質のうち、正孔注入性の高い物質としては、例えば、モリブデン酸化物（ＭｏＯｘ）やバナジウム酸化物（ＶＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、タングステン酸化物（ＷＯｘ）、マンガン酸化物（ＭｎＯｘ）等の金属酸化物が挙げられる。また、この他、フタロシアニン（略称：Ｈ₂Ｐｃ）や銅フタロシアニン（ＣｕＰＣ）等のフタロシアニン系の化合物が挙げられる。

発光層は、発光波長帯の異なる発光層を画素毎に形成して、カラー表示を行う構成としても良い。典型的には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を形成する。この場合にも、画素の光放射側にその発光波長帯の光を透過するフィルターを設けた構成とすることで、色純度の向上や、画素部の鏡面化（映り込み）の防止を図ることができる。フィルターを設けることで、従来必要であるとされていた円偏光版などを省略することが可能となり、発光層から放射される光の損失を無くすことができる。さらに、斜方から画素部（表示画面）を見た場合に起こる色調の変化を低減することができる。

発光材料には様々な材料がある。低分子系有機発光材料では、４−ジシアノメチレン−２−メチル−６−(１,１,７,７−テトラメチルジュロリジル−９−エニル) −４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔ−ブチル−６−(１,１,７,７−テトラメチルジュロリジル−９-エニル) −４Ｈ−ピラン（略称：ＤＰＡ）、ペリフランテン、２,５−ジシアノ−１,４−ビス(１０−メトキシ−１,１,７,７−テトラメチルジュロリジル−９−エニル)ベンゼン、Ｎ,Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス(８−キノリノラト)アルミニウム（略称：Ａｌｑ₃）、９,９’−ビアントリル、９,１０−ジフェニルアントラセン（略称：ＤＰＡ）や９,１０−ビス(２−ナフチル)アントラセン（略称：ＤＮＡ）等を用いることができる。また、この他の物質でもよい。

一方、高分子系有機発光材料は低分子系に比べて物理的強度が高く、素子の耐久性が高い。また塗布により成膜することが可能であるので、素子の作製が比較的容易である。高分子系有機発光材料を用いた発光素子の構造は、低分子系有機発光材料を用いたときと基本的には同じであり、陰極／有機発光層／陽極となる。しかし、高分子系有機発光材料を用いた発光層を形成する際には、低分子系有機発光材料を用いたときのような積層構造を形成させることは難しく、多くの場合２層構造となる。具体的には、陰極／発光層／正孔輸送層／陽極という構造である。

発光色は、発光層を形成する材料で決まるため、これらを選択することで所望の発光を示す発光素子を形成することができる。発光層の形成に用いることができる高分子系の電界発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。

ポリパラフェニレンビニレン系には、ポリ（パラフェニレンビニレン） [ＰＰＶ] の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレンビニレン） [ＲＯ−ＰＰＶ]、ポリ（２−（２'−エチル−ヘキソキシ）−５−メトキシ−１，４−フェニレンビニレン）[ＭＥＨ−ＰＰＶ]、ポリ（２−（ジアルコキシフェニル）−１,４−フェニレンビニレン）[ＲＯＰｈ−ＰＰＶ]等が挙げられる。ポリパラフェニレン系には、ポリパラフェニレン［ＰＰＰ］の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレン）[ＲＯ−ＰＰＰ]、ポリ（２，５−ジヘキソキシ−１，４−フェニレン）等が挙げられる。ポリチオフェン系には、ポリチオフェン［ＰＴ］の誘導体、ポリ（３−アルキルチオフェン）［ＰＡＴ］、ポリ（３−ヘキシルチオフェン）［ＰＨＴ］、ポリ（３−シクロヘキシルチオフェン）［ＰＣＨＴ］、ポリ（３−シクロヘキシル−４−メチルチオフェン）［ＰＣＨＭＴ］、ポリ（３，４−ジシクロヘキシルチオフェン）［ＰＤＣＨＴ］、ポリ［３−（４−オクチルフェニル）−チオフェン］［ＰＯＰＴ］、ポリ［３−（４−オクチルフェニル）−２，２ビチオフェン］［ＰＴＯＰＴ］等が挙げられる。ポリフルオレン系には、ポリフルオレン［ＰＦ］の誘導体、ポリ（９，９−ジアルキルフルオレン）［ＰＤＡＦ］、ポリ（９，９−ジオクチルフルオレン）［ＰＤＯＦ］等が挙げられる。

なお、正孔輸送性の高分子系有機発光材料を、陽極と発光性の高分子系有機発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアクセプター材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶媒には不溶であるため、上述した発光性の有機発光材料との積層が可能である。正孔輸送性の高分子系有機発光材料としては、ＰＥＤＯＴとアクセプター材料としてのショウノウスルホン酸（ＣＳＡ）の混合物、ポリアニリン［ＰＡＮＩ］とアクセプター材料としてのポリスチレンスルホン酸［ＰＳＳ］の混合物等が挙げられる。

また、発光層は単色又は白色の発光を呈する構成とすることができる。白色発光材料を用いる場合には、画素の光放射側に特定の波長の光を透過するフィルター（着色層）を設けた構成としてカラー表示を可能にすることができる。

白色に発光する発光層を形成するには、例えば、Ａｌｑ₃、部分的に赤色発光色素であるナイルレッドをドープしたＡｌｑ₃、Ａｌｑ₃、ｐ−ＥｔＴＡＺ、ＴＰＤ（芳香族ジアミン）を蒸着法により順次積層することで白色を得ることができる。また、スピンコートを用いた塗布法によりＥＬを形成する場合には、塗布した後、真空加熱で焼成することが好ましい。例えば、正孔注入層として作用するポリ（エチレンジオキシチオフェン）／ポリ（スチレンスルホン酸）水溶液（ＰＥＤＯＴ／ＰＳＳ）を全面に塗布、焼成し、その後、発光層として作用する発光中心色素（１，１，４，４−テトラフェニル−１，３−ブタジエン（ＴＰＢ）、４−ジシアノメチレン−２−メチル−６−（ｐ−ジメチルアミノ−スチリル）−４Ｈ−ピラン（ＤＣＭ１）、ナイルレッド、クマリン６など）ドープしたポリビニルカルバゾール（ＰＶＫ）溶液を全面に塗布、焼成すればよい。

発光層は単層で形成することもでき、ホール輸送性のポリビニルカルバゾール（ＰＶＫ）に電子輸送性の１，３，４−オキサジアゾール誘導体（ＰＢＤ）を分散させてもよい。また、３０wt%のＰＢＤを電子輸送剤として分散し、４種類の色素（ＴＰＢ、クマリン６、ＤＣＭ１、ナイルレッド）を適当量分散することで白色発光が得られる。ここで示した白色発光が得られる発光素子の他にも、発光層の材料を適宜選択することによって、赤色発光、緑色発光、または青色発光が得られる発光素子を作製することができる。

なお、正孔輸送性の高分子系有機発光材料を、陽極と発光性の高分子系有機発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアクセプター材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶媒には不溶であるため、上述した発光性の有機発光材料との積層が可能である。正孔輸送性の高分子系有機発光材料としては、ＰＥＤＯＴとアクセプター材料としてのショウノウスルホン酸（ＣＳＡ）の混合物、ポリアニリン［ＰＡＮＩ］とアクセプター材料としてのポリスチレンスルホン酸［ＰＳＳ］の混合物等が挙げられる。

さらに、発光層は、一重項励起発光材料の他、金属錯体などを含む三重項励起材料を用いても良い。例えば、赤色の発光性の画素、緑色の発光性の画素及び青色の発光性の画素のうち、輝度半減時間が比較的短い赤色の発光性の画素を三重項励起発光材料で形成し、他を一重項励起発光材料で形成する。三重項励起発光材料は発光効率が良いので、同じ輝度を得るのに消費電力が少なくて済むという特徴がある。すなわち、赤色画素に適用した場合、発光素子に流す電流量が少なくて済むので、信頼性を向上させることができる。低消費電力化として、赤色の発光性の画素と緑色の発光性の画素とを三重項励起発光材料で形成し、青色の発光性の画素を一重項励起発光材料で形成しても良い。人間の視感度が高い緑色の発光素子も三重項励起発光材料で形成することで、より低消費電力化を図ることができる。

三重項励起発光材料の一例としては、金属錯体をドーパントとして用いたものがあり、第三遷移系列元素である白金を中心金属とする金属錯体、イリジウムを中心金属とする金属錯体などが知られている。三重項励起発光材料としては、これらの化合物に限られることはなく、上記構造を有し、且つ中心金属に周期表の８〜１０属に属する元素を有する化合物を用いることも可能である。

以上に掲げる発光層を形成する物質は一例であり、正孔注入輸送層、正孔輸送層、電子注入輸送層、電子輸送層、発光層、電子ブロック層、正孔ブロック層などの機能性の各層を適宜積層することで発光素子を形成することができる。また、これらの各層を合わせた混合層又は混合接合を形成しても良い。発光層の層構造は変化しうるものであり、特定の電子注入領域や発光領域を備えていない代わりに、もっぱらこの目的用の電極層を備えたり、発光性の材料を分散させて備えたりする変形は、本発明の趣旨を逸脱しない範囲において許容されうるものである。

上記のような材料で形成した発光素子は、順方向にバイアスすることで発光する。発光素子を用いて形成する表示装置の画素は、単純マトリクス方式、若しくは実施例２で示すようなアクティブマトリクス方式で駆動することができる。いずれにしても、個々の画素は、ある特定のタイミングで順方向バイアスを印加して発光させることとなるが、ある一定期間は非発光状態となっている。この非発光時間に逆方向のバイアスを印加することで発光素子の信頼性を向上させることができる。発光素子では、一定駆動条件下で発光強度が低下する劣化や、画素内で非発光領域が拡大して見かけ上輝度が低下する劣化モードがあるが、順方向及び逆方向にバイアスを印加する交流的な駆動を行うことで、劣化の進行を遅くすることができ、発光装置の信頼性を向上させることができる。また、デジタル駆動、アナログ駆動どちらでも適用可能である。

よって、図４５には図示していないが、基板６８０の封止基板にカラーフィルタ（着色層）を形成してもよい。カラーフィルタ（着色層）は液滴吐出法によって形成することができ、その場合、前述の下地前処理として光照射処理などを適用することができる。本発明を用いると、所望なパターンに制御性よくカラーフィルタ（着色層）を形成することができる。カラーフィルタ（着色層）を用いると、高精細な表示を行うこともできる。カラーフィルタ（着色層）により、各ＲＧＢの発光スペクトルにおいてブロードなピークを鋭くなるように補正できるからである。

以上、各ＲＧＢの発光を示す材料を形成する場合を説明したが、単色の発光を示す材料を形成し、カラーフィルターや色変換層を組み合わせることによりフルカラー表示を行うことができる。カラーフィルタ（着色層）や色変換層は、例えば第２の基板（封止基板）に形成し、基板へ張り合わせればよい。また上述したように、単色の発光を示す材料、カラーフィルタ（着色層）、及び色変換層のいずれも液滴吐出法により形成することができる。

もちろん単色発光の表示を行ってもよい。例えば、単色発光を用いてエリアカラータイプの表示装置を形成してもよい。エリアカラータイプは、パッシブマトリクス型の表示部が適しており、主に文字や記号を表示することができる。

上記構成において、陰極としては、仕事関数が小さい材料を用いることが可能で、例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。電界発光層は、単層型、積層型、また層の界面がない混合型のいずれでもよい。またシングレット材料、トリプレット材料、又はそれらを組み合わせた材料や、有機化合物又は無機化合物を含む電荷注入輸送物質及び発光材料で形成し、その分子数から低分子系有機化合物、中分子系有機化合物（昇華性を有さず、且つ分子数が２０以下、又は連鎖する分子の長さが１０μm以下の有機化合物を指していう）、高分子系有機化合物から選ばれた一種又は複数種の層を含み、電子注入輸送性又は正孔注入輸送性の無機化合物と組み合わせてもよい。第１の電極層６８４、第１の電極層６９３ａ、第１の電極層６７２は光を透過する透明導電膜を用いて形成し、例えばＩＴＯ、ＩＴＳＯの他、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いる。なお、第１の電極層６８４、第１の電極層６９３ａ、第１の電極層６９３ｂ、第１の電極層６７２形成前に、酸素雰囲気中でのプラズマ処理や真空雰囲気下での加熱処理を行うとよい。隔壁（土手ともいう）は、珪素を含む材料、有機材料及び化合物材料を用いて形成する。また、多孔質膜を用いても良い。但し、アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成すると、その側面は曲率半径が連続的に変化する形状となり、上層の薄膜が段切れせずに形成されるため好ましい。本実施の形態は、実施の形態１乃至１６とそれぞれ組み合わせて用いることが可能である。
（実施の形態１８）
本実施の形態で示す表示パネルの画素の構成について、図４６に示す等価回路図を参照して説明する。

図４６（Ａ）に示す画素は、列方向に信号線７１０及び電源線７１１、電源線７１２、電源線７１３、行方向に走査線７１４が配置される。また、ＴＦＴ７０１は、スイッチング用ＴＦＴ、ＴＦＴ７０３は駆動用ＴＦＴ、ＴＦＴ７０４は電流制御用ＴＦＴであり、他に容量素子７０２及び発光素子７０５を有する。

図４６（Ｃ）に示す画素は、ＴＦＴ７０３のゲート電極が、行方向に配置された電源線７１５に接続される点が異なっており、それ以外は図４６（Ａ）に示す画素と同じ構成である。つまり、図４６（Ａ）（Ｃ）に示す両画素は、同じ等価回路図を示す。しかしながら、行方向に電源線７１２が配置される場合（図４６（Ａ））と、列方向に電源線７１５が配置される場合（図４６（Ｃ））では、各電源線は異なるレイヤーの導電体層で形成される。ここでは、ＴＦＴ７０３のゲート電極が接続される配線に注目し、これらを作製するレイヤーが異なることを表すために、図４６（Ａ）（Ｃ）として分けて記載する。

図４６（Ａ）（Ｃ）に示す画素の特徴として、画素内にＴＦＴ７０３、ＴＦＴ７０４が直列に接続されており、ＴＦＴ７０３のチャネル長Ｌ₃、チャネル幅Ｗ₃、ＴＦＴ７０４のチャネル長Ｌ₄、チャネル幅Ｗ₄は、Ｌ₃／Ｗ₃：Ｌ₄／Ｗ₄＝５〜６０００：１を満たすように設定される点が挙げられる。６０００：１を満たす場合の一例としては、Ｌ₃が５００μｍ、Ｗ₃が３μｍ、Ｌ₄が３μｍ、Ｗ₄が１００μｍの場合がある。また本発明を用いると、微細なパターニングができるので、このようなチャネル幅が短い微細な配線も、ショート等の不良が生じることなく安定的に形成することができる。よって、図４７（Ａ）（Ｃ）のような画素を十分機能させるのに必要な電気特性を有するＴＦＴを形成でき、表示能力の優れた信頼性の高い表示パネルを作製することが可能となる。

なお、ＴＦＴ７０３は、飽和領域で動作し発光素子７０５に流れる電流値を制御する役目を有し、ＴＦＴ７０４は線形領域で動作し発光素子７０５に対する電流の供給を制御する役目を有する。両ＴＦＴは同じ導電型を有していると作製工程上好ましい。またＴＦＴ７０３には、エンハンスメント型だけでなく、ディプリーション型のＴＦＴを用いてもよい。上記構成を有する本発明は、ＴＦＴ７０４が線形領域で動作するために、ＴＦＴ７０４のＶ_GSの僅かな変動は発光素子７０５の電流値に影響を及ぼさない。つまり、発光素子７０５の電流値は、飽和領域で動作するＴＦＴ７０３により決定される。上記構成を有する本発明は、ＴＦＴの特性バラツキに起因した発光素子の輝度ムラを改善して画質を向上させた表示装置を提供することができる。

図４６（Ａ）〜（Ｄ）に示す画素において、ＴＦＴ７０１は、画素に対するビデオ信号の入力を制御するものであり、ＴＦＴ７０１がオンして、画素内にビデオ信号が入力されると、容量素子７０２にそのビデオ信号が保持される。なお図４６（Ａ）（Ｃ）には、容量素子７０２を設けた構成を示したが、本発明はこれに限定されず、ビデオ信号を保持する容量がゲート容量などでまかなうことが可能な場合には、明示的に容量素子７０２を設けなくてもよい。

発光素子７０５は、２つの電極間に電界発光層が挟まれた構造を有し、順バイアス方向の電圧が印加されるように、画素電極と対向電極の間（陽極と陰極の間）に電位差が設けられる。電界発光層は有機材料や無機材料等の広汎に渡る材料により構成され、この電界発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と、三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。

図４６（Ｂ）に示す画素は、ＴＦＴ７０６と走査線７１６を追加している以外は、図４６（Ａ）に示す画素構成と同じである。同様に、図４６（Ｄ）に示す画素は、ＴＦＴ７０６と走査線７１６を追加している以外は、図４６（Ｃ）に示す画素構成と同じである。

ＴＦＴ７０６は、新たに配置された走査線７１６によりオン又はオフが制御される。ＴＦＴ７０６がオンになると、容量素子７０２に保持された電荷は放電し、ＴＦＴ７０６がオフする。つまり、ＴＦＴ７０６の配置により、強制的に発光素子７０５に電流が流れない状態を作ることができる。従って、図４６（Ｂ）（Ｄ）の構成は、全ての画素に対する信号の書き込みを待つことなく、書き込み期間の開始と同時又は直後に点灯期間を開始することができるため、デューティ比を向上することが可能となる。

図４６（Ｅ）に示す画素は、列方向に信号線７５０、電源線７５１、電源線７５２、行方向に走査線７５３が配置される。また、ＴＦＴ７４１はスイッチング用ＴＦＴ、ＴＦＴ７４３は駆動用ＴＦＴであり、他に容量素子７４２及び発光素子７４４を有する。図４６（Ｆ）に示す画素は、ＴＦＴ７４５と走査線７５４を追加している以外は、図４６（Ｅ）に示す画素構成と同じである。なお、図４６（Ｆ）の構成も、ＴＦＴ７４５の配置により、デューティ比を向上することが可能となる。

以上のように、本発明を用いると、配線等のパターンを形成不良を生じることなくっ精密に安定して形成することが出来るので、ＴＦＴに高い電気的特性や信頼性をも付与することができ、使用目的に合わせて画素の表示能力を向上するための応用技術にも十分対応できる。

本実施の形態は、実施の形態１乃至１７とそれぞれ組み合わせて用いることが可能である。

（実施の形態１９）
図２２は、本発明を適用して作製されるＴＦＴ基板２８００を用いてＥＬ表示モジュールを構成する一例を示している。図２２において、ＴＦＴ基板２８００上には、画素により構成された画素部が形成されている。

図２２では、画素部の外側であって、駆動回路と画素との間に、画素に形成されたものと同様なＴＦＴ又はそのＴＦＴのゲートとソース若しくはドレインの一方とを接続してダイオードと同様に動作させた保護回路部２８０１が備えられている。駆動回路２８０９は、単結晶半導体で形成されたドライバＩＣ、ガラス基板上に多結晶半導体膜で形成されたスティックドライバＩＣ、若しくはＳＡＳで形成された駆動回路などが適用されている。

ＴＦＴ基板２８００は、液滴吐出法で形成されたスペーサ２８０６ａ、スペーサ２８０６ｂを介して封止基板２８２０と固着されている。スペーサは、基板の厚さが薄く、また画素部の面積が大型化した場合にも、２枚の基板の間隔を一定に保つために設けておくことが好ましい。ＴＦＴ２８０２、ＴＦＴ２８０３とそれぞれ接続する発光素子２８０４、発光素子２８０５上であって、ＴＦＴ基板２８００と封止基板２８２０との間にある空隙には透光性の樹脂材料を充填して固体化しても良いし、無水化した窒素若しくは不活性気体を充填させても良い。

図２２では発光素子２８０４、発光素子２８０５、発光素子２８１５を上面放射型（トップエミッション型）の構成とした場合を示し、図中に示す矢印の方向に光を放射する構成としている。各画素は、画素を赤色、緑色、青色として発光色を異ならせておくことで、多色表示を行うことができる。また、このとき封止基板２８２０側に各色に対応した着色層２８０７ａ、着色層２８０７ｂ、着色層２８０７ｃを形成しておくことで、外部に放射される発光の色純度を高めることができる。また、画素を白色発光素子として着色層２８０７ａ、着色層２８０７ｂ、着色層２８０７ｃと組み合わせても良い。

外部回路である駆動回路２８０９は、ＴＦＴ基板２８００の一端に設けられた走査線若しくは信号線接続端子と、配線基板２８１０で接続される。また、ＴＦＴ基板２８００に接して若しくは近接させて、ヒートパイプ２８１３と放熱板２８１２を設け、放熱効果を高める構成としても良い。

なお、図２２では、トップエミッションのＥＬモジュールとしたが、発光素子の構成や外部回路基板の配置を変えてボトムエミッション構造、もちろん上面、下面両方から光が放射する両面放射構造としても良い。トップエミッション型の構成の場合、隔壁となる絶縁層を着色しブラックマトリクスとして用いてもよい。この隔壁は液滴吐出法により形成することができ、ポリイミドなどの樹脂材料に、顔料系の黒色樹脂やカーボンブラック等を混合させて形成すればよく、その積層でもよい。

また、ＴＦＴ基板２８００において、画素部が形成された側にシール材や接着性の樹脂を用いて樹脂フィルムを貼り付けて封止構造を形成てもよい。本実施の形態では、ガラス基板を用いるガラス封止を示したが、樹脂による樹脂封止、プラスチックによるプラスチック封止、フィルムによるフィルム封止、など様々な封止方法を用いることができる。樹脂フィルムの表面には水蒸気の透過を防止するガスバリア膜を設けておくと良い。フィルム封止構造とすることで、さらなる薄型化及び軽量化を図ることができる。

本実施の形態は、実施の形態１乃至１８とそれぞれ組み合わせて用いることが可能である。

（実施の形態２０）
上記実施の形態により作製されるＥＬ表示パネルによって、ＥＬテレビジョン装置を完成させることができる。ＥＬ表示パネルには、図２８（Ａ）で示すような構成として画素部のみが形成されて走査線側駆動回路と信号線側駆動回路とが、図２９（Ｂ）のようなＴＡＢ方式により実装される場合と、図２９（Ａ）のようなＣＯＧ方式により実装される場合と、図２８（Ｂ）に示すようにＳＡＳでＴＦＴを形成し、画素部と走査線側駆動回路を基板上に一体形成し信号線側駆動回路を別途ドライバＩＣとして実装する場合、また図２８（Ｃ）のように画素部と信号線側駆動回路と走査線側駆動回路を基板上に一体形成する場合などがあるが、どのような形態としても良い。

その他の外部回路の構成として、映像信号の入力側では、チューナで受信した信号のうち、映像信号を増幅する映像信号増幅回路と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路などからなっている。コントロール回路は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。

チューナで受信した信号のうち、音声信号は、音声信号増幅回路に送られ、その出力は音声信号処理回路を経てスピーカに供給される。制御回路は受信局（受信周波数）や音量の制御情報を入力部から受け、チューナや音声信号処理回路に信号を送出する。

表示モジュールを、図３６（Ａ）、（Ｂ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。図２２のようなＥＬ表示モジュールを用いると、ＥＬテレビジョン装置を完成することができる。表示モジュールにより主画面２００３が形成され、その他付属設備としてスピーカ部２００９、操作スイッチなどが備えられている。このように、本発明によりテレビジョン装置を完成させることができる。

また、ＥＬ表示モジュールは、図２３に示すように、位相差板や偏光板を用いて、外部から入射する光の反射光を遮断する構成にしてもよい。図２３はトップエミッション型の構成であり、隔壁となる絶縁層３６０５を着色しブラックマトリクスとして用いている。この隔壁は液滴吐出法により形成することができ、ポリイミドなどの樹脂材料に、カーボンブラック等を混合させてもよく、その積層でもよい。本実施の形態では、顔料系の黒色樹脂を用いる。位相差板３６０３、位相差板３６０４としてはλ／４ ＼λ／２を用い、光を制御できるように設計すればよい。構成としては、TFT基板２８００＼発光素子２８０４＼封止基板（封止材）２８２０＼位相差板３６０３、位相差板３６０４（λ／４ ＼λ／２）＼偏光板３６０２となり、発光素子から放射された光は、これらを通過し偏光板側より外部に放射される。この位相差板や偏光板は光が放射される側に設置すればよく、両面放射される両面放射型の表示装置であれば両方に設置することもできる。また、偏光板の外側に反射防止膜３６０１を有していても良い。これにより、より高繊細で精密な画像を表示することができる。

筐体２００１に発光素子（ＥＬ素子）を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン装置２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部２００７が設けられていても良い。

また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。サブ画面２００８も視野角の優れたＥＬ表示用パネルで形成しても良い。本発明を用いると、このような大型基板を用いて、多くのＴＦＴや電子部品を用いても、信頼性の高いＥＬ表示装置とすることができる。

図３６（Ｂ）は例えば２０〜８０インチの大型の表示部を有するテレビジョン装置であり、筐体２０１０、表示部２０１１、操作部であるリモコン装置２０１２、スピーカー部２０１３等を含む。本発明は、表示部２０１１の作製に適用される。図３６（Ｂ）のテレビジョン装置は、壁かけ型となっており、設置するスペースを広く必要としない。

勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。

（実施の形態２１）
本発明を適用して、様々な表示装置を作製することができる。即ち、それら表示装置を表示部に組み込んだ様々な電子機器に本発明を適用できる。

その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの例を図２７に示す。

図２７（Ａ）は、ノート型パーソナルコンピュータであり、本体２１０１、筐体２１０２、表示部２１０３、キーボード２１０４、外部接続ポート２１０５、ポインティングマウス２１０６等を含む。本発明は、表示部２１０３の作製に適用される。本発明を用いると、小型化し、配線等が精密化しても、信頼性の高い高画質な画像を表示することができる。

図２７（Ｂ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２２０１、筐体２２０２、表示部Ａ２２０３、表示部Ｂ２２０４、記録媒体（ＤＶＤ等）読み込み部２２０５、操作キー２２０６、スピーカー部２２０７等を含む。表示部Ａ２２０３は主として画像情報を表示し、表示部Ｂ２２０４は主として文字情報を表示するが、本発明は、これら表示部Ａ、Ｂ２２０３、２２０４の作製に適用される。本発明を用いると、小型化し、配線等が精密化しても、信頼性の高い高画質な画像を表示することができる。

図２７（Ｃ）は携帯電話であり、本体２３０１、音声出力部２３０２、音声入力部２３０３、表示部２３０４、操作スイッチ２３０５、アンテナ２３０６等を含む。本発明により作製される表示装置を表示部２３０４に適用することで、小型化し、配線等が精密化する携帯電話であっても、信頼性の高い高画質な画像を表示できる。

図２７（Ｄ）はビデオカメラであり、本体２４０１、表示部２４０２、筐体２４０３、外部接続ポート２４０４、リモコン受信部２４０５、受像部２４０６、バッテリー２４０７、音声入力部２４０８、操作キー２４０９等を含む。本発明は、表示部２４０２に適用することができる。本発明により作製される表示装置を表示部２３０４に適用することで、小型化し、配線等が精密化するビデオカメラであっても、信頼性の高い高画質な画像を表示できる。本実施の形態は、上記の実施の形態と自由に組み合わせることができる。

（実施の形態２２）
本発明により無線チップ（無線プロセッサ、無線メモリ、無線タグともよぶ）として機能する半導体装置を形成することができる。無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図４７（Ａ）参照）、包装用容器類（包装紙やボトル等、図４７（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図４７（Ｂ）参照）、乗物類（自転車等、図４７（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札（図４７（Ｅ）、図４７（Ｆ）参照）等の物品に設けて使用することができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。

無線チップは、物品の表面に貼ったり、物品に埋め込んだりして、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。紙幣、硬貨、有価証券類、無記名債券類、証書類等に無線チップを設けることにより、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に無線チップを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。本発明より形成することが可能な無線チップは、基板上に形成した薄膜集積回路を、公知の剥離工程により剥離した後、カバー材に設けるため、小型、薄型、軽量であり、物品に実装しても、デザイン性を損なうことがない。更には、可とう性を有するため、瓶やパイプなど曲面を有するものにも用いることが可能である。

また、本発明より形成することが可能な無線チップを、物の管理や流通のシステムに応用することで、システムの高機能化を図ることができる。例えば、荷札に設けられる無線チップに記録された情報を、ベルトコンベアの脇に設けられたリーダライタで読み取ることで、流通過程及び配達先等の情報が読み出され、商品の検品や荷物の分配を簡単に行うことができる。

本発明より形成することが可能な無線チップの構造について図４８を用いて説明する。無線チップは、薄膜集積回路９３０３及びそれに接続されるアンテナ９３０４とで形成される。また、薄膜集積回路及びアンテナは、カバー材９３０１、９３０２により挟持される。薄膜集積回路９３０３は、接着剤を用いてカバー材に接着してもよい。図４８においては、薄膜集積回路９３０３の一方が、接着剤９３２０を介してカバー材９３０１に接着されている。

薄膜集積回路９３０３は、実施形態１〜１５のいずれかで示されるＴＦＴを用いて形成した後、公知の剥離工程により剥離してカバー材に設ける。また、薄膜集積回路９３０３に用いられる半導体素子はこれに限定されない。例えば、ＴＦＴの他に、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどを用いることができる。

図４８で示すように、薄膜集積回路９３０３のＴＦＴ上には層間絶縁膜９３１１が形成され、層間絶縁膜９３１１を介してＴＦＴに接続するアンテナ９３０４が形成される。また、層間絶縁膜９３１１及びアンテナ９３０４上には、窒化珪素膜等からなるバリア膜９３１２が形成されている。

アンテナ９３０４は、金、銀、銅等の導電体を有する液滴を液滴吐出法により吐出し、乾燥焼成して形成する。液滴吐出法によりアンテナを形成することで、工程数の削減が可能であり、それに伴うコスト削減が可能である。

カバー材９３０１、９３０２は、ラミネートフィルム（ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる）、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と、接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂等）との積層フィルムなどを用いることが好ましい。ラミネートフィルムは、熱圧着により、被処理体とラミネート処理が行われるものであり、ラミネート処理を行う際には、ラミネートフィルムの最表面に設けられた接着層か、又は最外層に設けられた層（接着層ではない）を加熱処理によって溶かし、加圧により接着する。

また、カバー材に紙、繊維、カーボングラファイト等の焼却無公害素材を用いることにより、使用済み無線チップの焼却、又は裁断することが可能である。また、これらの材料を用いた無線チップは、焼却しても有毒ガスを発生しないため、無公害である。

なお、図４８では、接着剤９３２０を介してカバー材９３０１に無線チップを設けているが、該カバー材９３０1の代わりに、物品に無線チップを貼付けて、使用しても良い。

本発明の表示装置を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明のＥＬ表示モジュールの構成を説明する図。 本発明のＥＬ表示モジュールの構成を説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明が適用される電子機器を示す図。 本発明のＥＬ表示パネルを説明する上面図。 本発明のＥＬ表示パネルを説明する上面図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明が適用される電子機器を示す図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明が適用される保護回路を示す図。 本発明のＥＬ表示パネルを説明する図。 本発明の表示装置の説明する図。 本発明に適用できる発光素子の構成を説明する図。 本発明の表示装置の説明する図。 本発明のＥＬ表示パネルに適用できる画素の構成を説明する回路図。 本発明が適用される半導体装置を示す図。 本発明が適用される半導体装置を示す図。

Claims (8)

1. 絶縁表面上に導電層を形成し、
   前記導電層上にレジストを形成し、
   前記レジストをレーザ光で露光してパターニングし、マスクを形成し、
   前記マスクを用いて前記導電層をパターニングし、ゲート電極層及び第１の電極層を形成し、
   前記ゲート電極層及び前記第１の電極層上にゲート絶縁層を形成し、
   前記ゲート絶縁層上に金属元素を含む金属膜を形成し、
   前記金属膜上に半導体層を形成し、
   前記半導体層に接して一導電型を有する半導体層を形成し、
   前記半導体層及び前記一導電型を有する半導体層を加熱することにより、前記半導体層を結晶化するとともに前記金属元素を前記一導電型を有する半導体層に移動させ、
   前記一導電型を有する半導体層に接してソース電極層及びドレイン電極層を形成し、
   前記一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、
   前記ソース電極層、前記ドレイン電極層及び前記ゲート絶縁層上に第１の絶縁層を形成し、
   前記ソース電極層または前記ドレイン電極層に達する第１の開口部を前記第１の絶縁層に形成するとともに、前記第１の電極層に達する第２の開口部を前記第１の絶縁層及び前記ゲート絶縁層に形成し、
   前記第１の開口部及び前記第２の開口部に、前記ソース電極層または前記ドレイン電極層と、前記第１の電極層とを電気的に接続する配線層を形成することを特徴とする表示装置の作製方法。
2. 絶縁表面上に導電層を形成し、
   前記導電層上にレジストを形成し、
   前記レジストをレーザ光で露光してパターニングし、マスクを形成し、
   前記マスクを用いて前記導電層をパターニングし、ゲート電極層及び第１の電極層を形成し、
   前記ゲート電極層及び前記第１の電極層上にゲート絶縁層を形成し、
   前記ゲート絶縁層上に半導体層を形成し、
   前記半導体層に金属元素を添加し、
   前記半導体層に接して一導電型を有する半導体層を形成し、
   前記半導体層及び前記一導電型を有する半導体層を加熱することにより、前記半導体層を結晶化するとともに前記金属元素を前記一導電型を有する半導体層に移動させ、
   前記一導電型を有する半導体層に接してソース電極層及びドレイン電極層を形成し、
   前記一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、
   前記ソース電極層、前記ドレイン電極層及び前記ゲート絶縁層上に第１の絶縁層を形成し、
   前記ソース電極層または前記ドレイン電極層に達する第１の開口部を前記第１の絶縁層に形成するとともに、前記第１の電極層に達する第２の開口部を前記第１の絶縁層及び前記ゲート絶縁層に形成し、
   前記第１の開口部及び前記第２の開口部に、前記ソース電極層または前記ドレイン電極層と、前記第１の電極層とを電気的に接続する配線層を形成することを特徴とする表示装置の作製方法。
3. 絶縁表面上に導電層を形成し、
   前記導電層上にレジストを形成し、
   前記レジストをレーザ光で露光してパターニングし、マスクを形成し、
   前記マスクを用いて前記導電層をパターニングし、ゲート電極層及び第１の電極層を形成し、
   前記ゲート電極層及び前記第１の電極層上にゲート絶縁層を形成し、
   前記ゲート絶縁層上に金属元素を含む金属膜を形成し、
   前記金属膜上に半導体層を形成し、
   前記半導体層上に選択的にチャネル保護層を形成し、
   前記半導体層及び前記チャネル保護層に接して一導電型を有する半導体層を形成し、
   前記半導体層、前記チャネル保護層、及び前記一導電型を有する半導体層を加熱することにより、前記半導体層を結晶化するとともに前記金属元素を前記一導電型を有する半導体層に移動させ、
   前記一導電型を有する半導体層に接してソース電極層及びドレイン電極層を形成し、
   前記一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、
   前記ソース電極層、前記ドレイン電極層及び前記ゲート絶縁層上に第１の絶縁層を形成し、
   前記ソース電極層または前記ドレイン電極層に達する第１の開口部を前記第１の絶縁層に形成するとともに、前記第１の電極層に達する第２の開口部を前記第１の絶縁層及び前記ゲート絶縁層に形成し、
   前記第１の開口部及び前記第２の開口部に、前記ソース電極層または前記ドレイン電極層と、前記第１の電極層とを電気的に接続する配線層を形成することを特徴とする表示装置の作製方法。
4. 絶縁表面上に導電層を形成し、
   前記導電層上にレジストを形成し、
   前記レジストをレーザ光で露光してパターニングし、マスクを形成し、
   前記マスクを用いて前記導電層をパターニングし、ゲート電極層及び第１の電極層を形成し、
   前記ゲート電極層及び前記第１の電極層上にゲート絶縁層を形成し、
   前記ゲート絶縁層上に半導体層を形成し、
   前記半導体層上に選択的にチャネル保護層を形成し、
   前記半導体層及び前記チャネル保護層に金属元素を添加し、
   前記半導体層及び前記チャネル保護層に接して一導電型を有する半導体層を形成し、
   前記半導体層、前記チャネル保護層、及び前記一導電型を有する半導体層を加熱することにより、前記半導体層を結晶化するとともに前記金属元素を前記一導電型を有する半導体層に移動させ、
   前記一導電型を有する半導体層に接してソース電極層及びドレイン電極層を形成し、
   前記一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、
   前記ソース電極層、前記ドレイン電極層及び前記ゲート絶縁層上に第１の絶縁層を形成し、
   前記ソース電極層または前記ドレイン電極層に達する第１の開口部を前記第１の絶縁層に形成するとともに、前記第１の電極層に達する第２の開口部を前記第１の絶縁層及び前記ゲート絶縁層に形成し、
   前記第１の開口部及び前記第２の開口部に、前記ソース電極層または前記ドレイン電極層と、前記第１の電極層とを電気的に接続する配線層を形成することを特徴とする表示装置の作製方法。
5. 請求項１乃至４のいずれか一項において、
   前記第１の電極層の一部、及び前記配線層を覆う第２の絶縁層を形成し、
   前記第１の電極層上に電界発光層を形成し、
   前記電界発光層上に第２の電極層を形成することを特徴とする表示装置の作製方法。
6. 請求項１乃至５のいずれか一項において、
   前記金属元素として鉄、ニッケル、コバルト、ルテニウム、ロジウム、パラジウム、オスニウム、イリジウム、白金、チタン、銅及び金から選ばれた一つ又は複数を用いることを特徴とする表示装置の作製方法。
7. 請求項１乃至６のいずれか一項において、
   前記ゲート絶縁層として、前記ゲート電極層及び前記第１の電極層上に第１のゲート絶縁層を形成し、
   前記第１のゲート絶縁層上に第２のゲート絶縁層を形成し、
   前記第２のゲート絶縁層上に膜厚０．１ｎｍ以上１０ｎｍ以下の第３のゲート絶縁層を形成することを特徴とする表示装置の作製方法。
8. 請求項７において、
   前記第１のゲート絶縁層として窒化酸化珪素膜を形成し、
   前記第２のゲート絶縁層として酸化窒化珪素膜を形成し、
   前記第３のゲート絶縁層として窒化珪素膜を形成することを特徴とする表示装置の作製方法。

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