JP4906029B2 - 表示装置の作製方法 - Google Patents

表示装置の作製方法 Download PDF

Info

Publication number
JP4906029B2
JP4906029B2 JP2004241368A JP2004241368A JP4906029B2 JP 4906029 B2 JP4906029 B2 JP 4906029B2 JP 2004241368 A JP2004241368 A JP 2004241368A JP 2004241368 A JP2004241368 A JP 2004241368A JP 4906029 B2 JP4906029 B2 JP 4906029B2
Authority
JP
Japan
Prior art keywords
layer
electrode layer
semiconductor layer
type
source
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004241368A
Other languages
English (en)
Other versions
JP2006058676A5 (ja
JP2006058676A (ja
Inventor
慎志 前川
達也 本田
幸恵 根本
郁子 川俣
舜平 山崎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2004241368A priority Critical patent/JP4906029B2/ja
Publication of JP2006058676A publication Critical patent/JP2006058676A/ja
Publication of JP2006058676A5 publication Critical patent/JP2006058676A5/ja
Application granted granted Critical
Publication of JP4906029B2 publication Critical patent/JP4906029B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Description

本発明は、表示装置及びその作製方法、それを用いたテレビジョン装置に関する。
近年、液晶ディスプレイ(ＬＣＤ)やエレクトロルミネセンス（ＥＬ）ディスプレイに代表されるフラットパネルディスプレイ(ＦＰＤ)は、これまでのＣＲＴに替わる表示装置として注目を集めている。特にアクティブマトリクス駆動の大型液晶パネルを搭載した大画面液晶テレビジョン装置の開発は、液晶パネルメーカーにとって注力すべき重要な課題になっている。また、近年液晶テレビジョン装置に追随し、大画面ＥＬテレビジョン装置の開発も行われている。
従来の液晶表示装置、又はＥＬ表示装置（以下、発光表示装置とも記す。）において、各画素を駆動する半導体素子としてはアモルファスシリコンを用いた薄膜トランジスタ（以下、ＴＦＴとも記す。）が用いられている。
一方、従来の液晶テレビジョン装置においては、視野角特性の限界、液晶材料等が原因の高速動作の限界による画像のぼやけが欠点であったが、近年それを解消する新たな表示モードとして、ＯＣＢ（optically compensated bend）モードが提案されている（非特許文献１）。
長広恭明他編、「日経マイクロデバイス別冊 フラットパネル・ディスプレイ２００２」、日系ＢＰ社、２００１年１０月、Ｐ１０２−１０９
しかしながら、非晶質半導体膜を用いたＴＦＴを直流駆動した場合は、しきい値がずれやすく、それに伴いＴＦＴの特性バラツキが生じやすい。このため、非晶質半導体膜を用いたＴＦＴを画素のスイッチングに用いた発光表示装置は、輝度ムラが発生する。このような現象は、対角３０インチ以上（典型的には４０インチ以上）の大画面テレビジョン装置であるほど顕著であり、画質の低下が深刻な問題である。
また、ＯＣＢモードなどを適用した液晶表示装置において、ＬＣＤの画質を向上させるために高速動作が可能なスイッチング素子が必要とされている。しかしながら、非晶質半導体膜を用いたＴＦＴでは、高速動作に限界がある。よって、高性能な液晶表示装置を実現することが困難となる。
本発明は、このような状況に鑑みなされたものであり、少ないフォトマスク数で、しきい値のずれが生じにくく、高速動作が可能なＴＦＴを有する表示装置の作製方法を提供する。また、スイッチング特性が高く、コントラストがすぐれた表示が可能な表示装置の作製方法を提供する。
上述した従来技術の課題を解決するために、本発明においては以下の手段を講じる。
本発明は、非晶質半導体膜に触媒元素を添加し加熱して結晶性半導体膜を形成し、該結晶性半導体膜から触媒元素を除いた後、順スタガ型薄膜トランジスタを作製する。また本発明は、薄膜トランジスタのソース電極層又はドレイン電極層と画素電極層を同工程同材料を用いて形成し、工程の簡略化と、材料のロスの軽減を達成する。また、本発明の表示装置には、ＥＬと呼ばれる発光を発現する有機物、若しくは有機物と無機物の混合物を含む媒体を、電極間に介在させた発光素子とＴＦＴとが接続された発光表示装置や、液晶材料を有する液晶素子を表示素子として用いる液晶表示装置などがある。
ソース領域及びドレイン領域として一導電型を有する半導体層を用いた場合、その一導電型を有する半導体層上に非晶質半導体膜を形成し、非晶質半導体膜に、結晶化を促進又は助長させる元素（以下、主に金属元素を指すことから金属元素、触媒元素ともいう）を添加する。その後の加熱工程で非晶質半導体膜の結晶化と、結晶化半導体膜からの金属元素の除去を同時に行う。加熱工程により結晶性半導体膜中の金属元素は、一導電型を有する半導体層に捕獲されるので、結晶性半導体膜はゲッタリングされるのである。一導電型を有する半導体層として周期律１５族元素を有するｎ型を有する半導体層を用いると、ｎチャネル型の順スタガ型薄膜トランジスタが形成され、一導電型を有する半導体層として周期律１３族元素を有するｐ型を有する半導体層を用いると、ｐチャネル型の順スタガ型薄膜トランジスタが形成される。
また、一導電型を有する半導体層を形成せず、結晶化を促進する金属元素を添加して結晶性半導体膜を形成した後、結晶性半導体膜上に希ガス元素を含む半導体膜をゲッタリングシンクとして形成し、加熱処理により結晶性半導体膜をゲッタリングする。希ガス元素を有する半導体膜を形成した場合、加熱の後に希ガス元素を有する半導体膜を除去し、ソース領域及びドレイン領域を形成して、ｎチャネル型薄膜トランジスタ又はｐチャネル型薄膜トランジスタを形成する。
本発明の表示装置の一は、絶縁表面上に設けられたソース電極層、ドレイン電極層及び画素電極層を有し、ソース電極層及びドレイン電極層上に一導電型を有する半導体層を有し、一導電型を有する半導体層上に結晶性半導体層を有し、結晶性半導体層に接してゲート絶縁層を有し、ゲート絶縁層に接してゲート電極層を有し、ゲート絶縁層、ゲート電極層、及び画素電極層上に絶縁層を有し、ゲート絶縁層及び絶縁層は、ソース電極層またはドレイン電極層に達する第１の開口部、及び画素電極層に達する第２の開口部を有し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層と画素電極層とが電気的に接続する配線層を有する。
本発明の表示装置の一は、絶縁表面上に設けられたソース電極層、ドレイン電極層及び画素電極層を有し、ソース電極層及びドレイン電極層上に不純物領域を含む結晶性半導体層を有し、ソース電極層及びドレイン電極層に不純物領域は接して設けられ、結晶性半導体層に接してゲート絶縁層を有し、ゲート絶縁層に接してゲート電極層を有し、ゲート絶縁層、ゲート電極層、及び画素電極層上に絶縁層を有し、ゲート絶縁層及び絶縁層は、ソース電極層またはドレイン電極層に達する第１の開口部、及び画素電極層に達する第２の開口部を有し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層と画素電極層とが電気的に接続する配線層を有する。
本発明の表示装置の一は、画素領域及び駆動回路領域を同一基板上に有し、駆動回路領域において基板上に第１のソース電極層、第１のドレイン電極層、第２のソース電極層、及び第２のドレイン電極層を有し、第１のソース電極層及び第１のドレイン電極層に接してｎ型を有する半導体層を有し、第２のソース電極層及び第２のドレイン電極層に接してｐ型を有する半導体層を有し、第１のソース電極層及び第１のドレイン電極層上に第１の結晶性半導体層を有し、第２のソース電極層及び第２のドレイン電極層上に第２の結晶性半導体層を有し、第１の結晶性半導体層及び第２の結晶性半導体層上にゲート絶縁層を有し、第１の結晶性半導体層上にゲート絶縁層を介して第１のゲート電極層を有し、第２の結晶性半導体層上にゲート絶縁層を介して第２のゲート電極層を有し、画素領域において基板上に画素電極層を有し、画素電極層の一部がゲート絶縁層で覆われている。
本発明のテレビジョン装置の一は、絶縁表面上に設けられたソース電極層、ドレイン電極層及び画素電極層を有し、ソース電極層及びドレイン電極層上に一導電型を有する半導体層を有し、一導電型を有する半導体層上に結晶性半導体層を有し、結晶性半導体層に接してゲート絶縁層を有し、ゲート絶縁層に接してゲート電極層を有し、ゲート絶縁層、ゲート電極層、及び画素電極層上に絶縁層を有し、ゲート絶縁層及び絶縁層は、ソース電極層またはドレイン電極層に達する第１の開口部、及び画素電極層に達する第２の開口部を有し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層と画素電極層とが電気的に接続する配線層を有する表示装置によって表示画面を構成される。
本発明のテレビジョン装置の一は、絶縁表面上に設けられたソース電極層、ドレイン電極層及び画素電極層を有し、ソース電極層及びドレイン電極層上に不純物領域を含む結晶性半導体層を有し、ソース電極層及びドレイン電極層に不純物領域は接して設けられ、結晶性半導体層に接してゲート絶縁層を有し、ゲート絶縁層に接してゲート電極層を有し、ゲート絶縁層、ゲート電極層、及び画素電極層上に絶縁層を有し、ゲート絶縁層及び絶縁層は、ソース電極層またはドレイン電極層に達する第１の開口部、及び画素電極層に達する第２の開口部を有し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層と画素電極層とが電気的に接続する配線層を有する表示装置によって表示画面を構成される。
本発明のテレビジョン装置の一は、画素領域及び駆動回路領域を同一基板上に有し、駆動回路領域において基板上に第１のソース電極層、第１のドレイン電極層、第２のソース電極層、及び第２のドレイン電極層を有し、第１のソース電極層及び第１のドレイン電極層に接してｎ型を有する半導体層を有し、第２のソース電極層及び第２のドレイン電極層に接してｐ型を有する半導体層を有し、第１のソース電極層及び第１のドレイン電極層上に第１の結晶性半導体層を有し、第２のソース電極層及び第２のドレイン電極層上に第２の結晶性半導体層を有し、第１の結晶性半導体層及び第２の結晶性半導体層上にゲート絶縁層を有し、第１の結晶性半導体層上にゲート絶縁層を介して第１のゲート電極層を有し、第２の結晶性半導体層上にゲート絶縁層を介して第２のゲート電極層を有し、画素領域において基板上に画素電極層を有し、画素電極層の一部がゲート絶縁層で覆われている表示装置によって表示画面を構成される。
本発明の表示装置の作製方法の一は、絶縁表面上に導電層を形成し、導電層上に第１の一導電型を有する半導体層を形成し、第１の一導電型を有する半導体層上にレジストを形成し、レジストをレーザ光で露光してパターニングし、マスクを形成し、マスクを用いて導電層及び第１の一導電型を有する半導体層をパターニングし、ソース電極層、ドレイン電極層、画素電極層、第２の一導電型を有する半導体層を形成し、第２の一導電型を有する半導体層上に非晶質半導体層を形成し、非晶質半導体層に金属元素を添加して加熱し、非晶質半導体層を結晶化し、結晶性半導体層を形成し、結晶性半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成し、ゲート電極層及びゲート絶縁層上に絶縁層を形成し、絶縁層及びゲート絶縁層にソース電極層またはドレイン電極層に達する第１の開口部、及び画素電極層に達する第２の開口部を形成し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層及び画素電極層を電気的に接続する配線層を形成する。
本発明の表示装置の作製方法の一は、絶縁表面上に導電層を形成し、導電層上にレジストを形成し、レジストをレーザ光で露光してパターニングし、マスクを形成し、マスクを用いて導電層をパターニングし、ソース電極層、ドレイン電極層及び画素電極層を形成し、ソース電極層、ドレイン電極層及び画素電極層上に第１の半導体層を形成し、第１の半導体層に金属元素を添加して加熱し、第１の半導体層に接して第１の不純物元素を有する第２の半導体層を形成し、第１の半導体層及び第１の不純物元素を有する第２の半導体層を加熱し、第１の不純物元素を有する第２の半導体層を除去し、第１の半導体層に第２の不純物元素を添加してソース領域及びドレイン領域を形成し、第１の半導体層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極層を形成し、ソース電極層、ドレイン電極層及びゲート絶縁層上に絶縁層を形成し、絶縁層及びゲート絶縁層にソース電極層またはドレイン電極層に達する第１の開口部、及び画素電極層に達する第２の開口部を形成し、第１の開口部及び第２の開口部に、ソース電極層またはドレイン電極層及び画素電極層を電気的に接続する配線層を形成する。
本発明により、結晶性半導体膜を有する順スタガ型薄膜トランジスタを形成することができる。このため少ないマスク数でＴＦＴを形成することができる。また、本発明で形成されるＴＦＴは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される順スタガ型ＴＦＴと比較して移動度が高い。また、ソース領域及びドレイン領域には、ｐ型を付与する不純物元素（アクセプター型元素）又はｎ型を付与する不純物元素（ドナー型元素）に加え、結晶化を促進する元素である金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な表示装置を作製することが可能である。
また、非晶質半導体膜で形成される薄膜トランジスタと比較して、しきい値のずれが生じにくく、ＴＦＴ特性のバラツキを低減することが可能である。このため、表示ムラを低減することが可能であり、信頼性の高い表示装置を作製することが可能である。
更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をゲッタリングするため、オフ電流を低減することが可能である。このため、このようなＴＦＴを表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。
また本発明によると、材料のロスも少なく、コストダウンも達成できる。よって高性能、高信頼性の表示装置を歩留まりよく作製することができる。
（実施の形態１）
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
図２９（Ａ）は本発明に係る表示パネルの構成を示す上面図であり、絶縁表面を有する基板２７００上に画素２７０２をマトリクス上に配列させた画素部２７０１、走査線側入力端子２７０３、信号線側入力端子２７０４が形成されている。画素数は種々の規格に従って設ければ良く、ＸＧＡであれば１０２４×７６８×３（ＲＧＢ）、ＵＸＧＡであれば１６００×１２００×３（ＲＧＢ）、フルスペックハイビジョンに対応させるのであれば１９２０×１０８０×３（ＲＧＢ）とすれば良い。
画素２７０２は、走査線側入力端子２７０３から延在する走査線と、信号線側入力端子２７０４から延在する信号線とが交差することで、マトリクス状に配設される。画素２７０２のそれぞれには、スイッチング素子とそれに接続する画素電極が備えられている。スイッチング素子の代表的な一例はＴＦＴであり、ＴＦＴのゲート電極側が走査線と、ソース若しくはドレイン側が信号線と接続されることにより、個々の画素を外部から入力する信号によって独立して制御可能としている。
図３３（Ａ）は、走査線及び信号線へ入力する信号を、外付けの駆動回路により制御する表示パネルの構成を示しているが、図３４（Ａ）に示すように、ＣＯＧ(Chip on Glass)方式によりドライバＩＣ２７５１を基板２７００上に実装しても良い。また他の実装形態として、図３４（Ｂ）に示すようなＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式を用いてもよい。ドライバＩＣは単結晶半導体基板に形成されたものでも良いし、ガラス基板上にＴＦＴで回路を形成したものであっても良い。図３４において、ドライバＩＣ２７５１は、ＦＰＣ２７５０と接続している。
また、画素に設けるＴＦＴをＳＡＳで形成する場合には、図３３（Ｂ）に示すように走査線側駆動回路３７０２を基板３７００上に形成し一体化することもできる。図３４（Ｂ）において、３７０１は画素部であり、信号線側駆動回路は、図３３（Ａ）と同様に外付けの駆動回路により制御する。本発明で形成するＴＦＴのように、画素に設けるＴＦＴを移動度の高い、多結晶（微結晶）半導体、単結晶半導体などで形成する場合は、図３３（Ｃ）は、走査線駆動回路４７０２と、信号線駆動回路４７０４をガラス基板４７００上に一体形成することもできる。
本発明は、配線層若しくは電極を形成する導電層や、所定のパターンに形成するためのマスク層など表示パネルを作製するために必要な物体（その目的や機能に応じて膜や層などあらゆる形態で存在する）のうち、少なくとも一つ若しくはそれ以上を、選択的に所望な形状にを形成可能な方法により形成して、表示装置を作製することを特徴とするものである。本発明は、薄膜トランジスタや表示装置を構成する、ゲート電極層、ソース電極層、ドレイン電極層などの導電層、半導体層、マスク層、絶縁層など、所定の形状を有して形成される全ての構成要素に対して適用できる。選択的に所望な形状に形成可能な方法として、導電層や絶縁層など形成し、特定の目的に調合された組成物の液滴を選択的に吐出（噴出）して所定のパターンに形成することが可能な、液滴吐出（噴出）法（その方式によっては、インクジェット法とも呼ばれる。）を用いる。また、物体が所望のパターンに転写、または描写できる方法、例えば各種印刷法（スクリーン（孔版）印刷、オフセット（平版）印刷、凸版印刷やグラビア（凹版）印刷など所望なパターンで形成される方法）なども用いることができる。
本実施の形態は、流動性を有する形成する材料を含む組成物を、液滴として吐出（噴出）し、所望なパターンに形成する方法を用いている。形成物の被形成領域に、形成する材料を含む液滴を吐出し、焼成、乾燥等を行って固定化し所望なパターンで物体を形成する。
液滴吐出法に用いる液滴吐出装置の一態様を図３１に示す。液滴吐出手段１４０３の個々のヘッド１４０５、ヘッド１４１２は制御手段１４０７に接続され、それがコンピュータ１４１０で制御することにより予めプログラミングされたパターンに描画することができる。描画するタイミングは、例えば、基板１４００上に形成されたマーカー１４１１を基準に行えば良い。或いは、基板１４００の縁を基準にして基準点を確定させても良い。これを撮像手段１４０４で検出し、画像処理手段１４０９にてデジタル信号に変換したものをコンピュータ１４１０で認識して制御信号を発生させて制御手段１４０７に送る。撮像手段１４０４としては、電荷結合素子（ＣＣＤ）や相補型金属酸化物半導体（ＣＭＯＳ）を利用したイメージセンサなどを用いることができる。勿論、基板１４００上に形成されるべきパターンの情報は記憶媒体１４０８に格納されたものであり、この情報を基にして制御手段１４０７に制御信号を送り、液滴吐出手段１４０３の個々のヘッド１４０５、ヘッド１４１２を個別に制御することができる。
ヘッド１４０５とヘッド１４１２のノズルのサイズは異なっており、異なる材料を異なる幅で同時に描画することができる。一つのヘッドで、導電性材料や有機、無機材料などをそれぞれ吐出し、描画することができ、層間膜のような広領域に描画する場合は、スループットを向上させるため複数のノズルより同材料を同時に吐出し、描画することができる。大型基板を用いる場合、ヘッド１４０５、ヘッド１４１２は基板上を、矢印の方向に自在に走査し、描画する領域を自由に設定することができ、同じパターンを一枚の基板に複数描画することができる。
本発明では、形成物のパターニング工程においてを感光性のレジストや感光性物質を含む材料に光を照射し、露光する工程を行う。露光に用いる光は、特に限定されず、赤外光、可視光、または紫外光のいずれか一またはそれらの組み合わせを用いることが可能である。例えば、紫外線ランプ、ブラックライト、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いてもよい。その場合、ランプ光源は、必要な時間点灯させて照射してもよいし、複数回照射してもよい。
レーザ光を用いてもよく、レーザ光を用いるとより精密なパターンで被形成領域を露光処理できるので、そこに形成される物体も高繊細化することができる。本発明で用いることのできるレーザ光（レーザビームともいう）を処理領域に描画する、レーザ光描画装置について、図５０を用いて説明する。本実施の形態では、レーザ光を照射する領域をマスク等を介して選択するのではなく、処理領域を選択して直接照射して処理するため、レーザ光直接描装置を用いる。図５０に示すようにレーザ光直接描画装置１００１は、レーザ光を照射する際の各種制御を実行するパーソナルコンピュータ（以下、ＰＣと示す。）１００２と、レーザ光を出力するレーザ発振器１００３と、レーザ発振器１００３の電源１００４と、レーザ光を減衰させるための光学系（ＮＤフィルタ）１００５と、レーザ光の強度を変調するための音響光学変調器（ＡＯＭ）１００６と、レーザ光の断面の拡大又は縮小をするためのレンズ、光路の変更するためのミラー等で構成される光学系１００７、Ｘステージ及びＹステージを有する基板移動機構１００９と、ＰＣ１００２から出力される制御データをデジタルーアナログ変換するＤ／Ａ変換部１０１０と、Ｄ／Ａ変換部から出力されるアナログ電圧に応じて音響光学変調器１００６を制御するドライバ１０１１と、基板移動機構１００９を駆動するための駆動信号を出力するドライバ１０１２とを備えている。
レーザ発振器１００３としては、紫外光、可視光、又は赤外光を発振することが可能なレーザ発振器を用いることができる。レーザー発振器としては、ＫｒＦ、ＡｒＦ、ＫｒＦ、ＸｅＣｌ、Ｘｅ等のエキシマレーザ発振器、Ｈｅ、Ｈｅ−Ｃｄ、Ａｒ、Ｈｅ−Ｎｅ、ＨＦ等の気体レーザ発振器、ＹＡＧ、ＧｄＶＯ4、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶にＣｒ、Ｎｄ、Ｅｒ、Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍをドープした結晶を使った固体レーザー発振器、ＧａＮ、ＧａＡｓ、ＧａＡｌＡｓ、ＩｎＧａＡｓＰ等の半導体レーザ発振器を用いることができる。なお、固体レーザ発振器においては、基本波の第１高調波〜第５高調波を適用するのが好ましい。
次に、レーザ光直接描画装置を用いた物質（表面）の露光処理について述べる。基板１００８が基板移動機構１００９に装着されると、ＰＣ１００２は図外のカメラによって、基板に付されているマーカの位置を検出する。次いで、ＰＣ１００２は、検出したマーカの位置データと、予め入力されている描画パターンデータとに基づいて、基板移動機構１００９を移動させるための移動データを生成する。この後、ＰＣ１００２が、ドライバ１０１１を介して音響光学変調器１００６の出力光量を制御することにより、レーザ発振器１００３から出力されたレーザ光は、光学系１００５によって減衰された後、音響光学変調器１００６によって所定の光量になるように光量が制御される。一方、音響光学変調器１００６から出力されたレーザ光は、光学系１００７で光路及びレーザ光（ビームスポット）の形状を変化させ、レンズで集光した後、基板上に形成された被処理物に該レーザ光を照射して、被処理物を改質処理する。このとき、ＰＣ１００２が生成した移動データに従い、基板移動機構１００９をＸ方向及びＹ方向に移動制御する。この結果、所定の場所にレーザ光が照射され、被処理物の露光処理が行われる。
この結果、レーザ光が照射された領域で、被処理物は露光され、感光される。感光性物質には大きくわけてネガ型とポジ型がある。ネガ型の場合は、露光された部分で化学反応が生じ、現像液によって化学反応が生じた部分のみが残されてパターンが形成される。また、ポジ型の場合は、露光された部分で化学反応が生じ、現像液によって化学反応が生じた部分が溶解され、露光されなかった部分のみが残されてパターンが形成される。レーザ光のエネルギーの一部は被処理物材料で熱に変換され、被処理物の一部を反応させるため、処理された被処理物の領域の幅が、処理するレーザ光の幅より若干大きくなることもある。また、短波長のレーザ光ほど、レーザ光の径を短く集光することが可能であるため、微細な幅に処理領域を形成するためには、短波長のレーザ光を照射することが好ましい。
また、レーザ光の膜表面でのスポット形状は、点状、円形、楕円形、矩形、または線状（厳密には細長い長方形状）となるように光学系で加工されている。
また、図５０に示した装置は、基板の表面側からレーザー光を照射して露光する例を示したが、光学系や基板移動機構を適宜変更し、基板の裏面側からレーザー光を照射して露光するレーザビーム描画装置としてもよい。
なお、ここでは、基板を移動して選択的にレーザ光を照射しているが、これに限定されず、レーザ光をＸ−Ｙ軸方向に走査してレーザ光を照射することができる。この場合、光学系１００７にポリゴンミラーやガルバノミラーを用いることが好ましい。
また、光は、ランプ光源による光とレーザ光とを組み合わせて用いることもでき、比較的広範囲なパターニングを行う領域は、マスクを用いてランプによる照射処理を行い、高繊細なパターニングを行う領域のみレーザ光で照射処理を行うこともできる。このように光の照射処理を行うと、スループットも向上でき、かつ高繊細にパターニングされた配線基板などを得ることができる。
本発明の実施の形態について、図１乃至図８を用いて説明する。より詳しくは、本発明を適用した表示装置の作製方法について説明する。まず、本発明を適用した、チャネルエッチ型の薄膜トランジスタを有する表示装置の作製方法について説明する。図２〜図６（Ａ）は表示装置画素部の上面図であり、図２〜図６の（Ｂ）は、図２〜図６（Ａ）における線Ａ―Ｃによる断面図、図２〜図６の（Ｃ）は、図２〜図６（Ａ）における線Ｂ−Ｄによる断面図である。
基板１００は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、石英基板、シリコン基板、金属基板、ステンレス基板又は本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いる。また、基板１００の表面が平坦化されるようにＣＭＰ法などによって、研磨しても良い。なお、基板１００上に、絶縁層を形成してもよい。絶縁層は、ＣＶＤ法、プラズマＣＶＤ法、スパッタリング法、スピンコート法等の公知の方法により、珪素を含む酸化物材料、窒化物材料を用いて、単層又は積層して形成される。基板１００として、３２０ｍｍ×４００ｍｍ、３７０ｍｍ×４７０ｍｍ、５５０ｍｍ×６５０ｍｍ、６００ｍｍ×７２０ｍｍ、６８０ｍｍ×８８０ｍｍ、１０００ｍｍ×１２００ｍｍ、１１００ｍｍ×１２５０ｍｍ、１１５０ｍｍ×１３００ｍｍのような大面積基板を用いることができる。
基板１００上に、下地膜として絶縁層１４０を形成することが好ましい。この絶縁層１４０は、基板１００からの汚染物質などを遮断する効果がある。基板１００の上に下地膜として、絶縁層１４０をスパッタリング法、ＰＶＤ法（Physical Vapor Deposition）、減圧ＣＶＤ法（ＬＰＣＶＤ法）、またはプラズマＣＶＤ法等のＣＶＤ法（Chemical Vapor Deposition）、スピンコート法等などにより珪素を含む酸化物材料、窒化物材料を用いて、単層又は積層して形成する。本実施の形態では、プラズマＣＶＤ法を用いて、窒化酸化珪素（ＳｉＮＯ）膜を１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成し、酸化窒化珪素（ＳｉＯＮ）膜を５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）積層する。
絶縁層としては、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを用いることができ、単層でも２層、３層といった積層構造でもよい。なお本明細書中において酸化窒化珪素とは酸素の組成比が窒素の組成比より大きい物質（ＳｉＯｘＮｙ）（ｘ＞ｙ）であり、窒素を含む酸化珪素とも言える。同様に、窒化酸化珪素とは、窒素の組成比が酸素の組成比より大きい物質（ＳｉＮｘＯｙ）（ｘ＞ｙ）であり、酸素を含む窒化珪素とも言える。本実施の形態では、基板上にＳｉＨ4、ＮＨ3、Ｎ2Ｏ、Ｎ2及びＨ2を反応ガスとして窒化酸化珪素膜を膜厚５０ｎｍ形成し、ＳｉＨ4及びＮ2Ｏを反応ガスとして酸化窒化珪素膜を膜厚１００ｎｍで形成する。また窒化酸化珪素膜の膜厚を１４０ｎｍ、積層する酸化窒化珪素膜の膜厚を１００ｎｍとしてもよい。
絶縁層１４０上に導電膜１０１を形成する。導電膜１０１は、パターニングされソース電極層又はドレイン電極層と、画素電極層として機能する第１の電極層とになる。導電膜１０１は、印刷法、電界メッキ法、ＰＶＤ法（Physical Vapor Deposition）、ＣＶＤ法（Chemical Vapor Deposition）、蒸着法等の公知の手法により高融点材料を用いて形成することが好ましい。また形成方法としては、液滴吐出法によって所望のパターンに形成することもできる。高融点材料を用いることにより、後の加熱工程が可能となる。高融点材料としては、タングステン（Ｗ）、モリブデン（Ｍｏ）、ジルコニア（Ｚｒ）、ハフニウム（Ｈｆ）、ビスマス（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成しても良い。代表的には、基板表面に窒化タンタル膜、その上にタングステン膜を積層してもよい。なお、後の加熱工程が、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプから選ばれた一種または複数種からの輻射により行うＬＲＴＡ（Lamp Rapid Thermal Anneal）法、窒素やアルゴンなどの不活性気体を加熱媒質として用いるＧＲＴＡ（Gas Rapid Thermal Anneal）法を用いる場合、短時間による熱処理のため比較的融点の低いアルミニウム（Ａｌ）、銀（Ａｇ）、金（Ｃｕ）を用いて導電膜を形成しても良い。このような反射性を有する金属は、上面放射型の表示装置を作製する場合には好ましい。また、珪素に一導電型を付与する不純物元素を添加した材料を用いても良い。例えば、非晶質珪素膜にリン（Ｐ）などのｎ型を付与する不純物元素が含まれたｎ型を有する珪素膜などを用いることができる。
導電膜１０１は、画素電極層としても機能するので、透明導電性材料を用いて形成することもできる。画素電極層となる第１の電極層は、インジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ2）などにより形成してもよい。好ましくは、スパッタリング法によりインジウム錫酸化物（ＩＴＯ）、酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）などで形成する。より好ましくは、ＩＴＯに酸化珪素が２〜１０重量％含まれたターゲットを用いてスパッタリング法で酸化珪素を含む酸化インジウムスズを用いる。この他、酸化珪素を含み酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した酸化インジウム酸化亜鉛合金などの導電性材料を用いても良い。
本実施の形態では、導電膜１０１は、導電性材料としてインジウム錫酸化物を含む組成物を吐出して、５５０℃で焼成し、導電膜１０１を形成する。液滴吐出手段とは、組成物の吐出口を有するノズルや、１つ又は複数のノズルを具備したヘッド等の液滴を吐出する手段を有するものの総称とする。液滴吐出手段が具備するノズルの径は、０．０２〜１００μｍ（好適には３０μｍ以下）に設定し、該ノズルから吐出される組成物の吐出量は０．００１ｐｌ〜１００ｐｌ（好適には０．１ｐｌ以上４０ｐｌ以下、より好ましくは１０ｐｌ以下）に設定する。吐出量は、ノズルの径の大きさに比例して増加する。また、被処理物とノズルの吐出口との距離は、所望の箇所に滴下するために、出来る限り近づけておくことが好ましく、好適には０．１〜３ｍｍ（好適には１ｍｍ以下）程度に設定する。
吐出口から吐出する組成物は、導電性材料を溶媒に溶解又は分散させたものを用いる。導電性材料とは、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ｐｔ、Ｐｄ、Ｉｒ、Ｒｈ、Ｗ、Ａｌ等の金属、Ｃｄ、Ｚｎの金属硫化物、Ｆｅ、Ｔｉ、Ｓｉ、Ｇｅ、Ｓｉ、Ｚｒ、Ｂａなどの酸化物、ハロゲン化銀の微粒子又は分散性ナノ粒子に相当する。また、透明導電膜として用いられるインジウム錫酸化物（ＩＴＯ）、インジウム錫酸化物と酸化珪素からなるＩＴＳＯ、有機インジウム、有機スズ、酸化亜鉛、窒化チタン等に相当する。但し、吐出口から吐出する組成物は、比抵抗値を考慮して、金、銀、銅のいずれかの材料を溶媒に溶解又は分散させたものを用いることが好適であり、より好適には、低抵抗な銀、銅を用いるとよい。但し、銀、銅を用いる場合には、不純物対策のため、合わせてバリア膜を設けるとよい。バリア膜としては、窒化珪素膜やニッケルボロン（ＮｉＢ）を用いるとことができる。
また、導電性材料の周りに他の導電性材料がコーティングされ、複数の層になっている粒子でも良い。例えば、銅の周りにニッケルボロン（ＮｉＢ）がコーティングされ、その周囲に銀がコーティングされている３層構造の粒子などを用いても良い。溶媒は、酢酸ブチル、酢酸エチル等のエステル類、イソプロピルアルコール、エチルアルコール等のアルコール類、メチルエチルケトン、アセトン等の有機溶剤等を用いる。組成物の粘度は２０ｍＰａ・ｓ（ｃｐｓ）以下が好適であり、これは、乾燥が起こることを防止したり、吐出口から組成物を円滑に吐出できるようにしたりするためである。また、組成物の表面張力は、４０ｍＮ／ｍ以下が好適である。但し、用いる溶媒や、用途に合わせて、組成物の粘度等は適宜調整するとよい。一例として、ＩＴＯや、有機インジウム、有機スズを溶媒に溶解又は分散させた組成物の粘度は５〜２０ｍＰａ・ｓ、銀を溶媒に溶解又は分散させた組成物の粘度は５〜２０ｍＰａ・ｓ、金を溶媒に溶解又は分散させた組成物の粘度は５〜２０ｍＰａ・ｓに設定するとよい。
また、電極層となる導電膜１０１は、複数の導電性材料を積層しても良い。また、始めに導電性材料として銀を用いて、液滴吐出法で導電層を形成した後、銅などでめっきを行ってもよい。めっきは電気めっきや化学（無電界）めっき法で行えばよい。めっきは、めっきの材料を有する溶液を満たした容器に基板表面を浸してもよいが、基板を斜め（または垂直）に立てて設置し、めっきする材料を有する溶液を、基板表面に流すように塗布してもよい。基板を立てて溶液を塗布するようにめっきを行うと、工程装置が小型化する利点がある。
各ノズルの径や所望のパターン形状などに依存するが、ノズルの目詰まり防止や高精細なパターンの作製のため、導電体の粒子の径はなるべく小さい方が好ましく、好適には粒径０．１μｍ以下が好ましい。組成物は、電解法、アトマイズ法又は湿式還元法等の公知の方法で形成されるものであり、その粒子サイズは、一般的に約０．０１〜１０μｍである。但し、ガス中蒸発法で形成すると、分散剤で保護されたナノ分子は約７ｎｍと微細であり、またこのナノ粒子は、被覆剤を用いて各粒子の表面を覆うと、溶剤中に凝集がなく、室温で安定に分散し、液体とほぼ同じ挙動を示す。従って、被覆剤を用いることが好ましい。
組成物を吐出する工程は、減圧下で行うと、組成物を吐出して被処理物に着弾するまでの間に、該組成物の溶媒が揮発し、後の乾燥と焼成の工程を省略することができる。また、減圧下で行うと、導電体の表面に酸化膜などが形成されないため好ましい。また、組成物を吐出後、乾燥と焼成の一方又は両方の工程を行う。乾燥と焼成の工程は、両工程とも加熱処理の工程であるが、例えば、乾燥は１００度で３分間程度の数分間、焼成は２００〜３５０度で１５分間〜６０分間で行うもので、その目的、温度と時間が異なるものである。乾燥の工程、焼成の工程は、常圧下又は減圧下で、レーザ光の照射や瞬間熱アニール、加熱炉などにより行う。なお、この加熱処理を行うタイミングは特に限定されない。乾燥と焼成の工程を良好に行うためには、基板を加熱しておいてもよく、そのときの温度は、基板等の材質に依存するが、一般的には１００〜８００度（好ましくは２００〜３５０度）とする。本工程により、組成物中の溶媒の揮発、又は化学的に分散剤を除去するとともに、周囲の樹脂が硬化収縮することで、ナノ粒子間を接触させ、融合と融着を加速する。
レーザ光の照射は、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、ＹＡＧレーザ等が挙げられ、後者の固体レーザとしては、Ｃｒ、Ｎｄ等がドーピングされたＹＡＧ、ＹＶＯ4、ＧｄＶＯ4等の結晶を使ったレーザ等が挙げられる。なお、レーザ光の吸収率の関係から、連続発振のレーザを用いることが好ましい。また、パルス発振と連続発振を組み合わせた所謂ハイブリッドのレーザ照射方法を用いてもよい。但し、基板１００の耐熱性に依っては、レーザ光の照射による加熱処理は、該基板１００が破壊しないように、数マイクロ秒から数十秒の間で瞬間的に行うとよい。瞬間熱アニール（ＲＴＡ）は、不活性ガスの雰囲気下で、紫外光乃至赤外光を照射する赤外ランプやハロゲンランプなどを用いて、急激に温度を上昇させ、数分〜数マイクロ秒の間で瞬間的に熱を加えて行う。この処理は瞬間的に行うために、実質的に最表面の薄膜のみを加熱することができ、下層の膜には影響を与えない。つまり、プラスチック基板等の耐熱性が弱い基板にも影響を与えない。
また、液滴吐出法により、導電膜１０１を組成物を吐出し形成した後、その平坦性を高めるために表面を圧力によってプレスして平坦化してもよい。プレスの方法としては、ローラー状のものを表面に走査することによって、凹凸をならすように軽減したり、平坦な板状な物で表面を垂直にプレスしてもよい。プレスする時に、加熱工程を行っても良い。また溶剤等によって表面を軟化、または融解させエアナイフで表面の凹凸部を除去しても良い。また、ＣＭＰ法を用いて研磨しても良い。この工程は、液滴吐出法によって凹凸が生じる場合に、その表面の平坦化する場合適用することができる。また、平坦化の工程は、マスク１０２ａ、マスク１０２ｂ、マスク１０２ｃ、マスク１０２ｄ、マスク１０２ｅによって導電膜１０１がパターニングされ、ソース電極層又はドレイン電極層１０３、ソース電極層又はドレイン電極層１０４、ソース電極層又はドレイン電極層１０５、ソース電極層又はドレイン電極層１０６、第１の電極層１０７が形成された後行っても良い。
本実施の形態では、工程を簡略化するため、導電膜１０１上に、一導電型を有する半導体膜２０１ａ及び一導電型を有する半導体膜２０１ｂを積層した後、導電膜１０１、一導電型を有する半導体膜２０１ａ及び一導電型を有する半導体膜２０１ｂを同時にエッチングし、パターニングする。一導電型を有する半導体膜２０１ａ及び一導電型を有する半導体膜２０１ｂは、ソース領域又はドレイン領域として機能する。
本実施の形態では、プラズマＣＶＤ法を用いて、一導電型を有する半導体層である一導電型を有する半導体膜２０１ａ、一導電型を有する半導体膜２０１ｂを形成する。一導電型を有する半導体膜２０１ａの膜厚は、２０〜２００ｎｍ（代表的には５０〜１５０ｎｍ）、一導電型を有する半導体膜２０１ｂの膜厚は、３０〜１００ｎｍ（代表的には４０〜６０ｎｍ）とする。一導電型を有する半導体膜２０１ａ、一導電型を有する半導体膜２０１ｂは不純物元素を有しており、不純物元素としてはｎ型を付与する不純物元素、ｐ型を付与する不純物元素を用いることができ、例えばリン（Ｐ）、窒素（Ｎ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、ビスマス（Ｂｉ）、ボロン（B）から選ばれた一種または複数種を用いることができる。また一導電型を付与する不純物元素の他に希ガス元素を含むようにして形成しても良く、希ガス元素としてはヘリウム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、Ｋｒ（クリプトン）、Ｘｅ（キセノン）から選ばれた一種または複数種を用いることができる。例えば、ｎ型を付与する不純物元素としてリンを含むｎ型を有する半導体層に、アルゴンなどの希ガス元素が含まれるように形成することもできる。本実施の形態では、一導電型を有する半導体膜２０１ａを一導電型を有する半導体膜２０１ｂには、ｎ型を付与する不純物元素（本実施の形態ではリンを用いる）が含まれており、一導電型を有する半導体膜２０１ｂの不純物元素の濃度は、一導電型を有する半導体膜２０１ａより低くなるように形成されている。前記不純物元素は、ＣＶＤ法などによって、不純物元素を含むように半導体膜を形成しても良いし、半導体膜を形成後に、不純物元素をイオンドーピング法などによって添加してもよい。
プラズマＣＶＤ法によりｎ型を付与する不純物元素が含まれる一導電型を有する半導体膜２０１ａはｎ型の高濃度不純物領域（ｎ＋領域ともいう）として形成され、一導電型を有する半導体膜２０１ｂはｎ型の低濃度不純物領域（ｎ−領域ともいう）として形成されている。よって一導電型を有する半導体膜２０１ａ、一導電型を有する半導体膜２０１ｂのそれぞれの膜において深さ方向に対して一定の濃度のｎ型を付与する不純物元素が分布しており、一導電型を有する半導体膜２０１ａの方が、一導電型を有する半導体膜２０１ｂより高い濃度でｎ型を付与する不純物元素が分布している。ｎ＋領域である一導電型を有する半導体膜２０１ａは後にソース領域及びドレイン領域として機能し、ｎ−領域である一導電型を有する半導体膜２０１ｂはＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄ Ｄｒａｉｎ）領域として機能する。なお、ｎ＋領域とｎ−領域はそれぞれ作り分けているので界面が存在する。ｎ＋領域とｎ−領域の膜厚制御は、それぞれ各濃度の半導体膜の膜厚を制御することによって達成できる。
一方、半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にｎ型を付与する不純物元素を添加して一導電型を有する半導体膜を形成してもよい。この場合、そのドーピング条件によって一導電型を有する半導体膜中の不純物の濃度分布を制御すればよい。本実施の形態の一導電型を有する半導体膜２０１ａ及び一導電型を有する半導体膜２０１ｂのように、半導体膜の表面から膜厚方向に深い領域のｎ型を付与する不純物元素濃度が１×１０19／ｃｍ3以上のｎ型の高濃度不純物領域（ｎ＋領域ともいう）とし、膜厚方向に浅い半導体膜の表面に近い領域をｎ型を付与する不純物元素濃度が５×１０17〜１×１０19／ｃｍ3のｎ型の低濃度不純物領域（ｎ−領域ともいう）となるように形成する。ｎ＋領域は後にソース領域及びドレイン領域として機能し、ｎ−領域はＬＤＤ領域として機能する。なお、ｎ＋領域とｎ−領域それぞれの界面は存在せず、相対的なｎ型を付与する不純物元素濃度の濃度の大小によって変化する。このようにイオンドープ法又はイオン注入法により形成されたｎ型を付与する不純物元素が含まれる一導電型を有する半導体膜の場合は、添加条件によって濃度プロファイルを制御し、ｎ＋領域とｎ−領域の膜厚を適宜制御することが可能である。ｎ＋領域とｎ−領域を有することにより電界の緩和効果が大きくなり、ホットキャリア耐性を高めた薄膜トランジスタを形成することが可能となる。
本実施の形態では、一導電型を有する半導体膜２０１ａ、一導電型を有する半導体膜２０１ｂとして、ｎ型を付与する不純物元素（ドナー型元素）であるリンを含むｎ型を有する半導体膜をプラズマＣＶＤ法によって形成する。また、一導電型を有する半導体膜２０１ａ、一導電型を有する半導体膜２０１ｂに含まれるｎ型を付与する不純物元素の濃度を異ならせているので、一導電型を有する半導体膜２０１ａはｎ型の高濃度不純物領域となり、一導電型を有する半導体膜２０１ｂはｎ型の低濃度不純物領域となっている。ｎ型の低濃度不純物領域の不純物濃度は、１×１０17〜３×１０19／ｃｍ3、好ましくは１×１０18〜１×１０19／ｃｍ3、ｎ型の高濃度不純物領域の不純物濃度は、その１０倍から１００倍が好ましく、１×１０19〜３×１０21／ｃｍ3とすることができる。ｎ型の高濃度不純物領域である一導電型を有する半導体膜２０１ａの膜厚は３０〜１００ｎｍ、代表的には４０〜６０ｎｍであり、本実施の形態では、膜厚５０ｎｍで形成する。またｎ型の低濃度不純物領域である一導電型を有する半導体膜２０１ｂの膜厚は２０〜２００ｎｍ、代表的には５０〜１５０ｎｍであり、本実施の形態では、膜厚５０ｎｍで形成する。
導電膜１０１、一導電型を有する半導体膜２０１ａ、及び一導電型を有する半導体膜２０１ｂのパターニング工程を図７を用いて説明する。導電膜１０１をパターニングして形成するソース電極層又はドレイン電極層は、微細なパターンで設計されており、制御性よく形成しなければ形成不良によるショート等の不良を引き起こす。よって、導電膜及び一導電型を有する半導体層の微細なパターニングはレーザ光による微細な加工によって行う。図７（Ａ）（Ｂ）で示すように、基板１００上に絶縁層１４０、導電膜１０１、一導電型を有する半導体膜２０１ａ、一導電型を有する半導体膜２０１ｂ上に、レジストからなるマスク２３０を形成する。マスク２３０も液滴吐出法を用いて形成することができる。液滴吐出法を組み合わせることで、スピンコート法などによる全面塗布形成に比べ、材料のロスが防げ、コストダウンが可能になる。
マスク２３０は、感光剤を含む市販のレジスト材料を用いてもよく、例えば、代表的なポジ型レジストである、ノボラック樹脂と感光剤であるナフトキノンジアジド化合物、ネガ型レジストであるベース樹脂、ジフェニルシランジオール及び酸発生剤などを用いてもよい。いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整したり、界面活性剤等を加えたりして適宜調整する。
レジストからなるマスク２３０に、レーザ光２４０ａ、レーザ光２４０ｂ、レーザ光２４０ｃを照射し、露光することによって領域２３１ａ、領域２３１ｂ、領域２３１ｃを感光する（図７（Ｂ）参照。）。レーザ光の照射は、複数のレーザ光を一度に照射して行っても良いし、レーザ光、または処理物を相対的に走査して照射を行っても良い。本実施の形態ではポジ型の感光性のレジストを用いるため、露光された領域２３１ａ、領域２３１ｂ、領域２３１ｃはエッチャントによって除去され、開口部２３２ａ、開口部２３２ｂ、開口部２３２ｃが形成される（図７（Ｃ）参照。）。マスク１０２ａ、マスク１０２ｂ、マスク１０２ｃを用いて、導電膜１０１、一導電型を有する半導体膜２０１ａ、一導電型を有する半導体膜２０１ｂをエッチングによりパターニングすることによって、ソース電極層又はドレイン電極層１０３、ソース電極層又はドレイン電極層１０４、ソース電極層又はドレイン電極層１０５、一導電型を有する半導体層２０２ａ、一導電型を有する半導体層２０２ｂ、一導電型を有する半導体層２０３ａ、一導電型を有する半導体層２０３ｂ、一導電型を有する半導体層２０４ａ、一導電型を有する半導体層２０４ｂが形成される（図７（Ｄ）参照。）。
導電膜１０１、一導電型を有する半導体膜２０１ａ、一導電型を有する半導体膜２０１ｂのエッチング工程は、一回のエッチング工程で行っても良いし、複数のエッチング工程によって行っても良い。例えば、一導電型を有する半導体膜２０１ａ及び一導電型を有する半導体膜２０１ｂをエッチングした後、エッチングガスやエッチング条件を異ならせて導電膜１０１をエッチングしてもよい。この場合、一導電型を有する半導体膜２０１ａ及び一導電型を有する半導体膜２０１ｂと、導電膜１０１とのエッチングにおける選択比が大きければ、先にパターニングされた一導電型を有する半導体膜２０１ａ及び一導電型を有する半導体膜２０１ｂをマスクとして導電膜１０１をエッチングすることもできる。
パターニングの際のエッチング加工は、プラズマエッチング（ドライエッチング）又はウエットエッチングのどちらを採用しても良い。大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ4、ＮＦ3、ＳＦ6、ＣＨＦ3などのフッ素系又はＣｌ2、ＢＣｌ3、ＳｉＣｌ4もしくはＣＣｌ4などを代表とする塩素系ガス、あるいはＯ2のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。本実施の形態では、一導電型を有する半導体膜２０１ａ及び一導電型を有する半導体膜２０１ｂをドライエッチングによってエッチングし、導電膜１０１をエッチャントを用いるウエットエッチングによってエッチングする。
このようにレーザ光による微細な加工によりマスクを形成し、導電膜のパターニングを行うことで、制御性よく精密に導電膜をパターニングでき、所望な形状のソース電極層やドレイン電極層を形成することができる。よって形成不良が生じないために薄膜トランジスタの信頼性も向上する。また、導電膜１０１を基板全面に形成せず、液滴吐出法によって選択的に形成すれば、微細な加工のみをマスクを用いて行えばよいので、材料のロスも軽減し、工程も簡略化するため、コストが低く生産性が上がるという利点がある。
ソース電極層又はドレイン電極層、第１の電極層を形成するための導電膜１０１のパターニング工程を導電膜１０１の形成直後に行っても良い。この場合、導電膜１０１に感光性を有する感光性物質を含む導電性材料を用いると、レジストからなるマスクを形成しなくても導電膜１０１に直接レーザ光を照射し、露光、エッチャントによる除去を行うことで、所望のパターンにパターニングすることができる。この場合、マスクを形成せずともよいので工程が簡略化する利点がある。感光性物質を含む導電性材料は、Ａｇ、Ａｕ、Ｃｕ、Ｎｉ、Ａｌ、Ｐｔなどの金属或いは合金と、有機高分子樹脂、光重合開始剤、光重合単量体、または溶剤などからなる感光性樹脂とを含んだものを用いればよい。有機高分子樹脂としては、ノボラック樹脂、アクリル系コポリマー、メタクリル系コポリマー、セルローズ誘導体、環化ゴム系樹脂などを用いる。
このように微細に加工されたマスク１０２ａ、マスク１０２ｂ、マスク１０２ｃ、マスク１０２ｄ、マスク１０２ｅを用いて導電膜１０１をパターニングし、ソース電極層又はドレイン電極層１０３、ソース電極層又はドレイン電極層１０４、ソース電極層又はドレイン電極層１０５、ソース電極層又はドレイン電極層１０６、及び画素電極層となる第１の電極層１０７、一導電型を有する半導体層２０２ａ、一導電型を有する半導体層２０２ｂ、一導電型を有する半導体層２０３ａ、一導電型を有する半導体層２０３ｂ、一導電型を有する半導体層２０４ａ、一導電型を有する半導体層２０４ｂ、一導電型を有する半導体層２０５ａ、一導電型を有する半導体層２０５ｂ、一導電型を有する半導体層２０６ａ、一導電型を有する半導体層２０６ｂを形成する（図３参照。）。
次に半導体膜を形成する。半導体層の詳細な作製方法を図８を用いて説明する。図８はソース電極層又はドレイン電極層１０３及びソース電極層又はドレイン電極層１０４上に形成される薄膜トランジスタの作製方法を示しているが、ソース電極層又はドレイン電極層１０５及びソース電極層又はドレイン電極層１０６上に形成される薄膜トランジスタも同様に作製することができる。半導体膜は２５〜２００ｎｍ（好ましくは３０〜１５０ｎｍ）の厚さで公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜すればよい。本実施の形態では、非晶質半導体膜を結晶化し、結晶性半導体膜とするものを用いるのが好ましい。
半導体膜を形成する材料は、シランやゲルマンに代表される半導体材料ガスを用いて気相成長法やスパッタリング法で作製される非晶質半導体（以下「アモルファス半導体：ＡＳ」ともいう。）、該非晶質半導体を熱エネルギーを利用して結晶化させた多結晶半導体、或いはセミアモルファス（微結晶若しくはマイクロクリスタルとも呼ばれる。以下「ＳＡＳ」ともいう。）半導体などを用いることができる。
ＳＡＳは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造を有し、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいる。少なくとも膜中の一部の領域には、０．５〜２０ｎｍの結晶領域を観測することが出来、珪素を主成分とする場合にはラマンスペクトルが５２０ｃｍ-1よりも低波数側にシフトしている。Ｘ線回折では珪素結晶格子に由来するとされる（１１１）、（２２０）の回折ピークが観測される。未結合手（ダングリングボンド）の中和剤として水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。ＳＡＳは、珪化物気体をグロー放電分解（プラズマＣＶＤ）して形成する。珪化物気体としては、ＳｉＨ4、その他にもＳｉ2Ｈ6、ＳｉＨ2Ｃｌ2、ＳｉＨＣｌ3、ＳｉＣｌ4、ＳｉＦ4などを用いることが可能である。またＦ2、ＧｅＦ4を混合させても良い。この珪化物気体をＨ2、又は、Ｈ2とＨｅ、Ａｒ、Ｋｒ、Ｎｅから選ばれた一種または複数種の希ガス元素で希釈しても良い。希釈率は２〜１０００倍の範囲、圧力は概略０．１Ｐａ〜１３３Ｐａの範囲、電源周波数は１ＭＨｚ〜１２０ＭＨｚ、好ましくは１３ＭＨｚ〜６０ＭＨｚである。基板加熱温度は３００℃以下が好ましく、１００〜２００℃の基板加熱温度でも形成可能である。ここで、主に成膜時に取り込まれる不純物元素として、酸素、窒素、炭素などの大気成分に由来する不純物は１×１０20ｃｍ-3以下とすることが望ましく、特に、酸素濃度は５×１０19ｃｍ-3以下、好ましくは１×１０19ｃｍ-3以下となるようにすることが好ましい。また、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なＳＡＳが得られる。また半導体膜としてフッ素系ガスより形成されるＳＡＳ層に水素系ガスより形成されるＳＡＳ層を積層してもよい。
なお、後の結晶化で良質な結晶構造を有する半導体膜を得るためには、図８に示す非晶質半導体膜４３６中に含まれる酸素、窒素などの不純物濃度を５×１０18/cm3（以下、濃度はすべて二次イオン質量分析法（ＳＩＭＳ）にて測定した原子濃度として示す。）以下に低減させておくと良い。これらの不純物は、結晶化を促進させる金属元素と反応しやすく、後の結晶化を妨害する要因となり、また、結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。
本実施の形態では、非晶質半導体膜、又はＳＡＳ膜に結晶化を助長する元素を用いた熱結晶化法を用いる。加熱方法としてＧＲＴＡ（Gas Rapid Thermal Anneal）法、ＬＲＴＡ（Lamp Rapid Thermal Anneal）法等のＲＴＡ法がある。
非晶質半導体膜への金属元素の導入の仕方としては、当該金属元素を非晶質半導体膜の表面又はその内部に存在させ得る手法であれば特に限定はなく、例えばスパッタ法、ＣＶＤ法、プラズマ処理法（プラズマＣＶＤ法も含む）、吸着法、金属塩の溶液を塗布する方法、イオン注入法、イオンドーピング法を使用することができる。このうち溶液を用いる方法は簡便であり、金属元素の濃度調整が容易であるという点で有用である。また、このとき非晶質半導体膜の表面のぬれ性を改善し、非晶質半導体膜の表面全体に水溶液を行き渡らせるため、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を成膜することが望ましい。
図８（Ａ）及び（Ｂ）で示すように、基板１００上に形成されたソース電極層又はドレイン電極層１０３、ソース電極層又はドレイン電極層１０４、一導電型を有する半導体層２０２ａ、一導電型を有する半導体層２０２ｂ、一導電型を有する半導体層２０３ａ、一導電型を有する半導体層２０３ｂ上に、非晶質半導体膜４３６を形成する。非晶質半導体膜４３６としては、ＳｉＨ4、Ｈ2の反応ガスにより形成する非晶質珪素を用いる。本実施の形態において、非晶質半導体膜４３６中の酸素濃度を５×１０19atom／ｃｍ3以下、好ましくは２×１０19atom／ｃｍ3以下にするように形成する。このように酸素濃度を低くすると、後に金属元素として添加したニッケルがゲッタリングしやすくなる。非晶質半導体膜４３６の膜厚は５０ｎｍ〜３００ｎｍが好ましい。本実施の形態では、非晶質半導体膜４３６を１５０ｎｍ形成する。
非晶質半導体膜４３６上に形成された酸化膜を除去した後、酸素雰囲気中でのＵＶ光の照射、熱酸化法、ヒドロキシラジカルを含むオゾン水又は過酸化水素による処理等により、酸化膜を１０〜５０Å形成する。本実施の形態では、結晶化を助長する元素としてニッケル（Ｎｉ）を用いる。Ｎｉ元素を重量換算で１０ｐｐｍ〜１００ｐｐｍ（好ましくは１０ｐｐｍ〜５０ｐｐｍ）を含有した水溶液をスピンコーティング法により塗布し、金属膜４３７を形成する（図８（Ｂ）参照。）。結晶化を助長する元素としては、この珪素の結晶化を助長する金属元素としては鉄（Ｆｅ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスニウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、銅（Ｃｕ）及び金（Ａｕ）から選ばれた一種又は複数種類を用いて、金属膜４３７を形成することができる。金属膜４３７はその形成条件によっては膜厚が極薄であり、膜として形態を保っていなくてもよい。結晶化を助長させる効果が得られるように、非晶質半導体膜４３６に接して形成されればよい。
次に、非晶質半導体膜を加熱して、結晶性半導体膜を形成する。この場合、結晶化は半導体の結晶化を助長する金属元素が接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。ここでは、脱水素化のための熱処理の後、結晶化のための熱処理（５５０℃〜６５０℃で５分〜２４時間）を行う。また、ＲＴＡ、ＧＲＴＡにより結晶化を行っても良い。ここで、加熱にレーザ光照射を行わず結晶化することで、結晶性のばらつきを低減することが可能であり、後に形成されるＴＦＴのばらつきを抑制することが可能である。
本実施の形態では、熱処理を５５０℃で４時間行うが、熱処理をＲＴＡ法により６５０℃で６分間行ってもよい。本実施の形態において、この熱処理によって結晶化とゲッタリング工程を同時に進行する。熱処理は窒素雰囲気下で行ってもよい。
金属元素を用いた結晶化を行った場合、金属元素を低減、又は除去するためにゲッタリング工程を施す。結晶性半導体膜中の金属元素を捕獲し、自らに取り込むゲッタリングシンクとして、結晶性半導体膜に接して形成されている一導電型を有する半導体層２０２ａ、一導電型を有する半導体層２０２ｂ、一導電型を有する半導体層２０３ａ、一導電型を有する半導体層２０３ｂを用いる。ゲッタリングシンクとして用いる半導体層は、一導電型を付与する元素や希ガス元素などの不純物元素を含む半導体層であればよい。本実施の形態は、一導電型を付与する不純物元素としてｎ型を付与する元素であるリンを含む、ｎ型を有する半導体層を形成しているため、ゲッタリングシンクと、ソース領域又はドレイン領域を兼ねることができる。よって、ゲッタリングシンクとなる一導電型を有する半導体層を備えた状態で非晶質半導体膜を結晶化する熱処理を行うので、本実施の形態においては、一回の熱処理で結晶化とゲッタリングの工程を行うことができる。
熱処理によって、結晶化とともにゲッタリングが進み、結晶性半導体膜中の金属元素は、図８（Ｃ）に示すように、矢印の方向へ加熱処理によって移動し、一導電型を有する半導体層２０２ａ、一導電型を有する半導体層２０２ｂ、一導電型を有する半導体層２０３ａ、一導電型を有する半導体層２０３ｂ中に捕獲される。結晶性半導体膜は、膜中の金属元素を軽減又は除去され結晶性半導体膜４９９となり、一導電型を有する半導体層２０２ａ、一導電型を有する半導体層２０２ｂ、一導電型を有する半導体層２０３ａ、一導電型を有する半導体層２０３ｂは結晶化を促進する金属元素を含む一導電型を有する半導体層４３８ａ、一導電型を有する半導体層４３８ｂ、一導電型を有する半導体層４３９ａ、一導電型を有する半導体層４３９ｂとなる。本実施の形態では一導電型を有する半導体層４３８ａ、一導電型を有する半導体層４３８ｂ、一導電型を有する半導体層４３９ａ、一導電型を有する半導体層４３９ｂにはｎ型を付与する不純物元素と、結晶化を助長する金属元素が含まれる。この工程により、結晶性半導体膜中の結晶化を促進させる元素（本実施の形態ではニッケル元素）がデバイス特性に影響を与えない濃度、即ち膜中のニッケル濃度が１×１０18／ｃｍ3以下、望ましくは１×１０17／ｃｍ3以下とすることができる。また、ゲッタリング後の金属元素が移動した一導電型を有する半導体層４３８ａ、一導電型を有する半導体層４３８ｂ、一導電型を有する半導体層４３９ａ、一導電型を有する半導体層４３９ｂも加熱処理により結晶化される場合がある。なお、本実施の形態においては、結晶化工程、ゲッタリング工程を行う熱処理と共に、一導電型を有する半導体層４３８ａ、一導電型を有する半導体層４３８ｂ、一導電型を有する半導体層４３９ａ、一導電型を有する半導体層４３９ｂ中のｎ型を付与する不純物元素（ドナー型元素）の活性化を行っている。
このようにして得られた結晶性半導体膜に対して、薄膜トランジスタのしきい値電圧を制御するために微量な不純物元素（ボロンまたはリン）のドーピングを行ってもよい。この不純物元素のドーピングは、結晶化工程の前の非晶質半導体膜に行ってもよい。本実施の形態ではジボラン（Ｂ2Ｈ6）を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。なお、質量分離を行うイオン注入法を用いてもよい。非晶質半導体膜の状態で不純物元素をドーピングすると、その後の結晶化のための加熱処理によって、不純物の活性化も行うことができる。また、ドーピングの際に生じる欠陥等も改善することができる。
次に結晶性半導体膜４９９、一導電型を有する半導体層４３８ａ、一導電型を有する半導体層４３８ｂ、一導電型を有する半導体層４３９ａ、一導電型を有する半導体層４３９ｂをマスクを用いてパターニングする。本実施の形態では、フォトマスクを作製し、フォトリソグラフィ法を用いたパターニング処理により、半導体層１１２、一導電型を有する半導体層１０８ａ、一導電型を有する半導体層１０８ｂ、一導電型を有する半導体層１１０ａ、一導電型を有する半導体層１１０ｂを形成する（図８（Ｄ）参照。）。同様に半導体層１１３、一導電型を有する半導体層１０９ａ、一導電型を有する半導体層１０９ｂ、一導電型を有する半導体層１１１ａ、一導電型を有する半導体層１１１ｂも形成する（図４参照。）。この一導電型を有する半導体層のエッチング工程で、第１の電極層１０７上などに形成されている不要な一導電型を有する半導体層を除去する。フォトマスクはマスク１０２ａを形成したときと同様にレジストをスピンコート法などによる全面塗布、または液滴吐出法によって選択的に形成し、レーザ光照射による露光によって微細なパターンのマスクを形成すればよい。微細なパターンのマスクによって半導体膜は微細かつ精巧に所望な形状にパターニングすることができる。
マスクを露光加工せずに組成物を選択的に吐出して形成する場合、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いることができる。また、ベンゾシクロブテン、パリレン、フレア、透過性を有するポリイミドなどの有機材料、シロキサン系ポリマー等の重合によってできた化合物材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いて液滴吐出法で形成する。いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整したり、界面活性剤等を加えたりして適宜調整する。
パターニングの際のエッチング加工は、プラズマエッチング（ドライエッチング）又はウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、ＣＦ4、ＮＦ3、ＳＦ6、ＣＨＦ3などのフッ素系又はＣｌ2、ＢＣｌ3、ＳｉＣｌ4もしくはＣＣｌ4などを代表とする塩素系ガス、あるいはＯ2のガスを用い、ＨｅやＡｒなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。
次に、半導体層１１２、半導体層１１３上にゲート絶縁層１１５を形成する。ゲート絶縁層１１５は、酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）などを適宜用いることができる。酸化珪素（ＳｉＯｘ）、窒化珪素（ＳｉＮｘ）、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等のいずれかで形成される単層、または組み合わせた積層で形成してもよい。なお、ゲート絶縁層１１５には、水素が含まれている。また、液滴吐出法で形成される導電層に銀や銅などを用いる場合、その上にバリア膜として窒化珪素膜やＮｉＢ膜を形成すると、不純物の拡散を防ぎ、表面を平坦化する効果がある。なお、低い成膜温度でゲートリーク電流に少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。本実施の形態では、ＳｉＨ4及びＮ2Ｏを反応ガスとして酸化珪素膜を膜厚１２０ｎｍで形成する。またゲート絶縁層１１５の膜厚を８０ｎｍ〜２００ｎｍとすると好ましい。
導電性材料を含む組成物を吐出して、ゲート絶縁層１１５上に、ゲート電極層１１６、ゲート電極層１１７を形成する（図５参照。）。ゲート絶縁層１１５上に、ゲート電極層１１６、ゲート電極層１１７を形成する工程も、前述したソース電極層又はドレイン電極層とを形成したときと同様に形成することができる。ゲート電極層１１６はゲート配線層としても機能する。
ゲート電極層を形成する導電性材料としては、Ａｇ（銀）、Ａｕ（金）、Ｃｕ（銅）、Ｗ（タングステン）、Ａｌ（アルミニウム）等の金属の粒子を主成分とした組成物を用いることができる。また、透光性を有するインジウム錫酸化物（ＩＴＯ）、インジウム錫酸化物と酸化珪素からなるＩＴＳＯ、有機インジウム、有機スズ、酸化亜鉛、窒化チタンなどを組み合わせても良い。
ゲート電極層１１６、ゲート電極層１１７を形成後もソース電極層又はドレイン電極層の時と同様、プレス等による平坦化工程を行っても良い。また、ゲート電極層を液滴吐出法によって吐出し、仮焼成をしてから、本焼成の間にプレス工程を挟むことによって、電極層の平坦化の他に、電極層に含まれる酸素が放出され酸素濃度が低下するので、電気抵抗が下がるという効果もある。
ソース電極層又はドレイン電極層、半導体層、ゲート絶縁層、ゲート電極層を覆うようにパッシベーション膜となる絶縁膜１１８を成膜することが好ましい。絶縁膜１１８は、プラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化窒化アルミニウム、または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素（ＣＮ）、その他の絶縁性材料を用いて形成することができる。なお、パッシベーション膜は単層でも積層構造でもよい。本実施の形態では、絶縁膜１１８を窒化珪素膜を膜厚１００ｎｍで形成する。
この後、半導体層１１２、半導体層１１３を水素雰囲気又は窒素雰囲気で加熱して水素化することが好ましい。なお、窒素雰囲気で加熱する場合は、絶縁膜１１８として水素を含む絶縁膜を形成することが好ましい。
次に、絶縁層１１９を形成する。本実施の形態では、絶縁層１１９を全面に形成し、レジスト等のマスクによって、エッチングしパターニングする。絶縁層１１９を、直接選択的に形成できる液滴吐出法や印刷法などを用いて形成する場合は、エッチングによるパターニングは必ずしも必要はない。本実施の形態において、層間絶縁層として絶縁層１１９を設けた上に、隔壁として機能する第２の絶縁層を設ける。この場合、絶縁層１１９は、第１の絶縁層とも言える。
絶縁層１１９は、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜（ＣＮ）その他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド(polyimide)、芳香族ポリアミド、ポリベンゾイミダゾール(polybenzimidazole)、ベンゾシクロブテン、ポリシラザンなどの有機絶縁性材料、又はシロキサン系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちＳｉ−Ｏ−Ｓｉ結合を含む無機シロキサン、珪素上の水素がメチルやフェニルのような有機基によって置換された有機シロキサン系の絶縁材料で形成することができる。アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成してもよい。
本実施の形態では、絶縁層１１９の材料としては、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基に水素、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有する材料を用いた塗布膜を用いる。焼成した後の膜は、アルキル基を含む酸化珪素膜（ＳｉＯｘ）とも呼べる。
絶縁膜１１８及び絶縁層１１９にゲート電極層１１７に達する開口部１３３と、ゲート絶縁層１１５、絶縁膜１１８、絶縁層１１９に、第１の電極層１０７に達する開口部１３０、ソース電極層又はドレイン電極層１０３に達する開口部１３１、ソース電極層又はドレイン電極層１０４に達する開口部１３２、ソース電極層又はドレイン電極層１０５に達する開口部１３４、ソース電極層又はドレイン電極層１０６に達する開口部１３５を形成する。この開口部もレジストからなるマスクを用いてエッチングし形成する。パターニングに用いるマスクは、レーザ光の照射による露光を行うことで微細な形状を有するマスクとすることができる。このようにして形成した開口部１３０及び開口部１３５に配線層１４４を形成し、ソース電極層又はドレイン電極層１０６と第１の電極層１０７とを電気的に接続する。開口部１３２及び開口部１３３に配線層１４２を形成し、ソース電極層又はドレイン電極層１０４とゲート電極層１１７とを電気的に接続する。また、開口部１３１にもソース電極層又はドレイン電極層１０３と電気的に接するように、ソース配線層１４１を形成し、開口部１３４にもソース電極層又はドレイン電極層１０５と電気的に接続するように電源線１４３を形成する。ソース配線層１４１、電源線１４３を低抵抗な材料によって形成することで、ソース電極層又はドレイン電極層１０３、ソース電極層又はドレイン電極層１０５が多少高抵抗の材料であっても、高速動作が可能となり、大きな電流も流すことができる。
以上の工程により、基板１００上にトップゲート型（順スタガ型ともいう。）の薄膜トランジスタと画素電極が接続された表示装置用のＴＦＴ基板が完成する。
次に、絶縁層１２１（隔壁、土手とも呼ばれる）を選択的に形成する。絶縁層１２１は、第１の電極層１０７上に開口部を有するように形成し、配線層１４４を覆って形成する。本実施の形態では、絶縁層１２１を全面に形成し、レジスト等のマスクによって、エッチングしパターニングする。絶縁層１２１を、直接選択的に形成できる液滴吐出法や印刷法などを用いて形成する場合は、エッチングによるパターニングは必ずしも必要はない。また絶縁層１２１も本発明の前処理によって、所望の形状に形成できる。
絶縁層１２１は、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド(polyimide)、芳香族ポリアミド、ポリベンゾイミダゾール(polybenzimidazole)などの耐熱性高分子、又はシロキサン系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちＳｉ−Ｏ−Ｓｉ結合を含む無機シロキサン、珪素上の水素がメチルやフェニルのような有機基によって置換された有機シロキサン系の絶縁材料で形成することができる。アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成してもよい。絶縁層１２１は曲率半径が連続的に変化する形状が好ましく、上に形成される電界発光層１２２、第２の電極層１２３の被覆性が向上する。
また、液滴吐出法により、絶縁層１２１を組成物を吐出し形成した後、その平坦性を高めるために表面を圧力によってプレスして平坦化してもよい。プレスの方法としては、ローラー状のものを表面に走査することによって、凹凸をならすように軽減したり、平坦な板状な物で表面を垂直にプレスしてもよい。また溶剤等によって表面を軟化、または融解させエアナイフで表面の凹凸部を除去しても良い。また、ＣＭＰ法を用いて研磨しても良い。この工程は、液滴吐出法によって凹凸が生じる場合に、その表面の平坦化する場合適用することができる。この工程により平坦性が向上すると、表示装置の表示ムラなどを防止することができ、高繊細な画像を表示することができる。
薄膜トランジスタに電気的に接続するように、発光素子を形成する（図１参照。）。
電界発光層１２２を形成する前に、大気圧中で２００℃の熱処理を行い第１の電極層１０７、絶縁層１２１中若しくはその表面に吸着している水分を除去する。また、減圧下で２００〜４００℃、好ましくは２５０〜３５０℃に熱処理を行い、そのまま大気に晒さずに電界発光層１２２を真空蒸着法や、減圧下の液滴吐出法で形成することが好ましい。
電界発光層１２２として、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の発光を示す材料を、それぞれ蒸着マスクを用いた蒸着法等によって選択的に形成する。赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の発光を示す材料はカラーフィルタ同様、液滴吐出法により形成することもでき（低分子または高分子材料など）、この場合マスクを用いずとも、ＲＧＢの塗り分けを行うことができるため好ましい。電界発光層１２２上に第２の電極層１２３を積層形成して、発光素子を用いた表示機能を有する表示装置が完成する。
図示しないが、第２の電極層１２３を覆うようにしてパッシベーション膜を設けることは有効である。表示装置を構成する際に設ける保護膜は、単層構造でも多層構造でもよい。パッシベーション膜としては、窒化珪素（ＳｉＮ）、酸化珪素（ＳｉＯ2）、酸化窒化珪素（ＳｉＯＮ）、窒化酸化珪素（ＳｉＮＯ）、窒化アルミニウム（ＡｌＮ）、酸化窒化アルミニウム（ＡｌＯＮ）、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム（ＡｌＮＯ）または酸化アルミニウム、ダイアモンドライクカーボン（ＤＬＣ）、窒素含有炭素膜（ＣＮX）を含む絶縁膜からなり、絶縁膜を単層もしくは組み合わせた積層を用いることができる。例えば窒素含有炭素膜（ＣＮX）＼窒化珪素（ＳｉＮ）のような積層、また有機材料を用いることも出来、スチレンポリマーなど高分子の積層でもよい。また、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、もしくは置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも１種を有する材料を用いてもよい。
この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にＤＬＣ膜を用いることは有効である。ＤＬＣ膜は室温から１００℃以下の温度範囲で成膜可能であるため、耐熱性の低い電界発光層の上方にも容易に成膜することができる。ＤＬＣ膜は、プラズマＣＶＤ法（代表的には、ＲＦプラズマＣＶＤ法、マイクロ波ＣＶＤ法、電子サイクロトロン共鳴（ＥＣＲ）ＣＶＤ法、熱フィラメントＣＶＤ法など）、燃焼炎法、スパッタ法、イオンビーム蒸着法、レーザ蒸着法などで形成することができる。成膜に用いる反応ガスは、水素ガスと、炭化水素系のガス（例えばＣＨ4、Ｃ2Ｈ2、Ｃ6Ｈ6など）とを用い、グロー放電によりイオン化し、負の自己バイアスがかかったカソードにイオンを加速衝突させて成膜する。また、ＣＮ膜は反応ガスとしてＣ2Ｈ4ガスとＮ2ガスとを用いて形成すればよい。ＤＬＣ膜は酸素に対するブロッキング効果が高く、電界発光層の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間に電界発光層が酸化するといった問題を防止できる。
続いて、シール材を形成し、封止基板を用いて封止する。その後、ゲート電極層１１６と電気的に接続して形成されるゲート配線層に、フレキシブル配線基板を接続し、外部との電気的な接続をしても良い。これは、ソース配線層１４１も同様である。
続いて、異方性導電体層を介して、表示装置内の配線層が電気的に接続するように、接続用の配線基板を設ける。配線基板は、外部からの信号や電位を伝達する役目を担い、ＦＰＣ（Flexible printed circuit）などを用いることができる。上記工程を経て、順スタガ型のスイッチング用ＴＦＴ、駆動TFTと容量素子を含む表示装置（表示パネルとも示す）が完成する。容量素子は、ソース電極層又はドレイン電極層１０５、ゲート絶縁層１１５、及びゲート電極層１１７とで形成される。
表示装置内の配線層とＦＰＣは端子電極層を用いて接続され、端子電極層はゲート電極層と同材料及び同工程、ソース電極層及びドレイン電極層を兼ねるソース配線層と同材料及び同工程、ゲート配線層と同材料同工程で、それぞれ作製することができる。ＦＰＣと表示装置内の配線層との接続例を図４３を用いて説明する。
図４３において、基板１上に薄膜トランジスタ９及び発光素子が設けられた第１の電極層６が形成され、シール材３で対向基板８と張り合わされている。表示装置内から延長してシール材外部に形成される配線層とＦＰＣ２ｂ及びＦＰＣ２ａは異方性導電膜７ａ、異方性導電膜７ｂによって接着されている。
図４３（Ａ１）、（Ｂ１）、（Ｃ１）は表示装置の上面図であり、図４３（Ａ２）、（Ｂ２）、（Ｃ２）は図４３（Ａ１）、（Ｂ１）、（Ｃ１）における線Ｇ−Ｈ、線Ｍ−Ｎの断面図である。図４３（Ａ１）、（Ａ２）において、端子電極層５ａ及び端子電極層５ｂはソース電極層又はドレイン電極層と同材料同工程で形成されている。端子電極層５ａにシール材外部に延長して形成されたソース配線層４ａが接続され、端子電極層５ａとＦＰＣ２ａとが異方性導電膜７ａを介して接続されている。一方端子電極層５ｂにシール材外部に延長して形成されたゲート配線層４ｂが接続され、端子電極層５ｂとＦＰＣ２ｂとが異方性導電膜７ｂを介して接続されている。本実施の形態においてゲート配線層はゲート電極層と同材料、同工程でされている。
図４３（Ｂ１）、（Ｂ２）において、端子電極層５５ａ及び端子電極層５５ｂはゲート配線層と同材料同工程で形成されている。端子電極層５５ｂはシール材外部に延長して形成されたゲート配線層で形成され、端子電極層５５ｂとＦＰＣ２ｂとが異方性導電膜７ｂを介して接続されている。一方、端子電極層５５ａにシール材外部に延長して形成されたソース配線層５４ａが接続され、端子電極層５５ａとＦＰＣ２ａとが異方性導電膜７ａを介して接続されている。
図４３（Ｃ１）、（Ｃ２）において、端子電極層６５ａ及び端子電極層６５ｂはソース配線層と同材料同工程で形成されている。シール材外部に延長して形成されたゲート配線層６４ｂに端子電極層６５ｂが接続され、端子電極層６５ｂとＦＰＣ２ｂとが異方性導電膜７ｂを介して接続されている。一方、端子電極層６５ａはシール材外部に延長して形成されたソース配線層で形成され、端子電極層６５ａとＦＰＣ２ａとが異方性導電膜７ａを介して接続されている。
本実施の形態では、スイッチングＴＦＴはシングルゲート構造を示したが、ダブルゲート構造などのマルチゲート構造でもよい。
以上の工程により、結晶性半導体膜を有する順スタガ型薄膜トランジスタを形成することができる。本実施の形態で形成される薄膜トランジスタは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される薄膜トランジスタと比較して移動度（２〜５０ｃｍ2／Vｓｅｃ程度）が高い。また、ソース領域及びドレイン領域には、一導電型を付与する不純物元素に加え、結晶化を促進する機能を有する金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な表示装置を作製することが可能である。
また、非晶質半導体膜で形成される薄膜トランジスタと比較して、しきい値のずれが生じにくく、薄膜トランジスタ特性のバラツキを低減することが可能である。
更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このため、このようなＴＦＴを表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。
また、レーザ光照射の微細な加工により、配線等のの細線化も自由に設計できる。本発明により、所望なパターンを制御性よく形成でき、材料のロスも少なく、コストダウンも達成できる。よって高性能、高信頼性の表示装置を歩留まりよく作製することができる。
（実施の形態２）
本発明の実施の形態について、図９を用いて説明する。本実施の形態は、実施の形態１で作製した薄膜トランジスタと同様に、複数のｎチャネル型薄膜トランジスタ（ＮＭＯＳ）からなる回路を作製する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板４００上に、絶縁層４１５を形成し、絶縁層４１５上にソース電極層又はドレイン電極層４０１ａ、ソース電極層又はドレイン電極層４０１ｂ、ソース電極層又はドレイン電極層４０１ｃ、ｎ型を有する半導体層４０２ａ、ｎ型を有する半導体層４０２ｂ、ｎ型を有する半導体層４０２ｃ、ｎ型を有する半導体層４０３ａ、ｎ型を有する半導体層４０３ｂ、ｎ型を有する半導体層４０３ｃを形成する（図９（Ａ）参照。）。非晶質半導体膜４０４を形成し、結晶化を促進する金属元素を含む金属膜４０５を形成する（図９（Ｂ）参照。）。
その後加熱処理によって、非晶質半導体膜４０４の結晶化とゲッタリングを同時に行う。加熱処理によって、非晶質半導体膜４０４は結晶化し、結晶性半導体膜となる。同時に結晶性半導体膜中に含まれる金属元素は図９（Ｃ）の矢印の方向に移動し、ソース領域又はドレイン領域を兼ねて形成されたｎ型を有する半導体層４０２ａ、ｎ型を有する半導体層４０２ｂ、ｎ型を有する半導体層４０２ｃ、ｎ型を有する半導体層４０３ａ、ｎ型を有する半導体層４０３ｂ、ｎ型を有する半導体層４０３ｃ中に捕獲される。よって膜中に含まれる金属元素が軽減、又は除去された結晶性半導体膜４０８が形成される。一方、ゲッタリングシンクとして機能した一導電型を有する半導体層は、ｎ型を有する半導体層４０６ａ、ｎ型を有する半導体層４０６ｂ、ｎ型を有する半導体層４０６ｃ、ｎ型を有する半導体層４０７ａ、ｎ型を有する半導体層４０７ｂ、ｎ型を有する半導体層４０７ｃとなり、結晶化を促進する金属元素と、ｎ型を付与する不純物元素（本実施の形態ではリン（Ｐ））とを含む半導体層となる。
結晶性半導体膜４０８、ｎ型を有する半導体層４０６ａ、ｎ型を有する半導体層４０６ｂ、ｎ型を有する半導体層４０６ｃ、ｎ型を有する半導体層４０７ａ、ｎ型を有する半導体層４０７ｂ、及びｎ型を有する半導体層４０７ｃをパターニングし、半導体層４１２ａ、半導体層４１２ｂ、ｎ型を有する半導体層４１０ａ、ｎ型を有する半導体層４１０ｂ、ｎ型を有する半導体層４１０ｃ、ｎ型を有する半導体層４１０ｄ、ｎ型を有する半導体層４１１ａ、ｎ型を有する半導体層４１１ｂ、ｎ型を有する半導体層４１１ｃ、ｎ型を有する半導体層４１１ｄを形成する（図９（Ｄ）参照。）。ゲート絶縁層４１３を形成し、ゲート絶縁層４１３上にゲート電極層４１４ａ及びゲート電極層４１４ｂを形成する（図９（Ｅ）参照。）。
このようにして、電気的に接続されたｎチャネル型薄膜トランジスタが形成され、ＮＭＯＳの回路を作製することができる。また、本実施の形態では、ソース領域及びドレイン領域には、ｎ型を付与する不純物元素に加え、結晶化を促進する機能を有する金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な回路を作製することが可能である。このような回路を画素領域や駆動領域に組み込んで、表示装置を作製することができる。
本実施の形態は、実施の形態１と組み合わせて用いることが可能である。
（実施の形態３）
本発明の実施の形態について、図１０を用いて説明する。本実施の形態は、実施の形態１で作製した薄膜トランジスタにおいて、複数のｐチャネル型薄膜トランジスタ（ＰＭＯＳ）からなる回路を作製する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板４２０上に、絶縁層４１６、導電膜４２１、ｎ型を有する半導体層４２２を形成する（図１０（Ａ）参照。）。本実施の形態では、一導電型を有する半導体層として、ｎ型を有する半導体層４４２を形成するので、ｐ型を付与する不純物元素（本実施の形態においてはボロン（Ｂ））をドーピング法やイオン注入法によって、ｎ型を有する半導体層４２２に添加する。ｎ型を有する半導体層４２２に、ｐ型を付与する不純物元素濃度がｎ型を付与する不純物元素の２〜１０倍の濃度になるように添加し、ｐ型に導電型を反転させ、ｐ型を有する半導体層４２４を形成する（図１０（B）参照。）。また、ｎ型を付与する不純物元素の添加工程で、その添加条件によって、膜表面の不純物元素濃度が高くなっている場合がある。このような場合は、膜表面を薄くエッチングし、高不純物元素濃度領域の膜を除去してから、ｐ型を付与する不純物元素を添加する工程を行えばよい。もちろん、一導電型を有する半導体層４２２としてｐ型を付与する不純物元素を含むｐ型を有する半導体層を形成すれば、ｐ型を付与する不純物元素のドーピング工程は必要ない。
導電膜４２１及びｐ型を有する半導体層４２４をパターニングして、ソース電極層又はドレイン電極層４２５ａ、ソース電極層又はドレイン電極層４２５ｂ、ソース電極層又はドレイン電極層４２５ｃ、ｐ型を有する半導体層４２６ａ、ｐ型を有する半導体層４２６ｂ、ｐ型を有する半導体層４２６ｃを形成する。非晶質半導体膜４２７を形成し、結晶化を促進する金属元素（本実施の形態ではニッケル（Ｎｉ））を含む金属膜４３４を形成する（図１０（Ｃ）参照。）。
その後加熱処理によって、非晶質半導体膜４２７の結晶化とゲッタリングを同時に行う。加熱処理によって、非晶質半導体膜４２７は結晶化し、結晶性半導体膜となる。同時に結晶性半導体膜中に含まれる金属元素は図１０（Ｄ）の矢印の方向に移動し、ソース領域又はドレイン領域を兼ねて形成されたｐ型を有する半導体層４２６ａ、ｐ型を有する半導体層４２６ｂ、ｐ型を有する半導体層４２６ｃ中に捕獲される。よって膜中に含まれる金属元素が軽減、又は除去された結晶性半導体膜４２９が形成される。一方、ゲッタリングシンクとして機能した一導電型を有する半導体層は、ｐ型を有する半導体層４２８ａ、ｐ型を有する半導体層４２８ｂ、ｐ型を有する半導体層４２８ｃとなり、結晶化を促進する金属元素と、ｐ型を付与する不純物元素、ｐ型を付与する不純物元素よりは低濃度なｎ型を付与する不純物元素（本実施の形態ではリン（Ｐ））とを含む半導体層となる。
結晶性半導体膜４２９、ｐ型を有する半導体層４２８ａ、ｐ型を有する半導体層４２８ｂ、ｐ型を有する半導体層４２８ｃをパターニングし、半導体層４３１ａ、半導体層４３１ｂ、ｐ型を有する半導体層４３０ａ、ｐ型を有する半導体層４３０ｂ、ｐ型を有する半導体層４３０ｃ、ｐ型を有する半導体層４３０ｄを形成する（図１０（Ｅ）参照。）。ゲート絶縁層４３２を形成し、ゲート絶縁層４３２上にゲート電極層４３３ａ及びゲート電極層４３３ｂを形成する（図１０（Ｆ）参照。）。
このようにして、電気的に接続されたｐチャネル型薄膜トランジスタが形成され、ＰＭＯＳの回路を作製することができる。また、本実施の形態では、ソース領域及びドレイン領域には、ｎ型を付与する不純物元素、ｐ型を付与する不純物元素に加え、結晶化を促進する機能を有する金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な回路を作製することが可能である。このような回路を画素領域や駆動領域に組み込んで、表示装置を作製することができる。
本実施の形態は、実施の形態１及び２とそれぞれ組み合わせて用いることが可能である。
（実施の形態４）
本発明の実施の形態について、図１１を用いて説明する。本実施の形態は、実施の形態１で作製した薄膜トランジスタにおいて、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタの２種類の薄膜トランジスタからなる回路（ＣＭＯＳ）を作製する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板４４０上に、絶縁層４１７、導電膜４４１、ｎ型を有する半導体層４４２を形成する（図１１（Ａ）参照。）。本実施の形態では、一導電型を有する半導体層として、ｎ型を有する半導体層４４２を形成するので、マスク４４４を形成し、ｐ型を付与する不純物元素（本実施の形態においてはボロン（Ｂ））をドーピング法やイオン注入法によって、選択的にｎ型を有する半導体層４４２に添加する。ｎ型を有する半導体層に、ｐ型を付与する不純物元素濃度がｎ型を付与する不純物元素の２〜１０倍の濃度になるように添加し、ｐ型に導電型を反転させ、ｐ型を有する半導体層４４５を形成する（図１１（Ｂ）参照。）。一導電型を有する半導体層としてｐ型を付与する不純物元素を含むｐ型を有する半導体層を形成すれば、同様に選択的にｎ型を付与する不純物元素を添加すればよい。
導電膜４４１、ｎ型を有する半導体層４４２、ｐ型を有する半導体層４４５をパターニングして、ソース電極層又はドレイン電極層４４６ａ、ソース電極層又はドレイン電極層４４６ｂ、ソース電極層又はドレイン電極層４４６ｃ、ｎ型を有する半導体層４４７ａ、ｎ型を有する半導体層４４７ｂ、ｐ型を有する半導体層４４８ａ、ｐ型を有する半導体層４４８ｂを形成する。非晶質半導体膜４４９を形成し、結晶化を促進する金属元素（本実施の形態ではニッケル（Ｎｉ））を含む金属膜４５０を形成する（図１１（Ｃ）参照。）。
その後加熱処理によって、非晶質半導体膜４４９の結晶化とゲッタリングを同時に行う。加熱処理によって、非晶質半導体膜４４９は結晶化し、結晶性半導体膜となる。同時に結晶性半導体膜中に含まれる結晶化を促進させる機能を有する金属元素は図１１（Ｄ）の矢印の方向に移動し、ソース領域又はドレイン領域を兼ねて形成されたｎ型を有する半導体層４４７ａ、ｎ型を有する半導体層４４７ｂ、ｐ型を有する半導体層４４８ａ、ｐ型を有する半導体層４４８ｂ中に捕獲される。よって膜中に含まれる金属元素が軽減、又は除去された結晶性半導体膜４６２が形成される。一方、ゲッタリングシンクとして機能した一導電型を有する半導体層は、ｎ型を有する半導体層４６０ａ、ｎ型を有する半導体層４６０ｂ、ｐ型を有する半導体層４６１ａ、ｐ型を有する半導体層４６１ｂとなり、結晶化を促進する金属元素と、一導電型を付与する不純物元素とを含む半導体層となる。
結晶性半導体膜４６２、ｎ型を有する半導体層４６０ａ、ｎ型を有する半導体層４６０ｂ、ｐ型を有する半導体層４６１ａ、ｐ型を有する半導体層４６１ｂをパターニングし、半導体層４６５ａ、半導体層４６５ｂ、ｎ型を有する半導体層４６３ａ、ｎ型を有する半導体層４６３ｂ、ｐ型を有する半導体層４６４ａ、ｐ型を有する半導体層４６４ｂを形成する（図１１（Ｅ）参照。）。ゲート絶縁層４６６を形成し、ゲート絶縁層４６６上にゲート電極層４６７ａ及びゲート電極層４６７ｂを形成する（図１１（Ｆ）参照。）。
このようにして、電気的に接続されたｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタが形成され、ＣＭＯＳの回路を作製することができる。また、本実施の形態では、ソース領域及びドレイン領域には、一導電型を付与する不純物元素に加え、結晶化を促進する機能を有する金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な回路を作製することが可能である。このような回路を画素領域や駆動領域に組み込んで、表示装置を作製することができる。
本実施の形態は、実施の形態１乃至３とそれぞれ組み合わせて用いることが可能である。
（実施の形態５）
本発明の実施の形態について、図１２を用いて説明する。本実施の形態は、実施の形態１で作製した薄膜トランジスタと、異なるゲッタリング工程で、複数のｎチャネル型薄膜トランジスタ（ＮＭＯＳ）からなる回路を作製する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板４７０上に、絶縁層４１８を形成し、絶縁層４１８上に、ソース電極層又はドレイン電極層４７１ａ、ソース電極層又はドレイン電極層４７１ｂ、ソース電極層又はドレイン電極層４７１ｃを形成する。非晶質半導体膜４７２を形成し、結晶化を促進する金属元素（本実施の形態ではニッケル（Ｎｉ））を含む金属膜４７３を形成する（図１２（Ａ）参照。）。その後加熱処理により非晶質半導体膜４７２を結晶化し、結晶性半導体膜４７４を形成する。
本実施の形態では、結晶性半導体膜４７４中に含まれる結晶化を助長するための金属元素をゲッタリンするゲッタリング層として、希ガス元素を不純物元素として含む半導体膜４７５を形成する（図１２（Ｂ）参照。）。希ガス元素は、ヘリウム、アルゴン、キセノン、クリプトンなどを用いることができ、本実施の形態ではアルゴンを不純物元素として含んだ半導体膜４７５を形成する。その後加熱処理によって結晶性半導体膜４７４中に含まれる金属元素は図１２（Ｃ）の矢印の方向に移動し、半導体膜４７５中に捕獲される。よって膜中に含まれる金属元素が軽減された結晶性半導体膜４７６が形成される。そして、ゲッタリングシンクでとなった結晶化を促進する金属元素を含む半導体膜４７７、及び結晶性半導体膜４７６上に形成された酸化膜をフッ酸等により除去し、金属元素が低減、又は除去された結晶性半導体膜４７６を得ることができる。本実施の形態では、ゲッタリングシンクとなった半導体膜４７７の除去をＴＭＡＨ（Tetramethyl ammonium hydroxide）を用いて行う。
結晶性半導体膜４７６をパターニングし、半導体層のチャネル形成領域を覆うマスク４７９ａ、マスク４７９ｂを形成し、ｎ型を付与する不純物元素４７８（本実施の形態においてはリン（Ｐ））を添加し、ｎ型の不純物領域４８０ａ、ｎ型の不純物領域４８０ｂ、ｎ型の不純物領域４８０ｃ、ｎ型の不純物領域４８０ｄを形成する（図１２（Ｄ）参照。）。半導体層を覆うゲート絶縁層４８１を形成し、ゲート絶縁層４８１上にゲート電極層４８２ａ及びゲート電極層４８２ｂを形成する（図１２（Ｅ）参照。）。ｎ型を付与する不純物元素の半導体層への添加は、ゲート絶縁層４８１を形成した後、ゲート絶縁層４８１を通過させて（スルードープとも言われる）半導体層へ添加、導入してもよい。ゲート絶縁層４８１を介して半導体層へ不純物元素が添加されるので、半導体層へのドーピング工程におけるダメージを軽減することができる。
以上の工程で、金属元素により結晶化した結晶性半導体膜にゲッタリングを行い、金属元素の軽減された半導体層を有し、かつソース領域またはドレイン領域として機能する一導電型を有する半導体層中に金属元素の含まれない薄膜トランジスタを形成することができる。このようにして、電気的に接続されたｎチャネル型薄膜トランジスタが形成され、ＮＭＯＳの回路を作製することができる。このような回路を画素領域や駆動領域に組み込んで、表示装置を作製することができる。
本実施の形態は、実施の形態１乃至４とそれぞれ組み合わせて用いることが可能である。
（実施の形態６）
本発明の実施の形態について、図１３を用いて説明する。本実施の形態は、実施の形態１で作製した薄膜トランジスタと、異なるゲッタリング工程で、複数のｐチャネル型薄膜トランジスタ（ＰＭＯＳ）からなる回路を作製する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板４７０上に、絶縁層４１８を形成し、絶縁層４１８上に、ソース電極層又はドレイン電極層４７１ａ、ソース電極層又はドレイン電極層４７１ｂ、ソース電極層又はドレイン電極層４７１ｃを形成する。非晶質半導体膜４７２を形成し、結晶化を促進する金属元素（本実施の形態ではニッケル（Ｎｉ））を含む金属膜４７３を形成する（図１３（Ａ）参照。）。その後加熱処理により非晶質半導体膜４７２を結晶化し、結晶性半導体膜４７４を形成する。
本実施の形態では、結晶性半導体膜４７４中に含まれる結晶化を助長するための金属元素をゲッタリンするゲッタリング層として、希ガス元素を不純物元素として含む半導体膜４７５を形成する（図１３（Ｂ）参照。）。希ガス元素は、ヘリウム、アルゴン、キセノン、クリプトンなどを用いることができ、本実施の形態ではアルゴンを不純物元素として含んだ半導体膜４７５を形成する。その後加熱処理によって結晶性半導体膜４７４中に含まれる金属元素は図１３（Ｃ）の矢印の方向に移動し、半導体膜４７５中に捕獲される。よって膜中に含まれる金属元素が軽減された結晶性半導体膜４７６が形成される。そして、ゲッタリングシンクでとなった結晶化を促進する金属元素を含む半導体膜４７７、及び結晶性半導体膜４７６上に形成された酸化膜をフッ酸等により除去し、金属元素が低減、又は除去された結晶性半導体膜４７６を得ることができる。本実施の形態では、ゲッタリングシンクとなった半導体膜４７７の除去をＴＭＡＨ（Tetramethyl ammonium hydroxide）を用いて行う。
結晶性半導体膜４７６をパターニングし、半導体層のチャネル形成領域を覆うマスク４８６ａ、マスク４８６ｂを形成し、ｐ型を付与する不純物元素４８５（本実施の形態においてはボロン（Ｂ））を添加し、ｐ型の不純物領域４８７ａ、ｐ型の不純物領域４８７ｂ、ｐ型の不純物領域４８７ｃ、ｐ型の不純物領域４８７ｄを形成する（図１３（Ｄ）参照。）。半導体層を覆うゲート絶縁層４８８を形成し、ゲート絶縁層４８８上にゲート電極層４８９ａ及びゲート電極層４８９ｂを形成する（図１３（Ｅ）参照。）。ｐ型を付与する不純物元素の半導体層への添加は、ゲート絶縁層４８８を形成した後、ゲート絶縁層４８８を通過させて（スルードープとも言われる）半導体層へ添加、導入してもよい。ゲート絶縁層４８８を介して半導体層へ不純物元素が添加されるので、半導体層へのドーピング工程におけるダメージを軽減することができる。
以上の工程で、金属元素により結晶化した結晶性半導体膜にゲッタリングを行い、金属元素の軽減された半導体層を有し、かつソース領域またはドレイン領域として機能する一導電型を有する半導体層中に金属元素の含まれない薄膜トランジスタを形成することができる。このようにして、電気的に接続されたｐチャネル型薄膜トランジスタが形成され、ＰＭＯＳの回路を作製することができる。このような回路を画素領域や駆動領域に組み込んで、表示装置を作製することができる。
本実施の形態は、実施の形態１乃至５とそれぞれ組み合わせて用いることが可能である。
（実施の形態７）
本発明の実施の形態について、図１４を用いて説明する。本実施の形態は、実施の形態１で作製した薄膜トランジスタと、異なるゲッタリング工程で、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタの２種類の薄膜トランジスタからなる回路（ＣＭＯＳ）を作製する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板４７０上に、絶縁層４１８を形成し、絶縁層４１８上に、ソース電極層又はドレイン電極層４７１ａ、ソース電極層又はドレイン電極層４７１ｂ、ソース電極層又はドレイン電極層４７１ｃを形成する。非晶質半導体膜４７２を形成し、結晶化を促進する金属元素（本実施の形態ではニッケル（Ｎｉ））を含む金属膜４７３を形成する（図１４（Ａ）参照。）。その後加熱処理により非晶質半導体膜４７２を結晶化し、結晶性半導体膜４７４を形成する。
本実施の形態では、結晶性半導体膜４７４中に含まれる結晶化を助長するための金属元素をゲッタリンするゲッタリング層として、希ガス元素を不純物元素として含む半導体膜４７５を形成する（図１４（Ｂ）参照。）。希ガス元素は、ヘリウム、アルゴン、キセノン、クリプトンなどを用いることができ、本実施の形態ではアルゴンを不純物元素として含んだ半導体膜４７５を形成する。その後加熱処理によって結晶性半導体膜４７４中に含まれる金属元素は図１４（Ｃ）の矢印の方向に移動し、半導体膜４７５中に捕獲される。よって膜中に含まれる金属元素が軽減された結晶性半導体膜４７６が形成される。そして、ゲッタリングシンクでとなった結晶化を促進する金属元素を含む半導体膜４７７、及び結晶性半導体膜４７６上に形成された酸化膜をフッ酸等により除去し、金属元素が低減、又は除去された結晶性半導体膜４７６を得ることができる。本実施の形態では、ゲッタリングシンクとなった半導体膜４７７の除去をＴＭＡＨ（Tetramethyl ammonium hydroxide）を用いて行う。
結晶性半導体膜４７６をパターニングし、半導体層のチャネル形成領域４９８ａを覆うマスク４９１ａ、ｐチャネル型薄膜トランジスタとなる半導体層を覆うマスク４９１ｂを形成し、ｎ型を付与する不純物元素４９０（本実施の形態においてはリン（Ｐ））を添加し、ｎ型の不純物領域４９２ａ、ｎ型の不純物領域４９２ｂを形成する（図１４（Ｄ）参照。）。
マスク４９１ａ、マスク４９１ｂを除去し、ｎ型の不純物領域４９２ａ及びｎ型の不純物領域４９２ｂを有する半導体層を覆うマスク４９７ａ、半導体層のチャネル形成領域４９８ｂを覆うマスク４９７ｂを形成する。ｐ型を付与する不純物元素４９４（本実施の形態においてはボロン（Ｂ））を添加し、ｐ型の不純物領域４９３ａ、ｐ型の不純物領域４９３ｂを形成する（図１４（Ｅ）参照。）。本実施の形態では、ｎ型の不純物領域を形成する際に、後にｐ型の不純物領域とする領域にマスクを形成し、ｎ型を付与する不純物元素が添加されないようにするが、ｐ型の不純物領域の領域にもｎ型を付与する不純物元素を添加し、さらに、ｎ型の不純物元素濃度より高くなるようにｐ型を付与する不純物元素を添加し、導電型を反転させる方法を用いてもよい。
半導体層を覆うゲート絶縁層４９５を形成し、ゲート絶縁層４９５上にゲート電極層４９６ａ及びゲート電極層４９６ｂを形成する（図１４（Ｆ）参照。）。一導電型を付与する不純物元素の半導体層への添加は、ゲート絶縁層４９５を形成した後、ゲート絶縁層４９５を通過させて（スルードープとも言われる）半導体層へ添加、導入してもよい。ゲート絶縁層４９５を介して半導体層へ不純物元素が添加されるので、半導体層へのドーピング工程におけるダメージを軽減することができる。
以上の工程で、金属元素により結晶化した結晶性半導体膜にゲッタリングを行い、金属元素の軽減された半導体層を有し、かつソース領域またはドレイン領域として機能する一導電型を有する半導体層中に金属元素の含まれない薄膜トランジスタを形成することができる。このようにして、電気的に接続されたｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタが形成され、ＣＭＯＳの回路を作製することができる。このような回路を画素領域や駆動領域に組み込んで、表示装置を作製することができる。
本実施の形態は、実施の形態１乃至６とそれぞれ組み合わせて用いることが可能である。
（実施の形態８）
本発明の実施の形態について、図１５を用いて説明する。本実施の形態は、実施の形態１で作製した薄膜トランジスタと、異なるゲッタリング工程で、複数のｎチャネル型薄膜トランジスタ（ＮＭＯＳ）からなる回路を作製する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板１５０上に、絶縁層４１９を形成し、絶縁層４１９上に、ソース電極層又はドレイン電極層１５１ａ、ソース電極層又はドレイン電極層１５１ｂ、ソース電極層又はドレイン電極層１５１ｃを形成する。非晶質半導体膜１５２を形成し、結晶化を促進する金属元素（本実施の形態ではニッケル（Ｎｉ））を含む金属膜１５３を形成する（図１５（Ａ）参照。）。その後加熱処理により非晶質半導体膜１５２を結晶化し、結晶性半導体膜１５４を形成する（図１５（Ｂ）参照。）。
チャネル形成領域１６６ａを覆うマスク１５６ａ、チャネル形成領域１６６ｂを覆うマスク１５６ｂを形成し、ｎ型を付与する不純物元素１５５（本実施の形態ではリン（Ｐ））を添加し、ｎ型の不純物領域１５７ａ、ｎ型の不純物領域１５７ｂ、ｎ型の不純物領域１５７ｃ、ｎ型の不純物領域１５７ｄを形成する（図１５（Ｃ）参照。）。その後加熱処理を行う。
加熱処理により、半導体層中のチャネル形成領域１６６ａ、チャネル形成領域１６６ｂに含まれる結晶化を促進する機能を有する金属元素はゲッタリングされ、それぞれ矢印の方向にｎ型の不純物領域１５９ａ、ｎ型の不純物領域１５９ｂ、ｎ型の不純物領域１５９ｃ、ｎ型の不純物領域１５９ｄに移動し捕獲され、金属元素が除去、軽減されたチャネル形成領域１５８ａ、チャネル形成領域１５８ｂが形成される（図１５（Ｄ）参照。）。また、この熱処理によって、添加されたｎ型を付与する不純物元素の活性化も行うことができる。
半導体層を覆うゲート絶縁層１６０を形成し、ゲート絶縁層１６０上にゲート電極層１６１ａ及びゲート電極層１６１ｂを形成する（図１５（Ｅ）参照。）。一導電型を付与する不純物元素の半導体層への添加は、ゲート絶縁層１６０を形成した後、ゲート絶縁層１６０を通過させて（スルードープとも言われる）半導体層へ添加、導入してもよい。ゲート絶縁層１６０を介して半導体層へ不純物元素が添加されるので、半導体層へのドーピング工程におけるダメージを軽減することができる。
以上の工程で、金属元素により結晶化した結晶性半導体膜にゲッタリングを行い、金属元素の軽減された半導体層を有し、かつソース領域またはドレイン領域として機能する一導電型を有する半導体層中に金属元素の含まれない薄膜トランジスタを形成することができる。このようにして、電気的に接続されたｎチャネル型薄膜トランジスタが形成され、ＮＭＯＳの回路を作製することができる。このような回路を画素領域や駆動領域に組み込んで、表示装置を作製することができる。
本実施の形態は、実施の形態１乃至７とそれぞれ組み合わせて用いることが可能である。
（実施の形態９）
本発明の実施の形態について、図１６を用いて説明する。本実施の形態は、実施の形態１で作製した薄膜トランジスタと、異なるゲッタリング工程で、複数のｐチャネル型薄膜トランジスタ（ＰＭＯＳ）からなる回路を作製する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板１５０上に、絶縁層４１９を形成し、絶縁層４１９上に、ソース電極層又はドレイン電極層１５１ａ、ソース電極層又はドレイン電極層１５１ｂ、ソース電極層又はドレイン電極層１５１ｃを形成する。非晶質半導体膜１５２を形成し、結晶化を促進する金属元素（本実施の形態ではニッケル（Ｎｉ））を含む金属膜１５３を形成する（図１６（Ａ）参照。）。その後加熱処理により非晶質半導体膜１５２を結晶化し、結晶性半導体膜１５４を形成する（図１６（Ｂ）参照。）。
チャネル形成領域１６６ａを覆うマスク１５６ａ、チャネル形成領域１６６ｂを覆うマスク１５６ｂを形成し、ｎ型を付与する不純物元素１５５（本実施の形態ではリン（Ｐ））を添加し、ｎ型の不純物領域１５７ａ、ｎ型の不純物領域１５７ｂ、ｎ型の不純物領域１５７ｃ、ｎ型の不純物領域１５７ｄを形成する（図１６（Ｃ）参照。）。その後加熱処理を行う。
加熱処理により、半導体層中のチャネル形成領域１６６ａ、チャネル形成領域１６６ｂに含まれる結晶化を促進する機能を有する金属元素はゲッタリングされ、それぞれ矢印の方向にｎ型の不純物領域１５９ａ、ｎ型の不純物領域１５９ｂ、ｎ型の不純物領域１５９ｃ、ｎ型の不純物領域１５９ｄに移動し捕獲され、金属元素が除去、軽減されたチャネル形成領域１５８ａ、チャネル形成領域１５８ｂが形成される（図１６（Ｄ）参照。）。また、この熱処理によって、添加されたｎ型を付与する不純物元素の活性化も行うことができる。
チャネル形成領域１５８ａを覆うマスク１６３ａ、チャネル形成領域１５８ｂを覆うマスク１６３ｂを形成し、ｐ型を付与する不純物元素１６２（本実施の形態ではボロン（Ｂ））を添加し、ｎ型の不純物領域１５７ａ、ｎ型の不純物領域１５７ｂ、ｎ型の不純物領域１５７ｃ、ｎ型の不純物領域１５７ｄを、ｐ型の不純物領域１６４ａ、ｐ型の不純物領域１６４ｂ、ｐ型の不純物領域１６４ｃ、ｐ型の不純物領域１６４ｄに導電型を反転させて形成する（図１６（E）参照。）。ｎ型を付与する不純物元素の濃度の２〜１０倍の濃度となるようにｐ型を付与する不純物元素を添加することによって、ｐ型を有する半導体層に導電型が反転し、ｐ型の不純物領域１６４ａ、ｐ型の不純物領域１６４ｂ、ｐ型の不純物領域１６４ｃ、ｐ型の不純物領域１６４ｄを形成することができる。その後加熱処理を行い、添加されたｐ型を付与する不純物元素の活性化を行う。
半導体層を覆うゲート絶縁層１６７を形成し、ゲート絶縁層１６７上にゲート電極層１６８ａ及びゲート電極層１６８ｂを形成する（図１６（Ｆ）参照。）。一導電型を付与する不純物元素の半導体層への添加は、ゲート絶縁層１６７を形成した後、ゲート絶縁層１６７を通過させて（スルードープとも言われる）半導体層へ添加、導入してもよい。ゲート絶縁層１６７を介して半導体層へ不純物元素が添加されるので、半導体層へのドーピング工程におけるダメージを軽減することができる。
以上の工程で、金属元素により結晶化した結晶性半導体膜にゲッタリングを行い、金属元素の軽減された半導体層を有し、かつソース領域またはドレイン領域として機能する一導電型を有する半導体層中に金属元素の含まれない薄膜トランジスタを形成することができる。このようにして、電気的に接続されたｐチャネル型薄膜トランジスタが形成され、ＰＭＯＳの回路を作製することができる。このような回路を画素領域や駆動領域に組み込んで、表示装置を作製することができる。
本実施の形態は、実施の形態１乃至８とそれぞれ組み合わせて用いることが可能である。
（実施の形態１０）
本発明の実施の形態について、図１７を用いて説明する。本実施の形態は、実施の形態１で作製した薄膜トランジスタと、異なるゲッタリング工程で、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタの２種類の薄膜トランジスタからなるＣＭＯＳ回路を作製する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
基板１５０上に、絶縁層４１９を形成し、絶縁層４１９上に、ソース電極層又はドレイン電極層１５１ａ、ソース電極層又はドレイン電極層１５１ｂ、ソース電極層又はドレイン電極層１５１ｃを形成する。非晶質半導体膜１５２を形成し、結晶化を促進する金属元素（本実施の形態ではニッケル（Ｎｉ））を含む金属膜１５３を形成する（図１７（Ａ）参照。）。その後加熱処理により非晶質半導体膜１５２を結晶化し、結晶性半導体膜１５４を形成する（図１７（Ｂ）参照。）。
チャネル形成領域１６６ａを覆うマスク１５６ａ、チャネル形成領域１６６ｂを覆うマスク１５６ｂを形成し、ｎ型を付与する不純物元素１５５（本実施の形態ではリン（Ｐ））を添加し、ｎ型の不純物領域１５７ａ、ｎ型の不純物領域１５７ｂ、ｎ型の不純物領域１５７ｃ、ｎ型の不純物領域１５７ｄを形成する（図１７（Ｃ）参照。）。その後加熱処理を行う。
加熱処理により、半導体層中のチャネル形成領域１６６ａ、チャネル形成領域１６６ｂに含まれる結晶化を促進する機能を有する金属元素はゲッタリングされ、それぞれ矢印の方向にｎ型の不純物領域１５９ａ、ｎ型の不純物領域１５９ｂ、ｎ型の不純物領域１５９ｃ、ｎ型の不純物領域１５９ｄに移動し捕獲され、金属元素が除去、軽減されたチャネル形成領域１５８ａ、チャネル形成領域１５８ｂが形成される（図１７（Ｄ）参照。）。また、この熱処理によって、添加されたｎ型を付与する不純物元素の活性化も行うことができる。
ｎ型の不純物領域１５９ａ、ｎ型の不純物領域１５９ｂ、及びチャネル形成領域１５８ａを覆うマスク１６５ａ、チャネル形成領域１５８ｂを覆うマスク１６５ｂを形成し、ｐ型を付与する不純物元素１６２（本実施の形態ではボロン（Ｂ））を添加し、ｎ型の不純物領域１５７ｃ、ｎ型の不純物領域１５７ｄを、ｐ型の不純物領域１７５ａ、ｐ型の不純物領域１７５ｂに導電型を反転させて形成する（図１７（E）参照。）。ｎ型を付与する不純物元素の濃度の２〜１０倍の濃度となるようにｐ型を付与する不純物元素を添加することによって、ｐ型を有する半導体層にその導電型が反転し、ｐ型の不純物領域１７５ａ、ｐ型の不純物領域１７５ｂを形成することができる。その後加熱処理を行い、添加されたｐ型を付与する不純物元素の活性化を行う。
半導体層を覆うゲート絶縁層１６９を形成し、ゲート絶縁層１６９上にゲート電極層１７０ａ及びゲート電極層１７０ｂを形成する（図１７（Ｆ）参照。）。一導電型を付与する不純物元素の半導体層への添加は、ゲート絶縁層１６９を形成した後、ゲート絶縁層１６９を通過させて（スルードープとも言われる）半導体層へ添加、導入してもよい。ゲート絶縁層１６９を介して半導体層へ不純物元素が添加されるので、半導体層へのドーピング工程におけるダメージを軽減することができる。
以上の工程で、金属元素により結晶化した結晶性半導体膜にゲッタリングを行い、金属元素の軽減された半導体層を有し、かつソース領域またはドレイン領域として機能する一導電型を有する半導体層中に金属元素の含まれない薄膜トランジスタを形成することができる。このようにして、電気的に接続されたｐチャネル型薄膜トランジスタが形成され、ＣＭＯＳの回路を作製することができる。このような回路を画素領域や駆動領域に組み込んで、表示装置を作製することができる。
本実施の形態は、実施の形態１乃至８とそれぞれ組み合わせて用いることが可能である。
（実施の形態１１）
本実施の形態を、図１８乃至２１を用いて説明する。本実施の形態は、画素領域を実施の形態１で作製した画素領域で、周辺駆動回路領域も本発明を用いた薄膜トランジスタにより作製され、実施の形態４で作製されるｎチャネル型薄膜トランジスタ及びｐチャネル型薄膜トランジスタからなるＣＭＯＳを適用している。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
図２１は本実施の形態で作製する表示装置の画素領域の上面図であり、図１８乃至図２０、図２１（Ｂ）は、各工程の図６におけるの線A−C、B−Dの断面図である。また、図１８乃至図２０におけるＩ−Ｊの領域は、図２１（Ａ）の表示装置の周辺駆動回路領域である線Ｉ−Ｊに対応する断面図である。
基板３００上に、絶縁層３９５、導電膜及び一導電型を有する半導体膜としてｎ型を有する半導体膜を形成し、レジストからなるマスクによってパターニングを行い、ソース電極層又はドレイン電極層３０１ａ、ソース電極層又はドレイン電極層３０１ｂ、ソース電極層又はドレイン電極層３０２ａ、ソース電極層又はドレイン電極層３０２ｂ、ソース電極層又はドレイン電極層３０３ａ、ソース電極層又はドレイン電極層３０３ｂ、ソース電極層又はドレイン電極層３０３ｃ、第１の電極層３０４（画素電極層ともいう）、ｎ型を有する半導体層３０５ａ、ｎ型を有する半導体層３０５ｂ、ｎ型を有する半導体層３０７ａ、ｎ型を有する半導体層３０７ｂ、ｎ型を有する半導体層３０８ａ、ｎ型を有する半導体層３０８ｂ、ｎ型を有する半導体層３０８ｃ、ｎ型を有する半導体層３０９を形成する。ｎ型を有する半導体層３０５ａ、一部のｎ型を有する半導体層３０５ｂを覆うマスク３９４ａ、及びｎ型を有する半導体層３０７ａ、ｎ型を有する半導体層３０７ｂ、ｎ型を有する半導体層３０８ａ、ｎ型を有する半導体層３０８ｂ、ｎ型を有する半導体層３０８ｃ、ｎ型を有する半導体層３０９を覆うマスク３９４ｂを形成し、ｐ型を付与する不純物元素３９３（本実施の形態ではボロン（Ｂ））を添加する。ｎ型を有する半導体層３０５ｂの一部を、ｎ型を付与する不純物元素濃度の２〜１０倍の濃度になるようにｐ型を付与する不純物元素３９３を添加することによって、ｐ型を有する半導体層３０６ａ、ｐ型を有する半導体層３０６ｂに導電型を反転させる（図１８（Ａ）参照。）。
本実施の形態では、ガラスからなる基板３００を用い、下地膜として機能する絶縁層３９５を、窒化酸化珪素膜（膜厚５０ｎｍ）と酸化窒化珪素膜（膜厚１００ｎｍ）積層して形成する。プラズマＣＶＤ法により、ガス種の切り替えのみで連続的に形成する。連続的に形成することで、工程が簡略化し、大気中の汚染物質が膜表面や界面に付着するのを防ぐことができる。またｎ型を有する半導体膜として、ｎ型を付与する不純物元素としてリン（Ｐ）を含む非晶質珪素膜をプラズマＣＶＤ法により１００ｎｍ形成する。
本実施の形態では、ソース電極層又はドレイン電極層及び画素電極層として機能する第１の電極層を透明導電膜の単層で形成するが、積層構造としてもよい。積層構造としては、Ｔａ、Ｔｉ、Ｗ、Ｍｏ、Ｃｒ、前記元素の窒化膜などの積層を用いることはでき、具体的にはＴａＮ＼Ｗ、ＴａＮ＼Ｍｏ、ＴａＮ＼Ｃｒ、ＴｉＮ＼Ｗ、ＴｉＮ＼Ｍｏ、ＴｉＮ＼Ｃｒなどを用いることができる。本実施の形態では、液滴吐出法によって酸化珪素を含むインジウム錫酸化物（ＩＴＳＯ）を含む組成物を吐出し、焼成してゲート電極層形成領域を含む近傍に導電膜を形成する。この導電膜をレーザ光による露光によって微細に加工されたマスクを用いて、精密にパターニングする。
非晶質半導体膜３１０を形成し、非晶質半導体膜３１０上に、結晶化を促進、助長する元素として、金属膜３１１を形成する（図１８（Ｂ）参照。）。金属膜３１１は非常に膜厚が薄いため膜としての形状を保っていない場合がある。本実施の形態では、Ｎｉを３０ｐｐｍを含有した水溶液をスピンコーティング法により塗布し、金属膜３１１を形成する。金属膜３１１を塗布された非晶質半導体膜３１０を加熱し、結晶化工程と、結晶化を促進させる機能を有する金属元素のゲッタリング工程を同時に行う。また、先に添加されたｐ型を付与する不純物元素の活性化も行うことができる。本実施の形態では、５５０℃で８時間加熱処理を行う。
ゲッタリング工程は、ｎ型を有する半導体層３０５ａ、ｎ型を有する半導体層３０５ｂ、ｎ型を有する半導体層３０７ａ、ｎ型を有する半導体層３０７ｂ、ｎ型を有する半導体層３０８ａ、ｎ型を有する半導体層３０８ｂ、ｎ型を有する半導体層３０８ｃ、ｎ型を有する半導体層３０９、ｐ型を有する半導体層３０６ａ、ｐ型を有する半導体層３０６ｂをゲッタリングシンクとして、結晶性半導体膜中の金属元素をゲッタリングする。結晶性半導体膜中の金属元素は加熱処理により矢印の方向へ移動し、ｎ型を有する半導体層３０５ａ、ｎ型を有する半導体層３０５ｂ、ｎ型を有する半導体層３０７ａ、ｎ型を有する半導体層３０７ｂ、ｎ型を有する半導体層３０８ａ、ｎ型を有する半導体層３０８ｂ、ｎ型を有する半導体層３０８ｃ、ｎ型を有する半導体層３０９、ｐ型を有する半導体層３０６ａ、ｐ型を有する半導体層３０６ｂ中に捕獲される。よって、結晶性半導体膜は、膜中の金属元素が軽減、又は除去された結晶性半導体膜３１２となり、ｎ型を有する半導体層３０５ａ、ｎ型を有する半導体層３０５ｂ、ｎ型を有する半導体層３０７ａ、ｎ型を有する半導体層３０７ｂ、ｎ型を有する半導体層３０８ａ、ｎ型を有する半導体層３０８ｂ、ｎ型を有する半導体層３０８ｃ、ｎ型を有する半導体層３０９、ｐ型を有する半導体層３０６ａ、ｐ型を有する半導体層３０６ｂは、一導電型を付与する不純物元素（本実施の形態ではＰ又はＢ）と金属元素（本実施の形態ではＮｉ）を含むｎ型を有する半導体層３１３ａ、ｎ型を有する半導体層３１３ｂ、ｎ型を有する半導体層３９７ａ、ｎ型を有する半導体層３９７ｂ、ｎ型を有する半導体層３１４ａ、ｎ型を有する半導体層３１４ｂ、ｎ型を有する半導体層３１４ｃ、ｎ型を有する半導体層３１５、ｐ型を有する半導体層３９６ａ、ｐ型を有する半導体層３９６ｂとなる（図１８（Ｃ）参照。）。
結晶性半導体膜３１２及びｎ型を有する半導体層３１３ａ、ｎ型を有する半導体層３１３ｂ、ｎ型を有する半導体層３９７ａ、ｎ型を有する半導体層３９７ｂ、ｎ型を有する半導体層３１４ａ、ｎ型を有する半導体層３１４ｂ、ｎ型を有する半導体層３１４ｃ、ｎ型を有する半導体層３１５、ｐ型を有する半導体層３９６ａ、ｐ型を有する半導体層３９６ｂをパターニングし、半導体層３１６、半導体層３１７、半導体層３１８、半導体層３１９、ｎ型を有する半導体層１７１ａ、ｎ型を有する半導体層１７１ｂ、ｎ型を有する半導体層１７３ａ、ｎ型を有する半導体層１７３ｂ、ｎ型を有する半導体層１７４ａ、ｎ型を有する半導体層１７４ｂ、ｐ型を有する半導体層１７２ａ、ｐ型を有する半導体層１７２ｂを形成することができる。これらの半導体層のパターニングも、本発明のレーザ光による露光によって微細に加工されたマスクを用いて、精密にパターニングすることができる。半導体層３１６、半導体層３１７、半導体層３１８、半導体層３１９を覆うようにゲート絶縁層３２０を形成する（図１８（Ｄ）参照。）。本実施の形態では、ゲート絶縁層３２０として、酸化窒化珪素膜を膜厚１２０ｎｍ形成する。
半導体層３１６、半導体層３１７、半導体層３１８、半導体層３１９上に、ゲート絶縁層３２０を介して、ゲート電極層３２１、ゲート電極層３２２、ゲート電極層３２３、ゲート電極層３２４ａ、ゲート電極層３２４ｂを形成する。本実施の形態では、液滴吐出法を用いて、選択的にゲート電極層３２１、ゲート電極層３２２、ゲート電極層３２３、ゲート電極層３２４ａ、ゲート電極層３２４ｂを形成し、材料のロスを軽減する。導電性材料として銀（Ａｇ）を用い、液滴吐出装置３８０ａ、液滴吐出装置３８０ｂ、液滴吐出装置３８０ｃ、液滴吐出装置３８０ｄ、液滴吐出装置３８０ａよりＡｇを含む組成物を吐出し、３００℃で焼成して、ゲート電極層３２１、ゲート電極層３２２、ゲート電極層３２３、ゲート電極層３２４ａ、ゲート電極層３２４ｂを形成する（図１９（Ａ）参照。）。
パッシベーション膜となる絶縁膜３２５を形成する。本実施の形態では、絶縁膜３２５を、膜厚１００ｎｍの窒化珪素膜で形成する。絶縁膜３２５は、他の珪素を含む膜で形成しても良く、単層でも積層でもよい。酸化珪素膜、酸化窒化珪素膜、窒化珪素膜、窒化酸化珪素膜などをを用いることができる。
絶縁膜３２５には水素を含ませるように形成し、温度３００〜５００℃窒素雰囲気下で加熱処理を行い、半導体層の水素化を行う。
絶縁膜３２５上に絶縁層３２６を形成する。本実施の形態では、スリッドコーターを用いて、アルキル基を含む酸化珪素膜を形成する。ゲート絶縁層３２０、絶縁膜３２５、絶縁層３２６に、ソース電極層又はドレイン電極層３０２ａに達する開口部３２７ａ、ソース電極層又はドレイン電極層３０２ｂに達する開口部３２７ｂ、ソース電極層又はドレイン電極層３０３ａに達する開口部３２７ｄ、ソース電極層又はドレイン電極層３０３ｂに達する開口部３２７ｅ、第１の電極層３０４に達する開口部３２７ｆを、絶縁膜３２５、絶縁層３２６に、ゲート電極層３２４ｂに達する開口部３２７ｃを形成する（図１９（C）参照。）。開口部を形成するパターニングには、本発明のレーザ光による微細加工を用いることができる。また、本実施の形態では、ドライエッチングにより開口部を形成する。
次にソース配線層３３０、配線層３３１、電源線３３２、配線層３３３を形成する。本実施の形態では、ソース配線層、配線層、電源線を、Ａｇを用い、液滴吐出法によって形成する。導電性材料としてＡｇを含む組成物を開口部３２７ａ、開口部３２７ｂ、開口部３２７ｃ、開口部３２７ｄ、開口部３２７ｅ、開口部３２７ｆに吐出し、３００℃で焼成する。以上の工程より、ソース電極層又はドレイン電極層３０２ａと電気的に接続するソース配線層３３０、ソース電極層又はドレイン電極層３０２ｂとゲート電極層３２４ｂとを電気的に接続する配線層３３１、ソース電極層又はドレイン電極層３０３ａと電気的に接続する電源線３３２、ソース電極層又はドレイン電極層３０３ｂと第１の電極層３０４とを電気的に接続する配線層３３３を形成する。
以上の工程で、ＣＭＯＳを構成するｎチャネル型薄膜トランジスタ３４１及びｐチャネル型薄膜トランジスタ３４２、ｎチャネル型薄膜トランジスタ３４３、ｎチャネル型薄膜トランジスタ３４５、容量素子３４４を形成することができる（図２０（Ａ）参照。）。本実施の形態ではＣＭＯＳの構成としたが、本発明はそれに限定されず、ＰＭＯＳの構成でもＮＭＯＳの構成としてもよい。
続いて、土手（隔壁ともよばれる）となる絶縁層３３４を形成する。絶縁層３３４は、スピンコート法やディップ法により全面に絶縁層を形成した後、エッチング加工によって図２０に示すように開孔を形成する。また、液滴吐出法により絶縁層３３４を形成すれば、エッチング加工は必ずしも必要ない。絶縁層３３４は、第１の電極層３０４に対応して画素が形成される位置に合わせて貫通孔の開口部を備えて形成される。
第１の電極層３０４上に、電界発光層３３５、第２の電極層３３６を積層して形成する。その後、封止基板３４０によって充填剤３３７を封入して封止する。充填剤の封入には、液晶材料と同様に図４８のように滴下法を用いることもできる。充填剤３３７の代わりに、窒素などの不活性ガスを充填してもよい。また、乾燥剤を表示装置内に設置することによって、発光素子の水分による劣化を防止することができる。乾燥剤の設置場所は、封止基板３４０側でも、素子が形成さえている基板３００側でもよく、シール材３４８が形成される領域に基板に凹部を形成して設置してもよい。また、封止基板３４０の駆動回路領域や配線領域など表示に寄与しない領域に対応する場所に設置すると、乾燥剤が不透明な物質であっても開口率を低下させることがない。充填剤３３７に吸湿性の材料を含むように形成し、乾燥剤の機能を持たせても良い。以上により、発光素子を用いた表示機能を有する表示装置が完成する（図２１参照。）。
また、表示装置内部と外部を電気的に接続するための端子電極層３４６に、異方性導電膜３４７によってFPC３４９が接着され、端子電極層３４６と電気的に接続する。
図２１（Ａ）に、表示装置の上面図を示す。図２１（Ａ）で示すように、画素領域３５０、走査線駆動領域３５１ａ、走査線駆動領域３５１ｂ、接続領域３５３が、シール材３４８によって、基板３００と封止基板３４０との間に封止され、基板３００上にＩＣドライバによって形成された信号線駆動回路３５２が設けられている。
本実施の形態で示す図２１の表示装置は、ソース電極層又はドレイン電極層３０１ａ、ソース電極層又はドレイン電極層３０１ｂ、ソース電極層又はドレイン電極層３０２ａ、ソース電極層又はドレイン電極層３０２ｂ、ソース電極層又はドレイン電極層３０３ａ、ソース電極層又はドレイン電極層３０３ｂ、ソース電極層又はドレイン電極層３０３ｃ、第１の電極層３０４を単層構造で示しているが、前述したように、ソース電極層又はドレイン電極層を２層以上の複数層積層してもよい。ソース電極層又はドレイン電極層及び第１の電極層を積層構造にした例を図４９に示す。
積層構造としては、Ｔａ、Ｔｉ、Ｗ、Ｍｏ、Ｃｒ、前記元素の窒化膜などの積層を用いることはでき、具体的にはＴａＮ＼Ｗ、ＴａＮ＼Ｍｏ、ＴａＮ＼Ｃｒ、ＴｉＮ＼Ｗ、ＴｉＮ＼Ｍｏ、ＴｉＮ＼Ｃｒなどを用いることができる。本実施の形態では第１のソース電極層又はドレイン電極層３０１ａ１、第１のソース電極層又はドレイン電極層３０１ｂ１、第１のソース電極層又はドレイン電極層３０２ａ１、第１のソース電極層又はドレイン電極層３０２ｂ１、第１のソース電極層又はドレイン電極層３０３ａ１、第１のソース電極層又はドレイン電極層３０３ｂ１、第１のソース電極層又はドレイン電極層３０３ｃ１としてＴａＮを用い、第２のソース電極層又はドレイン電極層３０１ａ２、第２のソース電極層又はドレイン電極層３０１ｂ２、第２のソース電極層又はドレイン電極層３０２ａ２、第２のソース電極層又はドレイン電極層３０２ｂ２、第２のソース電極層又はドレイン電極層３０３ａ２、第２のソース電極層又はドレイン電極層３０３ｂ２、第２のソース電極層又はドレイン電極層３０３ｃ２としてＷを用いる。同工程で形成される第１の電極層においても、第１の電極層３０４ａとしてＴａＮ膜を、第１の電極層３０４ｂとしてＷ膜を形成する。このようにソース電極層又はドレイン電極層及び第１の電極層を積層構造とすることができる。また、第１の電極層を単層構造で形成し、ソース電極層又はドレイン電極層を積層構造としてもよく、反対に、第１の電極層を積層構造としソース電極層又はドレイン電極層電極層を単層構造としてもよい。表示装置に要求される機能に応じて適宜設定すればよい。
以上の工程により、結晶性半導体膜を有する順スタガ型薄膜トランジスタを形成することができる。本実施の形態で形成される薄膜トランジスタは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される薄膜トランジスタと比較して移動度が高い。また、ソース領域及びドレイン領域には、一導電型を付与する不純物元素に加え、半導体膜の結晶化を促進させる機能を有する金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な表示装置を作製することが可能である。
また、非晶質半導体膜で形成される薄膜トランジスタと比較して、しきい値のずれが生じにくく、薄膜トランジスタ特性のバラツキを低減することが可能である。
更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このため、このような薄膜トランジスタを表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。
本実施の形態は、実施の形態１乃至１０とそれぞれ組み合わせて用いることが可能である。
（実施の形態１２）
本実施の形態では、実施の形態１にて作製した表示装置において、表示素子として液晶表示素子を用いた液晶表示装置を作製する例を図２２及び図２３を用いて説明する。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
図２２（Ａ）は表示装置の画素領域の上面図であり、図２２（Ｂ）は、図２２（Ａ）の線Ｅ−Ｆにおける断面図である。画素領域は、本発明の順スタガ型の薄膜トランジスタ３６０、ソース配線層３６１、容量配線層３６２、ゲート配線層も兼ねるゲート電極層３６３、配線層３６４、画素電極層３６５、絶縁膜３８８、絶縁層３８９が設けられている。薄膜トランジスタ３６０のソース電極層又はドレイン電極層と画素電極層３６５とは、基板３５５上の下地膜として設けられる絶縁層１７６上に、同材料を用いて同工程で形成される。薄膜トランジスタ３６０はマルチゲート構造であり、配線層３６４によって薄膜トランジスタ３６０のソース電極層又はドレイン電極層と画素電極層３６５は電気的に接続されている。また、ソース配線層３６１は薄膜トランジスタ３６０のソース電極層又はドレイン電極層と、ゲート絶縁層３８７、絶縁膜３８８、絶縁層３８９に設けられるコンタクトホールにおいて電気的に接続されている。
本実施の形態における液晶表示装置は、駆動回路領域も画素領域と同一基板上に設けている。本実施の形態の液晶表示装置を図２３に示す。図２３（Ａ）は液晶表示装置の上面図であり、図２３（Ｂ）は、図２３（Ａ）における線Ｏ−Ｐの断面図であり、周辺駆動回路領域である線Ｕ−Ｗの断面図である。
本実施の形態における周辺駆動回路はｎチャネル型薄膜トランジスタ３８３ａ及びｎチャネル型薄膜トランジスタ３８３ｂで構成されるＮＭＯＳの回路が設けられている。ｎチャネル型薄膜トランジスタ３８３ａ及びｎチャネル型薄膜トランジスタ３８３ｂはソース電極層又はドレイン電極層２５１ａ、ソース電極層又はドレイン電極層２５１ｂ、ソース電極層又はドレイン電極層２５１ｃ、半導体層２５４、半導体層２５５、ゲート絶縁層２５０、ゲート電極層２５６、ゲート電極層２５７で構成されている。
本実施の形態では、駆動回路領域において、ＮＭＯＳ構成を用いてインバーターとして機能させている。このようにＰＭＯＳのみ、ＮＭＯＳの構成の場合においては、一部のＴＦＴのゲート電極層とソース電極層又はドレイン電極層とを接続させる。このような例を図４０に示す。フォトマスクを用いてゲート絶縁層２５０の一部をエッチングして、図４０に示すようなコンタクトホール２６０を形成する。コンタクトホール２６０にゲート電極層２５７を形成し、ソース電極層又はドレイン電極層２５１ｃとゲート電極層２５７とを電気的に接続する。ソース電極層又はドレイン電極層２５１ｃとゲート電極層２５７とを電気的に接続することによって、ｎチャネル型薄膜トランジスタ３８３ａとｎチャネル型薄膜トランジスタ３８３ｂとがＮＭＯＳであってもインバーターとして機能させることができる。
画素電極層３６５、配線層３６４、ソース配線層３６１、絶縁層３８９を覆うように、印刷法やスピンコート法により、配向膜と呼ばれる絶縁層３６７を形成する。絶縁層３６７は、スクリーン印刷法やオフセット印刷法を用いれば、選択的に形成することができる。その後、ラビングを行う。続いて、シール材３７８を液滴吐出法により画素を形成した周辺の領域に形成する。
その後、配向膜として機能する絶縁層３６９、カラーフィルタとして機能する着色層３７０、対向電極として機能する導電体層３７１、偏光板３７３が設けられた対向基板３７２とＴＦＴを有する基板３５５とをスペーサ３７４を介して貼り合わせ、その空隙に液晶層３６８を設けることにより液晶表示装置を作製することができる（図２３参照。）。また基板３５５のＴＦＴを有していない側にも偏光板３８２を形成する。シール材にはフィラーが混入されていても良く、さらに対向基板１２４には、遮蔽膜（ブラックマトリクス）などが形成されていても良い。なお、液晶層を形成する方法として、ディスペンサ式（滴下式）や、対向基板３７２を貼り合わせてから毛細管現象を用いて液晶を注入するディップ式（汲み上げ式）を用いることができる。
ディスペンサ方式を採用した液晶滴下注入法を図４８を用いて説明する。図４８において、４０は制御装置、４２は撮像手段、４３はヘッド、３３は液晶、３５、４１はマーカー、３４はバリア層、３２はシール材、３０はＴＦＴ基板、２０は対向基板である。シール材３２で閉ループを形成し、その中にヘッド４３より液晶３３を１回若しくは複数回滴下する。ヘッド４３は複数のノズルを備えており、一度に多量の液晶材料を滴下することができるためスループットが向上する。そのとき、シール材３２と液晶３３とが反応することを防ぐため、バリア層３４を設ける。続いて、真空中で基板を貼り合わせ、その後紫外線硬化を行って、液晶が充填された状態とする。
スペーサは、スペーサは数μｍの粒子を散布して設ける方法でも良いが、本実施の形態では基板全面に樹脂膜を形成した後これをパターニングして形成する方法を採用した。このようなスペーサの材料を、スピナーで塗布した後、露光と現像処理によって所定のパターンに形成する。さらにクリーンオーブンなどで１５０〜２００℃で加熱して硬化させる。このようにして作製されるスペーサは露光と現像処理の条件によって形状を異ならせることができるが、好ましくは、スペーサの形状は柱状で頂部が平坦な形状となるようにすると、対向側の基板を合わせたときに液晶表示装置としての機械的な強度を確保することができる。形状は円錐状、角錐状などを用いることができ、特別な限定はない。シール材にはフィラーが混入されていても良く、さらに対向基板３７２には、遮蔽膜（ブラックマトリクス）などが形成されていても良い。
以上の工程で形成された画素部と外部の配線基板を接続するために接続部を形成する。大気圧又は大気圧近傍下で、酸素ガスを用いたアッシング処理により、接続部の絶縁体層を除去する。この処理は、酸素ガスと、水素、ＣＦ4、ＮＦ3、Ｈ2Ｏ、ＣＨＦ3から選択された一つ又は複数とを用いて行う。本工程では、静電気による損傷や破壊を防止するために、対向基板を用いて封止した後に、アッシング処理を行っているが、静電気による影響が少ない場合には、どのタイミングで行っても構わない。
液晶表示装置内部と外部を電気的に接続するための端子電極層３７９に、異方性導電膜１８０によってＦＰＣ３８１が接着され、端子電極層３７９と電気的に接続する。
以上の工程により、本発明を用いた液晶表示装置（液晶表示パネル）が完成する。本実施の形態で形成される薄膜トランジスタは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される薄膜トランジスタと比較して移動度が高い。また、ソース領域及びドレイン領域には、一導電型を付与する不純物元素に加え、金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な液晶表示装置を作製することが可能である。よってＯＣＢモードのような応答速度が速く且つ高視野角な表示が可能な液晶表示装置を製造することが可能である。
また、非晶質半導体膜で形成される薄膜トランジスタと比較して、しきい値のずれが生じにくく、薄膜トランジスタ特性のバラツキを低減することが可能である。
更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このため、このような薄膜トランジスタを液晶表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。
また、レーザ光照射の微細な加工により、配線等のの細線化も自由に設計できる。本発明により、所望なパターンを制御性よく形成でき、材料のロスも少なく、コストダウンも達成できる。よって高性能、高信頼性の表示装置を歩留まりよく作製することができる。
本実施の形態は、実施の形態１乃至１０とそれぞれ組み合わせて用いることが可能である。
（実施の形態１３）
実施の形態１では、ソース電極層及びドレイン電極層と、ゲート電極層（ゲート配線層も含む）とがゲート絶縁層を介して積層し、ゲート電極層（ゲート配線層も含む）とソース配線層とが層間絶縁層を介して積層している多層構造を用いている。本実施の形態では、これらの積層構造が異なる例を図２４乃至図３０を用いて説明する。
図２４（A）は、表示装置の上面図であり、図２４（Ｂ）は、図２４（Ａ）における線Ｘ１−Ｖ１による断面図である。
図２４において、表示装置の画素領域内には、基板６００上に、下地膜となる絶縁層６０９、ソース電極層又はドレイン電極層６０１ａ、ソース電極層又はドレイン電極層６０１ｂ、ゲート絶縁層６０２、ゲート電極層６０３ａ、ゲート電極層６０３ｂ、ソース配線層６０７、パッシベーション膜である絶縁膜６０５、絶縁層６０６が形成されている。
絶縁膜６０５は必ずしも必要ではないが、絶縁膜６０５を形成すると、パッシベーション膜として機能するので、より表示装置の信頼性が向上する。また、絶縁膜６０５を形成し、熱処理を行うと、絶縁膜６０５中に含まれる水素によって半導体層の水素化を行うことができる。
図２４（Ｂ）で示すようにゲート電極層６０３ｂは、層間絶縁層である絶縁層６０６を介して、ソース配線層６０７と積層しており、ソース配線層６０７は、ソース電極層又はドレイン電極層６０１ａ、ソース電極層又はドレイン電極層６０１ｂと絶縁層６０６、絶縁膜６０５、ゲート絶縁層６０２に形成されたコンタクトホールで接続されている。よってソース配線層６０７と、ゲート電極層６０３ｂとはショートしない構造となっている。
図２５（A）は、表示装置の上面図であり、図２５（Ｂ）は、図２５（Ａ）における線Ｘ２−Ｖ２による断面図である。図２５において、表示装置の画素領域内には、基板６２０上に、下地膜となる絶縁層６２９、ソース電極層又はドレイン電極層６２１ａ、ソース電極層又はドレイン電極層６２１ｂ、ゲート絶縁層６２２、ゲート電極層６２３ａ、ゲート電極層６２３ｂ、ソース配線層６２７ａ、ソース配線層６２７ｂ、パッシベーション膜である絶縁膜６２５、絶縁層６２６が形成されている。
図２５（Ｂ）で示すようにゲート電極層６２３ｂは、層間絶縁層である絶縁層６２６を介して、ソース配線層６２７ｂと積層しており、ソース配線層６２７ｂは、ソース電極層又はドレイン電極層６２１ａ、ソース電極層又はドレイン電極層６２１ｂと絶縁層６２６、絶縁膜６２５、ゲート絶縁層６２２に形成されたコンタクトホールで接続されている。よってソース配線層６２７ｂと、ゲート電極層６２３ｂとはショートしない構造となっている。また、図２５で示す表示装置は、ソース配線層は連続的ではなく断続的に形成され、ソース電極層又はドレイン電極層にコンタクトホールを介して電気的な接続を取りながら形成されている構造となっている。よって、ゲート電極層６２３ｂが形成されている領域では、ソース電極層又はドレイン電極層６２１ａとソース電極層又はドレイン電極層６２１ｂとは、絶縁層６２６上に形成するソース配線層６２７ｂとコンタクトホールにおいて接続することで電気的に接続されている。
図２６（A）は、表示装置の上面図であり、図２６（Ｂ）は、図２６（Ａ）における線Ｘ３−Ｖ３による断面図である。図２６において、表示装置の画素領域内には、基板６３０上に、下地膜となる絶縁層６３９、ソース電極層又はドレイン電極層６３１ａ、ソース電極層又はドレイン電極層６３１ｂ、ゲート絶縁層６３２、ゲート電極層６３３ａ、ゲート電極層６３３ｂ、ソース配線層６３７ａ、ソース配線層６３７ｂ、配線層６３８ａ、配線層６３８ｂ、パッシベーション膜である絶縁膜６３５、絶縁層６３６が形成されている。
図２６（Ｂ）で示すようにゲート電極層６３３ｂは、層間絶縁層である絶縁層６３６を介して、ソース配線層６３７ｂと積層している。図２５で示す表示装置において、ソース電極層又はドレイン電極層６２１ａとソース配線層６２７ａ及びソース配線層６２７ｂとは直接接続している。しかし図２６で示す表示装置では、ソース電極層又はドレイン電極層６３１ａと、ソース配線層６３７ａ及びソース配線層６３７ｂとは、ゲート電極層と同材料、同工程で形成される配線層６３８ａを介して電気的に接続される。よって、ソース電極層又はドレイン電極層６３１ａはゲート絶縁層６３２上に形成される配線層６３８ａとコンタクトホールで接続し、配線層６３８ａは、ソース配線層６３７ａ及びソース配線層６３７ｂとコンタクトホールを介して接続する。よって、ソース電極層又はドレイン電極層６３１ａ、ソース配線層６３７ａ、及びソース配線層６３７ｂは電気的に接続する。ゲート電極層６３３ｂは層間絶縁層である絶縁層６３６を介してソース配線層６３７ｂと積層されるので、ゲート電極層６３３ｂとソース配線層６３７ｂとはショートしない構造となっている。
図２４、図２５及び図２６は層間絶縁層として絶縁層を、広範囲にわたって覆うように形成した場合を示した。図２７、図２８及び図２９、図３０は配線層間を隔てる層間絶縁層を、液滴吐出法を用いて必要な個所のみに選択的に形成する例を示す。
図２７は図２４に、図２８は図２５に、図２９は図２６の表示装置にそれぞれ対応しており、層間絶縁層の構造が異なる構造となっている。図２７（A）は、表示装置の上面図であり、図２７（Ｂ）は、図２７（Ａ）における線Ｙ１−Ｚ１による断面図である。図２７において、ゲート電極層６０３ｂを覆うように絶縁層６５０が液滴吐出法により選択的に形成されている。その絶縁層６５０上を跨ぐようにソース配線層６０７が形成されている。ソース配線層６０７上には、パッシベーション膜として絶縁膜６６０が形成されている。絶縁膜６６０は必ずしも必要ではないが、形成することで信頼性を向上させることができる。また本実施の形態では、絶縁層６５０単層で形成するが、絶縁層６５０の上、または下に絶縁膜を形成して積層構造としてもよい。
図２８（A）は、表示装置の上面図であり、図２８（Ｂ）は、図２８（Ａ）における線Ｙ２−Ｚ２による断面図である。図２８においても図２７と同様に、ゲート電極層６２３ｂを覆うように絶縁層６５１が、液滴吐出法により選択的に形成されている。その絶縁層６５１上を跨ぐようにソース配線層６２７ｂが形成されている。ソース配線層６２７ｂは、ソース電極層又はドレイン電極層６２１ａ及びソース電極層又はドレイン電極層６２１ｂとそれぞれコンタクトホールにより接続されているので、ソース配線層６２７ｂによって、ソース電極層又はドレイン電極層６２１ａとソース電極層又はドレイン電極層６２１ｂとは電気的に接続されている。ソース配線層６２７ｂ上には、パッシベーション膜として絶縁膜６６１が形成されている。
図２９（A）は、表示装置の上面図であり、図２９（Ｂ）は、図２９（Ａ）における線Ｙ３−Ｚ３による断面図である。図２９においても図２７と同様に、ゲート電極層６３３ｂを覆うように絶縁層６５２が、液滴吐出法により選択的に形成されている。その絶縁層６５２上を跨ぐようにソース配線層６３７ｂが形成され、配線層６３８ａと配線層６３８ｂとに接続している。配線層６３８ａはソース電極層又はドレイン電極層６３１ａと、配線層６３８ｂはソース電極層又はドレイン電極層６３１ｂとにそれぞれコンタクトホールにおいて接続しているので、ソース電極層又はドレイン電極層６３１ａ、ソース電極層又はドレイン電極層６３１ｂとは電気的に接続している。
絶縁層６５０、絶縁層６５１、絶縁層６５２のように配線層間のショートを防くための絶縁層を、液滴吐出法を用いて選択的に形成すると、材料のロスが軽減する。また、直接配線間が接するように形成することができるので、絶縁層にコンタクトホールを形成する工程が減る。よって、工程が簡略化し低いコスト、高い生産性を得ることができる。
図３０の表示装置もゲート電極層６４３ａ及びゲート電極層６４３ｂと、ソース配線層６４８ａ及びソース配線層６４８ｂとを物理的に隔てるために設ける絶縁層６５３ａ及び絶縁層６５３ｂを液滴吐出法を用いて選択的に形成する例である。図２７乃至図２９における表示装置では、絶縁層上にソース配線層を跨ぐように形成することで、ゲート電極層とソース配線層とのショートを防いでいた。図３０の表示装置では、ソース電極層又はドレイン電極層６４１ａ、ソース電極層又はドレイン電極層６４１ａ及びソース電極層又はドレイン電極層６４１ｂを、後にゲート配線層が形成される領域を横切るように、ソース配線層が形成される領域までわたって形成する。本実施の形態では、ソース電極層又はドレイン電極層６４１ａ及びソース電極層又はドレイン電極層６４１ｂそのものを広く形成し、ゲート電極層６４３ａ及びゲート電極層６４３ｂの形成領域を横切りソース配線層６４８ａ及びソース配線層６４８ｂの形成領域まで達するような形状とするが、ソース電極層又はドレイン電極層６４１ａ及びソース電極層又はドレイン電極層６４１ｂとは別に、ゲート電極層６４３ａ及びゲート電極層６４３ｂの形成領域を横切るようにそれぞれ配線層を形成してもよい。
その後ゲート電極層６４３ａ、ゲート電極層６４３ｂを形成する前に、ソース電極層又はドレイン電極層を覆うゲート絶縁層６４２の一部をエッチングによって除去する。図３０（Ａ）の表示装置上面図に示すように、ゲート絶縁層６４２は、半導体層７７０、半導体層７７５上、容量素子を形成する領域となる一部のソース電極層又はドレイン電極層７７３ａ上に存在するが、ソース配線層６４８ａ、ソース配線層６４８ｂが形成される領域、ソース電極層又はドレイン電極層７７２とゲート電極層７７４とが接続する領域、及び電極層７７７上の大部分は除去されている。よって、コンタクトホールを形成することなく、電極層同士は直接接続することができる。ソース電極層又はドレイン電極層６４１ａ及びソース電極層又はドレイン電極層６４１ｂ上のゲート電極層６４３ａ、ゲート電極層６４３ｂの形成領域に、絶縁層６５３ａ及び絶縁層６５３ｂを液滴吐出法によって選択的に形成する。絶縁層６５３ａ及び絶縁層６５３ｂ上にゲート電極層６４３ａ、ゲート電極層を形成する。ゲート電極層６４３ａ及びゲート電極層６４３ｂを形成するのと同工程で、ソース配線層６４８ａ、ソース配線層６４８ｂをソース電極層又はドレイン電極層６４１ａ、ソース電極層又はドレイン電極層６４１ｂとそれぞれ接するように形成する。ソース電極層又はドレイン電極層６４１ａは、絶縁層６５３ｂ下を連続的にくぐるように形成されているのでソース配線層６４８ａとソース配線層６４８ｂとも電気的に接続することができる。このように、絶縁層６５３ｂの下層でソース配線層とソース電極層又はドレイン電極層を電気的に接続することができる。
図３０の表示装置の線Ｑ−Ｒにおける断面図を図５１（Ａ）に、線Ｓ−Ｔにおける断面図を図５１（Ｂ）にそれぞれ示す。図３０で示したように、図３０の表示装置は、ゲート絶縁層が選択的に除去されており、画素内にコンタクトホールを形成しない構造となっている。よって、電極間は層間絶縁層を介さないで接続している。図３０の表示装置は表示素子に発光素子を用いる発光表示装置の例を示している。
図５１（Ａ）において、基板６４０上に、絶縁層６４９、ソース電極層又はドレイン電極層６４１ａ、ソース電極層又はドレイン電極層７７２、ソース電極層又はドレイン電極層７７３ａが形成され、ソース電極層又はドレイン電極層６４１ａ、ソース電極層又はドレイン電極層７７２上に、一導電型を有する半導体層７７１ａ、一導電型を有する半導体層７７１ｂ、半導体層７７０が形成されている。ゲート絶縁層６４２は、半導体層７７０、ソース電極層又はドレイン電極層７７３ａを覆うようにのみ形成され、ソース電極層又はドレイン電極層６４１ａ、ソース電極層又はドレイン電極層７７２上の一部では除去されている。ゲート絶縁層６４２に覆われていない露出されたソース電極層又はドレイン電極層６４１ａに接してソース配線層６４８ａが形成され、ゲート絶縁層６４２に覆われていない露出されたソース電極層又はドレイン電極層７７２上にゲート電極層７７４が形成され、それぞれ電気的に接続している。半導体層７７０を覆うように設けられたゲート絶縁層６４２上にゲート電極層６４３ａが形成され、絶縁膜６６３と隔壁として機能する絶縁層７８０が形成されている。
図５１（Ｂ）も同様に、基板６４０上に、絶縁層６４９、電極層７７７と、ソース電極層又はドレイン電極層７７３ｂが形成され、電極層７７７及びソース電極層又はドレイン電極層７７３ｂ上に一導電型を有する半導体層７７６ａ、一導電型を有する半導体層７７６ｂ、ゲート絶縁層６４２が形成されている。ゲート絶縁層６４２上にはゲート電極層７７４が形成され、絶縁膜６６３、隔壁として機能する絶縁層７８０が形成されている。ゲート絶縁層６４２は選択的に形成されており、電極層７７７及びソース電極層又はドレイン電極層７７３ｂソース電極層又はドレイン電極層７７３ｂの一部では除去されている。ゲート絶縁層６４２に覆われていない露出されたソース電極層又はドレイン電極層７７３ｂ上には電源線７７８が形成され電気的に接続している。図３０及び図５１で示されている表示装置において、電極層７７７は、ソース電極層又はドレイン電極層と画素電極層を兼ねて形成されている。本発明においては、ソース電極層又はドレイン電極層と画素電極層とは、同材料を用いて同工程で形成されるので、図３０及び図５１の表示装置のように一体化して形成することができる。このように一体化して形成すると、ソース電極層又はドレイン電極層と画素電極層とを接続する配線層を形成しなくともよいので、工程も簡略化し、生産コストも軽減する利点がある。画素電極層も兼ねる電極層７７７上に、電界発光層７８１、電界発光層７８１上に電極層７８２が積層され、発光素子を備えた表示装置が完成される。
以上の工程で示すように、信頼性の高い表示装置を低コストで生産性よく作製することができる。
本実施の形態は、実施の形態１乃至１２とそれぞれ組み合わせて用いることが可能である。
（実施の形態１４）
次に、実施の形態１乃至７によって作製される表示パネルに駆動用のドライバ回路を実装する態様について説明する。
まず、ＣＯＧ方式を採用した表示装置について、図３４（Ａ）を用いて説明する。基板２７００上には、文字や画像などの情報を表示する画素部２７０１が設けられる。複数の駆動回路が設けられた基板を、矩形状に分断し、分断後の駆動回路（以下ドライバＩＣと表記）２７５１は、基板２７００上に実装される。図３４（Ａ）は複数のドライバＩＣ２７５１、ドライバＩＣ２７５１の先にＦＰＣ２７５０を実装する形態を示す。また、分割する大きさを画素部の信号線側の辺の長さとほぼ同じにし、単数のドライバＩＣに、該ドライバＩＣの先にテープを実装してもよい。
また、ＴＡＢ方式を採用してもよく、その場合は、図３４（Ｂ）で示すように複数のテープを貼り付けて、該テープにドライバＩＣを実装すればよい。ＣＯＧ方式の場合と同様に、単数のテープに単数のドライバＩＣを実装してもよく、この場合には、強度の問題から、ドライバＩＣを固定する金属片等を一緒に貼り付けるとよい。
これらの表示パネルに実装されるドライバＩＣは、生産性を向上させる観点から、一辺が３００ｍｍから１０００ｍｍ以上の矩形状の基板上に複数個作り込むとよい。
つまり、基板上に駆動回路部と入出力端子を一つのユニットとする回路パターンを複数個形成し、最後に分割して取り出せばよい。ドライバＩＣの長辺の長さは、画素部の一辺の長さや画素ピッチを考慮して、長辺が１５〜８０ｍｍ、短辺が１〜６ｍｍの矩形状に形成してもよいし、画素領域の一辺、又は画素部の一辺と各駆動回路の一辺とを足した長さに形成してもよい。
ドライバＩＣのＩＣチップに対する外形寸法の優位性は長辺の長さにあり、長辺が１５〜８０ｍｍで形成されたドライバＩＣを用いると、画素部に対応して実装するのに必要な数がＩＣチップを用いる場合よりも少なくて済み、製造上の歩留まりを向上させることができる。また、ガラス基板上にドライバＩＣを形成すると、母体として用いる基板の形状に限定されないので生産性を損なうことがない。これは、円形のシリコンウエハからＩＣチップを取り出す場合と比較すると、大きな優位点である。
また、図３３（Ｂ）のように走査線側の駆動回路３７０４は基板上に一体形成される場合、画素領域３７０１の外側の領域には、信号線側の駆動回路駆動回路が形成されたドライバＩＣが実装される。これらのドライバＩＣは、信号線側の駆動回路である。ＲＧＢフルカラーに対応した画素領域を形成するためには、ＸＧＡクラスで信号線の本数が３０７２本必要であり、ＵＸＧＡクラスでは４８００本が必要となる。このような本数で形成された信号線は、画素領域３７０１の端部で数ブロック毎に区分して引出線を形成し、ドライバＩＣの出力端子のピッチに合わせて集められる。
ドライバＩＣは、基板上に形成された結晶質半導体により形成されることが好適であり、本発明を用いた薄膜トランジスタを用いることができる。また移動度や応答速度が良好なために高速駆動が可能で、従来よりも素子の動作周波数を向上させることができ、特性バラツキが少ないために高い信頼性を得ることができる。
画素領域は、信号線と走査線が交差してマトリクスを形成し、各交差部に対応してトランジスタが配置される。画素領域に配置されるトランジスタとしても、本発明を用いた薄膜トランジスタを適用することができる。本発明を適用して作製される薄膜トランジスタは、簡略化した工程で比較的高移動度が得られるため、大画面の表示装置を作製する上で有効である。従って、この薄膜トランジスタを画素のスイッチング用素子や、走査線側の駆動回路を構成する素子として用いることができる。従って、システムオンパネル化を実現した表示パネルを作製することができる。
図３４（Ａ）、（Ｂ）のように走査線駆動回路及び信号線駆動回路の両方として、ドライバＩＣを実装してもよい。その場合には、走査線側と信号線側で用いるドライバＩＣの仕様を異なるものにするとよい。
その場合には、走査線側と信号線側で用いるドライバＩＣの仕様を異なるものにすることが好適である。例えば、走査線側のドライバＩＣを構成するトランジスタには３０Ｖ程度の耐圧が要求されるものの、駆動周波数は１００ｋＨｚ以下であり、比較的高速動作は要求されない。従って、走査線側のドライバを構成するトランジスタのチャネル長（Ｌ）は十分大きく設定することが好適である。一方、信号線側のドライバＩＣのトランジスタには、１２Ｖ程度の耐圧があれば十分であるが、駆動周波数は３Ｖにて６５ＭＨｚ程度であり、高速動作が要求される。そのため、ドライバを構成するトランジスタのチャネル長などはミクロンルールで設定することが好適である。なおチャネル長方向とは、チャネル形成領域において、電流が流れる方向、換言すると電荷が移動する方向と一致する。
ドライバＩＣの実装方法は、特に限定されるものではなく、公知のＣＯＧ方法やワイヤボンディング方法、或いはＴＡＢ方法を用いることができる。
ドライバＩＣの厚さは、対向基板と同じ厚さとすることで、両者の間の高さはほぼ同じものとなり、表示装置全体としての薄型化に寄与する。また、それぞれの基板を同じ材質のもので作製することにより、この表示装置に温度変化が生じても熱応力が発生することなく、ＴＦＴで作製された回路の特性を損なうことはない。その他にも、本実施の形態で示すようにＩＣチップよりも長尺のドライバＩＣで駆動回路を実装することにより、１つの画素領域に対して、実装されるドライバＩＣの個数を減らすことができる。
以上のようにして、表示パネルに駆動回路を組み入れることができる。本実施の形態は、実施の形態１乃至１３とそれぞれ組み合わせて用いることが可能である。
（実施の形態１５）
本実施の形態では、上記実施の形態において、ゲート電極層とソース電極層及びドレイン電極層との端部の位置関係、即ちゲート電極層の幅とチャネル長の大きさの関係について、図４１を用いて説明する。
図４１（Ａ）は基板５４０上に形成された、絶縁層５４６、ソース電極層又はドレイン電極層５４１ａ、ソース電極層又はドレイン電極層５４１ｂ、一導電型を有する半導体層５４２ａ、一導電型を有する半導体層５４２ｂ、半導体層５４３、ゲート絶縁層５４４、ゲート電極層５４５からなる順スタガ型の薄膜トランジスタである。
図４１（Ａ）は、ソース電極層及びドレイン電極層５４１ａ、ソース電極層及びドレイン電極層５４１ｂ上をゲート電極層５４５の端部がｃ１だけ重なっている。ここでは、半導体層５４３において、ソース電極層及びドレイン電極層とゲート電極層とが重なっている領域をオーバーラップ領域と呼ぶ。即ち、ゲート電極層の幅ｂ１がチャネル長ａ１よりも大きい。オーバーラップ領域の幅ｃ１は、（ｂ１-ａ１）／２で表される。このようなオーバーラップ領域を有するｎチャネルＴＦＴは、ソース電極層及びドレイン電極層と、半導体領域との間に、ｎ+領域とｎ-領域とを有することが好ましい。この構造により、電界の緩和効果が大きくなり、ホットキャリア耐性を高めることが可能となる。
図４１（Ｂ）は基板５５０上に形成された、絶縁層５５６、ソース電極層又はドレイン電極層５５１ａ、ソース電極層又はドレイン電極層５５１ｂ、一導電型を有する半導体層５５２ａ、一導電型を有する半導体層５５２ｂ、半導体層５５３、ゲート絶縁層５５４、ゲート電極層５５５からなる順スタガ型の薄膜トランジスタである。
図４１（Ｂ）は、ゲート電極層５５５の端部と、ソース電極層及びドレイン電極層５５１ａ、ソース電極層及びドレイン電極層５５１ｂの端部が一致している。即ち、ゲート電極層の幅ｂ２とチャネル長ａ２とが等しい。
図４１（Ｃ）は基板５６０上に形成された、絶縁層５６６、ソース電極層又はドレイン電極層５６１ａ、ソース電極層又はドレイン電極層５６１ｂ、一導電型を有する半導体層５６２ａ、一導電型を有する半導体層５６２ｂ、半導体層５６３、ゲート絶縁層５６４、ゲート電極層５６５からなる順スタガ型の薄膜トランジスタである。
図４１（Ｃ）は、ゲート電極層５６５とソース電極層及びドレイン電極層５６１ａ、ソース電極層及びドレイン電極層５６１ａの端部とがｃ３だけ離れている。ここでは、半導体層５６３において、ゲート電極層５６５と、ソース電極層及びドレイン電極層５６１ａ、ソース電極層及びドレイン電極層５６１ａとが重なっておらず離れている領域をオフセット領域と呼ぶ。即ち、ゲート電極層の幅ｂ３がチャネル長ａ３よりも小さい。オフセット領域の幅ｃ３は、（ａ３-ｂ３）／２で表される。このような構造のＴＦＴは、オフ電流を低減することができるため、該ＴＦＴを表示装置のスイッチング素子として用いた場合、コントラストを向上させることができる。
さらには、半導体層が複数のゲート電極層を覆ういわゆるマルチゲート構造のＴＦＴとしても良い。この様な構造のＴＦＴも、オフ電流を低減することができる。本発明におけるレーザ光によるマスク加工技術によって、精密な加工を施されたマスクを形成することができるので、このようなマスクを用いて電極層などの配線パターンを微細かつ正確な形状に形成することができる。よって、微細な電極層のパターニングを行い、本実施の形態で示すような要求される機能を有する薄膜トランジスタを歩留まり良く生産することができる。よってその薄膜トランジスタを有する表示装置も、高い信頼性と性能を有するものとすることができる。
本実施の形態は、実施の形態１乃至１４とそれぞれ組み合わせて用いることが可能である。
（実施の形態１６）
本実施の形態では、上記実施の形態に適応可能な半導体膜の結晶化工程を図３８及び図３９を用いて説明する。
図３８において、基板２１０上に、ソース電極層又はドレイン電極層２１１ａ、ソース電極層又はドレイン電極層２１１ｂ、一導電型を有する半導体層２１２ａ、一導電型を有する半導体層２１２ｂが形成され、ソース電極層又はドレイン電極層、及び一導電型を有する半導体層に上に跨るように、半導体膜２１３が形成されている。本実施の形態において、一導電型を有する半導体層は、ソース領域又はドレイン領域として機能するほか、半導体膜の結晶化に用いる結晶化を促進する金属元素を、結晶化後の半導体膜中から除去する際のゲッタリングシンクとしても機能する。本実施の形態では、一導電型を有する半導体層２１２ａ、一導電型を有する半導体層２１２ｂとしてｎ型を有する半導体層を用いる。半導体膜２１３上に絶縁膜で形成されるマスク２１４ａ、マスク２１４ｂを形成し、選択的に金属膜２１５を形成して、半導体膜の結晶化を行うことができる。半導体膜を加熱すると、図３８（Ｂ）の矢印で示すように、金属膜２１５と半導体膜２１３との接触部分から、基板の表面に平行な方向へ結晶成長が発生し、結晶性半導体膜２１６が形成する。なお、金属膜２１５から、かなり離れた部分では結晶化は行われず、非晶質部分が残存する。
また、図３９（Ａ）に示すように、マスクを用いず、液滴吐出法により選択的に金属膜２２４を形成して、上記結晶化を行ってもよい。図３９（Ｂ）は、図３９（Ａ）の上面図である。また、図３９（Ｄ）は、図３９（Ｃ）の上面図である。
図３９において、基板２２０上に、ソース電極層又はドレイン電極層２２１ａ、ソース電極層又はドレイン電極層２２１ｂ、一導電型を有する半導体層２２２ａ、一導電型を有する半導体層２２２ｂが形成され、ソース電極層又はドレイン電極層、及び一導電型を有する半導体層に上に跨るように、半導体膜２２３が形成されている。半導体膜２２３上に液滴吐出法により選択的に金属膜２２４を形成する。加熱処理により半導体膜の結晶化を行うと図３９（Ｃ）及び図３９（Ｄ）に示すように、金属膜と半導体膜との接触部分から、基板の表面に平行な方向へ結晶成長が発生する。ここでも、金属膜２２４から、かなり離れた部分では結晶化は行われず、非晶質部分が残存する。
このように、基板に平行な方向への結晶成長を横成長またはラテラル成長と称する。横成長により大粒径の結晶粒を形成することができるため、チャネル形成領域２２８にこの結晶半導体膜を用いると、より高い移動度を有する薄膜トランジスタを形成することができる。
本実施の形態は、実施の形態１乃至１５とそれぞれ組み合わせて用いることが可能である。
（実施の形態１７）
本発明の表示装置に具備される保護回路の一例について説明する。
図３４で示すように、外部回路と内部回路の間に保護回路２７１３を形成することができる。保護回路は、ＴＦＴ、ダイオード、抵抗素子及び容量素子等から選択された１つ又は複数の素子によって構成されるものであり、以下にはいくつかの保護回路の構成とその動作について説明する。まず、外部回路と内部回路の間に配置される保護回路であって、１つの入力端子に対応した保護回路の等価回路図の構成について、図５２を用いて説明する。図５２（Ａ）に示す保護回路は、ｐチャネル型薄膜トランジスタ７２２０、７２３０、容量素子７２１０、７２４０、抵抗素子７２５０を有する。抵抗素子７２５０は２端子の抵抗であり、一端には入力電圧Ｖｉｎ（以下、Ｖｉｎと表記）が、他端には低電位電圧ＶＳＳ（以下、ＶＳＳと表記）が与えられる。
図５２（Ｂ）に示す保護回路は、ｐチャネル型薄膜トランジスタ７２２０、７２３０を、整流性を有するダイオード７２６０、７２７０で代用した等価回路図である。図５２（Ｃ）に示す保護回路は、ｐチャネル型薄膜トランジスタ７２２０、７２３０を、ＴＦＴ７３５０、７３６０、７３７０、７３８０で代用した等価回路図である。また、上記とは別の構成の保護回路として、図５２（Ｄ）に示す保護回路は、抵抗７２８０、７２９０と、ｎチャネル型薄膜トランジスタ７３００を有する。図５２（Ｅ）に示す保護回路は、抵抗７２８０、７２９０、ｐチャネル型薄膜トランジスタ７３１０及びｎチャネル型薄膜トランジスタ７３２０を有する。保護回路を設けることで電位の急激な変動を防いで、素子の破壊又は損傷を防ぐことができ、信頼性が向上する。なお、上記保護回路を構成する素子は、耐圧に優れた非晶質半導体により構成することが好ましい。本実施の形態は 、上記の実施の形態と自由に組み合わせることが可能である。
本実施の形態は、実施の形態１乃至１６とそれぞれ組み合わせて用いることが可能である。
（実施の形態１８）
本発明を適用して薄膜トランジスタを形成し、該薄膜トランジスタを用いて表示装置を形成することができるが、発光素子を用いて、なおかつ、該発光素子を駆動するトランジスタとしてＮ型トランジスタを用いた場合、該発光素子から発せられる光は、下面放射、上面放射、両面放射のいずれかを行う。ここでは、いずれの場合に応じた発光素子の積層構造について、図４６を用いて説明する。
また、本実施の形態では、本発明を適用した順スタガ型の薄膜トランジスタ６７１、６８１及び６９１を用いる。本実施の形態では、半導体層として結晶性の構造を有する珪素膜を用い、一導電型の半導体層としてＮ型の半導体層を用いる。Ｎ型半導体層を形成するかわりに、ＰＨ3ガスによるプラズマ処理を行うことによって、半導体層に導電型を付与してもよい。半導体層は本実施の形態に限定されず、一導電型の半導体層を形成せず、結晶性半導体層に不純物を導入（添加）して一導電型を有する不純物領域を形成してもよい。
まず、基板６８０側に放射する場合、つまり下面放射を行う場合について、図４６（Ａ）を用いて説明する。この場合、薄膜トランジスタ６８１に電気的に接続するように、ソース電極層又はドレイン電極層に接続する配線層６８２に接して、第１の電極層６８４、電界発光層６８５、第２の電極層６８６が順に積層される。光が透過する基板６８０は透光性を有する必要がある。次に、基板６９０と反対側に放射する場合、つまり上面放射を行う場合について、図４６（Ｂ）を用いて説明する。薄膜トランジスタ６９１は、前述した薄膜トランジスタの同様に形成することができる。
薄膜トランジスタ６９１に電気的に接続するソース電極層又はドレイン電極層に接続する配線層６９２が第１の電極層６８４と接し、電気的に接続する。薄膜トランジスタ６９１のソース電極層又はドレイン電極層は積層構造となっており、同工程同材料で形成される第１の電極層も第１の電極層６９３ａ、第１の電極層６９３ｂの積層構造となっている。第１の電極層６９３ａは反射性を有する金属膜であり、発光素子から放射される光を矢印の上面に反射する。よって、第１の電極層６９３ｂにおいて光が透過しても、該光は第１の電極層６９３ａにおいて反射され、基板６９０と反対側に放射する。もちろん第１の電極層は反射性を有する金属膜の単層構造でもよい。第１の電極層６９３ａ、第１の電極層６９３ｂ、電界発光層６９４、第２の電極層６９５が順に積層される。発光素子から放出する光は第２の電極層６９５を透過して放出されるので、第２の電極層６９５は、少なくとも可視領域において透光性を有する材料で形成する。最後に、光が基板６７０側とその反対側の両側に放射する場合、つまり両面放射を行う場合について、図４６（Ｃ）を用いて説明する。薄膜トランジスタ６７１は、薄膜トランジスタ６８１と同様の順スタガ型の薄膜トランジスタであり、薄膜トランジスタ６８１と同様に形成することができる。薄膜トランジスタ６７１の半導体層に電気的に接続するソース電極層又はドレイン電極層と接続する配線層６７５に第１の電極層６７２が電気的に接続している。第１の電極層６７２、電界発光層６７３、第２の電極層６７４が順に積層される。このとき、第１の電極層６７２と第２の電極層６７４のどちらも透光性を有する材料、又は光を透過できる厚さで形成すると、両面放射が実現する。この場合、光が透過する絶縁層や基板６７０も透光性を有する必要がある。
本実施の形態において適用できる発光素子の形態を図４５に示す。発光素子は、電界発光層８６０を第１の電極層８７０と第２の電極層８５０で挟んだ構成になっている。第１の電極層及び第２の電極層は仕事関数を考慮して材料を選択する必要があり、そして第１の電極層及び第２の電極層は、画素構成によりいずれも陽極、又は陰極となりうる。本実施の形態では、駆動用ＴＦＴの極性がＮチャネル型であるため、第１の電極層を陰極、第２の電極層を陽極とすると好ましい。また駆動用ＴＦＴの極性がｐチャネル型である場合、第１の電極層を陽極、第２の電極層を陰極とするとよい。
図４５（Ａ）及び（Ｂ）は、第１の電極層８７０が陽極であり、第２の電極層８５０が陰極である場合であり、電界発光層８６０は、第１の電極層８７０側から、ＨＩＬ（ホール注入層）／ＨＴＬ（ホール輸送層）８０４、ＥＭＬ（発光層）８０３、ＥＴＬ（電子輸送層）／ＥＩＬ（電子注入層）８０２、第２の電極層８５０の順に積層するのが好ましい。図４５（Ａ）は第１の電極層８７０から光を放射する構成であり、第１の電極層８７０は透光性を有する酸化物導電性材料からなる電極層８０５で構成し、第２の電極層は電界発光層８６０側から、ＬｉＦやＭｇＡｇなどアルカリ金属又はアルカリ土類金属を含む電極層８０１とアルミニウムなどの金属材料で形成する電極層８００より構成されている。図４５（Ｂ）は第２の電極層８５０から光を放射する構成であり、第１の電極層は、アルミニウム、チタンなどの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料で形成する電極層８０７と、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成する第２の電極層８０６より構成されている。第２の電極層は、第２の電極層は電界発光層８６０側から、ＬｉＦやＭｇＡｇなどアルカリ金属又はアルカリ土類金属を含む電極層８０１とアルミニウムなどの金属材料で形成する電極層８００より構成されているがいずれの層も１００ｎｍ以下の厚さとして光を透過可能な状態としておくことで、第２の電極層８５０から光を放射することが可能となる。
図４５（Ｃ）及び（Ｄ）は、第１の電極層８７０が陰極であり、第２の電極層８５０が陽極である場合であり、電界発光層８６０は、陰極側からＥＩＬ（電子注入層）／ＥＴＬ（電子輸送層）８０２、ＥＭＬ（発光層）８０３、ＨＴＬ（ホール輸送層）／ＨＩＬ（ホール注入層）８０４、陽極である第２の電極層８５０の順に積層するのが好ましい。図４５（Ｃ）は第１の電極層８７０から光を放射する構成であり、第１の電極層８７０は電界発光層８６０側から、ＬｉＦやＭｇＡｇなどアルカリ金属又はアルカリ土類金属を含む電極層８０１とアルミニウムなどの金属材料で形成する電極層８００より構成されているがいずれの層も１００ｎｍ以下の厚さとして光を透過可能な状態としておくことで、第１の電極層８７０から光を放射することが可能となる。第２の電極層は、電界発光層８６０側から、酸化珪素を１〜１５原子％の濃度で含む酸化物導電性材料で形成する第２の電極層８０６、アルミニウム、チタンなどの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料で形成する電極層８０７より構成されている。図４５（Ｄ）は第２の電極層８５０から光を放射する構成であり、第１の電極層８７０は電界発光層８６０側から、ＬｉＦやＭｇＡｇなどアルカリ金属又はアルカリ土類金属を含む電極層８０１とアルミニウムなどの金属材料で形成する電極層８００より構成されており、膜厚は電界発光層８６０で発光した光を反射可能な程度に厚く形成している。第２の電極層８５０は、透光性を有する酸化物導電性材料からなる電極層８０５で構成されている。なお電界発光層は、積層構造以外に単層構造、又は混合構造をとることがでる。
また、電界発光層として、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の発光を示す材料を、それぞれ蒸着マスクを用いた蒸着法等によって選択的に形成する。赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の発光を示す材料はカラーフィルタ同様、液滴吐出法により形成することもでき（低分子または高分子材料など）、この場合マスクを用いずとも、ＲＧＢの塗り分けを行うことができるため好ましい。
また上面放射型の場合で、第２の電極層に透光性を有するＩＴＯやＩＴＳＯを用いる場合、ベンゾオキサゾール誘導体（ＢｚＯＳ）にＬｉを添加したＢｚＯＳ−Ｌｉなどを用いることができる。また例えばＥＭＬは、Ｒ、Ｇ、Ｂのそれぞれの発光色に対応したドーパント（Ｒの場合ＤＣＭ等、Ｇの場合ＤＭＱＤ等）をドープしたＡｌｑ3を用いればよい。
なお、電界発光層は上記材料に限定されない。例えば、ＣｕＰｃやＰＥＤＯＴの代わりに酸化モリブデン（ＭｏＯｘ：ｘ＝２〜３）等の酸化物とα−ＮＰＤやルブレンを共蒸着して形成し、ホール注入性を向上させることもできる。また電界発光層の材料は、有機材料（低分子又は高分子を含む）、又は有機材料と無機材料の複合材料として用いることができる。以下発光素子を形成する材料について詳細に述べる。
電荷注入輸送物質のうち、特に電子輸送性の高い物質としては、例えばトリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ3）、トリス（５−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ3）、ビス（１０−ヒドロキシベンゾ［h］−キノリナト）ベリリウム（略称：ＢｅＢｑ2）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）など、キノリン骨格またはベンゾキノリン骨格を有する金属錯体等が挙げられる。また正孔輸送性の高い物質としては、例えば４，４'−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：α−ＮＰＤ）や４，４'−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェニル（略称：ＴＰＤ）や４，４'，４''−トリス（Ｎ，Ｎ−ジフェニル−アミノ）−トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４'，４''−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−トリフェニルアミン（略称：ＭＴＤＡＴＡ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物が挙げられる。
また、電荷注入輸送物質のうち、特に電子注入性の高い物質としては、フッ化リチウム（ＬｉＦ）、フッ化セシウム（ＣｓＦ）、フッ化カルシウム（ＣａＦ2）等のようなアルカリ金属又はアルカリ土類金属の化合物が挙げられる。また、この他、Ａｌｑ3のような電子輸送性の高い物質とマグネシウム（Ｍｇ）のようなアルカリ土類金属との混合物であってもよい。
電荷注入輸送物質のうち、正孔注入性の高い物質としては、例えば、モリブデン酸化物（ＭｏＯｘ）やバナジウム酸化物（ＶＯｘ）、ルテニウム酸化物（ＲｕＯｘ）、タングステン酸化物（ＷＯｘ）、マンガン酸化物（ＭｎＯｘ）等の金属酸化物が挙げられる。また、この他、フタロシアニン（略称：Ｈ2Ｐｃ）や銅フタロシアニン（ＣｕＰＣ）等のフタロシアニン系の化合物が挙げられる。
発光層は、発光波長帯の異なる発光層を画素毎に形成して、カラー表示を行う構成としても良い。典型的には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を形成する。この場合にも、画素の光放射側にその発光波長帯の光を透過するフィルターを設けた構成とすることで、色純度の向上や、画素部の鏡面化（映り込み）の防止を図ることができる。フィルターを設けることで、従来必要であるとされていた円偏光版などを省略することが可能となり、発光層から放射される光の損失を無くすことができる。さらに、斜方から画素部（表示画面）を見た場合に起こる色調の変化を低減することができる。
発光材料には様々な材料がある。低分子系有機発光材料では、４−ジシアノメチレン−２−メチル−６−(１,１,７,７−テトラメチルジュロリジル−９−エニル) −４Ｈ−ピラン（略称：ＤＣＪＴ）、４−ジシアノメチレン−２−ｔ−ブチル−６−(１,１,７,７−テトラメチルジュロリジル−９-エニル) −４Ｈ−ピラン（略称：ＤＰＡ）、ペリフランテン、２,５−ジシアノ−１,４−ビス(１０−メトキシ−１,１,７,７−テトラメチルジュロリジル−９−エニル)ベンゼン、Ｎ,Ｎ’−ジメチルキナクリドン（略称：ＤＭＱｄ）、クマリン６、クマリン５４５Ｔ、トリス(８−キノリノラト)アルミニウム（略称：Ａｌｑ3）、９,９’−ビアントリル、９,１０−ジフェニルアントラセン（略称：ＤＰＡ）や９,１０−ビス(２−ナフチル)アントラセン（略称：ＤＮＡ）等を用いることができる。また、この他の物質でもよい。
一方、高分子系有機発光材料は低分子系に比べて物理的強度が高く、素子の耐久性が高い。また塗布により成膜することが可能であるので、素子の作製が比較的容易である。高分子系有機発光材料を用いた発光素子の構造は、低分子系有機発光材料を用いたときと基本的には同じであり、陰極／有機発光層／陽極となる。しかし、高分子系有機発光材料を用いた発光層を形成する際には、低分子系有機発光材料を用いたときのような積層構造を形成させることは難しく、多くの場合２層構造となる。具体的には、陰極／発光層／正孔輸送層／陽極という構造である。
発光色は、発光層を形成する材料で決まるため、これらを選択することで所望の発光を示す発光素子を形成することができる。発光層の形成に用いることができる高分子系の電界発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。
ポリパラフェニレンビニレン系には、ポリ（パラフェニレンビニレン） [ＰＰＶ] の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレンビニレン） [ＲＯ−ＰＰＶ]、ポリ（２−（２'−エチル−ヘキソキシ）−５−メトキシ−１，４−フェニレンビニレン）[ＭＥＨ−ＰＰＶ]、ポリ（２−（ジアルコキシフェニル）−１,４−フェニレンビニレン）[ＲＯＰｈ−ＰＰＶ]等が挙げられる。ポリパラフェニレン系には、ポリパラフェニレン［ＰＰＰ］の誘導体、ポリ（２，５−ジアルコキシ−１，４−フェニレン）[ＲＯ−ＰＰＰ]、ポリ（２，５−ジヘキソキシ−１，４−フェニレン）等が挙げられる。ポリチオフェン系には、ポリチオフェン［ＰＴ］の誘導体、ポリ（３−アルキルチオフェン）［ＰＡＴ］、ポリ（３−ヘキシルチオフェン）［ＰＨＴ］、ポリ（３−シクロヘキシルチオフェン）［ＰＣＨＴ］、ポリ（３−シクロヘキシル−４−メチルチオフェン）［ＰＣＨＭＴ］、ポリ（３，４−ジシクロヘキシルチオフェン）［ＰＤＣＨＴ］、ポリ［３−（４−オクチルフェニル）−チオフェン］［ＰＯＰＴ］、ポリ［３−（４−オクチルフェニル）−２，２ビチオフェン］［ＰＴＯＰＴ］等が挙げられる。ポリフルオレン系には、ポリフルオレン［ＰＦ］の誘導体、ポリ（９，９−ジアルキルフルオレン）［ＰＤＡＦ］、ポリ（９，９−ジオクチルフルオレン）［ＰＤＯＦ］等が挙げられる。
なお、正孔輸送性の高分子系有機発光材料を、陽極と発光性の高分子系有機発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアクセプター材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶媒には不溶であるため、上述した発光性の有機発光材料との積層が可能である。正孔輸送性の高分子系有機発光材料としては、ＰＥＤＯＴとアクセプター材料としてのショウノウスルホン酸（ＣＳＡ）の混合物、ポリアニリン［ＰＡＮＩ］とアクセプター材料としてのポリスチレンスルホン酸［ＰＳＳ］の混合物等が挙げられる。
また、発光層は単色又は白色の発光を呈する構成とすることができる。白色発光材料を用いる場合には、画素の光放射側に特定の波長の光を透過するフィルター（着色層）を設けた構成としてカラー表示を可能にすることができる。
白色に発光する発光層を形成するには、例えば、Ａｌｑ3、部分的に赤色発光色素であるナイルレッドをドープしたＡｌｑ3、Ａｌｑ3、ｐ−ＥｔＴＡＺ、ＴＰＤ（芳香族ジアミン）を蒸着法により順次積層することで白色を得ることができる。また、スピンコートを用いた塗布法によりＥＬを形成する場合には、塗布した後、真空加熱で焼成することが好ましい。例えば、正孔注入層として作用するポリ（エチレンジオキシチオフェン）／ポリ（スチレンスルホン酸）水溶液（ＰＥＤＯＴ／ＰＳＳ）を全面に塗布、焼成し、その後、発光層として作用する発光中心色素（１，１，４，４−テトラフェニル−１，３−ブタジエン（ＴＰＢ）、４−ジシアノメチレン−２−メチル−６−（ｐ−ジメチルアミノ−スチリル）−４Ｈ−ピラン（ＤＣＭ１）、ナイルレッド、クマリン６など）ドープしたポリビニルカルバゾール（ＰＶＫ）溶液を全面に塗布、焼成すればよい。
発光層は単層で形成することもでき、ホール輸送性のポリビニルカルバゾール（ＰＶＫ）に電子輸送性の１，３，４−オキサジアゾール誘導体（ＰＢＤ）を分散させてもよい。また、３０wt%のＰＢＤを電子輸送剤として分散し、４種類の色素（ＴＰＢ、クマリン６、ＤＣＭ１、ナイルレッド）を適当量分散することで白色発光が得られる。ここで示した白色発光が得られる発光素子の他にも、発光層の材料を適宜選択することによって、赤色発光、緑色発光、または青色発光が得られる発光素子を作製することができる。
なお、正孔輸送性の高分子系有機発光材料を、陽極と発光性の高分子系有機発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアクセプター材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶媒には不溶であるため、上述した発光性の有機発光材料との積層が可能である。正孔輸送性の高分子系有機発光材料としては、ＰＥＤＯＴとアクセプター材料としてのショウノウスルホン酸（ＣＳＡ）の混合物、ポリアニリン［ＰＡＮＩ］とアクセプター材料としてのポリスチレンスルホン酸［ＰＳＳ］の混合物等が挙げられる。
さらに、発光層は、一重項励起発光材料の他、金属錯体などを含む三重項励起材料を用いても良い。例えば、赤色の発光性の画素、緑色の発光性の画素及び青色の発光性の画素のうち、輝度半減時間が比較的短い赤色の発光性の画素を三重項励起発光材料で形成し、他を一重項励起発光材料で形成する。三重項励起発光材料は発光効率が良いので、同じ輝度を得るのに消費電力が少なくて済むという特徴がある。すなわち、赤色画素に適用した場合、発光素子に流す電流量が少なくて済むので、信頼性を向上させることができる。低消費電力化として、赤色の発光性の画素と緑色の発光性の画素とを三重項励起発光材料で形成し、青色の発光性の画素を一重項励起発光材料で形成しても良い。人間の視感度が高い緑色の発光素子も三重項励起発光材料で形成することで、より低消費電力化を図ることができる。
三重項励起発光材料の一例としては、金属錯体をドーパントとして用いたものがあり、第三遷移系列元素である白金を中心金属とする金属錯体、イリジウムを中心金属とする金属錯体などが知られている。三重項励起発光材料としては、これらの化合物に限られることはなく、上記構造を有し、且つ中心金属に周期表の８〜１０属に属する元素を有する化合物を用いることも可能である。
以上に掲げる発光層を形成する物質は一例であり、正孔注入輸送層、正孔輸送層、電子注入輸送層、電子輸送層、発光層、電子ブロック層、正孔ブロック層などの機能性の各層を適宜積層することで発光素子を形成することができる。また、これらの各層を合わせた混合層又は混合接合を形成しても良い。発光層の層構造は変化しうるものであり、特定の電子注入領域や発光領域を備えていない代わりに、もっぱらこの目的用の電極層を備えたり、発光性の材料を分散させて備えたりする変形は、本発明の趣旨を逸脱しない範囲において許容されうるものである。
上記のような材料で形成した発光素子は、順方向にバイアスすることで発光する。発光素子を用いて形成する表示装置の画素は、単純マトリクス方式、若しくは実施例２で示すようなアクティブマトリクス方式で駆動することができる。いずれにしても、個々の画素は、ある特定のタイミングで順方向バイアスを印加して発光させることとなるが、ある一定期間は非発光状態となっている。この非発光時間に逆方向のバイアスを印加することで発光素子の信頼性を向上させることができる。発光素子では、一定駆動条件下で発光強度が低下する劣化や、画素内で非発光領域が拡大して見かけ上輝度が低下する劣化モードがあるが、順方向及び逆方向にバイアスを印加する交流的な駆動を行うことで、劣化の進行を遅くすることができ、発光装置の信頼性を向上させることができる。また、デジタル駆動、アナログ駆動どちらでも適用可能である。
よって、図４６には図示していないが、基板６８０の封止基板にカラーフィルタ（着色層）を形成してもよい。カラーフィルタ（着色層）は液滴吐出法によって形成することができ、その場合、前述の下地前処理として光照射処理などを適用することができる。本発明を用いると、所望なパターンに制御性よくカラーフィルタ（着色層）を形成することができる。カラーフィルタ（着色層）を用いると、高精細な表示を行うこともできる。カラーフィルタ（着色層）により、各ＲＧＢの発光スペクトルにおいてブロードなピークを鋭くなるように補正できるからである。
以上、各ＲＧＢの発光を示す材料を形成する場合を説明したが、単色の発光を示す材料を形成し、カラーフィルターや色変換層を組み合わせることによりフルカラー表示を行うことができる。カラーフィルタ（着色層）や色変換層は、例えば第２の基板（封止基板）に形成し、基板へ張り合わせればよい。また上述したように、単色の発光を示す材料、カラーフィルタ（着色層）、及び色変換層のいずれも液滴吐出法により形成することができる。
もちろん単色発光の表示を行ってもよい。例えば、単色発光を用いてエリアカラータイプの表示装置を形成してもよい。エリアカラータイプは、パッシブマトリクス型の表示部が適しており、主に文字や記号を表示することができる。
上記構成において、陰極としては、仕事関数が小さい材料を用いることが可能で、例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。電界発光層は、単層型、積層型、また層の界面がない混合型のいずれでもよい。またシングレット材料、トリプレット材料、又はそれらを組み合わせた材料や、有機化合物又は無機化合物を含む電荷注入輸送物質及び発光材料で形成し、その分子数から低分子系有機化合物、中分子系有機化合物（昇華性を有さず、且つ分子数が２０以下、又は連鎖する分子の長さが１０μm以下の有機化合物を指していう）、高分子系有機化合物から選ばれた一種又は複数種の層を含み、電子注入輸送性又は正孔注入輸送性の無機化合物と組み合わせてもよい。第１の電極層６８４、第２の電極層６９５、第１の電極層６７２、第２の電極層６７４は光を透過する透明導電膜を用いて形成し、例えばＩＴＯ、ＩＴＳＯの他、酸化インジウムに２〜２０％の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いる。なお、第１の電極層６８４、第１の電極層６９３ａ、第１の電極層６９３ｂ、第１の電極層６７２形成前に、酸素雰囲気中でのプラズマ処理や真空雰囲気下での加熱処理を行うとよい。隔壁（土手ともいう）は、珪素を含む材料、有機材料及び化合物材料を用いて形成する。また、多孔質膜を用いても良い。但し、アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成すると、その側面は曲率半径が連続的に変化する形状となり、上層の薄膜が段切れせずに形成されるため好ましい。本実施の形態は、実施の形態１乃至１７とそれぞれ組み合わせて用いることが可能である。
（実施の形態１９）
本実施の形態で示す表示パネルの画素の構成について、図４７に示す等価回路図を参照して説明する。本実施の形態では、画素の表示素子として発光素子（ＥＬ素子）を用いる例を示す。
図４７（Ａ）に示す画素は、列方向に信号線７１０及び電源線７１１、電源線７１２、電源線７１３、行方向に走査線７１４が配置される。また、ＴＦＴ７０１は、スイッチング用ＴＦＴ、ＴＦＴ７０３は駆動用ＴＦＴ、ＴＦＴ７０４は電流制御用ＴＦＴであり、他に容量素子７０２及び発光素子７０５を有する。
図４７（Ｃ）に示す画素は、ＴＦＴ７０３のゲート電極が、行方向に配置された電源線７１５に接続される点が異なっており、それ以外は図４７（Ａ）に示す画素と同じ構成である。つまり、図４７（Ａ）（Ｃ）に示す両画素は、同じ等価回路図を示す。しかしながら、行方向に電源線７１２が配置される場合（図４７（Ａ））と、列方向に電源線７１５が配置される場合（図４７（Ｃ））では、各電源線は異なるレイヤーの導電体層で形成される。ここでは、ＴＦＴ７０３のゲート電極が接続される配線に注目し、これらを作製するレイヤーが異なることを表すために、図４７（Ａ）（Ｃ）として分けて記載する。
図４７（Ａ）（Ｃ）に示す画素の特徴として、画素内にＴＦＴ７０３、ＴＦＴ７０４が直列に接続されており、ＴＦＴ７０３のチャネル長Ｌ3、チャネル幅Ｗ3、ＴＦＴ７０４のチャネル長Ｌ4、チャネル幅Ｗ4は、Ｌ3／Ｗ3：Ｌ4／Ｗ4＝５〜６０００：１を満たすように設定される点が挙げられる。６０００：１を満たす場合の一例としては、Ｌ3が５００μｍ、Ｗ3が３μｍ、Ｌ4が３μｍ、Ｗ4が１００μｍの場合がある。また本発明を用いると、微細なパターニングができるので、このようなチャネル幅が短い微細な配線も、ショート等の不良が生じることなく安定的に形成することができる。よって、図４７（Ａ）（Ｃ）のような画素を十分機能させるのに必要な電気特性を有するＴＦＴを形成でき、表示能力の優れた信頼性の高い表示パネルを作製することが可能となる。
なお、ＴＦＴ７０３は、飽和領域で動作し発光素子７０５に流れる電流値を制御する役目を有し、ＴＦＴ７０４は線形領域で動作し発光素子７０５に対する電流の供給を制御する役目を有する。両ＴＦＴは同じ導電型を有していると作製工程上好ましい。またＴＦＴ７０３には、エンハンスメント型だけでなく、ディプリーション型のＴＦＴを用いてもよい。上記構成を有する本発明は、ＴＦＴ７０４が線形領域で動作するために、ＴＦＴ７０４のＶGSの僅かな変動は発光素子７０５の電流値に影響を及ぼさない。つまり、発光素子７０５の電流値は、飽和領域で動作するＴＦＴ７０３により決定される。上記構成を有する本発明は、ＴＦＴの特性バラツキに起因した発光素子の輝度ムラを改善して画質を向上させた表示装置を提供することができる。
図４７（Ａ）〜（Ｄ）に示す画素において、ＴＦＴ７０１は、画素に対するビデオ信号の入力を制御するものであり、ＴＦＴ７０１がオンして、画素内にビデオ信号が入力されると、容量素子７０２にそのビデオ信号が保持される。なお図４７（Ａ）（Ｃ）には、容量素子７０２を設けた構成を示したが、本発明はこれに限定されず、ビデオ信号を保持する容量がゲート容量などでまかなうことが可能な場合には、明示的に容量素子７０２を設けなくてもよい。
発光素子７０５は、２つの電極間に電界発光層が挟まれた構造を有し、順バイアス方向の電圧が印加されるように、画素電極と対向電極の間（陽極と陰極の間）に電位差が設けられる。電界発光層は有機材料や無機材料等の広汎に渡る材料により構成され、この電界発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と、三重項励起状態から基底状態に戻る際の発光（リン光）とが含まれる。
図４７（Ｂ）に示す画素は、ＴＦＴ７０６と走査線７１６を追加している以外は、図４７（Ａ）に示す画素構成と同じである。同様に、図４７（Ｄ）に示す画素は、ＴＦＴ７０６と走査線７１６を追加している以外は、図４７（Ｃ）に示す画素構成と同じである。
ＴＦＴ７０６は、新たに配置された走査線７１６によりオン又はオフが制御される。ＴＦＴ７０６がオンになると、容量素子７０２に保持された電荷は放電し、ＴＦＴ７０６がオフする。つまり、ＴＦＴ７０６の配置により、強制的に発光素子７０５に電流が流れない状態を作ることができる。従って、図４７（Ｂ）（Ｄ）の構成は、全ての画素に対する信号の書き込みを待つことなく、書き込み期間の開始と同時又は直後に点灯期間を開始することができるため、デューティ比を向上することが可能となる。
図４７（Ｅ）に示す画素は、列方向に信号線７５０、電源線７５１、電源線７５２、行方向に走査線７５３が配置される。また、ＴＦＴ７４１はスイッチング用ＴＦＴ、ＴＦＴ７４３は駆動用ＴＦＴであり、他に容量素子７４２及び発光素子７４４を有する。図４７（Ｆ）に示す画素は、ＴＦＴ７４５と走査線７５４を追加している以外は、図４７（Ｅ）に示す画素構成と同じである。なお、図４７（Ｆ）の構成も、ＴＦＴ７４５の配置により、デューティ比を向上することが可能となる。
以上のように、本発明を用いると、配線等のパターンを形成不良を生じることなくっ精密に安定して形成することが出来るので、ＴＦＴに高い電気的特性や信頼性をも付与することができ、使用目的に合わせて画素の表示能力を向上するための応用技術にも十分対応できる。
本実施の形態は、実施の形態１乃至１８とそれぞれ組み合わせて用いることが可能である。
（実施の形態２０）
本実施の形態を図３５及び図３６を用いて説明する。図３５は、本発明を適用して作製されるＴＦＴ基板２８００を用いてＥＬ表示モジュールを構成する一例を示している。図３５において、ＴＦＴ基板２８００上には、画素により構成された画素部が形成されている。
図３５では、画素部の外側であって、駆動回路と画素との間に、画素に形成されたものと同様なＴＦＴ又はそのＴＦＴのゲートとソース若しくはドレインの一方とを接続してダイオードと同様に動作させた保護回路部２８０１が備えられている。駆動回路２８０９は、単結晶半導体で形成されたドライバＩＣ、ガラス基板上に多結晶半導体膜で形成されたスティックドライバＩＣ、若しくはＳＡＳで形成された駆動回路などが適用されている。
ＴＦＴ基板２８００は、液滴吐出法で形成されたスペーサ２８０６ａ、スペーサ２８０６ｂを介して封止基板２８２０と固着されている。スペーサは、基板の厚さが薄く、また画素部の面積が大型化した場合にも、２枚の基板の間隔を一定に保つために設けておくことが好ましい。ＴＦＴ２８０２、ＴＦＴ２８０３とそれぞれ接続する発光素子２８０４、発光素子２８０５上であって、ＴＦＴ基板２８００と封止基板２８２０との間にある空隙には透光性の樹脂材料を充填して固体化しても良いし、無水化した窒素若しくは不活性気体を充填させても良い。
図３５では発光素子２８０４、発光素子２８０５、発光素子２８１５を上面放射型（トップエミッション型）の構成とした場合を示し、図中に示す矢印の方向に光を放射する構成としている。各画素は、画素を赤色、緑色、青色として発光色を異ならせておくことで、多色表示を行うことができる。また、このとき封止基板２８２０側に各色に対応した着色層２８０７ａ、着色層２８０７ｂ、着色層２８０７ｃを形成しておくことで、外部に放射される発光の色純度を高めることができる。また、画素を白色発光素子として着色層２８０７ａ、着色層２８０７ｂ、着色層２８０７ｃと組み合わせても良い。
外部回路である駆動回路２８０９は、ＴＦＴ基板２８００の一端に設けられた走査線若しくは信号線接続端子と、配線基板２８１０で接続される。また、ＴＦＴ基板２８００に接して若しくは近接させて、ヒートパイプ２８１３と放熱板２８１２を設け、放熱効果を高める構成としても良い。
なお、図３５では、トップエミッションのＥＬモジュールとしたが、発光素子の構成や外部回路基板の配置を変えてボトムエミッション構造、もちろん上面、下面両方から光が放射する両面放射構造としても良い。トップエミッション型の構成の場合、隔壁となる絶縁層を着色しブラックマトリクスとして用いてもよい。この隔壁は液滴吐出法により形成することができ、ポリイミドなどの樹脂材料に、顔料系の黒色樹脂やカーボンブラック等を混合させて形成すればよく、その積層でもよい。
また、ＥＬ表示モジュールは、図３６に示すように、位相差板や偏光板を用いて、外部から入射する光の反射光を遮断する構成にしてもよい。図３６はトップエミッション型の構成であり、隔壁となる絶縁層３６０５を着色しブラックマトリクスとして用いている。この隔壁は液滴吐出法により形成することができ、ポリイミドなどの樹脂材料に、カーボンブラック等を混合させてもよく、その積層でもよい。液滴吐出法によって、異なった材料を同領域に複数回吐出し、隔壁を形成してもよい。本実施の形態では、顔料系の黒色樹脂を用いる。位相差板３６０３、位相差板３６０４としてはλ／４ ＼λ／２を用い、光を制御できるように設計すればよい。構成としては、TFT基板２８００＼発光素子２８０４＼封止基板（封止材）２８２０＼位相差板３６０３、位相差板３６０４（λ／４ ＼λ／２）＼偏光板３６０２となり、発光素子から放射された光は、これらを通過し偏光板側より外部に放射される。この位相差板や偏光板は光が放射される側に設置すればよく、両面放射される両面放射型の表示装置であれば両方に設置することもできる。また、偏光板の外側に反射防止膜３６０１を有していても良い。これにより、より高繊細で精密な画像を表示することができる。
ＴＦＴ基板２８００において、画素部が形成された側にシール材や接着性の樹脂を用いて樹脂フィルムを貼り付けて封止構造を形成てもよい。本実施の形態では、ガラス基板を用いるガラス封止を示したが、樹脂による樹脂封止、プラスチックによるプラスチック封止、フィルムによるフィルム封止、など様々な封止方法を用いることができる。樹脂フィルムの表面には水蒸気の透過を防止するガスバリア膜を設けておくと良い。フィルム封止構造とすることで、さらなる薄型化及び軽量化を図ることができる。
本実施の形態は、実施の形態１乃至１９とそれぞれ組み合わせて用いることが可能である。
（実施の形態２１）
本実施の形態を図４２及び図４４を用いて説明する。図４２、図４４は、本発明を適用して作製されるＴＦＴ基板２６００を用いて液晶表示モジュールを構成する一例を示している。
図４２は液晶表示モジュールの一例であり、ＴＦＴ基板２６００と対向基板２６０１がシール材２６０２により固着され、その間に画素部２６０３と液晶層２６０４が設けられ表示領域を形成している。着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青の各色に対応した着色層が各画素に対応して設けられている。ＴＦＴ基板２６００と対向基板２６０１の外側には偏光板２６０６、２６０７、レンズフィルム２６１３が配設されている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１２は、フレキシブル配線基板２６０９によりＴＦＴ基板２６００と接続され、コントロール回路や電源回路などの外部回路が組みこまれている。液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ
ａｌｉｇｎｅｄ Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢモードなどを用いることができる。
なかでも、本発明で作製する表示装置は高速応答が可能なＯＣＢモードを用いることでより高性能化することができる。図４４は図４２の液晶表示モジュールにＯＣＢモードを適用した一例であり、ＦＳ−ＬＣＤ（Ｆｉｅｌｄ ｓｅｑｅｎｔｉａｌ−ＬＣＤ）となっている。ＦＳ−ＬＣＤは、１フレーム期間に赤色発光と緑色発光と青色発光をそれぞれ行うものであり、時間分割を用いて画像を合成しカラー表示を行うことが可能である。また、各発光を発光ダイオードまたは冷陰極管等で行うので、カラーフィルタが不要である。よって、３原色のカラーフィルターを並べる必要がないため同じ面積で９倍の画素を表示できる。一方、１フレーム期間に３色の発光を行うため、液晶の高速な応答が求められる。本発明の表示装置の有する薄膜トランジスタは高速作動することができるため、ＯＣＢモードを用いることができる。よって、本発明の表示装置に、ＦＳ方式、及びＯＣＢモードを適用することができ、一層高性能で高画質な表示装置、また液晶テレビジョン装置を完成させることができる。また、ＦＳ方式に対応するモードとして、高速動作が可能な強誘電性液晶（ＦＬＣ：Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ）を用いたＨＶ−ＦＬＣ、ＳＳ−ＦＬＣなども用いることができる。ＯＣＢモードは粘度の比較的低いネマチック液晶が用いられ、ＨＶ−ＦＬＣ、ＳＳ−ＦＬＣには、スメクチック液晶が用いられる。
また、液晶表示モジュールの高速光学応答速度は、液晶表示モジュールのセルギャップを狭くすることで高速化する。また液晶材料の粘度を下げることでも高速化できる。上記高速化は、ＴＮモードの液晶表示モジュールの画素領域の画素、またはドットピッチが３０μｍ以下の場合に、より効果的である。
図４４の液晶表示モジュールは透過型の液晶表示モジュールを示しており、光源として赤色光源２９１０ａ、緑色光源２９１０ｂ、青色光源２９１０ｃが設けられている。光源は赤色光源２９１０ａ、緑色光源２９１０ｂ、青色光源２９１０ｃをそれぞれオンオフを制御するために、制御部２９１２が設置されている。制御部２９１２によって、各色の発光は制御され、液晶に光は入射し、時間分割を用いて画像を合成し、カラー表示が行われる。
以上のように本発明を用いると、高繊細、高信頼性の液晶表示モジュールを作製することができる。
本実施の形態は、実施の形態１乃至２０とそれぞれ組み合わせて用いることが可能である。
（実施の形態２２）
上記実施の形態により作製される表示モジュール（表示パネルともいう）によって、テレビジョン装置を完成させることができる。表示パネルには、図３３（Ａ）で示すような構成として画素部のみが形成されて走査線側駆動回路と信号線側駆動回路とが、図３４（Ｂ）のようなＴＡＢ方式により実装される場合と、図３４（Ａ）のようなＣＯＧ方式により実装される場合と、図３３（Ｂ）に示すようにＳＡＳでＴＦＴを形成し、画素部と走査線側駆動回路を基板上に一体形成し信号線側駆動回路を別途ドライバＩＣとして実装する場合、また図３３（Ｃ）のように画素部と信号線側駆動回路と走査線側駆動回路を基板上に一体形成する場合などがあるが、どのような形態としても良い。
その他の外部回路の構成として、映像信号の入力側では、チューナで受信した信号のうち、映像信号を増幅する映像信号増幅回路と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路などからなっている。コントロール回路は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
チューナで受信した信号のうち、音声信号は、音声信号増幅回路に送られ、その出力は音声信号処理回路を経てスピーカに供給される。制御回路は受信局（受信周波数）や音量の制御情報を入力部から受け、チューナや音声信号処理回路に信号を送出する。
これらの液晶表示モジュール、ＥＬ表示モジュールを、図３７（Ａ）、（Ｂ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。図３５、図３６のようなＥＬ表示モジュールを用いると、ＥＬテレビジョン装置を、図４２、図４４のような液晶表示モジュールを用いると、液晶テレビジョン装置を完成することができる。表示モジュールにより主画面２００３が形成され、その他付属設備としてスピーカ部２００９、操作スイッチなどが備えられている。このように、本発明によりテレビジョン装置を完成させることができる。
筐体２００１に表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン装置２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部２００７が設けられていても良い。
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を視野角の優れたＥＬ表示用パネルで形成し、サブ画面を低消費電力で表示可能な液晶表示用パネルで形成しても良い。また、低消費電力化を優先させるためには、主画面２００３を液晶表示用パネルで形成し、サブ画面をＥＬ表示用パネルで形成し、サブ画面は点滅可能とする構成としても良い。本発明を用いると、このような大型基板を用いて、多くのＴＦＴや電子部品を用いても、信頼性の高い表示装置とすることができる。
図３７（Ｂ）は例えば２０〜８０インチの大型の表示部を有するテレビジョン装置であり、筐体２０１０、表示部２０１１、操作部であるリモコン装置２０１２、スピーカー部２０１３等を含む。本発明は、表示部２０１１の作製に適用される。図３７（Ｂ）のテレビジョン装置は、壁かけ型となっており、設置するスペースを広く必要としない。
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。
（実施の形態２３）
本発明を適用して、様々な表示装置を作製することができる。即ち、それら表示装置を表示部に組み込んだ様々な電子機器に本発明を適用できる。
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの例を図３２に示す。
図３２（Ａ）は、ノート型パーソナルコンピュータであり、本体２１０１、筐体２１０２、表示部２１０３、キーボード２１０４、外部接続ポート２１０５、ポインティングマウス２１０６等を含む。本発明は、表示部２１０３の作製に適用される。本発明を用いると、小型化し、配線等が精密化しても、信頼性の高い高画質な画像を表示することができる。
図３２（Ｂ）は記録媒体を備えた画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２２０１、筐体２２０２、表示部Ａ２２０３、表示部Ｂ２２０４、記録媒体（ＤＶＤ等）読み込み部２２０５、操作キー２２０６、スピーカー部２２０７等を含む。表示部Ａ２２０３は主として画像情報を表示し、表示部Ｂ２２０４は主として文字情報を表示するが、本発明は、これら表示部Ａ、Ｂ２２０３、２２０４の作製に適用される。本発明を用いると、小型化し、配線等が精密化しても、信頼性の高い高画質な画像を表示することができる。
図３２（Ｃ）は携帯電話であり、本体２３０１、音声出力部２３０２、音声入力部２３０３、表示部２３０４、操作スイッチ２３０５、アンテナ２３０６等を含む。本発明により作製される表示装置を表示部２３０４に適用することで、小型化し、配線等が精密化する携帯電話であっても、信頼性の高い高画質な画像を表示できる。
図３２（Ｄ）はビデオカメラであり、本体２４０１、表示部２４０２、筐体２４０３、外部接続ポート２４０４、リモコン受信部２４０５、受像部２４０６、バッテリー２４０７、音声入力部２４０８、操作キー２４０９等を含む。本発明は、表示部２４０２に適用することができる。本発明により作製される表示装置を表示部２３０４に適用することで、小型化し、配線等が精密化するビデオカメラであっても、信頼性の高い高画質な画像を表示できる。本実施の形態は、上記の実施の形態と自由に組み合わせることができる。
本発明の表示装置を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明に適用することのできる液滴吐出装置の構成を説明する図。 本発明が適用される電子機器を示す図。 本発明の表示装置の上面図。 本発明の表示装置の上面図。 本発明の表示モジュールの構成を説明する図。 本発明の表示モジュールの構成を説明する図。 本発明が適用される電子機器を示す図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の作製方法を説明する図。 本発明の表示装置の説明する図。 本発明の表示装置の説明する図。 本発明の表示モジュールの構成を説明する図。 本発明の表示装置を説明する図。 本発明の表示モジュールの構成を説明する図。 本発明に適用できる発光素子の構成を説明する図。 本発明の表示装置の説明する図。 本発明の表示装置に適用できる画素の構成を説明する回路図。 本発明に適用することのできる液晶滴下方法を説明する図。 本発明の表示装置の説明する図。 本発明に適用することのできるレーザビーム直接描画装置の構成を説明する図。 本発明の表示装置の説明する図。 本発明が適用される保護回路を示す図。

Claims (4)

  1. 絶縁表面上に、液滴吐出法により導電性材料を吐出して導電層を形成する第１の工程を有し、
    前記導電層上に、ｎ型不純物元素を含む一導電型を有する半導体層ａを形成する第２の工程を有し、
    前記半導体層ａ上に、ｎ型不純物元素を含む一導電型を有する半導体層ｂを形成する第３の工程を有し、
    前記半導体層ｂのｎ型不純物元素の濃度は前記半導体層ａのｎ型不純物元素の濃度よりも低く、
    前記半導体層ｂ上にレジストを形成する第４の工程を有し、
    前記レジストをレーザ光で露光し、当該レーザ光で露光された領域を除去することにより、マスクを形成する第５の工程を有し、
    前記マスクを用いて前記導電層、前記半導体層ａ及び前記半導体層ｂをエッチングし、ソース電極層、ドレイン電極層、画素電極層、島状の半導体層ａ及び島状の半導体層ｂを形成する第６の工程を有し、
    前記島状の半導体層ｂ上に非晶質半導体層を形成する第７の工程を有し、
    前記非晶質半導体層上に結晶化を助長する金属元素を含む膜を形成し、加熱して結晶性半導体層を形成する第８の工程を有し、
    前記加熱により、前記非晶質半導体層は結晶化されるとともに、前記金属元素は前記島状の半導体層ａ及び前記島状の半導体層ｂにゲッタリングされ、
    フォトリソグラフィー法を用いたパターニング処理により、前記島状の半導体層ａ、前記島状の半導体層ｂ及び前記結晶性半導体層を、島状の半導体層２ａ、島状の半導体層２ｂ及び島状の結晶性半導体層にする第９の工程を有し、
    前記パターニング処理により、前記画素電極層上の前記島状の半導体層ａ及び前記島状の半導体層ｂは除去され、
    前記島状の半導体層２ａはソース領域又はドレイン領域となり、前記島状の半導体層２ｂはＬＤＤ領域となり、
    前記島状の結晶性半導体層上にゲート絶縁層を形成する第１０の工程を有し、
    前記ゲート絶縁層上に、導電性材料を吐出してゲート電極層を形成する第１１の工程を有し、
    前記ゲート電極層及び前記ゲート絶縁層上にパッシベーション膜を形成する第１２の工程を有し、
    前記パッシベーション膜上に絶縁層を形成する第１３の工程を有し、
    前記絶縁層、前記パッシベーション膜及び前記ゲート絶縁層に、前記ソース電極層または前記ドレイン電極層に達する第１の開口部、及び前記画素電極層に達する第２の開口部を形成する第１４の工程を有し、
    前記第１の開口部及び前記第２の開口部に、前記ソース電極層または前記ドレイン電極層と前記画素電極層を電気的に接続する配線層を形成する第１５の工程を有する、
    ことを特徴とする表示装置の作製方法。
  2. 請求項１において、前記第１の開口部及び前記第２の開口部を形成する工程は、
    前記絶縁層上にレジストを形成する工程を有し、
    前記レジストをレーザ光で露光し、当該レーザ光で露光された領域を除去することにより、マスクを形成する工程を有し、
    前記マスクを用いて前記絶縁層、前記パッシベーション膜及び前記ゲート絶縁層をエッチングすることにより、前記第１の開口部及び前記第２の開口部を形成する工程を有する、ことを特徴とする表示装置の作製方法。
  3. 請求項１又は２において、前記ゲート電極層は、液滴吐出法により、導電性材料を含む組成物を吐出して形成することを特徴とする表示装置の作製方法。
  4. 請求項１乃至３のいずれか一項において、前記絶縁層は、液滴吐出法により、絶縁性材料を含む組成物を吐出して形成することを特徴とする表示装置の作製方法。
JP2004241368A 2004-08-20 2004-08-20 表示装置の作製方法 Expired - Fee Related JP4906029B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004241368A JP4906029B2 (ja) 2004-08-20 2004-08-20 表示装置の作製方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004241368A JP4906029B2 (ja) 2004-08-20 2004-08-20 表示装置の作製方法

Publications (3)

Publication Number Publication Date
JP2006058676A JP2006058676A (ja) 2006-03-02
JP2006058676A5 JP2006058676A5 (ja) 2007-09-27
JP4906029B2 true JP4906029B2 (ja) 2012-03-28

Family

ID=36106175

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004241368A Expired - Fee Related JP4906029B2 (ja) 2004-08-20 2004-08-20 表示装置の作製方法

Country Status (1)

Country Link
JP (1) JP4906029B2 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8173519B2 (en) * 2006-03-03 2012-05-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5135699B2 (ja) * 2006-03-28 2013-02-06 セイコーエプソン株式会社 電気光学装置用基板の製造方法及び電気光学装置の製造方法
JP2007287732A (ja) * 2006-04-12 2007-11-01 Mitsubishi Electric Corp 薄膜トランジスタ、その製造方法、及び表示装置
KR101293566B1 (ko) 2007-01-11 2013-08-06 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
JP5213421B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 酸化物半導体薄膜トランジスタ
KR101406889B1 (ko) 2007-12-24 2014-06-13 삼성디스플레이 주식회사 박막트랜지스터 및 그의 제조 방법
WO2010017088A1 (en) * 2008-08-04 2010-02-11 The Trustees Of Princeton University Hybrid dielectric material for thin film transistors
WO2010029859A1 (en) 2008-09-12 2010-03-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8461582B2 (en) 2009-03-05 2013-06-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US20100224878A1 (en) 2009-03-05 2010-09-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101074809B1 (ko) * 2009-12-22 2011-10-19 삼성모바일디스플레이주식회사 유기 발광 표시 장치
KR101929190B1 (ko) 2010-03-05 2018-12-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5770236B2 (ja) * 2013-09-18 2015-08-26 株式会社ジャパンディスプレイ 表示装置
JPWO2018181522A1 (ja) * 2017-03-31 2020-02-13 株式会社ジャパンディスプレイ 電子機器及びその製造方法
JP6715312B2 (ja) * 2018-12-04 2020-07-01 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 表示装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6159389A (ja) * 1984-08-30 1986-03-26 株式会社東芝 アクテイブマトリツクス型表示装置用表示電極アレイの製造方法
JPH0654782B2 (ja) * 1985-02-08 1994-07-20 セイコー電子工業株式会社 薄膜トランジスタ装置の製造方法
JPS61183622A (ja) * 1985-02-08 1986-08-16 Seiko Instr & Electronics Ltd 薄膜トランジスタ装置とその製造方法
JPH0745836A (ja) * 1993-07-27 1995-02-14 Rohm Co Ltd 薄膜トランジスタおよびその製法
JP2003203926A (ja) * 2001-10-30 2003-07-18 Semiconductor Energy Lab Co Ltd 半導体装置
JP4126996B2 (ja) * 2002-03-13 2008-07-30 セイコーエプソン株式会社 デバイスの製造方法及びデバイス製造装置

Also Published As

Publication number Publication date
JP2006058676A (ja) 2006-03-02

Similar Documents

Publication Publication Date Title
JP4877873B2 (ja) 表示装置及びその作製方法
US7247529B2 (en) Method for manufacturing display device
KR101195167B1 (ko) 표시장치와 표시장치의 제작 방법 및 텔레비전 장치
JP5030406B2 (ja) 表示装置の作製方法
US8102005B2 (en) Wiring substrate, semiconductor device and manufacturing method thereof
US7691685B2 (en) Method for manufacturing semiconductor device
US7732818B2 (en) Display device, manufacturing method thereof, and television receiver
KR101192973B1 (ko) 패턴 형성 방법, 박막 트랜지스터, 표시 장치 및 그 제조 방법과, 텔레비전 장치
US8158517B2 (en) Method for manufacturing wiring substrate, thin film transistor, display device and television device
JP4536601B2 (ja) 半導体装置の作製方法
JP5110830B2 (ja) 半導体装置の作製方法
US7416977B2 (en) Method for manufacturing display device, liquid crystal television, and EL television
JP4969041B2 (ja) 表示装置の作製方法
JP5057652B2 (ja) 薄膜トランジスタの作製方法
JP4906029B2 (ja) 表示装置の作製方法
JP2005244204A (ja) 電子機器、半導体装置およびその作製方法
JP4754798B2 (ja) 表示装置の作製方法
JP2011187995A (ja) 半導体装置の作製方法
JP4700317B2 (ja) 表示装置の作製方法
JP4884675B2 (ja) 半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070810

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070810

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100916

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110105

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20120105

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20120106

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150120

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20150120

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees