KR101192973B1 - 패턴 형성 방법, 박막 트랜지스터, 표시 장치 및 그 제조 방법과, 텔레비전 장치 - Google Patents

패턴 형성 방법, 박막 트랜지스터, 표시 장치 및 그 제조 방법과, 텔레비전 장치 Download PDF

Info

Publication number
KR101192973B1
KR101192973B1 KR1020067021718A KR20067021718A KR101192973B1 KR 101192973 B1 KR101192973 B1 KR 101192973B1 KR 1020067021718 A KR1020067021718 A KR 1020067021718A KR 20067021718 A KR20067021718 A KR 20067021718A KR 101192973 B1 KR101192973 B1 KR 101192973B1
Authority
KR
South Korea
Prior art keywords
light
region
layer
electrode layer
forming
Prior art date
Application number
KR1020067021718A
Other languages
English (en)
Other versions
KR20070007146A (ko
Inventor
신지 마에카와
히로코 시로구치
겐 후지
Original Assignee
가부시키가이샤 한도오따이 에네루기 켄큐쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 한도오따이 에네루기 켄큐쇼 filed Critical 가부시키가이샤 한도오따이 에네루기 켄큐쇼
Publication of KR20070007146A publication Critical patent/KR20070007146A/ko
Application granted granted Critical
Publication of KR101192973B1 publication Critical patent/KR101192973B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78678—Polycrystalline or microcrystalline silicon transistor with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/10—Apparatus or processes specially adapted to the manufacture of electroluminescent light sources
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70691—Handling of masks or workpieces
    • G03F7/70791—Large workpieces, e.g. glass substrates for flat panel displays or solar panels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1292—Multistep manufacturing methods using liquid deposition, e.g. printing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66765—Lateral single gate single channel transistors with inverted structure, i.e. the channel layer is formed after the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78669—Amorphous silicon transistors with inverted-type structure, e.g. with bottom gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78663—Amorphous silicon transistors
    • H01L29/78666—Amorphous silicon transistors with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Abstract

본 발명에 따른 패턴 형성 방법은, 투광성 기판 위에 마스크를 형성하는 단계;투광성 기판 및 마스크 위에 광 흡수재를 포함하는 물질을 갖는 제 1 영역을 형성하는 단계; 물질 표면의 일부를 개질시키도록 광 흡수재에 의해 흡수가능한 파장을 갖는 광을 기판을 통해 물질에 조사함으로써 제 2 영역을 형성하는 단계; 및 패턴 형성 재료를 포함하는 화합물을 제 2 영역에 토출시킴으로써 패턴을 형성하는 단계를 포함한다.
Figure 112006075517397-pct00001
패턴 형성 방법, 소스 전극층, 게이트 전극층, 반도체층, 발광 소자

Description

패턴 형성 방법, 박막 트랜지스터, 표시 장치 및 그 제조 방법과, 텔레비전 장치{Method for forming pattern, thin film transistor, display device and method for manufacturing the same, and television device}
본 발명은 패턴 형성 방법, 박막 트랜지스터 및 그 제조 방법과, 표시 장치 및 그 제조 방법과, 그것을 이용한 텔레비전 장치에 관한 것이다.
박막 트랜지스터(이하 "TFT"로 참조됨) 및 박막 트랜지스터를 이용하는 전기 회로는 기판 위에 반도체, 절연 재료, 도전성 재료 등의 다양한 형태의 박막을 적층하고, 이어서 노광 기술로 소정 패턴을 적절하게 형성함으로써 제조된다. 노광 기술은, 포토마스크로 참조되는 투명의 편평면 위에 형성된 회로 등의 패턴을 비투광성 재료를 사용하여 광에 의해 목표 기판에 전사하는 기술을 의미하는데, 이 기술은 반도체 집적 회로 등의 제조 공정에 널리 사용되어 오고 있다.
통상적인 노광 기술을 사용하는 제조 공정에서는, 포토레지스트로 참조되는 감광성 유기 수지재료를 사용하여 형성된 마스크 패턴을 단지 처리하기 위해 노광, 현상, 베이킹, 필링 등을 포함하는 다단계 공정을 수행할 필요가 있다. 따라서, 노광 단계 숫자가 더욱 증가함에 따라서, 제조 비용은 불가피하게 더욱 증가된다. 전술한 문제점을 해결하기 위해서, 노광 단계 숫자를 감소시키려는 시도가 있어 왔 다(예를 들면, 참조 1: 일본국 특허 공개 번호 H11-251259).
그러나. 참조 1에 개시된 기술에서, TFT 제조 공정에서 수회에 걸쳐 수행되는 노광 단계 중 단지 일부만이 프린팅법에 의해 대치되고, 따라서 단계 횟수의 큰 감소는 가져오지 못했다. 또한, 노광 기술에서 마스크 패턴 전사용으로 사용되는 노광 장치는 동등한 투사 노광 또는 적은 투사 노광에 의해 수 마이크로미터에서 1 마이크론 정도의 패턴을 전사한다. 그 노광 장치는 1 미터 이상의 한 측부를 갖는 대규모 기판을 한 번에 노광시키는 것이 이론적으로 어렵다.
본 발명의 목적은 TFT에 의해 형성된 표시 장치, TFT를 사용하는 전기 회로 및 TFT를 사용하여 형성된 표시 장치의 제조 공정에서 노광 단계 횟수를 감소시키고, 제조 공정을 더욱 단순화시키는 것에 관한 것이다. 본 발명의 목적은 또한 1 미터 이상의 한 측부를 갖는 대규모 기판이 고수율의 저비용으로 제조될 수 있는 기술을 제공하는 것에 관한 것이다.
본 발명의 목적은 또한 이들 표시 장치를 구성하는 배선 패턴 등이 양호하게 제어되는 상태로 원하는 모양으로 형성될 수 있는 기술을 제공하는 것에 관한 것이다.
본 발명은 물체에 조사되는 광 파장을 흡수하는 광 흡수재를 부가(혼합)함으로써 물체 표면을 개질시키는 것에 과한 것이다. 그 물체는 투광성을 갖는 물질 위에 형성되고, 그 물체는 투광성을 갖는 물질을 통해 투광성을 갖는 물질 측으로부터 광으로 조사된다. 이때에, 개질되는 영역은 투광성 기판과 물질 사이에 마스크를 형성함으로써 정확하게 제어되어 비-조사 영역을 형성할 수 있다. 이어서, 패턴이, 패턴 형성 재료를 토출(도포 등을 포함)시킴으로써 개질된 표면에 패턴 형성 재료를 부착시키어 형성된다. 광의 사용으로 인한 처리 효율이 포함된 광 흡수재의 광 흡수와 에너지 발산 함수에 의해 강화된다.
본 발명에 따른 표시 장치는, 전자발광체(이하에서 "EL"로 참조됨)로 참조되는 발광을 하는 유기물 또는 유기물 및 무기물의 혼합물을 포함하는 매질이 전극 사이에 스위칭되는 발광 소자에 연결된 TFT와, 액정 재료를 갖는 액정 소자가 디스를래이 소자로 사용되는 액정 표시 장치를 포함하는 발광 표시 장치를 포함한다.
본 발명에 따른 패턴 형성 방법은, 투광성을 갖는 기판 위에 마스크를 형성하는 단계; 투광성 기판 및 마스크 위에 광 흡수재를 포함하는 물질을 갖는 제 1 영역을 형성하는 단계; 물질 표면의 일부를 개질시키도록 광 흡수재에 의해 흡수가능한 파장을 갖는 광을 기판을 통해 물질에 조사함으로써 제 2 영역을 형성하는 단계; 그리고 패턴 형성 재료를 포함하는 화합물을 제 2 영역에 토출시킴으로써 패턴을 형성하는 단계를 포함한다.
본 발명에 따른 패턴 형성 방법은, 투광성 기판 위에 마스크를 형성하는 단계; 투광성 기판 및 마스크 위에 광 흡수재를 포함하는 물질을 갖는 제 1 영역을 형성하는 단계; 물질 표면의 일부를 개질하도록 광 흡수재에 의해 흡수가능한 파장을 갖는 광을 투광성 기판을 통해 물질에 조사함으로써 제 2 영역을 형성하는 단계; 광 흡수재를 제거하는 단계; 그리고 패턴 형성 재료를 포함하는 화합물을 제 2 영역에 토출시킴으로써 패턴을 형성하는 단계를 포함한다.
본 발명에 따른 박막 트랜지스터 제조 방법은, 투광성을 갖는 기판 위에 제 1 도전층을 형성하는 단계; 기판과 제 1 도전층 위에 절연층을 형성하는 단계; 절연층 위에 광 흡수재를 포함하는 물질을 갖는 제 1 영역을 형성하는 단계; 물질 표면의 일부를 개질하도록 광 흡수재에 의해 흡수가능한 파장을 갖는 광을 투광성 기판을 통해 물질에 조사함으로써 제 2 영역을 형성하는 단계; 그리고 도전성 재료를 포함하는 화합물을 토출시킴으로써 제 2 영역상에 제 2 도전층을 형성하는 단계를 포함한다.
본 발명에 따른 박막 트랜지스터 제조 방법은, 투광성 기판 위에 제 1 도전층을 형성하는 단계; 투광성 기판과 제 1 도전층 위에 절연층을 형성하는 단계; 절연층 위에 광 흡수재를 포함하는 물질을 갖는 제 1 영역을 형성하는 단계; 물질 표면의 일부를 개질하도록 광 흡수재에 의해 흡수가능한 파장을 갖는 광을 투광성 기판을 통해 물질에 조사함으로써 제 2 영역을 형성하는 단계; 광 흡수재를 제거하는 단계; 그리고 도전성 재료를 포함하는 화합물을 제 2 영역에 토출시킴으로써 제 2 도전층을 형성하는 단계를 포함하다.
전술한 구조에 따르면, 표시 장치가, 게이트 전극층으로서 제 1 도전층을, 그리고 소스 전극층 및 드레인 전극층으로서 제 2 도전층을 형성함으로써 제조될 수 있다. 또한, 물질 표면이 개질되어 제 2 영역이 제 1 영역보다 화합물에 대해 보다 높은 습윤성을 갖는다.
본 발명에 따른 박막 트랜지스터는, 투광성을 갖는 기판 위에 제공된 제 1 도전층; 기판 및 제 1 도전층 위의 절연층; 절연층 위의 광 흡수재를 포함하는 물질; 물질 위의 선택적으로 존재하는 제 2 도전층; 그리고 물질과 제 2 도전층 위의 반도체층을 포함한다.
본 발명에 따른 박막 트랜지스터는, 투광성을 갖는 기판 위에 제공된 제 1 도전층; 투광성 기판 및 제 1 도전층 위의 절연층; 절연층 위의 광 흡수재와 플루오르화 탄소 사슬을 포함하는 물질; 물질 표면 위의 제 1 영역과 제 2 영역; 그리고 제 2 영역 위의 제 2 도전층을 포함하고, 제 1 영역이 제 2 영역보다 더 많은 플루오르화 탄소 사슬을 함유한다.
본 발명에 따른 표시 장치는, 투광성을 갖는 물질 위에 제공된 게이트 전극층; 투광성 기판과 게이트 전극층 위의 절연층; 절연층 위의 광 흡수재를 포함하는 물질; 물질 위의 선택적인 소스 전극층 및 드레인 전극층; 그리고 물질, 소스 전극층 및 드레인 전극층 위의 반도체층을 포함한다.
본 발명에 따른 표시 장치는, 투광성을 갖는 물질 위에 제공된 게이트 전극층; 투광성 기판과 게이트 전극층 위의 절연층; 절연층 위의 광 흡수재 및 플루오르화 탄소 사슬을 포함하는 물질; 물질 표면 위의 제 1 영역과 제 2 영역; 그리고 제 2 영역 위의 소스 전극층 및 드레인 전극층을 포함하고, 제 1 영역이 제 2 영역 보다 더 많은 플루오르화 탄소 사슬을 함유한다.
본 발명에 따른 텔레비전 장치는, 투광성을 갖는 물질 위에 제공된 게이트 전극층; 튜광 물질과 게이트 전극층 위의 절연층; 절연층 위의 광 흡수재를 포함하는 물질; 물질 표면 위의 선택적인 소스 전극층 및 드레인 전극층; 그리고 물질, 소스 전극층 및 드레인 전극층 위의 반도체층을 포함한다.
본 발명에 따른 텔레비전 장치는, 투광성을 갖는 물질 위에 제공된 게이트 전극층; 투광성 기판과 게이트 전극층 위의 절연층; 절연층 위의 광 흡수재와 플루오르화 탄소 사슬을 포함하는 물질; 물질 표면 위의 제 1 영역과 제 2 영역; 그리고 제 2 영역 위에 소스 전극층 및 드레인 전극층을 갖는 표시 장치를 포함하는 표시 화면을 포함하고, 제 1 영역이 제 2 영역 보다 더 많은 플루오르화 탄소 사슬을 갖는다.
전술된 구조는 광 흡수재가, 광 흡수재를 포함하는 물질이 액체 상태이고 광 흡수재가 용해된 광 흡수재를 포함하는 물질과 혼합된 상태이거나, 광 흡수재를 포함하는 물질이 액체 상태이고 광 흡수재가 광 흡수재를 포함하는 물질에 분산되어 있는 상태이다. 색소 또는 광촉매 물질이 광 흡수재로 사용될 수 있고, 광 흡수재를 포함하는 물질이 형성되어 플루오린을 갖는 플루오르화 탄소 사슬이 포함될 수 있다.
본 발명에 따르면, 원하는 패턴이 양호한 제어성으로 형성될 수 있고, 재료 손실과 비용이 감소될 수 있다. 따라서, 고성능 및 고신뢰도의 표시 장치가 양호한 수율로 제조될 수 있다.
도 1a 내지 도 1f는 본 발명의 일부 양상을 도시하는 도면.
도 2a 내지 도 2c는 본 발명의 일부 양상을 도시하는 도면.
도 3a 내지 도 3c는 본 발명의 일부 양상에 따른 표시 장치를 제조하는 방법을 기술하는 도면.
도 4a 내지 도 4c는 본 발명의 일부 양상에 따른 표시 장치 제조 방법을 기술하는 도면.
도 5a 내지 도 5c는 본 발명에 따른 일부 양상에 따른 표시 장치 제조 방법을 기술하는 도면.
도 6a 내지 도 6c는 본 발명에 따른 일부 양상에 따른 표시 장치 제조 방법을 기술하는 도면.
도 7 내지 도 7c는 본 발명에 따른 일부 양상에 따른 표시 장치 제조 방법을 기술하는 도면.
도 8a 내지 도 8c는 본 발명에 따른 일부 양상에 따른 표시 장치 제조 방법을 기술하는 도면.
도 9a 및 도 9b는 본 발명에 따른 일부 양상에 따른 표시 장치 제조 방법을 기술하는 도면.
도 10a 내지 도 10c는 본 발명에 따른 일부 양상에 따른 표시 장치 제조 방법을 기술하는 도면.
도 11a 및 도 11b는 본 발명에 따른 일부 양상에 따른 표시 장치 제조 방법을 기술하는 도면.
도 12a 내지 도 12c는 본 발명에 따른 일부 양상에 따른 표시 장치 단부도.
도 13은 본 발명에 따른 일부 양상에 따른 액정 디스플레이 모듈의 구조예를 기술하는 단부도.
도 14a 내지 도 14c는 본 발명에 따른 일부 양상에 따른 표시 장치에 대한 평면도.
도 15a 및 도 15b는 본 발명에 따른 일부 양상에 따른 표시 장치에 대한 평면도.
도 16은 본 발명에 따른 일부 양상에 따른 표시 장치 제조 방법을 기술하는 도면.
도 17a 내지 도 17f는 본 발명에 따른 일부 양상에 따른 EL 디스플레이 패널에 적용가능한 픽셀 구조를 도시하는 회로도.
도 18a 및 도 18b는 본 발명에 따른 일부 양상에 따른 디스플레이 패널을 기술하는 평면도.
도 19는 본 발명에 따른 일부 양상에 따른 EL 디스플레이 모듈의 구조예를 도시하는 단부도.
도 20a 및 도 20b는 본 발명에 따른 일부 양상이 적용되는 전기 장치를 도시하는 도면.
도 21a 내지 도 21d는 본 발명에 따른 일부 양상이 적용되는 전기 장치를 도시하는 도면.
도 22는 본 발명에 따른 일부 양상에 따른 EL 디스플레이 모듈의 구조예를 도시하는 단부도.
도 23은 도 24에 기술된 EL 디스플레이 패널의 등가 회로도.
도 24는 본 발명에 따른 일부 양상에 따른 EL 디스플레이 패널을 기술하는 평면도.
도 25는 본 발명에 따른 일부 양상에 따른 EL 디스플레이 패널에서 스캐닝 라인 구동기 회로가 TFT로 형성되는 경우에 회로 구조를 도시하는 도면.
도 26은 본 발명에 따른 일부 양상에 따른 EL 디스플레이 패널에서 스캐닝 라인 구동기 회로가 TFT로 형성되는 경우에 회로 구조(시프트 레지스터 회로)를 도시하는 도면.
도 27은 본 발명에 따른 일부 양상에 따른 EL 디스플레이 패널에서 스캐닝 라인 구동기 회로가 TFT로 형성되는 경우에 회로 구조(버퍼 회로)를 도시하는 도면.
도 28은 본 발명에 따른 일부 양상에 적용가능한 액적 토출 장치의 구조를 도시하는 도면.
도 29은 본 발명에 따른 일부 양상에 적용가능한 액적 토출 분사법을 도시하는 도면.
도 30a 내지 도 30d는 각각 본 발명에 적용가능한 발광 소자의 구조를 도시하는 도면.
*도면의 주요부분에 대한 부호의 설명*
20: 카운터 기판 30: TFT 기판
32: 실런트 33: 액정
34: 배리어층 35: 마커
40: 제어 장치 42: 영상 테이킹 수단
43: 헤드 45: 마커
50: 기판 51: 낮은 습윤성을 갖는 화합물
53: 광 흡수재 54: 토출 장치
55: 액적 56: 광원
57a: 높은 습윤 영역 57b: 높은 습윤 영역
58: 낮은 습윤 영역 59: 광
61: 낮은 습윤성을 갖는 화합물 63: 광 흡수재
64: 토출 장치 65: 액적
66: 광 67a: 높은 습윤 영역
67b: 높은 습윤 영역 68: 낮은 습윤 영역
70: 마스크 71: 낮은 습윤 영역
72a: 높은 습윤 영역 72b: 높은 습윤 영역
73: 액적 토출 장치 74: 액적
75a: 패턴 75b: 패턴
100: 기판 101a: 낮은 습윤성을 갖는 화합물
101b: 낮은 습윤성을 갖는 화합물 103: 게이트 전극층
104: 게이트 전극층 106: 게이트 절연층
107: 반도체층 108: 반도체층
111: 소스/드레인 전극층 112: 소스/드레인 전극층
113: 소스/드레인 전극층 114: 소스/드레인 전극층
117: 제 1 전극층 121: 절연층
122: 전자발광층 123: 제 2 전극층
145: 관통-홀 150: 낮은 습윤 영역
151a: 높은 습윤 영역 151b: 높은 습윤 영역
152: 낮은 습윤 영역 153a: 높은 습윤 영역
153b: 높은 습윤 영역 160: 연결 배선층
161: 연결 배선층 162: 연결 배선층
163: 연결 배선층 170a: 광원
170b: 광원 171a: 광
171b: 광 180a: 액적 토출 장치
180b: 액적 토출 장치 300: 기판
301: 높은 습윤 영역 302a: 낮은 습윤 영역
302b: 낮은 습윤 영역 303: 게이트 전극층
305: 게이트 절연층 306: 반도체층
307: n형 반도체층 308: 소스/드레인 전극층
311: 픽셀 전극 312: 절연층
320: 액정층 321: 절연층
322: 컬러링층 323: 도전층
324: 카운터 기판 325: 편광판
330: 소스/드레인 전극층 345: 관통-홀
350: 낮은 습윤성을 갖는 화합물 370: 광원
371: 광 381: 액적 토출 장치
401: TFT 402: 커패시터 소자
403: TFT 404: TFT
405: 발광 소자 406: TFT
410: 커패시터 소자 411: 전력 공급라인
412: 전력 공급라인 413: 전력 공급라인
414: 스캐닝 라인 415: 전력 공급라인
416: 스캐닝 라인 441: TFT
442: 커패시터 소자 443: TFT
444: 발광 소자 445: TFT
450: 신호 라인 451: 전력 공급라인
452: 전력 공급라인 453: 스캐닝 라인
454: 스캐닝 라인 460: 기판
461: 박막 트랜지스터 462: 소스/드레인 전극층
463: 제 1 전극층 464: 전자발광층
465: 제 2 전극층 470: 기판
471: 박막 트랜지스터 472: 제 1 전극층
473: 전자발광층 474: 제 2 전극층
477: 소스/드레인 전극층 478: 절연층
480: 기판 481: 박막 트랜지스터
484: 제 1 전극층 485:전자발광층
486: 제 2 전극층 487: 소스/드레인 전극층
490: 광 흡수재를 포함하는 물질 491: 낮은 습윤 영역
492a: 높은 습윤 영역 492b: 높은 습윤 영역
493: 게이트 전극층 494: 반도체층
495: n형 반도체층 496: 채널 보호층
497: 게이트 절연층 498: 절연층
500: 블록 501: TFT
502: TFT 503: 발광 소자
504: 커패시터 소자 505: 소스/드레인 배선층
554: 공통 보호 라인들 555: 공통 보호 라인들
561: 보호 다이오드 562: 보호 다이오드
601: TFT 901: 버퍼 회로
902: 픽셀 1400: 기판
1403: 액적 토출 수단 1404: 영상 테이킹 수단
1405: 헤드 1407: 제어 수단
1408: 저장 매체 1409: 영상 처리 수단
1410: 컴퓨터 1411: 마커
1412: 헤드 2001: 새시
2002: 디스플레이 패널 2003:주 스크린
2004: 모뎀 2005: 수신기
2006: 원격 제어 장치 2007: 디스플레이부
2008: 서브-스크린 2009: 스피커부
2010: 새시 2011: 디스플레이부
2012: 키보드부 2013: 스피커부
2101: 주 몸체 2102: 새시
2103: 디스플레이부 2104: 키보드
2105: 외부 접속 포트 2106: 포인팅 마우스
2201: 주 몸체 2202: 새시
2203: 디스플레이부 A 2204: 디스플레이부 B
2205: 기록매체(DVD와 같은) 판독부 2206: 동작 키들
2207: 스피커부 2301: 주 몸체
2302: 오디오 출력부 2303: 오디오 입력부
2304: 디스플레이부 2305: 동작 스위치들
2306: 안테나 2401: 주 몸체
2402:디스플레이부 2403: 새시
2404: 외부 접속 포트 2405:원격 제어 수신부
2406: 수신부 2407: 배터리
2408: 오디오 입력부 2409: 아이피스부
2410: 동작 키들 2600: TFT 기판
2601: 카운터 기판 2602: 실런트
2603: 픽셀부 2604: 액정층
2605: 컬러링층 2606: 편광판
2607: 편광판 2608: 구동기 회로
2609: 가요성 배선 기판 2610: 냉음극관
2611: 편향판 2612: 회로 기판
2613: 광학막 2700: 기판
2701: 픽셀부 2702: 픽셀
2703: 스캐닝 라인 입력 단자 2704: 신호 라인 입력 단자
2750: FPC 2751: 구동기 IC
2800: TFT 기판 2801: 보호 회로부
2802: TFT 2803: TFT
2804: 발광 소자 2805: 발광 소자
2806a: 스페이서 2806b: 스페이서
2807a: 컬러링층 2807b: 컬러링층
2807c: 컬러링층 2809: 구동 회로
2810: 배선 기판 2812: 열 싱크
2813: 열 파이프 2820: 밀봉 기판
3000: 소자 기판 3301: 픽셀부
3302: 픽셀 3303: 실런트
3304a: 건조부 3304b: 건조부
3305: 건조부 3306a: 게이트 배선층
3306b: 게이트 배선층 3307: 필러
3308: 소스 배선층 3310: 실링 기판
3350: FPC 3351: 구동기 IC
3601: 반사방지막 3602: 편광판
3603: 지연막 3604: 지연막
3605: 절연막 3700: 기판
3701: 픽셀부 3702: 스캐닝 라인 구동기 회로
3704: 신호 라인 입력 단자 4700: 기판
4701: 픽셀부 4702: 스캐닝 라인 구동기 회로
4704: 신호 라인 구동기 회로
본 발명의 실시예 모드가 이하에서 첨부된 도면을 참조하여 상세히 기술된 것이다. 그러나, 본 발명은 다음의 기술에 한정되지 않고, 그러한 변화 및 변형이 본 발명의 내용과 범위를 이탈하지 않는 한 다양한 변화 및 변형이 당업자에게 명백하다는 것을 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은 이하에 기술되는 실시예 모드에 기술된 것에 제한되는 것으로 해석되어서는 안된다. 이하에 기술 되는 본 발명의 구조에서, 동일한 참조 번호는 상이한 도면에서 동일한 부품 또는 동일한 기능을 갖는 부품들을 나타내는 것이므로, 그에 대한 설명은 반복하지 않는다.
<실시예 모드 1>
본 발명에 따른 실시예 모드가 도 1a 내지 도 1f를 참조하여 기술될 것이다. 도 1a 내지 도 1f에는 두 예가 도시되었다. 그 중 하나는 도 1a 내지 도 1c, 도 1f에, 그리고, 다른 하나는 도 1a, 도 1d, 도 1e, 도 1f에 도시되었다.
본 발명의 한 특징은, 배선층, 전극 형성을 위한 도전층 또는 소정 패턴 형성을 위한 마스크층과 같은 디스플레이 패널 제조에 요구되는 적어도 하나 이상의 패턴이 표시 장치 제조를 위해 하나의 패턴을 선택적으로 형성할 수 있는 방법에 의해 형성되는데 있다. 도전층, 절연층 등이 형성되고, 특수한 목적으로 혼합된 화합물 액적을 선택적으로 토출(도포)하여 소정 패턴이 형성되는 액적 토출(도포)법이(또한 그것의 모드에 따라서 잉크-젯법으로 참조됨), 한 패턴을 선택적으로 형성할 수 있는 방법으로서 사용된다. 또한, 패턴을 전사 또는 드로잉할 수 있는 방법, 예를 들면, 다향한 프린팅법(스크린(미메오그래프) 프린팅법, 옵셋(리소프래피) 프린팅, 릴리프 프린팅 또는 그래뷰(구리판 프린팅) 등과 같은 패턴 형성법)이 또한 사용될 수 있다.
이 실시예 모드에서, 액적으로서 유체 패턴 형성 재료를 포함하는 화합물 토출(도포) 방법에 의해 한 패턴을 형성하는 방법이 사용된다. 패턴 형성 재료를 포함하는 화합물로 이루어진 액적을 패턴 형성 영역에 토출하고, 고정시키기 위해 베 이킹, 드라잉 등을 수행하는 것에 의해 패턴이 형성된다. 본 발명에 따르면, 패턴 형성 영역에 예비 처리가 수행된다.
패턴 형성에 사용된 액적 토출 장치의 한 모드가 도 28에 도시되었다. 액적 토출 수단(1403)의 헤드(1405,1412) 각각이 제어 수단(1407)에 연결되고, 컴퓨터(1410)에 의해 제어되어서, 미리 프로그램된 패턴이 배열될 수 있다. 배열 위치는 예를 들면, 기판(1400) 위에 형성된 마커(1411)에 기초하여 결정될 수 있다. 또한, 기준 점이 기판(1400)의 엣지에 근거하여 고정될 수 있다. 기준 점은 영상 수단(1404)에 의해 탐지되어 영상 프로세싱 수단(1409)에서 디지털 신호로 변환될 수 있다. 이어서, 그 디지털 신호는 컴퓨터(1410)에 의해 인식되고, 제어 신호가 발생되어 제어 수단(1407)으로 전달된다. 영상 수단(1404)으로서, 전하-접속 장치(CCD) 또는 컴플리멘터리 산화 금속 트랜지스터(CMOS) 등이 사용될 수 있다. 자연적으로, 기판(1400) 상에 형성되는 패턴에 관한 정보는 저장 매체(1408)에 저장되어, 액적 토출 수단(1403)의 각 헤드(1405,1412)가 개별적으로 제어될 수 있다. 각 헤드(1405,1412)에는 파이프를 통해 재료 공급 소스(1413, 1414)로부터 토출되는 재료가 공급된다.
헤드(1405)는 유체로 충진된 공간을 갖는 내부 구조체와 점선(1406)으로 표시된 토출 개구인 노즐을 갖는다. 도시되지는 않았지만, 헤드(1412)는 헤드(1405)와 유사한 내부 구조체를 갖는다. 헤드(1405, 1412)의 크기는 서로 각각 상이하고, 상이한 재료가 동시에 상이한 폭을 갖도록 토출될 수 있다. 도전성 재료, 유기 재료, 무기 재료들이 하나의 헤드에서 토출되어 배열될 수 있다. 액적이 층간 절연막과 같은 큰 영역에 걸쳐 배열되는 경우에, 한 가지 재료가 동시에 다수의 노즐에서 토출되어 작업량을 개선시키고, 따라서 배열이 수행될 수 있다. 큰 크기의 기판이 사용되는 경우에, 헤드(1405,1412)는 자유롭게 화살표로 표시된 방향으로 기판 위를 스캔할 수 있고, 배열되는 영역이 자유롭게 세팅될 수 있다. 따라서, 동일한 다수 패턴이 한 기판 위에 배열될 수 있다.
액적 토출법을 사용하는 도전층 등의 패턴 형성법에서, 패턴은 다음과 같이 형성된다. 특수한 형상으로 처리된 패턴 형성 재료가 토출, 웰딩에 의해 웰드 또는 접합되어, 패턴 형성 재료를 경화시키기 위해 베이킹이 수행된다. 따라서, 스퍼터링법 등에 의해 형성된 한 패턴은 종종 컬럼 구조체를 띠고, 그 패턴은 종종 수많은 결정립 경계를 갖는 다결정 상태를 보여 준다.
본 발명에 따르면, 도 1a 내지 도 1f에 도시된 바와 같이, 광의 사용에 의한 조사 처리가 패턴 형성 영역과, 표면을 선택적으로 개질하기 위한 처리를 수행하기 위해 예비처리로서 그곳에 인접한 영역에서 수행된다. 패턴 형성 재료를 포함하는 화합물이 이어서 패턴을 형성하기 위해 개질된 표면에 부착된다.
개질 처리에 사용된 광은 제한은 없지만, 적외선, 가시광선, 자외선 또는 그들의 조합을 포함한다. 예를 들면, 자외선 램프, 흑광 램프, 할로겐 램프, 할로겐 금속 램프, 크세논 아크 램프, 탄소 아크 램프, 고압 나트륨 램프, 또는 고압 수은 램프에서 발광된 광이 사용될 수 있다. 그 램프 광원은 요구되는 시간동안 활성화되거나 한 번 이상 활성화될 수 있다.
또한 레이저 광이 사용될 수 있고, 레이저 진동기로서 자외선, 가시광선, 적 외선을 진동시킬 수 있는 레이저 진동기가 사용될 수 있다. 레이저 진동기로서, KrF, ArF, XeCl 또는 Xe 등의 엑시머 레이저 진동기; He, He-Cd, Ar, He-Ne 또는 HF 등의 가스 진동기; Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm 등으로 도핑된 YAG, GdVO4, YVO4, YLF 또는 YAlO3 과 같은 결정을 사용하는 고상 레이저 진동기; GaN, GaAs, GaAlAs, InGaAsP 등의 반도체 진동기 등이 사용될 수 있다. 고상 레이저 진동기로서, 기본 파장의 제 1 하이러 하모닉부터 제 3 하이어 하모닉까지 적용하는 것이 바람직하다. 셔터를 포함하는 광학 시스템, 거울 또는 반거울과 같은 반사기, 원통 렌즈 또는 볼록 렌즈가 레이저 진동기로부터 발산된 레이저 광의 모양 또는 코스를 제어하기 위해 사용될 수 있다.
기판이 선택적인 광 조사를 위해 이동되거나, 또는 광이 조사를 위해 x-y 방향으로 이동될 수 있다. 이 경우에, 폴리곤 거울 또는 갈바노 거울이 양호하게 광학 시스템에 사용될 수 있다.
이 실시예 모드에서, 조사 영역이 광으로 조사되어 그 영역의 습윤성을 변형 또는 변화시킨다. 따라서, 패턴 형성 영역과 패턴 형성 재료에 대해 상이한 습윤성을 갖는 그곳에 인접한 영역이 형성된다. 패턴 형성 재료에 대한 그 영역들의 습윤성은, 패턴 형성 영역과 패턴이 형성되지 않는 그곳에 인접한 영역(비-패턴 형성 영역) 사이의 차이와 같은 상대적 차이를 갖는다. 상이한 습윤서을 갖는 영역들은 패턴 형성 재료를 포함하는 화합물에 대해 상이한 접촉각을 갖는다. 패턴 형성 재료를 포함하는 화합물에 대한 큰 접촉각을 갖는 한 영역은 낮은 습윤성을 갖는 영역(이하, "낮은 습윤 영역" 이라 함)이고, 패턴 형성 재료를 포함하는 화합물에 대 한 작은 접촉각을 갖는 한 영역은 높은 습윤성을 갖는 영역(이하, "높은 습윤 영역" 이라 함)이다. 이것은 접촉각이 클 때에, 유동성을 갖는 유체 화합물이 확산되지 않고, 영역의 표면에 의해 반발되기 때문이며, 따라서, 표면은 습윤되지 않게 되며, 그리고, 접촉각이 작을 때에는, 유동성을 갖는 화합물이 표면에 확산되고, 표면이 습윤되게 된다. 따람서, 상이한 습윤성을 갖는 영역은 상이한 표면 에너지를 갖는다. 낮은 습윤 영역의 표면은 낮은 표면 에너지를 갖고, 높은 습윤 영역의 표면은 높은 표면 에너지를 갖는다. 본 발명에서는, 상이한 습윤성을 갖는 영역 사이의 접촉각의 차이는 30°이상, 양호하게는, 40°이상이다.
이 실시예 모드에서, 광의 이용에 의한 조사 처리가 수행되어 상이한 습윤성을 갖는 영역이 형성된다. 패턴 형성 영역과 그곳에 인접한 영역위에 물질이 형성되고, 선택적으로 습윤성을 강화하기 위한 처리와 습윤성을 선택적으로 감소시키기 위한 처리가 광을 사용하여 수행된다. 이 실시예 모드에서, 낮은 습윤성을 갖는 물질이 패턴 형성 영역과 그곳에 인접한 영역위에 형성되고, 낮은 습윤성을 갖는 물질을 분해할 수 있는 광이 조사되어 처리 영역에서 낮은 습윤성을 갖는 물질을 분해 제거한다. 따라서, 처리 영역의 습윤성이 강화되고, 높은 습윤 영역이 형성된다. 결과적으로, 높은 습윤 영역에 함유된 낮은 습윤 물질의 농도(예를 들면, 농도, 습윤성을 감소시키는 효과를 갖는 플루오르화 탄소 숫자 또는 양)가 낮은 습윤 영역의 농도보다 낮아진다. 낮은 습윤성을 갖는 물질은 습윤성을 감소시키는 효과를 갖는 재료를 포함하는 물질일 수 있다. 습윤성을 감소시키는 재료는 광 조사 처리에 의해 분해되고 파괴되어 습윤성 감소 효과를 중화시킨다.
본 발명에 따르면, 물체가 물체에 구비된 물질(기판)을 통한 광으로 조사되어, 후방을 광에 노출시킴으로써 양호한 제어성을 갖는 상이한 습윤성을 갖는 영역을 정확하게 형성한다. 이 실시예 모드에서, 마스크가 투광 특성을 갖는 기판 위에 미리 형성되고, 낮은 습윤성을 갖는 기판이 그곳 위에 형성된다. 마스크 영역 외의 낮은 습윤성을 갖는 기판의 습윤성을 감소시키는 재료는 투광성을 갖는 기판 측부로부터의 광 조사에 의해 분해된다. 마스크 위에 형성된 낮은 습윤성을 갖는 기판은 광으로 조사되지 않고, 따라서, 낮은 습윤성을 갖는 영역들이 양호한 제어성으로 형성된다. 광은 낮은 습윤성을 갖는 기판에 의해 흡수되는 파장을 가질 것이 요구된다. 그러나, 자외선과 같은 큰 에너지를 갖는 200 nm 이하의 파장을 갖는 광이 물질에 따라 요구되고, 따라서, 선택의 범위는 좁아진다. 더욱이, 투광성을 갖는 기판에 의해 흡수되는 파장의 경우에는, 광이 투광성을 갖는 기판에서 흡수되고, 물체는 광에 조사되지 않으며, 따라서, 표면은 개질될 수 없다. 또한, 충분한 처리를 수행하도록 여러 차례 조사를 수행할 것이 또한 요구되고, 따라서, 장치 및 공정에 필요한 비용 또는 시간이 증가되어 제조 효율이 감소된다.
따라서, 본 발명에서는, 광의 파장 영역에서 흡수 영역을 갖는 광 흡수재가 물체에 혼합되어 광 조사 처리 효율을 개선시킨다. 광의 파장 영역에서 흡수 영역을 갖는 광 흡수재는 조사된 광을 흡수하고, 열 등의 에너지를 주위 영역으로 발산(방사) 한다. 발산된 에너지는 주위 물질과 반응한다. 그 결과, 물질 특성이 변화하고 변형된다. 본 발명에 따르면, 광 선택의 범위가 넓어지는데, 광-흡수재가 광의 파장에 따라서 선택될 수 있기 때문이다. 따라서, 물체 형성을 위한 물질에 의해 흡수되지 않는 영역을 갖는 파장이 선택될 수 있고, 양호한 제어성을 갖는 표면 조사 처리를 수행하기 위한 광 조사가 수행될 수 있다. 또한, 광 자체가 낮은 에너지를 갖는 경우에도 처리가 충분히 수행될 수 있는데, 광의 조사 효율성이 강화될 수 있기 때문이다. 따라서, 장치 또는 공정이 단순화되고, 비용 또는 시간이 감소되는데, 이것은 생산성의 강화로 이어진다.
이 실시예 모드에서는, 양호한 제어성을 갖는 배선 패턴을 형성하는 한 예가 도시될 것이다. 먼저, 마스크(70)가 투광성을 갖는 기판(50) 위에 형성된다(도 1a). 마스크(70)가 광을 차단하는 마스크로 작용하도록 제조되기 때문에, 광을 전혀 투과시키지 않는 재료가 사용될 것이 요구된다. 이 실시예 모드에서, 절연 재료가 마스크(70)용으로 사용되고, 도전성 재료가 마스크(70) 위에 형성되는 패턴(75a 75b)용으로 사용된다. 이 경우에, 마스크(70)는 패턴(75a, 75b)을 포함하는 배선을 전기적으로 절연시키는 절연체로 작용한다. 마스크(70), 패턴(75a, 75b)용으로 도전성 재료를 사용하는 경우에는, 절연층이 마스크(70), 패턴(75a, 75b) 사이에 형성된다면, 절연층은 본 발명에 따라서 예비처리되고, 배선은 적층 구조를 갖도록 형성될 수 있다.
이 실시예 모드에서, 광 흡수재(53 또는 63)가 낮은 습윤성을 갖는 물질(52) 위에 부가된다. 낮은 습윤성을 갖는 물질과 광-흡수재의 화합물이 액상의 용매들에 혼합되는데, 그 화합물이 액적 토출법으로 선택적으로 토출되어 형성되기 때문이다. 그러나, 형성 방법은 이 실시예 모드에 제한되지 않는데, 물질이 형성 영역 및 그것에 인접한 영역에 부착될 수 있기 때문이다. 예를 들면, 화합물은, 딥 코팅법, 스핀 코팅법, 이온 플래이팅 코팅법, 이온 비임 코팅법, CVD법, 스퍼터링법, RF 마크네트론 스퍼터링법, 플라즈마 써멀 스프래잉법, 플라즈마 스프래잉법과 같은 졸-겔 법에 의해 형성될 수 있다. 딥 코팅법 또는 스핀 코팅법과 같은 도포법에 의해 형성될 때에, 그리고, 용매가 제거되어야 하는 경우에, 베이킹 또는 건조가 수행될 수 있다. 액적 토출법과 같이 형성 영역 및 그 인접 영역위에 직접 패턴을 형성하는 방법이 사용되는 경우에, 재료 사용성이 강화되기 때문에 비용이 절감될 수 있다.
염료와 같은 낮은 습윤성을 갖는 물질(52)에 용해되는 물질이 광 흡수재로 사용되는 경우에, 낮은 습윤성을 갖는 물질(52)에 부가된 광 투광성 재료는 낮은 습윤성을 갖는 물질(52)에서 용해되어 낮은 습윤성을 갖는 액상 화합물로 되고, 토출 장치(54)로부터 액적(55)으로서 기판(50)위에 토출되어 도 1b에 도시된 바와 같은 낮은 습윤성을 갖는 화합물(51)을 형성한다.
낮은 습윤성을 갖는 화합물(51)은 광원(56)으로부터의 광(59)으로 기판(50)을 통해 조사된다(도 1c 참조). 낮은 습윤성을 갖는 화합물(51)에 포함된 광 흡수재는 광의 파장에서 흡수 영역을 갖는다. 따라서, 광 흡수재는 조사된 광을 흡수하고, 열과 같은 에너지를 발산한다. 낮은 습윤성을 갖는 화합물은 방사된 에너지에 의해 분해 및 파괴되어 처리 영역에서 습윤성을 강화시킨다. 마스크(70) 위의 낮은 습윤성을 갖는 화합물의 표면은 처리되지 않는데, 마스크(70)의 형성 영역이 마스크(70)에 의해 차단되기 때문이다. 따라서, 높은 습윤성을 갖는 영역인 높은 습윤 영역(57a, 57b)이 형성되고, 한 영역과 그곳에 인접한 영역은 상이한 습윤성을 갖 는다. 따라서, 처리되지 않은 영역은 비교적 낮은 습윤성을 갖고 낮은 습윤 영역(58)이 된다.
상이한 습윤성을 갖는 영역의 형성후에, 낮은 습윤성을 갖는 화합물에 포함된 광 흡수재는 알코올 또는 물을 사용하여 세정되어 제거된다. 이 경우에, 단지 광 흡수재만이 제거된다. 따라서, 높은 선택비를 갖는 용매는 낮은 습윤성을 갖는 물질(52)을 용해하지 않도록 사용되어야 한다. 이 실시예 모드에서, 세정은, 낮은 습윤 영역(71), 높은 습윤 영역(72a, 72b)을 형성하도록 광 흡수재를 제거하기 위해 광 흡수재(53)를 용해하는 용매로 수행된다(도 1f 참조).
도 1b는 광 흡수재가 낮은 습윤성을 갖는 물질(52)에서 용해되는 경우를 도시하고, 도 1d 내지 도 1e는 광 흡수재가 염료와 같은 불용성인 경우를 도시하고 있다. 광 흡수재(63)는 입자로서 낮은 습윤성을 갖는 물질(52)에 포함되는데, 광 흡수재(63)가 낮은 습윤성을 갖는 물질(52)에서 불용성이기 때문이다. 광 흡수재가 입자로서 분산되어 포함된 화합물이 액적(65)으로서 기판(50)위에 토출 장치(64)로부터 토출되어 낮은 습윤성을 갖는 화합물(61)을 형성한다. 이 경우에, 처리 영역보다 작은 입자가 사용되어야 한다. 이것은 처리 영역의 최소값이 입자 크기에 의해 결정되기 때문인데, 입자로부터 발산된 에너지가 주위 물질에 영향을 미친다는 사실에 근거한다.
광(69)이 기판(50)을 통해 광원(66)으로부터 조사되어 낮은 습윤 영역(68), 높은 습윤 영역(67a 67b)을 형성한다(도 1e 참조). 비슷하게, 광 흡수재(63)가 광 흡수재(63)를 제거하기 위해 광 흡수재(63)를 용해시키는 용매로 세정되어 낮은 습 윤 영역(71), 높은 습윤 영역(72a, 72b)을 형성한다(도 1f 참조).
그 후에, 패턴 형성 재료를 포함하는 액적(74)이 액적 토출 장치(73)의 노즐로부터 형성 영역들인 낮은 습윤 영역(72a, 72b)으로 토출된다. 토출된 액적(74)은 낮은 습윤 형성 영역(71)에의 부착 없이 높은 습윤 형성 영역(72a, 72b)에 형성된다. 패턴 형성 재료가, 액적이 토출되는 노즐의 토출 개구 크기와 토출 개구의 스캔 능력에 따라서 정확하게 토출될 수 없는 경우에라도, 액적은 형성 영역에 단지 부착되어 형성 영역상에 습윤성 강화 처리를 수행함으로써 소정 패턴(75a, 75b)을 형성한다. 이것은 형성 영역과 그곳에 인접한 영역이 상이한 습윤성을 갖기 때문이고, 따라서, 액적은 낮은 습윤 영역에서 반발되어 높은 습윤성을 갖는 형성 영역에 잔류한다. 환언하면, 액적은 낮은 습윤 영역에 의해 반발되고, 따라서, 높은 습윤 영역과 낮은 습윤 영역 사이의 경계는 격벽(뱅크)으로서 기능한다. 따라서, 유동성을 갖는 패턴 형성 영역을 포함하는 화합물이라도 높은 습윤 영역에 잔류할 수 있고, 따라서, 패턴이 소정 모양을 갖도록 형성될 수 있다.
본 발명에 따르면, 예를 들면, 전자층 등과 같은 미세 패턴이 형성되는 경우에, 액적은 액적의 토출 개구가 좀 큰 경우에라도 형성 영역위로 확산되지 않고, 따라서, 도전층이 형성 영역에 단지 형성될 수 있으며, 형성 영역 외의 영역에서의 형성에 기인하는 단락 회로와 같은 결점이 방지될 수 있다. 이 실시예 모드에서와 같이, 물질의 표면이 기판 측부로부터의 광 조사에 의해 개질되는 경우에, 양호한 제어성을 갖는 패턴이 형성되는 것에 부가하여, 큰 영역이 처리될 수 있고, 따라서, 제조 효율이 개선된다. 액적 토출법을 조합함으로써, 재료 손실이 스핀 코팅법 등에 의한 전체 표면 도포 형성과 비교하여 재료 손실이 방지되고, 따라서, 비용이 절감될 수 있다. 본 발명에 따르면, 소형화 및 보다 얇은 막 형성으로 인해서 배선 등이 일체로 그리고 복잡하게 제공되는 경우조차도 양호한 제어성으로 패턴이 형성된다.
이 실시예 모드에서, 낮은 습윤성을 갖는 화합물이 예비 처리로서 형성된다. 막은 형성 조건에 따라 극히 얇을 수 있고, 그 결과 물질은 박막 형태를 갖지 않는다.
습윤성 강화 처리가 영역위에 토출된 액적을 지지하는 강도("부착력" 또는 "고정 강도"로 참조됨)를 주변 강도보다 크게 하도록 수행되고, 그것은 영역을 개질시키는 것에 의한 액적의 부착 강도를 강화시키는 것과 동등하다. 액적과 접촉하는 그리고 액적을 지지하는 표면만이 습윤성을 갖고, 전체막이 유사한 특성을 가질 필요는 없다.
패턴 형성후에 예비 처리로서 형성된 습윤성을 변화시키는 물질이 남을 수 있고, 불필요한 부분이 패턴 형성후에 제거될 수 있다. 그 패턴은 마스크로서 사용될 수 있고, 산소 등을 이용한 에싱 및 에칭 등이 제거를 위해 사용될 수 있다.
낮은 습윤 영역 형성을 위한 용액 화합물의 한 예로서, Rn-Si-X(4-n)(n=1, 2,3)의 화학식으로 표시되는 실란 커플링 에이전트가 사용될 수 있다. 여기서, R은 알킬기와 같은 비교적 불활성기를 함유하는 물질을 나타낸다. 또한, X는 하이드록실기에 의한 응축 또는 물질 표면상의 흡습에 의해 결합될 수 있는 할로겐, 메톡시기, 에톡시기, 아세톡시기와 같은 가수분해성기를 포함한다.
실란 커플링 에니전트의 대표적인 예로서 R의 플루오르알킬기를 갖는 플로린-계 실란 커플링 에이전트(플루오르알킬실란, 이하 "FAS" 로 참조됨)를 사용함으로써, 습윤성이 낮아질 수 있다. FAS의 R은 (CF3)(CF2)x(CH2)y(x: 0-10의 정수, y: 0-4 의 정수)로 표시되는 구조물을 갖는다. 다수의 R 또는 X가 Si 에 결합되는 경우에, R 또는 X는 모두는 동일하거나 또는 상이할 수 있다. 헵타디카플루오르테트라하이드로디싸이클트리에톡시실란, 헵타디카플루오르테트라하이드로디싸이클트리클로로실란, 트리데카플루오로테트라하이드로디싸이클트리클로로실란, 트리데카플루오로테트라하이드로옥틸트리클로로실란, 트리플루오르프로필트리메톡시실란이 FAS로서 주어질 수 있다.
낮은 습윤성을 갖는 물질로서, 실란 커플링 에이전트의 R의 플루오르탄소 사슬을 갖지 않고, 알킬기를 갖는 물질이 사용될 수 있다. 예를 들면, 옥타디싸이클크리메톡시실란 등이 유기 실란으로서 사용될 수 있다.
낮은 습윤 영역 형성을 위한 용액의 용매로서, n-펩탄, n-헥산, n-헵탄, n-옥탄, n-디칸, 디싸이클로펜탄, 벤젠, 톨루엔, 크실렌, 듀렌, 인덴, 테트라하이드로나프탈렌, 디카하이드로나프탈렌, 스퀄렌, 테트라하이드로푸란, 디옥산, 에타놀, 디메틸 설폭사이드 등이 사용될 수 있다.
낮은 습윤성 영역을 형성하는 용액 화합물의 한 예로서, 플루오르탄소 사슬을 갖는 물질(플루오린 수지)이 사용될 수 있다. 플루오린 수지로서, 폴리테트라플루오르에틸렌(PTFE; 폴리테트라플루오르에텔렌 수지), 퍼플루오르알콕시알칸(PFA; 테트라플루오르에텔렌 퍼플루오르알킬비닐에테르 코폴리머 수지), 퍼플루오르에틸렌 프로필렌 코폴리머(PFEP; 테트라플루오르에틸렌 헥사플루오르프로필렌 코폴리머 수지), 에틸렌-테트라플루오르에텔렌 코폴리머(ETFE; 테트라플루오르에틸렌-에틸렌 코폴리머 수지), 폴리비닐리덴 플루오라이드(PVDF; 폴리비닐리덴 플루오라이드 수지), 폴리클로로트리플루오르에텔렌(PCTFE; 폴리트리플루오르클로로에틸렌 수지), 에틸렌-클로로트리플루오르에틸렌 코폴리머(ECTFE; 폴리트리플루오르클로로에틸렌-에틸렌 코폴리머 수지), 폴리테트라플루오르에틸렌-퍼플루오르디옥솔 코폴리머(TFE/PDD), 폴리비닐플루오라이드(PVF; 비닐 플루오라이드 수지) 등이 사용될 수 있다.
또한, 낮은 습윤 영역을 형성하지 않는 유기 재료(환언하면, 높은 습윤 영역을 형성하는)가 후에 CF4 플라즈마 등을 사용하는 처리를 수행함으로써 낮은 습윤 영역을 형성하기 위해 사용될 수 있다. 예들 들면, 폴리비닐알콜(PVA)과 같은 용해성 수지가 H2O와 같은 용매에 혼합되는 재료가 사용될 수 있다. 또한, PVA는 다른 용해성 수지와 혼합되어 사용될 수 있다. 골격이 유기 재료(유기 수지)(폴리마이드, 아크릴), 실리콘(Si), 산소(O)의 결합에 의해 형성되고, 치환체로서 적어도 수소(알킬기 또는 방향족 탄화수소와 같은)를 포함하는 유기물기가 사용된다. 또한, 플루오르기가 치환체로서 사용될 수 있다. 더욱이, 적어도 수소를 포함하는 유기물 기와 플루오르기가 치환체로서 사용될 수 있다. 낮은 습윤 표면을 갖는 재료가 사용되는 경우라도, 습윤성은 플라즈마 처리 등에 의해 더욱 감소될 수 있다.
베이스막이 패턴과 형성 영역의 부착성을 개선시키도록 형성된다. 예를 들면, 은을 포함하는 도전성 재료가 마스크(70)로서 기판에 도포되어 은 배선을 형성하고, 산화 티타늄막이 도전막으로서 기판 위에 형성되어 부착성을 개선시킨다. 산화 티타늄막은 형성되는 은을 포함하는 도전성 재료에 양호한 부착성을 갖고, 따라서, 신뢰성을 강화시킨다.
광 흡수재, 유기 재료, 무기 재료, 무기 재료 및 유기 재료를 포함하는 물질 등이 사용될 수 있고, 사용되는 광 파장에서 흡수 영역을 갖는 광 흡수재가 선택될 수 있다. 그것은 금속과 같은 도전성 재료 또는 유기물 수지와 같은 절연 재료일 수 있다. 무기 재료로서, 철, 금, 구리, 실리콘 또는 게르마늄, 유기물 재료로서, 폴리마이드 또는 아크릴과 같은 플라스틱, 색소 등이 사용될 수 있다. 예를 들면, 532 nm 파장을 갖는 광에 대응하는 색소로서, 로다민 B, 에소신 Y, 메틸오랜지, 로즈 밴갈 등이, 300 내지 400 nm 범위 파장을 갖는 광에 대응하는 색소로서, 쿠마린스(쿠마린 6H, 쿠마린 30, 쿠마린 102, 쿠마린 152, 쿠마린 153, 쿠마린 545T 등), Bis-MSB(1,4-비스(o-메틸스티릴)벤젠의 약어)가 각각 사용될 수 있다. 색소로서, 탄소블랙, 염료의 블랙 수지 등이 사용될 수 있다. 다른 색소로서, 로다민 6G, 디사이노 메틸렌 피란 유도체(DCM) 등이 사용될 수 있다.
광 흡수재로서, 광촉매기능을 갖는 물질(이하, 광촉매 물질로 참조됨)이 사용될 수 있다. 광촉매 물질은 광촉매 활성을 갖고, 따라서, 광촉매 물질이 조사에 의해 활성화되고, 물질 표면이 그곳의 에너지에 의해 개질될 수 있다.
산화 티타늄(TiOx), 티탄산염 스트론튬(SrTiO3), 셀렌화 카듐(CdSe), 탄탈산염 칼륨(KTaO3), 지르코니아(ZrO2), 산화 니오븀(Nb2O5), 산화 아연(ZnO), 산화철(Fe2O3), 산화 텅스텐(WO3) 등이 광촉매 물질로서 바람직하다. 광촉매 물질은 광촉매 활성을 발생시키기 위해 자외선 광이 우세한 광(400 nm 정도 파장, 양호하게는, 380 nm 정도 파장을 갖는)으로 조사될 수 있다.
본 발명에 따르면, 원하는 패턴이 양호한 제어성을 형성될 수 있고, 재료 손실과 비용이 감소될 수 있다. 따라서, 고성은 및 고 신뢰성 표시 장치가 양호한 수율로 제조될 수 있다.
<실시예 모드 2>
본 발명에 따르는 실시예 모드가 도 3a 내지 도 3c, 도 4a 내지 도 4c, 도 5a 내지 도 5c, 도 6a 내지 도 6c, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 및 도 9b, 도 14a 내지 도 14c, 도 15a 및 도 15b를 참조하여 기술될 것이다. 상세하게는, 본 발명이 적용되는 채널 에칭형 박막 트랜지스터를 갖는 표시 장치 제조 방법이 기술된다. 도 3 내지 도 8에서 도 a는 디스플레이 픽셀부의 평면도, 도 3 내지 8에서 도 b는 도 3 내지 8에서 도 a의 A-C 선을 따르는 단부도, 그리고 도 3 내지 8에서 도 c는 도 3 내지 8에서 도 a의 B-D 선을 따르는 단부도이다.
도 14a는 본 발명에 따른 디스플레이 패널의 한 구조를 도시하는 평면도이다. 픽셀(2702)이 매트릭스로 배열되는 픽셀부(2701), 스캐닝 라인 입력 단자(2703) 및 신호 라인 입력 단자(2704)가 절연면을 갖는 기판(2700) 위에 형성된 다. 픽셀의 수는 다양한 표준에 따라서 결정될 수 있다. XGA 픽셀의 수는 1024 x 768 x 3(RGB), UXGA의 수는, 1600 x 1200 x 3(RGB), 그리고 풀스팩 하이 비전의 수는 1920 x 1080 x 3(RGB)일 수 있다.
픽셀(2702)은 스캐닝 라인 입력 단자(2703)에서 연장되는 스캐닝 라인과 신호 라인 입력 단자(2704)에서 연장되는 신호 라인을 교차시키는 매트릭스에 배열된다. 픽셀(2702) 각각은 스위칭 소자와 그곳에 연결된 픽셀 전극을 구비한다. 스위칭 소자의 전형적인 예가 TFT이다. 그 TFT의 게이트 전극이 스캐닝 라인에 연결되고, 소스 또는 드레인이 신호 라인에 연결되어, 외부에서의 신호 입력에 의해 픽셀이 독립적으로 제어될 수 있도록 한다.
상기 TFT는 그것의 주된 성분으로서 반도체층, 게이트 절연층 및 게이트 전극을 포함한다. 반도체층에 형성된 소스-드레인 영역에 연결된 배선층이 또한 TFT에 포함될 수 있다. 기판 측부로부터 반도체층, 게이트 절연층 및 게이트 전극층이 배열되는 상부 게이트 형과, 기판 측부로부터 게이트 전극층, 게이트 절연층 및 반도체층이 배열되는 하부 게이트 형 등이 TFT의 일반적인 구조로서 알려져 있다. 그러나, 본 발명에서는 그들 구조의 어느 것이라도 사용될 수 있다.
실란 또는 그것과 관계있는 것으로 대표되는 반도체 재료 가스를 이용하여 기상 성장법 또는 스퍼터링법에 의해 제조된 비정질 반도체(이하 "AS" 로 참조됨); 비정질 반도체를 광 에저지 또는 열 에저지를 이용하여 결정화시키어 형성된 다결정 반도체(이하 "마이크로결정질 또는 마니크로결정"으로 참조됨); 반-비정질 반도체(이하 "SAS" 로 참조됨) 등이 반도체층 형성을 위해 사용될 수 있다.
SAS는 비정질 구조와 결정질 구조 사이의 중간 구조(단결정과 다결정을 포함하는) 구조를 갖고, 자유 에너지 관점에서 안정한 제 3 상태를 갖는 반도체를 의미하고, 쇼트 랜지 오더 및 래티스 디스토션을 갖는 결정질 영역을 포함한다. 0.5 내지 20 nm 범위의 결정질 영역은 막 영역의 적어도 일부에서 관찰될 수 있다. 주 성분으로서 실리콘이 포함되어 있는 경우에, 라맨 스텍트럼은 520/cm 보다 낮은 쪽으로 전이된다. 실리콘의 결정 격자에 의해 야기되는 (111) 또는 (220)의 회절 피크가 X-레이 회절엥서 관찰된다. 적어도 1 원자% 이상의 수소 또는 할로겐이 포함되어 불포화 결합을 종료시킨다. SAS는 실리사이드 가스상에서 글로우 방전 분해(플라즈마 CVD)에 의해 형성된다. 대표적인 실리사이드 가스로서 SiH4를 들수 있다. 또한, Si2H6, SiH2Cl2, SiHCl3, SiCl4, SiF4 등이 실리사이드 가스로서 사용될 수 있다. 또한, F2 또는 GeF4가 혼합될 수 있다. 이 실리사이드 가스는 H2, 또는 H2와 He, Ar, Kr 및 Ne 중의 하나 또는 그 이상의 희가스 원소로 희석된다. 희석율 범위는 2 내지 1000 배이다. 압력은 대략 0.1 내지 133 Pa 범위이고, 전력 주파수는 1 내지 120 MHz, 양호하게는, 13 내지 60 MHz 범위이다. 기판 가열 온도는 양호하게는 300℃ 이하이고, 막은 100 내지 200℃ 범위에서 형성된다. 산소, 질소 또는 탄소와 같은 대기 성분 불순물은 막 형성시에 채집한 불순물 원소로서, 1 x 1020 원자/cm3 이하가 바람직하고, 특히, 산고 농도는 5 x 1019 원자/cm3 이하, 양호하게는 1 x 1019 원자/cm3 이하이다. 양호한 SAS는, He, Ar, Kr 또는 Ne과 같은 희가스를 부가하여 안정성을 강화시킴으로써 래티스 디스토션을 더욱 촉진시키는 것에 의해 얻어질 수 있다. 또한, 수소계 가스를 포함하는 SAS 층은 반도체층으로서 플루오르계 가스를 포함하는 SAS 층 위에 적층될 수 있다.
도 14a는 외부 구동기 회로에 의해 스캐닝 라인과 신호 라인에 입력되는 신호를 제어하는 디스플레이 패널의 한 구조를 도시하고 있다. 더욱이, 구동기 IC(2751)는 도 15a에 도시된 COG(Chip on Glass)법에 의해 기판(2700)에 장착될 수 있다. 다른 실시예 모드로서, 도 15b에 도시된 TAB(Tape Automated Bonding)법이 또한 사용될 수 있다. 구동기 IC는 신호 결정 반도체 기판을 포함하거나 또는 유리 기판 위에 TFT로 형성된 회로일 수 있다. 도 15a 및 도 15b에서, 구동기 IC(2751)는 FPC(Flexible Printed Circuit)(2750)에 연결될 수 있다.
픽셀에 제공된 TFT가 SAS로 형성되는 경우에, 스캐닝 라인 구동기 회로(3702)가 도 14b에 도시된 바와 같이 기판(3700)위에 일체로 형성될 수 있다. 도 14b에서, 픽셀부(3701)는 도 14a에서와 동일한 방법으로 신호 라인 입력 단자(3704)에 연결된 외부 구동기 회로에 의해 제어된다. 픽셀에 제공된 TFT가 다결정성(마이크로결정성) 반도체로 형성되는 경우에, 높은 이동도를 갖는 신호 결정 반도체, 픽셀부(4701), 스캐닝 라인 구동기 회로(4702) 및 신호 라인 구동기 회로(4704)는 도 14c의 기판(4700)위에 일체로 형성될 수 있다.
바륨 붕규산 유리, 알루미노 붕규산 유리 등으로 형성된 유리 기판, 수정 기판, 실리콘 기판, 금속 기판, 스테인리스강 기판 또는 제조 공정의 공정 온도를 견딜 수 있는 플라스틱 기판이 투광성을 갖는 기판(100)에 사용될 수 있다. 투광성을 갖는 기판(100)의 표면은 평탄화되도록 CMP 등에 의해 폴리싱된다. 또한, 절연층이 투광성을 갖는 기판(100)위에 형성될 수 있다. 절연층은, 실리콘을 포함하는 산소 재료 또는 질소 재료를 사용하여 CVD법, 플라즈마 CVD법, 스퍼터링법 또는 스핀코팅법과 같은 알려진 방법에 의해 단층 또는 적층된 층으로 형성될 수 있다. 그 절연층은 반드시 형성되는 것은 아니나, 투광성을 갖는 기판(100)으로부터의 오염물을 차단하는 효과가 있다. 본 발명에서는, 광 흡수재를 포함하는 물질 표면을 개질하는 때에, 광이 광 흡수재를 포함하는 물질이 기판(100)을 관통해 형성되는 투광성을 갖는 기판(100)의 측부로부터 방사된다. 따라서, 투광성을 갖는 기판(100)이 광 흡수재를 포함하는 물질 표면을 개질시키기에 충분한 광을 투과시키는 물질을 필요로 한다.
게이트 전극층(103)과 게이트 전극층(104)이 투광성을 갖는 기판(100) 위에 형성된다. 게이트 전극층(103)과 게이트 전극층(104)은 CVD법, 스퍼터링법, 액적 토출법 등에 의해 형성될 수 있다. 게이트 전극(103)과 게이트 전극(104)은 Ta, W, Ti, Mo, Al 및 Cu로부터 선택된 한 원소, 그 원소를 함유하는 합금 재료 또는 화합물 재료로 형성될 수 있다. 또한, 인 또는 AgPdCu 합금과 같은 불순물 원소로 도핑된 다결정 실리콘막으로 대표되는 반도체막이 사용될 수 있다. 단층 구조물 또는 적층 구조물이 사용될 수 있다. 예를 들면, 질화 텅스텐(TiN) 막과 몰리브덴(Mo) 막의 두-층 구조물, 또는 50nm 두께 텅스텐 막, 500nm 두께 알루미늄과 실리콘(Al-Si) 합금 막 그리고 30nm 두께 질화티타늄 막의 세-층 구조가 순서대로 적층된 세-층 구조를 들 수 있다. 또한, 세-층 구조의 경우에, 질화 텅스텐이 제 1 도전막의 텅스텐 대신에 사용될 수 있고, 알루미늄과 텅스텐(Al-Ti)의 합금 막이 제 2 도전막의 실리콘과 알루미늄(Al-Si)의 합금막 대신에 사용될 수 있으며, 티타늄막이 제 3 도전막의 질화티타늄 막대신에 사용될 수 있다.
게이트 전극층(103)과 게이트 전극층(104)이 한 가지 모양으로 패턴이 필요한 경우에, 패터닝이 마스크 형성후에 건식 에칭 또는 습식 에칭에 의해 수행될 수 있다. 그 전극층들은 ICP(유도결합 플라즈마) 에칭법으로 적절하게 에칭 조건(코일 전극에 인가되는 전력량 기판 측의 전극에 인가되는 전력량, 기판측의 전극 온도 등)을 제어함으로써 원하는 테이퍼 모양을 갖도록 에칭될 수 있다. Cl2, BCl3, SiCl4 및 CCl4로 대표되는 염소-계 가스와, CF4, SF6 및 NF3로 대표되는 불소-계 가스 또는 O2가 적절하게 에칭 가스로서 이용될 수 있다.
패터닝 마스크는 조성물을 선택적으로 토출시킴으로써 형성될 수 있다. 패턴닝 단계는 마스크를 선택적으로 형성함으로써 단순화될 수 있다. 에폭시 수지, 페놀 수지, 노볼락 수지, 멜라민 수지 또는 우레탄 수지와 같은 수지 재료가 마스크를 위해 사용될 수 있다. 또한, 그 마스크는, 벤조사이크로부텐, 파릴엔, 플래어 또는 투광 폴리아미드; 실록산-계 폴리머와 같은 것의 중합으로 만들어진 화합물 재료; 수용성 호모폴리머 및 수용성 코폴리머와 같은 유기 재료를 사용하여 액적 토출법에 의해 형성될 수 있다. 또한, 광감지제를 함유하는 상업적으로 이용가능한 수지 재료가 사용될 수 있다. 예를 들면, 노볼락 수지 및 광감지제인 나프토퀴논 디아자이드 화합물과 같은 일반적인 포지티브 타입 수지와, 베이스 수지 및 디페닐 실란다이올 및 산발생기와 같은 네가티브 타입 수지가 사용될 수 있다. 어떤 재료를 사용할 때에, 용매 농도를 조절하거나 또는 계면활성제 등을 첨가함으로써 적절하게 제어된다.
이 실시예 모드에서, 게이트 전극(103)과 게이트 전극(104)이 액적 토출 수단에 의해 형성된다. 액적 토출 수단은 화합물의 토출개구를 갖는 노즐과 하나 또는 복수의 노즐을 장착한 헤드와 같은 액적을 토출하는 수단을 갖는 장치에 대한 일반적인 용어이다. 액적 토출 수단에 포함된 노즐의 직경은 0.02 내지 100㎛(양호하게는, 30㎛ 이하) 범위로 세팅되고, 그리고 노즐에서 토출되는 화합물의 양은 0.001 내지 100pl(양호하게는, 0.1 내지 40pl, 더욱 양호하게는, 10pl 이하)의 범위로 세팅된다. 토출되는 조성물의 양은 노즐 직경 크기에 비례하여 증가한다. 또한, 처리되는 물체와 노즐 개구 사이의 거리는 가능하면 짧은게 양호한데, 액적을 원하는 위치에 토출하기위함이다. 양호하게는, 그 거리는 약 0.1 내지 3mm 범위로 세팅된다.
토출 개구에서 토출되는 화합물에 대해서는, 용매에서 용해 또는 분산되는 도전성 재료가 사용된다. 도전성 재료는 Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W 또는 Al과 같은 금속 입자 또는 분산된 나노입자; Cd 또는 Zn과 같은 금속 황화물; Fe, Ti, Si, Ge, Zr, Ba 등의 산화물 또는 할로겐화 은이다. 도전성 재료는 투명 도전막으로 사용되는, 산화 인듐 주석(ITO), 산화 인듐 주석 및 산화 실리콘으로 형성된 ITSO, 유기 인듐, 오르간오틴, 산화 아연, 질화 티타늄 등일 수 있다. 한 원소 또는 복수 원소의 입자들이 도전성 재료로 사용될 수 있다. 그러나, 토출 개구에서 토출되는 화합물에 대해서는, 특수한 저항값을 고려하여, 용매에 분해 또는 분산되는 금, 은 및 구리 재료 중 어는 하나를 사용하는 것이 양호하다. 낮은 저항값을 갖는 은 또는 구리를 사용하는 것이 더욱 양호하다. 은 또는 구리가 사용되는 때에, 배리어막이 불순물에 대한 대응수단으로서 추가적으로 제공될 수 있다. 질화 실리콘 막 또는 붕소 니켈(NiB)이 배리어 막으로 사용될 수 있다.
또한, 다층을 형성하도록 도전성 재료가 다른 도전성 재료로 코팅되는 입자가 사용될 수 있다. 예를 들면, 구리가 붕소 니켈(NiB)로 코팅되고, 은으로 더욱 코팅되는 세-층 구조가 사용될 수 있다. 용매에 대해서, 뷰틸아세테이트 및 에틸아세테이트와 같은 에스테르; 메틸 에틸 케톤 및 아세톤과 같은 유기 용매 등이 사용될 수 있다. 화합물의 점성은 양호하게 20 mPaㆍs 이하가 양호하다. 이것은 화합물이 건조되는 것을 방지하거나, 조성물이 토출 개구에서 완만하게 토출되도록 한다. 화합물의 표면 장력이 양호하게 40 mN/m 이하가 양호하다. 그러나, 화합물 등의 점성은 사용되는 용매 및 용도에 따라서 적절하게 제어될 수 있다. 예를 들면, ITO, 유기 인듐 또는 오르가노틴이 용매에서 용해 또는 분산되는 화합물의 점성은 5 내지 20 mPaㆍs로 세팅되고, 은이 용매에서 용해 또는 분산되는 화합물의 점성은 5 내지 20 mPaㆍs로 세팅되며, 금이 용매에서 용해 또는 분산되는 조성물의 점성은 5 내지 20 mPaㆍs로 세팅된다.
도전층은 다수의 도전성 재료를 적층하여 형성될 수 있다. 또한, 도전층은 도전재료로서 은을 사용하여 액적 토출법에 의해 형성한 후에, 구리 등으로 코팅될 수 있다. 도금은 전기 도금 또는 화학(무선극)도금 법에 의해 수행될 수 있다. 도금은 기판 표면을 도금 재료를 함유하는 용액으로 충진된 용기내에 침지시킴으로써 수행될 수 있다. 도금 재료를 함유하는 용액이 도포되어 용액은 기판이 경사지게(또는 수직) 위치된 상태에서 기판 표면 위에 유동한다. 도금이 수직으로 위치된 기판에 용액을 도포함으로써 수행되는 경우에, 공정 장치를 소형화하는 잇점이 있다.
도전성 재료 입자 직경은, 비록 각 노즐의 직경에 의존하지만, 노즐의 막힘을 방지하고 고해상도 패턴과 원하는 패턴 모양을 제조할 목적으로 가능한 한 작은 것이 양호한다. 양호하게는, 도전성 재료의 입자 직경은 0.1㎛ 이하이다. 화합물은 전기 분해법, 아톰아지징법, 습식 환원법 등에 의해 형성되고, 그것으로부터의 입자 크기는 0.01 내지 10㎛ 범위이다. 그러나, 가스 증착법이 사용되는 경우에는, 분사제로 보호되는 단분자가 약 7nm 로 미세하다. 입자 각 표면은 코팅으로 커버되고, 단분자는 용매에 응집하지 않으며, 상온에서 용매에 균일하게 분산되고, 액체와 유사한 특성을 보여 준다. 따라서, 코팅을 사용하는 것이 양호하다.
본 발명에서는, 화합물이 처리되는 물체에 낙하는 경우에도 유동성을 지닐 필요가 있는데, 그것은 패턴 형성 영역과 그곳에 인접한 영역 사이의 유체 화합물에 대해 상이한 습윤성을 이용하는 것에 의해 원하는 패턴 모양을 갖도록 처리되기 때문이다. 그러나, 화합물의 토출은, 유동성이 무시되지 않는다면, 낮은 압력하에서 수행될 수 있다. 또한, 공정이 낮은 압력하에서 수행되는 경우에, 산화막 등이 도전성 재료 표면 위에 형성되지 않고, 따라서, 그 방법이 양호하다. 화합물 토출후에, 건조 및 베이킹 단계 중 하나 또는 그 양자가 수행된다. 건조 및 베이킹의 각 단계는 열 처리 단계이다. 예를 들면, 건조는 100℃ 에서 3분 동안 수행되고, 베이킹은 200 내지 350℃ 에서 15 내지 30분 동안 수행되는데, 그 각각은 상이한 목적, 온도 및 기간을 갖는다. 건조 및 베이킹 단계는 레이저 광 조사, 급속 열 어닐링 및 가열로 등에 의해 정상 압력 및 낮은 압력하에 수행된다. 열 처리 시간은 특히 제한되지 않는다. 기판은 건조 및 베이킹 단계를 양호하게 수행하도록 가열된다. 그 때의 기판의 온도는 기판 등의 재료에 의존하지만, 일반적으로 100 내지 800℃, (양호하게는, 200 내지 350℃) 이다. 상기 단계에 따르면, 나노입자가 하나 하나 형성되고, 퓨전과 웰딩이, 화합물에서 용매의 증발과 분산제의 화학적 제거뿐 아니라 구형 수지의 경화 및 수축에 의해 촉진된다.
연속파 또는 펄스파 가스 레이저 또는 고상 레이저가 레이저 광 조사를 위해 사용될 수 있다. 엑시머 레이저, YAG 레이저 등이 전자(former) 레이저로서 주어질 수 있고, Cr, Nd 등으로 도핑된 YAG, YVO4 GdVO4 등의 결정을 사용하는 레이저가 후자의 고상 레이저로서 주어질 수 있다. 레이저 광의 흡수와 관련해서는 연속파 레이저를 사용하는 것이 양호하다. 더욱이, 소위 펄스파 레이저 및 연속파 레이저의 소위 하이브리드 레이저 조사법을 사용될 수 있다. 그러나, 레이저 광 조사에 의한 열처리는 수 마이크론초 내지 수 십초내에 즉시 수행되어 기판(100)의 열 저항에 따라서 기판(100)이 손상되지 않는 것이 양호하다. 급속 열 어닐닝(RTA) 이, 자외선에서 적외선 광을 발산하는 적외선 램프 및 할로겐 램프를 사용하여 수 마이크론초 내지 수분 동안 불활성 가스 분위기에서 온도를 급속히 상승기키고 가열함으로 써 수행된다. 열처리는 순간적으로 수행되기 때문에, 상부 면의 단지 박막만이 실제적으로 가열되고, 낮은 층은 영향을 받지 않는다. 환언하면, 플라스틱 기판과 같은 낮은 열저항을 갖는 기판조차도 영향을 받지 않는다.
액적 토출법에 의해 화합물의 토출로 게이트 전극(103, 104)을 형성한 후에, 그것들의 표면이 그것의 평탄성을 강화하기 위해 가스로 가압하여 평탄화시킨다. 가압 방법으로서, 함몰부 및 돌출부가 그 표면을 롤러-형 물체 스캔을 만들어서 완만해지거나, 또는 그 표면이 편평판 모양 물체로 수직으로 가압될 수 있다. 하나의 열 단계가 가압시에 수행될 수 있다. 선택적으로, 표면의 함몰부 및 돌출부가 표면을 용매 등에 의해 연화 또는 용융시킴으로써 에어 나이프에 의해 제거될 수 있다. CMP법이 또한 표면 연마를 위해 또한 사용될 수 있다. 이 단계는 함몰부 및 돌출부가 액적 토출법에 의해 발생하는 경우에 표면을 평탄화하는데 적용될 수 있다.
이어서, 게이트 절연층(106)이 게이트 전극(103, 104) 위에 형성된다(도 3a 내지 도 3c 참조). 게이트 절연층(106)이 투광성을 가지고 있어서, 게이트 절연층(106) 위에 형성된 광흡수재를 포함하는 물질 표면이 개질되는 경우에 광이 투과된다. 게이트 절연층(106)이 실리콘 산화 또는 질화 재료와 같은 알려진 재료로 형성되고, 적층 또는 단층을 형성할 수 있다. 이 실시예 모드에서, 질화 실리콘 막, 산화 실리콘 막 및 질화 실리콘 막의 세 층들의 적층 구조가 사용된다. 선택적으로, 그 들 중 또는 산질화 실리콘층들의 단층 또는 두 층의 적층이 사용될 수 있다. 미세막 품질을 갖는 질화 실리콘 막이 양호하게 사용될 수 있다. 액적 토출법에 의해 형성된 도전층으로 은, 구리 등을 사용하고, 이서서 배리어 막으로서 그곳 위에 질화 실리콘 막 또는 NiB막을 형성하는 경우에, 질화 실리콘 막 또는 NiB막이 불순물의 확산을 막고 표면을 평탄화하는데 효과적이다. 아르곤과 같은 희가스가 양호하게 반응가스에 포함되고, 양호하게 절연막 속에 혼합되어 낮은 막-형성 온도에서 게이트 누설 전류 없이 미세 절연막을 형성한다.
소스/드레인 전극층 형성을 위한 예비 처리로서, 패턴 형성 영역이 개질되어 그곳에 인접한 영역에 대한 충분한 습윤성을 갖는다. 이 실시예 모드에서, 낮은 습윤성을 갖는 물질이 형성되고, 습윤성은 광을 사용하는 조사 처리에 의해 선택적으로 변화하여 높은 습윤 영역과 낮은 습윤 영역을 형성한다. 습윤성에서의 차이는 접촉각에 의해 확인되고, 그것은 양호하게 40 도 이상이 양호하다. 본 발명에서, 조사되는 광 파장 범위의 흡수 영역을 갖는 광 흡수재가 광의 조사 처리 효율을 개선하기 위해 물체에 부가(혼합)된다.
이 실시예 모드에서, 색소가 광 흡수재로 사용된다. 낮은 습윤성을 갖는 물질로 형성된 낮은 습윤성을 갖는 화합물(101a, 101b)과 색소가 기판(100) 위에 형성된다(도 4a 내지 도 4c 참조).
낮은 습윤 영역 형성을 위한 용액 화합물의 한 예로서, 화학식 Rn-Si-X(4-n)(n=1, 2, 3)으로 표시되는 실란 커플링 촉매가 사용된다. 여기서, R은 알킬기와 같은 비교적 불활성기를 포함하는 물질을 나타낸다. 또한, X는 할로겐, 메톡시기, 에폭시기, 또는 아세톤시와 같은 하이드로실러불기를 포함하는데, 그것은 하이드록실기에 의한 응축에 의해 결합될 수 있거나 물질 표면의 수분에 흡수될 수 있다.
실란 커플링 촉매의 대표적인 예로서 R이 플루오르알킬기를 갖는 플루오린실란 커플링 촉매(플루오르알킬 실란(이하 FAS로 참조됨))를 사용함으로써, 습윤성인 낮아질 수 있다. FAS의 R은 (CF3) (CF2)x(CH2)y (x: 0 내지 10 까지의 정수, y: 0 내지 4까지의 정수)로 나타내지는 구조를 갖는다. 다수의 R 또는 X가 Si에 결합되는 경우에, R 또는 X는 모두 동일하거나 또는 상이할 수 있다. 헵타디카플루오르테트라하이드로디사이클트리에톡실란, 헵타디카플루오르테트라하이드로디사이클트리클로로실란, 트리디카플루오르테트라하이드로옥틸트리클로로실란, 트리플루오르프로필트리메톡시실란과 플루오르알킬시래인이 FAS로서 사용될 수 있다.
낮은 습윤성 영역 형성을 위한 용액의 용매로서, 탄화 수소-계 용매, 테트라하이드로퓨란 등, 즉, n-펜탄, n-헥산, n-헵탄, n-옥탄, n-데칸, 디사이클로펜탄, 벤젠, 톨루엔, 크실렌, 듀렌, 인덴, 테트라하이드로나프탈렌, 데카하이드로나프탈렌, 스퀄렌 등과 같은 낮은 습윤 영역을 형성하는 용매가 사용될 수 있다.
낮은 습윤 영역을 형성하는 용매 화합물의 한 예로서, 플루오르화 탄소 사슬(플루오린 수지)을 갖는 재료가 사용될 수 있다. 플루오린 수지로서, 폴리테트라플루오르에틸렌(PTFE; 폴리테트라플루오르에틸렌 수지), 퍼플루오르알코크실레인(PFA; 테트라플루오르알킬비닐에테르 코폴리머 수지), 퍼플루오르에틸렌 프로필렌 코폴리머(PFEP; 테트라플루오르에틸렌 헥사플루오르프로필렌 코폴리머 수지), 에틸렌-테트라플루오르에틸렌 코폴리머(ETFE; 테트라플루오르에틸렌-에틸렌 코폴리머 수지), 폴리비닐리덴(PVDF; 폴리비닐리덴 플루오라이드 수지), 폴리클로르트리 플루오르에틸렌(PCTFE; 폴리트리플루오르클로르에틸렌 수지), 에틸렌-클로르트리플루오르에틸렌 코폴리머(ECTFE: 폴리트리플루오르클로르에틸렌-에틸렌 코폴리머 수지), 폴리테트라플루오르에틸렌-퍼플루오르디옥살 코폴리머(TFE/PDD), 폴리비닐플루오라이드(PVF; 비닐 플루오라이드 수지) 등이 사용될 수 있다.
또한, 낮은 습윤 영역을 형성하지 않는 영역(환언하면, 높은 습윤 영역을 형성하는 영역) 유기 재료가 사용되어서, 후술의 CF4 플라즈마 사용에 의한 처리 수행에 의해 낮은 습윤 영역을 형성한다. 예들 들면, 폴리비닐 알콜(PVA)과 같은 용해성 수지가 H2O와 같은 용매에 혼합되는 재료가 사용될 수 있다. 또한, PVA는 다른 용해성 수지와 혼합되어 사용될 수 있다. 골격이 유기 재료(유기 수지 재료)(폴리미드, 아크릴), 실리콘(Si) 및 산소(O)의 결합에 의해 형성되고, 치환체로서 적어도 수소(알킬기 또는 방향족 탄화 수소)를 포함하는 유기 그룹이 사용된다. 선택적으로, 플루오르기가 치환체로서 사용될 수 있다. 또한, 선택적으로, 적어도 수소와 플루오르기를 포함하는 유기 그룹이 치환체로서 사용될 수 있다. 낮은 습윤 표면을 갖는 재료가 사용되는 경우조차도, 습윤성이 플라즈마 처리 등에 의해 더욱 감소될 수 있다.
이 실시예 모드에서, FAS는 낮은 습윤성을 갖는 물질로서 사용되고, 피크먼트인 쿠마린 545T는 광 흡수성 재료로 사용된다. 그 물질은 후에 소스/드레인 전극층을 이루는 도전성 재료를 포함하는 화합물에 대해 습윤성을 갖는다. 이 실시예 모드에 사용된 FAS는 200nm 이하의 파장을 갖는 광으로 분해되나, 유리 기판이 300nm 이하 파장의 광을 흡수하고 투과시키지 않는다. 그러므로, FAS는 기판으로서 유리 기판이 사용되는 경우에는, 광으로 조사될 수 없다. 따라서, 이 실시예 모드에서, FAS는 광 흡수재로서 300 내지 400 nm 부근의 흡수 파장 영역을 갖는 쿠마린 545T와 혼합(용해)되고, 200 내지 450nm 파장의 광을 방출하는 자외선 램프인 할로겐 금속 램프가 광원으로서 사용된다. 광 흡수재는 사용되는 파장에 따라 적절하게 선택될 수 있다. 이 실시예 모드에서, 낮은 습윤성을 갖는 물질이 패턴 형성 영역 및 그 인접한 영역에 액적 토출법에 의해 형성되나, 낮은 습윤성을 갖는 물질이 스핀 코팅법 등에 의해 넓은 영역(예를 들면, 전면에)에 도포되고, 패턴닝이 그 후에 수행될 수 있다. 이 실시예 모드에서와 같이, 액적 토출법이 사용되는 경우에, 재료의 폐기물이 감소되고, 재료의 사용 효율성이 개선될 수 있다.
이어서, 낮은 습윤성을 갖는 물질을 포함하는 낮은 습윤성을 갖는 광 흡수재와 화합물(101a, 101b)이 기판(100)을 관통하는 투광성을 갖는 기판(100) 측부로부터의 광원(170a, 170b)으로부터 발산된 광(171a, 171b)으로 조사된다. 조사 영역에서 낮은 습윤성을 갖는 그 물질은 광(171a, 171b)에 의해 분해되어 습윤성이 강화된다. 광 흡수재는 목적물인 낮은 습윤성을 갖는 화합물에 포함된다. 광 흡수재는 광을 흡수하고, 그것으로부터 에너지를 발산하여 광의 조사 처리 효율을 강화시킨다. 게이트 전극(103, 104)과 중첩되는 영역에서 낮은 습윤성을 갖는 화합물의 표면은 개질되지 않는데, 게이트 전극(103, 104)이 마스크로서 기능하기 때문이다. 비교적 높은 습윤성을 갖는 고 습윤 영역(151a, 151b)과 비교적 낮은 습윤성을 갖는 저 습윤 영역(150)이 광(171a)을 이용한 조사 처리에 의해 낮은 습윤 영역을 갖는 화합물(101a)의 표면 위에 형성된다(도 5b 참조). 비슷하게, 비교적 높은 습윤성을 갖는 고 습윤 영역(153a, 153b)과 비교적 낮은 습윤성을 갖는 저 습윤 영역(152)이 광(171b)을 이용한 조사 처리에 의해 낮은 습윤 영역을 갖는 화합물(101b)의 표면 위에 형성된다(도 5c 참조). 본 발명에 따르면, 광 선택의 범위가 넓은데, 광 흡수재가 광에 따라서 선택될 수 있기 때문이다. 따라서, 선택될 수 있는 물체를 형성하는 물질에 의해 흡수되지 않는 영역에서의 파장과, 양호한 제어성을 갖는 표면 개질 처리를 수행하기 위한 광 조사가 수행될 수 있다. 또한, 처리가 광 그 자체가 낮은 에너지를 갖는 경우에도 처리가 충분히 수행될 수 있는데, 광의 조사 효율성이 또한 강화될 수 있기 때문이다. 따라서, 장치와 공정이 단순화되고, 이것은 비용과 시간을 감소시키어 생산성 강화를 가져온다.
이 실시예 모드에서는, 액적 토출법에 의해 마스크가 형성될 때에, 상이한 습윤성을 갖는 패턴 형성 영역과 그 곳에 인접한 영역 형성을 위한 처리가 예비 처리로서 수행될 수 있다. 본 발명에서는, 액적 토출법에 의한 패턴이 형성되는 경우에, 패턴 모양이 패턴 형성 영역 및 그곳에 인접한 영역에서 낮은 습윤 영역 및 높은 습윤 영역을 형성하는 것에 의해 제어될 수 있다. 패턴 형성 영역과 그곳에 인접한 영역상에 그 처리를 수행하는 것은 형성 영역과 그곳에 인접한 영역에 습윤성에 차이를 만들고, 액적이 단지 고 습윤 영역에만 잔존한다. 따라서, 패턴이 양호한 제어성으로 형성될 수 있다. 이 단계는 액상 재료를 사용하는 경우에 어떤 패턴을 형성하기 위한 예비 처리에 적용된다.
레지스트 또는 폴리미드와 같은 절연체로 형성된 마스크가 액적 토출법에 의 해 형성된다. 관통-홀(145)이 마스크를 이용한 에칭에 의해 게이트 절연층(106)의 일부에 형성되고, 하부 층에 위치된 게이트 절연층(104)의 일부가 노출된다. 플라즈마 에칭(건식 에칭) 또는 습식 에칭 중 하나가 에칭을 위해 채용될 수 있다. 그러나, 플라즈마 에칭이 큰 기판을 처리하기에 적절하다. CF4, NF3, Cl2 또는 BCl3와 같은 플루오린-계 또는 클로린-계 가스가 에칭 가스로서 사용될 수 있고, He 또는 Ar과 같은 불활성 가스가 적절하게 부가될 수 있다. 또한, 대기압 토출 에칭 공정이 적용될 때에 국부적인 토출 공정이 수행될 수 있고, 마스크층은 기판 위에 전면적으로 형성될 필요가 없다.
상이한 습윤성을 갖는 영역을 형성한 후에, 낮은 습윤성을 갖는 화합물에 포함된 광 흡수재가 알코올, 물 등으로 세정되어 제거된다. 광 흡수재만을 제거하기 위해서, 낮은 습윤성을 갖는 기판을 용해시키지 않도록 높은 선택비를 갖는 용매를 선택할 필요가 있다. 투광성을 갖는 기판(100)에서 광을 끌어 당기는 이중 발산형 발광 표시 장치 또는 투과형 액정 표시 장치의 경우에, 광 흡수재를 제거하는 것이 바람직한데, 광 추출 효율이 열악해질 가능성이 존재하기 때문이다. 배선 기판, 상부 발산형 발광 표시 장치, 반사형 액정 표시 장치 등의 경우에, 광 흡수재는 반드시 제거되어야 하는 것은 아니다.
도전성 재료를 포함하는 화합물이 액적 토출 장치(180a, 180b)로부터 높은 습윤 영역(151a, 151b, 153a, 153b)에 토출되고, 소스/드레인 전극층(111, 112, 113 , 114)이 형성된다(도 6a 내지 도 6c 참조). 패턴 형성 재료를 포함하는 화합물의 토출법이 액적이 토출되는 노즐 개구의 크기, 토출 개구 등의 스캔닝 능력으로 인해 정확하게 제어되지 않는 경우라도, 액적은 형성 영역상의 습윤성을 강화하기 위한 처리를 수행함으로써 원하는 패턴을 형성하도록 단지 형성 영역에 부착된다. 이것은 형성 영역과 그것에 인접한 영역이 상이한 습윤성을 갖기 때문이고, 따라서, 액적이 낮은 습윤 영역에서 반발되어 높은 습윤성을 갖는 형성 영역에 잔존하게 된다. 환언하면, 액적이 낮은 습윤 영역에 의해 반발되는데, 이것은 높은 습윤 영역과 낮은 습윤 영역 사이의 경계가 격벽(뱅크)으로서 기능하는 것을 의미한다. 따라서, 소스/드레인 전극이 원하는 모양을 갖도록 형성되는데, 유동성을 갖는 도전성 재료를 포함하는 화합물이 높은 습윤 영역에 잔존하기 때문이다.
소스/드레인 전극층(111)은 또한 소스 배선층으로 작용하고, 소스/드레인 전극층(104)은 또한 동력선으로 작용한다.
소스/드레인 전극층(111, 112, 113, 114)은 전술한 게이트 전극층(103, 104)과 유사한 방법으로 형성될 수 있다.
소스/드레인 전극층(111, 112, 113, 114) 형성을 위한 도전성 재료로서, 주로 Ag(은), Au(금), Cu(구리), W(텅스텐), Al(알루미늄) 등을 함유하는 화합물이 사용될 수 있다. 선택적으로, 산화 인듐 주석(ITO), 투광성을 갖는 산화 인듐 주석, 산화 실리콘, 유기물 인듐, 오르가노틴, 산화 아연, 질화 티타늄 포함하는 ITSO가 조합될 수 있다.
소스/드레인 전극층(112)과 게이트 전극층(104)은 게이트 절연층(106)에 형성된 관통-홀(145)을 통해 서로 각각 전기적으로 연결된다. 소스/드레인 전극층의 일부는 캐패시터 소자를 형성한다.
본 발명에 따르면, 미세 패턴을 형성할 때에, 예를 들면, 전극층이 형성될 때에, 도전층이 액적 토출 개구가 좀 큰 경우조차도 액적이 영역으로의 신장 없이도 형성 영역에 형성될 수 있다. 따라서, 실수에 의해 액적이 형성 영역 외에 다른 영역에 인가되는 때에 야기되는 단락과 같은 결함이 방지된다. 또한, 배선의 두께가 제어될 수 있다. 표면 형성이 이 실시예 모드에서와 같이 기판 측으로부터의 광 조사에 의해 수행되는 경우에, 패턴이 양호한 제어성으로 형성되는 것에 부가하여 큰 영역이 처리될 수 있고, 따라서, 생산 효율이 개선될 수 있다. 액적 토출법을 조합함으로써, 스핀 코팅법에 의한 전체 표면 도포 형성법과 비교하여 재료 손실이 방지될 수 있고, 따라서, 비용이 감소될 수 있다. 본 발명에 따르면, 배선 등이 소형화 및 박막 형성으로 인해서 일체로 그리고 정교하게 제공되는 경우에도, 패턴이 양호한 제어성으로 형성될 수 있다.
예비 처리로서, 부착제로 작용하는 유기 재료가 형성되어 액적 토출법에 의해 형성된 패턴에의 부착력을 강화시킨다. 이 경우에, 상이한 습윤성을 갖는 형성 영역처리는 물질 위에 수행된다. 골격이 유기 재료(유기 수지)(폴리마이드, 아크릴), 실리콘(Si), 산소(O)의 결합에 의해 형성되고, 치환체로서 적어도 수소(알킬기 또는 방향족 탄화수소와 같은)을 포함하는 유기물기가 사용된다. 또한, 플루오르기가 치환체로서 사용될 수 있다. 더욱이, 적어도 수소를 포함하는 유기물 기와 플루오르기가 치환체로서 사용될 수 있다.
다음으로, 반도체층이 형성된다. 하나의 도전성을 갖는 반도체층이 필요한 경우에 형성되고, PH3 등의 사용에 의한 플라즈마 처리가 반도체층 형성 전에 수행될 수 있다. 또한, n-형 반도체가 형성되는 n-채널 TFT의 NMOS 구조, p-형 반도체가형성되는 p-채널 TFT의 PMOS 구조, 그리고, n-채널 TFT 및 p-채널 TFT의 CMOS 구조가 제조될 수 있다. 또한, n-채널 TFT 및 p-채널 TFT는 반도체층에서 불순물 영역을 형성하도록 전도성을 제공하기 위해 도핑으로 전도성을 제공하는 원소를 부가함으로써 형성될 수 있다.
반도체층은 알려진 기술(스퍼터링 법, LPCVD법, 플라즈마 CVD법 등)에 의해 형성될 수 있다. 반도체층을 위한 재료는 제한이 없고, 실리콘 게르마늄(SiGe) 합금 등이 사용될 수 있다.
반도체층은 비정질 반도체(일반적으로, 수소화 비정질 실리콘), 결정질 반도체(일반적으로, 폴리실리콘) 또는 반-비정질 반도체를 사용하여 형성된다. 폴리실리콘(폴리결정질 실리콘)은, 주 재료로서 800℃ 이상의 공정 온도를 통해서 형성되는 폴리실리콘을 사용하는 소위 고온 폴리실리콘, 주 재료로서 600℃ 이상의 공정 온도를 통해 형성되는 폴리실리콘을 사용하는 소위 저온 실리콘, 그리고, 결정화 등을 촉진시키는 원소 등을 부가하는 것에 의해 결정화되는 폴리실리콘을 포함한다.
다른 재료로서, 반도체층의 일부에 결정상을 함유하는 반-비정질 반도체 또는 반도체가 또한 사용될 수 있다.
결정질 반도체층이 반도체층으로서 사용되는 경우에, 알려진 방법(레이저 결 정화법, 열결정화법, 니켈 등과 같이 결정화를 촉진시키는 원소를 사용하는 열 결정화법)이 결정성 반도체층을 제조하기 위한 방법으로서 사용될 수 있다. 결정성은 레이저 광으로 결정화되는 SAS인 마이크로결정을 조사함으로써 강화된다. 경정화 촉진 원소를 도입하지 않는 경우에, 비정질 실리콘 막에 함유된 수소 농도가, 비정질 실리콘 막을 레이저 광으로 조사하기 전에, 질소 분위기에서 500℃에서 한 시간 동안 비정질 실리콘 막을 가열하는 것에 의해 1 x 1020 원자/cm3 이될 때까지 방출된다. 이것은 많은 수로를 함유하는 비정질 실리콘 막이 레이저 광에의 조사에 의해 손상되기 때문이다.
금속 원소가 비정질 실리콘층내부 표면에 존재하게 하는 한, 금속 원소를 비정질 실리콘층에 도입하는 방법에는 특별한 제한이 없다. 예를 들면, 스퍼터링법, CVD법, 플라즈마 처리법(플라즈마 CVD법을 포함), 흡수법 또는 금속염 용액을 인가하는 법이 사용될 수 있다. 그들 중에, 용액을 이용하는 방법이 단순하고 용이하며, 금속 원소의 용이한 농도 조정의 관점에서 유리하다. 산소 분위기에서의 UV 광 조사, 열 산화법, 오존수 또는 수소화 래디칼을 포함하는 과산화 수소로 처리하는 방법에 의해 산화막이 형성되어 비정질 실리콘층의 습윤성을 개선하고, 비정질 반도체층의 전 표면에 걸쳐서 수용성 용액을 확산시키는 것이 양호하다.
열 처리 및 레이저 광 조사가 조합되어 비정질 반도체층을 결정화시킨다. 그 열처리 및/또는 레이저 광 조사는 독립적으로 수회에 걸쳐서 수행될 수 있다.
결정성 반도체층은 플라즈마법에 의해 기판 위에 직접형성될 수 있다. 또한, 결정성 반도체층은 플라즈마법을 사용하여 선택적으로 기판 위에 형성될 수 있다.
반도체 영역이, 프린팅법, 스프래이법, 스핀 코팅법, 액적 토출법 등에 의해 유기 반도체 재료로부터 형성될 수 있다. 이 경우에, 전술한 에칭 단계는 필요하지 않고, 단계 수가 감소될 수 있다. 낮은 분자 중량 재료, 높은 분자 중량 재료 등이 유기 반도체용으로 사용될 수 있고, 또한, 유기물 색소, 도전성 높은 분자 중량 재료와 같은 재료가 사용될 수 있다. 이중 결합에 의해 형성된 골격을 갖는 π-전자 결합 고분자량 재료가 양호하게 본 발명에 사용되는 유기 반도체 재료로서 사용될 수 있다. 일반적으로, 폴리티오펜, 폴리풀로렌, 폴리(3-알킬티오펜), 폴리테오펜 유도체 또는 펜타센과 같은 용해성 고분자량 재료가 사용될 수 있다.
용융성 전구체를 위치시킨 후에, 처리 수행에 의해 제 1 반도체 영역이 형성되는 재료가 본 발명에 따라서 사용될 수 있는 유기 반도체 재료의 예로서 주어진다. 폴리티엔닐렌비닐레, 폴리(2,5-티엔렌비닐렌), 폴리아세틸렌, 폴리아세틸렌 유도체, 폴리알리렌비닐렌 등이 전구체를 사용하여 형성된 그러한 유기 반도체 재료의 예로서 주어진다.
전구체를 유기 반도체로 전환시키는 경우에, 염화 수소 가스와 같은 촉매가 열 처리에 부가된다. 다음은 용해성을 갖는 유기 반도체 재료를 용해시키는 일반적인 용매로서 적용될 수 있다. 톨루엔, 크실렌, 클로로벤젠, 디클로로벤젠, 애니솔, 클로로포름, 디클로로메탄, 감마-부틸 락톤, 부틸-셀로스올브, 싸이클로헥산, NMP(N-메틸-2-파이로올리돈), 싸이클로헥스논, 2-부탄온, 디옥산, 디메틸포름아이드(DMP), THF(테트라하이드로퓨란) 등이다.
이 실시예 모드에서는, 반도체층(107, 108)이 펜타신을 사용하는 액적 토출법에 의해 형성된다(도 7a 내지 도 7c 참조).
이어서, 제 1 전극층(117)이 도전성 재료를 포함하는 조성물을 게이트 절연층(106)위에 선택적으로 토출함으로써 형성된다(도 8a 내지 도 8c 참조). 제 1 전극이 형성되는 경우에, 자연적으로, 낮은 습윤성 영역과 높은 습윤성 영역 형성을 위한 처리가 수행될 수 있다. 제 1 전극층(117)이 보다 양호한 제어성으로, 그리고 보다 선택적으로 도전성 재료를 포함하는 화합물을 높은 습윤성 영역위에 토출함으로써 형성된다. 광이 투광성을 갖는 기판(100)의 측부로부터 방출되는 경우 또는 투광 디스플레이 패널이 제조되는 경우에, 제 1 전극층(117)이, 산화 인듐 주석(ITO), 산화 실리콘을 함유하는 산화 인듐 주석, 산화 아연(ZnO)를 함유하는 산화 인듐 주석(IZO), 산화 아연(ZnO), 갈륨(Ga)이 ZnO에 도핑된 재료, 또는 산화 주석(SnO2)을 사용하여 소정 패턴을 형성하고 그 패턴을 베이킹함으로써 형성된다.
양호하게는, 제 1 전극층(117)이 산화 인듐 주석(ITO), 산화 실리콘을 포함하는 산화 주석 인듐(ITSO), 산화 아연(ZnO) 등으로 스퍼터링법으로 형성될 수 있다. ITO가 2 내지 10 중량 %의 산화 실리콘을 함유하는 타켓을 사용하여 스퍼터링법에 의해 형성된 산화 실리콘을 함유하는 산화 인듐 주석을 사용하는 것이 바람직하다. 이것에 부가하여, ZnO가 갈륨(Ga) 또는 산화 실리콘을 함유하는 산화 도전성 재료로 도핑되는 도전성 재료와, 산화 아연이 2 내지 20 중량 %로 혼합되는 산화 인듐이 사용될 수 있다. 스퍼터링법에 의해 제 1 전극층(117)에 형성된 후에, 마스크층이 액적 토출법에 의해 형성되고 에칭되어 원하는 패턴을 갖는다. 이 실시예 모드에서, 제 1 전극층(117)은 액적 토출법에 의해 투광 도전성 재료로 형성된다. 특히, 산화 인듐 주석 또는 ITO 및 산화 실리콘으로 만들어진 ITSO를 사용하여 형성된다.
이 실시예 모드에서, 질화 실리콘 막, 산질화 실리콘 막(산화 실리콘 막), 질화 실리콘으로 형성된 질화 실리콘으로 형성된 게이트 절연층의 한 예는 전술한 것이다. 양호한 구조로서, 산화 실리콘을 함유하는 산화 인듐 주석으로 제조된 제 1 전극층(117)은 양호하게 게이트 절연층(106)에 포함된 질화 실리콘으로 형성된 절연층과 밀접하게 접촉하도록 형성된다. 따라서, 전자형광층에서 발생된 광이 외부로 발산되는 비율의 증가 효과가 발생될 수 있다. 그 절연층은 게이트 전극층과 제 1 전극층 사이에 놓이고, 캐패시터 소자의 일부로서 기능한다.
제 1 전극층(117)은, 소스/드레인 전극층(114) 형성 전에, 게이트 전극층(106) 위에 선택적으로 형성될 수 있다. 이 경우에, 이 실시예 모드는 소스/드레인 전극(114)과 제 1 전극층(117)의 연결 구조를 갖는데, 그 구조에서, 소스/드레인 전극(114)이 제 1 전극 위에 적층된다. 소스/드레인 전극층(114) 형성 전에 제 1 전극층(117)이 형성되는 경우에, 편평한 형성 영역위에 형성될 수 있다. 따라서, 제 1 전극층(117)이 소정의 편평도를 갖도록 형성될 수 있는데, 양호한 커버리지 및 위치 설정 특성이 얻어지고, CMP와 같은 폴리싱 처리가 충분히 수행될 수 있기 때문이다.
층간 절연층이 되는 절연층이 소스/드레인 전극층(114) 위에 형성되어 배선층을 통해 제 1 전극층(117)과 전기적으로 연결되는 구조가 또한 사용될 수 있다. 이 경우에, 절연층을 제거하여 개구(콘택홀)을 형성하는 대신에, 절연층에 대해서 낮은 습윤성을 갖는 물질이 소스/드레인 전극층(114) 위에 형성된다. 절연층은, 절연층 형성 재료를 포함하는 화합물이 도포법에 의해 도포되는 때에 낮은 습윤성을 갖는 물질이 형성되는 지역을 제외하고 형성된다.
가열, 건조 등에 의한 경화에 의해 절연층을 형성한 후에, 낮은 습윤성을 갖는 물질이 제거되어 개구를 형성한다. 배선층이 형성되어 개구를 충진시키고, 제 1 전극층(117)이 형성되어 배선층과 접촉하게 된다. 이 방법을 적용함으로써, 개구는 에칭에 의해 반드시 향성되어야 하는 것은 아니고, 따라서, 공정이 단순화되는 효과가 존재한다.
발광이 발광 특성을 갖는 기판(100) 측 반대 방향으로 발산되고, 주로 Ag(은), Au(금), Cu(구리), W(텅스텐) 또는 Al(알루미늄)을 함유하는 화합물 등이 사용될 수 있는 경우에, 반사형 EL 디스플레이 패널이 제조된다. 선택적으로, 제 1 전극층(117)이, 투명 도전막 또는 광 반사 도전 막을 스퍼터링법에 의해 형성하고, 마스크 패턴을 형성한 후에 에칭 공정을 조합으로써 형성될 수 있다.
제 1 전극층(117)은 CMP법에 의해 폴리싱되거나 또는 폴리비닐-알코올-계 다공질 몸체로 세정되어 제 1 전극층의 표면이 편평하게 만들어진다. 또한, CMP법의 사용에 의해 폴리싱한 후에, 자외선 조사 또는 산소 플라즈마 처리 등이 제 1 전극층(117) 표면상에서 수행된다.
전술한 단계에 따르면, 하부 게이트형의 TFT와 픽셀 전극이 투광성을 갖는 기판(100)에 연결되는 디스플레이 패널용의 TFT 기판(100)이 완성된다. 이 실시예 모드에서 TFT는 동일한 평면에 있다.
이어서, 절연층(또한 격벽 또는 뱅크로 참조됨)(121)이 선택적으로 형성된다. 그 절연층(121)은 제 1 전극층(117) 위에 개구를 갖도록 형성된다. 이 실시예 모드에서, 절연층(121)은 전면에 걸쳐 형성되고, 레지스터 등의 마스크를 사용하여 에칭되고 패턴화된다. 절연층(121)이 절연층(121)을 직접적으로 또는 선택적으로 형성할 수 있는 액적 토출법 또는 프린팅법을 사용하여 형성되는 경우에, 에칭에 의한 패터닝은 반드시 필요하지 않다. 절연층(121)은 또한 본 발명에 따른 예비 처리에 의해 원하는 모양을 갖도록 형성될 수 있다.
절연층(121)이, 산화 실리콘, 질화 실리콘, 산질화 실리콘, 산화 알루미늄, 질화 알루미늄, 산질화 알루미늄 또는 다른 무기 절연 재료; 아크릴 산, 메타아크릴산 또는 그 유도체; 폴리미드, 방향성 폴리미드 또는 폴리벤지미다졸과 같은 열 저항 폴리머; 실리콘, 산소 및 수소를 포함하는 화합물중 Si-O-Si 결합을 포함하는 무기 실록산-계 절연 재료 또는 메틸 또는 페닐과 같은 유기물 그룹이 실리콘과 수소 결합을 대신하는 유기 실록산-계 절연 재료로 형성될 수 있다. 절연층(121)이 또한 아크릴 또는 폴리미드와 같은 감광성 재료, 또는 비-감광 재료를 사용하여 형성될 수 있다. 절연층(121)은 양호하게 곡률 반경이 연속적으로 변화하는 모양을 갖는다. 따라서, 전자발광층(122)과 절연층(121) 위에 형성된 제 2 전극층(123)의 커버리지가 강화된다.
액적 토출법에 의한 화합물의 토출에 의해 절연층(121)을 형성한 후에, 절연층의 표면이 평탄화하기 위한 압력으로 가압되어 그것의 평탄성을 강화시킨다. 가 압 방법으로서, 가압 방법으로서, 함몰부 및 돌출부가 그 표면을 롤러-형 물체 를 스캔함으로써 완만해지거나, 또는 그 표면이 편평판 모양 물체로 수직으로 가압될 수 있다. 선택적으로, 표면의 함몰부 및 돌출부가 표면을 용매 등에 의해 표면을 연화 또는 용융시킴으로써 에어 나이프에 의해 제거될 수 있다. CMP법이 또한 표면 연마를 위해 또한 사용될 수 있다. 이 단계는 함몰부 및 돌출부가 액적 토출법에 의해 발생하는 경우에 표면을 평탄화하는데 적용될 수 있다. 이 단계에 따라서, 평탄성이 강화되는 경우에, 디스플레이 패널의 디스플레이 변형 등이 방지되고, 따라서, 고해상도의 영상이 디스플레이될 수 있다.
디스플레이 패널용 TFT를 갖는 기판(100) 위에 발광 소자가 형성된다(도 9a 및 도 9b 참조).
전자발광층(122)을 형성하기 전에, 전극층(117) 및 절연층(121)에 있는 또는 그 표면에서 흡수된 습분이 대기압하에서 200℃의 온도에서 가열 처리를 수행함으로써 제거된다. 가열 처리는, 낮은 압력에서 수행되는 진공 증발법 또는 액적 토출법에 의해 대기 공기에 노출없이 전자발광층(122)을 형성하도록, 200 내지 400℃, 양호하게는, 250 내지 350℃의 온도에서 열 처리를 수행하는 것에 의해 제거된다.
전자발광층(122)으로서, 각각 레드(R), 그린(G) 및 블루(B)를 나타내는 재료가 각각을 위한 증발 마스크를 사용하는 증발법에 의해 형성된다. 각각 레드(R), 그린(G) 및 블루(B)를 나타내는 재료(저분자량 재료, 고분자량 재료 등)가 컬러 필터와 동일한 방법으로 액적 토출법에 의해 형성될 수 있다. 이 경우는 양호한데, RGB의 분리 컬러링이 마스크 없이도 수행될 수 있기 때문이다. 이어서, 제 2 전극층(123)이 전자발광층(122)위에 적층되어 발광 소자를 사용하는 디스플레이 기능을 갖는 표시 장치가 완성된다.
비록 도시되지는 않았지만, 제 2 전극층(123)을 커버하기 위한 패시베이선 막을 제공하는 것이 효과적이다. 표시 장치 형성시에 제공되는 보호막은 단층 구조 또는 멀티-층 구조를 갖는다. 패시베이션 막으로서, 질화 실리콘(SiN), 산화 실리콘(SiO2), 산질화 실리콘(SiON), 질화 산화 실리콘(SiNO), 질화 알루미늄(AlN), 산질화 알루미늄(AlON), 산소 함량보다 많은 질소 함량을 갖는 질화 산화 알루미늄, 산화 알루미늄, 탄소 같은 다이아몬드(DLC) 또는 탄소막 함유 질소(CNx)의 단층, 또는 절연 막이 조합되는 적층(예를 들면, 탄소막(CNx) 함유 질소 및 질화 실리콘(SiN)의 적층)이 사용될 수 있다. 유기 재료와 같은 적층이 사용되거나 또는 스틸렌 폴리머와 같은 폴리머 적층이 사용될 수 있다. 선택적으로, 골격이 실리콘(Si) 및 산소(O)의 결합에 의해 형성되고, 치환체로서 적어도 수소(알킬기 또는 방향족 탄화 수소)를 포함하는 유기 그룹이 사용된다. 선택적으로, 플루오르기가 치환체로서 사용될 수 있다. 또한, 선택적으로, 적어도 수소와 플루오르기를 포함하는 유기물기가 치환체로서 사용될 수 있다.
이때에, 패시베이션 막으로서, 양호한 커버리지를 갖는 막을 사용하는 것이 양호하고, 탄소막 , 특히 DLC막이 효과적이다. DLC막은 상온에서 100℃ 또는 그 미만의 온도 범위 내에서 형성될 수 있고, 따라서, DLC 막은 낮은 열 저항을 갖는 전자발광층 위에 용이하게 형성될 수 있다. DLC 막은 플라즈마 CVD법(일반적으로, RF 플라즈마법 CVD법, 마이크로파 CVD법, 전자 싸이클론 공명(ECR) CVD법, 열 필라멘트 CVD법 등), 조합 플래임 법, 스퍼터링법, 이온 비임 증발법, 레이저 증발법 등에 의해 형성될 수 있다. 수소 가스 및 탄화수소-계 가스(예를 들면, CH4, C2H2, C6H6 등)가 막 형성을 위해 사용되는 반응 가스로서 사용된다. 그 반응 가스는 글로우 방전에 의해 이온화된다. 그 이온 가스는 가속되어 네가티브 셀프 바이어스가 인가된 음극과 충돌한다. CN막은 산소에 대해 높은 블록킹 효과를 갖고, 전자발광층의 산화를 억제한다. 따라서, 전자발광층은 후속의 어닐링 단계 동안에 산호가 방지된다.
이어서, 실런트가 형성되고, 실링이 실링 기판을 사용하여 수행된다. 이어서, 신축성 배선 기판이 외부와 전기적으로 연결시키기 위한 게이트 배선층에 전기적으로 연결되어 형성되는 게이트 배선층에 연결될 수 있다. 이것은 소스/드레인 전극층(111)에 전기적으로 연결되어 형성되는 소스 배선층과 동일한다.
본 발명을 사용하여 제조되는 EL 디스플레이 패널의 완성도가 도 18a 및 도 18b에 도시되었다. 도 18a는 EL 디스플레이 패널의 상부도이고, 도 18b는 도 18a에서 선 E-F를 따르는 단부도이다. 도 18a 및 도 18b에서, 소자 기판(3300) 위에 형성된 픽셀부(3301)는 픽셀(3302), 게이트 배선층(3306a, 3306b)과, 소스 배선층(3308)을 포함하고, 소자 기판(3300)은 실런트(3303)에 결합되는 것에 의해 실링 기판(3310)에 고정된다. 이 실시예 모드에서, 구동기 IC(3351)가 FPC(3351) 위에 제공되고, TAB법에 의해 장착된다.
도 18a 및 도 18b에 도시된 바와 같이, 건조부(3305, 3304a, 3304b)가 디스플레이 패널에 제공되어서, 소자 습분에 의한 열화를 방지한다. 건조부(3305)는 픽셀부를 감싸도록 형성되고, 건조부(3304a, 3304b)는 게이트 배선(3306a, 3306b)에 대응하는 영역에 형성된다. 이 실시예 모드에서, 건조부는 실링 기판에 형성된 함몰부에 제공되는데, 이것은 EL 디스플레이 기판이 얇아지는 것을 막지 않는다. 큰 흡수 영역이 얻어질 수 있는데, 건조부가 게이트 배선층에 대응하는 영역에 또한 형성되기 때문인데, 따라서, 흡수 효과를 강화시킨다. 추가적으로, 건조부가 광을 직접적으로 발산하지 않는 게이트 배선층 위에 형성되기 때문에, 광 추출 효율은 열화되지 않는다. 이 실시예 모드에서, 필러(3307)는 디스플레이 패널에 충진된다. 건조부와 같은 흡습성을 갖는 물질이 필러로서 사용되는 경우에, 다른 흡습 효과가 얻어질 수 있고, 소자가 열화되는 것이 방지된다.
이 실시예 모드에서, 발광 소자가 가스 기판으로 밀봉되는 경우가 도시되었지만, 밀봉 처리는 발광 소자를 습분으로부터 보호하는 처리이다. 따라서, 발광 소자가 커버 재료로 기계적으로 밀봉되는 방법의 어떤 것, 발광 소자가 열경화성 수지 또는 자외선 경화성 수지로 밀봉되는 방법, 그리고, 발광 소자가 높은 배리어 능력을 갖는 산화 또는 질화 금속과 같은 박막으로 밀봉되는 방법이 사용될 수 있다. 커버 재료로서, 유리, 세라믹, 플라스틱 또는 금속이 사용될 수 있다. 그러나, 광이 커버 재료 측으로 발산되는 경우에, 커버 재료는 투광 특성을 가질 필요가 있다. 밀봉된 공간이, 커버 재료를 전술한 발광 소자가 형성되는 기판 위에 열경화 수지 또는 자외선 경화 수지로 부착하고, 이어서 그 수지를 열 처리 또는 자외선 조사 처리에 의해 경화시킴으로써 형성된다. 밀봉된 공간에 산화 바륨에 의해 대표되는 흡습성 흡수재를 제공하는 것이 또한 효과적이다. 그 흡수재는 실런트 위에 또는 격벽 위에 또는 주연부에 제공되어 발광 소자에서 발광되는 광을 차단하지 않게 한다. 또한, 커버 재료와 그 위에 발광 소자가 형성되는 기판 사이의 공간을 열 경화성 수지 또는 자외선 경화 수지로 충진시킬 수 있다. 이 경우에, 열 경화성 수지 또는 자외선 경화 수지에 흡습성 재료를 부가하는 것이 효과적이다.
이 실시예 모드에서, 스위칭 TFT의 하나의 게이트 구조가 도시도었지만, 이중 게이트 구조와 같은 멀티 게이트 구조가 사용될 수 있다. 반도체가 SAS 또는 결정성 반도체에 의해 제조되는 경우에, 불순물 영역이 하나의 전도성 형태를 부가하는 불순물 부가에 의해 형성될 수 있다. 이 경우에, 반도체층은 상이한 농도의 불순물 영역을 갖는다. 예를 들면, 반도체층은 채널 형성 영역의 주변과, 게이트 전극층과 적층되는 영역에서 낮은 불순물 농도를 갖고, 그것의 외부는 높은 불순물 농도를 갖는다.
전술한 바와 같이, 이 실시예 모드에서는, 포토 마스크를 사용하는 노광 단계가 사용되지 않고, 따라서 단계들이 생략될 수 있다. 또한, 디스플레이 패널이, 한 측상에서 1000nm 이상을 갖는 5 세대에서 그리고 그 후의 유리 기판이 사용되는 경우라도, 액적 토출법의 사용으로 기판 위에 다양한 패턴을 직접 형성함으로써 용이하게 제조될 수 있다.
본 발명에 따르면, 원하는 패턴이 양호한 제어성으로 형성될 수 있고, 재료의 손실과 비용이 감소될 수 있다. 따라서, 높은 성능과 높은 신뢰성의 표시 장치가 양호한 수율로 제조될 수 있다.
<실시예 모드 3>
본 발명의 한 실시예 모드가 도 10a 내지 도 10c와, 도 11a 및 도 11b를 참조하여 기술될 것이다. 이 실시예 모드에서는, 표시 장치가 박막 트랜지스터로서 상부 게이트형(스태거형)박막 트랜지스터의 사용에 의해 제조된다. 디스플레이 소자로서 액상 재료를 사용하는 액정 표시 장치의 한 예가 도시되었다. 따라서, 동일한 부품과 동일한 기능을 갖는 부품은 반복적으로 설명하지 않는다. 도 10a 내지 도 10c와, 도 11a 및 도 11b는 표시 장치의 단부도이다.
또한, 이 실시예 모드에서는, 광 조사 처리가 기판을 관통해 수행되어, 광 흡수재로서 색소를 사용하는 것에 의해 그것의 습윤성을 변화시키도록 조사 면적을 개질시킨다.
소스/드레인 전극층(330) 및 소스/드레인 전극층(308)은 투광성을 갖는 기판(300) 위에 형성된다. 전극층들은 이 실시예에서 액적 토출법에 의해 형성된다.
n-형 반도체층이 소스/드레인 전극층(330, 308)위에 형성되고, 레지스트 등으로 형성된 마스크로 에칭된다. 이 레지스트는 액적 토출법을 사용하여 형성된다. 반도체층은 n-형 반도체층 위에 형성되고, 마스크 등을 사용하여 다시 패턴화된다. 따라서, n-형 반도체층(307, 306)이 형성된다. 반도체층(306)이 이 실시예 모드에서 무기물인 실리콘으로 제조되지만, 펜탄신(pentancene)과 같은 유기 반도체로 형성될 수 있다. 유기 반도체가 액적 토출법에 의해 선택적으로 형성되는 경우에, 패턴닝 공정이 단순화될 수 있다.
이어서, 게이트 절연층(305)이 플라즈마 CVD법 또는 스퍼터링법에 의해 단층으로 또는 적층으로 형성된다(도 10a). 그 게이트 절연층(305)은 무기물 또는 유기물 재료를 이용할 수 있다. 양호한 모드로서, 특히, 질화 실리콘을 포함하는 절연층과, 산화 실리콘을 포함하는 절연층과, 질화 실리콘을 포함하는 절연층의 세 층의 적층 몸체가 게이트 절연층과 동등하다.
이어서, 레지스트 등으로 형성된 마스크가 게이트 절연층(305) 위에 형성되고, 게이트 절연층(305)은 에칭되어 관통 홀(345)을 형성한다. 이 실시예 모드에서, 마스크는 액적 토출법에 의해 선택적으로 형성된다.
광 파장 영역에서 흡수 영역을 갖는 광 흡수재가 낮은 습윤성을 갖는 물질내로 혼합되는 낮은 습윤성을 갖는 화합물(350)이 형성된다(도 10b 참조).
낮은 습윤성을 갖는 화합물(350)은 투광성을 갖는 기판(300) 측으로부터의 광원(370)으로부터 발산된 광(371)으로 조사된다. 낮은 습윤성을 갖는 화합물(300)의 표면이 기판(300), 반도체층(306) 및 게이트 절연층(305)을 관통하는 광(371)에 의해 개질된다. 소스/드레인 전극층(330, 308)은 마스크로서 기능한다. 따라서, 비교적 높은 습윤성을 갖는 고 습윤 영역(301)과 비교적 낮은 습윤성을 갖는 저 습윤 영역(302a, 302b)이 낮은 습윤 영역을 갖는 화합물(350)의 표면 위에 형성된다(도 10c 참조). 광은 광 흡수재에 의해 흡수되어 조사 처리 효율을 강화시키고, 이것은 공정 성능을 증가시킨다. 이 실시예 모드에서와 같이, 막이 소스/드레인 전극층을 사용하여 개질되는 경우에, 상이한 습윤성을 갖는 미세 패턴이 양호한 제어성으로 형성된다. 따라서, 재료의 손실과 비용이, 액적 토출법을 조합하는 것에 의한 스핀 코팅법 등을 사용하는 전체 도포 형성과 비교하여, 감소될 수 있다.
이 실시예 모드에서, 투광성을 갖는 기판(300), 반도체층(306), 게이트 절연층(305) 위에 형성된 광 흡수재를 포함하는 물질상에 광 조사가 수행된다. 따라서, 광이 통과하는 투광성 기판(330), 반도체층(306) 및 게이트 절연층(305)에서 광을 흡수하는 것이 억제되어서, 광 흡수재를 포함하는 물질 표면을 개질시키는데 필요한 에너지가 광 흡수재를 포함하는 물질에 주어지는 것이 중요하다. 광 흡수재를 포함하는 물질 표면의 개질처리에 주어지는 에너지는 광이 통과하는 재료의 흡수량, 광 흡수재의 일체량(농도) 등에 의해 변화된다. 따라서, 에너지는 적절하게 세팅된다.
도전성 재료를 포함하는 화합물은 액적이 유동 형태로 액적 토출 장치(381)로부터 높은 습윤 영역(301)으로 토출되어서 게이트 전극층(303)을 형성한다(도 11a). 도전성 재료를 포함하는 유동 상태의 도출된 화합물은 고착됨이 없이 형성 영역의 습윤성의 차이로 인해서 낮은 습윤 영역(302a, 302b)에 의해 반발된다. 따라서, 화합물이 높은 습윤 영역(301)에서 형성되고, 이것은 양호한 제어성과 안정성으로 보다 안정적인 것이 된다.
예비 처리로서 형성된 습윤성을 변화시키는 물질은 전극층 형성후에 남게 되거나 또는 불필요한 부분은 패턴 형성후에 제거된다. 그 물질은 마스크로서 패턴을 사용하여 제거되고, 산소 등의 사용에 의해 에싱되며, 에칭 플라즈마 처리 등이 사용될 수 있다. 추가적으로, 상이한 습윤 영역을 형성하기 위해 광 조사 처리를 수행한 후에, 광 흡수재는 광 흡수재가 용해되는 알코올과 같은 용매로 제거될 수 있다.
픽셀 전극(311)이 액적 토출법에 의해 형성된다. 그 픽셀 전극(311)과 소스/드레인 전극(308)은 이미 형성된 관통-홀(345)에 의해 서로 각각 전기적으로 연결된다. 전술한 제 1 전극층(117)과 동일한 재료가 픽셀 전극층(311)에 사용될 수 있고, 투광 액정 디스플레이 패널이 제조되는 경우에, 소정 패턴이 산화 인듐 주석(ITO), 산화 실리콘을 포함하는 산화 인듐 주석(ITSO), 산화 아연(ZnO), 산화 주석(SnO2) 등을 포함하는 화합물에 의해 형성되고, 이어서 베이킹이 수행된다.
이어서, 정렬막으로 불리는 절연층(312)이 프린팅법 또는 스핀 코팅법에 의해 형성되어, 픽셀 전극층(311)을 커버한다. 절연층(312)은 스크린 프린팅법 또는 옵셋 프린팅법의 사용에 의해 선택적으로 형성된다. 이어서, 러빙이 수행되고, 실런트가 픽셀 전극이 액적 토출법(미도시)에 의해 형성되는 주변 영역에 형성된다.
연속적으로, 정렬 막으로 기능하는 절연층(321)과, 컬러 필터로 기능하는 컬러링 층(322)과, 카운터 기판으로 기능하는 도전층(323)을 장착한 카운터 기판(324)과, 편광판(325)을 구비한 카운터 기판(324)을 그들 사이의 스페이서로 TFT 기판(300)에 부착시키고, 스페이서에 액정층(320)을 제공함으로써 액정 디스플레이 패널이 제조될 수 있다(도 11b 참조). 실런트가 필러와 혼합되고, 또한, 카운터 기판(324)이 실링막(뱅크 매트릭스) 등을 구비하게 된다. 카운터 기판(324)을 부착한 후에 모세관 현상을 이용하여 액정을 분사하는 디스펜서형(도핑형) 또는 딥형(펌핑형)이 액정층 형성을 위한 방법으로 사용될 수 있다.
디스펜서형을 사용하는 액정 낙하 분사법이 도 29를 참조하여 기술된다. 도 29의 액정 낙하 분사법은 제어 장치(40), 영상 테이킹 수단(42), 헤드(43), 액정(33), 마커(35, 45), 배리어층(34), 실런트(32), TFT 기판(30), 카운터 기판(20)을 포함한다. 폐쇄 루프가 실런트(32)로 형성되고, 액정(33)이 헤드(43)로부터 한 번 또는 복수회 낙하된다. 액정 재료가 높은 부착력을 갖는 경우에는, 액정 재료는 연속적으로 토출되고, 내부 연결된 형성 영역에 부착된다. 다른 한편, 액정 재료가 낮은 부착력을 갖는 경우에는, 액정 재료는 단속적으로 토출되고, 액적이 도 29에서와 같이 낙하된다. 이때에, 배리어층(34)이 제공되어 실런트(32) 및 액정(33)이 서로 각각 반응하는 것을 방지한다. 이어서, 기판은 진공 상태에 놓이고, 이어서 자외선 경화가 수행되어 공간을 액정으로 충진시킨다.
연결부가 형성되어 전술한 단계에서 형성된 픽셀부와 외부 배선 기판을 연결시킨다. 접속부의 그 절연층은 대기압 또는 그 부근의 압력하에서 산소 가스를 이용하여 에싱 처리를 수행함으로써 제거된다. 이 처리는 산소 가스와, 수소, CF4, NF3, H2O2 및 CHF3 중의 하나 또는 그 이상을 이용하여 수행된다. 이 단계에서, 에싱 처리는 카운터 기판을 이용한 실링후에 수행되어 정전기에 의한 손상 또는 파괴를 방지하는데, 그러나, 에싱 처리는 정전기 효과가 없는 어는 때에나 수행될 수 있다.
접속 배선 기판이 제공되어 배선층을 전기적으로 그들 사이에 개재된 이방성 도전층과 전기적으로 연결시킨다. 배선 기판은 외부로부터 신호 또는 전압을 전달하는 기능을 갖는다. 전술한 단계들을 통해, 디스플레이 기능을 포함하는 액정 디 스플레이 패널은 제조될 수 있다.
이 실시예 모드에서는, 싱글 게이트 구조를 갖는 스위칭 TFT가 기술되지만, 이중 게이트 구조와 같은 멀티 게이트 구조가 사용될 수 있다. 반도체가 SAS 또는 결정성 반도체의 사용에 의해 제조되는 경우에, 불순물 영역이 하나의 도전 형태를 부가하는 불순물 부가에 의해 형성된다. 이 경우에, 반도체층은 상이한 농도의 불순물을 갖는 불순물 영역을 가질 수 있다. 예를 들면, 게이트 전극층으로 적층되고 반도체층의 채널 영역에 인접한 영역은 낮은 불순물 농도를 갖고, 그것의 외부 영역은 높은 불순물 영역일 수 있다.
전술한 바와 같이, 포토 마스크를 사용하는 광 노출 단계을 적용하지 않는 것에 의해 이 실시예 모드에서는 단계들이 생략될 수 있다. 또한, 디스플레이 패널이, 한 측상에서 1000nm 이상을 갖는 5 세대에서 그리고 그 후의 유리 기판이 사용되는 경우라도, 액적 토출법의 사용으로 기판 위에 다양한 패턴을 직접 형성함으로써 용이하게 제조될 수 있다.
본 발명에 따르면, 원하는 패턴이 양호한 제어성으로 형성될 수 있고, 재료의 손실과 비용이 감소될 수 있다. 따라서, 높은 성능과 높은 신뢰성의 표시 장치가 양호한 수율로 제조될 수 있다.
<실시예 모드 4>
박막 트랜지스터가 본 발명에 적용에 의해 제조될 수 있고, 그 박막 트랜지스터를 이용하여 표시 장치가 제조될 수 있다. 또한, 발광 소자가 사용되고, n-형 트랜지스터가 발광 소자를 구동시키는 트랜지스터로서 사용되는 경우에, 그 발광 소자에서 발산된 광은 하부 발산, 상부 발산 및 이중 발산 중의 어느 것으로 기능하다. 여기서, 각 발산의 발광 소자의 적층 구조가 도 12a 내지 도 12c를 참조하여 기술될 것이다.
또한, 이 실시예 모드에서는, 본 발명에 따르는 채널 보호성 박막 트랜지스터(471, 481)와 에칭 박막 트랜지스터(461)가 사용된다. 그 박막 트랜지스터(481)는 투광성을 갖는 기판(480) 위에 제공되고, 게이트 전극층(493), 게이트 절연층(497), 반도체층(494), n-형 반도체층(495), 소스/드레인 전극층(487) 및 채널 보호층(496)을 포함한다. 이 실시예 모드에서는, 비정질 구조를 갖는 실리콘 막이 반도체층으로서 사용되고, n-형 반도체층이 하나의 도전 형태의 반도체층으로서 사용된다. 하나의 도전 형태의 그 반도체층은 필요한 경우에 형성되고, n-형 반도체층을 형성하는 대신에, 반도체가 PH3 가스 분위기에서 플라즈마 처리에 의해 도전성이 주어진다. 그 반도체층은 이 실시예 모드에 제한되지 않고, 결절성 반도체층이 실시예 모드 2에서와 같이 사용된다. 폴리실리콘 등과 같은 결정성 반도체층을 사용하는 경우에, 하나의 도전 형태를 갖는 불순물 영역이, 불순물을 하나의 도전 형태 반도체층의 형성 없이도 결정성 반도체층내로 도핑(부가)하는 것에 의해 형성될 수 있다. 또한, 펜타신과 같은 유기 반도체가 형성될 수 있다. 예를 들면, 유기 반도체가 액적 토출법에 의해 선택적으로 형성되고, 패턴닝 공정이 다순화될 수 있다.
광 흡수재를 포함하는 물질(490)이 채널 보호층(496) 및 n-형 반도체층(495) 위에 형성될 수 있다. 이 실시예 모드에서, 광 흡수재를 포함하는 물질(490)은 투광성을 갖는 기판 측부로부터의 광에 의해 조사되어 게이트 전극층(493)에 의해 차단되지 않는 광 흡수재를 포함하는 물질(490) 표면을 개질시킨다. 광 흡수재에 의해 흡수되는 파장을 갖는 광이 조사되고, 광 흡수재는 조사된 광을 흡수하고, 흡수된 광을 발산한다. 따라서, 발산 에너지는 표면을 개질시키고, 이것은 광 조사의 개질 공정 능력을 증가시킨다. 투광성을 갖는 기판에 의해 흡수되는 것을 제외한 파장을 갖는 광이 선택될 수 있는데, 조사 광의 파장의 선택의 범위는 광 흡수재의 선택에 의해 넓어진다.
이 실시예 모드에서, 광 흡수재가 도전성 재료를 포함하는 화합물에 대해서 낮은 습윤성을 갖는 물질내로 혼합되어, 광 조사에 의해 게이트 전극층(493)이 높은 습윤성 영역으로 되도록 마스크로서 기능하는 채널 보호 영역(496)의 표면을 제외한 영역을 개질시킨다. 따라서, 비교적 높은 습윤 영역인 높은 습윤 영역(492a, 492b)과 비교적 낮은 습윤 영역(491)인 낮은 습윤 영역(491)이 광 흡수재를 포함하는 물질(490)의 표면 위에 형성된다. 채널 보호층 표면의 낮은 습윤 영역(491)은 주위 n-형 반도체 표면상의 높은 습윤 영역(492a, 492b)보다 보다 낮은 습윤성을 갖는다. 그 결과, 소스/드레인 전극층(487)이 양호한 제어성으로 높은 습윤성을 갖는 높은 습윤 영역(492a, 492b) 위에 형성된다. 이 실시예 모드에 사용된 낮은 습윤성을 갖는 물질이 분자 수준으로 얇은 FAS 이기 때문에, n-형 반도체층과 전극층이 절연되지 않는다. 낮은 습윤성을 갖는 물질이 사용되는 구조에 따른 재료 및/또는 두께의 선택에 의해 도전성 또는 절연성으로 제조된다. 박막 트랜지스터(481)에 대해서는, 도전성 재료를 포함하는 화합물에 대한 작은 습윤성을 갖는 물질이 채널 보호층 위에 형성된다. 물질이 또한 박막 트랜지스터(481)를 커버하도록 형성된 절연층(498)에 대해서 낮은 습윤성을 갖는 경우에, 절연층(498)에의 부착이 감소되는 것과 같은 형성 결함이 초래될 것이다. 따라서, 광 흡수재를 포함하는 물질을 제거시키거나, 또는 광 조사에 의해 물질을 개질시키어 습윤성을 개선시키는 것이 양호하다. 그러한 처리는 절연층이 기상 증착법, CVD법, 스퍼터링법 등에 의해 형성된 경우에 반드시 수행될 필요는 없다. 도 12a에 도시된 박막 트랜지스터(481)를 커버하는 절연층(498)은 기상 증착법에 의해 형성될 수 있는데, 그것은 채널 보호층 위의 낮은 습윤성 물질상에서 처리가 수행되지 않는 한 예이다. 도 12c는, 박막 트랜지스터(471)를 커버하는 절연층(478)이 액적 토출법에 의해 형성되기 때문에, 절연층(478) 형성 전에, 도 12a의 낮은 습윤 영역(491)에 대응하는 한 영역이 광으로 조사되어 습윤성을 개선시키는 한 예를 도시하고 있다.
채널 보호층(496)이 폴리미드, 폴리비닐 알콜 등을 사용하는 액적 토출법에 의해 형성된다. 그 결과, 노광 단계가 생략될 수 있다. 채널 보호층은 하나 또는 그 이상의 무기 재료(산화 실리콘, 질화 실리콘, 산질화 실리콘, 산화질화 실리콘 등), 감광성 또는 비감광성 유기 재료(폴리미드, 아크릴, 폴리아미드, 폴리미드 아미드, 밴조싸이클로뷰텐), 레지스트, 낮은 절연 상수를 갖는 낮은 k 재료와, 그들 막의 적층된 층으로 형성될 수 있다. 또한, 골격이 실리콘(Si), 산소(O)의 결합에 의해 형성되고, 치환체로서 적어도 수소(알킬기 또는 방향족 탄화수소와 같은)을 포함하는 유기물기가 사용된다. 또한, 플루오르기가 치환체로서 사용될 수 있다. 더욱이, 적어도 수소를 포함하는 유기물기와 플루오르기가 치환체로서 사용될 수 있다. 제조법으로서, 플라즈마 CVD법, 또는 열 CVD법, 또는 스퍼터링법과 같은 기상 증착법이 사용될 수 있다. 액적 토출법 또는 프린팅법(스크린 프린팅법 또는 옵셋 프린팅법과 같은 패턴 형성법)이 또한 사용될 수 있다. 도포법에 의해 얻어진 TOF 막 또는 SOG 막이 또한 사용될 수 있다.
먼저, 광이 투광성을 갖는 기판(480)의 측부에 발산되는 경우, 환언하면, 하부 발산이 수행되는 경우가 도 12a를 참조하여 기술될 것이다. 이 경우에, 제 1 전극(484), 전자발광층(485), 제 2 전극(486)이 연속적으로 소스/드레인 전극층(487)과 접촉관계로 형성되어 전기적으로 박막 트랜지스터(481)과 연결된다. 다음으로, 투광성을 갖는 기판(460)의 반대측에 광이 발산되는 경우, 환언하면, 상부 발산이 수행되는 경우가 도 12b를 참조하여 기술될 것이다. 박막 트랜지스터(461)는 전술한 박막 트랜지스터와 유사한 방법으로 형성될 수 있지만, 채널 보호층과 n-형 반도체층 부품들을 갖지 않고, 광 흡수재를 포함하는 물질과 반도체층이 마스크로서 소스/드레인 전극층을 이용하는 에칭에 의해 제거된다는 점이 상이하다. 따라서, 채널 에칭 박막 트랜지스터(461)에 대해서, 제어가능한 패턴 형성을 위해 사용된 광 흡수재를 포함하는 물질이 제거된다. 채널 보호 박막 트랜지스터(481)에대해서는, 이 실시예 모드에서, 채널 보호층 위의 광 흡수재를 포함하는 물질은 제거되지 않으나, 채널 보호 형태의 경우에는 제거될 수 있다. 또한, 광 흡수재를 포함하는 물질과 혼합된 광 흡수재만이 실시예 모드 1에 도시된 바와 같이 용매로 제거될 수 있다.
전기적으로 박막 트랜지스터(461)에 연결된 소스/드레인 전극층(462), 제 1전극층(463), 전자발광층(464) 및 제 2 전극층(465)이 순서대로 적층된다. 전술한 구조를 통해, 제 1 전극층(463)이 광을 발산하는 경우라도, 그 광은 소스/드레인 전극층(462)에 의해 반사되어 그 광은 투광성을 갖는 기판(460) 측부 반대 측으로 발산된다. 이 구조에서, 제 1 전극층(463)은 투광 재료를 사용할 필요가 없다. 마지막으로, 광이 투광성을 갖는 기판의 양 측과 그곳의 반대 측으로부터 발산되는 경우, 즉, 이중 발산이 이루어지는 경우가, 도 12c를 참조하여 기술될 것이다. 박막 트랜시스터(471)는 박막 트랜지스터(481)와 동일한 채널 보호 박막 트랜지스터이다. 그것은 박막 틀랜지스터(481)와 같이 형성될 수 있다. 전기적으로 박막 트랜지스터(471)에 연결된 소스/드레인 전극층(477), 제 1전극층(472), 전자발광층(473) 및 제 2 전극층(474)이 순서대로 적층된다. 이 경우에, 제 1 전극층(472) 및 제 2 전극층(474) 양자가 투광성을 갖는 재료로 형성되고, 광을 투과시키기에 충분히 얇도록 형성되는 경우에, 이중 발산이 실현되는 것이다.
이 실시예 모드에 적용할 수 있는 발광 소자 모드가 도 30a 내지 도 30d에 도시되었다. 발광 소자는 전자발광층(860)이 제 1 전극층(870)과 제 2 전극층(850) 사이에 개재되는 구조를 갖는다. 제 1 전극층과 제 2 전극층의 재료는 작업 기능을 고려하여 선택될 필요가 있다. 제 1 전극층과 제 2 전극층은 픽셀 구조에 따라서 양극 또는 음극일 수 있다. 이 실시예 모드에서, 구동 TFT는 n-채널 도전성을 갖게 되어서, 제 1 전극이 음극으로 작용하고, 제 2 전극이 양극으로 작용하는 것이 양호하다. 구동 TFT가 p-채널 도전성을 갖는 경우에는, 제 1 전극층이 양극으로, 그 리고 제 2 전극층이 음극으로 작용한다.
도 30a 및 도 30b는 제 1 전극(870)이 양극이고 제 2 전극(850)이 음극인 경우를 도시하고 있다. 전자발광층(860)은 양호하게 HIL(홀 분사층)과 HTL(홀 운반층, 804), EML(발광층, 803), ETL(전자 운반층) 및 EIL(전자 분사층, 802), 그리고 제 2 전극층(850)이 제 1 전극층(870)의 측부로부터 순서대로 적층되는 구조를 갖는다. 도 30a는, 광이 투광 도전 산화 재료를 갖는 전극층(805)을 포함하는 제 1 전극층(870)으로부터 발산되는 구조와, 제 2 전극층이, LiF 또는 MgAg와 같은 알칼리 금속 또는 알카리 희금속을 포함하는 전극층(801)과 알루이늄과 같은 재료로 형성된 전극층(800)이 발광층(860)의 측부로부터 차례로 적층되는 구조를 갖는 것을 도시하고 있다. 도 30b는 광이 제 2 전극층(850)으로부터 발산되고, 제 1 전극층이, 알루미늄 또는 티타늄과 같은 금속, 또는 그러한 금속 및 화학양론적 비율 미만의 농도의 질소를 함유하는 금속 재료로 형성된 전극층(807)과, 1 내지 15 원자 % 농도의 산화 실리콘을 함유하는 도전 산화 재료로 형성된 제 2 전극층(806)을 포함하는 구조를 도시하고 있다. 제 2 전극층은 LiF 또는 MgAg와 같은 알칼리 금속 또는 알카리 희금속을 포함하는 전극층(801)과 전자발광층(860)의 측부로부터 알루미늄과 같은 금속 재료로 형성된 전극층(800)을 포함하고, 각 층은 투광을 위해 100nm 이하 두께로 형성되고, 따라서, 광이 제 2 전극층(850)으로부터 발산될 수 있다.
도 30c 및 도 30d는 제 1 전극층(870)이 음극이고, 제 2 전극층(850)이 양극인 경우를 도시하고 있다. 전자발광층(860)은 양호하게 EIL(전자 분사층)과 ETL(전 자 운반층, 802), EML(발광층, 803), HTL(홀 운반층) 및 HIL(홀 분사층, 804), 그리고 양극인 제 2 전극층(850)이 음극으로부터 순서대로 적층되는 구조를 갖는다. 도 30c는, 광이 제 1 전극층(870)으로부터 발산되는 구조를 도시하고 있다. 제 1 전극층(870)은, LiF 또는 MgAg와 같은 알칼리 금속 또는 알카리 희금속을 포함하는 전극층(801)과 발광층(860)의 측부로부터 알루미늄과 같은 금속 재료로 형성된 전극층(800)을 포함하고, 각 층은 투광을 위해 100nm 이하 두께로 형성되고, 따라서, 광이 제 1 전극층(870)으로부터 발산될 수 있다. 제 2 전극층은, 1 내지 15 원자 % 농도의 산화 실리콘을 함유하는 도전 산화 재료로 형성된 제 2 전극층(806)과, 알루미늄 또는 티타늄과 같은 금속, 또는 그러한 금속 및 화학양론적 비율 미만의 농도의 질소를 함유하는 금속 재료로 형성된 전극층(807)을 포함한다. 도 30d는 광이 제 2 전극층(850)으로부터 발산되는 구조를 도시하고 있다. 제 1 전극층(870)은, LiF 또는 MgAg와 같은 알칼리 금속 또는 알카리 희금속을 포함하는 전극층(801)과 전자발광층(860)의 측부로부터 알루미늄과 같은 금속 재료로 형성된 전극층(800)을 포함하고, 제 1 전극층(870)이 전자발광층(860)에서 발생된 광을 반사하기에 충분한 두께로 형성된다. 제 2 전극층(850)은 투광 도전 산화 재료로 제조된 전극층(805)을 포함한다. 전자발광층은 싱글층 또는 적층구조 외에 혼합된 구조를 가질 수 있다.
전자발광층으로서, 각각 레드(R), 그린(G) 및 블루(B)를 나타내는 재료가 각각을 위한 증발 마스크 등을 사용하는 증발법에 의해 선택적으로 형성된다. 각각 레드(R), 그린(G) 및 블루(B)를 나타내는 재료(저분자량 재료, 고분자량 재료 등) 가 컬러 필터와 동일한 방법으로 액적 토출법에 의해 형성될 수 있다. 이 경우는 양호한데, 마스크 없이도 RGB가 분리되어 컬러링될 수 있기 때문이다.
상부 발산의 경우에, 투광성을 갖는 ITO 또는 ITSO가 제 2 전극으로 사용되는 경우에, Li 이 벤조오자졸 유도체(BzOS) 등에 부가된 BzOS-Li가 사용될 수 있다. R, G 및 B 각각의 발광 컬러(R의 경우에는 DCM 등, 그리고 G의 경우에는 DMQD)에 대응하는 도펀트로 도핑된 Alq3가 예를 들면, EML로서 사용될 수 있다.
전자발광층은 전술된 재료에 제한되지 않는다. 예를 들면, 홀 분사성이 CuPc 또는 PEDOT를 사용하는 대신에, 산화 몰리브데늄(MoOX: X=2 내지 3) 및 α-NPD 또는 루브린과 같은 산화물의 동시 증발법에 의해 강화될 수 있다. 유기 재료(저분자량 재료 및 고분자량 재료를 포함하는) 또는 유기 재료와 무기 재료의 복합물이 전자발광층 재료로 사용될 수 있다. 발광 소자를 형성하기 위한 재료가 이하에 상세히 기술될 것이다.
전하 분사 운반 물질 중에 높은 전자 운반성을 갖는 물질로서, 예를 들면, 트리스(8-퀴놀린올라토)알루미늄(약어: Alq3), 트리스(4-에틸-8-퀴놀린올라토)알루미늄(약어: Almq3), 비스(10-하이드로시벤조[h]-퀴놀린올라토)베릴늄(약어: BeBq2), 비스(2-메틸-8-퀴놀린올라토)-4-페닐페놀라토-알루미늄(약어: BAlq) 등과 같은 퀴놀린 골격 또는 벤조퀴놀린 골격을 갖는 금속 착화물을 들 수 있다. 높은 홀 운반성을 갖는 물질, 예를 들면, 4,4'-비스[N-(1-나프틸)-N-페닐-아미노]-바이페닐(약어: α-NPD), 4,4'-비스[N-(3-메틸페닐)-N-페닐-아미노]-바이페닐(약어: TPD), 4,4',4"-트리스(N,N-디페닐-아미노)-트리페닐아민(약어:TDATA) 또는 4,4',4"-트리스[N-(3-메틸페닐)-N-페닐-아미노]-트리페닐아민(약어: MTDATA)와 같은 방향족 아민 화합물(환언하면, 벤젠 고리-질소 결합을 갖는 화합물)이 주어질 수 있다.
전하 분사 운반 물질 중에 높은 전자 분사성을 갖는 물질로서, 플루로화 리튬(LiF), 플루로화세슘(CsF) 또는 플루로화 칼슘(CaF2)과 같은 알칼리 또는 알칼리 희금속의 화합물이 주어질 수 있다. 이것에 부가하여, Alq3와 같은 높은 전자 운반성을 갖는 물질과 마그네슘(Mg)과 같은 알카리 희금속의 혼합물일 수 있다.
전하 분사 운반 물질 중에 높은 홀 분사성을 갖는 물질로서, 예를 들면, 산화몰리브데늄(MoOx), 산화바나듐(VOx), 산화루테늄(RuOx), 산화텅스텐(WOx), 산화망간(MnOx)와 같은 산화 금속이 주어질 수 있다. 또한, 푸탈로시아민(약어: H2Pc) 또는 구리 푸탈로시아민(CuPc)와 같은 푸탈로시아민 화합물이 주어질 수 있다.
발광층은 각 픽섹에 상이한 방사 파장 영역을 갖는 발광층을 제공함으써 컬러 디스플레이를 수행하는 구조를 갖는다. 일반적으로, R(레드), G(그린) 및 B(블루)에 대응하는 발광층이 형성된다. 이 예에서, 컬러 순수성이 개선되고, 픽셀부가, 픽셀의 광 발산 측에 픽셀의 광 발산 측에서의 발산 파장 영역의 광을 투과시키는 필터를 제공함으로써 경면(반사)을 갖는 것이 방지될 수 있다. 필터를 제공함으로써, 일반적으로 요구되는 원형의 극광 판 등이 생략될 수 있고, 또한, 발광층에서 발산된 광의 손실이 줄어들 수 있다. 또한, 픽셀부(디스플레이 패널)가 경사진 경우에 발생하는 컬러의 변화가 줄어들 수 있다.
다양한 재료가 발광 재료로 사용될 수 있다. 4-디시아노메틸렌-2-메틸-6-[2-(1,1,7,7-테트라메틸줄로리딘-9-일)에틴일]-4H-피란(약어: DCJT); 4-디시아노메틸렌-2-티-뷰틸-6-[2-(1,1,7,7-테트라메틸줄로리딘-9-일)에틴일]-4H-피란(약어: DCJTB); 페리플란텐, 2,5-디시아노-1,4-비스[2-(10-메톡시-1,1,7,7-테트라메틸줄로딘-9-일)에틴일]벤젠, N,N'-디메틸퀴나크리돈(약어: DMQd); 쿠마린 6; 쿠마린 545T; 드리스(8-퀴놀린올라토)알루미늄(약어: Alq3); 9,9'-바이안트릴; 9,10-디페닐안트라신(약어: DPA); 9,10-비스(2-나프틸)안트라신(약어: DNA) 등이 사용될 수 있다. 다른 물질 또한 사용될 수 있다.
한편, 고분자량 유기 발광 재료는 저분자량 재료보다 물리적으로 강하고, 소자의 내구성에서 우수하다. 또한, 고분자량 유기 발광 재료는 도포법에 의해 형성될 수 있고, 따라서, 소자는 비교적 용이하게 제조되 수 있다. 고분자량 유기 발광 재료를 사용하는 발광 소자의 구조는 기본적으로 저분자량 유기 발광 재료를 사용하는 경우와 동일한데, 즉, 음극, 유기 발광층 및 양극이 순서대로 적층된다. 그러나, 두 층 구조는 고분자량 유기 발광 재료를 사용하여 발광층이 형성되는 많은 경우에 사용된다. 이것은 저분자량 유기 발광 재료를 사용하는 경우와 같이 그러한 적층 구조를 형성하는 것이 어렵기 때문이다. 특히, 고분자량 유기 발광 재료를 사용하는 발광 소자는 음극, 발광층, 홀 운반층 및 양극이 차례로 적층되는 구조를 갖는다.
발광 컬러는 발광층을 형성하는 재료에 따라 결정되고, 따라서, 원하는 발광 을 나타내는 발광 소자가 발광층의 적절한 재료를 선택함으로써 형성될 수 있다. 발광층 형성을 위해 사용되는 고분자량 재료로서, 폴리파라페닐렌-비닐렌-계 재료, 폴리파라페닐렌-계 재료, 폴리티오핀-계 재료, 폴리풀로린-계 재료가 주어질 수 있다.
폴리파라페닐렌 비닐렌-계 재료로서, 폴리(파라페닐렌비닐렌)[PPV] 유도체, 예를 들면, 폴리(2,5-디알콕시-1,4-페닐렌비닐렌)[RO-PPV]; 폴리(2-(2'-에틸-헥속시)-5-메톡시-1, 4-페닐렌비닐렌)[MEH-PPV]; 폴리(2-(디알콕시페닐)-1,4-페닐렌비닐렌)[ROPh-PPV] 등이 주어질 수 있다. 폴리파라페닐렌-계 재료로서, 폴리파라펜닐렌[PPP] 유도체, 예를 들면, 폴리(2,5-디알콕시-1,4-페닐렌)[RO-PPP]; 폴리(2,5-디헥속시-1,4-페닐렌) 등이 주어질 수 있다. 폴리티오핀-계 재료로서, 폴리티오핀[PT] 유도체, 예를 들면, 폴리(3-알킬티오핀)[PAT]; 폴리(3-헥실티오핀)[PHT]; 폴리(3,4-디사이클로핵실티오핀)[PCHT]; 폴리(3-사이클로헥실-4-메틸티오핀)[PCHMT]; 폴리(3,4-디사이클로핵실티오핀)[PDCHT]; 폴리[3-(4-옥틸페닐)-티오핀][POPT]; 폴리[3-(4-옥틸페닐)-2,2-바이티오핀][PTOPT] 등이 주어질 수 있다. 폴리풀로린-계 재료로서, 폴리풀로린[PF] 유도체, 예를 들면, 폴리(9,9-디알킬풀로린)[PDAF]; 폴리(9,9-디옥틸풀로린)[PDOF] 등이 주어질 수 있다.
홀 운반성을 갖는 고분자량 발광 재료가 양극과 발광 특성을 갖는 고분자량 유기 발광 재료 사이에 개재되고, 양극으로부터의 홀 분사성이 강화된다. 일반적으로, 억셉터 재료를 따라서 물에 용해되는 홀 운반성을 갖는 고분자량 유기 발광 재료는 스핀 코팅법 등에 의해 도포된다. 또한, 홀 운반성을 갖는 고분자 유기 발광 재료는 유기 용매에 불용성이고, 따라서, 발광 특성을 갖는 전술한 고분자량 유기 발광 재료 위에 적층될 수 있다. 홀 운반성을 갖는 고분자량 유기 발광 재료로서, PEDOT와 억셉터 재료로 기능하는 장뇌 술폰산(CSA)의 혼합물, 폴리안닐린[PANI]과 억셉터로 기능하는 폴리스티렌 솔폰산[PSS]의 혼합물 등이 주어진다.
발광층이 평범한 컬러 또는 백생광을 발산하도록 제조된다. 백색광 발광 재료가 사용되는 경우에, 컬러 디스플레이는, 픽섹의 발광 측에서 특수한 파장을 갖는 광을 투과시키는 필터(컬러링층)이 제공되는 구조를 적용함으로써 제조될 수 있다.
백색광을 발산하는 발광층을 형성하기 위해서, 예를 들면, Alq3, 레드 광 발광 색소인 나일 레드로 부분적으로 도핑된 Alq3, Alq3,p-EtTAZ, TDP(방향족 디아민)이 연속적으로 기상 증착법에 의해 적층되어 백색광을 얻는다. 광 발산층이 스핀 코팅법을 사용하는 도포에 의해 형성되는 경우에, 스핀 코팅에 의해 형성된 층은 양호하게 진공 가열에 의해 베이킹된다. 예를 들면, 폴리(에틸렌디옥시티오핀)/폴리(스티렌 황산)용액의 수용성 용액이 전체적으로 도포되고 베이킹되어 홀 분사층으로 기능하는 막을 형성한다. 이어서, (1,1,4,4-테트라페닐-1,3-뷰타디엔[TPB]; 4-디시아노메틸렌-2-메틸-6-(p-디메틸라미노-스티릴)-4H-피란[DCM1]; 나일 레드; 쿠마린 6 등)의 발광 센터 색소로 도핑된 폴리비닐 카바졸(PVK) 용액이 전체적으로 도포되고 베이킹되어 발광층으로 기능하는 막을 형성한다.
발광층은 싱글층으로서 형성된다. 예를 들면, 전자 운반성을 갖는 1,3,4-옥사디아졸 유도체[PBD]가 홀 운반성을 갖는 폴리비닐 카바졸[PVK]에 분산될 수 있 다. 또한, 백색 발광이 전자 운반 매체로서 30 중량 %의 PBD를 분산시키고, 네 종류의 색소(TPB, 쿠마린 6, DCM1, 나일 레드)의 적정량을 분산시킴으로써 얻어질 수 있다. 백색광이 발산되는 발광 소자에 부가하여, 여기서 도시된 바와 같이, 발광층의 재료를 적절하게 선택함으로써 레드 광 발산, 그린 광 발산 또는 불루 광 발산이 제공되는 발광 소자가 제조될 수 있다.
또한, 싱글렛 여기 발광 재료뿐 아니라 금속 착화물을 함유하는 트리플렛 여기 발광 재료가 발광층에 사용될 수 있다. 예를 들면, 레드, 그린 및 불루광을 발산하는 픽셀 중에서, 비교적 짧은 시간에 발광이 반으로 감소되는 레드 광을 발산하는 픽셀이 트리플렛 여기 발광 재료로 형성되고, 나머지는 싱글렛 여기 발광 재료로 제조될 수 있다. 트리플렛 여기 발광 재료는 재료가 양호한 발광 효율을 갖고, 동일한 광을 얻는데 적은 동력을 소모하는 특성을 갖는다. 레드 픽셀에 트리플렛 여기 발광 재료가 사용되는 경우에, 단지 적은 양의 전류만이 발광 소자에 인가될 필요가 있다. 따라서, 신뢰성이 개선된다. 레드 광을 발산하는 픽셀과 불루 광을 발산하는 픽셀은 트리플렛 여기 발광 재료로 형성되고, 블루 광을 발산하는 픽셀은 싱글렛 여기 발광 재료로 형성되어 낮은 전력 소모를 달성할 수 있다. 낮은 전력 소모는 또한 인간의 눈이 트리플렛 여기 발광 재료에서 높은 가시성을 갖는 그린 광을 발산하는 발광 소자를 형성하는 것에 의해 달성될 수 있다.
도펀트로서 사용된 금속 착화물은 트리플렛 여기 발광 재료의 예이고, 중심 금속으로서 제 3전이 계열 원소인 플라티늄을 갖는 금속 착화합물과, 중심 원소로소 이리듐을 갖는 금속 착화합물 등이 알려져 있다. 트리플렛 광 여기 재료는 그 화합물에 제한되지 않는다. 전술한 구조를 갖는 화합물과 중심 금속으로서 주기율표 8 내지 10 족에 속하는 원소가 또한 사용될 수 있다.
발광층 형성을 위한 전술한 재료는 바로 예이다. 발광 소자는 홀 분사 운반층, 홀 운반층, 전자 분사 운반층, 전자 운반층, 발광층, 전자 블록킹 층 및 홀 블록킹 층들을 적절하게 적층함으로써 형성될 수 있다. 또한, 혼합층 또는 혼합 결합이 이들 층들의 조합에 의해 형성될 수 있다. 발광층의 층 구조른 가변적일 수 있다. 특수한 전자 분사 영역 또는 발광 영역을 제공하는 대신에, 분산된 발광 재료를 제공할 목적 또는 제공하기 위해 전자층을 제공하는 것과 같은 변형이 본 발명의 범위를 벗어나지 않는 한 수용할 수 있다.
전술한 재료로 형성된 발광 소자는 전방으로 편향되는 것에 의해 광을 발산한다. 발광 소자로 형성된 디스슬래이 장치의 픽셀은 실시예 모드 2에 도시된 단순 매트릭스 모드 또는 활성 매트릭스 모드에 의해 피동될 수 있다. 어떤 경우든, 각 픽셀은 전방 편향력을 그곳에 특수한 시간에 인가함으로써 발광하나, 픽셀은 어떤 기간동안은 비-발광 상태이다. 발광 소자의 신뢰성은 이 비-발광 시간에 후방 편향력을 인가함으로써 개선될 수 있다. 발광 소자에서, 발산 강도가 특수한 구동 조건하에서 감소되는 열화 모드 또는 비-발광 영역이 픽셀에서 증가하고 발광이 명백하게 감소되는 열화 모드가 존재한다. 그러나, 열화의 진행은 전류 구동을 변화시킴으로써 완만해질 수 있다. 따라서, 발광 장치의 신뢰성이 개선될 수 있다. 그러므로, 디지털 구동 및 아날로그 구동 양자가 구동될 수 있다.
컬러 필터(컬러링층)가 도 12a 내지 도 12c에는 도시되지 않았지만, 투광 특 성을 갖는 기판(480)의 실링 물질 위에 형성된다. 컬러 필터(컬러링층)은 액적 토출법에 의해 형성될 수 있고, 이 경우에, 광 조사 처리는 전술한 베이스 처리와 같이 적용될 수 있다. 본 발명에 따르면, 컬러 필터(컬러링층)은 양호한 제어성으로 원하는 패턴을 갖도록 형성될 수 있다. 컬러 필터(컬러링층)의 사용으로, 고해상 디스플레이가 수행될 수 있다. 이것은 컬러 필터(컬러링층)로 브로드 피크가 변형되어 발광 스펙트럼이 날카로워 지기 때문이다.
전술한 바와 같이, R, G 및 B의 발광을 나타내는 재료가 도시된 경우이지만, 그러나, 완전 컬러 디스플레이가, 모노크롬 컬러를 나타내는 재료를 형성하고, 컬러 필터와 컬러 컨버전 층을 조합함으로써 수행될 수 있다. 컬러 필터(컬러링층) 또는 컬러 컨버전 층이 예를 들면, 제 2 기판(실링 기판)위에 형성되어 기판에 부착될 수 있다. 전술한 바와 같이, 모노크롬 컬러, 컬러 필터(컬러링층) 및 컬러 컨버전 층을 나타내는 재료의 어떤 것도 액적 토출법에 의해 형성될 수 있다.
자연적으로, 모노크롬 컬러는 디스플레이될 수 있다. 예를 들면, 영역 컬러 형태를 갖는 표시 장치가 모로크롬 컬러 발산을 이용하여 제조될 수 있다. 패시브 매트릭스형 디스플레이부가 영역 컬러 형태에 적절하고, 문자 또는 신호가 주로 디스플레이될 수 있다.
전술한 구조에서, 음극으로서 낮은 일함수를 갖는 재료를 사용하는 것이 가능하고, 예를 들면, Ca, Al, CaF, MgAg 등이 바람직하다. 싱글층 형태, 적층 형태, 증간에 아무런 인터페이스도 없는 혼합 형태의 어떤 것도 전자발광층에 사용될 수 있다. 전자발광층은, 싱글렛 재료, 트리플렛 재료 또는 그 재료들이 혼합된 재료; 저분자량 유기 화합물 , 중간 분자량 유기 화합물(승화성을 갖지 않고, 분자수가 20 이하, 또는 연결된 분자 길이가 10㎛ 이하를 의미함), 그리고, 고분자량 유기 화합물의 한 층 또는 복수 층을 포함하고, 전자 분사 운반 무기 화합물 또는 ㅎ홀 분사 운반 무기 화합물과 조합될 수 있는, 유기 화합물 또는 무기 화합물을 포함하는 전하 분사 운반 물질 및 발광 재료에 의해 형성될 수 있다. 제 1 전극(484, 463, 472)이 발광하는 투명 도전 막, 예를 들면, 2 내지 20 %의 산화 아연(ZnO)이 산호 인듐에 혼합된 투명 도전막이 ITSO에 부가하여 사용될 수 있다. 진공 분위기에서 플라즈마 처리 또는 열처리가 제 1 전극(484, 463, 472) 형성 전에 양호하게 수행될 수 있다. 격벽(또한 뱅크로 참조됨)이 실리콘을 함유하는 재료, 유기 재료 또는 화합물을 이용하여 형성될 수 있다. 또한, 다공질 막이 사용될 수 있다. 그러나, 아크릴 또는 폴리미드와 같은 감광성 재료 또는 비감광성 재료가 형성을 위해 사용되고, 그것의 측면은 곡률 반경이 연속적으로 변화하고 단차로 인한 단속이 상부 박막에서 발생하지 않는 모양을 갖고, 따라서, 그것이 양호하다. 이 실시예 모드는 전술한 실시예 모드와 자유롭게 조합될 수 있다.
<실시예 모드 5>
실시예 모드 4 내지 6에 의해 제조된 디스플레이 패널에서, 도 14b에서 설명한 바와 같이, 스캔닝 라인 구동기 회로가 SAS로 반도체층을 형성하는 것에 의해 기판(3700) 위에 형성될 수 있다.
도 25는, 전계 효과 이동도가 1 내지 15 cm2/Vㆍsec가 얻어질 수 있는 SAS를 이용한 n-채널 형태 TFT를 포함하는 스캐닝 라인 구동기 회로의 블록도이다.
도 25에서, 블록(500)은 한 스테이지에 대한 샘플링 펄스를 출력하는 펄스 출력 회로에 대응하고, 시프트 레지스터는 펄스 출력 신호를 포함한다. 참조 번호 901은 픽셀(902)에 연결된 버퍼 회로를 나타낸다.
도 26은 블록(500)으로 도시된 펄스 출력 회로의 특수한 구조를 도시하고 있는데, 이 펄스 출력 회로(500)는 n-채널형 TFT(601-613)를 포함한다. TFT의 크기는 SAS를 이용하는 n-채널 향태의 작동 특성을 고려하여 결정될 수 있다. 예를 들면, 채널 길이가 8 ㎛으로 세팅되는 경우에, 채널 폭은 10 내지 80 ㎛ 범위로 세팅된다.
또한, 도 27은 버퍼 회로(901)의 특수한 구조를 도시하고 있다. 그 버퍼 회로는 동일한 방법으로 n-채널 형태 TFT(620-635)를 포함한다. 이때에, TFT의 크기는 SAS를 이용하는 n-채널 향태의 작동 특성을 고려하여 결정될 수 있다. 예를 들면, 채널 길이가 10㎛으로 세팅되는 경우에, 채널 폭은 10 내지 1800 ㎛ 범위로 세팅된다. 본 발명에 따르면, 패턴이 양호한 제어성으로 원하는 모양을 갖도록 형성되고, 따라서, 10㎛의 채널 폭을 갖는 이것과 같은 미세 배선이 단락과 같은 결함 없이 안정하게 형성될 수 있다.
TFT를 배선으로 서로 각각 연결하여 그러한 회로를 구현할 필요가 있고, 도 16은 게이트 전극층(103), 게이트 절연층(106)(이 실시예 모드에서, 질화 실리콘을 함유하는 절연층, 산화 실리콘을 함유하는 절연층, 그리고 질화 실리콘을 함유하는 절연층을 포함하는 세 층의 적층), 유기 반도체로 형성된 반도체층(107), 그리고 소스/드레인 전극층(111, 112)이 형성되는 상태를 도시하고 있다. 이 실시예 모드에서, 광 흡수재를 포함하는 물질(101)이 게이트 절연층(106) 위에 형성되고, 소스/드레인 전극층(111, 112)의 형성 영역이 마스트로서 게이트 전극층(103)을 이용하여 투광성을 갖는 기판(100)의 측부로부터의 광에 의해 조사되는 것에 의해 개질된다. 이 실시예 모드에서, 습윤성이 개질 처리로서 제어된다. 광 흡수재를 포함하는 물질의 표면은 개질되고, 비교적 상이한 습윤성을 갖는 낮은 습윤 영역(150)과 높은 습윤 영역(151a)이 형성된다. 도전성 재료를 포함하는 화합물이 높은 습윤 영역(151a, 152b)에 토출되어 소스/드레인 전극층(111, 112)이 양호한 제어성으로 형성될 수 있다.
실시예 모드 2에서, 반도체층(107)이 액적 토출법에 의해 형성되므로, 낮은 습윤 영역(150) 위에 형성된 광 흡수재를 포함하는 물질이 또한 광으로 조사되어 습윤성을 강화시킨다. 그러나, 이 실시예 모드에서, 반도체층(107)이 유기물 반도체인 펜타신을 사용하여 진공 증착법에 의해 형성되고, 따라서, 낮은 습윤 영역(150)의 습윤성을 제어하는 단계가 요구되지 않는다. 또한, 반도체층(107)이, 화합물에 제공되는 표면이 화합물에 대해 충분하 습윤성을 갖는다면, 액상의 화합물을 이용하는 액적 토출법에 의해 형성될 수 있다. 이 실시예 모드에서, 낮은 습윤 영역(150)과 높은 습윤 영역(151a, 151b)이, 소스 전극층 또는 드레인 전극층을 형성하는 도전성 재료를 함유하는 화합물에 대해서 상대적 습윤성 차이에 따라서 편의를 위해 명명된다. 따라서, 반도체층 형성 영역이 소스 전극층 또는 드레인 전극층 형성을 위한 도전성 재료를 함유하는 화합물에 대해서 낮은 습윤성을 나타내는 경우라도, 그 형성 영역은 반도체층(107) 형성을 위한 화합물에 대해서 낮은 습윤성을 디스플레이하지 않는다. 그 경우에, 반도체층(107)의 형성 영역 습윤성을 제어하는 단계는 요구되지 않는다.
연결 배선층(160 내지 162)이 게이트 전극층(104)와 동일한 단계를 통해 기판(100) 위에 형성된다. 게이트 절연층의 일부가 에칭되어 연결 배선(160-162)가 노출되고, TFT가 소스/드레인 전극층(111, 112)과 동일한 단계에서 형성된 연결 배선(163)의 사용으로 적절하게 연결되고, 따라서, 다양한 회로가 구현될 수 있다.
<실시예 모드 6>
실시예 모드 4 내지 7에 따라서 제조된 디스플레이 패널상에 구동기 회로를 장착시키는 모드가 기술된다.
먼저, COG법을 이용하는 표시 장치가 도 15a를 참조하여 기술된다. 문자, 영상 등의 정보를 디스플레이하기 위한 픽셀부(2701)가 기판(2700) 위에 제공된다. 다수의 구동기 회로를 구비한 기판이 직사각형으로 분할되고, 분할된 구동기 회로(이하 구동기 IC로 참조됨)가 기판(2700) 상에 장착된다. 도 15a는 다수의 구동기 IC(2751) 및 그 구동기 IC(2751) 단부상의 FPC(2750)를 장착하는 모드를 도시하고 있다. 또한, 분할된 크기는 신호 라인 측에서 픽셀부 한 측의 길이와 거의 동일하게 만들어지고, 테이프가 단일의 구동기 IC 단부에 장착될 수 있다.
TAB법이 채용될 수 있다. 그 경우에, 다수의 테이프가 부착될 수 있고, 구동기 IC가 테이프상에 장착될 수 있다. COG법 경우와 유사하게, 단일의 구동기 IC가 단일의 테이프상에 장착될 수 있다. 그 경우에, 구동기 IC 고정을 위한 금속 조각 등이 강도 관점에서 함께 부착될 수 있다.
디스플레이 패널에 장착되는 다수의 구동기 IC는 300 내지 1000mm, 또는 생산성 개선의 관점에서 그 이상의 한 측부를 갖는 직사각형 기판 위에 양호하게 형성된다.
환언하면, 구동기 회로부와 유니트로서 입출력 단자를 포함하는 다수의 회로 패턴이 기판 위에 형성되고, 분할되어 유출된다. 픽셀부의 측부 길이와 픽셀 피치를 고려하여, 구동기 IC는 15 내지 80mm의 장측과 1 내지 6mm의 단측을 갖는 직사각형으로 형성될 수 있다. 선택적으로, 구동기 IC는 픽셀부 측 길이의 장측 길이를 갖거나, 또는 각 구동기 회로의 측 길이에 픽셀부를 더한 장 측 길이를 갖도록 형성된다.
구동기 IC의 IC 칩 위의 외부 치수의 특징은 장측의 길이이다. 15 내지 80mm의 장측을 갖는 구동기 IC가 사용되는 경우에, 픽셀부에 따라서 장착을 위해 필요한 숫자는 IC 칩을 사용한 경우보다 적다. 따라서, 제조 수율이 개선될 수 있다. 구동기 IC가 유리 기판 위에 형성되는 경우에, 모재로서 사용된 기판의 모양으로 인한 제한 없이 생산성은 손상되지 않는다. 이것은 원형 실리콘 웨이퍼에서 IC칩을 꺼내는 경우와 비교하여 큰 잇점이다.
스캐닝 라인 구동기 회로(3702)가 도 14b에 도시된 바와 같이, 기판 위에 일체로 형성되는 경우에, 신호 라인 구동기 회로를 장착한 구동기 IC는 픽셀부(3701) 외측 영역에 장착된다. 그 구동기 IC는 신호 라인 측 구동기 회로이다. RGB 완전 컬러에 대응하는 픽셀부를 형성하기 위해서, 3702 신호 라인이 XGA류에 대해서 요 구되고, 4800 신호 라인이 UXGA류에 대해서 요구된다. 그러한 숫자로 형성된 신호 라인은 픽셀부(3701)의 에지부상에서 여러 블록으로 분할되고, 리드 라인을 구비하게 된다. 신호 라인들은 구동기 IC의 출력 단자의 피치와의 관계에서 모집된다.
구동기 IC는 기판 위에 형성된 결정성 반도체로 형성되는 것이 양호하다. 결정성 반도체는 양호하게는 연속파 레이저 광에의 조사에 의해 형성된다. 따라서, 연속파 고상 레이저 또는 가스 레이저가 레이저 광 발생을 위한 발진체로서 사용된다. 연속파 레이저가 사용되는 경우에, 결정 결함은 없고, 그 결과, 트랜지스터가 큰 크기의 결정립의 다결정성 반도체층을 사용하는 것에 의해 형성될 수 있다. 또한, 고속의 구동이 가능한데, 이동도 또는 반응 속도가 양호하고, 통상 소자의 그것보다 한 소자의 작동 주파수를 더욱 개선시키는 것이 가능하다. 따라서, 약간의 특성 변화만이 존재하기 때문에 높은 신뢰성이 얻어질 수 있다. 트랜지스터의 채널-길이 방향 및 레이저 광의 스캐닝 방향은 동작 주파수를 개선하기 위해 동일한 방향으로 향할 수 있다는 것에 유의해야 한다. 이는 기판에 대한 레이저광의 스캐닝 방향 및 트랜지스터의 채널 길이 방향이 연속파 레이저에 의한 레이저 결정화 단계에서 거의 평행할때(바람직하게, -30°내지 30°일때) 가장 높은 이동성이 획득될 수 있기 때문이다. 채널 길이 방향은 전류의 흐름 방향, 다시 말해서 전하가 채널 형성 영역에서 이동하는 방향과 일치한다. 이와같이 제조된 트랜지스터는 결정입자가 채널 방향으로 확장되는 다결정 반도체층을 포함하는 활성층을 가지며, 이는 결정입자 경계가 거의 채널방향을 따라 형성된다는 것을 의미한다.
레이저 결정화를 수행하기 위해 레이저광을 좁게하는 것이 바람직하며, 레이저광의 빔 스폿은 바람직하게 구동기 IC들의 짧은 측면의 폭과 동일한 폭, 즉 대략 1 mm 내지 3mm를 가진다. 더욱이, 조사될 대상물에 대해 충분하고 효과적인 에너지 밀도를 보장하기 위해, 레이저광의 조사영역은 바람직하게 선형 형상을 가진다. 여기에서 사용된 바와 같이, 용어 "선형"은 엄격한 의미에서 선을 언급하지 않고 높은 가로세로비를 가진 직사각형 또는 장방형을 언급한다. 예컨대, 선형 형상은 2 이상(바람직하게 10 내지 10000)의 가로세로비를 가진 직사각형 또는 장방형을 언급한다. 따라서, 레이저광의 빔 스폿 폭 및 구동기 IC들의 짧은 측면의 폭이 동일한 길이를 가지도록 형성함으로써 생산성이 개선되는 표시 장치를 제조하기 위한 방법을 제공하는 것이 가능하다.
도 15a 및 도 15b에 도시된 바와 같이, 구동기 IC들은 스캐닝 라인 구동기 회로 및 신호 라인 구동기 회로로서 장착될 수 있다. 이러한 경우에, 스캐닝 라인 구동기 회로 및 신호 라인 구동기 회로의 사양들을 구별하는 것이 바람직하다.
픽셀부에서, 매트릭스 및 트랜지스터를 형성하기 위해 교차된 신호라인 및 스캐닝 라인은 각각의 교차부에 따라 배열된다. 채널 부분으로서 비결정성 반도체 또는 준-비결정성 반도체를 가진 TFT는 본 발명에서 픽셀부에 배열된 트랜지스터로서 사용된다. 비결정성 반도체는 플라즈마 CVD 방법 또는 스퍼터링 방법과 같은 방법에 의하여 형성된다. 플라즈마 CVD 방법에 의하여 300℃ 이하의 온도에서 준-비결정성 반도체를 형성하는 것이 가능하다. 트랜지스터를 형성하는데 필요한 막 두께는 예컨대 550mm ×650mm의 외부 크기를 가진 비-알칼리성 유리 기판의 경우에서 조차 단시간에 형성된다. 이러한 제조기술의 특징은 대규모 표시 장치를 제조할때 효과적이다. 더욱이, 반-비결정성 TFT는 SAS의 채널 형성 여역을 형성함으로써 2 cm2/Vㆍsec 내지 10cm2/Vㆍsec의 전계효과 이동성을 획득할 수 있다. 본 발명이 적용될때, 짧은 채널 폭을 가진 분시 배선은 패턴이 바람직한 제어성을 가진 적정 형상을 가지도록 형성될 수 있기 때문에 단락과 같은 결점을 유발하지 않고 안정하게 형성될 수 있다. 따라서, 픽셀 기능을 충분히 수행하는데 필요한 전기 특성을 가진 TFT가 형성될 수 있다. 따라서, TFT는 스캐닝 라인 구동기 회로를 구성하는 소자로서 그리고 픽셀들의 스위칭 소자로서 사용될 수 있다. 따라서, 시스템-온-패널이 실현되는 디스플레이 패널이 제조될 수 있다.
스캐닝 라인 구동기 회로는 반-비결정성 반도체(SAS)로 형성된 반도체층을 가진 TFT를 사용하여 기판 위에 일체형으로 형성된다. 비결정성 반도체(AS)로 형성된 반도체층을 가진 TFT를 사용하는 경우에, 구동기 IC는 스캐닝 라인 구동기 회로 및 신호 라인 구동기 회로로서 장착될 수 있다.
이러한 경우에, 스캐닝 라인 및 신호 라인상에서 사용될 구동기 IC들의 사양들을 구별하는 것이 바람직하다. 예컨대, 스캐닝 라인 측면 구동기 IC들을 구성하는 트랜지스터는 대략 30V의 전압을 견디는 것을 요구하나, 구동 주파수는 100kH 이하이며, 고속 동작은 상대적으로 요구되지 않는다. 따라서, 스캐닝 라인 구동기에 포함된 트랜지스터의 채널-길이(L)를 충분히 길게 세팅하는 것이 바람직하다. 다른 한편으로, 신호 라인 구동기 IC들의 트랜지스터는 단지 대략 12V의 전압을 견디도록 요구되나, 구동 주파수는 3V에서 대략 65MHz이며, 고속 동작 또한 요구된 다. 따라서, 구동기에 포함된 트랜지스터의 채널-길이 등을 마이크론 규칙으로 세팅하는 것이 바람직하다. 본 발명에 따르면, 시분 패턴은 바람직한 제어성을 가지도록 형성될 수 있으나, 본 발명은 이러한 마이크론 규칙을 충분히 대응할 수 있다.
구동기 IC를 장착하기 위한 방법은 특별하게 제한되지 않고, COG 방법, 와이어 본딩 방법 또는 TAB 방법과 같은 알려진 방법이 사용될 수 있다.
구동기 IC 및 카운터 기판의 높이들은 카운터 기판의 두께와 동일한 두께를 가지도록 구동기 IC를 형성함으로써 거의 동일하게 형성될 수 있으며, 이는 표시 장치를 전체적으로 얇게 구성할 수 있도록 한다. 양 기판들이 동일한 재료로 형성될때, 열응력이 발생되지 않고 TFT를 포함하는 회로의 특성들은 표시 장치에서 열 변화가 발생할 때조차 손상되지 않는다. 게다가, 하나의 픽셀부상에 장착될 구동기 IC들의 수는 본 실시예 모드에서 기술된 구동기 회로로서 IC 칩보다 긴 구동기 IC를 장착함으로써 감소될 수 있다.
전술한 바와 같이, 구동기 회로는 디스플레이 패널에 통합될 수 있다.
[실시예 7]
본 실시예에 기술된 디스플레이 패널의 픽셀 구조는 도 17a 내지 도 17f에 도시된 등가 회로도를 참조하여 기술된다.
도 17a에 도시된 픽셀에서, 신호라인(410) 및 전력 공급라인들(411 내지 413)은 열들에 배열되며, 스캐닝 라인(414)은 행에 배열된다. 픽셀 스위칭 TFT(401), 구동 TFT(403), 전류 제어 TFT(404), 커패시터 소자(402) 및 발광 소 자(405)를 포함한다.
도 17c에 도시된 픽셀은 구동 TFT(403)의 게이트 전극이 행에 배열된 전력 공급라인(412)에 접속된다는 점을 제외하고 도 17a에 도시된 구조와 동일한 구조를 가진다. 도 17a 및 도 17c에 도시된 양 픽셀들은 동일한 등가 회로도를 도시한다. 그러나, 각각의 전력 공급라인은 전력 공급라인(412)이 열에 배열되는 경우들(도 17a) 및 전력 공급라인(412)이 행에 배열되는 경우들(도 17c) 사이의 다른 층들에서 도전층들로 형성된다. 두개의 픽셀들은 구동 TFT(403)의 게이트 전극에 접속된 배선이 형성되는 층들이 도 17a 내지 도 17c에서 다르다는 것을 도시하기 위해 도 17a 및 도 17c에 각각 도시된다.
도 17a 및 도 17c에서, TFT들(403, 404)은 픽셀에서 직렬로 접속되며, TFT(403)의 채널길이 L3/채널폭 W3 대 TFT(404)의 채널길이 L4/채널폭 W4의 비는 L3/W3:L4/W4=5 내지 6000:1로서 세팅된다. L3, W3, L4 및 W4가 500㎛ , 3㎛, 3㎛ 및 100㎛인 경우가 각각 예로서 제시될 수 있다. 본 발명에 따르면, 짧은 채널 폭을 가진 시분 배선은 패턴이 바람직한 제어성을 가진 적정 형상을 가지도록 형성될 수 있기 때문에 단락과 같은 결점을 유발하지 않고 안정하게 형성될 수 있다. 그러므로, 도 17a 및 도 17c에 도시된 픽셀들의 기능을 만족하게 수행하는데 필요한 전기특성을 가진 TFT가 형성될 수 있다. 결과로서, 디스플레이 능력에 있어서 우수한 고신뢰도 디스플레이 패널이 제조될 수 있다.
TFT(403)는 포화영역에 동작되며 발광 소자(405)에서 흐르는 전류량을 제어 하는 반면에, TFT(404)는 선형영역에서 동작되며 발광 소자(405)에 공급된 전류를 제어한다. TFT들(403, 404)은 바람직하게 제조공정 측면에서 동일한 도전성을 가진다. 구동 TFT(403)에 대해, 공핍형 TFT는 강화형 TFT 대신에 사용될 수 있다. 전술한 구조를 가진 본 발명에 따르면, TFT(404)의 VGS의 미세한 변화들은 전력 제어 TFT(404)가 선형 영역에서 동작되기 때문에 발광 소자(405)에서 흐르는 전류량에 영향을 받지 않는다. 즉, 발광 소자(405)에서 흐르는 전류량은 포화 영역에서 동작되는 TFT(403)에 의하여 결정된다. 따라서, TFT 특성들의 변형으로 인한 발광 소자의 휘도의 변화들을 개선함으로써 이미지 품질이 개선되는 디스플레이 자치를 제공하는 것이 바람직하다.
도 17a 내지 도 17d에 도시된 픽셀들의 TFT들(401)은 픽셀에 입력되는 비디오 신호를 제어한다. 스위칭 TFT(401)가 턴-온되고 비디오 신호가 픽셀에 입력될때, 비디오 신호는 커패시터 소자(402)에서 유지된다. 비록 픽셀이 도 17a 및 도 17c에서 커패시터 소자(402)를 포함할지라도,본 발명은 이에 제한되지 않는다. 게이트 커패시턴스 등이 비디오 신호를 유지하는 커패시터로서 사용될 수 있을때, 커패시터 소자(402)는 반드시 제공되는 것이 아니다.
발광 소자(405)는 전계발광층이 전극들의 쌍 사이에 삽입되는 구조를 가진다. 픽셀 전극 및 카운터 전극(애노드 및 캐소드)는 순방향 바이어스 전압이 공급되도록 그들 사이에 전위차를 가진다. 전계발광층은 유기재료, 무기재료와 같은 다양한 재료들로 형성된다. 전기발광층의 휘도는 여기된 단일상태가 접지상태(형광) 로 리턴할때 발생되는 휘도 및 여기 삼중항 상태가 접지 상태(인광)로 리턴할때 발생되는 휘도를 포함한다.
도 17b에 도시된 픽셀은 TFT(406) 및 스캐닝 라인(416)이 추가되는 것을 제외하고 도 17a에 도시된 픽셀 구조와 동일한 픽셀 구조를 가진다. 유사하게, 도 17d에 도시된 픽셀은 TFT(406) 및 스캐닝 라인(416)이 추가되는 것을 제외하고 도 17c에 도시된 구조와 동일한 구조를 가진다.
TFT(406)는 추가된 스캐닝 라인(416)에 의하여 온(ON)/오프(OFF)되는 것으로 제어된다. TFT(406)가 턴온될때, 커패시터 소자(402)에서 유지되는 전하들은 방전되며 이로 인하여 TFT(404)는 턴오프된다. 즉, 발광 소자(405)로의 전류의 공급은 TFT(406)를 제공함으로써 강제로 중지될 수 있다. 따라서, 조명 주기는 신호들이 도 17b 및 도 17d에 도시된 구조들을 적응시킴으로서 모든 픽셀들에 신호들이 기록되기 전에 기록 주기가 시작되는 것과 동시에 또는 기록 주기가 시작된 직후에 시작할 수 있으며, 이에 따라 듀티 비(duty ratio)가 개선될 수 있다.
도 17e에 도시된 픽셀에서, 신호 라인(450) 및 전력 공급라인들(451, 452)은 열들에 배열되며, 스캐닝 라인(453)은 행에 배열된다. 픽셀은 스위칭 TFT(441), 구동 TFT(443), 커패시터 소자(442) 및 발광 소자(444)를 더 포함한다. 도 17f에 도시된 픽셀은 TFT(445) 및 스캐닝 라인(454)가 추가되는 것을 제외하고 도 17e에 도시된 픽셀 구조와 동일한 픽셀 구조를 가진다. 도 17f의 구조는 TFT(445)를 제공함으로써 듀티 비가 개선되도록 한다는 것에 유의해야 한다.
전술한 바와 같이, 본 발명에 따르면, 배선 등의 패턴은 형성 결함없이 바람 직한 제어성을 가지도록 안정하게 형성될 수 있다. 따라서, TFT는 전기 특성들 및 신뢰성을 가지도록 제공될 수 있으며, 본 발명은 의도된 용도에 따라 픽셀의 디스플레이 용량을 개선하는 적용된 기술을 위해 만족스럽게 사용될 수 있다.
[실시예 모드 8]
보호 다이오드들이 스캐닝 라인 입력 단자부 및 신호라인 입력 단자부를 위해 제공되는 한 모드가 도 24와 관련하여 설명된다. TFT들(501, 502), 커패시터(504) 및 발광 소자(503)는 도 24의 픽셀(2702)을 위해 제공된다. 이러한 TFT는 실시예 모드 2에서의 구조와 동일한 구조를 가진다.
보호 다이오드들(561, 562)은 신호라인 입력 단자부를 위해 제공된다. 이들 보호 다이오드들은 TFT(501) 또는 TFT(502)의 단계와 동일한 단계로 제조되며 게이트 및 드레인 또는 소스중 하나에 각각 접속됨으로서 다이오드로서 동작된다. 도 23은 도 24에 도시된 평면도의 등가 회로도를 도시한다.
보호 다이오드(561)는 게이트 전극층, 반도체층 및 배선층을 포함한다. 보호 다이오드(562)는 동일한 구조를 가진다. 보호 다이오드에 접속하는 공통 보호 라인들(554, 555)은 게이트 전극층의 층과 동일한 층내에 형성된다. 따라서, 배선층에 전기적으로 접속되도록 게이트 절연층내에 접촉홀을 형성하는 것이 필요하다.
마스크층은 게이트 절연층에 접촉홀을 형성하도록 형성 및 에칭 처리될 수 있다. 이러한 경우에, 대기압 방전에서 에칭-처리가 적용될때, 전기 방전처리는 국부적으로 수행될 수 있으며 마스크층은 전체 표면에 반드시 형성되지 않는다.
신호 배선층은 TFT(501)의 소스/드레인 배선층(505)의 층과 동일한 층내에 형성되고 그에 접속된 신호 배선층이 소스 또는 드레인 측면에 접속되는 구조를 가진다.
스캐닝 신호라인 측면의 입력 단자부가 또한 동일한 구조를 가진다. 보호 다이오드(563)는 게이트 전극층, 반도체층 및 배선층을 포함한다. 보호 다이오드(564)가 또한 동일한 구조를 가진다. 보호 다이오드에 접속된 공통 전위 라인들(556, 557)은 소스/드레인 배선층과 동일한 층내에 형성된다. 본 발명에 따르면, 입력 스테이지에 제공된 보호 다이오드들은 동시에 형성될 수 있다. 보호 다이오드를 증착하는 위치는 이러한 실시예 모드에 제한되지 않으며 구동기 회로와 픽셀 사이에 제공될 수 있다는 것에 유의해야 한다.
전술한 바와 같이, 본 발명에 따르면, 배선 등의 패턴은 형성 결함을 유발하지 않고 바람직한 제어성을 가지도록 안정하게 형성될 수 있다. 따라서, 배선 등이 복잡하고 보호 회로를 형성함으로써 조밀하게 형성될 때조차, 형성시 설치 결함으로 인한 단락 등이 발생하지 않는다. 부가적으로, 본 발명은 허용범위를 넓게 선택할 필요가 없기 때문에 충분히 소형으로 또는 얇게 장치를 제조할 수 있다. 결과로서, 바람직한 전기 특성 및 고신뢰도를 가진 표시 장치가 제조될 수 있다.
[실시예 모드 9]
도 22는 본 발명에 따라 제조된 TFT 기판(2800)을 가진 EL 디스플레이 모듈을 구성하는 예를 도시한다. 픽셀들을 포함하는 픽셀부은 TFT 기판(2800)위에 형성된다.
도 22에서, TFT의 게이트 및 TFT의 소스 또는 드레인중 하나에 접속됨으로서 다이오드와 동일한 방식으로 동작되는 보호 회로부(2801) 또는 픽셀에 형성된 것과 동일한 TFT는 픽셀부의 외부에 있는 픽셀과 구동기 회로 사이에 제공된다. 단결정 반도체로 형성된 구동기 IC, 유리 기판 위에 다결정 반도체막으로 형성된 스택 구동기 IC, 또는 SAS로 형성된 구동기 회로는 구동기 회로(2809)에 제공된다.
TFT 기판(2800)은 드롭렛 방전 방식에 의하여 스페이서들(2806a, 2806b)을 TFT 기판(2800)과 밀봉 기판(2820) 사이에 삽입함으로써 밀봉 기판(2820)에 결합된다. 스페이서는 기판이 얇고 픽셀부의 영역이 확장될 때조차 두개의 기판들간의 공간을 일정하게 유지하도록 바람직하게 제공된다. TFT들(2802, 2803)에 접속된 발광 소자들(2804, 2805)위의 TFT 기판(2800)과 밀봉 기판(2820) 사이의 공간은 광-전달 수지 재료로 충전된후 응고될 수 있거나 또는 무수 질소 또는 불활성 가스로 충전될 수 있다.
도 22는 발광 소자들(2804, 2805)이 상부 방사형 구조를 가지고 광이 도면에 도시된 화살표 방향으로 방사되는 구조를 가지는 경우를 도시한다. 다색 디스플레이는 적색, 녹색 및 청색의 다른 발광색을 가짐으로서 각각의 픽셀에서 수행될 수 있다. 더욱이, 이때에, 외부에서 방사된 다수의 발광색은 밀봉 기판(2820) 측상에서 서로 대응하는 컬러링층들(2807a, 2807b, 2807c)을 형성함으로써 강화될 수 있다. 더욱이, 컬러링층들(2807a, 2807b, 2807c)은 백색 발광 소자로서 픽셀을 사용함으로써 결합될 수 있다.
외부 회로인 구동기 회로(2809)는 배선 기판(2810)을 통해 TFT 기판(2800)의 한 단부위에 제공된 스캐닝 라인 또는 신호 라인 접속단자에 접속된다. 더욱이, 열 파이프(2813) 및 열 싱크(2812)는 열 현상을 개선하는 구조를 가지도록 TFT 기판(2800)과 접촉하거나 또는 근접하게 제공될 수 있다.
도 22는 상부 방사형 EL 모듈을 도시하나, 이는 외부 회로 기판의 증착 또는 발광 소자의 구조를 변경함으로써 하부 방사 구조일 수 있다. 자연히, 광이 상부 및 하부 표면들의 양 측면들에 방사되는 듀얼 방사 구조일 수 있다. 상부 방사 구조의 경우에, 격벽일 수 있는 절연층은 블랙 매트릭스로서 사용되는 것으로 컬러링될 수 있다. 이러한 격벽은 드롭렛 방전 방법 등에 의하여 형성될 수 있으며 또한 색소 재료의 블랙 수지, 카본블랙 등을 폴리이미드와 같은 수지 재료와 혼합함으로써 형성될 수 있거나 또는 격벽의 적층이 사용될 수 있다.
부가적으로, TFT 기판(2800)에서, 스케일링 구조는 밀봉제 또는 접착수지를 사용하여 픽셀부이 형성되는 측면에 수지막을 부착함으로써 형성될 수 있다. 이러한 실시예 모드에서, 유리 기판을 사용하는 유리 스케일링이 도시되나, 수지를 사용하는 수지 밀봉, 플라스틱을 사용하는 플라스틱 밀봉 및 막을 사용하는 막 밀봉과 같은 다양한 밀봉 방법들이 사용될 수 있다. 습기가 침투하는 것을 방지하는 가스 장벽막은 바람직하게 수지막의 표면상에 제공된다. 막 밀봉 구조를 적용함으로써, 더 얇고 더 가벼운 구조가 구현될 수 있다.
[실시예 모드 10]
텔레비전 장치는 본 발명에 따라 형성된 표시 장치에 의하여 완성될 수 있다. 디스플레이 패널은 다음과 같이 임의의 방식들로 형성될 수 있으며, 즉 도 14a에 도시된 구조로서, 단지 픽셀부만이 형성되는 경우에, 스캐닝 라인 구동기 회로 및 신호 라인 구동기 회로는 도 15b에 의하여 도시된 TAB 방법에 의하여 장착되며; 도 14a에 도시된 구조로서, 단지 픽셀부만이 형성되는 경우에, 스캐닝 라인 구동기 회로 및 신호 라인 구동기 회로는 도 15a에 도시된 COG 방법에 의하여 장착되며; TFT는 SAS로 형성되고 픽셀부 및 스캐닝 라인 구동기 회로는 기판 위에 일체형으로 형성되며 신호라인 구동기 회로는 도 14b에 도시된 바와 같이 구동기 IC로서 개별적으로 장착될 수 있으며; 픽셀부, 신호라인 구동기 회로 및 스캐닝 라인 구동기 회로는 도 14c에 도시된 바와 같이 구조위에 일체형으로 형성된다.
외부 회로의 다른 구조는 튜너에 의하여 수신된 비디오 신호를 증폭하는 비디오 신호 증폭기 회로; 그로부터 출력된 비디오 신호를 적색, 녹색 및 청색의 각 색에 대응하는 색도 신호로 변환하는 비디오 신호 처리 회로; 비디오 신호를 구동기 IC의 입력 사양으로 변환하는 제어 회로 등을 비디오 신호의 입력측면상에서 포함한다. 제어 회로는 스캐닝 라인 측면 및 신호 라인 측면으로 신호를 각각 출력한다. 디지털 구동의 경우에, 신호 분할회로는 입력 디지털 신호가 n-피스들로 분할함으로써 제공되는 구조를 가지기 위해 신호라인 측면상에 제공될 수 있다.
튜너로부터 수신된 신호중에서, 오디오 신호는 오디오 신호 증폭기 회로에 전송되며, 이의 출력은 오디오 신호 처리 회로를 통해 스피커에 제공된다. 제어회로는 입력부로부터 사운드 볼륨 또는 수신국에 대한 제어 정보(수신 주파수)를 수신하며, 튜너 또는 오디오 신호 처리 회로에 신호를 전송한다.
도 13은 액정 디스플레이 모듈의 예를 도시하며, TFT 기판(2600) 및 카운터 기판(2601)은 밀봉제와 함께 고정되며, 픽셀부(2603) 및 액정층(2604)은 디스플레 이 영역을 형성하기 위해 상기 기판들 사이에 삽입된다. 컬러링층(2605)은 컬러 디스플레이를 수행하는 경우에 필요하다. RGB 방법의 경우에, 적색, 녹색 및 청색에 대응하는 컬러링층들은 각각의 픽셀을 위해 제공된다. 편광판들(2606, 2607), 광학막(2613)은 TFT 기판(2600) 및 카운터 기판(2601) 외부에 제공된다. 광원은 냉음극관(2610) 및 편향판(2611)을 포함하며, 회로 기판(2612)은 구동기 회로(2608) 및 가요성 배선 기판(2609)를 통해 TFT 기판(2600)에 접속되며, 제어 회로 또는 전력 공급회로와 같은 외부 회로가 통합된다.
도 20a 및 도 20b에 도시된 바와 같이, 텔레비전 장치는 디스플레이 모듈을 새시(chassis; 2001)에 통합함으로써 완성될 수 있다. EL 텔레비전 장치는 도 22에서처럼 EL 디스플레이 모듈이 사용될때 완성되며, 액정 텔레비전 장치는 도 30에서처럼 액정 모듈이 사용될때 완성될 수 있다. 주 스크린(2003)은 디스플레이 모듈을 사용함으로써 형성되며, 스피커부(2009), 동작 스위치들 등은 다른 부착된 장비들로서 제공된다. 이러한 방식에서, 텔레비전 장치는 본 발명에 따라 완성될 수 있다.
더욱이, 외부로부터 입력된 광에 대한 반사광은 지연막 및 편광판을 사용하여 차폐될 수 있다. 도 19는 상부 방사형의 구조이며, 격벽일 수 있는 절연층(3605)은 블랙 매트릭스로서 사용하도록 컬러링된다. 격벽은 드롭렛 방전 방법에 의하여 형성될 수 있으며, 카본블랙 등은 폴리이미드와 같은 수지 재료에 혼합될 수 있으며, 격벽의 적층이 또한 사용될 수 있다. 드롭렛 방전 방법에 따르면, 다른 재료들은 격벽을 형성하기 위해 여러번 동일한 영역상에서 방전될 수 있다. 이러한 실시예 모드에서, 색소의 블랙 수지가 사용된다. λ/4 판 및 λ/2 판은 지연막들(3603, 3604)로서 사용될 수 있으며 광을 제어할 수 있도록 설계될 수 있다. 구조로서, TFT 소자 기판(2800), 발광 소자(2804), 밀봉 기판(밀봉제)(2820), 지연막(λ/4 및 λ/2)(3603, 3604), 편광판(3602)은 순차적으로 적층되며, 이 경우에 발광 소자로부터 방사된 광은 편광판 측면의 외부로 방사된다. 지연막 또는 편광판은 광이 양 면들로부터 방사되는 듀얼 방사형 표시 장치의 경우에 양 측면들상에 광이 방사 또는 제공될 수 있는 측면상에 제공될 수 있다. 더욱이, 반사 방지막(3601)은 편광판의 외부 측면상에 제공될 수 있다. 따라서, 고선명 및 더 정확한 이미지가 디스플레이될 수 있다.
도 20a에 도시된 바와 같이, 디스플레이 소자를 사용하는 디스플레이 패널(2002)은 새시(2001)에 통합된다. 수신기(2005)를 사용함으로써, 일반 TV 방송을 수신하는 것 외에, 정보 통신은 고정라인에 의하여 또는 모뎀(2004)을 통해 무선으로 통신 네트워크에 접속함으로써 한 방향으로(송신기로부터 수신기로) 또는 양 방향으로(송신기와 수신기 사이 또는 수신기들 사이) 수행될 수 있다. 텔레비전 장치의 동작은 새시에 통합된 스위치들 또는 주 몸체로부터 분리된 원격 제어장치(2006)에 의하여 수행될 수 있다. 출력될 정보를 디스플레이하는 디스플레이부(2007)는 원격 제어 장치를 위해 제공될 수 있다.
더욱이, 텔레비전 장치에서, 채널, 사운드 볼륨 등을 디스플레이하는 구조는 주 스크린(2003) 외에 제 2 디스플레이 패널의 서브-스크린(2008)을 형성함으로써 부가적으로 제공될 수 있다. 이러한 구조에서, 주 스크린(2003)은 뷰잉 각도에서 우수한 EL 디스플레이 패널로 형성되며, 서브-스크린은 저전력 소비로 서브-스크린을 디스플레이할 수 있는 액정 디스플레이 패널로 형성될 수 있다. 저전력 소비에 우선순위를 제공하기 위해, 주 스크린(2003)이 액정 디스플레이 패널로 형성되고 서브-스크린이 EL 디스플레이 패널로 형성되며 서브-스크린이 플래시 온 및 오프할 수 있는 구조가 적용될 수 있다. 본 발명에 따르면, 고신뢰도를 가진 표시 장치는 많은 TFT들을 사용하여 균일하게 제조될 수 있고 대규모 기판을 사용함으로써 전자 부품들로 제조될 수 있다.
도 20b는 새시(2010), 디스플레이부(2011), 동작부인 키보드부(2012), 스피커부(2013) 등을 포함하는 예컨대 20 인치 내지 80인치의 대규모 디스플레이 부분을 가진 텔레비전 장치를 도시한다. 본 발명은 디스플레이부(2012)를 제조할때 적용된다. 도 20b는 곡선형일 수 있는 기판이 디스플레이 부분을 위해 사용되기 때문에 곡선형 디스플레이 부분을 가진 텔레비전 장치를 도시한다. 따라서, 적정 형상을 가진 텔레비전 장치는 디스플레이 부분의 형상이 자유롭게 설계될 수 있기 때문에 제조될 수 있다.
본 발명을 사용할 경우에 프로세스가 단순화된다. 따라서, 디스플레이 패널은 한 측면에서 1000mm 이상인 제 5세대에 그리고 제 5세대 이후의 유리 기판이 사용될때 조차 용이하게 제조될 수 있다.
본 발명에 따르면, 적정 패턴은 바람직한 제어성을 가지도록 형성될 수 있으며, 재료 손실 및 비용이 또한 감소될 수 있다. 그러므로, 대규모 스크린 디스플레이 부분을 가진 텔레비전 장치는 본 발명을 사용함으로써 저비용으로 형성될 수 있 으며 형성 결함은 텔레비전 장치가 얇게 되고 배선 등이 정밀할 때조차 발생되지 않는다. 따라서, 고성능 및 고신뢰도 텔레비전 장치는 고수율로 제조될 수 있다.
자연히, 본 발명은 텔레비전 장치에 제한되지 않으며, 특히 역, 공항 등에 설치되는 정보 디스플레이 보드와 같이 넓은 영역을 가진 디스플레이 매체들, 또는 길거리에 설치된 광고 디스플레이 보드 뿐만아니라 퍼스널 컴퓨터의 모니터로서 다양한 용도로 적용될 수 있다.
[실시예 모드 11]
다양한 표시 장치는 본 발명을 적용함으로써 제조될 수 있다. 다시 말해서, 본 발명은 이들 표시 장치들이 디스플레이 부분들에 통합되는 다양한 전자 장치들에 적용될 수 있다.
전자 장치들은 비디오 카메라 또는 디지털 카메라와 같은 카메라, 프로젝터, 헤드 장착 디스플레이(고글형 디스플레이), 차 네비게이션 시스템, 카 스테레오, 퍼스널 컴퓨터, 게임기, 휴대용 정보 단말(이동 컴퓨터, 셀룰러 폰, 전자책 등), 기록매체를 갖춘 이미지 재생장치(디지털 다방면 디스크(DVD)와 같은 기록매체를 재생할 수 있고 이미지를 디스플레이할 수 있는 표시 장치를 가진 장치) 등을 포함한다. 도 21a 내지 도 21d는 이의 예들을 도시한다.
도 21a는 주 몸체(2101), 새시(2102), 디스플레이부(2103), 키보드(2104), 외부 접속 포트(2105), 포인팅 마우스(2106) 등을 포함하는 퍼스널 컴퓨터이다. 본 발명은 디스플레이부(2103)를 제조할때 적용된다. 본 발명에 따르면, 고신뢰도 및 고해상도를 가진 이미지는 퍼스널 컴퓨터가 소형화되고 배선 등이 정밀하게 될 때 조차 디스플레이될 수 있다.
도 21b는 주 몸체(2201), 새시(2202), 디스플레이 부분 A(2203), 디스플레이 부분 B(220), 기록 매체(DVD) 판독부(2205), 동작 키들(2206), 스피커부(2207) 등을 포함하는 기록매체를 갖춘 이미지 재생장치(특히, DVD 재생장치)이다. 디스플레이 부분 A(2203)은 주로 이미지 정보를 디스플레이하며, 디스플레이 부분 B(2204)은 주로 문자 정보를 디스플레이하며, 본 발명은 이들 디스플레이 부분 A(2203) 및 디스플레이 부분 B(2204)에 적용된다. 본 발명에 따르면, 고신뢰도 및 고해상도를 가진 이미지는 이미지 재생장치가 소형화되고 배선 등이 정밀화될 때조차 디스플레이될 수 있다.
도 21c는 주 몸체(2301), 오디오 출력부(2302), 오디오 입력부(2303), 디스플레이부(2304), 동작 스위치들(2305), 안테나(2306) 등을 포함하는 셀룰러 전화이다. 본 발명에 따라 제조된 표시 장치를 디스플레이부(2304)에 적용함으로써, 고신뢰도 및 고해상도를 가진 디스플레이는 셀룰러 전화가 소형화되고 배선 등이 정밀화될 때조차 만들어질 수 있다.
도 21d는 주 몸체(2401), 디스플레이부(2402), 새시(2403), 외부 접속 포트(2404), 원격 제어 수신부(2405), 이미지 수신부(2406), 배터리(2407), 오디오 입력부(2408), 아이피스부(2409), 동작 키들(2410) 등을 포함하는 비디오 카메라이다. 본 발명에 따라 제조된 표시 장치를 디스플레이부(2402)에 적용함으로써, 고신뢰도 및 고해상도를 가진 디스플레이는 비디오 카메라가 소형화되고 배선 등이 정밀화될 때조차 만들어질 수 있다. 이러한 실시예 모드는 전술한 실시예 모드들과 자유롭게 결합될 수 있다.
본 출원은 2004년 3월 19일에 일본 특허청에 출원된 일본특허출원번호 제2004-081493호에 기초하며, 이 출원의 내용들은 여기에 참조문헌으로서 통합된다.

Claims (30)

  1. 패턴 형성 방법에 있어서,
    투광성 기판 위에 반도체 장치의 배선을 형성하는 단계;
    상기 투광성 기판과 상기 배선 위에 광 흡수재를 포함하는 물질을 갖는 제 1 영역을 형성하는 단계;
    상기 물질의 표면의 일부를 개질시키도록 상기 광 흡수재에 의해 흡수가능한 파장을 갖는 광을 상기 물질에 조사함으로써 제 2 영역을 형성하는 단계; 및
    패턴 형성 재료를 포함하는 화합물을 토출시킴으로써 상기 제 2 영역 상의 상기 물질의 상기 표면의 상기 일부 상에 도전성 패턴을 형성하는 단계를 포함하고,
    상기 물질의 상기 표면의 상기 일부는, 상기 제 2 영역이 상기 화합물에 대하여 상기 제 1 영역보다 높은 습윤성을 갖도록 개질되는, 패턴 형성 방법.
  2. 패턴 형성 방법에 있어서,
    투광성 기판 위에 반도체 장치의 배선을 형성하는 단계;
    상기 투광성 기판과 상기 배선 위에 광 흡수재를 포함하는 물질을 갖는 제 1 영역을 형성하는 단계;
    상기 물질의 표면의 일부를 개질시키도록 상기 광 흡수재에 의해 흡수가능한 파장을 갖는 광을 상기 투광성 기판을 통해 상기 물질에 조사함으로써 제 2 영역을 형성하는 단계; 및
    패턴 형성 재료를 포함하는 화합물을 토출시킴으로써 상기 제 2 영역 상의 상기 물질의 상기 표면의 상기 일부 상에 도전성 패턴을 형성하는 단계를 포함하고,
    상기 물질의 상기 표면의 상기 일부는, 상기 제 2 영역이 상기 화합물에 대하여 상기 제 1 영역보다 높은 습윤성을 갖도록 개질되는, 패턴 형성 방법.
  3. 패턴 형성 방법에 있어서,
    투광성 기판 위에 반도체 장치의 배선을 형성하는 단계;
    상기 투광성 기판과 상기 배선 위에 광 흡수재를 포함하는 물질을 갖는 제 1 영역을 형성하는 단계;
    상기 물질의 표면의 일부를 개질시키도록 상기 광 흡수재에 의해 흡수가능한 파장을 갖는 광을 상기 투광성 기판을 통해 상기 물질에 조사함으로써 제 2 영역을 형성하는 단계;
    상기 광 흡수재를 제거하는 단계; 및
    패턴 형성 재료를 포함하는 화합물을 토출시킴으로써 상기 제 2 영역 상의 상기 물질의 상기 표면의 상기 일부 상에 도전성 패턴을 형성하는 단계를 포함하고,
    상기 물질의 상기 표면의 상기 일부는, 상기 제 2 영역이 상기 화합물에 대하여 상기 제 1 영역보다 높은 습윤성을 갖도록 개질되는, 패턴 형성 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 광 흡수재가 상기 물질에서 용해되어 상기 광 흡수재를 포함하는 상기 물질을 형성하는, 패턴 형성 방법.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 광 흡수재가 상기 물질에서 분산되어 상기 광 흡수재를 포함하는 상기 물질을 형성하는, 패턴 형성 방법.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 광 흡수재로서 색소가 사용되어 상기 광 흡수재를 포함하는 상기 물질을 형성하는, 패턴 형성 방법.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 광 흡수재로서 광촉매 물질이 사용되어 상기 광 흡수재를 포함하는 물질을 형성하는, 패턴 형성 방법.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 광의 파장은 300 nm 이상 내지 400 nm 이하이고, 상기 광 흡수재는 쿠마린(coumarin)을 포함하는, 패턴 형성 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 광 흡수재를 포함하는 상기 물질은 플루오르화 탄소 사슬들(fluorocarbon chains)을 포함하는, 패턴 형성 방법.
  10. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 화합물에 대해 상기 제 2 영역이 상기 제 1 영역보다 높은 습윤성을 갖도록 상기 물질의 상기 표면이 개질되는, 패턴 형성 방법.
  11. 박막 트랜지스터 제조 방법에 있어서,
    투광성 기판 위에 제 1 도전층을 형성하는 단계;
    상기 투광성 기판과 상기 제 1 도전층 위에 절연층을 형성하는 단계;
    상기 절연층 위에 광 흡수재를 포함하는 물질을 포함하는 제 1 영역을 형성하는 단계;
    물질의 표면의 일부를 개질시키도록 상기 광 흡수재에 의해 흡수가능한 파장을 갖는 광을 상기 투광성 기판을 통해 상기 물질에 조사함으로써 제 2 영역을 형성하는 단계; 및
    도전성 재료를 포함하는 화합물을 토출시킴으로써 상기 제 2 영역 상의 상기 물질의 상기 표면의 상기 일부 상에 제 2 도전층을 형성하는 단계를 포함하고,
    상기 물질의 상기 표면의 상기 일부는, 상기 제 2 영역이 상기 화합물에 대하여 상기 제 1 영역보다 높은 습윤성을 갖도록 개질되는, 박막 트랜지스터 제조 방법.
  12. 박막 트랜지스터 제조 방법에 있어서,
    투광성 기판 위에 제 1 도전층을 형성하는 단계;
    상기 투광성 기판과 상기 제 1 도전층 위에 절연층을 형성하는 단계;
    상기 절연층 위에 광 흡수재를 포함하는 물질을 포함하는 제 1 영역을 형성하는 단계;
    물질의 표면의 일부를 개질시키도록 상기 광 흡수재에 의해 흡수가능한 파장을 갖는 광을 상기 투광성 기판을 통해 상기 물질에 조사함으로써 제 2 영역을 형성하는 단계;
    상기 광 흡수재를 제거하는 단계; 및
    도전성 재료를 포함하는 화합물을 토출시킴으로써 상기 제 2 영역 상의 상기 물질의 상기 표면의 상기 일부 상에 제 2 도전층을 형성하는 단계를 포함하고,
    상기 물질의 상기 표면의 상기 일부는, 상기 제 2 영역이 상기 화합물에 대하여 상기 제 1 영역보다 높은 습윤성을 갖도록 개질되는, 박막 트랜지스터 제조 방법.
  13. 제 11 항 또는 제 12 항에 있어서,
    상기 광 흡수재로서 색소가 사용되어 상기 광 흡수재를 포함하는 상기 물질을 형성하는, 박막 트랜지스터 제조 방법.
  14. 제 11 항 또는 제 12 항에 있어서,
    상기 광 흡수재로서 광촉매 물질이 사용되어 상기 광 흡수재를 포함하는 상기 물질을 형성하는, 박막 트랜지스터 제조 방법.
  15. 제 11 항 또는 제 12 항에 있어서,
    상기 광 흡수재를 포함하는 물질은 플루오르화 탄소 사슬들을 포함하는, 박막 트랜지스터 제조 방법.
  16. 제 11 항 또는 제 12 항에 있어서,
    상기 화합물에 대해 상기 제 2 영역이 상기 제 1 영역보다 높은 습윤성을 갖도록 상기 물질의 상기 표면이 개질되는, 박막 트랜지스터 제조 방법.
  17. 제 11 항 또는 제 12 항에 있어서,
    상기 제 1 도전층은 게이트 전극층으로서 형성되고, 상기 제 2 도전층은 소 스 전극층 및 드레인 전극층으로서 형성되는, 박막 트랜지스터 제조 방법.
  18. 박막 트랜지스터에 있어서,
    투광성 기판 위에 제공된 제 1 도전층;
    상기 투광성 기판과 상기 제 1 도전층 위의 절연층;
    상기 절연층 위의 광 흡수재를 포함하는 물질;
    상기 물질의 표면의 제 2 부분 위에 선택적으로 존재하는 제 2 도전층; 및
    상기 물질과 상기 제 2 도전층 위의 반도체층을 포함하고,
    상기 물질의 상기 표면의 상기 제 2 부분은 상기 제 2 도전층에 포함된 화합물에 대하여 상기 물질의 상기 표면의 제 1 부분보다 높은 습윤성을 갖는, 박막 트랜지스터.
  19. 박막 트랜지스터에 있어서,
    투광성 기판 위에 제공된 제 1 도전층;
    상기 투광성 기판 및 상기 제 1 도전층 위의 절연층;
    상기 절연층 위의 광 흡수재와 플루오르화 탄소 사슬들을 포함하는 물질; 및
    상기 물질의 제 2 영역 위의 제 2 도전층을 포함하고,
    상기 물질의 제 1 영역은 상기 제 2 영역보다 많은 플루오르화 탄소 사슬들을 포함하고,
    상기 물질의 상기 제 2 영역의 표면은 상기 제 2 도전층에 포함된 화합물에 대하여 상기 물질의 상기 제 1 영역의 표면보다 높은 습윤성을 갖는, 박막 트랜지스터.
  20. 제 18 항 또는 제 19 항에 있어서,
    상기 광 흡수재는 색소인, 박막 트랜지스터.
  21. 제 18 항 또는 제 19 항에 있어서,
    상기 광 흡수재는 광촉매 물질인, 박막 트랜지스터.
  22. 표시 장치에 있어서,
    투광성 기판 위에 제공된 게이트 전극층;
    상기 투광성 기판과 상기 게이트 전극층 위의 절연층;
    상기 절연층 위의 광 흡수재를 포함하는 물질;
    상기 물질의 표면의 제 2 부분 위에 선택적으로 존재하는 소스 전극층 및 드레인 전극층; 및
    상기 물질, 상기 소스 전극층, 및 상기 드레인 전극층 위의 반도체층을 포함하고,
    상기 물질의 상기 표면의 상기 제 2 부분은 상기 소스 전극층 및 상기 드레인 전극층에 포함된 화합물에 대하여 상기 물질의 상기 표면의 제 1 부분보다 높은 습윤성을 갖는, 표시 장치.
  23. 표시 장치에 있어서,
    투광성 기판 위에 제공된 게이트 전극층;
    상기 투광성 기판과 상기 게이트 전극층 위의 절연층;
    상기 절연층 위의 광 흡수재 및 플루오르화 탄소 사슬들을 포함하는 물질; 및
    상기 물질의 제 2 영역 위의 소스 전극층 및 드레인 전극층을 포함하고,
    제 1 영역은 상기 제 2 영역보다 많은 플루오르화 탄소 사슬들을 포함하고,
    상기 물질의 상기 제 2 영역의 표면은 상기 소스 전극층 및 상기 드레인 전극층에 포함된 화합물에 대하여 상기 물질의 상기 제 1 영역의 표면보다 높은 습윤성을 갖는, 표시 장치.
  24. 제 22 항 또는 제 23 항에 있어서,
    상기 광 흡수재는 색소인, 표시 장치.
  25. 제 22 항 또는 제 23 항에 있어서,
    상기 광 흡수재는 광촉매 물질인, 표시 장치.
  26. 표시 장치를 포함하는 표시 화면을 갖는 텔레비전 장치에 있어서,
    투광성 기판 위에 제공된 게이트 전극층;
    상기 투광성 기판과 상기 게이트 전극층 위의 절연층;
    상기 절연층 위의 광 흡수재를 포함하는 물질;
    상기 물질의 표면의 제 2 부분 위에 선택적으로 존재하는 소스 전극층 및 드레인 전극층; 및
    상기 물질, 상기 소스 전극층, 및 상기 드레인 전극층 위의 반도체층을 포함하고,
    상기 물질의 상기 표면의 상기 제 2 부분은 상기 소스 전극층 및 상기 드레인 전극층에 포함된 화합물에 대하여 상기 물질의 상기 표면의 제 1 부분보다 높은 습윤성을 갖는, 텔레비전 장치.
  27. 텔레비전 장치에 있어서,
    투광성 기판 위에 제공된 게이트 전극층;
    상기 투광성 기판과 상기 게이트 전극층 위의 절연층; 및
    상기 절연층 위의 광 흡수재와 플루오르화 탄소 사슬들을 포함하는 물질을 포함하고,
    표시 화면은 상기 물질의 제 2 영역 위의 소스 전극층 및 드레인 전극층을 갖는 표시 장치를 포함하고,
    상기 물질의 제 1 영역은 상기 제 2 영역보다 많은 플루오르화 탄소 사슬들을 갖고,
    상기 물질의 상기 제 2 영역의 표면은 상기 소스 전극층 및 상기 드레인 전극층에 포함된 화합물에 대하여 상기 물질의 상기 제 1 영역의 표면보다 높은 습윤성을 갖는, 텔레비전 장치.
  28. 제 26 항 또는 제 27 항에 있어서,
    상기 광 흡수재는 색소인, 텔레비전 장치.
  29. 제 26 항 또는 제 27 항에 있어서,
    상기 광 흡수재는 광촉매 물질인, 텔레비전 장치.
  30. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 배선은 은 배선인, 패턴 형성 방법.
KR1020067021718A 2004-03-19 2005-03-16 패턴 형성 방법, 박막 트랜지스터, 표시 장치 및 그 제조 방법과, 텔레비전 장치 KR101192973B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2004081493 2004-03-19
JPJP-P-2004-00081493 2004-03-19
PCT/JP2005/005298 WO2005091375A1 (en) 2004-03-19 2005-03-16 Method for forming pattern, thin film transistor, display device and method for manufacturing the same, and television device

Publications (2)

Publication Number Publication Date
KR20070007146A KR20070007146A (ko) 2007-01-12
KR101192973B1 true KR101192973B1 (ko) 2012-10-24

Family

ID=34993980

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067021718A KR101192973B1 (ko) 2004-03-19 2005-03-16 패턴 형성 방법, 박막 트랜지스터, 표시 장치 및 그 제조 방법과, 텔레비전 장치

Country Status (4)

Country Link
US (1) US7615488B2 (ko)
KR (1) KR101192973B1 (ko)
CN (1) CN100593244C (ko)
WO (1) WO2005091375A1 (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004097915A1 (ja) 2003-04-25 2004-11-11 Semiconductor Energy Laboratory Co., Ltd. 液滴吐出装置、パターンの形成方法、および半導体装置の製造方法
CN100533808C (zh) * 2004-01-26 2009-08-26 株式会社半导体能源研究所 显示器件及其制造方法以及电视设备
US7462514B2 (en) 2004-03-03 2008-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same, liquid crystal television, and EL television
US7642038B2 (en) 2004-03-24 2010-01-05 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, thin film transistor, display device, method for manufacturing thereof, and television apparatus
US8158517B2 (en) * 2004-06-28 2012-04-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring substrate, thin film transistor, display device and television device
US7470604B2 (en) 2004-10-08 2008-12-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
CN101030536B (zh) * 2006-03-02 2010-06-23 株式会社半导体能源研究所 电路图案、薄膜晶体管及电子设备的制造方法
US20080042131A1 (en) * 2006-08-15 2008-02-21 Tpo Displays Corp. System for displaying images including thin film transistor device and method for fabricating the same
TWI327447B (en) * 2006-10-16 2010-07-11 Chimei Innolux Corp Method of fabricating a thin film transistor
US8937013B2 (en) 2006-10-17 2015-01-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor
US8525817B2 (en) * 2006-12-06 2013-09-03 Pervasive Display Co., Ltd. Pixel array module and flat display apparatus
KR101485926B1 (ko) * 2007-02-02 2015-02-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 기억장치
US20080205010A1 (en) * 2007-02-26 2008-08-28 3M Innovative Properties Company Active matrix backplanes allowing relaxed alignment tolerance
JP5251068B2 (ja) * 2007-10-17 2013-07-31 株式会社リコー アクティブマトリクス基板及び電子表示装置
WO2009063850A1 (ja) * 2007-11-12 2009-05-22 Konica Minolta Holdings, Inc. 有機エレクトロニクス素子の製造方法
JP5505757B2 (ja) * 2008-03-25 2014-05-28 Ｎｌｔテクノロジー株式会社 液晶表示装置の製造方法および液晶表示装置
TWI389211B (zh) * 2008-04-30 2013-03-11 Chimei Innolux Corp 影像顯示系統及其製造方法
TWI606592B (zh) * 2008-09-01 2017-11-21 半導體能源研究所股份有限公司 半導體裝置的製造方法
JP2010098003A (ja) * 2008-10-14 2010-04-30 Osaka Univ レーザー結晶化法
US8647919B2 (en) 2010-09-13 2014-02-11 Semiconductor Energy Laboratory Co., Ltd. Light-emitting display device and method for manufacturing the same
EP2447999A1 (en) 2010-10-29 2012-05-02 Applied Materials, Inc. Method for depositing a thin film electrode and thin film stack
TWM406261U (en) * 2010-12-01 2011-06-21 Chunghwa Picture Tubes Ltd Pixel structure and display panel
JP5888990B2 (ja) * 2011-01-12 2016-03-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5982125B2 (ja) 2011-01-12 2016-08-31 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8536571B2 (en) 2011-01-12 2013-09-17 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
JP5977523B2 (ja) 2011-01-12 2016-08-24 株式会社半導体エネルギー研究所 トランジスタの作製方法
KR101920374B1 (ko) * 2011-04-27 2018-11-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 발광 장치 및 그 제작 방법
TWI477893B (zh) * 2011-07-06 2015-03-21 Univ Nat Cheng Kung 光罩之製造方法
CN104685976B (zh) * 2012-10-04 2019-05-31 东丽株式会社 导电图案的制造方法
KR102067669B1 (ko) * 2012-11-06 2020-01-20 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
TWI538220B (zh) * 2012-11-21 2016-06-11 元太科技工業股份有限公司 薄膜電晶體與其製造方法
KR102207563B1 (ko) * 2013-10-29 2021-01-27 삼성디스플레이 주식회사 유기 발광 표시장치 및 유기 발광 표시장치의 제조 방법
CN105824191A (zh) * 2015-01-09 2016-08-03 日本化药株式会社 光固化性着色组合物、固化物和物品
CN105161011B (zh) * 2015-08-11 2018-12-04 京东方科技集团股份有限公司 显示面板及其制作方法、显示装置和智能穿戴设备
JP6616368B2 (ja) * 2017-09-14 2019-12-04 ファナック株式会社 レーザ加工前に光学系の汚染レベルに応じて加工条件を補正するレーザ加工装置
CN109712997B (zh) * 2019-02-21 2021-02-26 京东方科技集团股份有限公司 阵列基板及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001250273A (ja) * 2000-03-07 2001-09-14 Toshiba Corp 光記録媒体
JP2002107937A (ja) * 2000-09-28 2002-04-10 Clariant (Japan) Kk 層間絶縁膜用感光性組成物及びパターン化層間絶縁膜の形成方法
US6399257B1 (en) * 1999-03-10 2002-06-04 Canon Kabushiki Kaisha Color filter manufacturing method, color filter manufactured by the method, and liquid crystal device employing the color filter
WO2002095805A2 (en) * 2001-05-23 2002-11-28 Plastic Logic Limited Laser parrering of devices
JP2004006700A (ja) * 2002-03-27 2004-01-08 Seiko Epson Corp 表面処理方法、表面処理基板、膜パターンの形成方法、電気光学装置の製造方法、電気光学装置、及び電子機器

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3173854B2 (ja) * 1992-03-25 2001-06-04 株式会社半導体エネルギー研究所 薄膜状絶縁ゲイト型半導体装置の作製方法及び作成された半導体装置
JP2814161B2 (ja) * 1992-04-28 1998-10-22 株式会社半導体エネルギー研究所 アクティブマトリクス表示装置およびその駆動方法
JPH09292633A (ja) * 1996-02-27 1997-11-11 Canon Inc カラー液晶表示装置の製造方法
DE69841946D1 (de) * 1997-08-08 2010-11-25 Dainippon Printing Co Ltd Struktur zur Musterbildung, Verfahren zur Musterbildung, und deren Anwendung
JP3539179B2 (ja) 1998-01-28 2004-07-07 セイコーエプソン株式会社 基板、基板の製造方法、集積回路および集積回路の製造方法。
JPH11251259A (ja) 1998-03-04 1999-09-17 Seiko Epson Corp 半導体層への不純物の導入方法、および薄膜トランジスタ並びに半導体装置の製造方法
JP3679943B2 (ja) * 1999-03-02 2005-08-03 大日本印刷株式会社 パターン形成体の製造方法
KR100658522B1 (ko) * 1999-12-17 2006-12-15 엘지.필립스 엘시디 주식회사 액정표시장치의 제조방법
JP4132546B2 (ja) * 2000-02-29 2008-08-13 富士フイルム株式会社 光拡散板、光拡散板の製造方法および表示装置
JP2001272526A (ja) 2000-03-24 2001-10-05 Dainippon Printing Co Ltd カラーフィルタおよびその製造方法
JP2004502979A (ja) * 2000-07-06 2004-01-29 キャボット　コーポレイション 修飾顔料生成物を含む印刷版
JP4021177B2 (ja) * 2000-11-28 2007-12-12 セイコーエプソン株式会社 有機エレクトロルミネッセンス装置の製造方法および有機エレクトロルミネッセンス装置並びに電子機器
TW533446B (en) 2000-12-22 2003-05-21 Koninkl Philips Electronics Nv Electroluminescent device and a method of manufacturing thereof
JP2003059940A (ja) 2001-08-08 2003-02-28 Fuji Photo Film Co Ltd ミクロファブリケーション用基板、その製造方法および像状薄膜形成方法
CN1158342C (zh) * 2002-07-26 2004-07-21 北京化工大学 一种聚合物表面改性方法
US7018779B2 (en) * 2003-01-07 2006-03-28 International Business Machines Corporation Apparatus and method to improve resist line roughness in semiconductor wafer processing
CN100459060C (zh) * 2003-02-05 2009-02-04 株式会社半导体能源研究所 显示装置的制造方法
CN1445262A (zh) * 2003-04-12 2003-10-01 谢平波 光催化诱导的高度亲水性的聚钛硅氧烷化合物及其制法
WO2004097915A1 (ja) * 2003-04-25 2004-11-11 Semiconductor Energy Laboratory Co., Ltd. 液滴吐出装置、パターンの形成方法、および半導体装置の製造方法
US7364769B2 (en) * 2003-05-13 2008-04-29 Ricoh Company, Ltd. Apparatus and method for formation of a wiring pattern on a substrate, and electronic devices and producing methods thereof
CN100533808C (zh) * 2004-01-26 2009-08-26 株式会社半导体能源研究所 显示器件及其制造方法以及电视设备
US7691685B2 (en) * 2004-01-26 2010-04-06 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
TWI366701B (en) * 2004-01-26 2012-06-21 Semiconductor Energy Lab Method of manufacturing display and television
US7951710B2 (en) 2004-02-17 2011-05-31 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing thin film transistor and display device
US7462514B2 (en) * 2004-03-03 2008-12-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same, liquid crystal television, and EL television
US20050196710A1 (en) * 2004-03-04 2005-09-08 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, thin film transistor, display device and method for manufacturing the same, and television apparatus
US7208401B2 (en) * 2004-03-12 2007-04-24 Hewlett-Packard Development Company, L.P. Method for forming a thin film
US7642038B2 (en) * 2004-03-24 2010-01-05 Semiconductor Energy Laboratory Co., Ltd. Method for forming pattern, thin film transistor, display device, method for manufacturing thereof, and television apparatus
JP5057652B2 (ja) 2004-03-24 2012-10-24 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
CN100573833C (zh) * 2004-03-25 2009-12-23 株式会社半导体能源研究所 用于制造薄膜晶体管的方法
US8158517B2 (en) * 2004-06-28 2012-04-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing wiring substrate, thin film transistor, display device and television device
US7470604B2 (en) * 2004-10-08 2008-12-30 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing display device
US7449372B2 (en) * 2004-12-17 2008-11-11 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of substrate having conductive layer and manufacturing method of semiconductor device
CN101030536B (zh) * 2006-03-02 2010-06-23 株式会社半导体能源研究所 电路图案、薄膜晶体管及电子设备的制造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6399257B1 (en) * 1999-03-10 2002-06-04 Canon Kabushiki Kaisha Color filter manufacturing method, color filter manufactured by the method, and liquid crystal device employing the color filter
JP2001250273A (ja) * 2000-03-07 2001-09-14 Toshiba Corp 光記録媒体
JP2002107937A (ja) * 2000-09-28 2002-04-10 Clariant (Japan) Kk 層間絶縁膜用感光性組成物及びパターン化層間絶縁膜の形成方法
WO2002095805A2 (en) * 2001-05-23 2002-11-28 Plastic Logic Limited Laser parrering of devices
JP2004006700A (ja) * 2002-03-27 2004-01-08 Seiko Epson Corp 表面処理方法、表面処理基板、膜パターンの形成方法、電気光学装置の製造方法、電気光学装置、及び電子機器

Also Published As

Publication number Publication date
KR20070007146A (ko) 2007-01-12
CN100593244C (zh) 2010-03-03
US20080105875A1 (en) 2008-05-08
US7615488B2 (en) 2009-11-10
WO2005091375A1 (en) 2005-09-29
CN1934713A (zh) 2007-03-21

Similar Documents

Publication Publication Date Title
KR101192973B1 (ko) 패턴 형성 방법, 박막 트랜지스터, 표시 장치 및 그 제조 방법과, 텔레비전 장치
US7642038B2 (en) Method for forming pattern, thin film transistor, display device, method for manufacturing thereof, and television apparatus
US8158517B2 (en) Method for manufacturing wiring substrate, thin film transistor, display device and television device
US7273773B2 (en) Display device, method for manufacturing thereof, and television device
US7470604B2 (en) Method for manufacturing display device
US8318601B2 (en) Method for manufacturing thin film transistor and display device
US20050196710A1 (en) Method for forming pattern, thin film transistor, display device and method for manufacturing the same, and television apparatus
US7247529B2 (en) Method for manufacturing display device
US7564058B2 (en) Display device, manufacturing method thereof, and television set
JP4969041B2 (ja) 表示装置の作製方法
US7416977B2 (en) Method for manufacturing display device, liquid crystal television, and EL television
JP4854994B2 (ja) 配線基板の作製方法及び薄膜トランジスタの作製方法
JP5057652B2 (ja) 薄膜トランジスタの作製方法
JP5110785B2 (ja) 表示装置の作製方法
JP2005286320A (ja) パターン形成方法、薄膜トランジスタ、表示装置及びそれらの作製方法、並びにテレビジョン装置
JP4628004B2 (ja) 薄膜トランジスタの作製方法
JP5116212B2 (ja) 薄膜トランジスタの作製方法
JP4879496B2 (ja) パターン形成方法
JP2005244185A (ja) 表示装置及びその作製方法、並びにテレビ受像機
JP4877865B2 (ja) 薄膜トランジスタの作製方法及び表示装置の作製方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20150918

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20160909

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee