JPH0654782B2 - 薄膜トランジスタ装置の製造方法 - Google Patents
薄膜トランジスタ装置の製造方法Info
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- JPH0654782B2 JPH0654782B2 JP60022913A JP2291385A JPH0654782B2 JP H0654782 B2 JPH0654782 B2 JP H0654782B2 JP 60022913 A JP60022913 A JP 60022913A JP 2291385 A JP2291385 A JP 2291385A JP H0654782 B2 JPH0654782 B2 JP H0654782B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、非晶質シリコン（ａ−Ｓｉ）や多結晶シリコ
ン（Ｐ−Ｓｉ）等の半導体薄膜を用いた絶縁ゲート型薄
膜トランジスタ（ＴＦＴ）装置で特に半導体薄膜が極め
て薄いＴＦＴを容易に実現する製造方法に関する。
ン（Ｐ−Ｓｉ）等の半導体薄膜を用いた絶縁ゲート型薄
膜トランジスタ（ＴＦＴ）装置で特に半導体薄膜が極め
て薄いＴＦＴを容易に実現する製造方法に関する。
絶縁基板上にソース．ドレイン電極を設け、半導体薄膜
とゲート絶縁膜と第２導電膜を連続堆積した後ゲート電
極を第２導電膜で形成し、表面保護用絶縁膜を堆積後こ
の絶縁膜とゲート絶縁膜と半導体薄膜の不要部を一括除
去するＴＦＴの製造工程からなり、マスク工程が３回で
も製造可能で、かつ、極めて薄い半導体薄膜を製造する
のに適した製造方法である。
とゲート絶縁膜と第２導電膜を連続堆積した後ゲート電
極を第２導電膜で形成し、表面保護用絶縁膜を堆積後こ
の絶縁膜とゲート絶縁膜と半導体薄膜の不要部を一括除
去するＴＦＴの製造工程からなり、マスク工程が３回で
も製造可能で、かつ、極めて薄い半導体薄膜を製造する
のに適した製造方法である。
半導体薄膜特にａ−Ｓｉを用いたＴＦＴは低温で大面積
に製作できるため、液晶表示装置やイメージセンサ等に
応用されつつある。ａ−ＳｉＴＦＴは従来ゲート電極を
最下層に形成する逆スタガ−構造が主に用いられてきた
が、製造工程が多いという問題があつた。一方、1984年
８月４th International Display Research Conference
（パリ）で発表されたＣＮＥＴのＴＦＴは、マスク数２
枚で製造できるため注目を浴びている。その構造例の平
面図を第２図(a)に示す。第２図(b)は第２図(a)のＢ−
Ｂ′線に沿つた断面図である。ガラス基板１上に、ＩＴ
Ｏ等の透明導電膜12,13とｎ＋ａ−Ｓｉ膜32,33でドレイ
ン電極２とソース電極３を形成する。その上にａ−Ｓｉ
膜４、ゲート電極用金属（Ａｌ）を連続堆積する。その
後ゲート電極６形成用パターンでその下のゲート絶縁膜
５及びａ−Ｓｉ膜４さらにｎ＋ａ−Ｓｉ膜32,33を除去
する。その結果ＴＦＴ１００、画素電極13、ドレイン
（データ）配線12から成る液晶表示用基板が完成する。
この構造は、マスク回数２回という非常に簡単な製造工
程で実現できるといつた利点を有している。しかし下記
の問題点も有している。ゲート電極６端部とａ−Ｓｉ膜
４端部の間の絶縁距離は、ゲート絶縁膜５の厚みしかな
くゲート．ソース、ゲート．ドレイン間耐圧が低い。ド
レイン配線12はＩＴＯから成るため抵抗が大きく、液晶
表示装置の大面積化が困難である。表面保護用絶縁膜が
ないためＴＦＴ特性が経時変化しやすいなどが挙げられ
る。
に製作できるため、液晶表示装置やイメージセンサ等に
応用されつつある。ａ−ＳｉＴＦＴは従来ゲート電極を
最下層に形成する逆スタガ−構造が主に用いられてきた
が、製造工程が多いという問題があつた。一方、1984年
８月４th International Display Research Conference
（パリ）で発表されたＣＮＥＴのＴＦＴは、マスク数２
枚で製造できるため注目を浴びている。その構造例の平
面図を第２図(a)に示す。第２図(b)は第２図(a)のＢ−
Ｂ′線に沿つた断面図である。ガラス基板１上に、ＩＴ
Ｏ等の透明導電膜12,13とｎ＋ａ−Ｓｉ膜32,33でドレイ
ン電極２とソース電極３を形成する。その上にａ−Ｓｉ
膜４、ゲート電極用金属（Ａｌ）を連続堆積する。その
後ゲート電極６形成用パターンでその下のゲート絶縁膜
５及びａ−Ｓｉ膜４さらにｎ＋ａ−Ｓｉ膜32,33を除去
する。その結果ＴＦＴ１００、画素電極13、ドレイン
（データ）配線12から成る液晶表示用基板が完成する。
この構造は、マスク回数２回という非常に簡単な製造工
程で実現できるといつた利点を有している。しかし下記
の問題点も有している。ゲート電極６端部とａ−Ｓｉ膜
４端部の間の絶縁距離は、ゲート絶縁膜５の厚みしかな
くゲート．ソース、ゲート．ドレイン間耐圧が低い。ド
レイン配線12はＩＴＯから成るため抵抗が大きく、液晶
表示装置の大面積化が困難である。表面保護用絶縁膜が
ないためＴＦＴ特性が経時変化しやすいなどが挙げられ
る。
本発明は、従来技術の叙上の問題点を鑑みてなされ、そ
の目的は、ドレイン配線を低抵抗化して大面積化可能な
ＴＦＴ構造からなり、かつ、配線間耐圧が高く信頼性の
高いＴＦＴを実現するための最適な簡単な製造方法を提
供する。総じて、高歩留り、高信頼性、低コストで大面
積化が容易なＴＦＴの製造方法を提供するものである。
の目的は、ドレイン配線を低抵抗化して大面積化可能な
ＴＦＴ構造からなり、かつ、配線間耐圧が高く信頼性の
高いＴＦＴを実現するための最適な簡単な製造方法を提
供する。総じて、高歩留り、高信頼性、低コストで大面
積化が容易なＴＦＴの製造方法を提供するものである。
本発明は、上記目的を達成するために、下記の工程から
なることを特徴とするＴＦＴの製造方法に関するもので
ある。
なることを特徴とするＴＦＴの製造方法に関するもので
ある。
(1)(a)絶縁基板上に互いに離間した第１導電膜から成る
ソース電極とドレイン電極を選択的に形成する第１工程
と、 (b)前記第１工程に続き、半導体薄膜、ゲート絶縁膜、
第２導電膜を順次連続して堆積する第２工程と、 (c)前記ソース及びドレイン電極の一部と平面的に重畳
する様に、前記第２導電膜を選択除去してゲート電極と
なす第３工程と、 (d)前記第３工程に続き、表面保護用絶縁膜を堆積する
工程と、 (e)前記表面保護用絶縁膜とゲート絶縁膜と半導体薄膜
の不要部を除去し、ほぼ同一形状の島状領域とする第５
工程 とから成る。
ソース電極とドレイン電極を選択的に形成する第１工程
と、 (b)前記第１工程に続き、半導体薄膜、ゲート絶縁膜、
第２導電膜を順次連続して堆積する第２工程と、 (c)前記ソース及びドレイン電極の一部と平面的に重畳
する様に、前記第２導電膜を選択除去してゲート電極と
なす第３工程と、 (d)前記第３工程に続き、表面保護用絶縁膜を堆積する
工程と、 (e)前記表面保護用絶縁膜とゲート絶縁膜と半導体薄膜
の不要部を除去し、ほぼ同一形状の島状領域とする第５
工程 とから成る。
(2)前記第１工程において、第１導電膜が透明導電膜
と、金属もしくは低抵抗半導体薄膜の少なく共一方とか
ら成る多層膜であり、前記第５工程において島状領域の
形成によって露出する第１導電膜のうちの金属膜もしく
は低抵抗半導体薄膜、または金属膜と低抵抗半導体薄膜
の両方を除去することを特徴とする。
と、金属もしくは低抵抗半導体薄膜の少なく共一方とか
ら成る多層膜であり、前記第５工程において島状領域の
形成によって露出する第１導電膜のうちの金属膜もしく
は低抵抗半導体薄膜、または金属膜と低抵抗半導体薄膜
の両方を除去することを特徴とする。
(3)前記第２工程において、ソース電極もしくはドレイ
ン電極の延在部の一部にマスクをして前記半導体薄膜と
ゲート絶縁膜を堆積し、前記マスクを除去した後に第２
導電膜を堆積することを特徴とする。
ン電極の延在部の一部にマスクをして前記半導体薄膜と
ゲート絶縁膜を堆積し、前記マスクを除去した後に第２
導電膜を堆積することを特徴とする。
本発明は、前述の製造工程からなるため、半導体薄膜を
極めて薄く製造することができ、かつ、コンタクトホー
ルの形成工程を不要とし、基本的に３回のマスク工程で
よい利点がある。
極めて薄く製造することができ、かつ、コンタクトホー
ルの形成工程を不要とし、基本的に３回のマスク工程で
よい利点がある。
そして、半導体薄膜を十分に薄くできるので、本発明は
特別な遮光構造を備えなくても光感度を実用上差し支え
ない程度にすくなくでき、かつ、その高抵抗性により各
画素やクロストークを十分に防止できるＴＦＴが得られ
る。
特別な遮光構造を備えなくても光感度を実用上差し支え
ない程度にすくなくでき、かつ、その高抵抗性により各
画素やクロストークを十分に防止できるＴＦＴが得られ
る。
また、本発明により製造されたＴＦＴは、ドレイン電極
（とその配線）は金属膜を含むことができ、かつ、工程
的に除去する必要がないので、配線抵抗が極めて低くす
ることができ、また、ゲート電極端部と半導体薄膜端部
とは、ゲート絶縁膜の厚みに加え、ゲート電極の形成さ
れていないゲート絶縁膜の表面が加わるので、沿面距離
を大きく保つことができ、絶縁耐圧を十分に高くとるこ
とができる。
（とその配線）は金属膜を含むことができ、かつ、工程
的に除去する必要がないので、配線抵抗が極めて低くす
ることができ、また、ゲート電極端部と半導体薄膜端部
とは、ゲート絶縁膜の厚みに加え、ゲート電極の形成さ
れていないゲート絶縁膜の表面が加わるので、沿面距離
を大きく保つことができ、絶縁耐圧を十分に高くとるこ
とができる。
(a)単位画素部（第１図） 第１図(a)は本発明により得られたTFTを用いた液晶表示
用単位画素の平面図であり、第１図(b)は第１図(a)のＡ
−Ａ′線に沿つた断面図である。ガラス、石英等の絶縁
基板１上に透明導電膜（例えばITO）12,13,Cr,Mo,W,等
の金属やその硅化物から成る金属膜22,23,低抵抗半導体
薄膜（例えばn+a-Si膜）32,33が多層で第１導電膜とし
て堆積され、ドレイン電極２とソース３を形成する。そ
の上に、半導体薄膜（例えばa-Si膜）４、ゲート絶縁膜
５、さらに第２導電膜から成るゲート電極６が設けられ
る。ゲート電極６は半導体薄膜４及びゲート絶縁膜５上
に設けられ、その延在部（ゲート配線部）も同様であ
る。最上層には表面保護用絶縁膜７が堆積され、例えば
ソース電極３の一部である画素電極用透明導電膜13上の
絶縁膜７、ゲート絶縁膜５、半導体薄膜４、低抵抗半導
体薄膜33、金属膜23がほぼ同一形状に除去されている。
その結果残された絶縁膜７、ゲート絶縁膜５、半導体薄
膜４から成る島状領域10の端部より内側にゲート電極６
がある。第１図の単位画素の例では、隣りの行のゲート
電極６′と画素電極13の間に信号電荷蓄積容量１１０が
形成され、ゲート電極６′／ゲート絶縁膜５／半導体薄
膜４／低抵抗半導体薄膜33／金属膜23／透明導電膜13か
ら成る構造を有している (b)実施例１。単位画素部及びドレイン端子部（第３図
及び第４図） 第３図及び第４図には、それぞれ単位画素部及びドレイ
ン端子部に本発明を適用した製造工程に沿つた断面図を
示す。第３図(a)は、基板１上に第１導電膜20を堆積し
選択エツチにより、行電極であるドレイン電極２と各画
素のソース電極３を形成した状態を示す。ドレイン電極
端子部は第４図(a)に示した。第１導電膜20は、下から
透明導電膜12,13,Cr,Mo,W,Ti等の金属膜22,23、低抵抗
半導体薄膜32,33から成る多層膜を用いている。金属膜2
2,23は必ずしも必要ないが、配線抵抗減少に有効であ
る。第３図(b)では、半導体薄膜４、ゲート絶縁膜５、
第２導電膜16を連続的に堆積した断面である。このと
き、ドレイン端子部では半導体薄膜４、ゲート絶縁膜５
の堆積時に金属マスク等でフタをし、第２導電膜16堆積
時にマスクを除去する（第４図(b)）。半導体薄膜４、
ゲート絶縁膜５は例えばプラズマＣＶＤや光ＣＶＤ等で
連続的にａ−SiiHまたはａ−SiiFSiOxまたはSiNxと堆積
される。この堆積前に、逆スパツターや水素処理等で第
１導電膜20の表面を清浄にすることが有効である。第２
導電膜16は、外部取り出しに有効なＡｌ，Ａｕ，Ｎｉ等
が少なく共最上層にあることが望ましい。第２導電膜16
を多層膜とするときには、低抵抗半導体膜や高融点金属
を最下層にすることが有効である。第３図(c)は、列配
線としてのゲート電極６を第２導電膜16を用いて形成
し、その後表面保護用絶縁膜７を堆積した状態を示す。
端子部では、やはり第２導電膜16で端子電極26をゲート
電極６と分離して形成する（第４図(c)）。絶縁膜７と
して、SiOxやSiNxの他にポリイミド等が用いられる。第
３図(d)では、絶縁膜７、ゲート絶縁膜５、半導体薄膜
４を一括エッチして島状領域10を設け、さらに露出した
低抵抗半導体薄膜33、金属膜23を除去し、透明導電膜13
を残し画素電極とする。一方、端子部では絶縁膜７を除
去し、端子電極26を露出する（第４図(d)）。勿論端子
部では第４図(b)での説明と同様、マスクを用いた絶縁
膜７の堆積も可能である。
用単位画素の平面図であり、第１図(b)は第１図(a)のＡ
−Ａ′線に沿つた断面図である。ガラス、石英等の絶縁
基板１上に透明導電膜（例えばITO）12,13,Cr,Mo,W,等
の金属やその硅化物から成る金属膜22,23,低抵抗半導体
薄膜（例えばn+a-Si膜）32,33が多層で第１導電膜とし
て堆積され、ドレイン電極２とソース３を形成する。そ
の上に、半導体薄膜（例えばa-Si膜）４、ゲート絶縁膜
５、さらに第２導電膜から成るゲート電極６が設けられ
る。ゲート電極６は半導体薄膜４及びゲート絶縁膜５上
に設けられ、その延在部（ゲート配線部）も同様であ
る。最上層には表面保護用絶縁膜７が堆積され、例えば
ソース電極３の一部である画素電極用透明導電膜13上の
絶縁膜７、ゲート絶縁膜５、半導体薄膜４、低抵抗半導
体薄膜33、金属膜23がほぼ同一形状に除去されている。
その結果残された絶縁膜７、ゲート絶縁膜５、半導体薄
膜４から成る島状領域10の端部より内側にゲート電極６
がある。第１図の単位画素の例では、隣りの行のゲート
電極６′と画素電極13の間に信号電荷蓄積容量１１０が
形成され、ゲート電極６′／ゲート絶縁膜５／半導体薄
膜４／低抵抗半導体薄膜33／金属膜23／透明導電膜13か
ら成る構造を有している (b)実施例１。単位画素部及びドレイン端子部（第３図
及び第４図） 第３図及び第４図には、それぞれ単位画素部及びドレイ
ン端子部に本発明を適用した製造工程に沿つた断面図を
示す。第３図(a)は、基板１上に第１導電膜20を堆積し
選択エツチにより、行電極であるドレイン電極２と各画
素のソース電極３を形成した状態を示す。ドレイン電極
端子部は第４図(a)に示した。第１導電膜20は、下から
透明導電膜12,13,Cr,Mo,W,Ti等の金属膜22,23、低抵抗
半導体薄膜32,33から成る多層膜を用いている。金属膜2
2,23は必ずしも必要ないが、配線抵抗減少に有効であ
る。第３図(b)では、半導体薄膜４、ゲート絶縁膜５、
第２導電膜16を連続的に堆積した断面である。このと
き、ドレイン端子部では半導体薄膜４、ゲート絶縁膜５
の堆積時に金属マスク等でフタをし、第２導電膜16堆積
時にマスクを除去する（第４図(b)）。半導体薄膜４、
ゲート絶縁膜５は例えばプラズマＣＶＤや光ＣＶＤ等で
連続的にａ−SiiHまたはａ−SiiFSiOxまたはSiNxと堆積
される。この堆積前に、逆スパツターや水素処理等で第
１導電膜20の表面を清浄にすることが有効である。第２
導電膜16は、外部取り出しに有効なＡｌ，Ａｕ，Ｎｉ等
が少なく共最上層にあることが望ましい。第２導電膜16
を多層膜とするときには、低抵抗半導体膜や高融点金属
を最下層にすることが有効である。第３図(c)は、列配
線としてのゲート電極６を第２導電膜16を用いて形成
し、その後表面保護用絶縁膜７を堆積した状態を示す。
端子部では、やはり第２導電膜16で端子電極26をゲート
電極６と分離して形成する（第４図(c)）。絶縁膜７と
して、SiOxやSiNxの他にポリイミド等が用いられる。第
３図(d)では、絶縁膜７、ゲート絶縁膜５、半導体薄膜
４を一括エッチして島状領域10を設け、さらに露出した
低抵抗半導体薄膜33、金属膜23を除去し、透明導電膜13
を残し画素電極とする。一方、端子部では絶縁膜７を除
去し、端子電極26を露出する（第４図(d)）。勿論端子
部では第４図(b)での説明と同様、マスクを用いた絶縁
膜７の堆積も可能である。
(c)実施例２単位画素部（第５図） 第５図には、本発明の単位画素部の平面図を示す。絶縁
膜７、ゲート絶縁膜５、半導体薄膜４、第１導電膜20の
一部（金属膜22,23、低抵抗半導体薄膜32,33）から成る
島状領域10は、画素電極13上の一部の蓄積容量110とＴ
ＦＴ100及びゲート電極配線の部分に形成されている。
即ち、不要な半導体薄膜４を除去した例である。
膜７、ゲート絶縁膜５、半導体薄膜４、第１導電膜20の
一部（金属膜22,23、低抵抗半導体薄膜32,33）から成る
島状領域10は、画素電極13上の一部の蓄積容量110とＴ
ＦＴ100及びゲート電極配線の部分に形成されている。
即ち、不要な半導体薄膜４を除去した例である。
また、島状領域10のパターニングは、表面側から（ソー
ス）電極２やドレイン端子電極26やゲート端子部等を通
常のポジレジストを用いたマスク工程で行ない、再び裏
面から薄い半導体膜４を通して露光することによつて不
要な半導体薄膜４を除去できる。
ス）電極２やドレイン端子電極26やゲート端子部等を通
常のポジレジストを用いたマスク工程で行ない、再び裏
面から薄い半導体膜４を通して露光することによつて不
要な半導体薄膜４を除去できる。
(d)実施例３．単位画素部（第６図） 第６図には製造方法の他の実施例を示す。第６図(a)
は、ドレイン．ソース電極２，３をまず金属膜22,23と
透明導電膜12,13で形成した断面である。第６図(b)は、
第１導電膜の一部である低抵抗半導体膜30を堆積し、ポ
ジレジスト８を塗布し裏面からの露光．現像を行なつた
ものである。実線８は現像直後、点線18は例えば150℃
以上でベークしレジスト８を流動変形させた状態を示
す。これにより低抵抗半導体薄膜30を選択エツチする
と、金属膜22,23、透明導電膜12,13の端部側面を被つた
形状に半導体薄膜30を残せる。第６図(c)は、半導体薄
膜４、ゲート絶縁膜５を堆積し、ゲート電極６（蓄積容
量110を形成する他行のゲート電極６′）を形成した状
態である。第６図(d)は、ＴＦＴ部100と蓄積容量部110
を除き、最下層の透明導電膜13が露出するまで一括エツ
チして完成した状態を示す。
は、ドレイン．ソース電極２，３をまず金属膜22,23と
透明導電膜12,13で形成した断面である。第６図(b)は、
第１導電膜の一部である低抵抗半導体膜30を堆積し、ポ
ジレジスト８を塗布し裏面からの露光．現像を行なつた
ものである。実線８は現像直後、点線18は例えば150℃
以上でベークしレジスト８を流動変形させた状態を示
す。これにより低抵抗半導体薄膜30を選択エツチする
と、金属膜22,23、透明導電膜12,13の端部側面を被つた
形状に半導体薄膜30を残せる。第６図(c)は、半導体薄
膜４、ゲート絶縁膜５を堆積し、ゲート電極６（蓄積容
量110を形成する他行のゲート電極６′）を形成した状
態である。第６図(d)は、ＴＦＴ部100と蓄積容量部110
を除き、最下層の透明導電膜13が露出するまで一括エツ
チして完成した状態を示す。
本例では、低抵抗半導体薄膜30のパターニングをセルフ
アラインで行なえ、かつ同薄膜30で金属膜22,23等と半
導体薄膜４との直接接触を避けられる。このことで、Ｔ
ＦＴの逆方向リークを減少できる。
アラインで行なえ、かつ同薄膜30で金属膜22,23等と半
導体薄膜４との直接接触を避けられる。このことで、Ｔ
ＦＴの逆方向リークを減少できる。
本発明によれば(I)ドレイン配線部の金属膜22を除去す
る必要がないので低抵抗化が図れる。(II)．ゲート電極
６を独立にパターニングするので高耐圧化が実限でき
る。(III)．表面保護絶縁膜７の存在で信頼性が高い、
(IV)．以上を３回のマスク工程で製造できる 等の利点がある。また、半導体薄膜４を極めて薄くして
も、この薄膜４をストツパーにしたコンタクトホール形
成といつた工程は不必要なので、遮光不要の超薄膜のＴ
ＦＴが容易に実限できる利点もある。
る必要がないので低抵抗化が図れる。(II)．ゲート電極
６を独立にパターニングするので高耐圧化が実限でき
る。(III)．表面保護絶縁膜７の存在で信頼性が高い、
(IV)．以上を３回のマスク工程で製造できる 等の利点がある。また、半導体薄膜４を極めて薄くして
も、この薄膜４をストツパーにしたコンタクトホール形
成といつた工程は不必要なので、遮光不要の超薄膜のＴ
ＦＴが容易に実限できる利点もある。
本発明を主に液晶表示装置を例に述べてきたが、他のＴ
ＦＴ装置例えばＴＦＴ集積回路、イメージセンサー、Ｔ
ＦＴを用いた撮像や表示装置等にも適用できる。主に、
半導体薄膜４としてａ−Ｓｉを例に述べたが、Ｐ−Ｓ
ｉ、ビームアニールされた薄膜結晶、他の半導体材料に
ついても同様に本発明は適用できる。
ＦＴ装置例えばＴＦＴ集積回路、イメージセンサー、Ｔ
ＦＴを用いた撮像や表示装置等にも適用できる。主に、
半導体薄膜４としてａ−Ｓｉを例に述べたが、Ｐ−Ｓ
ｉ、ビームアニールされた薄膜結晶、他の半導体材料に
ついても同様に本発明は適用できる。
本発明により、ＴＦＴ装置の低コスト化、大面積化、高
信頼性が得られるので、ＴＦＴの応用範囲がさらに拡げ
ることができる。
信頼性が得られるので、ＴＦＴの応用範囲がさらに拡げ
ることができる。
第１図(a)は本発明により得られるＴＦＴ単位画素の断
面図、第１図(b)は第１図(a)のＡ−Ａ′線に沿つた断面
図である。第２図(a)は従来のＴＦＴ単位画素の平面
図、第２図(b)は第２図(a)のＢ−Ｂ′線に沿つた断面
図、第３図(a)〜(d)及び第４図(a)〜(d)はそれぞれ本発
明の製造工程に沿つたＴＦＴ単位画素部とドレイン端子
部の断面図、第５図は本発明の他の実施例の平面図、第
６図(a)〜(d)は本発明の他の実施例による製造工程順の
断面図である。 １……基板、２……ドレイン電極、３……ソース電極、
４……半導体薄膜、５……ゲート絶縁膜、６……ゲート
電極、７……表面保護用絶縁膜、10……島状領域、12,1
3……透明導電膜、22,23……金属膜、32,33……低抵抗
半導体薄膜、16……第２導電膜、20……第１導電膜、26
……ドレイン電極端子。
面図、第１図(b)は第１図(a)のＡ−Ａ′線に沿つた断面
図である。第２図(a)は従来のＴＦＴ単位画素の平面
図、第２図(b)は第２図(a)のＢ−Ｂ′線に沿つた断面
図、第３図(a)〜(d)及び第４図(a)〜(d)はそれぞれ本発
明の製造工程に沿つたＴＦＴ単位画素部とドレイン端子
部の断面図、第５図は本発明の他の実施例の平面図、第
６図(a)〜(d)は本発明の他の実施例による製造工程順の
断面図である。 １……基板、２……ドレイン電極、３……ソース電極、
４……半導体薄膜、５……ゲート絶縁膜、６……ゲート
電極、７……表面保護用絶縁膜、10……島状領域、12,1
3……透明導電膜、22,23……金属膜、32,33……低抵抗
半導体薄膜、16……第２導電膜、20……第１導電膜、26
……ドレイン電極端子。
Claims (3)
- 【請求項１】(a)絶縁基板上に互いに離間した第１導電
膜から成るソース電極とドレイン電極を選択的に形成す
る第１工程と、 (b)前記第１工程に続き、半導体薄膜、ゲート絶縁膜、
第２導電膜を順次連続して堆積する第２工程と、 (c)前記ソース及びドレイン電極の一部と平面的に重畳
する様に、前記第２導電膜を選択除去してゲート電極と
なす第３工程と、 (d)前記第３工程に続き、表面保護用絶縁膜を堆積する
工程と、 (e)前記表面保護用絶縁膜とゲート絶縁膜と半導体薄膜
の不要部を除去し、ほぼ同一形状の島状領域とする第５
工程と、 とから成る薄膜トランジスタ装置の製造方法。 - 【請求項２】前記第１工程において、第１導電膜が透明
導電膜と、金属もしくは低抵抗半導体薄膜の少なく共一
方とから成る多層膜であり、前記第５工程において島状
領域の形成によって露出する第１導電膜のうちの金属膜
もしくは低抵抗半導体薄膜、または金属膜と低抵抗半導
体薄膜の両方を除去することを特徴とする特許請求の範
囲第１項記載の薄膜トランジスタ装置の製造方法。 - 【請求項３】前記第２工程において、ソース電極もしく
はドレイン電極の延在部の一部にマスクをして前記半導
体薄膜とゲート絶縁膜を堆積し、前記マスクを除去した
後に第２導電膜を堆積することを特徴とする特許請求の
範囲第１項または第２項記載の薄膜トランジスタ装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022913A JPH0654782B2 (ja) | 1985-02-08 | 1985-02-08 | 薄膜トランジスタ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60022913A JPH0654782B2 (ja) | 1985-02-08 | 1985-02-08 | 薄膜トランジスタ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61182266A JPS61182266A (ja) | 1986-08-14 |
| JPH0654782B2 true JPH0654782B2 (ja) | 1994-07-20 |
Family
ID=12095875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60022913A Expired - Lifetime JPH0654782B2 (ja) | 1985-02-08 | 1985-02-08 | 薄膜トランジスタ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0654782B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4907040A (en) * | 1986-09-17 | 1990-03-06 | Konishiroku Photo Industry Co., Ltd. | Thin film Schottky barrier device |
| JPS63172469A (ja) * | 1987-01-12 | 1988-07-16 | Fujitsu Ltd | 薄膜トランジスタ |
| JPH01173646A (ja) * | 1987-12-28 | 1989-07-10 | Nippon Telegr & Teleph Corp <Ntt> | 薄膜トランジスタ製作法 |
| US4918504A (en) * | 1987-07-31 | 1990-04-17 | Nippon Telegraph And Telephone Corporation | Active matrix cell |
| US5470768A (en) * | 1992-08-07 | 1995-11-28 | Fujitsu Limited | Method for fabricating a thin-film transistor |
| KR100351871B1 (ko) * | 1995-09-12 | 2003-01-29 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터제조방법 |
| JP4906029B2 (ja) * | 2004-08-20 | 2012-03-28 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
| WO2011152254A1 (en) | 2010-06-04 | 2011-12-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| KR101894897B1 (ko) | 2010-06-04 | 2018-09-04 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
| JPS5715469A (en) * | 1980-07-02 | 1982-01-26 | Matsushita Electric Ind Co Ltd | Thin film transistor for transmission type display panel and manufacture thereof |
| JPS5828870A (ja) * | 1981-08-12 | 1983-02-19 | Toshiba Corp | 薄膜半導体装置 |
-
1985
- 1985-02-08 JP JP60022913A patent/JPH0654782B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54154289A (en) * | 1978-05-26 | 1979-12-05 | Matsushita Electric Ind Co Ltd | Manufacture of thin-film transistor array |
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| JPS5828870A (ja) * | 1981-08-12 | 1983-02-19 | Toshiba Corp | 薄膜半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61182266A (ja) | 1986-08-14 |
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