JP2004031543A - 薄膜トランジスタの作製方法 - Google Patents
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Abstract
【課題】結晶化を助長する触媒元素を用いて結晶構造を有する半導体膜を得たのち、当該触媒元素を効率よく除去する工程において、基板の清浄度を保ち、かつ、スループット向上につながる技術を提供することを課題とする。
【解決手段】洗浄装置、複数の反応室、加熱室、レーザー装置およびエッチング装置を有する半導体製造装置を用いることにより、下地膜形成から、当該触媒元素のゲッタリングおよびゲッタリング層の除去までを連続的に処理するものである。
【選択図】 図１
【解決手段】洗浄装置、複数の反応室、加熱室、レーザー装置およびエッチング装置を有する半導体製造装置を用いることにより、下地膜形成から、当該触媒元素のゲッタリングおよびゲッタリング層の除去までを連続的に処理するものである。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、絶縁体表面に形成された半導体膜を活性層として作製した薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴとする）の作製方法に関する。該ＴＦＴは、液晶表示装置の駆動回路部や画素部に用いられている。
【０００２】
【従来の技術】
現在、半導体膜を用いた半導体素子としてＴＦＴが各集積回路に用いられている。また、非晶質構造を有する半導体膜よりも、結晶構造を有する半導体膜を活性層に用いたＴＦＴの方が、駆動能力が高く、画像表示装置のスイッチング素子としてだけでなく、駆動回路の素子としても用いられている。
【０００３】
結晶構造を有する半導体膜の作製方法としては、特開平７−１８３５４０号公報で開示されるようなニッケルなどの半導体膜の結晶化を助長する触媒元素を添加する方法が挙げられる。この方法で作成される半導体膜は結晶性が良く、このような半導体膜でＴＦＴを形成すると、電界効果移動度の向上と、電気的特性の向上が可能となる。
【０００４】
しかし、半導体膜中に残っている触媒元素により、得られる素子の特性のバラツキが懸念される。そこで、リンを用いたゲッタリングが、結晶構造を有する半導体膜から結晶化を助長する触媒元素を除去する手段として活用されている。リンは、イオンドープ法を用いて結晶構造を有する半導体膜に注入するが、このリンの添加により、結晶構造を有する半導体膜の非晶質化が起こるといった問題がある。また、基板内で、ゲッタリングが十分にされず、ばらつきを生じることが考えられる。
【０００５】
そこで、これらの問題点を解決するために、最近では、リンを用いたゲッタリングに替わって、希ガスを含む半導体膜を用いて結晶化を助長する触媒元素を除去する方法が本出願人により提案されている。ここで断っておくが、この方法は、まだ公知の技術ではない（出願番号：特願２００１−３６３１２７）。
【０００６】
また、上記のような結晶質半導体膜を得るために、複数の成膜装置、加熱処理装置、レーザー装置、およびエッチング装置を用いて、それぞれの装置において、それぞれの工程を処理する必要がある。
【０００７】
【発明が解決しようとする課題】
このように、電気的特性が良く、バラツキも少ないＴＦＴの作成をするためには、複数の装置を用いるため、装置間移動の際、基板表面が大気にさらされ、汚染される心配があるので、洗浄工程を挟むなどの対処をしているが、界面の清浄度を保つことは困難である。
【０００８】
また、必要な装置の分だけ、製造現場の床面積が増大する事も問題となっている。これは、ＴＦＴ製造のスループットの問題にも関わってくると考えられる。
【０００９】
本発明は、これらの問題を解決するための手段であり、基板を大気にさらすことなく連続的に結晶質半導体膜を得るための技術を提供することを目的としている。
【００１０】
さらに、本発明は、基板を大気にさらさすことなく、かつ、製造現場の床面積を縮小できるような、結晶質半導体膜を得るための装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記問題点を解決するために、本発明は、下地絶縁膜上に非晶質構造を有する第１の半導体膜を形成する第１の工程と、前記第１の半導体膜表面に結晶化を助長する触媒元素を添加する第２の工程と、前記第１の半導体膜上にバリア層を形成する第４の工程と、前記バリア層上に非晶質構造を有し、希ガス元素を含む第２の半導体膜を形成する第５の工程と、加熱処理を行い、前記第１の半導体膜を結晶化させると同時に前記第２の半導体膜に前記触媒元素をゲッタリングする第６の工程と、前記第２の半導体膜を除去する第７の工程とを有する半導体装置の作製方法であって、前記第１の工程から第７の工程は大気雰囲気に曝されることなく連続的に処理されることを特徴とする半導体装置の作製方法を提供するものである。
【００１２】
また、本発明は、下地絶縁膜上に非晶質構造を有する第１の半導体膜を形成する第１の工程と、前記第１の半導体膜表面に結晶化を助長する触媒元素を添加する第２の工程と、前記第１の半導体膜上にバリア層を形成する第４の工程と、前記バリア層上に非晶質構造を有し、希ガス元素を含む第２の半導体膜を形成する第５の工程と、加熱処理を行い、前記第１の半導体膜を結晶化させると同時に前記第２の半導体膜に前記触媒元素をゲッタリングする第６の工程と、前記第２の半導体膜を除去する第７の工程とを有する半導体装置の作製方法であって、前記第１の工程から第６の工程は大気雰囲気に曝されることなく連続的に処理されることを特徴とする半導体装置の作製方法を提供するものである。
【００１３】
また、本発明は、下地絶縁膜表面に結晶化を助長する触媒元素を添加する第１の工程と、前記第１の工程に続いて非晶質構造を有する第１の半導体膜を形成する第２の工程と、前記第１の半導体膜上にバリア層を形成する第４の工程と、前記バリア層上に非晶質構造を有し、希ガス元素を含む第２の半導体膜を形成する第５の工程と、加熱処理を行い、前記第１の半導体膜を結晶化させると同時に前記第２の半導体膜に前記触媒元素をゲッタリングする第６の工程と、前記第２の半導体膜を除去する第７の工程とを有する半導体装置の作製方法であって、前記第１の工程から第７の工程は大気雰囲気に曝されることなく連続的に処理されることを特徴とする半導体装置の作製方法を提供するものである。
【００１４】
また本発明は、下地絶縁膜表面に結晶化を助長する触媒元素を添加する第１の工程と、前記第１の工程に続いて非晶質構造を有する第１の半導体膜を形成する第２の工程と、前記第１の半導体膜上にバリア層を形成する第４の工程と、前記バリア層上に非晶質構造を有し、希ガス元素を含む第２の半導体膜を形成する第５の工程と、加熱処理を行い、前記第１の半導体膜を結晶化させると同時に前記第２の半導体膜に前記触媒元素をゲッタリングする第６の工程と、前記第２の半導体膜を除去する第７の工程とを有する半導体装置の作製方法であって、前記第１の工程から第６の工程は大気雰囲気に曝されることなく連続的に処理されることを特徴とする半導体装置の作製方法を提供するものである。
【００１５】
上記の作製方法において、前記希ガス元素は、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種であることを特徴としている。
【００１６】
また、上記の作製方法において、前記触媒元素は、Ｆｅ、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種であることを特徴としている。
【００１７】
【発明の実施の形態】
本発明の実施の形態を、図１を用いて以下に説明する。
【００１８】
［実施の形態１］
図１は、洗浄室１０３、反応室１０７〜１１１、加熱室１１１、レーザー装置１１６およびエッチング装置１１４が搬送室１０２および１０６を介してつながっている半導体製造装置である。ローダー／アンローダー室１０４、１０５および搬送室１０６には、各室を真空に引く為の排気系１０４ｐ、１０５ｐおよび１０６ｐが設けられており、反応室１０７〜１１１、加熱室１１２、レーザー処理室１１３およびエッチング装置１１４には使用するガスを導入するライン１０７ｇ〜１１４ｇと排気系１０７ｐ〜１１４ｐが設けられている。
【００１９】
ローダー／アンローダー室１０１に基板をセットする。搬送室１０２を介して、洗浄室１０３にて洗浄処理を行う。洗浄した基板は、搬送室１０２を介してローダー／アンローダー室１０４に搬送する。
【００２０】
ローダー／アンローダー室１０４に搬送された基板は、まず、搬送室１０６を介して反応室１０７に搬送し、下地膜を成膜する。次いで、反応室１０８にて、下地膜上に、非晶質構造を有する半導体膜を形成する。反応室１０７および１０８にて形成される膜は、プラズマＣＶＤ法、熱ＣＶＤ法、減圧ＣＶＤ法、蒸着法、スパッタリング法等、あらゆる形成手段を用いることが可能である。
【００２１】
次いで、結晶化を助長する触媒元素を成分に含む電極を有する反応室１０９の室内にて、希ガスなどの不活性ガスでプラズマを発生させ、非晶質構造を有する半導体膜表面に結晶化を助長する触媒元素を添加する。結晶化を助長する触媒元素は、Ｆｅ、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種である。
【００２２】
続いて、反応室１１０にて、バリア層となる酸窒化シリコン膜を形成する。プラズマＣＶＤ法を用い、シラン系ガス（例えばＳｉＨ４）と窒素酸化物系ガス（例えばＮ２Ｏ）を材料ガスとして、厚さ１〜５ｎｍに形成する。または、窒素酸化物系ガス（例えばＮ２Ｏ）でプラズマ処理を行って、バリア層を形成することも可能である。
【００２３】
続いて、反応室１１１にて、ゲッタリング層となる希ガスを含む非晶質半導体膜を形成する。プラズマＣＶＤ法を用い、ＳｉＨ４と希ガスを原料とし、厚さ５０ｎｍに形成する。希ガスは、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種である。
【００２４】
続いて、加熱室１１２にて、加熱処理をし、半導体膜の結晶化と同時に結晶化を助長する触媒元素をゲッタリングする。加熱処理は、ファーネスアニール法やラピットサーマルアニール（ＲＴＡ）法で行うことができる。本実施の形態では、ＲＴＡ装置を用い、６５０℃で約３ｍｉｎの加熱処理を行うのが好ましい。
【００２５】
さらに、結晶化率を高め、結晶粒内に残っている欠陥を補修するために、レーザー装置１１６にて、レーザーアニールを行うことが望ましい。レーザー装置１１６は、処理室１１３、窒素或いはアルゴン等のガスの導入手段１１３ｇ、排気手段１１３ｐ及びレーザー発振器１１５等からなる。
【００２６】
続いて、エッチング装置１１４にて、ゲッタリング層（希ガスを含む半導体膜）を除去する。反応室１１０にて形成したバリア層がエッチングストッパーとなり、選択的にゲッタリング層のみをエッチング除去することが可能ある。また、ここでのエッチング方法は、ドライエッチング法でもウェットエッチング法でも可能である。
【００２７】
上記で得られる結晶性半導体膜を用いて、公知の手段に従いＴＦＴを形成する。
【００２８】
［実施の形態２］
ここでは、非晶質半導体膜形成前に結晶化を助長する触媒元素を添加する方法を説明する。
【００２９】
下地膜形成までは、実施の形態１と同様である。下地膜形成後、結晶化を助長する触媒元素を成分に含む電極を有する反応室１０９の室内にて、希ガスなどの不活性ガスでプラズマを発生させ、非晶質構造を有する半導体膜表面に結晶化を助長する触媒元素を添加する。結晶化を助長する触媒元素は、Ｆｅ、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種である。
【００３０】
次いで、反応室１０８にて、下地膜上に、非晶質構造を有する半導体膜を形成する。反応室１０７および１０８にて形成される膜は、プラズマＣＶＤ法、熱ＣＶＤ法、減圧ＣＶＤ法、蒸着法、スパッタリング法等、あらゆる形成手段を用いることが可能である。
【００３１】
続く、反応室１１０にてバリア層を形成する工程以降は、実施の形態１と同様に行えばよい。
【００３２】
【実施例】
［実施例１］
本発明の実施例を図２〜図７により説明する。ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００３３】
基板２００は、ガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いてもよい。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００３４】
次いで、図２（Ａ）に示すように、基板２００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜２０１を形成する。本実施例では下地膜２０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いてもよい。下地膜２０１の一層目としては、ＳｉＨ４、ＮＨ３またはＮ２Ｏを用い、酸化窒化シリコン膜２０１ａを５０〜１００ｎｍ形成する。次いで、下地膜２０１のニ層目としては、ＳｉＨ４およびＮ２Ｏを用い、酸化窒化シリコン膜２０１ｂを１００〜１５０ｎｍの厚さに積層形成する。
【００３５】
次いで、下地膜２０１上に非晶質半導体膜２０２を形成する。非晶質半導体膜は、３０〜６０ｎｍの厚さで形成する。非晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉｘＧｅ１−ｘ；ｘ＝０．０１〜１０原子％）合金などで形成するとよい。本実施例では、ＰＣＶＤ法により、ＳｉＨ４ガスを用いて、非晶質シリコン膜を形成する。
【００３６】
また、下地膜と非晶質半導体膜とは同じ成膜方法で形成可能であるため、下地２０１と非晶質半導体膜２０２を連続形成することも可能である。
【００３７】
次いで、非晶質半導体膜２０２に結晶化を助長する触媒元素、本実施例ではＮｉ、を添加する。Ｎｉを成分に含む電極を用いた平行平板型、或いは陽光中型プラズマＣＶＤ装置を用いて、窒素、水素、或いはアルゴン等の雰囲気でプラズマを発生させたり、スパッタ法や蒸着法を用いて、Ｎｉの極薄膜を形成しても良い。
【００３８】
次いで、バリア層となる酸窒化シリコン膜２０３を形成する。プラズマＣＶＤ法を用い、ＳｉＨ４およびＮ２Ｏを材料ガスとして、厚さ１〜５ｎｍに形成する。または、Ｎ２Ｏガスでプラズマ処理を行って、バリア層を形成することも可能である。
【００３９】
次いで、ゲッタリング層となる希ガスを含む非晶質半導体膜２０４を形成する（図２（Ｂ））。本実施例ではＡｒ元素を含む非晶質シリコン膜を５０ｎｍ形成する。成膜条件は、ＳｉＨ４とＡｒの流量比（ＳｉＨ４：Ａｒ）を１：９９とし、成膜圧力を６．６６５Ｐａ、ＲＦパワー密度を０．０８７Ｗ／ｃｍ２、成膜温度を３５０℃とする。
【００４０】
次いで、ＲＴＡ装置を用い、６５０℃で約３ｍｉｎの加熱処理を行い、非晶質シリコン膜の結晶化と同時に結晶化を助長する触媒元素をゲッタリング層（希ガスを含む半導体膜）にゲッタリングする。加熱処理としては、他に、ファーネスアニール法を用いることも可能である。
【００４１】
さらに、結晶化率を高め、結晶粒内に残っている欠陥を補修するために、レーザーアニールを行うことが望ましい。
【００４２】
次いで、ゲッタリング層（希ガスを含む半導体膜）を除去する。バリア層がエッチングストッパーとなり、選択的にゲッタリング層のみをエッチング除去した後、バリア層を選択的にエッチングする（図２（Ｃ））。ここでのエッチング方法は、ドライエッチング法あるいはウェットエッチング法を用いることができる。
【００４３】
本発明により、ここまでの工程を、連続処理することが可能となり、スループットの向上が期待できる。また、下地膜形成からゲッタリング層のエッチング除去（あるいはレーザーアニール）までを真空中で行うことが可能となり、基板表面の汚染を防ぐことが可能となる。
【００４４】
次いで、得られた結晶質シリコン膜２０５にフォトリソグラフィ法を用いたパターニング処理を行い、半導体層２０６〜２１０を形成する（図３（Ａ））。
【００４５】
そして、ｎチャネル型ＴＦＴのしきい値（Ｖｔｈ）を制御するためにｐ型を付与する不純物元素を添加する。半導体に対してｐ型を付与する不純物元素には、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律第１３族元素が知られている。本実施例では、ボロン（Ｂ）を添加する。
【００４６】
次いで、島状半導体層２０６〜２１０を覆うゲート絶縁膜２１１を４０〜１５０ｎｍの厚さに形成する。勿論、このゲート絶縁膜は、シリコンを含む絶縁膜を単層または積層構造として用いることができる。
【００４７】
次いで、ゲート絶縁膜２１１上に膜厚２０〜１００ｎｍの第１の導電膜（ＴａＮ）２１２と、膜厚１００〜４００ｎｍの第２の導電膜（Ｗ）２１３とを積層形成する。ゲート導電膜は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００４８】
次に、フォトリソグラフィ法を用いてレジストからなるマスク２１４〜２１９を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ４とＣｌ２とＯ２とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００４９】
この後、レジストからなるマスク２１４〜２１９を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ４とＣｌ２とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ４とＣｌ２を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させるとよい。
【００５０】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層２２１〜２２６（第１の導電層２２１ａ〜２２６ａと第２の導電層２２１ｂ〜２２６ｂ）を形成する。２２０はゲート絶縁膜であり、第１の形状の導電層２２１〜２２６で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。
【００５１】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する（図３（Ｃ））。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えばよい。イオンドープ法の条件はドーズ量を１×１０１３〜５×１０１５ａｔｏｍｓ／ｃｍ２とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、導電層２２１〜２２５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域２２７〜２３１が形成される。第１の不純物領域２２７〜２３１には１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を添加する。
【００５２】
次に、レジストからなるマスクを除去せずに図４（Ａ）に示すように第２のエッチング処理を行う。エッチング用ガスにＣＦ４とＣｌ２とＯ２とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）には２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。この第３のエッチング条件によりＷ膜をエッチングする。こうして、上記第３のエッチング条件によりＷ膜を異方性エッチングして第２の形状の導電層２３３〜２３８を形成する。
【００５３】
次いで、レジストからなるマスクを除去せずに図４（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶ、本実施例では９０ｋｅＶの加速電圧とし、３．５×１０１２ａｔｏｍｓ／ｃｍ２のドーズ量で行い、図３（Ｃ）で形成された第１の不純物領域より内側の半導体層に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層２３３〜２３７を不純物元素に対するマスクとして用い、第２の導電層２３３ａ〜２３７ａの下部における半導体層にも不純物元素が添加されるようにドーピングする。
【００５４】
こうして、第２の導電層２３３ａ〜２３７ａと重なる第２の不純物領域２３９〜２４３と、第１の不純物領域２５０〜２５４とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０１７〜１×１０１９ａｔｏｍｓ／ｃｍ３の濃度となるようにする。
【００５５】
次いで、レジストからなるマスクを除去せずに図４（Ｂ）に示すようにゲート絶縁膜のエッチングを行う。ゲート絶縁膜エッチング中に第２の導電層２３３ａ〜２３８ａも同時にエッチングされ、第３の形状の導電層２４４〜２４９が形成される。これにより、第２の不純物領域を、第２の導電層２４４ａ〜２４８ａと重なる領域と重ならない領域に区別することができる。
【００５６】
そして、レジストからなるマスクを除去した後、新たにレジストからなるマスク２５５〜２５７を形成して図４（Ｃ）に示すように、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域２５８〜２６３を形成する。第３の形状の導電層２４５、２４８を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に第４の不純物領域を形成する。本実施例では、不純物領域２５８〜２６３はジボラン（Ｂ２Ｈ６）を用いたイオンドープ法で形成する。この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク２５５〜２５７で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域２５８〜２６３にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００５７】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。半導体層と重なる第３の形状の導電層２４４〜２４８がゲート電極として機能する。また、２４９はソース配線、２４８は保持容量を形成するための第２の電極として機能する。
【００５８】
次いで、レジストからなるマスク２５５〜２５７を除去し、全面を覆う第１の層間絶縁膜２６４を形成する（図５（Ａ））。この第１の層間絶縁膜２６４としては、ＰＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。
【００５９】
次いで、図５（Ａ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよい。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００６０】
また、第１の層間絶縁膜２６４を形成する前に活性化処理を行ってもよい。ただし、２４４〜２４８に用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化シリコン膜）を形成した後で活性化処理を行うことが好ましい。
【００６１】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。
【００６２】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００６３】
次いで、第１の層間絶縁膜２６４上に有機絶縁物材料から成る第２の層間絶縁膜２６５を形成する。次いで、ソース配線２４９に達するコンタクトホールと各不純物領域２５０、２５２、２５３、２５８、２６１に達するコンタクトホールを形成するためのパターニングを行う。
【００６４】
そして、駆動回路３０６において、第１の不純物領域または第４の不純物領域とそれぞれ電気的に接続する配線２６６〜２７１を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００６５】
また、画素部３０７においては、画素電極２７４、ゲート導電膜２７３、接続電極２７２を形成する（図５（Ｂ））。この接続電極２７２によりソース配線２４８は、画素ＴＦＴ３０４と電気的な接続が形成される。また、ゲート導電膜２７３は、第１の電極（第３の形状の導電層２４７）と電気的な接続が形成される。また、画素電極２７４は、画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層と電気的な接続が形成される。また、画素電極２７４としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等、反射性の優れた材料を用いることが望ましい。
【００６６】
以上の様にして、ｎチャネル型ＴＦＴ３０１、ｐチャネル型ＴＦＴ３０２、ｎチャネル型ＴＦＴ３０３を有する駆動回路３０６と、画素ＴＦＴ３０４、保持容量３０５とを有する画素部３０７を銅一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【００６７】
駆動回路３０６のｎチャネル型ＴＦＴ３０１はチャネル形成領域２７５、ゲート電極を形成する第３の形状の導電層２４４と重なる第３の不純物領域２３９ｂ、ゲート電極の外側に形成される第２の不純物領域２３９ａとソース領域またはドレイン領域として機能する第１の不純物領域２５０を有している。ｐチャネル型ＴＦＴ３０２にはチャネル形成領域２７６、ゲート電極を形成する第３の形状の導電層２４５と重なる第４の不純物領域２６０、ゲート電極の外側に形成される第４の不純物領域２５９、ソース領域またはドレイン領域として機能する第４の不純物領域２５８を有している。ｎチャネル型ＴＦＴ３０３にはチャネル形成領域２７７、ゲート電極を形成する第３の形状の導電層２４６と重なる第３の不純物領域２４１ｂ、ゲート電極の外側に形成される第２の不純物領域２４２ａとソース領域またはドレイン領域として機能する第１の不純物領域２５２を有している。
【００６８】
画素部の画素ＴＦＴ３０４にはチャネル形成領域２７８、ゲート電極を形成する第３の形状の導電層２４７と重なる第３の不純物領域２４２ｂ、ゲート電極の外側に形成される第２の不純物領域２４２ａとソース領域またはドレイン領域として機能する第１の不純物領域２５３を有している。また、保持容量３０５の一方の電極として機能する半導体層２６１〜２６３には第４の不純物領域と同じ濃度で、それぞれｐ型を付与する不純物元素が添加されている。保持容量３０５は、絶縁膜（ゲート絶縁膜と同一膜）を誘電体として、第２の電極２４８と、半導体層２６１〜２６３とで形成している。
【００６９】
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図６に示す。なお、図２〜図６に対応する部分には同じ符号を用いている。図６中の鎖線Ａ−Ａ’は図５中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図６中の鎖線Ｂ−Ｂ’は図５中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
【００７０】
このように、本実施例の画素構造を有するアクティブマトリクス基板は、一部がゲート電極の機能を果たす第１の電極２４７とゲート導電膜２７３とを異なる層に形成し、ゲート導電膜２７３で半導体層を遮光することを特徴としている。
【００７１】
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
【００７２】
また、本実施例の画素電極の表面を公知の方法、例えばサンドブラスト法やエッチング法等により凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させることが望ましい。
【００７３】
図７には透過型の液晶表示装置に適したアクティブマトリクス基板の断面図を示す。第２の層間膜形成までは、上記の反射型のものと同じである。第２の層間膜上に透明導電膜を形成する。そして、透明導電膜層２８２を形成するためにパターニングを行う。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができる。
【００７４】
そして、駆動回路３０６において第１の不純物領域または第４の不純物領域とそれぞれで電気的に接続する配線２６６〜２７７を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。また、画素部３０７においては、画素電極２８３、２８４、ゲート導電膜２７３、接続電極２７２を形成する。このように、マスク枚数を１枚増やして透過型の液晶表示装置に適したアクティブマトリクス基板を作製することができる。
【００７５】
［実施例２］
本実施例１において、非晶質半導体膜形成前に結晶化を助長する触媒元素を添加する方法の例をここでは示す。
【００７６】
本実施例１と同様に下地膜２０１を形成した後、結晶化を助長する触媒元素、本実施例ではＮｉ、を添加する。次いで、非晶質半導体膜２０２を形成する。Ｎｉ添加、非晶質半導体膜の形成および以降の工程は、本実施例１と同様に行えばよい。
【００７７】
［実施例３］
本実施例では、本実施例１および２で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図８を用いる。
【００７８】
まず、実施例１に従い、図５（Ｂ）の状態のアクティブマトリクス基板を得た後、図５（Ｂ）のアクティブマトリクス基板上に配向膜８０１を形成しラビング処理を行う。なお、本実施例では配向膜８０１を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ８０６を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００７９】
次いで、対向基板８０３上に着色層８０４、８０５、平坦化膜８０７を形成する。赤色の着色層８０４と青色の着色層８０５とを一部重ねて、第２遮光部を形成する。なお、図８では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて、第１遮光部を形成する。
【００８０】
次いで、対向電極８１０を画素部に形成し、対向基板の全面に配向膜８０８を形成し、ラビング処理を施した。
【００８１】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤８０２で貼り合わせる。シール剤８０２にはフィラーが混入されていて、このフィラーと柱状スペーサ８０６によって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いればよい。このようにして図８に示すアクティブマトリクス型液晶表示装置が完成する。
【００８２】
本実施例では、実施例１に示す基板を用いている。従って、実施例１の画素部の上面図を示す図６では、少なくともゲート配線２７３と画素電極２７４、２８１の間隙と、ゲート配線２７３と接続電極２７２の間隙と、接続電極２７２と画素電極２７４の間隙を遮光する必要がある。本実施例では、それらの遮光すべき位置に第１遮光部と第２遮光部が重なるように対向基板を貼り合わせた。
【００８３】
［実施例４］
本実施例では同一基板上に画素部と、画素部の周辺に駆動回路を形成するＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について図９〜図１１を用いて説明する。
【００８４】
まず、図９（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板９０１上に、好適には、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）から選ばれた一種または複数種を成分とする導電膜からゲート電極９０２〜９０４、ソース配線９０６、９０７、画素部の保持容量を形成するための容量配線９０５を形成する。例えば、低抵抗化と耐熱性の観点からはＭｏとＷの合金は適している。また、アルミニウムを用い、表面を酸化処理してゲート電極を形成してもよい。
【００８５】
第１のフォトマスクにより作製されるゲート電極は、その厚さを２００〜４００ｎｍ、好ましくは２５０ｎｍの厚さで形成し、その上層に形成する被膜の被覆性（ステップカバレージ）を向上させるために、端部をテーパー形状となるように形成する。テーパー部の角度は５〜３０度、好ましくは１５〜２５度で形成する。テーパー部はドライエッチング法で形成され、エッチングガスと基板側に印加するバイアス電圧により、その角度を制御する。
【００８６】
次いで、図９（Ｂ）で示すように、ゲート電極９０２〜９０４、ソース配線９０６、９０７、画素部の保持容量を形成するための容量配線９０５を覆う第１の絶縁層９０８を形成する。第１の絶縁層９０８はＰＣＶＤ法またはスパッタ法を用い、その厚さを４０〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。例えば、５０ｎｍの厚さの窒化シリコン膜９０８ａと、１２０ｎｍの厚さの酸化シリコン膜９０８ｂから第１の絶縁層９０８を形成する。
【００８７】
第１の絶縁層９０８は、その上層に半導体層を形成して、ゲート絶縁膜として用いるものであるが、基板９０１からアルカリ金属などの不純物が半導体層に拡散するのを防ぐブロッキング層としての機能も有している。
【００８８】
第１の絶縁層９０８上に結晶質半導体膜９０９を３０〜１００ｎｍ、好ましくは４０〜６０ｎｍの厚さで形成する。結晶質半導体膜の材料に限定はないが、代表的にはシリコンまたはシリコンゲルマニウム（ＳｉｘＧｅ１−ｘ；ｘ＝０．０１〜１０原子％）合金などで形成するとよい。結晶質半導体膜を得る方法は、実施例１と同様に行えばよい。
【００８９】
本発明により、第１の絶縁膜形成から結晶質半導体膜を得るまでの工程を、連続処理することが可能となり、スループットの向上が期待できる。また、第１の絶縁膜形成からゲッタリング層のエッチング除去（あるいはレーザーアニール）までを真空中で行うことが可能となり、基板表面の汚染を防ぐことが可能となる。
【００９０】
多結晶半導体から成る半導体層９０９は、第２のフォトマスクを用いて所定のパターンに形成する。図９（Ｃ）は島状に分割された半導体層９１０〜９１３を示す。半導体層９１０〜９１２は、ゲート電極９０２、９０４と一部が重なるように形成する。
【００９１】
その後、分割された半導体層９１０〜９１３上に酸化シリコンまたは窒化シリコンから成る絶縁膜を１００〜２００ｎｍの厚さに形成する。図９（Ｄ）は、ゲート電極をマスクとする裏面からの露光プロセスにより、自己整合的にチャネル保護膜とする第３の絶縁層９１４〜９１８を半導体層９１０〜９１２上に形成する。
【００９２】
そして、ｎチャネル型ＴＦＴの第１の不純物領域を形成するための第１のドーピング工程を行う。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えばよい。ｎ型の不純物（ドナー）としてリン（Ｐ）を添加し、第３の絶縁層９１５〜９１８をマスクとして形成される第１の不純物領域９１９〜９２２を形成する。この領域のドナー濃度は１×１０１６〜２×１０１７／ｃｍ３の濃度とする。
【００９３】
第２のドーピング工程はｎチャネル型ＴＦＴのソース領域及びドレイン領域を形成する工程であり、図１０（Ａ）で示すように第３のフォトマスクを用いて、レジストによるマスク９２３〜９２５を形成する。第２の不純物領域９２６〜９２８には１×１０２０〜１×１０２１／ｃｍ３の濃度範囲でドナー不純物を添加する。
【００９４】
この第２のドーピング工程に前後して、マスク９２３〜９２５が形成された状態でフッ酸によるエッチング処理を行い、第３の絶縁層９１４、９１８を除去しておくと好ましい。
【００９５】
ｐチャネル型ＴＦＴのソース領域及びドレイン領域は、図１０（Ｂ）に示すように第３のドーピング処理により行い、イオンドープ法やイオン注入法でｐ型の不純物（アクセプタ）を添加して第３の不純物領域９３０、９３１を形成する。この領域のｐ型の不純物濃度は２×１０２０〜２×１０２１／ｃｍ３となるようにする。この工程において、半導体層９１３にもｐ型の不純物を添加しておく。
【００９６】
次に、図１０（Ｃ）に示すように、半導体層上に第２の絶縁層を形成する。好適には、第２の絶縁層を複数の絶縁膜で形成する。半導体層上に形成する第２の絶縁層の第１層目９３２は水素を含有する窒化シリコン膜または窒化酸化シリコン膜から成る無機絶縁物で、ＰＣＶＤ法により、ＳｉＨ４、ＮＨ３、Ｈ２およびＮ２Ｏを用い、５０〜２００ｎｍの厚さに形成する。その後、それぞれの半導体層に添加された不純物を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはＲＴＡ法を適用することができる。熱アニール法は窒素雰囲気中で４００〜６００℃、代表的には４５０〜５００℃で行１〜４時間の熱処理を行う。
【００９７】
この熱処理により、不純物元素の活性化と同時に第２の絶縁層の第１層目９３２の窒化シリコン膜または窒化酸化シリコン膜の水素が放出され、半導体層の水素化を行うことができる。この工程は水素により半導体層のダングリングボンドを終端する工程である。水素化をより効率よく行う手段として、第２の絶縁層の第１層９３２を形成する前にプラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。
【００９８】
図１１（Ａ）で示す第２の絶縁層の第２層目９３３は、ポリイミド、アクリルなどの有機絶縁物材料で形成し表面を平坦化する。勿論、ＰＣＶＤ法でＴＥＯＳを用いて形成される酸化シリコン膜を適用してもよいが、平坦性を高める観点からは前記有機物材料を用いることが望ましい。
【００９９】
次いで、第５のフォトマスクを用いてコンタクトホールを形成する。そして、第６のフォトマスクを用いてアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）などを用いて、駆動回路１００５において接続電極９３４及びソースまたはドレイン配線９３５〜９３７を形成する。また、画素部１００６において、画素電極９４０、ゲート配線９３９、接続電極９３８を形成する。
【０１００】
こうして、同一の基板上にｐチャネル型ＴＦＴ１００１とｎチャネル型ＴＦＴ１００２を有する駆動回路１００５と、画素ＴＦＴ１００３と保持容量１００４を有する画素部１００６が形成される。駆動回路１００５のｐチャネル型ＴＦＴ１００１には、チャネル形成領域１００７、第３の不純物領域から成るソースまたはドレイン領域１００８が形成されている。ｎチャネル型ＴＦＴ１００２には、チャネル形成領域１００９、第１の不純物領域１０１０、第２の不純物領域から成るソースまたはドレイン領域１０１１が形成されている。画素部１００６の画素ＴＦＴ１００３は、マルチゲート構造であり、チャネル形成領域１０１２、第１の不純物領域１０１３、ソースまたはドレイン領域１０１４、１０１６が形成される。第１の不純物領域１０１３の間に位置する第２の不純物領域は、オフ電流を低減するために有用である。保持容量１００４は、容量配線９０５と半導体層９１３とその間に形成される第１の絶縁層とから形成されている。
【０１０１】
画素部１００６においては、接続電極９３８によりソース配線９０７は、画素ＴＦＴ１００３のソースまたはドレイン領域１０１４と電気的な接続が形成される。また、ゲート配線９３９は、第１の電極と電気的な接続が形成される。また、画素電極９４０は、画素ＴＦＴ１００３のソースまたはドレイン領域１０１６及び保持容量１００４の半導体層９１３と接続している。
【０１０２】
図１１（Ｂ）はゲート電極９０４とゲート配線９３９のコンタクト部を説明する図である。ゲート電極９０４は隣接する画素の保持容量の一方の電極を兼ね、画素電極９４５と接続する半導体層９４４と重なる部分で容量を形成している。また、図１１（Ｃ）はソース配線９０７と画素電極９４０及び隣接する画素電極９４６との配置関係を示し、画素電極の端部をソース配線９０７上に設け、重なり部を形成することにより、迷光を遮り遮光性を高めている。なお、本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【０１０３】
図１１に示した画素構造は、反射型の液晶表示装置に適したのものであるが、本実施例１と同様に、透明導電膜を用いることで、透過型の液晶表示装置に適した画素構造を持つものも作製できる。
【０１０４】
［実施例５］
本発明を実施して形成されたＴＦＴは様々な電気光学装置（代表的にはアクティブマトリクス型液晶ディスプレイ等）に用いることができる。即ち、それら電気光学装置や半導体回路を部品として組み込んだ電子機器全てに本発明を実施できる。
【０１０５】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末機器（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１２、図１３及び図１４に示す。
【０１０６】
図１２（Ａ）はパーソナルコンピュータであり、本体１２０１、画像入力部１２０２、表示部１２０３、キーボード１２０４等を含む。本発明を画像入力部１２０２、表示部１２０３やその他の信号制御回路に適用することができる。
【０１０７】
図１２（Ｂ）はビデオカメラであり、本体１２０５、表示部１２０６、音声入力部１２０７、操作スイッチ１２０８、バッテリー１２０９、受像部１２１０等を含む。本発明を表示部１２０６やその他の信号制御回路に適用することができる。
【０１０８】
図１２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体１２１１、カメラ部１２１２、受像部１２１３、操作スイッチ１２１４、表示部１２１５等を含む。本発明は表示部１２１５やその他の信号制御回路に適用できる。
【０１０９】
図１２（Ｄ）はゴーグル型ディスプレイであり、本体１２１６、表示部１２１７、アーム部１２１８等を含む。本発明は表示部１２１７やその他の信号制御回路に適用することができる。
【０１１０】
図１２（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体１２１９、表示部１２２０、スピーカー部１２２１、記録媒体１２２２、操作スイッチ１２２３等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部１２２０やその他の信号制御回路に適用することができる。
【０１１１】
図１２（Ｆ）はデジタルカメラであり、本体１２２４、表示部１２２５、接眼部１２２６、操作スイッチ１２２７、受像部（図示しない）等を含む。本発明を表示部１２２５やその他の信号制御回路に適用することができる。
【０１１２】
図１３（Ａ）はフロント型プロジェクターであり、投射装置１３０１、スクリーン１３０２等を含む。本発明は投射装置１３０１の一部を構成する液晶表示装置１３１４やその他の信号制御回路に適用することができる。
【０１１３】
図１３（Ｂ）はリア型プロジェクターであり、本体１３０３、投射装置１３０４、ミラー１３０５、スクリーン１３０６等を含む。本発明は投射装置１３０４の一部を構成する液晶表示装置１３１４やその他の信号制御回路に適用することができる。
【０１１４】
なお、図１３（Ｃ）は、図１３（Ａ）及び図１３（Ｂ）中における投射装置１３０１、１３０４の構造の一例を示した図である。投射装置１３０１、１３０４は、光源光学系１３０７、ミラー１３０８、１３１０〜１３１２、ダイクロイックミラー１３０９、プリズム１３１３、液晶表示装置１３１４、位相差板１３１５、投射光学系１３１６で構成される。投射光学系１３１６は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１１５】
また、図１３（Ｄ）は、図１３（Ｃ）中における光源光学系１３０７の構造の一例を示した図である。本実施例では、光源光学系１３０７は、リフレクター１３１８、光源１３１９、レンズアレイ１３２０、１３２１、偏光変換素子１３２２、集光レンズ１３２３で構成される。なお、図１３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１１６】
ただし、図１３に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置の適用例は図示していない。
【０１１７】
図１４（Ａ）は携帯電話であり、表示用パネル１４０１、操作用パネル１４０２、接続部１４０３、センサー内蔵ディスプレイ１４０４、音声出力部１４０５、操作キー１４０６、電源スイッチ１４０７、音声入力部１４０８、アンテナ１４０９等を含む。本発明をセンサー内蔵ディスプレイ１４０４、音声出力部１４０５、音声入力部１４０８やその他の信号制御回路に適用することができる。
【０１１８】
図１４（Ｂ）は携帯書籍（電子書籍）であり、本体１４１１、表示部１４１２、記憶媒体１４１３、操作スイッチ１４１４、アンテナ１４１５等を含む。本発明は表示部１４１２、記憶媒体１４１３やその他の信号回路に適用することができる。
【０１１９】
図１４（Ｃ）はディスプレイであり、本体１４１６、支持台１４１７、表示部１４１８等を含む。本発明は表示部１４１８に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１２０】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【０１２１】
【発明の効果】
本発明により、下地膜形成から結晶質半導体膜を得るまでの工程を、反応室を複数有する、１台の装置で処理可能なため、スループットの向上や、フットプリントの縮小が期待できる。
【０１２２】
また、真空状態を保持したまま、連続処理を行うことが可能なため、基板の清浄度を維持することが可能となり、ＴＦＴの信頼性を向上させることができる。
【図面の簡単な説明】
【図１】複数の処理装置を有する半導体作製装置図。
【図２】本実施例１のＴＦＴの断面図。
【図３】本実施例１のＴＦＴの断面図。
【図４】本実施例１のＴＦＴの断面図。
【図５】本実施例１のＴＦＴの断面図。
【図６】本実施例１のＴＦＴの断面図。
【図７】本実施例１のＴＦＴの断面図。
【図８】本実施例３のＴＦＴの断面図。
【図９】本実施例４のＴＦＴの断面図。
【図１０】本実施例４のＴＦＴの断面図。
【図１１】本実施例４のＴＦＴの断面図。
【図１２】本実施例５の電子機器の一例を示す図。
【図１３】本実施例５の電子機器の一例を示す図。
【図１４】本実施例５の電子機器の一例を示す図。
【発明の属する技術分野】
本発明は、絶縁体表面に形成された半導体膜を活性層として作製した薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：以下、ＴＦＴとする）の作製方法に関する。該ＴＦＴは、液晶表示装置の駆動回路部や画素部に用いられている。
【０００２】
【従来の技術】
現在、半導体膜を用いた半導体素子としてＴＦＴが各集積回路に用いられている。また、非晶質構造を有する半導体膜よりも、結晶構造を有する半導体膜を活性層に用いたＴＦＴの方が、駆動能力が高く、画像表示装置のスイッチング素子としてだけでなく、駆動回路の素子としても用いられている。
【０００３】
結晶構造を有する半導体膜の作製方法としては、特開平７−１８３５４０号公報で開示されるようなニッケルなどの半導体膜の結晶化を助長する触媒元素を添加する方法が挙げられる。この方法で作成される半導体膜は結晶性が良く、このような半導体膜でＴＦＴを形成すると、電界効果移動度の向上と、電気的特性の向上が可能となる。
【０００４】
しかし、半導体膜中に残っている触媒元素により、得られる素子の特性のバラツキが懸念される。そこで、リンを用いたゲッタリングが、結晶構造を有する半導体膜から結晶化を助長する触媒元素を除去する手段として活用されている。リンは、イオンドープ法を用いて結晶構造を有する半導体膜に注入するが、このリンの添加により、結晶構造を有する半導体膜の非晶質化が起こるといった問題がある。また、基板内で、ゲッタリングが十分にされず、ばらつきを生じることが考えられる。
【０００５】
そこで、これらの問題点を解決するために、最近では、リンを用いたゲッタリングに替わって、希ガスを含む半導体膜を用いて結晶化を助長する触媒元素を除去する方法が本出願人により提案されている。ここで断っておくが、この方法は、まだ公知の技術ではない（出願番号：特願２００１−３６３１２７）。
【０００６】
また、上記のような結晶質半導体膜を得るために、複数の成膜装置、加熱処理装置、レーザー装置、およびエッチング装置を用いて、それぞれの装置において、それぞれの工程を処理する必要がある。
【０００７】
【発明が解決しようとする課題】
このように、電気的特性が良く、バラツキも少ないＴＦＴの作成をするためには、複数の装置を用いるため、装置間移動の際、基板表面が大気にさらされ、汚染される心配があるので、洗浄工程を挟むなどの対処をしているが、界面の清浄度を保つことは困難である。
【０００８】
また、必要な装置の分だけ、製造現場の床面積が増大する事も問題となっている。これは、ＴＦＴ製造のスループットの問題にも関わってくると考えられる。
【０００９】
本発明は、これらの問題を解決するための手段であり、基板を大気にさらすことなく連続的に結晶質半導体膜を得るための技術を提供することを目的としている。
【００１０】
さらに、本発明は、基板を大気にさらさすことなく、かつ、製造現場の床面積を縮小できるような、結晶質半導体膜を得るための装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】
上記問題点を解決するために、本発明は、下地絶縁膜上に非晶質構造を有する第１の半導体膜を形成する第１の工程と、前記第１の半導体膜表面に結晶化を助長する触媒元素を添加する第２の工程と、前記第１の半導体膜上にバリア層を形成する第４の工程と、前記バリア層上に非晶質構造を有し、希ガス元素を含む第２の半導体膜を形成する第５の工程と、加熱処理を行い、前記第１の半導体膜を結晶化させると同時に前記第２の半導体膜に前記触媒元素をゲッタリングする第６の工程と、前記第２の半導体膜を除去する第７の工程とを有する半導体装置の作製方法であって、前記第１の工程から第７の工程は大気雰囲気に曝されることなく連続的に処理されることを特徴とする半導体装置の作製方法を提供するものである。
【００１２】
また、本発明は、下地絶縁膜上に非晶質構造を有する第１の半導体膜を形成する第１の工程と、前記第１の半導体膜表面に結晶化を助長する触媒元素を添加する第２の工程と、前記第１の半導体膜上にバリア層を形成する第４の工程と、前記バリア層上に非晶質構造を有し、希ガス元素を含む第２の半導体膜を形成する第５の工程と、加熱処理を行い、前記第１の半導体膜を結晶化させると同時に前記第２の半導体膜に前記触媒元素をゲッタリングする第６の工程と、前記第２の半導体膜を除去する第７の工程とを有する半導体装置の作製方法であって、前記第１の工程から第６の工程は大気雰囲気に曝されることなく連続的に処理されることを特徴とする半導体装置の作製方法を提供するものである。
【００１３】
また、本発明は、下地絶縁膜表面に結晶化を助長する触媒元素を添加する第１の工程と、前記第１の工程に続いて非晶質構造を有する第１の半導体膜を形成する第２の工程と、前記第１の半導体膜上にバリア層を形成する第４の工程と、前記バリア層上に非晶質構造を有し、希ガス元素を含む第２の半導体膜を形成する第５の工程と、加熱処理を行い、前記第１の半導体膜を結晶化させると同時に前記第２の半導体膜に前記触媒元素をゲッタリングする第６の工程と、前記第２の半導体膜を除去する第７の工程とを有する半導体装置の作製方法であって、前記第１の工程から第７の工程は大気雰囲気に曝されることなく連続的に処理されることを特徴とする半導体装置の作製方法を提供するものである。
【００１４】
また本発明は、下地絶縁膜表面に結晶化を助長する触媒元素を添加する第１の工程と、前記第１の工程に続いて非晶質構造を有する第１の半導体膜を形成する第２の工程と、前記第１の半導体膜上にバリア層を形成する第４の工程と、前記バリア層上に非晶質構造を有し、希ガス元素を含む第２の半導体膜を形成する第５の工程と、加熱処理を行い、前記第１の半導体膜を結晶化させると同時に前記第２の半導体膜に前記触媒元素をゲッタリングする第６の工程と、前記第２の半導体膜を除去する第７の工程とを有する半導体装置の作製方法であって、前記第１の工程から第６の工程は大気雰囲気に曝されることなく連続的に処理されることを特徴とする半導体装置の作製方法を提供するものである。
【００１５】
上記の作製方法において、前記希ガス元素は、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種であることを特徴としている。
【００１６】
また、上記の作製方法において、前記触媒元素は、Ｆｅ、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種であることを特徴としている。
【００１７】
【発明の実施の形態】
本発明の実施の形態を、図１を用いて以下に説明する。
【００１８】
［実施の形態１］
図１は、洗浄室１０３、反応室１０７〜１１１、加熱室１１１、レーザー装置１１６およびエッチング装置１１４が搬送室１０２および１０６を介してつながっている半導体製造装置である。ローダー／アンローダー室１０４、１０５および搬送室１０６には、各室を真空に引く為の排気系１０４ｐ、１０５ｐおよび１０６ｐが設けられており、反応室１０７〜１１１、加熱室１１２、レーザー処理室１１３およびエッチング装置１１４には使用するガスを導入するライン１０７ｇ〜１１４ｇと排気系１０７ｐ〜１１４ｐが設けられている。
【００１９】
ローダー／アンローダー室１０１に基板をセットする。搬送室１０２を介して、洗浄室１０３にて洗浄処理を行う。洗浄した基板は、搬送室１０２を介してローダー／アンローダー室１０４に搬送する。
【００２０】
ローダー／アンローダー室１０４に搬送された基板は、まず、搬送室１０６を介して反応室１０７に搬送し、下地膜を成膜する。次いで、反応室１０８にて、下地膜上に、非晶質構造を有する半導体膜を形成する。反応室１０７および１０８にて形成される膜は、プラズマＣＶＤ法、熱ＣＶＤ法、減圧ＣＶＤ法、蒸着法、スパッタリング法等、あらゆる形成手段を用いることが可能である。
【００２１】
次いで、結晶化を助長する触媒元素を成分に含む電極を有する反応室１０９の室内にて、希ガスなどの不活性ガスでプラズマを発生させ、非晶質構造を有する半導体膜表面に結晶化を助長する触媒元素を添加する。結晶化を助長する触媒元素は、Ｆｅ、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種である。
【００２２】
続いて、反応室１１０にて、バリア層となる酸窒化シリコン膜を形成する。プラズマＣＶＤ法を用い、シラン系ガス（例えばＳｉＨ４）と窒素酸化物系ガス（例えばＮ２Ｏ）を材料ガスとして、厚さ１〜５ｎｍに形成する。または、窒素酸化物系ガス（例えばＮ２Ｏ）でプラズマ処理を行って、バリア層を形成することも可能である。
【００２３】
続いて、反応室１１１にて、ゲッタリング層となる希ガスを含む非晶質半導体膜を形成する。プラズマＣＶＤ法を用い、ＳｉＨ４と希ガスを原料とし、厚さ５０ｎｍに形成する。希ガスは、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種である。
【００２４】
続いて、加熱室１１２にて、加熱処理をし、半導体膜の結晶化と同時に結晶化を助長する触媒元素をゲッタリングする。加熱処理は、ファーネスアニール法やラピットサーマルアニール（ＲＴＡ）法で行うことができる。本実施の形態では、ＲＴＡ装置を用い、６５０℃で約３ｍｉｎの加熱処理を行うのが好ましい。
【００２５】
さらに、結晶化率を高め、結晶粒内に残っている欠陥を補修するために、レーザー装置１１６にて、レーザーアニールを行うことが望ましい。レーザー装置１１６は、処理室１１３、窒素或いはアルゴン等のガスの導入手段１１３ｇ、排気手段１１３ｐ及びレーザー発振器１１５等からなる。
【００２６】
続いて、エッチング装置１１４にて、ゲッタリング層（希ガスを含む半導体膜）を除去する。反応室１１０にて形成したバリア層がエッチングストッパーとなり、選択的にゲッタリング層のみをエッチング除去することが可能ある。また、ここでのエッチング方法は、ドライエッチング法でもウェットエッチング法でも可能である。
【００２７】
上記で得られる結晶性半導体膜を用いて、公知の手段に従いＴＦＴを形成する。
【００２８】
［実施の形態２］
ここでは、非晶質半導体膜形成前に結晶化を助長する触媒元素を添加する方法を説明する。
【００２９】
下地膜形成までは、実施の形態１と同様である。下地膜形成後、結晶化を助長する触媒元素を成分に含む電極を有する反応室１０９の室内にて、希ガスなどの不活性ガスでプラズマを発生させ、非晶質構造を有する半導体膜表面に結晶化を助長する触媒元素を添加する。結晶化を助長する触媒元素は、Ｆｅ、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種である。
【００３０】
次いで、反応室１０８にて、下地膜上に、非晶質構造を有する半導体膜を形成する。反応室１０７および１０８にて形成される膜は、プラズマＣＶＤ法、熱ＣＶＤ法、減圧ＣＶＤ法、蒸着法、スパッタリング法等、あらゆる形成手段を用いることが可能である。
【００３１】
続く、反応室１１０にてバリア層を形成する工程以降は、実施の形態１と同様に行えばよい。
【００３２】
【実施例】
［実施例１］
本発明の実施例を図２〜図７により説明する。ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について詳細に説明する。
【００３３】
基板２００は、ガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いてもよい。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００３４】
次いで、図２（Ａ）に示すように、基板２００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜２０１を形成する。本実施例では下地膜２０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いてもよい。下地膜２０１の一層目としては、ＳｉＨ４、ＮＨ３またはＮ２Ｏを用い、酸化窒化シリコン膜２０１ａを５０〜１００ｎｍ形成する。次いで、下地膜２０１のニ層目としては、ＳｉＨ４およびＮ２Ｏを用い、酸化窒化シリコン膜２０１ｂを１００〜１５０ｎｍの厚さに積層形成する。
【００３５】
次いで、下地膜２０１上に非晶質半導体膜２０２を形成する。非晶質半導体膜は、３０〜６０ｎｍの厚さで形成する。非晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉｘＧｅ１−ｘ；ｘ＝０．０１〜１０原子％）合金などで形成するとよい。本実施例では、ＰＣＶＤ法により、ＳｉＨ４ガスを用いて、非晶質シリコン膜を形成する。
【００３６】
また、下地膜と非晶質半導体膜とは同じ成膜方法で形成可能であるため、下地２０１と非晶質半導体膜２０２を連続形成することも可能である。
【００３７】
次いで、非晶質半導体膜２０２に結晶化を助長する触媒元素、本実施例ではＮｉ、を添加する。Ｎｉを成分に含む電極を用いた平行平板型、或いは陽光中型プラズマＣＶＤ装置を用いて、窒素、水素、或いはアルゴン等の雰囲気でプラズマを発生させたり、スパッタ法や蒸着法を用いて、Ｎｉの極薄膜を形成しても良い。
【００３８】
次いで、バリア層となる酸窒化シリコン膜２０３を形成する。プラズマＣＶＤ法を用い、ＳｉＨ４およびＮ２Ｏを材料ガスとして、厚さ１〜５ｎｍに形成する。または、Ｎ２Ｏガスでプラズマ処理を行って、バリア層を形成することも可能である。
【００３９】
次いで、ゲッタリング層となる希ガスを含む非晶質半導体膜２０４を形成する（図２（Ｂ））。本実施例ではＡｒ元素を含む非晶質シリコン膜を５０ｎｍ形成する。成膜条件は、ＳｉＨ４とＡｒの流量比（ＳｉＨ４：Ａｒ）を１：９９とし、成膜圧力を６．６６５Ｐａ、ＲＦパワー密度を０．０８７Ｗ／ｃｍ２、成膜温度を３５０℃とする。
【００４０】
次いで、ＲＴＡ装置を用い、６５０℃で約３ｍｉｎの加熱処理を行い、非晶質シリコン膜の結晶化と同時に結晶化を助長する触媒元素をゲッタリング層（希ガスを含む半導体膜）にゲッタリングする。加熱処理としては、他に、ファーネスアニール法を用いることも可能である。
【００４１】
さらに、結晶化率を高め、結晶粒内に残っている欠陥を補修するために、レーザーアニールを行うことが望ましい。
【００４２】
次いで、ゲッタリング層（希ガスを含む半導体膜）を除去する。バリア層がエッチングストッパーとなり、選択的にゲッタリング層のみをエッチング除去した後、バリア層を選択的にエッチングする（図２（Ｃ））。ここでのエッチング方法は、ドライエッチング法あるいはウェットエッチング法を用いることができる。
【００４３】
本発明により、ここまでの工程を、連続処理することが可能となり、スループットの向上が期待できる。また、下地膜形成からゲッタリング層のエッチング除去（あるいはレーザーアニール）までを真空中で行うことが可能となり、基板表面の汚染を防ぐことが可能となる。
【００４４】
次いで、得られた結晶質シリコン膜２０５にフォトリソグラフィ法を用いたパターニング処理を行い、半導体層２０６〜２１０を形成する（図３（Ａ））。
【００４５】
そして、ｎチャネル型ＴＦＴのしきい値（Ｖｔｈ）を制御するためにｐ型を付与する不純物元素を添加する。半導体に対してｐ型を付与する不純物元素には、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律第１３族元素が知られている。本実施例では、ボロン（Ｂ）を添加する。
【００４６】
次いで、島状半導体層２０６〜２１０を覆うゲート絶縁膜２１１を４０〜１５０ｎｍの厚さに形成する。勿論、このゲート絶縁膜は、シリコンを含む絶縁膜を単層または積層構造として用いることができる。
【００４７】
次いで、ゲート絶縁膜２１１上に膜厚２０〜１００ｎｍの第１の導電膜（ＴａＮ）２１２と、膜厚１００〜４００ｎｍの第２の導電膜（Ｗ）２１３とを積層形成する。ゲート導電膜は、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、第１の導電膜をタンタル（Ｔａ）膜で形成し、第２の導電膜をＷ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＡｌ膜とする組み合わせ、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜とする組み合わせとしてもよい。
【００４８】
次に、フォトリソグラフィ法を用いてレジストからなるマスク２１４〜２１９を形成し、電極及び配線を形成するための第１のエッチング処理を行う。本実施例ではＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング用ガスにＣＦ４とＣｌ２とＯ２とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）にも１５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。この第１のエッチング条件によりＷ膜をエッチングして第１の導電層の端部をテーパー形状とする。
【００４９】
この後、レジストからなるマスク２１４〜２１９を除去せずに第２のエッチング条件に変え、エッチング用ガスにＣＦ４とＣｌ２とを用い、それぞれのガス流量比を３０／３０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ４とＣｌ２を混合した第２のエッチング条件ではＷ膜及びＴａＮ膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させるとよい。
【００５０】
上記第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層及び第２の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層から成る第１の形状の導電層２２１〜２２６（第１の導電層２２１ａ〜２２６ａと第２の導電層２２１ｂ〜２２６ｂ）を形成する。２２０はゲート絶縁膜であり、第１の形状の導電層２２１〜２２６で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。
【００５１】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する（図３（Ｃ））。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えばよい。イオンドープ法の条件はドーズ量を１×１０１３〜５×１０１５ａｔｏｍｓ／ｃｍ２とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、導電層２２１〜２２５がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域２２７〜２３１が形成される。第１の不純物領域２２７〜２３１には１×１０２０〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度範囲でｎ型を付与する不純物元素を添加する。
【００５２】
次に、レジストからなるマスクを除去せずに図４（Ａ）に示すように第２のエッチング処理を行う。エッチング用ガスにＣＦ４とＣｌ２とＯ２とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）には２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、第１のエッチング処理に比べ低い自己バイアス電圧を印加する。この第３のエッチング条件によりＷ膜をエッチングする。こうして、上記第３のエッチング条件によりＷ膜を異方性エッチングして第２の形状の導電層２３３〜２３８を形成する。
【００５３】
次いで、レジストからなるマスクを除去せずに図４（Ａ）に示すように第２のドーピング処理を行う。この場合、第１のドーピング処理よりもドーズ量を下げて高い加速電圧の条件としてｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶ、本実施例では９０ｋｅＶの加速電圧とし、３．５×１０１２ａｔｏｍｓ／ｃｍ２のドーズ量で行い、図３（Ｃ）で形成された第１の不純物領域より内側の半導体層に新たな不純物領域を形成する。ドーピングは、第２の形状の導電層２３３〜２３７を不純物元素に対するマスクとして用い、第２の導電層２３３ａ〜２３７ａの下部における半導体層にも不純物元素が添加されるようにドーピングする。
【００５４】
こうして、第２の導電層２３３ａ〜２３７ａと重なる第２の不純物領域２３９〜２４３と、第１の不純物領域２５０〜２５４とを形成する。ｎ型を付与する不純物元素は、第２の不純物領域で１×１０１７〜１×１０１９ａｔｏｍｓ／ｃｍ３の濃度となるようにする。
【００５５】
次いで、レジストからなるマスクを除去せずに図４（Ｂ）に示すようにゲート絶縁膜のエッチングを行う。ゲート絶縁膜エッチング中に第２の導電層２３３ａ〜２３８ａも同時にエッチングされ、第３の形状の導電層２４４〜２４９が形成される。これにより、第２の不純物領域を、第２の導電層２４４ａ〜２４８ａと重なる領域と重ならない領域に区別することができる。
【００５６】
そして、レジストからなるマスクを除去した後、新たにレジストからなるマスク２５５〜２５７を形成して図４（Ｃ）に示すように、第３のドーピング処理を行う。この第３のドーピング処理により、ｐチャネル型ＴＦＴの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が添加された第４の不純物領域２５８〜２６３を形成する。第３の形状の導電層２４５、２４８を不純物元素に対するマスクとして用い、ｐ型を付与する不純物元素を添加して自己整合的に第４の不純物領域を形成する。本実施例では、不純物領域２５８〜２６３はジボラン（Ｂ２Ｈ６）を用いたイオンドープ法で形成する。この第３のドーピング処理の際には、ｎチャネル型ＴＦＴを形成する半導体層はレジストからなるマスク２５５〜２５７で覆われている。第１のドーピング処理及び第２のドーピング処理によって、不純物領域２５８〜２６３にはそれぞれ異なる濃度でリンが添加されているが、そのいずれの領域においてもｐ型を付与する不純物元素の濃度を２×１０２０〜２×１０２１ａｔｏｍｓ／ｃｍ３となるようにドーピング処理することにより、ｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【００５７】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。半導体層と重なる第３の形状の導電層２４４〜２４８がゲート電極として機能する。また、２４９はソース配線、２４８は保持容量を形成するための第２の電極として機能する。
【００５８】
次いで、レジストからなるマスク２５５〜２５７を除去し、全面を覆う第１の層間絶縁膜２６４を形成する（図５（Ａ））。この第１の層間絶縁膜２６４としては、ＰＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。
【００５９】
次いで、図５（Ａ）に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜５５０℃で行えばよい。なお、熱アニール法の他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。
【００６０】
また、第１の層間絶縁膜２６４を形成する前に活性化処理を行ってもよい。ただし、２４４〜２４８に用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜（シリコンを主成分とする絶縁膜、例えば窒化シリコン膜）を形成した後で活性化処理を行うことが好ましい。
【００６１】
さらに、３〜１００％の水素を含む雰囲気中で、３００〜５５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。
【００６２】
また、活性化処理としてレーザーアニール法を用いる場合には、上記水素化を行った後、エキシマレーザーやＹＡＧレーザー等のレーザー光を照射することが望ましい。
【００６３】
次いで、第１の層間絶縁膜２６４上に有機絶縁物材料から成る第２の層間絶縁膜２６５を形成する。次いで、ソース配線２４９に達するコンタクトホールと各不純物領域２５０、２５２、２５３、２５８、２６１に達するコンタクトホールを形成するためのパターニングを行う。
【００６４】
そして、駆動回路３０６において、第１の不純物領域または第４の不純物領域とそれぞれ電気的に接続する配線２６６〜２７１を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。
【００６５】
また、画素部３０７においては、画素電極２７４、ゲート導電膜２７３、接続電極２７２を形成する（図５（Ｂ））。この接続電極２７２によりソース配線２４８は、画素ＴＦＴ３０４と電気的な接続が形成される。また、ゲート導電膜２７３は、第１の電極（第３の形状の導電層２４７）と電気的な接続が形成される。また、画素電極２７４は、画素ＴＦＴのドレイン領域と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層と電気的な接続が形成される。また、画素電極２７４としては、ＡｌまたはＡｇを主成分とする膜、またはそれらの積層膜等、反射性の優れた材料を用いることが望ましい。
【００６６】
以上の様にして、ｎチャネル型ＴＦＴ３０１、ｐチャネル型ＴＦＴ３０２、ｎチャネル型ＴＦＴ３０３を有する駆動回路３０６と、画素ＴＦＴ３０４、保持容量３０５とを有する画素部３０７を銅一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【００６７】
駆動回路３０６のｎチャネル型ＴＦＴ３０１はチャネル形成領域２７５、ゲート電極を形成する第３の形状の導電層２４４と重なる第３の不純物領域２３９ｂ、ゲート電極の外側に形成される第２の不純物領域２３９ａとソース領域またはドレイン領域として機能する第１の不純物領域２５０を有している。ｐチャネル型ＴＦＴ３０２にはチャネル形成領域２７６、ゲート電極を形成する第３の形状の導電層２４５と重なる第４の不純物領域２６０、ゲート電極の外側に形成される第４の不純物領域２５９、ソース領域またはドレイン領域として機能する第４の不純物領域２５８を有している。ｎチャネル型ＴＦＴ３０３にはチャネル形成領域２７７、ゲート電極を形成する第３の形状の導電層２４６と重なる第３の不純物領域２４１ｂ、ゲート電極の外側に形成される第２の不純物領域２４２ａとソース領域またはドレイン領域として機能する第１の不純物領域２５２を有している。
【００６８】
画素部の画素ＴＦＴ３０４にはチャネル形成領域２７８、ゲート電極を形成する第３の形状の導電層２４７と重なる第３の不純物領域２４２ｂ、ゲート電極の外側に形成される第２の不純物領域２４２ａとソース領域またはドレイン領域として機能する第１の不純物領域２５３を有している。また、保持容量３０５の一方の電極として機能する半導体層２６１〜２６３には第４の不純物領域と同じ濃度で、それぞれｐ型を付与する不純物元素が添加されている。保持容量３０５は、絶縁膜（ゲート絶縁膜と同一膜）を誘電体として、第２の電極２４８と、半導体層２６１〜２６３とで形成している。
【００６９】
本実施例で作製するアクティブマトリクス基板の画素部の上面図を図６に示す。なお、図２〜図６に対応する部分には同じ符号を用いている。図６中の鎖線Ａ−Ａ’は図５中の鎖線Ａ―Ａ’で切断した断面図に対応している。また、図６中の鎖線Ｂ−Ｂ’は図５中の鎖線Ｂ―Ｂ’で切断した断面図に対応している。
【００７０】
このように、本実施例の画素構造を有するアクティブマトリクス基板は、一部がゲート電極の機能を果たす第１の電極２４７とゲート導電膜２７３とを異なる層に形成し、ゲート導電膜２７３で半導体層を遮光することを特徴としている。
【００７１】
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
【００７２】
また、本実施例の画素電極の表面を公知の方法、例えばサンドブラスト法やエッチング法等により凹凸化させて、鏡面反射を防ぎ、反射光を散乱させることによって白色度を増加させることが望ましい。
【００７３】
図７には透過型の液晶表示装置に適したアクティブマトリクス基板の断面図を示す。第２の層間膜形成までは、上記の反射型のものと同じである。第２の層間膜上に透明導電膜を形成する。そして、透明導電膜層２８２を形成するためにパターニングを行う。透明導電膜としては酸化インジウムと酸化スズとの化合物や酸化インジウムと酸化亜鉛との化合物を用いることができる。
【００７４】
そして、駆動回路３０６において第１の不純物領域または第４の不純物領域とそれぞれで電気的に接続する配線２６６〜２７７を形成する。なお、これらの配線は、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金（ＡｌとＴｉとの合金膜）との積層膜をパターニングして形成する。また、画素部３０７においては、画素電極２８３、２８４、ゲート導電膜２７３、接続電極２７２を形成する。このように、マスク枚数を１枚増やして透過型の液晶表示装置に適したアクティブマトリクス基板を作製することができる。
【００７５】
［実施例２］
本実施例１において、非晶質半導体膜形成前に結晶化を助長する触媒元素を添加する方法の例をここでは示す。
【００７６】
本実施例１と同様に下地膜２０１を形成した後、結晶化を助長する触媒元素、本実施例ではＮｉ、を添加する。次いで、非晶質半導体膜２０２を形成する。Ｎｉ添加、非晶質半導体膜の形成および以降の工程は、本実施例１と同様に行えばよい。
【００７７】
［実施例３］
本実施例では、本実施例１および２で作製したアクティブマトリクス基板から、アクティブマトリクス型液晶表示装置を作製する工程を以下に説明する。説明には図８を用いる。
【００７８】
まず、実施例１に従い、図５（Ｂ）の状態のアクティブマトリクス基板を得た後、図５（Ｂ）のアクティブマトリクス基板上に配向膜８０１を形成しラビング処理を行う。なお、本実施例では配向膜８０１を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ８０６を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００７９】
次いで、対向基板８０３上に着色層８０４、８０５、平坦化膜８０７を形成する。赤色の着色層８０４と青色の着色層８０５とを一部重ねて、第２遮光部を形成する。なお、図８では図示しないが、赤色の着色層と緑色の着色層とを一部重ねて、第１遮光部を形成する。
【００８０】
次いで、対向電極８１０を画素部に形成し、対向基板の全面に配向膜８０８を形成し、ラビング処理を施した。
【００８１】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール剤８０２で貼り合わせる。シール剤８０２にはフィラーが混入されていて、このフィラーと柱状スペーサ８０６によって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料を注入し、封止剤（図示せず）によって完全に封止する。液晶材料には公知の液晶材料を用いればよい。このようにして図８に示すアクティブマトリクス型液晶表示装置が完成する。
【００８２】
本実施例では、実施例１に示す基板を用いている。従って、実施例１の画素部の上面図を示す図６では、少なくともゲート配線２７３と画素電極２７４、２８１の間隙と、ゲート配線２７３と接続電極２７２の間隙と、接続電極２７２と画素電極２７４の間隙を遮光する必要がある。本実施例では、それらの遮光すべき位置に第１遮光部と第２遮光部が重なるように対向基板を貼り合わせた。
【００８３】
［実施例４］
本実施例では同一基板上に画素部と、画素部の周辺に駆動回路を形成するＴＦＴ（ｎチャネル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する方法について図９〜図１１を用いて説明する。
【００８４】
まず、図９（Ａ）に示すように、コーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板９０１上に、好適には、モリブデン（Ｍｏ）、タングステン（Ｗ）、タンタル（Ｔａ）から選ばれた一種または複数種を成分とする導電膜からゲート電極９０２〜９０４、ソース配線９０６、９０７、画素部の保持容量を形成するための容量配線９０５を形成する。例えば、低抵抗化と耐熱性の観点からはＭｏとＷの合金は適している。また、アルミニウムを用い、表面を酸化処理してゲート電極を形成してもよい。
【００８５】
第１のフォトマスクにより作製されるゲート電極は、その厚さを２００〜４００ｎｍ、好ましくは２５０ｎｍの厚さで形成し、その上層に形成する被膜の被覆性（ステップカバレージ）を向上させるために、端部をテーパー形状となるように形成する。テーパー部の角度は５〜３０度、好ましくは１５〜２５度で形成する。テーパー部はドライエッチング法で形成され、エッチングガスと基板側に印加するバイアス電圧により、その角度を制御する。
【００８６】
次いで、図９（Ｂ）で示すように、ゲート電極９０２〜９０４、ソース配線９０６、９０７、画素部の保持容量を形成するための容量配線９０５を覆う第１の絶縁層９０８を形成する。第１の絶縁層９０８はＰＣＶＤ法またはスパッタ法を用い、その厚さを４０〜２００ｎｍとしてシリコンを含む絶縁膜で形成する。例えば、５０ｎｍの厚さの窒化シリコン膜９０８ａと、１２０ｎｍの厚さの酸化シリコン膜９０８ｂから第１の絶縁層９０８を形成する。
【００８７】
第１の絶縁層９０８は、その上層に半導体層を形成して、ゲート絶縁膜として用いるものであるが、基板９０１からアルカリ金属などの不純物が半導体層に拡散するのを防ぐブロッキング層としての機能も有している。
【００８８】
第１の絶縁層９０８上に結晶質半導体膜９０９を３０〜１００ｎｍ、好ましくは４０〜６０ｎｍの厚さで形成する。結晶質半導体膜の材料に限定はないが、代表的にはシリコンまたはシリコンゲルマニウム（ＳｉｘＧｅ１−ｘ；ｘ＝０．０１〜１０原子％）合金などで形成するとよい。結晶質半導体膜を得る方法は、実施例１と同様に行えばよい。
【００８９】
本発明により、第１の絶縁膜形成から結晶質半導体膜を得るまでの工程を、連続処理することが可能となり、スループットの向上が期待できる。また、第１の絶縁膜形成からゲッタリング層のエッチング除去（あるいはレーザーアニール）までを真空中で行うことが可能となり、基板表面の汚染を防ぐことが可能となる。
【００９０】
多結晶半導体から成る半導体層９０９は、第２のフォトマスクを用いて所定のパターンに形成する。図９（Ｃ）は島状に分割された半導体層９１０〜９１３を示す。半導体層９１０〜９１２は、ゲート電極９０２、９０４と一部が重なるように形成する。
【００９１】
その後、分割された半導体層９１０〜９１３上に酸化シリコンまたは窒化シリコンから成る絶縁膜を１００〜２００ｎｍの厚さに形成する。図９（Ｄ）は、ゲート電極をマスクとする裏面からの露光プロセスにより、自己整合的にチャネル保護膜とする第３の絶縁層９１４〜９１８を半導体層９１０〜９１２上に形成する。
【００９２】
そして、ｎチャネル型ＴＦＴの第１の不純物領域を形成するための第１のドーピング工程を行う。ドーピングの方法はイオンドープ法もしくはイオン注入法で行えばよい。ｎ型の不純物（ドナー）としてリン（Ｐ）を添加し、第３の絶縁層９１５〜９１８をマスクとして形成される第１の不純物領域９１９〜９２２を形成する。この領域のドナー濃度は１×１０１６〜２×１０１７／ｃｍ３の濃度とする。
【００９３】
第２のドーピング工程はｎチャネル型ＴＦＴのソース領域及びドレイン領域を形成する工程であり、図１０（Ａ）で示すように第３のフォトマスクを用いて、レジストによるマスク９２３〜９２５を形成する。第２の不純物領域９２６〜９２８には１×１０２０〜１×１０２１／ｃｍ３の濃度範囲でドナー不純物を添加する。
【００９４】
この第２のドーピング工程に前後して、マスク９２３〜９２５が形成された状態でフッ酸によるエッチング処理を行い、第３の絶縁層９１４、９１８を除去しておくと好ましい。
【００９５】
ｐチャネル型ＴＦＴのソース領域及びドレイン領域は、図１０（Ｂ）に示すように第３のドーピング処理により行い、イオンドープ法やイオン注入法でｐ型の不純物（アクセプタ）を添加して第３の不純物領域９３０、９３１を形成する。この領域のｐ型の不純物濃度は２×１０２０〜２×１０２１／ｃｍ３となるようにする。この工程において、半導体層９１３にもｐ型の不純物を添加しておく。
【００９６】
次に、図１０（Ｃ）に示すように、半導体層上に第２の絶縁層を形成する。好適には、第２の絶縁層を複数の絶縁膜で形成する。半導体層上に形成する第２の絶縁層の第１層目９３２は水素を含有する窒化シリコン膜または窒化酸化シリコン膜から成る無機絶縁物で、ＰＣＶＤ法により、ＳｉＨ４、ＮＨ３、Ｈ２およびＮ２Ｏを用い、５０〜２００ｎｍの厚さに形成する。その後、それぞれの半導体層に添加された不純物を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはＲＴＡ法を適用することができる。熱アニール法は窒素雰囲気中で４００〜６００℃、代表的には４５０〜５００℃で行１〜４時間の熱処理を行う。
【００９７】
この熱処理により、不純物元素の活性化と同時に第２の絶縁層の第１層目９３２の窒化シリコン膜または窒化酸化シリコン膜の水素が放出され、半導体層の水素化を行うことができる。この工程は水素により半導体層のダングリングボンドを終端する工程である。水素化をより効率よく行う手段として、第２の絶縁層の第１層９３２を形成する前にプラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。
【００９８】
図１１（Ａ）で示す第２の絶縁層の第２層目９３３は、ポリイミド、アクリルなどの有機絶縁物材料で形成し表面を平坦化する。勿論、ＰＣＶＤ法でＴＥＯＳを用いて形成される酸化シリコン膜を適用してもよいが、平坦性を高める観点からは前記有機物材料を用いることが望ましい。
【００９９】
次いで、第５のフォトマスクを用いてコンタクトホールを形成する。そして、第６のフォトマスクを用いてアルミニウム（Ａｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）などを用いて、駆動回路１００５において接続電極９３４及びソースまたはドレイン配線９３５〜９３７を形成する。また、画素部１００６において、画素電極９４０、ゲート配線９３９、接続電極９３８を形成する。
【０１００】
こうして、同一の基板上にｐチャネル型ＴＦＴ１００１とｎチャネル型ＴＦＴ１００２を有する駆動回路１００５と、画素ＴＦＴ１００３と保持容量１００４を有する画素部１００６が形成される。駆動回路１００５のｐチャネル型ＴＦＴ１００１には、チャネル形成領域１００７、第３の不純物領域から成るソースまたはドレイン領域１００８が形成されている。ｎチャネル型ＴＦＴ１００２には、チャネル形成領域１００９、第１の不純物領域１０１０、第２の不純物領域から成るソースまたはドレイン領域１０１１が形成されている。画素部１００６の画素ＴＦＴ１００３は、マルチゲート構造であり、チャネル形成領域１０１２、第１の不純物領域１０１３、ソースまたはドレイン領域１０１４、１０１６が形成される。第１の不純物領域１０１３の間に位置する第２の不純物領域は、オフ電流を低減するために有用である。保持容量１００４は、容量配線９０５と半導体層９１３とその間に形成される第１の絶縁層とから形成されている。
【０１０１】
画素部１００６においては、接続電極９３８によりソース配線９０７は、画素ＴＦＴ１００３のソースまたはドレイン領域１０１４と電気的な接続が形成される。また、ゲート配線９３９は、第１の電極と電気的な接続が形成される。また、画素電極９４０は、画素ＴＦＴ１００３のソースまたはドレイン領域１０１６及び保持容量１００４の半導体層９１３と接続している。
【０１０２】
図１１（Ｂ）はゲート電極９０４とゲート配線９３９のコンタクト部を説明する図である。ゲート電極９０４は隣接する画素の保持容量の一方の電極を兼ね、画素電極９４５と接続する半導体層９４４と重なる部分で容量を形成している。また、図１１（Ｃ）はソース配線９０７と画素電極９４０及び隣接する画素電極９４６との配置関係を示し、画素電極の端部をソース配線９０７上に設け、重なり部を形成することにより、迷光を遮り遮光性を高めている。なお、本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。
【０１０３】
図１１に示した画素構造は、反射型の液晶表示装置に適したのものであるが、本実施例１と同様に、透明導電膜を用いることで、透過型の液晶表示装置に適した画素構造を持つものも作製できる。
【０１０４】
［実施例５］
本発明を実施して形成されたＴＦＴは様々な電気光学装置（代表的にはアクティブマトリクス型液晶ディスプレイ等）に用いることができる。即ち、それら電気光学装置や半導体回路を部品として組み込んだ電子機器全てに本発明を実施できる。
【０１０５】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末機器（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１２、図１３及び図１４に示す。
【０１０６】
図１２（Ａ）はパーソナルコンピュータであり、本体１２０１、画像入力部１２０２、表示部１２０３、キーボード１２０４等を含む。本発明を画像入力部１２０２、表示部１２０３やその他の信号制御回路に適用することができる。
【０１０７】
図１２（Ｂ）はビデオカメラであり、本体１２０５、表示部１２０６、音声入力部１２０７、操作スイッチ１２０８、バッテリー１２０９、受像部１２１０等を含む。本発明を表示部１２０６やその他の信号制御回路に適用することができる。
【０１０８】
図１２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体１２１１、カメラ部１２１２、受像部１２１３、操作スイッチ１２１４、表示部１２１５等を含む。本発明は表示部１２１５やその他の信号制御回路に適用できる。
【０１０９】
図１２（Ｄ）はゴーグル型ディスプレイであり、本体１２１６、表示部１２１７、アーム部１２１８等を含む。本発明は表示部１２１７やその他の信号制御回路に適用することができる。
【０１１０】
図１２（Ｅ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体１２１９、表示部１２２０、スピーカー部１２２１、記録媒体１２２２、操作スイッチ１２２３等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。本発明は表示部１２２０やその他の信号制御回路に適用することができる。
【０１１１】
図１２（Ｆ）はデジタルカメラであり、本体１２２４、表示部１２２５、接眼部１２２６、操作スイッチ１２２７、受像部（図示しない）等を含む。本発明を表示部１２２５やその他の信号制御回路に適用することができる。
【０１１２】
図１３（Ａ）はフロント型プロジェクターであり、投射装置１３０１、スクリーン１３０２等を含む。本発明は投射装置１３０１の一部を構成する液晶表示装置１３１４やその他の信号制御回路に適用することができる。
【０１１３】
図１３（Ｂ）はリア型プロジェクターであり、本体１３０３、投射装置１３０４、ミラー１３０５、スクリーン１３０６等を含む。本発明は投射装置１３０４の一部を構成する液晶表示装置１３１４やその他の信号制御回路に適用することができる。
【０１１４】
なお、図１３（Ｃ）は、図１３（Ａ）及び図１３（Ｂ）中における投射装置１３０１、１３０４の構造の一例を示した図である。投射装置１３０１、１３０４は、光源光学系１３０７、ミラー１３０８、１３１０〜１３１２、ダイクロイックミラー１３０９、プリズム１３１３、液晶表示装置１３１４、位相差板１３１５、投射光学系１３１６で構成される。投射光学系１３１６は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図１３（Ｃ）中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１１５】
また、図１３（Ｄ）は、図１３（Ｃ）中における光源光学系１３０７の構造の一例を示した図である。本実施例では、光源光学系１３０７は、リフレクター１３１８、光源１３１９、レンズアレイ１３２０、１３２１、偏光変換素子１３２２、集光レンズ１３２３で構成される。なお、図１３（Ｄ）に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、ＩＲフィルム等の光学系を設けてもよい。
【０１１６】
ただし、図１３に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置の適用例は図示していない。
【０１１７】
図１４（Ａ）は携帯電話であり、表示用パネル１４０１、操作用パネル１４０２、接続部１４０３、センサー内蔵ディスプレイ１４０４、音声出力部１４０５、操作キー１４０６、電源スイッチ１４０７、音声入力部１４０８、アンテナ１４０９等を含む。本発明をセンサー内蔵ディスプレイ１４０４、音声出力部１４０５、音声入力部１４０８やその他の信号制御回路に適用することができる。
【０１１８】
図１４（Ｂ）は携帯書籍（電子書籍）であり、本体１４１１、表示部１４１２、記憶媒体１４１３、操作スイッチ１４１４、アンテナ１４１５等を含む。本発明は表示部１４１２、記憶媒体１４１３やその他の信号回路に適用することができる。
【０１１９】
図１４（Ｃ）はディスプレイであり、本体１４１６、支持台１４１７、表示部１４１８等を含む。本発明は表示部１４１８に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角１０インチ以上（特に３０インチ以上）のディスプレイには有利である。
【０１２０】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。
【０１２１】
【発明の効果】
本発明により、下地膜形成から結晶質半導体膜を得るまでの工程を、反応室を複数有する、１台の装置で処理可能なため、スループットの向上や、フットプリントの縮小が期待できる。
【０１２２】
また、真空状態を保持したまま、連続処理を行うことが可能なため、基板の清浄度を維持することが可能となり、ＴＦＴの信頼性を向上させることができる。
【図面の簡単な説明】
【図１】複数の処理装置を有する半導体作製装置図。
【図２】本実施例１のＴＦＴの断面図。
【図３】本実施例１のＴＦＴの断面図。
【図４】本実施例１のＴＦＴの断面図。
【図５】本実施例１のＴＦＴの断面図。
【図６】本実施例１のＴＦＴの断面図。
【図７】本実施例１のＴＦＴの断面図。
【図８】本実施例３のＴＦＴの断面図。
【図９】本実施例４のＴＦＴの断面図。
【図１０】本実施例４のＴＦＴの断面図。
【図１１】本実施例４のＴＦＴの断面図。
【図１２】本実施例５の電子機器の一例を示す図。
【図１３】本実施例５の電子機器の一例を示す図。
【図１４】本実施例５の電子機器の一例を示す図。
Claims (6)
- 下地絶縁膜上に非晶質構造を有する第１の半導体膜を形成する第１の工程と、
前記第１の半導体膜表面に結晶化を助長する触媒元素を添加する第２の工程と、前記第１の半導体膜上にバリア層を形成する第４の工程と、
前記バリア層上に非晶質構造を有し、希ガス元素を含む第２の半導体膜を形成する第５の工程と、
加熱処理を行い、前記第１の半導体膜を結晶化させると同時に前記第２の半導体膜に前記触媒元素をゲッタリングする第６の工程と、
前記第２の半導体膜を除去する第７の工程とを有する半導体装置の作製方法であって、
前記第１の工程から第７の工程は大気雰囲気に曝されることなく連続的に処理されることを特徴とする薄膜トランジスタの作製方法。 - 下地絶縁膜上に非晶質構造を有する第１の半導体膜を形成する第１の工程と、
前記第１の半導体膜表面に結晶化を助長する触媒元素を添加する第２の工程と、前記第１の半導体膜上にバリア層を形成する第４の工程と、
前記バリア層上に非晶質構造を有し、希ガス元素を含む第２の半導体膜を形成する第５の工程と、
加熱処理を行い、前記第１の半導体膜を結晶化させると同時に前記第２の半導体膜に前記触媒元素をゲッタリングする第６の工程と、
前記第２の半導体膜を除去する第７の工程とを有する半導体装置の作製方法であって、
前記第１の工程から第６の工程は大気雰囲気に曝されることなく連続的に処理されることを特徴とする薄膜トランジスタの作製方法。 - 下地絶縁膜表面に結晶化を助長する触媒元素を添加する第１の工程と、
前記第１の工程に続いて非晶質構造を有する第１の半導体膜を形成する第２の工程と、
前記第１の半導体膜上にバリア層を形成する第４の工程と、
前記バリア層上に非晶質構造を有し、希ガス元素を含む第２の半導体膜を形成する第５の工程と、
加熱処理を行い、前記第１の半導体膜を結晶化させると同時に前記第２の半導体膜に前記触媒元素をゲッタリングする第６の工程と、
前記第２の半導体膜を除去する第７の工程とを有する半導体装置の作製方法であって、
前記第１の工程から第７の工程は大気雰囲気に曝されることなく連続的に処理されることを特徴とする薄膜トランジスタの作製方法。 - 下地絶縁膜表面に結晶化を助長する触媒元素を添加する第１の工程と、
前記第１の工程に続いて非晶質構造を有する第１の半導体膜を形成する第２の工程と、
前記第１の半導体膜上にバリア層を形成する第４の工程と、
前記バリア層上に非晶質構造を有し、希ガス元素を含む第２の半導体膜を形成する第５の工程と、
加熱処理を行い、前記第１の半導体膜を結晶化させると同時に前記第２の半導体膜に前記触媒元素をゲッタリングする第６の工程と、
前記第２の半導体膜を除去する第７の工程とを有する半導体装置の作製方法であって、
前記第１の工程から第６の工程は大気雰囲気に曝されることなく連続的に処理されることを特徴とする薄膜トランジスタの作製方法。 - 請求項１乃至請求項４のいずれか一において、前記希ガス元素は、Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種であることを特徴とする薄膜トランジスタの作製方法。
- 請求項１乃至請求項４のいずれか一において、前記触媒元素は、Ｆｅ、Ｎｉ、Ｃｏ、Ｐｄ、Ｐｔ、Ｃｕ、Ａｕから選ばれた一種または複数種であることを特徴とする薄膜トランジスタの作製方法。
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| JP2002184041A JP2004031543A (ja) | 2002-06-25 | 2002-06-25 | 薄膜トランジスタの作製方法 |
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-
2002
- 2002-06-25 JP JP2002184041A patent/JP2004031543A/ja not_active Withdrawn
Cited By (2)
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|---|---|---|---|---|
| JP2006106110A (ja) * | 2004-09-30 | 2006-04-20 | Semiconductor Energy Lab Co Ltd | 表示装置及びその作製方法、並びにテレビジョン装置 |
| JP4700317B2 (ja) * | 2004-09-30 | 2011-06-15 | 株式会社半導体エネルギー研究所 | 表示装置の作製方法 |
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