JP2002328617A - 表示装置 - Google Patents

表示装置

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Abstract

(57)【要約】 【課題】 メモリやメモリコントローラ等が形成された
基板を、ディスプレイ基板上に接続する際に問題とな
る、配線容量による消費電力増大の問題を解決すること
を課題とする。 【解決手段】 メモリやメモリコントローラ等をディス
プレイ基板上に一体形成する。この際、デュアルゲート
型のＴＦＴを用いて、これらの回路を形成する。これに
よって、ディスプレイを構成する駆動回路とメモリコン
トローラ等との接続部分の配線容量を低減し、消費電力
の少ない表示装置を提供することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、デジタルビデオ信
号を入力して、画像の表示を行う表示装置に関する。ま
た、表示装置を用いた電子機器に関する。
【０００２】
【従来の技術】発光素子を画素毎に配置し、それらの発
光素子の発光を制御することによって、画像の表示を行
う表示装置について以下に説明する。
【０００３】ここで本明細書中では、発光素子は、電界
が生じると発光する有機化合物層を、陽極及び陰極で挟
んだ構造を有する素子（ＯＬＥＤ素子）を示すものとし
て説明を行う。
【０００４】また、本明細書中において、発光素子と
は、一重項励起子から基底状態に遷移する際の発光（蛍
光）を利用するものと、三重項励起子から基底状態に遷
移する際の発光（燐光）を利用するものの両方を示す。
【０００５】有機化合物層としては、正孔注入層、正孔
輸送層、発光層、電子輸送層、電子注入層等が挙げられ
る。発光素子は、基本的に、陽極／発光層／陰極の順に
積み重ねた構造で示されるが、この他に、陽極／正孔注
入層／発光層／電子注入層／陰極の順に積み重ねた構造
や、陽極／正孔注入層／正孔輸送層／発光層／電子輸送
層／電子注入層／陰極の順に積み重ねた構造などがあ
る。
【０００６】表示装置は、ディスプレイと、ディスプレ
イに信号を入力する周辺回路によって構成されている。
【０００７】ディスプレイは、ソース信号線駆動回路
と、ゲート信号線駆動回路と、画素部とによって構成さ
れている。画素部は、マトリクス状に画素が配置された
構成なっている。
【０００８】各画素に、薄膜トランジスタ（以下、Thin
Film Transistor：ＴＦＴと表記する）を配置し、これ
らのＴＦＴによって各画素の発光素子の発光を制御して
表示を行う表示装置（アクティブマトリクス型表示装
置）について説明する。ここでは、画素毎に２つのＴＦ
Ｔを配置し、各画素の発光素子の発光を制御する手法に
ついて説明する。
【０００９】図２１（Ａ）に、表示装置の画素部の構成
を示す。
【００１０】画素部７００には、ソース信号線Ｓ１〜Ｓ
ｕ、ゲート信号線Ｇ１〜Ｇｖ、電源供給線Ｖ１〜Ｖｕが
配置され、ｕ（ｕは自然数）列ｖ（ｖは自然数）行の画
素が配置されている。各画素８００は、スイッチング用
ＴＦＴ８０１と、駆動用ＴＦＴ８０２と、保持容量８０
３と、発光素子８０４をそれぞれ有している。
【００１１】図２１（Ｂ）に、図２１（Ａ）で示した画
素部の１つの画素を拡大して示す。
【００１２】画素は、ソース信号線Ｓ１〜Ｓｕのうちの
１本Ｓと、ゲート信号線Ｇ１〜Ｇｖのうちの１本Ｇと、
電源供給線Ｖ１〜Ｖｕのうちの１本Ｖと、スイッチング
用ＴＦＴ８０１と、駆動用ＴＦＴ８０２と、保持容量８
０３と、発光素子８０４とによって構成されている。
【００１３】スイッチング用ＴＦＴ８０１のゲート電極
は、ゲート信号線Ｇに接続され、スイッチング用ＴＦＴ
８０１のソース領域とドレイン領域は、一方はソース信
号線Ｓに接続され、もう一方は、駆動用ＴＦＴ８０２の
ゲート電極もしくは、保持容量８０３の一方の電極に接
続されている。駆動用ＴＦＴ８０２のソース領域とドレ
イン領域は、一方は、電源供給線Ｖに接続され、もう一
方は、発光素子８０４の陽極もしくは陰極に接続されて
いる。保持容量８０３の２つの電極のうち、駆動用ＴＦ
Ｔ８０２及びスイッチング用ＴＦＴ８０１に接続されて
いない側は、電源供給線Ｖに接続されている。
【００１４】ここで本明細書中では、駆動用ＴＦＴ８０
２のソース領域もしくはドレイン領域が、発光素子８０
４の陽極と接続されている場合、発光素子８０４の陽極
を画素電極と呼び、陰極を対向電極と呼ぶ。一方、駆動
用ＴＦＴ８０２のソース領域もしくはドレイン領域が、
発光素子８０４の陰極と接続されている場合、発光素子
８０４の陰極を画素電極と呼び、陽極を対向電極と呼
ぶ。
【００１５】また、電源供給線Ｖに与えられる電位を電
源電位といい、対向電極に与えられる電位を対向電位と
呼ぶことにする。
【００１６】スイッチング用ＴＦＴ８０１及び駆動用Ｔ
ＦＴ８０２は、ｐチャネル型ＴＦＴでもｎチャネル型Ｔ
ＦＴでも構わないが、発光素子８０４の画素電極が陽極
の場合、駆動用ＴＦＴ８０２は、ｐチャネル型ＴＦＴが
望ましく、スイッチング用ＴＦＴ８０１は、ｎチャネル
型ＴＦＴが望ましい。一方、画素電極が、陰極の場合、
駆動用ＴＦＴ８０２は、ｎチャネル型ＴＦＴが望まし
く、スイッチング用ＴＦＴ８０１は、ｐチャネル型ＴＦ
Ｔが望ましい。
【００１７】なお、保持容量８０３は、必ずしも設ける
必要はない。
【００１８】例えば、駆動用ＴＦＴ８０２として用いる
ｎチャネル型ＴＦＴが、ゲート絶縁膜を介してゲート電
極に重なるように設けられたＬＤＤ領域を有している場
合、この重なり合った領域には一般的にゲート容量と呼
ばれる寄生容量が形成されるが、この寄生容量を、駆動
用ＴＦＴ８０２のゲート電極にかかる電圧を保持するた
めの保持容量として積極的に用いることも可能である。
【００１９】上記構成の画素において、画像を表示する
際の動作を以下に説明する。
【００２０】ゲート信号線Ｇに信号が入力されて、スイ
ッチング用ＴＦＴ８０１のゲート電極の電位が変化し、
ゲート電圧が変化する。こうして導通状態となったスイ
ッチング用ＴＦＴ８０１のソース・ドレイン間を介し
て、ソース信号線Ｓより駆動用ＴＦＴ８０２のゲート電
極に信号が入力される。また、保持容量８０３に信号が
保持される。駆動用ＴＦＴ８０２のゲート電極に入力さ
れた信号によって、駆動用ＴＦＴ８０２のゲート電圧が
変化し、ソース・ドレイン間が導通状態となる。電源供
給線Ｖの電位が、駆動用ＴＦＴ８０２を介して、発光素
子８０４の画素電極に与えられる。こうして、発光素子
８０４は発光する。
【００２１】このような構成の画素において、階調を表
現する手法について説明する。
【００２２】階調の表現の方法には、大きくわけて、ア
ナログ方式とデジタル方式とがある。アナログ方式と比
べて、デジタル方式は、多階調化に向くなどの利点があ
る。
【００２３】ここでは、デジタル方式の階調表現方法に
注目する。
【００２４】デジタル方式の階調表現方法として、時間
階調方式が挙げられる。
【００２５】時間階調方式の駆動方式について、以下に
詳しく説明する。
【００２６】この方式の駆動方法では、表示装置の各画
素が発光する期間を制御することによって、階調を表現
する手法である。
【００２７】１画像を表示する期間を１フレーム期間と
すると、１フレーム期間は、複数のサブフレーム期間に
分割される。
【００２８】サブフレーム期間毎に、点灯もしくは非点
灯とし、つまり、各画素の発光素子を発光させるかさせ
ないして、１フレーム期間あたりに発光素子が発光する
期間を制御し、各画素の階調が表現される。
【００２９】この時間階調方式の駆動方法について、図
１８のタイミングチャートを用いて詳しく説明する。
【００３０】なお、図１８においては、４ビットのデジ
タル映像信号を用いて階調を表現する場合の例を示す。
【００３１】なお、画素及び画素部の構成としては、図
２１（Ａ）及び図２１（Ｂ）に示したものを参照する。
【００３２】ここで、対向電位は、外部電源（図示せ
ず）によって、電源供給線Ｖ１〜Ｖｕの電位（電源電
位）と同じ程度の電位か、電源供給線Ｖ１〜Ｖｕの電位
との間に、発光素子８０４が発光する程度の電位差を有
するように切り換えることができる。
【００３３】１フレーム期間Ｆは、複数のサブフレーム
期間ＳＦ１〜ＳＦ４に分割される。
【００３４】第１のサブフレーム期間ＳＦ１において、
はじめにゲート信号線Ｇ１が選択され、ゲート信号線Ｇ
１にゲート電極が接続されたスイッチング用ＴＦＴ８０
１を有する画素においてそれぞれ、ソース信号線Ｓ１〜
Ｓｕからデジタル映像信号が入力される。この入力され
たデジタル映像信号によって、各画素の駆動用ＴＦＴ８
０２は、オンの状態もしくはオフの状態となる。
【００３５】ここで本明細書中では、ＴＦＴがオンの状
態とは、そのゲート電圧によって、ソース・ドレイン間
が導通状態であることを示すとする。また、ＴＦＴがオ
フの状態とは、そのゲート電圧によって、ソース・ドレ
イン間が、非道通状態であることを示すとする。
【００３６】このとき、発光素子８０４の対向電位は、
電源供給線Ｖ１〜Ｖｕの電位（電源電位）とほぼ等しく
設定されているので、駆動用ＴＦＴ８０２がオンの状態
となった画素においても発光素子８０４は発光しない。
【００３７】全てのゲート信号線Ｇ１〜Ｇｖについて以
上の動作を繰り返し、書き込み期間Ｔａ１が終了する。
【００３８】なお、第１のサブフレーム期間ＳＦ１の書
き込み期間をＴａ１と呼ぶ。一般に第ｊ（ｊは自然数）
のサブフレーム期間の書き込み期間をＴａｊと呼ぶこと
にする。
【００３９】書き込み期間Ｔａ１が終了すると対向電位
が、電源電位との間に発光素子８０４が発光する程度の
電位差を有するように変化する。こうして表示期間Ｔｓ
１が始まる。
【００４０】なお、第１のサブフレーム期間ＳＦ１の表
示期間をＴｓ１と呼ぶ。一般に第ｊ（ｊは自然数）のサ
ブフレーム期間の表示期間をＴｓｊと呼ぶことにする。
【００４１】表示期間Ｔｓ１において、各画素の発光素
子８０４は、入力された信号に応じて、発光もしくは非
発光の状態となる。
【００４２】上記動作を全てのサブフレーム期間ＳＦ１
〜ＳＦ４について繰り返し、１フレーム期間Ｆ１が終了
する。
【００４３】ここで、サブフレーム期間ＳＦ１〜ＳＦ４
の表示期間Ｔｓ１〜Ｔｓ４の長さを適宜設定し、１フレ
ーム期間Ｆあたりで、発光素子８０４が発光したサブフ
レーム期間の表示期間の累計によって階調を表現する。
つまり、１フレーム期間中の点灯時間の総和をもって階
調を表現する。
【００４４】一般に、ｎビットのデジタルビデオ信号を
入力して、２n階調を表現する手法について説明する。
【００４５】このとき、例えば、１フレーム期間をｎ個
のサブフレーム期間ＳＦ１〜ＳＦｎに分割し、各サブフ
レーム期間ＳＦ１〜ＳＦｎの表示期間Ｔｓ１〜Ｔｓｎの
長さの比が、Ｔｓ１：Ｔｓ２：・・・：Ｔｓｎ−１：Ｔ
ｓｎ＝２0：２‐1：・・・：２‐n+2：２‐n+1となるよ
うに設定する。なお、書き込み期間Ｔａ１〜Ｔａｎの長
さは同じである。
【００４６】１フレーム期間中に発光素子８０４におい
て、発光状態が選択された表示期間Ｔｓの総和を求める
ことによって、そのフレーム期間におけるその画素の階
調が決まる。例えば、ｎ＝８のとき、全部の表示期間で
画素が発光した場合の輝度を１００％とすると、Ｔｓ８
とＴｓ７において画素が発光した場合には１％の輝度が
表現でき、Ｔｓ６とＴｓ４とＴｓ１を選択した場合には
６０％の輝度が表現できる。
【００４７】上記の時間階調方式の駆動方法を行うため
の信号を、ディスプレイのソース信号線駆動回路及びゲ
ート信号線駆動回路に入力する回路について、図１７を
用いて説明する。
【００４８】本明細書中では、表示装置に入力される信
号を、デジタルビデオ信号と呼ぶことにする。なおここ
では、ｎビットのデジタルビデオ信号を入力して、画像
を表示する表示装置を例に説明する。
【００４９】信号制御回路１１０１にデジタルビデオ信
号が読み込まれ、ディスプレイ１１００にデジタル映像
信号（ＶＤ）を出力する。
【００５０】また、本明細書中では、信号制御回路にお
いてデジタルビデオ信号（第１の映像信号）を編集し、
ディスプレイに入力する信号に変換したものを、デジタ
ル映像信号（第２の映像信号）と呼ぶ。
【００５１】ディスプレイ１１００の、ソース信号線駆
動回路１１０７及びゲート信号線駆動回路１１０８を駆
動するための信号は、ディスプレイコントローラ１１０
２によって入力されている。
【００５２】信号制御回路１１０１及びディスプレイコ
ントローラ１１０２の構成について説明する。
【００５３】なお、ディスプレイ１１００のソース信号
線駆動回路１１０７は、シフトレジスタ１１１０、ＬＡ
Ｔ（Ａ）１１１１、ＬＡＴ（Ｂ）１１１２によって構成
される。他に、図示していないが、レベルシフタやバッ
ファ等を設けてもよい。
【００５４】信号制御回路１１０１は、ＣＰＵ１１０
４、メモリＡ１１０５、メモリＢ１１１２及びメモリコ
ントローラ１１０３によって構成されている。
【００５５】信号制御回路１１０１に入力されたデジタ
ルビデオ信号は、ＣＰＵ１１０４を介してメモリＡ１１
０５に入力される。ここで、メモリＡ１１０５は、ディ
スプレイ１１００の画素部１１０９の全画素分のｎビッ
トのデジタルビデオ信号を、記憶可能な容量を有する。
メモリＡ１１０５に１フレーム期間分の信号が記憶され
ると、メモリコントローラ１１０３によって、各ビット
の信号が順に読み出され、デジタル映像信号ＶＤとし
て、ソース信号線駆動回路に入力される。
【００５６】メモリＡ１１０５に記憶された信号の読み
出しが始まると、今度は、メモリＢ１１０６にＣＰＵ１
１０４を介して次のフレーム期間に対応するデジタルビ
デオ信号が入力され、記憶され始める。メモリＢ１１０
６もメモリＡ１１０５と同様に、表示装置の全画素分の
ｎビットのデジタルビデオ信号を記憶可能な容量を有す
るとする。
【００５７】このように、信号制御回路１１０１は、そ
れぞれ１フレーム期間分ずつのｎビットのデジタルビデ
オ信号を記憶することができるメモリＡ１１０５及びメ
モリＢ１１０６を有し、このメモリＡ１１０５とメモリ
Ｂ１１０６とを交互に用いて、デジタルビデオ信号をサ
ンプリングする。
【００５８】ここでは、２つのメモリＡ１１０５及びメ
モリＢ１１０６を、交互に用いて信号を記憶する信号制
御回路１１０１について示したが、一般に、複数フレー
ム分の情報を記憶することができるメモリを有し、これ
らのメモリを交互に用いることができる。
【００５９】信号制御回路１１０１のメモリＡ１１０５
及びメモリＢ１１０６において、デジタルビデオ信号の
入力及び出力を制御するメモリコントローラ１１０３の
構成について、図１９を用いて説明する。
【００６０】図１９において、メモリコントローラ１１
０３は、メモリ読み書きコントロール（以下、メモリＲ
／Ｗと表記）回路１２０２、基準発振回路１２０３、可
変分周回路１２０４、ｘカウンタ１２０５ａ、ｙカウン
タ１２０５ｂ、ｘデコーダ１２０６ａ及びｙデコーダ１
２０６ｂによって構成されている。
【００６１】以下、上述した信号制御回路が有するメモ
リＡ及びメモリＢのメモリの両方をまとめて、メモリと
表記する。また、メモリはマトリクス状に配置された複
数の記憶素子によって構成され、それらの記憶素子は、
（ｘ、ｙ）のアドレスによって選択されるものとする。
【００６２】ＣＰＵ１１０４からの信号は、基準発振回
路１２０３に入力される。基準発振回路１２０３からの
信号は、可変分周回路１２０４に入力され、適当な周波
数の信号に変換される。可変分周回路１２０４からの信
号は、ｘカウンタ１２０５ａ及びｘデコーダ１２０６ａ
を介してメモリのｘアドレスを選択する。同様に、可変
分周回路１２０４からの信号は、ｙカウンタ１２０５ｂ
及びｙデコーダ１２０６ｂに入力され、メモリｙアドレ
スを選択する。こうしてメモリのアドレス（ｘ、ｙ）が
選択される。また、ＣＰＵ１１０４からの信号が、メモ
リＲ／ｗ回路１２０２に入力され、メモリに信号を書き
込む操作、もしくはメモリから信号を読み出す操作を選
択するメモリＲ／ｗ信号が出力される。
【００６３】こうして、メモリｘアドレス及びメモリｙ
アドレスによって、デジタルビデオ信号を書き込みや読
み出しをする際のメモリのアドレスを選択し、このアド
レスによって選択された記憶素子において、メモリＲ／
Ｗ信号によって、デジタルビデオ信号の書き込みや読み
出しの操作が行われる。
【００６４】また、ディスプレイコントローラ１１０２
の構成について、以下に説明する。
【００６５】デスプレイコントローラ１１０２は、ソー
ス信号線駆動回路及びゲート信号線駆動回路に、スター
トパルスやクロックパルス等の信号を出力している。
【００６６】ディスプレイコントローラ１１０２の構成
について、図２０を用いて説明する。
【００６７】ディスプレイコントローラ１１０２は、基
準クロック発生回路１３０１、水平クロック発生回路１
３０３、垂直クロック発生回路１３０４及び発光素子用
電源制御回路１３０５によって構成されている。
【００６８】ＣＰＵ１１０４から入力されるクロック信
号３１は、基準クロック発生回路１３０１に入力され、
基準クロックを発生する。この基準クロックは、水平ク
ロック発生回路１３０３及び垂直クロック発生回路１３
０４に入力される。また、水平クロック発生回路１３０
３には、ＣＰＵ１１０４から水平周期を定める水平周期
信号３２が入力され、ソース信号線駆動回路用のクロッ
クパルスＳ＿ＣＬＫ及びスタートパルスＳ＿ＳＰを出力
する。同様に、垂直クロック発生回路１３０４には、Ｃ
ＰＵから垂直周期を定める垂直周期信号３３が入力さ
れ、ゲート信号線駆動回路用のクロックパルスＧ＿ＣＬ
Ｋ及びスタートパルスＧ＿ＳＰを出力する。
【００６９】再び図１７を参照する。
【００７０】ディスプレイコントローラ１１０２から出
力されたソース信号線駆動回路用スタートパルスＳ＿Ｓ
Ｐ及びクロックパルスＳ＿ＣＬＫは、ディスプレイのソ
ース信号線駆動回路のシフトレジスタに入力され、ゲー
ト信号線駆動回路用スタートパルスＧ＿ＳＰ、クロック
パルスＧ＿ＣＬＫは、ディスプレイのゲート信号線駆動
回路に入力される。
【００７１】ここで、ディスプレイコントローラ１１０
２において、発光素子用電源制御回路１３０５は、ディ
スプレイの各画素の発光素子の対向電極の電位が、書き
込み期間中は、電源電位と同じ電位に保たれ、また表示
期間においては、電源電位との間に、発光素子が発光す
る程度の電位差を有するように変化するよう制御してい
る。
【００７２】ここで、ディスプレイを構成する各駆動回
路（ソース信号線駆動回路及びゲート信号線駆動回路）
は、ＩＣ基板等の別基板上に形成され、画素が形成され
た基板（画素基板）上に貼り付けられて、表示装置に組
み込まれるこたが一般的であった。貼り付けの手法とし
ては、ＴＡＢ（Tape automated bonding）等がある。
【００７３】しかし上記の用に、駆動回路を表示装置に
組み込む場合、その接続部分の配線抵抗や、接続不良の
問題、及び画素部の周辺部分の領域（額縁領域）の増加
等が問題となっていた。
【００７４】そこで、これらの駆動回路を、画素基板上
にＴＦＴを用いて形成する手法が提案された。
【００７５】一般に、アクティブマトリクス型表示装置
の画素を構成するＴＦＴとして非晶質半導体薄膜を用い
たＴＦＴ（以下、ａ−ＴＦＴと表記する）が用いられて
きた。ここで、ａ−ＴＦＴでは、その電界効果移動度が
小さいなどの問題がある。そのため、ａ−ＴＦＴを用い
た駆動回路では、その周波数特性を良くすることができ
ないといった問題がある。
【００７６】そこで、画素部及び駆動回路を構成するＴ
ＦＴを、多結晶半導体薄膜を用いたＴＦＴ（以下、ｐ−
ＴＦＴと表記する）とする構成の表示装置が提案され
た。ｐ−ＴＦＴでは、ａ−ＴＦＴと比較して、電界効果
移動度が大きい。こうして、画素部及び各駆動回路を同
一基板（以下、ディスプレイ基板と表記する）上に形成
した表示装置が提案されている。
【００７７】
【発明が解決しようとする課題】表示装置を構成する、
メモリと、メモリコントローラ及びディスプレイコント
ローラ等（以下、コントロール回路と表記する）は、Ｉ
Ｃ基板等の別基板上に形成され、画素や駆動回路が形成
されたディスプレイ基板上に接続されていた。
【００７８】しかし、これらのメモリ及びコントロール
回路をディスプレイ基板上に接続する際、その接続部分
の配線容量が問題となる。デジスプレイ基板上に形成さ
れた各駆動回路及び画素部と、外付けされたメモリ及び
コントロール回路の接続部分の配線容量が大きくなるた
め、表示装置全体の消費電力を小さくすることができな
い。
【００７９】
【課題を解決するための手段】画素部及び各駆動回路が
形成されたディスプレイ基板と同一の基板上に、メモリ
及びコントロール回路を形成する。
【００８０】これによって、メモリ及びコントロール回
路と、ディスプレイの各駆動回路との間の配線容量を低
減することができる。また、表示装置を小型化すること
ができる。
【００８１】以下に、本発明の構成について記載する。
【００８２】本発明によって、ディスプレイと、映像信
号を前記ディスプレイに出力する信号制御回路とを有す
る表示装置において、前記信号制御回路は、ＴＦＴを用
いて、前記ディスプレイと一体形成されることを特徴と
する表示装置が提供される。
【００８３】本発明によって、ディスプレイと、前記デ
ィスプレイに出力する映像信号を記憶するメモリとを有
する表示装置において、前記メモリは、ＴＦＴを用い
て、前記ディスプレイと一体形成されることを特徴とす
る表示装置が提供される。
【００８４】本発明によって、ディスプレイと、前記デ
ィスプレイに映像信号を出力する信号制御回路とを有
し、前記ディスプレイは、複数の画素と、前記複数の画
素を駆動する駆動回路とを有する表示装置において、前
記駆動回路と、前記信号制御回路とは、ＴＦＴを用い
て、一体形成されることを特徴とする表示装置が提供さ
れる。
【００８５】本発明によって、ディスプレイと、前記デ
ィスプレイに出力する映像信号を記憶するメモリと、前
記メモリへの前記映像信号の書き込み及び読み出しを制
御するメモリコントローラとを有する表示装置におい
て、前記ディスプレイと、前記メモリ、前記メモリコン
トローラとは、ＴＦＴを用いて、一体形成されることを
特徴とする表示装置が提供される。
【００８６】本発明によって、ディスプレイと、前記デ
ィスプレイに出力する映像信号を記憶するメモリと、前
記メモリへの前記映像信号の書き込み及び読み出しを制
御するメモリコントローラとを有する表示装置におい
て、前記ディスプレイと、前記メモリコントローラと
は、ＴＦＴを用いて、一体形成されることを特徴とする
表示装置が提供される。
【００８７】本発明によって、ディスプレイと、ディス
プレイコントローラとを有し、前記ディスプレイは、複
数の画素と、前記複数の画素を駆動する駆動回路とを有
し、前記ディスプレイコントローラからの信号を、前記
駆動回路に入力する表示装置において、前記駆動回路
と、前記ディスプレイコントローラとは、ＴＦＴを用い
て一体形成されることを特徴とする表示装置が提供され
る。
【００８８】前記ＴＦＴは、第１の電極と、第１の絶縁
膜と、半導体膜と、第２の絶縁膜と、第２の電極とを有
し、前記半導体膜は、チャネル形成領域を有し、前記第
１の絶縁膜は、前記第１の電極に接して形成され、前記
半導体膜は、前記第１の絶縁膜に接して形成され、前記
第２の絶縁膜は、前記半導体膜に接して形成され、前記
第２の電極は、前記第２の絶縁膜に接して形成され、前
記第１の電極と前記第２の電極は、前記チャネル形成領
域を間に挟んで重なり合っていることを特徴とする表示
装置であってもよい。
【００８９】本発明によって、ディスプレイと、前記デ
ィスプレイに映像信号を出力する信号制御回路とを有
し、前記ディスプレイは、複数の画素と、前記複数の画
素を駆動する駆動回路とを有する表示装置において、前
記駆動回路と、前記信号制御回路とは、第１の形状のＴ
ＦＴを用いて形成され、前記複数の画素は、第２の形状
のＴＦＴを用いて形成され、前記第１の形状のＴＦＴ及
び第２の形状のＴＦＴは、第１の電極と、第１の絶縁膜
と、半導体膜と、第２の絶縁膜と、第２の電極とを有
し、前記半導体膜は、チャネル形成領域を有し、前記第
１の絶縁膜は、前記第１の電極に接して形成され、前記
半導体膜は、前記第１の絶縁膜に接して形成され、前記
第２の絶縁膜は、前記半導体膜に接して形成され、前記
第２の電極は、前記第２の絶縁膜に接して形成され、前
記第１の電極と前記第２の電極は、前記チャネル形成領
域を間に挟んで重なり合い、前記第１の形状のＴＦＴ
の、前記第１の電極と前記第２の電極とは接続され、前
記第２の形状のＴＦＴの、前記第１の電極には、一定の
電圧が印加されていることを特徴とする表示装置が提供
される。
【００９０】本発明によって、ディスプレイと、前記デ
ィスプレイに出力する映像信号を記憶するメモリとを有
し、前記ディスプレイは、複数の画素と、前記複数の画
素を駆動する駆動回路とを有する表示装置において、前
記駆動回路と、前記メモリとは、第１の形状のＴＦＴを
用いて形成され、前記複数の画素は、第２の形状のＴＦ
Ｔを用いて形成され、前記第１の形状のＴＦＴ及び第２
の形状のＴＦＴは、第１の電極と、第１の絶縁膜と、半
導体膜と、第２の絶縁膜と、第２の電極とを有し、前記
半導体膜は、チャネル形成領域を有し、前記第１の絶縁
膜は、前記第１の電極に接して形成され、前記半導体膜
は、前記第１の絶縁膜に接して形成され、前記第２の絶
縁膜は、前記半導体膜に接して形成され、前記第２の電
極は、前記第２の絶縁膜に接して形成され、前記第１の
電極と前記第２の電極は、前記チャネル形成領域を間に
挟んで重なり合い、前記第１の形状のＴＦＴの、前記第
１の電極と前記第２の電極とは接続され、前記第２の形
状のＴＦＴの、前記第１の電極には、一定の電圧が印加
されていることを特徴とする表示装置が提供される。
【００９１】本発明によって、ディスプレイと、前記デ
ィスプレイに映像信号を出力する信号制御回路とを有
し、前記ディスプレイは、複数の画素と、前記複数の画
素を駆動する駆動回路とを有する表示装置において、前
記駆動回路と、前記信号制御回路とは、第１の形状のＴ
ＦＴを用いて形成され、前記複数の画素は、第１の形状
のＴＦＴと、第２の形状のＴＦＴとを用いて形成され、
前記第１の形状のＴＦＴ及び第２の形状のＴＦＴは、第
１の電極と、第１の絶縁膜と、半導体膜と、第２の絶縁
膜と、第２の電極とを有し、前記半導体膜は、チャネル
形成領域を有し、前記第１の絶縁膜は、前記第１の電極
に接して形成され、前記半導体膜は、前記第１の絶縁膜
に接して形成され、前記第２の絶縁膜は、前記半導体膜
に接して形成され、前記第２の電極は、前記第２の絶縁
膜に接して形成され、前記第１の電極と前記第２の電極
は、前記チャネル形成領域を間に挟んで重なり合い、前
記第１の形状のＴＦＴの、前記第１の電極と前記第２の
電極とは接続され、前記第２の形状のＴＦＴの、前記第
１の電極には、一定の電圧が印加されていることを特徴
とする表示装置が提供される。
【００９２】本発明によって、ディスプレイと、前記デ
ィスプレイに出力する映像信号を記憶するメモリとを有
し、前記ディスプレイは、複数の画素と、前記複数の画
素を駆動する駆動回路とを有する表示装置において、前
記駆動回路と、前記メモリとは、第１の形状のＴＦＴを
用いて形成され、前記複数の画素は、第１の形状のＴＦ
Ｔと、第２の形状のＴＦＴとを用いて形成され、前記第
１の形状のＴＦＴ及び第２の形状のＴＦＴは、第１の電
極と、第１の絶縁膜と、半導体膜と、第２の絶縁膜と、
第２の電極とを有し、前記半導体膜は、チャネル形成領
域を有し、前記第１の絶縁膜は、前記第１の電極に接し
て形成され、前記半導体膜は、前記第１の絶縁膜に接し
て形成され、前記第２の絶縁膜は、前記半導体膜に接し
て形成され、前記第２の電極は、前記第２の絶縁膜に接
して形成され、前記第１の電極と前記第２の電極は、前
記チャネル形成領域を間に挟んで重なり合い、前記第１
の形状のＴＦＴの、前記第１の電極と前記第２の電極と
は接続され、前記第２の形状のＴＦＴの、前記第１の電
極には、一定の電圧が印加されていることを特徴とする
表示装置が提供される。
【００９３】前記半導体膜は、前記チャネル形成領域を
間に挟んで形成された不純物領域を有していることを特
徴とする表示装置であってもよい。
【００９４】本発明によって、画素を有する表示装置に
おいて、前記画素は、ＴＦＴを有し、前記ＴＦＴは、第
１の電極と、第１の絶縁膜と、半導体膜と、第２の絶縁
膜と、第２の電極と、第３の電極とを有し、前記第１の
絶縁膜は、前記第１の電極に接して形成され、前記半導
体膜は、前記第１の絶縁膜に接して形成され、前記第２
の絶縁膜は、前記半導体膜に接して形成され、前記第２
の電極及び第３の電極は、前記第２の絶縁膜に接して形
成され、前記半導体膜は、第１のチャネル形成領域と第
２のチャネル形成領域と、前記第１のチャネル形成領域
と前記第２のチャネル形成領域に挟まれる不純物領域を
有し、前記第２の電極と前記第３の電極とは、前記半導
体膜の外側において接続され、前記第１の電極と前記第
２の電極は、前記第１のチャネル領域を間に挟んで重な
り合い、前記第１の電極と前記第３の電極は、前記第２
のチャネル領域を間に挟んで重なり合い、前記第１の電
極には、一定の電圧が印加され、前記不純物領域と、前
記第１の電極とは、前記第１の絶縁膜を間に挟んで重な
っていることを特徴とする表示装置が提供される。
【００９５】前記第２の形状のＴＦＴがｎチャネル型Ｔ
ＦＴのとき、前記一定の電圧とは、前記ｎチャネル型Ｔ
ＦＴの閾値の電圧よりも低いことを特徴とする表示装置
であってもよい。
【００９６】前記第２の形状のＴＦＴがｐチャネル型Ｔ
ＦＴのとき、前記一定の電圧とは、前記ｎチャネル型Ｔ
ＦＴの閾値の電圧よりも高いことを特徴とする表示装置
であってもよい。
【００９７】前記表示装置を用いることを特徴とするビ
デオカメラ、ＤＶＤ再生装置、テレビ受像機、ヘッドマ
ウントディスプレイ、携帯情報端末、パーソナルコンピ
ュータであってもよい。
【００９８】
【発明の実施の形態】本発明の実施の形態について説明
する。
【００９９】画素部が形成された基板と同じ基板上に形
成する場合、メモリ及びコントロール回路は、ＴＦＴを
用いて形成する必要がある。ここで、ｐ−ＴＦＴはａ−
ＴＦＴより電気的特性がよいといっても、単結晶シリコ
ン基板上に形成されるＭＯＳトランジスタの特性には劣
るといった問題がある。たとえば、電界効果移動度は、
単結晶シリコンを用いたＭＯＳトランジスタの１／２以
下である。また、ｐ−ＴＦＴでは、結晶粒界の欠陥に起
因してオフ電流が高くなってしまう。
【０１００】ＴＦＴのオフ電流を低減する構成として、
低濃度ドレイン（ＬＤＤ：Light Doped Drain）構造が
知られている。この構造は、チャネル形成領域と、高濃
度に不純物を添加して形成するソース領域或いはドレイ
ン領域との間に、低濃度に不純物とドープした領域（Ｌ
ＤＤ領域）を設けた構造である。また、ホットキャリア
によるオン電流の劣化を防ぐ構成として、ＬＤＤ領域の
一部がゲート電極と重なった構造（以下、Gate-drain O
verlapped LDD:GOLDと呼ぶ）が知られている。
【０１０１】上記構造を採用し、回路を構成するＴＦＴ
を、その動作に応じて作り分ける。それによって、信頼
性の高い動作を行う表示装置が提供される。しかし、こ
の際、ＴＦＴを作製するプロセスが複雑になり、工程に
おいて用いるフォトマスクの枚数が多くなってしまうと
いった問題点がある。
【０１０２】そこで、表示装置を構成する各回路を同一
基板上に形成する際、画素部、駆動回路、メモリ及びコ
ントロール回路それぞれの駆動条件に最適な構造のＴＦ
Ｔを、その作製プロセスに用いるフォトマスクの枚数を
抑えて、作製した表示装置について以下に説明する。
【０１０３】本発明の表示装置が有するＴＦＴは、半導
体膜と、第１の電極と、半導体膜と第１の電極の間に挟
まれた第１の絶縁膜とを有しており、さらに、第２の電
極と、半導体膜と第２の電極の間に挟まれた第２の絶縁
膜とを有している。そして、第１の電極と第２の電極
は、半導体膜が有するチャネル形成領域を間に挟んで重
なっている。
【０１０４】そして、本発明では、オン電流の増加より
もオフ電流の低減が重要視されるＴＦＴ、例えば表示装
置の画素部にスイッチング素子として形成されたスイッ
チング用ＴＦＴの場合、第１の電極に常に一定の電圧
（コモン電圧）を印加する。なお、この一定の電圧は、
ｎチャネル型ＴＦＴの場合は閾値よりも小さく、ｐチャ
ネル型ＴＦＴの場合は閾値よりも大きくする。
【０１０５】第１の電極にコモン電圧を印加すること
で、電極が１つの場合に比べて閾値のばらつきを抑える
ことができ、なおかつオフ電流を抑えることができる。
【０１０６】また、本発明では、オフ電流の低減よりも
オン電流の増加が重要視されるＴＦＴ、例えば表示装置
のメモリ部分を構成するＴＦＴや、各駆動回路やコント
ロール回路のバッファ等が有するＴＦＴの場合、第１の
電極と第２の電極に同じ電圧を印加する。
【０１０７】第１の電極と第２の電極に同じ電圧を印加
することで、実質的に半導体膜の膜厚を薄くしたのと同
じように空乏層が早く広がるので、サブスレッショルド
係数（Ｓ値）を小さくすることができ、さらに電界効果
移動度を向上させることができる。したがって、電極が
１つの場合に比べてオン電流を大きくすることができ
る。よって、この構造のＴＦＴを駆動回路に使用するこ
とにより、駆動電圧を低下させることができる。また、
オン電流を大きくすることができるので、ＴＦＴのサイ
ズ（特にチャネル幅）を小さくすることができる。その
ため集積密度を向上させることができる。
【０１０８】図１５を用いて、本発明のＴＦＴの回路図
について説明する。ここでは代表的に、ｐチャネル型Ｔ
ＦＴのみ示す。ｎチャネル型ＴＦＴの場合は、矢印の方
向が、ｐチャネル型ＴＦＴの場合と逆になる。図１５
（Ａ）は、電極３０１が１つのみの一般的なＴＦＴの回
路図である。図１５（Ｂ）は、半導体膜を間に挟んだ２
つの電極（第１の電極３０２ａと第２の電極３０２ｂ）
を有し、なおかつ一方の電極に一定の電圧（ここではグ
ラウンドの電圧）が印加されている、本発明のＴＦＴ
（第２の形状のＴＦＴ）の回路図である。図１５（Ｃ）
は、半導体膜を間に挟んだ２つの電極（第１の電極３０
４ａと第２の電極３０４ｂ）を有し、なおかつ２つの電
極が互いに電気的に接続されている、本発明のＴＦＴ
（第１の形状のＴＦＴ）の回路図である。以下、本発明
の説明において、図１５に示した回路図を用いる。
【０１０９】本発明の表示装置では、ディスプレイを構
成する画素部を図１５（Ｂ）で示した構成のＴＦＴによ
って形成し、各駆動回路、メモリ、メモリコントローラ
及びディスプレイコントローラを図１５（Ｃ）に示した
構成のＴＦＴによって形成する。
【０１１０】これらの構成のＴＦＴを実際に作製した例
について図１６を参照して説明する。
【０１１１】図１６（Ａ）において絶縁表面を有する基
板１０上に第１の電極１１が形成されている。第１の電
極１１は導電性を有する物質で形成されていれば良い。
代表的には、アルミニウム（Ａｌ）、タングステン
（Ｗ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、チタ
ン（Ｔｉ）から選ばれた一種または複数種からなる合金
又は化合物で形成することができる。また何層かの導電
性の膜を積層したものを、第１の電極として用いても良
い。第１の電極１１は、１５０〜４００nmの厚さを有し
ている。
【０１１２】この第１の電極１１を覆って、第１の絶縁
膜１２を形成する。なお本実施の形態では、２層の絶縁
膜（第１の絶縁膜Ａ １２ａ、第１の絶縁膜Ｂ １２
ｂ）を積層したものを、第１の絶縁膜１２として用いて
いる。図１６では、第１の絶縁膜Ａ １２ａとして、酸
化窒化シリコン膜又は窒化シリコン膜で１０〜５０nmの
厚さで形成する。第１の絶縁膜Ｂ １２ｂは酸化窒化シ
リコン膜又は酸化シリコン膜を用い、０．５〜１μmの
厚さで形成する。酸化窒化シリコン膜を用いる場合には
プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏの混合ガス
から作製され、膜中に窒素が２０〜４０原子％含まれる
膜を適用する。この酸化窒化シリコン膜、窒化シリコン
膜等の窒素含有の絶縁膜を用いることにより、基板１０
側からアルカリ金属などの不純物の拡散を防止すること
が出来る。
【０１１３】第１の絶縁膜１２の表面は、先に形成した
第１の電極１１に起因する凹凸を有していることがあ
る。この凹凸は表面を研磨することにより平坦化する。
平坦化の手法としては化学的機械研磨（Chemical-Mecha
nical Polishing：以下、ＣＭＰと表記する）が挙げら
れる。第１の絶縁膜１２に対するＣＭＰの研磨剤（スラ
リー）には、例えば、塩化シリコンガスを熱分解して得
られるフュームドシリカ粒子をＫＯＨ添加水溶液に分散
したものを用いると良い。ＣＭＰにより第１の絶縁膜を
０．１〜０．５μm程度除去して、表面を平坦化する。
なお、第１の絶縁膜の表面は必ずしも研磨する必要はな
い。前記平坦化された第１の絶縁膜は、表面における凹
凸の高低差が５ｎｍ以下であることが好ましく、より望
ましくは、１ｎｍ以下であるのが良い。平坦性が向上し
たことによって、後に形成されるゲート絶縁膜として用
いる第１の絶縁膜を薄くすることが可能となり、ＴＦＴ
の移動度を向上させることができる。また、平坦性が向
上したことによって、ＴＦＴを作製した場合、オフ電流
を低減することができる。
【０１１４】表面が平坦化された第１の絶縁膜１２上に
半導体膜１３が形成されている。半導体膜１３は、チャ
ネル形成領域１８と、チャネル形成領域１８を挟んでい
る不純物領域１９とを有している。そして、半導体膜１
３上には第２の絶縁膜１４が形成され、さらに第２の絶
縁膜１４を間に挟んで、半導体膜１３上に第２の電極１
５が形成されている。
【０１１５】第１の電極１１と第２の電極１５とは、チ
ャネル形成領域１８を間に挟んで、互いに重なり合って
いる。
【０１１６】その他、第３の絶縁膜１６、配線１７は必
要に応じて設ける。
【０１１７】第１の電極１１と第２の電極１５とは、電
気的に接続されていても良いし、どちらか一方の電極に
コモン電圧を印加していても良い。
【０１１８】図１６（Ａ）において、第１の電極１１と
第２の電極１５とが直接接続されている場合の、Ａ−
Ａ’の断面図を図１６（Ｂ）に示す。
【０１１９】図１６（Ｂ）に示すように、第１の電極１
１と第２の電極１５は半導体膜１３の外側で、第１の絶
縁膜１２及び第２の絶縁膜１４に形成されたコンタクト
ホール２１において接続されている。
【０１２０】図１６（Ａ）において第１の電極１１と第
２の電極１５とが、配線１７と同じ導電膜から形成され
た配線２４によって接続されている場合の、Ａ−Ａ’の
断面図を図１６（Ｃ）に示す。
【０１２１】図１６（Ｃ）に示すように、第１の電極１
１と配線２４とが、第１の絶縁膜１２、第２の絶縁膜１
４及び第３の絶縁膜１６に形成されたコンタクトホール
２３において接続されている。また、第２の電極１５と
配線２４とが、第３の絶縁膜１６に形成されたコンタク
トホール２２において接続されている。
【０１２２】なお、第１の電極１１と第２の電極１５の
電気的な接続の仕方は、図１６（Ｂ）、図１６（Ｃ）に
示した構成に限定されない。
【０１２３】ＣＭＰにより除去する膜厚は、第１の絶縁
膜１２の厚さやその誘電率及び第２の絶縁膜１４の厚さ
を考慮して決める。ここに残存する膜は、実質的にゲー
ト絶縁膜として機能する。従って、第１の絶縁膜を複数
の絶縁膜を積層して形成している場合、第１の電極１１
上において最上層の絶縁膜のみ研磨するようにしても良
いし、下層の絶縁膜が露出するように研磨しても良い。
【０１２４】例えば、第１の絶縁膜Ａ １２ａ及び第１
の絶縁膜Ｂ １２ｂが酸化窒化シリコン膜で形成され誘
電率が７．５であり、第２の絶縁膜１４が酸化シリコン
膜で形成する場合は誘電率が３．９となり両者に差異が
生じる。その場合、ＣＭＰ後の仕上がり寸法は、第１の
絶縁膜１２の膜厚を１５０nmとし、第２の絶縁膜１４の
膜厚を１１０nmとすると良い。
【０１２５】第１の電極にコモン電圧を印加すること
で、電極が１つの場合に比べて閾値のばらつきを抑える
ことができ、なおかつオフ電流を抑えることができる。
【０１２６】ＴＦＴは半導体膜とゲート絶縁膜とゲート
電極との配置により、トップゲート型（プレーナー型）
とボトムゲート型（逆スタガ型）などに分類される。い
ずれにしても、サブスレッショルド係数を小さくするに
は半導体膜の膜厚を薄くする必要がある。非晶質半導体
膜を結晶化した半導体膜を適用する場合、その半導体膜
が薄くなると共に結晶性が悪くなり、純粋に膜厚を薄く
した効果を得ることができない。しかし、第１の電極と
第２の電極を電気的に接続し、図１６において示すよう
に半導体膜の上下に該２つの電極を重ねることにより、
実質的に半導体膜の厚さを薄くしたのと同様、電圧の印
加と共に早く空乏化し、電界効果移動度を大きくし、サ
ブスレッショルド係数を小さくして、オン電流を大きく
することができる。
【０１２７】なお、第１の電極１１と第２の電極１５と
が電気的に接続されている場合、第１の絶縁膜１２と第
２の絶縁膜１４の誘電率が近ければ近いほど、電界効果
移動度を大きくし、サブスレッショルド係数を小さくし
て、オン電流を大きくすることができる。
【０１２８】また、第１の電極１１とチャネル形成領域
とが重なっている部分において、第１の絶縁膜１２膜の
厚さが均一であるときのその膜厚と、第２の電極１５と
チャネル形成領域とが重なっている部分において、第２
の絶縁膜１４の厚さが均一であるときのその膜厚は、近
ければ近いほど、電界効果移動度を大きくし、やサブス
レッショルド係数を小さくして、オン電流を大きくする
ことができる。第１の電極１１と重なる部分における第
１の絶縁膜の膜厚をｄ１、第２の電極１５と重なる部分
における第２の絶縁膜の膜厚をｄ２とすると、｜ｄ１−
ｄ２｜／ｄ１≦０．１であり、なおかつ、｜ｄ１−ｄ２
｜／ｄ２≦０．１を満たすのが望ましい。より好ましく
は、｜ｄ１−ｄ２｜／ｄ１≦０．０５であり、なおか
つ、｜ｄ１−ｄ２｜／ｄ２≦０．０５を満たすのが良
い。
【０１２９】最も好ましいのは、第１の電極１１と第２
の電極１５とが電気的に接続されていない状態で、第１
の電極１１にグラウンドの電圧を印加したときの閾値
と、第２の電極１５にグラウンドの電圧を印加したとき
の閾値とがほぼ同じになるようにしたうえで、第１の電
極１１と第２の電極１５とを電気的に接続することであ
る。そうすることで、電界効果移動度を大きくし、サブ
スレッショルド係数をより小さくして、オン電流をより
大きくすることができる。
【０１３０】この様な構成とすることによって、半導体
膜の上下にチャネル（デュアルチャネル）を形成でき、
ＴＦＴの特性を向上させることができる。
【０１３１】また、第１の電極１１と同時に各種信号線
や電源線を形成することができる。また、ＣＭＰによる
平坦化処理と組み合わせると、その上層に形成する半導
体膜などに何ら影響を与えることはない。また、多層配
線により配線の高密度化を実現できる。
【０１３２】メモリをディスプレイ基板上に作製する場
合において、ＴＦＴで作製した例を図１の回路図で示
す。図１において、メモリは、フリップフロップ回路を
用いたＳＲＡＭ（Static RAM）を用いて構成した例を示
す。
【０１３３】図１（Ａ）において、メモリ４００は、そ
れぞれ１ビットづつの信号を記憶可能な記憶素子４０１
が、ｓ行ｔ列のマトリクス状に配置されたセル４０２
（以下、記憶セルと表記する）に１つずつ配置された構
造を有する。記憶セル４０２は、スイッチング素子とし
て書き込み用ＴＦＴ４０３及び読み出し用ＴＦＴ４０４
を有する。
【０１３４】書き込み用ＴＦＴ４０３の第１の電極及び
第２の電極は、接続されている。また、これらの電極
は、書き込み用選択線ＷＧ１〜ＷＧｓのうちの１本に接
続されている。書き込み用ＴＦＴ４０３のソース領域も
しくはドレイン領域の一方は、書き込み用信号線ＷＳ１
〜ＷＳｔのうちの１本に接続され、もう一方は、記憶素
子４０１の入力端子４０５に接続されている。読み出し
用ＴＦＴ４０４の第１の電極と第２の電極とは接続され
ている。これらの電極は、読み出し用選択線ＲＧ１〜Ｒ
Ｇｓのうちの１本に接続されている。読み出し用ＴＦＴ
４０４のソース領域もしくはドレイン領域は、一方は、
記憶素子４０１の出力端子４０６に接続され、もう一方
は、読み出し用信号線ＲＳ１〜ＲＳｔのうちの１本に接
続されている。
【０１３５】図１（Ｂ）に、記憶素子４０１の詳細な構
造を示す。記憶素子４０１は、第１のインバータ４０７
と第２のインバータ４０８とによって構成される。第１
のインバータ４０７は、ｎチャネル型ＴＦＴ４０９とｐ
チャネル型ＴＦＴ４１０によって構成されている。第２
のインバータ４０８は、ｎチャネル型ＴＦＴ４１１とｐ
チャネル型ＴＦＴ４１２によって構成されている。
【０１３６】第１のインバータ４０７において、ｎチャ
ネル型ＴＦＴ４０９の第１の電極と第２の電極とは、接
続されている。また、ｐチャネル型ＴＦＴ４１０の第１
の電極と第２の電極とは接続されている。ｎチャネル型
ＴＦＴ４０９のゲート電極（第１の電極及び第２の電
極）とｐチャネル型ＴＦＴ４１０のゲート電極（第１の
電極及び第２の電極）は接続され、第１のインバータ４
０７の入力端子４１３となる。一方、ｐチャネル型ＴＦ
Ｔ４１０のソース領域は、第１の電圧Ｖｄｄが入力さ
れ、ドレイン領域は、ｎチャネル型ＴＦＴ４０９のドレ
イン領域と接続されている。ｎチャネル型ＴＦＴ４０９
のソース領域は、第２の電圧Ｖｓｓが入力されている。
また、ｎチャネル型ＴＦＴ４０９とｐチャネル型ＴＦＴ
４１０それぞれのドレイン領域は、第１のインバータ４
０７の出力端子４１４となる。
【０１３７】同様に、第２のインバータ４０８におい
て、ｎチャネル型ＴＦＴ４１１の第１の電極と第２の電
極とは、接続されている。また、ｐチャネル型ＴＦＴ４
１２の第１の電極と第２の電極とは接続されている。ｎ
チャネル型ＴＦＴ４１１のゲート電極（第１の電極及び
第２の電極）とｐチャネル型ＴＦＴ４１２のゲート電極
（第１の電極及び第２の電極）は接続され、第２のイン
バータ４０８の入力端子４１５となる。一方、ｐチャネ
ル型ＴＦＴ４１２のソース領域は、第１の電圧Ｖｄｄが
入力され、ドレイン領域は、ｎチャネル型ＴＦＴ４１１
のドレイン領域と接続されている。ｎチャネル型ＴＦＴ
４１１のソース領域は、第２の電圧Ｖｓｓが入力されて
いる。また、ｎチャネル型ＴＦＴ４１１とｐチャネル型
ＴＦＴ４１２それぞれのドレイン領域は、第２のインバ
ータ４０８の出力端子４１６となる。
【０１３８】ここで、第１の電圧Ｖｄｄは、第２の電圧
Ｖｓｓより大きいとする。
【０１３９】第１のインバータの入力端子４１３と第２
のインバータの出力端子４１６は、接続され、記憶素子
の入力端子４０５となっている。また、第１のインバー
タの出力端子４１４と第２のインバータの入力端子４１
５は、接続され、記憶素子の出力端子４０６となってい
る。
【０１４０】メモリコントローラによって、書き込み用
選択線ＷＧ１〜ＷＧｓのうちの１本が選択され、書き込
み用信号線ＷＳ１〜ＷＳｔより信号が入力されて、指定
された行及び列（従来例において、（ｘ、ｙ）と表記）
の記憶セル４０２において、書き込み用ＴＦＴ４０３が
オンとなって、記憶素子４０１に信号が書き込まれる。
同様に、または、読み出し用選択線ＲＧ１〜ＲＧｓのう
ちの１本が選択され、読み出し用信号線ＲＳ１〜ＲＳｔ
より信号が入力されて、指定された行及び列（従来例に
おいて、（ｘ、ｙ）と表記）の記憶セル４０２におい
て、読み出し用ＴＦＴ４０４がオンとなって、記憶素子
から信号が読み出される。
【０１４１】上記構成のメモリは、前述した手法によっ
てこれらを構成するＴＦＴを作製し、ディスプレイ基板
上に形成することができる。
【０１４２】なお、メモリコントローラやディスプレイ
コントローラ等のコントロール回路についても、同様に
形成することができる。メモリコントローラ及びディス
プレイコントローラを構成するＴＦＴの構造としては、
これらの回路の駆動電圧と小さくするために、オン電流
が大きい特徴を有する、第１の電極と第２の電極が接続
された構造のＴＦＴを用いるのが望ましい。
【０１４３】ここで、メモリの構成として、上記構成の
ＳＲＡＭを用いた例を示したが、本発明の表示装置の有
するメモリは、この構成に限定されない。公知の構成の
記憶素子を用いて実施することが可能である。
【０１４４】なお、本発明の表示装置が有するディスプ
レイコントローラ、メモリコントローラ、ソース信号線
駆動回路及びゲート信号線駆動回路については、公知の
構成の回路を自由に用いることができる。
【０１４５】こうして、画素部、各駆動回路、メモリ及
びコントロール回路を同一基板上に形成した表示装置が
提供される。
【０１４６】ここで、本発明の表示装置のディスプレイ
が有する画素部の構成としては、従来例において、図２
１（Ｂ）で示した構成の画素を用いることができる。ま
た、それ以外の公知の構成の画素も、自由に用いること
ができる。
【０１４７】また、本発明は、発光素子として、ＯＬＥ
Ｄ素子を用いた表示装置だけでなく、画素毎に液晶素子
を配置し、この液晶素子の透過率を制御することによっ
て画像の表示をおこなう液晶表示装置についても適用が
可能である。
【０１４８】
【実施例】以下に、本発明の実施例について説明する。
【０１４９】（実施例１）本発明の表示装置の作製工程
について説明する。ここでは、同一基板上に画素部のＴ
ＦＴ（スイッチング用ＴＦＴと、駆動用ＴＦＴを代表で
示す）と、各駆動回路（ソース信号線駆動回路及びゲー
ト信号線駆動回路）のＴＦＴ（ｎチャネル型ＴＦＴ及び
ｐチャネル型ＴＦＴを代表で示す）及びメモリを構成す
るＴＦＴ（書き込み用ＴＦＴと、第１のインバータを構
成するｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを代表
で示す）を同時に作製する方法について詳細に説明す
る。
【０１５０】なお、本実施例では、画素部を構成するＴ
ＦＴは、全て第１電極にコモン電圧が印加されており、
各駆動回路及びメモリを構成するＴＦＴは第１電極と第
２電極とが接続されている例を示している。本実施例に
おいて用いる図２〜図６は、その作製工程を説明する断
面図である。
【０１５１】図２（Ａ）において、基板１０１は絶縁表
面を有し、後の工程の処理温度に耐えうるものであれ
ば、どのような材料の基板でも用いることが可能であ
る。代表的には、ガラス基板、石英基板、セラミック基
板などを用いることができる。また、シリコン基板、金
属基板またはステンレス基板の表面に絶縁膜を形成した
ものを用いても良い。また、本実施例の処理温度に耐え
うる耐熱性を有するプラスチック基板を用いてもよい。
【０１５２】この基板１０１の絶縁表面上に第１の配線
１０２、第２の配線１０３、第３の配線１０４と第１の
電極１０５〜１１１を形成する。第１〜第３の配線及び
第１の電極はＡｌ、Ｗ、Ｍｏ、Ｔｉ、Ｔａから選ばれた
一種又は複数種からなる導電性の材料で形成する。本実
施例ではＷを用いたが、ＴａＮの上にＷを積層したもの
を第１〜第３の配線及び第１の電極として用いても良
い。
【０１５３】ここで、第１の電極１１０、１１１は、コ
モン配線の一部である。
【０１５４】第１の配線１０２、第２の配線１０３、第
３の配線１０４と第１の電極１０５〜１１１を形成した
後、第１の絶縁膜１１２を形成する。本実施例では、第
１の絶縁膜１１２は、２つの絶縁膜（第１の絶縁膜Ａ
１１２ａ、第１の絶縁膜Ｂ１１２ｂ）を積層することで
形成されている。第１の絶縁膜Ａ １１２ａは酸窒化シ
リコン膜を用い、１０〜５０nmの厚さで形成する。第１
の絶縁膜Ｂ １１２ｂは酸化シリコン膜又は酸窒化シリ
コン膜を用い、０．５〜１μmの厚さで形成する。
【０１５５】第１の絶縁膜１１２の表面は、先に形成し
た第１〜第３の配線及び第１の電極に起因する凹凸を有
している。好ましくは、この凹凸を平坦化することが望
ましい。平坦化の手法としてはＣＭＰを用いる。第１の
絶縁膜１１２に対するＣＭＰの研磨剤（スラリー）に
は、例えば、塩化シリコンガスを熱分解して得られるフ
ュームドシリカ粒子をＫＯＨ添加水溶液に分散したもの
を用いると良い。ＣＭＰにより第１の絶縁膜１１２を
０．１〜０．５μm程度除去して、表面を平坦化する。
【０１５６】こうして、図２（Ｂ）に示すように平坦化
された第１の絶縁膜１１３が形成され、その上に半導体
層を形成する。半導体層１１４は結晶構造を有する半導
体で形成する。これは、第１の絶縁膜１１３上に形成し
た非晶質半導体層を結晶化して得る。非晶質半導体層は
堆積した後、加熱処理やレーザー光の照射により結晶化
させる。非晶質半導体層の材料に限定はないが、好まし
くはシリコン又はシリコンゲルマニウム（ＳｉxＧ
ｅ1-x；０＜ｘ＜１、代表的には、ｘ＝０．００１〜
０．０５）合金などで形成する。
【０１５７】その後、半導体層１１４をエッチングによ
り島状に分割し、図２（Ｃ）に示すように半導体膜１１
５〜１２１を形成する。
【０１５８】第１の電極１０５は半導体膜１１５と第１
の絶縁膜１１３を間に介して重なっている。第１の電極
１０６は半導体膜１１６と第１の絶縁膜１１３を間に介
して重なっている。第１の電極１０７は半導体膜１１７
と第１の絶縁膜１１３を間に介して重なっている。第１
の電極１０８は半導体膜１１８と第１の絶縁膜１１３を
間に介して重なっている。第１の電極１０９は半導体膜
１１９と第１の絶縁膜１１３を間に介して重なってい
る。第１の電極１１０は半導体膜１２０と第１の絶縁膜
１１３を間に介して重なっている。また、第１の電極１
１１は半導体膜１２１と第１の絶縁膜１１３を間に介し
て重なっている。
【０１５９】次いで、図３（Ａ）に示すように、半導体
膜１１５〜１２１を覆う第２の絶縁膜１２２を形成す
る。第２の絶縁膜１２２は、プラズマＣＶＤ法やスパッ
タ法でシリコンを含む絶縁物で形成する。その厚さは４
０〜１５０nmとする。
【０１６０】第２の絶縁膜１２２上には第２の電極や第
２の配線を形成するために導電膜を形成する。本発明に
おいて第２の電極は２層又はそれ以上の導電膜を積層し
て形成する。第２の絶縁膜１２２上に形成する第１の導
電膜１２３はモリブデン、タングステンなどの高融点金
属の窒化物で形成し、その上に形成する第２の導電膜１
２４は高融点金属又はアルミニウムや銅などの低抵抗金
属、或いはポリシリコンなどで形成する。具体的には、
第１の導電膜としてＷ、Ｍｏ、Ｔａ、Ｔｉから選ばれ一
種又は複数種の窒化物を選択し、第２の導電膜として
Ｗ、Ｍｏ、Ｔａ、Ｔｉ、Ａｌ、Ｃｕから選ばれ一種又は
複数種の合金、或いはｎ型多結晶シリコンを用いる。例
えば、第１の導電膜１２３をＴａＮで形成し、第２の導
電膜１２４をＷで形成しても良い。また第２の電極や第
２の配線を３層の導電膜で形成する場合、１層目をＭ
ｏ、２層目をＡｌ、３層目をＴｉＮとしても良い。また
１層目をＷ、２層目をＡｌ、３層目をＴｉＮとしても良
い。配線を多層にすることで、配線自体の厚さが増すの
で配線抵抗を抑えることができる。
【０１６１】この第１の導電膜１２３及び第２の導電膜
１２４を、マスク１２５を用いてエッチングし、第２の
配線及び第２の電極を形成する。
【０１６２】図３（Ｂ）に示すように、第１のエッチン
グ処理により、端部にテーパーを有する第１形状の電極
１２６〜１３２を形成する（第１の導電膜１２６ａ〜１
３２ａと第２の導電膜１２６ｂ〜１３２ｂで成る）。第
２の絶縁膜１３３は、第１の形状の電極１２６〜１３２
で覆われない部分において、表面が２０〜５０nm程度エ
ッチングされ薄くなった状態になっている。
【０１６３】第１のドーピング処理は、イオン注入法ま
たは質量分離をしないでイオンを注入するイオンドープ
法により行う。ドーピングは第１形状の電極１２１〜１
２５をマスクとして用い、半導体膜１１５〜１２１に第
１濃度の一導電型不純物領域１３４〜１４０を形成す
る。第１濃度は１×１０20〜１．５×１０21/cm3とす
る。
【０１６４】次に、レジストからなるマスクを除去せず
に図４（Ａ）に示すように第２のエッチング処理を行
う。このエッチング処理では、第２の導電膜を異方性エ
ッチングして第２の形状の電極１４１〜１４７を形成す
る（第１の導電膜１４１ａ〜１４７ａと第２の導電膜１
４１ｂ〜１４７ｂで成る）。第２の形状の電極１４１〜
１４７はこのエッチング処理により幅を縮小させ、その
端部が第１濃度の一導電型不純物領域１３４〜１４０
（第２の不純物領域）の内側に位置するように形成す
る。次の工程で示すように、この後退幅によりＬＤＤの
長さを決める。第２の形状の電極１４１〜１４７は第２
の電極として機能する。
【０１６５】第２形状の電極１４６は、ゲート配線の一
部である。第２の形状の電極１４１と、第１の電極１０
５は、半導体膜１１５と第１の絶縁膜１１３を間に介し
て重なっている。第２の形状の電極１４２と、第１の電
極１０６は、半導体膜１１６と第１の絶縁膜１１３を間
に介して重なっている。第２の形状の電極１４３と、第
１の電極１０７は、半導体膜１１７と第１の絶縁膜１１
３を間に介して重なっている。第２の形状の電極１４４
と、第１の電極１０８は、半導体膜１１８と第１の絶縁
膜１１３を間に介して重なっている。第２の形状の電極
１４５と、第１の電極１０９は、半導体膜１１９と第１
の絶縁膜１１３を間に介して重なっている。第２の形状
の電極１４６と、第１の電極１１０は、半導体膜１２０
と第１の絶縁膜１１３を間に介して重なっている。ま
た、第２の形状の電極１４７と、第１の電極１１１は、
半導体膜１２１と第１の絶縁膜１１３を間に介して重な
っている。
【０１６６】そして、この状態で一導電型の不純物を第
２のドーピング処理を行い一導電型の不純物を半導体膜
１１５〜１２１に添加する。このドーピング処理で形成
される第２濃度の一導電型不純物領域（第１の不純物領
域１４８〜１５４は、第２形状の電極１４１〜１４７を
構成する第１の導電膜１４１ａ〜１４７ａと一部が重な
るように自己整合的に形成される。イオンドープ法で添
加される不純物は、第１の導電膜１４１ａ〜１４７ａを
通過させて添加するため、半導体膜に達するイオンの数
は減少し、必然的に低濃度となる。その濃度は１×１０
17〜１×１０19/cm3となる。
【０１６７】次いで、図４（Ｂ）で示すように、レジス
トからなるマスク１５５〜１５７を形成し第３のドーピ
ング処理を行う。この第３のドーピング処理により、半
導体膜１１７、１１９、１２１に第３濃度の一導電型と
は反対の導電型の不純物領域１５８〜１６０を形成す
る。第３濃度の一導電型とは反対の導電型の不純物領域
は第２形状の電極１４３、１４５、１４７と重なる領域
に形成されるものであり、１．５×１０20〜５×１０21
/cm3の濃度範囲で当該不純物元素が添加される。
【０１６８】以上までの工程でそれぞれの半導体膜に価
電子制御を目的とした不純物を添加した領域が形成され
る。第１の電極１０５〜１１１と、第２の形状の電極１
４１〜１４７は半導体膜と交差する位置においてゲート
電極として機能する。
【０１６９】その後、それぞれの半導体膜に添加された
不純物元素を活性化処理する工程を行う。この活性化は
ガス加熱型の瞬間熱アニール法を用いて行う。加熱処理
の温度は窒素雰囲気中で４００〜７００℃、代表的には
４５０〜５００℃で行う。この他に、ＹＡＧレーザーの
第２高調波（５３２nm）を用いたレーザーアニール法を
適用することもできる。レーザー光の照射により活性化
を行うには、ＹＡＧレーザーの第２高調波（５３２nm）
を用いこの光を半導体膜に照射する。勿論、レーザー光
に限らずランプ光源を用いるＲＴＡ法でも同様であり、
基板の両面又は片面からランプ光源の輻射により半導体
膜を加熱する。
【０１７０】その後、図５（Ａ）に示すように、プラズ
マＣＶＤ法で窒化シリコンから成るパッシベーション膜
１６１を５０〜１００nmの厚さに形成し、クリーンオー
ブンを用いて４１０℃の熱処理を行い、窒化シリコン膜
から放出される水素で半導体膜の水素化を行う。
【０１７１】次いで、パッシベーション膜１６１上に有
機絶縁物材料から成る第３の絶縁膜１６２を形成する。
有機絶縁物材料を用いる理由は第３の絶縁膜１６２の表
面を平坦化するためのものである。より完全な平坦面を
得るためには、この表面をＣＭＰ法により平坦化処理す
ることが望ましい。ＣＭＰ法を併用する場合には、第３
の絶縁膜をプラズマＣＶＤ法で形成される酸化シリコン
膜、塗布法で形成されるＳＯＧ(Spin on Glass)やＰＳ
Ｇなどを用いることもできる。なお、パッシベーション
膜１６１は第３の絶縁膜１６２の一部とみなしても良
い。
【０１７２】こうして平坦化された第３の絶縁膜１６２
の表面に酸化インジウム・スズを主成分とする透明導電
膜１６３を６０〜１２０nmの厚さで形成する。この表面
にも微細な凹凸が形成されるため、酸化アルミニウムを
研磨剤として用いたＣＭＰ法により研磨して平坦化して
おくことが望ましい。
【０１７３】その後、透明導電膜１６３をエッチング処
理して画素電極（第３の電極）１６４を形成する。そし
て、第２の絶縁膜１２２、パッシベーション膜１６１、
第３の絶縁膜１６２にコンタクトホールを形成し、配線
１６５〜１７５を形成する。この配線はチタン膜とアル
ミニウム膜を積層して形成する。
【０１７４】配線１６５は、第１の配線１０２と、第２
の形状の電極１４１とに接続されている。また、第１の
配線１０２と第１の電極１０５は電気的に接続されてい
る。配線１６６は、第２の配線１０３と、第２の形状の
電極１４２と不純物領域１３４ｂとに接続されている。
配線１６７は、不純物領域１３５ｂと、不純物領域１５
８ａとに接続されている。配線１６８は、不純物領域１
５８ｂに接続されている。なお、図示しないが、第２の
形状の電極１４２と第２の形状の電極１４３は、電気的
に接続されている。
【０１７５】配線１６９は、第３の配線１０４と、第２
の形状の電極１４４とに接続されている。配線１７０
は、不純物領域１３７ｂと、不純物領域１５９ａとに接
続されている。配線１７１は、不純物領域１５９ｂに接
続されている。
【０１７６】配線１７２は、不純物領域１３９ａに接続
されており、ソース配線として機能する。配線１７３
は、不純物領域１３９ｂに接続されている。配線１７４
は、不純物領域１６０ａに接続されている。配線１７５
は、不純物領域１６０ｂと、画素電極１６４に接続され
ている。配線１７４は、電源供給線として機能する。ま
た、配線１７３及び配線１７４は、保持容量（図示せ
ず）の２つの電極にそれぞれ接続される。
【０１７７】以上までの工程において、一導電型不純物
領域をｎ型、一導電型とは反対の不純物領域をｐ型とす
ると、同一基板上に、書き込み用ＴＦＴとして機能する
ｎチャネル型ＴＦＴ１８３、第１のインバータを構成す
るｎチャネル型ＴＦＴ１８４とｐチャネル型ＴＦＴ１８
５を有するメモリ１８０と、ｎチャネル型ＴＦＴ１８
６、ｐチャネル型ＴＦＴ１８７を有する駆動回路１８１
と、スイッチング素子として機能するｎチャネル型ＴＦ
Ｔ１８８と、駆動用ＴＦＴとして機能するｐチャネル型
ＴＦＴ１８９を有する画素部１８２とが形成される。
【０１７８】メモリ１８０において、書き込み用ＴＦＴ
１８３の一対のゲート電極１４１、１０５はチャネル形
成領域１９５を間に挟んで重なっている。第２濃度の一
導電型の不純物領域１４８はＬＤＤとして、第１濃度の
一導電型の不純物領域１３４はソース又はドレイン領域
として機能する。ｎチャネル型ＴＦＴ１８４の一対のゲ
ート電極１４２、１０６はチャネル形成領域１９６を間
に挟んで重なっている。第２濃度の一導電型の不純物領
域１４９はＬＤＤとして、第１濃度の一導電型の不純物
領域１３５はソース又はドレイン領域として機能する。
ｐチャネル型ＴＦＴ１８５の一対のゲート電極１４３、
１０７はチャネル形成領域１９７を間に挟んで重なって
いる。第３濃度の一導電型とは反対の不純物領域１５８
はソース又はドレイン領域として機能する。
【０１７９】駆動回路１８１において、ｎチャネル型Ｔ
ＦＴ１８６の一対のゲート電極１４４、１０８はチャネ
ル形成領域１９１を間に挟んで重なっている。第２濃度
の一導電型の不純物領域１５１はＬＤＤとして、第１濃
度の一導電型の不純物領域１３７はソース又はドレイン
領域として機能する。ｐチャネル型ＴＦＴ１８７の一対
のゲート電極１４５、１０９はチャネル形成領域１９２
を間に挟んで重なっている。第３濃度の一導電型とは反
対の不純物領域１５９はソース又はドレイン領域として
機能する。
【０１８０】ＬＤＤのチャネル長方向の長さは０．５〜
２．５μm、好ましくは１．５μmで形成する。このよう
なＬＤＤの構成は、主にホットキャリア効果によるＴＦ
Ｔの劣化を防ぐことを目的としている。これらｎチャネ
ル型ＴＦＴ及びｐチャネル型ＴＦＴによりシフトレジス
タ回路、バッファ回路、レベルシフタ回路、ラッチ回路
などを形成することができる。特に、駆動電圧が高いバ
ッファ回路には、ホットキャリア効果による劣化を防ぐ
目的から、ＬＤＤを有するＴＦＴの構造が適している。
【０１８１】画素部１８２において、スイッチング用Ｔ
ＦＴ１８８の一対のゲート電極１４６、１１０は、チャ
ネル形成領域１９３を間に挟んで重なっている。第２濃
度の一導電型の不純物領域１５３はＬＤＤとして、第１
濃度の一導電型の不純物領域１３９はソース又はドレイ
ン領域として機能する。駆動用ＴＦＴ１８９において一
対のゲート電極１４７、１１１は、チャネル形成領域１
９４を間に挟んで重なっている。第３濃度の一導電型と
は反対の不純物領域１６０はソース又はドレイン領域と
して機能する。
【０１８２】本実施例では、コモン配線に常に一定の電
圧（コモン電圧）を印加することで、第１の電極にコモ
ン電圧を印加する。なお、この一定の電圧は、ｎチャネ
ル型ＴＦＴの場合は閾値よりも小さく、ｐチャネル型Ｔ
ＦＴの場合は閾値よりも大きくする。第１の電極にコモ
ン電圧を印加することで、電極が１つの場合に比べて閾
値のばらつきを抑えることができ、なおかつオフ電流を
抑えることができる。特に、画素部にスイッチング素子
として形成されたＴＦＴ（スイッチング用ＴＦＴ）は、
オン電流の増加よりもオフ電流の低減が重要視されるの
で、上記構成は有用である
【０１８３】また、本実施例では、駆動回路が有するＴ
ＦＴにおいて、半導体膜を挿んで電気的に接続された一
対のゲート電極を形成することにより、実質的に半導体
膜の厚さが半分となり、ゲート電圧の印加に伴って空乏
化が早く進んで電界効果移動度を増加させ、サブスレッ
ショルド係数を低下させることが可能となる。その結
果、この構造のＴＦＴを駆動回路に使用することによ
り、駆動電圧を低下させることができる。また、電流駆
動能力が向上し、ＴＦＴのサイズ（特にチャネル幅）を
小さくすることができる。そのため集積密度を向上させ
ることができる。
【０１８４】図６（Ａ）に、第３の絶縁膜１６２上に発
光素子を形成した状態を示す。第３の絶縁膜１６２上に
は、ＴＦＴ１８３〜１８９を覆う隔壁層２００が形成さ
れる。有機化合物層や陰極はウエット処理（薬液による
エッチングや水洗などの処理）を行うことができないの
で、画素電極１６４に合わせて、第４の絶縁膜上に感光
性樹脂材料で形成される隔壁層２００を設ける。隔壁層
２００はポリイミド、ポリアミド、ポリイミドアミド、
アクリルなど有機樹脂材料を用いて形成する。この隔壁
層２００は画素電極の端部を覆うように形成する。ま
た、隔壁層２００の端部は４５〜６０度のテーパー角が
付くように形成する。
【０１８５】発光素子２０４は陽極と陰極とその間に形
成された有機化合物層とから成る。有機化合物層は、正
孔移動度が相対的に高い正孔輸送性材料、その逆の電子
輸送性材料、発光性材料などを組み合わせて形成する。
それらは層状に形成しても良いし、混合して形成しても
良い。
【０１８６】画素電極１６４上に、有機化合物層２０１
を形成する。その後、対向電極２０２を形成する。
【０１８７】有機化合物材料は合計しても１００nm程度
の薄膜層として形成される。そのため、陽極として形成
するＩＴＯの表面は平坦性を高めておく必要がある。平
坦性が悪い場合は、最悪、有機化合物層の上に形成する
陰極とショートしてしまう。それを防ぐための他の手段
として、１〜５nmの絶縁膜を形成する方法を採用するこ
ともできる。絶縁膜としては、ポリイミド、ポリイミド
アミド、ポリアミド、アクリルなどを用いることができ
る。対向電極（第４の電極）２０２はＭｇＡｇやＬｉＦ
などのアルカリ金属またはアルカリ土類金属などの材料
を用いて形成することにより陰極とすることができる。
【０１８８】対向電極２０２は、仕事関数の小さいマグ
ネシウム（Ｍｇ）、リチウム（Ｌｉ）若しくはカルシウ
ム（Ｃａ）を含む材料を用いる。好ましくはＭｇＡｇ
（ＭｇとＡｇをＭｇ：Ａｇ＝１０：１で混合した材料）
でなる電極を用いれば良い。他にもＭｇＡｇＡｌ電極、
ＬｉＡｌ電極、また、ＬｉＦＡｌ電極が挙げられる。さ
らにその上層には、窒化シリコンまたは、ＤＬＣ膜で成
る絶縁膜２０３を２〜３０nm、好ましくは５〜１０nmの
厚さで形成する。ＤＬＣ膜はプラズマＣＶＤ法で形成可
能であり、１００℃以下の温度で形成しても、被覆性良
く隔壁層２００の端部を覆って形成することができる。
ＤＬＣ膜の内部応力は、アルゴンを微量に混入させるこ
とで緩和することが可能であり、保護膜として用いるこ
とが可能である。そして、ＤＬＣ膜は酸素をはじめＣ
Ｏ、ＣＯ2、Ｈ2Ｏなどのガスバリア性が高いので、バリ
ア膜として用いる絶縁膜２０３として適している。
【０１８９】なお本実施例では、第１の電極と第２の電
極とを、ソース配線と同時に形成された配線で接続して
いるが、第１の電極と第２の電極とを直接接続するよう
にしても良い。ただし、本実施例のように、第１の電極
と第２の電極とを、ソース配線と同時に形成された配線
で接続する場合、工程数を増やす必要がなく、マスク数
を抑えることができる。
【０１９０】パッケージング等の処理により気密性を高
めたら、基板上に形成された素子又は回路から引き回さ
れた端子と外部信号端子とを接続するためのコネクター
（フレキシブルプリントサーキット：ＦＰＣ）を取り付
けて製品として完成する。
【０１９１】（実施例２）本実施例では、実施例１とは
異なる構成の表示装置を作製した例について説明する。
【０１９２】本実施例の表示装置の画素の断面図を図７
に示す。
【０１９３】５０１はスイッチング用ＴＦＴとして機能
する、ｎチャネル型ＴＦＴであり、５０２は駆動用ＴＦ
Ｔとして機能する、ｐチャネル型ＴＦＴである。スイッ
チング用ＴＦＴ５０１は、半導体膜５５３と、第１の絶
縁膜５０７（５０７ａ及び５０７ｂ）と、第１の電極５
０５と、第２の絶縁膜５１３と、第２の電極５１４とを
有している。そして、半導体膜５５３は、第１濃度の一
導電型不純物領域５０８（５０８ａ及び５０８ｂ）と、
第２濃度の一導電型不純物領域５０９（５０９ａ及び５
０９ｂ）と、チャネル形成領域５１０を有している。
【０１９４】第１の電極５０５とチャネル形成領域５１
０とは、第１の絶縁膜５０７を間に挟んで重なってい
る。また、第２の電極５１４と、チャネル形成領域５１
０とは、第２の絶縁膜５１３を間に挟んで重なってい
る。
【０１９５】ｐチャネル型ＴＦＴ５０２は、半導体膜５
５４と、第１の絶縁膜５０７と、第１の電極５０６と、
第２の絶縁膜５１３と、第２の電極５１５とを有してい
る。そして、半導体膜５５４は、第３濃度の一導電型不
純物領域５１１（５１１ａ及び５１１ｂ）と、チャネル
形成領域５１２を有している。
【０１９６】第１の電極５０６とチャネル形成領域５１
２とは、第１の絶縁膜５０７を間に挟んで重なってい
る。第２の電極５１５とチャネル形成領域５１２とは、
第２の絶縁膜５１３を間に挟んで重なっている。
【０１９７】そして、第１の電極５０６と第２の電極５
１５とは、配線５０４を介して電気的に接続されてい
る。
【０１９８】本実施例では、同じ画素内のＴＦＴでも、
スイッチング素子として用いるスイッチング用ＴＦＴ５
０１（本実施例の場合ｎチャネル型ＴＦＴ）は、第１の
電極５０５にコモン電圧を印加している。第１の電極５
０５にコモン電圧を印加することで、電極が１つの場合
に比べて閾値のばらつきを抑えることができ、なおかつ
オフ電流を抑えることができる。
【０１９９】また、スイッチング素子として用いるＴＦ
Ｔよりも大きな電流を流す駆動用ＴＦＴ５０２（本実施
例の場合ｐチャネル型ＴＦＴ）は、第１の電極と第２の
電極とを電気的に接続している。第１の電極と第２の電
極に同じ電圧を印加することで、実質的に半導体膜の膜
厚を薄くしたのと同じように空乏層が早く広がるので、
サブスレッショルド係数を小さくすることができ、さら
に電界効果移動度を向上させることができる。したがっ
て、電極が１つの場合に比べてオン電流を大きくするこ
とができる。よって、この構造のＴＦＴを用いることに
よって、駆動電圧を低下させることができる。また、オ
ン電流を大きくすることができるので、ＴＦＴのサイズ
（特にチャネル幅）を小さくすることができる。そのた
め集積密度を向上させることができる。
【０２００】本実施例は、実施例１と自由に組み合わせ
て実施することが可能である。
【０２０１】（実施例３）本実施例では、駆動回路のシ
フトレジスタに用いられるフリップフロップ回路を、第
１の電極と第２の電極を電気的に接続したＴＦＴを用い
て形成する例について説明する。
【０２０２】図８に本実施例のフリップフロップ回路の
回路図を示す。なお本発明の表示装置が有するフリップ
フロップ回路は図８に示した構成に限定されない。ま
た、フリップフロップ回路は、駆動回路が有する回路の
ほんの一例として挙げたまでであり、本発明の表示装置
が必ずしもフリップフロップ回路を有している必要はな
い。
【０２０３】図８（Ａ）に示したフリップフロップ回路
は、クロックドインバーター１４０１、１４０２と、イ
ンバーター１４０３を有している。図８（Ａ）に示した
フリップフロップ回路の、各回路素子をより具体的に示
した回路図を、図８（Ｂ）に示す。
【０２０４】本実施例のクロックドインバーター（１４
０１及び１４０２）は、ｐチャネル型ＴＦＴとｎチャネ
ル型ＴＦＴを２つづつ有している。
【０２０５】クロックドインバータ１４０１において、
第１のｐチャネル型ＴＦＴ１４４４のソース領域は第１
の電圧（Ｖｄｄ）が印加され、ドレイン領域は第２のｐ
チャネル型ＴＦＴ１４４５のソース領域に接続されてい
る。第２のｐチャネル型ＴＦＴ１４４５のドレイン領域
は、第２のｎチャネル型ＴＦＴ１４４６のドレイン領域
に接続されている。第２のｎチャネル型ＴＦＴ１４４６
のソース領域は第１のｎチャネル型ＴＦＴ１４４７のド
レイン領域に接続されており、第１のｎチャネル型ＴＦ
Ｔ１４４７のソース領域は第２の電圧（ＶＳＳ）が印加
されている。なお第１の電圧は第２の電圧よりも高い。
【０２０６】第１のｐチャネル型ＴＦＴ１４４４のゲー
ト電極には、クロック信号（ＣＬＫ）が入力されてお
り、第１のｎチャネル型ＴＦＴ１４４７のゲート電極に
はクロック信号（ＣＬＫ）の極性が反転した信号である
反転クロック信号（ＣＬＫＢ）が入力されている。
【０２０７】クロックドインバータは、クロック信号
（ＣＬＫ）及び反転クロック信号（ＣＬＫＢ）に同期し
て、第２のｐチャネル型ＴＦＴ１４０５と第２のｎチャ
ネル型ＴＦＴ１４０６のゲート電極に入力される信号
（ＩＮ）の極性を反転させた出力信号（ＯＵＴ）を出力
する。
【０２０８】クロックドインバータ１４０２も同様に、
第１のｐチャネル型ＴＦＴ１４４８、第２のｐチャネル
型ＴＦＴ１４４９、第１のｎチャネル型ＴＦＴ１４５
１、第２のｎチャネル型ＴＦＴ１４５２を有する。
【０２０９】本実施例では、図８（Ｂ）に示したクロッ
クドインバータが有する全てのＴＦＴは、電気的に接続
された第１の電極と第２の電極を有している。
【０２１０】図９に、図８（Ｂ）に示したクロックドイ
ンバータの上面図を示す。１４０１、１４０２はクロッ
クドインバーター、１４０３はインバーターである。ク
ロック信号（ＣＬＫ）、反転クロック信号（ＣＬＫ
Ｂ）、入力信号（ＩＮ）は、それぞれ配線１４１０、１
４１１、１４１２に入力されている。出力信号（ＯＵ
Ｔ）は配線１４１３から出力されている。また第１の電
圧（Ｖｄｄ）と第２の電圧（Ｖｓｓ）は、それぞれ配線
１４１４、１４１５に印加されている。
【０２１１】図９のＡ−Ａ’における断面図を図１０
（Ａ）に、Ｂ−Ｂ’における断面図を図１０（Ｂ）に示
す。
【０２１２】図１０（Ａ）において、クロックドインバ
ーター１４０２が有する第１のｐチャネル型ＴＦＴ１４
４８と、クロックドインバーター１４０２が有する第２
のｐチャネル型ＴＦＴ１４４９の断面を示す。
【０２１３】第１のｐチャネル型ＴＦＴ１４４８は、第
１の電極１４３０と第２の電極１４３１を有している。
第１の電極１４３０と第２の電極１４３１は、半導体膜
１４３２が有するチャネル形成領域１４３３を間に挟ん
で重なっている。
【０２１４】第２のｐチャネル型ＴＦＴ１４４９は、第
１の電極１４３４と第２の電極１４３５を有している。
第１の電極１４３４と第２の電極１４３５は、半導体膜
１４３２が有するチャネル形成領域１４３６を間に挟ん
で重なっている。
【０２１５】そして、第１のｐチャネル型ＴＦＴ１４４
８の半導体膜１４３２が有するソース領域１４４０は配
線１４１４に接続されている。また、第２のｐチャネル
型ＴＦＴ１４４９の半導体膜１４３２が有するドレイン
領域１４４１は、配線１４１５に接続されている。
【０２１６】第１のｐチャネル型ＴＦＴ１４４８の、第
１の電極１４３０と第２の電極１４３１は、反転クロッ
ク信号（ＣＬＫＢ）が入力されている配線１４１１に接
続されている。よって、第１の電極１４３０と第２の電
極１４３１は電気的に接続されている。また図示しない
が、第１の電極１４３４と第２の電極１４３５も電気的
に接続されている。
【０２１７】なお本実施例では、第１の電極と第２の電
極とを、他の配線によって電気的に接続しているが、第
１の電極と第２の電極とを直接接続しても良い。ただ
し、第１の電極と第２の電極とを、配線によって電気的
に接続する場合、該配線を他の配線と同時に形成するこ
とが可能であるので、マスク数を抑えることができる。
【０２１８】なお、配線１４１０、１４１１、１４１４
及び１４１５を、複数の導電膜を積層して形成すること
ができる。多層配線にして抵抗を下げることで、駆動回
路をより高集積化することができる。
【０２１９】また、本実施例で示したように、各ＴＦＴ
の第１の電極と第２の電極の接続は、各ＴＦＴごとに行
なう必要はなく、回路が有する複数のＴＦＴにおいて、
その第１の電極と第２の電極のいずれか一方が互いに接
続されている場合、いずれか１つのＴＦＴにおいて第１
の電極と第２の電極が接続されていれば良い。
【０２２０】本実施例は、実施例１または実施例２と自
由に組み合わせて実施することが可能である。 （実施例４）本実施例では、半導体膜の作製方法の例に
ついて説明する。
【０２２１】図１１（Ａ）において、５１００は絶縁表
面を有する基板である。図１１（Ａ）において、基板５
１００はガラス基板、石英基板、セラミック基板などを
用いることができる。また、シリコン基板、金属基板ま
たはステンレス基板の表面に絶縁膜を形成したものを用
いても良い。また、本工程の処理温度に耐えうる耐熱性
を有するプラスチック基板を用いてもよい。
【０２２２】まず、図１１（Ａ）に示すように、基板５
１００上に、第１の電極５１０２ａ、５１０２ｂが形成
されている。第１の電極５１０２ａ、５１０２ｂは導電
性を有する物質で形成されていれば良い。代表的には、
アルミニウム（Ａｌ）、タングステン（Ｗ）、モリブデ
ン（Ｍｏ）、タンタル（Ｔａ）、チタン（Ｔｉ）から選
ばれた一種または複数種からなる合金又は化合物で形成
することができる。また何層かの導電性の膜を積層した
ものを、第１の電極として用いても良い。
【０２２３】そして、第１の電極５１０２ａ、５１０２
ｂを覆って、絶縁表面上に第１の絶縁膜５１０１が形成
されている。第１の絶縁膜５１０１は、酸化シリコン
膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯ
xＮy）等で形成する。代表的な一例は第１の絶縁膜５１
０１として、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスと
して成膜される第１酸化窒化シリコン膜を５０〜１００
ｎｍ、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される
第２酸化窒化シリコン膜を１００〜１５０ｎｍの厚さに
積層形成する、２層構造が採用される。また、第１の絶
縁膜５１０１の一層として膜厚１０ｎｍ以下の窒化シリ
コン膜（ＳｉＮ膜）、或いは第２酸化窒化シリコン膜
（ＳｉＮxＯy膜（Ｘ≫Ｙ））を用いることが好ましい。
ゲッタリングの際、ニッケルは酸素濃度の高い領域に移
動しやすい傾向があるため、半導体膜と接する第１の絶
縁膜を窒化シリコン膜とすることは極めて有効である。
また、第１酸化窒化シリコン膜、第２酸化窒化シリコン
膜、窒化シリコン膜とを順次積層した３層構造を用いて
もよい。
【０２２４】次いで、第１の絶縁膜上に非晶質構造を有
する第１の半導体層５１０３を形成する。第１の半導体
層５１０３は、シリコンを主成分とする半導体材料を用
いる。代表的には、非晶質シリコン膜又は非晶質シリコ
ンゲルマニウム膜などが適用され、プラズマＣＶＤ法や
減圧ＣＶＤ法、或いはスパッタ法で１０〜１００nmの厚
さに形成する。後の結晶化で良質な結晶構造を有する半
導体層を得るためには、非晶質構造を有する第１の半導
体層５１０３の膜中に含まれる酸素、窒素などの不純物
濃度を５×１０18/cm3（二次イオン質量分析法（ＳＩＭ
Ｓ）にて測定した原子濃度）以下に低減させておくと良
い。これらの不純物は後の結晶化を妨害する要因とな
り、また、結晶化後においても捕獲中心や再結合中心の
密度を増加させる要因となる。そのために、高純度の材
料ガスを用いることはもとより、反応室内の鏡面処理
（電界研磨処理）やオイルフリーの真空排気系を備えた
超高真空対応のＣＶＤ装置を用いることが望ましい。
【０２２５】次いで、非晶質構造を有する第１の半導体
層５１０３を結晶化させる技術としてここでは特開平８
‐７８３２９号公報記載の技術を用いて結晶化させる。
同公報記載の技術は、非晶質シリコン膜（アモルファス
シリコン膜とも呼ばれる）に対して結晶化を助長する金
属元素を選択的に添加し、加熱処理を行うことで添加領
域を起点として広がる結晶構造を有する半導体層を形成
するものである。まず、非晶質構造を有する第１の半導
体層５１０３の表面に、結晶化を促進する触媒作用のあ
る金属元素（ここでは、ニッケル）を重量換算で１〜１
００ppm含む酢酸ニッケル塩溶液をスピナーで塗布して
ニッケル含有層５１０４を形成する。（図１１（Ｂ））
塗布によるニッケル含有層５１０４の形成方法以外の他
の手段として、スパッタ法、蒸着法、またはプラズマ処
理により、極薄い膜を形成する手段を用いてもよい。ま
た、ここでは、全面に塗布する例を示したが、マスクを
形成して選択的にニッケル含有層を形成してもよい。
【０２２６】次いで、加熱処理を行い、結晶化を行う。
この場合、結晶化は半導体の結晶化を助長する金属元素
が接した半導体層の部分でシリサイドが形成され、それ
を核として結晶化が進行する。こうして、図１１（Ｃ）
に示す結晶構造を有する第１の半導体層５１０５が形成
される。なお、結晶化後での第１の半導体層５１０５に
含まれる酸素濃度は、５×１０18／ｃｍ3以下とするこ
とが望ましい。ここでは、脱水素化のための熱処理（４
５０℃、１時間）の後、結晶化のための熱処理（５５０
℃〜６５０℃で４〜２４時間）を行う。また、強光の照
射により結晶化を行う場合は、赤外光、可視光、または
紫外光のいずれか一またはそれらの組み合わせを用いる
ことが可能であるが、代表的には、ハロゲンランプ、メ
タルハライドランプ、キセノンアークランプ、カーボン
アークランプ、高圧ナトリウムランプ、または高圧水銀
ランプから射出された光を用いる。ランプ光源は、１〜
６０秒、好ましくは３０〜６０秒点灯させ、それを１回
〜１０回繰り返し、半導体層が瞬間的に６００〜１００
０℃程度にまで加熱すればよい。なお、必要であれば、
強光を照射する前に非晶質構造を有する第１の半導体層
５１０５に含有する水素を放出させる熱処理を行っても
よい。また、熱処理と強光の照射とを同時に行って結晶
化を行ってもよい。生産性を考慮すると、結晶化は強光
の照射により結晶化を行うことが望ましい。
【０２２７】このようにして得られる第１の半導体層５
１０５には、金属元素（ここではニッケル）が残存して
いる。それは膜中において一様に分布していないにし
ろ、平均的な濃度とすれば、１×１０19/cm3を越える濃
度で残存している。勿論、このような状態でもＴＦＴを
はじめ各種半導体素子を形成することが可能であるが、
以降に示す方法で当該元素を除去する。
【０２２８】次いで、結晶化率（膜の全体積における結
晶成分の割合）を高め、結晶粒内に残される欠陥を補修
するために、結晶構造を有する第１の半導体層５１０５
に対してレーザー光（第１のレーザー光）を大気または
酸素雰囲気で照射する。レーザー光（第１のレーザー
光）を照射した場合、表面に凹凸が形成されるとともに
薄い酸化膜５１０６が形成される。（図１１（Ｄ））こ
のレーザー光（第１のレーザー光）には波長４００nm以
下のエキシマレーザー光や、ＹＡＧレーザーの第２高調
波、第３高調波を用いる。また、エキシマレーザー光に
代えて紫外光ランプから発する光を用いてもよい。
【０２２９】さらに、オゾン含有水溶液（代表的にはオ
ゾン水）で酸化膜（ケミカルオキサイドと呼ばれる）を
形成して合計１〜１０ｎｍの酸化膜からなるバリア層５
１０７を形成し、このバリア層５１０７上に希ガス元素
を含む第２の半導体層５１０８を形成する（図１１
（Ｅ））。なお、ここでは、結晶構造を有する第１の半
導体層５１０５に対してレーザー光を照射した場合に形
成される酸化膜５１０６もバリア層の一部と見なしてい
る。このバリア層５１０７は、後の工程で第２の半導体
層５１０８のみを選択的に除去する際にエッチングスト
ッパーとして機能する。また、オゾン含有水溶液に代え
て、硫酸、塩酸、硝酸などと過酸化水素水を混合させた
水溶液で処理しても同様にケミカルオキサイドを形成す
ることができる。また、他のバリア層５１０７の形成方
法としては、酸素雰囲気下の紫外線の照射でオゾンを発
生させて前記結晶構造を有する半導体層の表面を酸化し
て形成してもよい。また、他のバリア層５１０７の形成
方法としては、プラズマＣＶＤ法やスパッタ法や蒸着法
などで１〜１０ｎｍ程度の酸化膜を堆積してバリア層と
しても良い。また、他のバリア層５１０７の形成方法と
しては、クリーンオーブンを用い、２００〜３５０℃程
度に加熱して薄い酸化膜を形成しても良い。なお、バリ
ア層５１０７は、上記方法のいずれか一の方法、または
それらの方法を組み合わせて形成されたものであれば特
に限定されないが、後のゲッタリングで第１の半導体層
中のニッケルが第２の半導体層に移動可能な膜質または
膜厚とすることが必要である。
【０２３０】ここでは、希ガス元素を含む第２の半導体
層５１０８をスパッタ法にて形成し、ゲッタリングサイ
トを形成する。（図１１（Ｅ））なお、第１の半導体層
には希ガス元素が添加されないようにスパッタ条件を適
宜調節することが望ましい。希ガス元素としてはヘリウ
ム（Ｈｅ）、ネオン（Ｎｅ）、アルゴン（Ａｒ）、クリ
プトン（Ｋｒ）、キセノン（Ｘｅ）から選ばれた一種ま
たは複数種を用いる。中でも安価なガスであるアルゴン
（Ａｒ）が好ましい。ここでは希ガス元素を含む雰囲気
でシリコンからなるターゲットを用い、第２の半導体層
を形成する。膜中に不活性気体である希ガス元素イオン
を含有させる意味は二つある。一つはダングリングボン
ドを形成し半導体層に歪みを与えることであり、他の一
つは半導体層の格子間に歪みを与えることである。半導
体層の格子間に歪みを与えるにはアルゴン（Ａｒ）、ク
リプトン（Ｋｒ）、キセノン（Ｘｅ）などシリコンより
原子半径の大きな元素を用いた時に顕著に得られる。ま
た、膜中に希ガス元素を含有させることにより、格子歪
だけでなく、不対結合手も形成させてゲッタリング作用
に寄与する。
【０２３１】また、一導電型の不純物元素であるリンを
含むターゲットを用いて第２の半導体層を形成した場
合、希ガス元素によるゲッタリングに加え、リンのクー
ロン力を利用してゲッタリングを行うことができる。
【０２３２】また、ゲッタリングの際、ニッケルは酸素
濃度の高い領域に移動しやすい傾向があるため、第２の
半導体層５１０８に含まれる酸素濃度は、第１の半導体
層に含まれる酸素濃度より高い濃度、例えば５×１０18
／ｃｍ3以上とすることが望ましい。
【０２３３】次いで、加熱処理を行い、第１の半導体層
中における金属元素（ニッケル）の濃度を低減、あるい
は除去するゲッタリングを行う。（図１１（Ｆ））ゲッ
タリングを行う加熱処理としては、強光を照射する処理
または熱処理を行えばよい。このゲッタリングにより、
図１１（Ｆ）中の矢印の方向（即ち、基板側から第２の
半導体層表面に向かう方向）に金属元素が移動し、バリ
ア層５１０７で覆われた第１の半導体層５１０５に含ま
れる金属元素の除去、または金属元素の濃度の低減が行
われる。金属元素がゲッタリングの際に移動する距離
は、少なくとも第１の半導体層の厚さ程度の距離であれ
ばよく、比較的短時間でゲッタリングを完遂することが
できる。ここでは、ニッケルが第１の半導体層５１０５
に偏析しないよう全て第２の半導体層５１０８に移動さ
せ、第１の半導体層５１０５に含まれるニッケルがほと
んど存在しない、即ち膜中のニッケル濃度が１×１０18
／ｃｍ3以下、望ましくは１×１０17／ｃｍ3以下になる
ように十分ゲッタリングする。
【０２３４】また、このゲッタリングの加熱処理の条件
によっては、ゲッタリングと同時に第１の半導体層の結
晶化率を高め、結晶粒内に残される欠陥を補修する、即
ち結晶性の改善を行うことができる。
【０２３５】本明細書において、ゲッタリングとは、被
ゲッタリング領域（ここでは第１の半導体層）にある金
属元素が熱エネルギーにより放出され、拡散によりゲッ
タリングサイトに移動することを指している。従って、
ゲッタリングは処理温度に依存し、より高温であるほど
短時間でゲッタリングが進むことになる。
【０２３６】また、このゲッタリングの加熱処理として
強光を照射する処理を用いる場合は、加熱用のランプ光
源を１〜６０秒、好ましくは３０〜６０秒点灯させ、そ
れを１〜１０回、好ましくは２〜６回繰り返す。ランプ
光源の発光強度は任意なものとするが、瞬間的には６０
０〜１０００℃、好ましくは７００〜７５０℃程度に半
導体層が加熱されるようにする。
【０２３７】また、熱処理で行う場合は、窒素雰囲気中
で４５０〜８００℃、１〜２４時間、例えば５５０℃に
て１４時間の熱処理を行えばよい。また、熱処理に加え
て強光を照射してもよい。
【０２３８】次いで、バリア層５１０７をエッチングス
トッパーとして、５１０６で示した第２の半導体層のみ
を選択的に除去した後、酸化膜からなるバリア層５１０
７を除去する。第２の半導体層のみを選択的にエッチン
グする方法としては、ＣｌＦ 3によるプラズマを用いな
いドライエッチング、或いはヒドラジンや、テトラエチ
ルアンモニウムハイドロオキサイド（化学式 （ＣＨ3）
4ＮＯＨ）を含む水溶液などアルカリ溶液によるウエッ
トエッチングで行うことができる。また、第２の半導体
層を除去した後、バリア層の表面をＴＸＲＦでニッケル
濃度を測定したところ、ニッケルが高濃度で検出される
ため、バリア層は除去することが望ましく、フッ酸を含
むエッチャントにより除去すれば良い。
【０２３９】次いで、結晶構造を有する第１の半導体層
に対してレーザー光（第２のレーザー光）を窒素雰囲気
または真空で照射する。レーザー光（第２のレーザー
光）を照射した場合、第１のレーザー光の照射により形
成された凹凸の高低差（Ｐ―Ｖ値:Peak to Valley、高
さの最大値と最小値の差分）が低減、即ち、平坦化され
る。（図１１（Ｇ））ここで、凹凸のＰ―Ｖ値は、ＡＦ
Ｍ（原子間力顕微鏡）により観察すればよい。具体的に
は、第１のレーザー光の照射により形成された凹凸のＰ
―Ｖ値が１０ｎｍ〜３０ｎｍ程度であった表面は、第２
のレーザー光の照射により表面における凸凹のＰ―Ｖ値
を５ｎｍ以下とすることができ、条件によっては１．５
ｎｍ以下にすることができる。このレーザー光（第２の
レーザー光）には波長４００nm以下のエキシマレーザー
光や、ＹＡＧレーザーの第２高調波、第３高調波を用い
る。また、エキシマレーザー光に代えて紫外光ランプか
ら発する光を用いてもよい。
【０２４０】第２のレーザー光のエネルギー密度は、第
１のレーザー光のエネルギー密度より大きくし、好まし
くは３０〜６０ｍＪ／ｃｍ2大きくする。ただし、第２
のレーザー光のエネルギー密度が第１のレーザー光のエ
ネルギー密度よりも９０ｍＪ／ｃｍ2以上大きいエネル
ギー密度だと、表面の粗さが増大し、さらに結晶性の低
下、或いは微結晶化してしまい、特性が悪化する傾向が
見られる。
【０２４１】なお、第２のレーザー光の照射は、第１の
レーザー光のエネルギー密度よりも高いが、照射前後で
結晶性はほとんど変化しない。また、粒径などの結晶状
態もほとんど変化しない。即ち、この第２のレーザー光
の照射では平坦化のみが行われていると思われる。
【０２４２】結晶構造を有する半導体層が第２のレーザ
ー光の照射により平坦化されたメリットは非常に大き
い。例えば、平坦性が向上したことによって、後に形成
されるゲート絶縁膜として用いる第２の絶縁膜を薄くす
ることが可能となり、ＴＦＴの移動度を向上させること
ができる。また、平坦性が向上したことによって、ＴＦ
Ｔを作製した場合、オフ電流を低減することができる。
【０２４３】また、第２のレーザー光を照射することに
よって、ゲッタリングサイトを形成する際に第１の半導
体層にも添加されてしまった場合、結晶構造を有する半
導体層中の希ガス元素を除去または低減する効果も得ら
れる。
【０２４４】次いで、平坦化された第１の半導体層５１
０９を公知のパターニング技術を用いて所望の形状の半
導体膜を形成する。
【０２４５】本実施例は、実施例１〜実施例３と自由に
組み合わせて実施することが可能である。
【０２４６】（実施例５）本実施例では、本発明の表示
装置が有するＴＦＴの一実施例について、図１４を用い
て説明する。
【０２４７】図１４に本実施例のＴＦＴの断面図を示
す。図１４に示したＴＦＴは、絶縁表面を有する基板３
０００上に、第１の電極３００１と、第１の電極３００
１に接する第１の絶縁膜３００２と、第１の絶縁膜３０
０２に接する半導体膜３００８と、半導体膜３００８に
接する第２の絶縁膜３００６と、第２の絶縁膜に接する
第２の電極３００７を有している。半導体膜３００８
は、チャネル形成領域３００３と、チャネル形成領域３
００３に接する第１の不純物領域３００４と、第１の不
純物領域３００４に接する第２の不純物領域３００５を
有している。
【０２４８】第１の不純物領域３００４に添加されてい
る一導電型の不純物の濃度は、第２の不純物領域３００
５に添加されている一導電型の不純物の濃度よりも低
い。
【０２４９】第１の電極３００１と第２の電極３００７
は、チャネル形成領域３００３を間に挟んで重なり合っ
ている。そして、第１の電極３００１と第２の電極３０
０７には同じ電圧が印加されている。
【０２５０】本実施例のＴＦＴは、第１の電極３００１
のテーパーになっている部分が、第１の不純物領域３０
０４と重なっている。そして第１の電極３００１は、チ
ャネル形成領域３００３と重なっている部分においてほ
ぼ平坦になっている。上記構成により、第１の電極とチ
ャネル形成領域とが、ほぼ一定の間隔をもって重なり合
うことになる。この状態において、第１の電極とチャネ
ル形成領域とが重なっている部分における第１の絶縁膜
の膜厚と、第２の電極とチャネル形成領域とが重なって
いる部分における第２の絶縁膜の膜厚とをほぼ同じにす
ると、Ｓ値をより小さくすることができる。
【０２５１】本実施例は、実施例１〜４と自由に組み合
わせて実施することが可能である。
【０２５２】（実施例６）本実施例では、本発明の表示
装置のソース信号線駆動回路の構成例について説明す
る。
【０２５３】ソース信号線駆動回路の構成例を図２２に
示す。
【０２５４】ソース信号線駆動回路は、シフトレジスタ
と、走査方向切り換え回路、ＬＡＴ（Ａ）及びＬＡＴ
（Ｂ）によって構成されている。なお、図２２では、シ
フトレジスタからの出力の１つに対応する、ＬＡＴ
（Ａ）の一部２６１２とＬＡＴ（Ｂ）の一部２６１８の
みを図示するが、シフトレジスタからの全ての出力に対
して、同様の構成のＬＡＴ（Ａ）及びＬＡＴ（Ｂ）が対
応する。
【０２５５】シフトレジスタ２６０１は、クロックドイ
ンバータ２６０２と２６０３、インバータ２６０４、Ｎ
ＡＮＤ２６０７によって構成されている。シフトレジス
タ２６０１には、ソース信号線駆動回路用スタートパル
スＳ＿ＳＰが入力され、ソース信号線駆動回路用クロッ
クパルスＳ＿ＣＬＫとその極性が反転した信号であるソ
ース信号線駆動回路用反転クロックパルスＳ＿ＣＬＫＢ
によって、クロックドインバータ２６０２及び２６０３
が導通状態、非導通状態と変化することによって、ＮＡ
ＮＤ２６０７から順に、ＬＡＴ（Ａ）にサンプリングパ
ルスを出力する。
【０２５６】また、走査方向切り換え回路は、スイッチ
２６０５及びスイッチ２６０６によって構成され、シフ
トレジスタの操作方向を、図面向かって左右に切り換え
る働きをする。図２２では、左右切り換え信号Ｌ／Ｒが
Ｌｏの信号に対応する場合、シフトレジスタは、図面向
かって左から右に順にサンプリングパルスを出力する。
一方、左右切り換え信号Ｌ／ＲがＨｉの信号に対応する
場合、図面向かって右から左に順にサンプリングパルス
を出力する。
【０２５７】各ステージのＬＡＴ（Ａ）２６１３は、ク
ロックドインバータ２６１４、２６１５と、インバータ
２６１６、２６１７によって構成されている。
【０２５８】ここで、各ステージのＬＡＴ（Ａ）とは、
１本のソース信号線に入力する映像信号を取り込むＬＡ
Ｔ（Ａ）を示すものとする。
【０２５９】ソース信号線駆動回路が形成されたディス
プレイ基板と同一基板上に形成されたメモリより、読み
出されたデジタル映像信号はＶＤは、ｐ分割（ｐは自然
数）されて入力される。つまり、ｐ本のソース信号線へ
の出力に対応する信号が並列に入力される。サンプリン
グパルスが、バッファ２６０８〜２６１１を介して、ｐ
個のステージのＬＡＴ（Ａ）２６１２のクロックドイン
バータ２６１４、２６１５に同時に入力されると、ｐ分
割された入力信号はｐ個のステージのＬＡＴ（Ａ）２６
１２において、それぞれ同時にサンプリングされる。
【０２６０】ここでは、ｖ本のソース信号線に信号電流
を出力するソース信号線駆動回路２６００を例に説明す
るので、１水平期間あたり、ｖ／ｐ個のサンプリングパ
ルスが順にシフトレジスタより出力される。各サンプリ
ングパルスに応じて、ｐ個のステージのＬＡＴ（Ａ）２
６１３は、同時にｐ本のソース信号線への出力に対応す
るデジタル映像信号をサンプリングする。
【０２６１】本明細書中では、このようにソース信号線
駆動回路に入力するデジタル映像信号を、ｐ相の並列信
号に分割し、ｐ個のデジタル映像信号を１つのサンプリ
ングパルスによって同時に取り込む手法を、ｐ分割駆動
と呼ぶことにする。
【０２６２】上記分割駆動を行うことによって、ソース
信号線駆動回路のシフトレジスタのサンプリングにマー
ジンを持たせることができる。こうして表示装置の信頼
性を向上させることができる。
【０２６３】各ステージのＬＡＴ（Ａ）２６１３に１水
平期間の信号がすべて入力されると、ラッチパルスＬＳ
及びその極性が反転した、反転ラッチパルスＬＳＢが入
力されて、各ステージのＬＡＴ（Ａ）２６１３に入力さ
れた信号を各ステージのＬＡＴ（Ｂ）２６１９へ一斉に
出力する。
【０２６４】なお、ここで各ステージのＬＡＴ（Ｂ）と
は、各ステージのＬＡＴ（Ａ）からの信号をそれぞれ入
力する、ＬＡＴ（Ｂ）回路のことを示すとする。
【０２６５】ＬＡＴ（Ｂ）の各ステージ２６１９は、ク
ロックドインバータ２６２０、２６２１及び、インバー
タ２６２２、２６２３によって構成されている。ＬＡＴ
（Ａ）の各ステージ２６１３より出力された信号は、Ｌ
ＡＴ（Ｂ）に保持されると同時に、各ソース信号線Ｓ１
〜Ｓｘに出力される。
【０２６６】なお、ここでは図示しなかったが、レベル
シフタやバッファ等を適宜設けても良い。
【０２６７】シフタレジスタ及びＬＡＴ（Ａ）、ＬＡＴ
（Ｂ）に入力されるスタートパルスＳ＿ＳＰ、クロック
パルスＳ＿ＣＬＫ等は、上記構成のソース信号線駆動回
路が形成された基板と同一基板上に形成されたディスプ
レイコントローラから入力されている。
【０２６８】なお、本発明の表示装置は、本実施例のソ
ース信号線駆動回路の構成に限らず、公知の構成のソー
ス信号線駆動回路を自由に用いることができる。
【０２６９】本実施例は、実施例１〜実施例５と自由に
組み合わせて実施することが可能である。
【０２７０】（実施例７）本実施例では、本発明の表示
装置のゲート信号線駆動回路の構成例について説明す
る。
【０２７１】ゲート信号線駆動回路は、シフトレジス
タ、走査方向切り換え回路等によって構成されている。
なお、ここでは図示しなかったが、レベルシフタやバッ
ファ等を適宜設けても良い。
【０２７２】シフトレジスタには、スタートパルスＧ＿
ＳＰ、クロックパルスＧ＿ＣＬＫ等が入力されて、ゲー
ト信号線選択信号を出力している。
【０２７３】ゲート信号線駆動回路の構成について、図
２３を用いて説明する。
【０２７４】シフトレジスタ３６０１は、クロックドイ
ンバータ３６０２と３６０３、インバータ３６０４、Ｎ
ＡＮＤ３６０７によって構成されている。シフトレジス
タ２６０１には、スタートパルスＧ＿ＳＰが入力され、
クロックパルスＧ＿ＣＬＫとその極性が反転した信号で
ある反転クロックパルスＧ＿ＣＬＫＢによって、クロッ
クドインバータ３６０２及び３６０３が導通状態、非導
通状態と変化することによって、ＮＡＮＤ３６０７から
順に、サンプリングパルスを出力する。
【０２７５】また、走査方向切り換え回路は、スイッチ
３６０５及びスイッチ３６０６によって構成され、シフ
トレジスタの操作方向を、図面向かって左右に切り換え
る働きをする。図２３では、走査方向切り換え信号Ｕ／
ＤがＬｏの信号に対応する場合、シフトレジスタは、図
面向かって左から右に順に、サンプリングパルスを出力
する。一方、走査方向切り換え信号Ｕ／ＤがＨｉの信号
に対応する場合、図面向かって右から左に順にサンプリ
ングパルスを出力する。
【０２７６】シフトレジスタから出力されたサンプリン
グパルスは、ＮＯＲ３６０８に入力され、イネーブル信
号ＥＮＢと演算される。この演算は、サンプリングパル
スのなまりによって、となり合うゲート信号線が同時に
選択される状況を防ぐために行われる。ＮＯＲ３６０８
から出力された信号は、バッファ３６０９、３６１０を
介して、ゲート信号線Ｇ１〜Ｇｙに出力される。
【０２７７】なお、ここでは図示しなかったが、レベル
シフタやバッファ等を適宜設けても良い。
【０２７８】シフタレジスタに入力されるスタートパル
スＧ＿ＳＰ、クロックパルスＧ＿ＣＬＫ等は、ゲート信
号線駆動回路が形成された基板と同じ基板上に形成され
たディスプレイコントローラから入力されている。
【０２７９】なお、本発明の表示装置は、本実施例のゲ
ート信号線駆動回路の構成に限らず、公知の構成のゲー
ト信号線駆動回路を自由に用いることができる。
【０２８０】本実施例は、実施例１〜実施例６と自由に
組み合わせて実施することが可能である。 （実施例８）本実施例では、表示装置の画素が有するス
イッチング用ＴＦＴを作製した例について説明する。
【０２８１】本実施例の表示装置の画素のスイッチング
用ＴＦＴの断面図を図２６に示す。
【０２８２】図２６（Ａ）において、６６０はスイッチ
ング用ＴＦＴとして機能する、ｎチャネル型ＴＦＴであ
る。スイッチング用ＴＦＴ６６０は、半導体膜６０４
と、第１の絶縁膜６０３（６０３ａ及び６０３ｂ）と、
第１の電極６０１、第２の絶縁膜６１４と、第２の電極
６１５とを有するＴＦＴと、半導体膜６０４と、第１の
絶縁膜６０３（６０３ａ及び６０３ｂ）と、第１の電極
６０２、第２の絶縁膜６１４と、第２の電極６１６とを
有するＴＦＴとが直列に接続されたダブルゲート構造の
ＴＦＴである。そして、半導体膜６０４は、第１濃度の
一導電型不純物領域６０５、６０９、６１３と、第２濃
度の一導電型不純物領域６０６、６０８、６１０、６１
２と、チャネル形成領域６０７、６１１を有している。
【０２８３】第１の電極６０１とチャネル形成領域６０
７とは、第１の絶縁膜６０３を間に挟んで重なってい
る。また、第２の電極６１５と、チャネル形成領域６０
７とは、第２の絶縁膜６１４を間に挟んで重なってい
る。第１の電極６０２とチャネル形成領域６１１とは、
第１の絶縁膜６０３を間に挟んで重なっている。また、
第２の電極６１６と、チャネル形成領域６１１とは、第
２の絶縁膜６１４を間に挟んで重なっている。
【０２８４】第１の電極６０１と６０２とは、電気的に
接続されている。
【０２８５】第２の電極６１５と６１６とは、半導体膜
６０４の外側にて電気的に接続されている。
【０２８６】スイッチング用ＴＦＴ６６０（本実施例の
場合ｎチャネル型ＴＦＴ）は、第１の電極６０１、６０
２にコモン電圧を印加している。第１の電極６０１、６
０２にコモン電圧を印加することで、第２の電極のみの
場合に比べて閾値のばらつきを抑えることができ、なお
かつオフ電流を抑えることができる。
【０２８７】ここで、さらにオフ電流を抑えた構造のＴ
ＦＴの構成を図２６（Ｂ）に示す。
【０２８８】図２６（Ａ）における第１の電極６０１及
び６０２の代わりに、図２６（Ｂ）では、第１の電極６
６６を用いている。また、第２の電極６１５と、第３の
電極６１６を有する。
【０２８９】第１の電極６６６とチャネル形成領域６０
７、第１濃度の一導電型不純物領域６０９と、第２濃度
の一導電型不純物領域６０８、６１０及びチャネル形成
領域６１１とは、第１の絶縁膜６０３を間に挟んで重な
っている。また、第２の電極６１５と、チャネル形成領
域６０７とは、第２の絶縁膜６１４を間に挟んで重なっ
ている。また、第３の電極６１６と、チャネル形成領域
６１１とは、第２の絶縁膜６１４を間に挟んで重なって
いる。
【０２９０】ここで、第１の電極６６６と、第１濃度の
一導電型不純物領域６０５及び６１３と第２濃度の一導
電型不純物領域６０６及び６１２とは、第１の絶縁膜６
０３を間に挟んで重ならないようにする。
【０２９１】そして、第２の電極６１５と、第３の電極
６１６とは、半導体膜の外側で、電気的に接続されてい
る。
【０２９２】ここで、第３の電極６１６は、第２の電極
６１５と同時に作製することができる。
【０２９３】スイッチング用ＴＦＴ６７０（本実施例の
場合ｎチャネル型ＴＦＴ）は、第１の電極６６６にコモ
ン電圧を印加している。第１の電極６６６にコモン電圧
を印加することで、第２の電極のみの場合に比べて閾値
のばらつきを抑えることができ、なおかつオフ電流を抑
えることができる。
【０２９４】なお、図２６（Ｃ）に、図２６（Ｂ）で示
した構造のＴＦＴを模式的に示した図である。
【０２９５】ここでは、ｎチャネル型ＴＦＴを例に示し
たが、ｐチャネル型ＴＦＴに応用することができる。
【０２９６】本実施例は、実施例１〜実施例７と自由に
組み合わせて実施することが可能である。
【０２９７】（実施例９）本実施例では、特願２０００
−３５９０３２にあるような、１つの画素に、３つのＴ
ＦＴを配置した構成の画素を、本発明の表示装置に用い
た例について説明する。
【０２９８】図２７（Ｂ）に示すように、1つの画素
に、スイッチング用ＴＦＴ９０１と、駆動用ＴＦＴ９０
２と、リセット用ＴＦＴ９８１の３つのＴＦＴを配置す
る。
【０２９９】スイッチング用ＴＦＴ９０１のゲート電極
は、ゲート信号線Ｇに接続されている。スイッチング用
ＴＦＴ９０１のソース領域もしくはドレイン領域は、一
方は、ソース信号線Ｓに接続されている。もう一方は、
駆動用ＴＦＴ９０２のゲート電極、保持容量９８８の第
１の電極及びリセット用ＴＦＴ９８１のソース領域もし
くはドレイン領域に接続されている。リセット用ＴＦＴ
９８１のソース領域もしくはドレイン領域で、スイッチ
ング用ＴＦＴ９０１と接続されていない側は、電源供給
線Ｖに接続されている。リセット用ＴＦＴ９８１のゲー
ト電極は、リセット用信号線Ｒに接続されている。駆動
用ＴＦＴ９０２のソース領域もしくはドレイン領域は、
一方は、電源供給線Ｖに接続され、もう一方は、発光素
子９８９に接続されている。
【０３００】この構成の画素の駆動動作について説明す
る。
【０３０１】ゲート信号線Ｇが選択され、スイッチング
用ＴＦＴ９０１のゲート電極に信号が入力されて、スイ
ッチング用ＴＦＴ９０１がオンの状態となった画素にお
いて、ソース信号線Ｓから信号が入力される。入力され
た信号により、駆動用ＴＦＴ９０２のゲート電圧が変化
し、駆動用ＴＦＴ９０２を介して、電源供給線Ｖから電
流が供給され、発光素子９８９は発光する。このとき、
駆動用ＴＦＴ９０２のゲート電圧は、保持容量９８８に
保持されている。
【０３０２】ここで、保持容量９８８に保持された電圧
を放電するため、リセット用ＴＦＴ９８１が設けられて
いる。リセット用信号線Ｒに入力された信号によって、
リセット用ＴＦＴ９８１をオンの状態とすることで、保
持容量９８８に保持された電圧を放電することができ
る。
【０３０３】図２７（Ｂ）で示した構成の画素を実際に
作製した例について、図２７（Ａ）にその上面図を示
す。
【０３０４】９０１及び９８１はｎチャネル型ＴＦＴで
あり、９０２はｐチャネル型ＴＦＴである。また、９０
３はソース配線、９０４は電源線、９８２及び９０５は
ゲート配線、９０６及び９８３はコモン配線である。
【０３０５】本実施例では電源線９０４と、ゲート配線
９０５及び９８２とが、同じ導電膜から同時に形成され
ている。言いかえると、電源線９０４と、ゲート配線９
０５とが同じ層に形成されている。そして隣り合う画素
が有するゲート配線９０５どうしは、コモン配線９０６
と同じ層に形成された接続配線９０７を介して接続され
ている。また隣り合う画素が有するゲート配線９８２ど
うしは、コモン配線９８３と同じ層に形成された接続配
線９８４を介して接続されている。
【０３０６】ゲート配線９０５の一部は、ｎチャネル型
ＴＦＴ９０１の第２の電極として機能している。また、
コモン配線９０６の一部は、ｎチャネル型ＴＦＴ９０１
の第１の電極として機能している。またｎチャネル型Ｔ
ＦＴ９０１のソース領域とドレイン領域は、一方はソー
ス配線９０３に、もう一方はソース配線９０３と同じ層
に形成された接続配線９０８を介してｐチャネル型ＴＦ
Ｔ９０２の第１の電極９０９及び第２の電極９１０に接
続されている。
【０３０７】ｐチャネル型ＴＦＴ９０２のソース領域と
ドレイン領域は、一方はソース配線９０３と同じ層に形
成された接続配線９１２を介して電源線９０４に、もう
一方は、ソース配線９０３と同じ層に形成された接続配
線９１３を間に介して、画素電極９１４に接続されてい
る。
【０３０８】ゲート配線９８２の一部は、ｎチャネル型
ＴＦＴ９８１の第２の電極として機能している。また、
コモン配線９８３の一部は、ｎチャネル型ＴＦＴ９８１
の第１の電極として機能している。
【０３０９】本実施例では、ソース配線と電源線を異な
る層に形成したことで、重ね合わせることができ、その
結果開口率を上げることができる。なお、本発明はこの
構成に限定されず、電源線をソース配線よりも上の層で
形成しても良い。また、ソース配線または電源線のいず
れか一方を、コモン配線と同じ層に形成しても良い。
【０３１０】本実施例では、同じ画素内のＴＦＴでも、
スイッチング素子として用いるＴＦＴ（本実施例の場合
ｎチャネル型ＴＦＴ９０１及び９８１）は、第１の電極
にコモン電圧を印加している。第１の電極にコモン電圧
を印加することで、電極が１つの場合に比べて閾値のば
らつきを抑えることができ、なおかつオフ電流を抑える
ことができる。
【０３１１】また、スイッチング素子として用いるＴＦ
Ｔよりも大きな電流を流すＴＦＴ（本実施例の場合ｐチ
ャネル型ＴＦＴ９０２）は、第１の電極と第２の電極と
を電気的に接続している。第１の電極と第２の電極に同
じ電圧を印加することで、実質的に半導体膜の膜厚を薄
くしたのと同じように空乏層が早く広がるので、サブス
レッショルド係数を小さくすることができ、さらに電界
効果移動度を向上させることができる。したがって、電
極が１つの場合に比べてオン電流を大きくすることがで
きる。よって、この構造のＴＦＴを駆動回路に使用する
ことにより、駆動電圧を低下させることができる。ま
た、オン電流を大きくすることができるので、ＴＦＴの
サイズ（特にチャネル幅）を小さくすることができる。
そのため集積密度を向上させることができる。
【０３１２】本実施例は、実施例１〜実施例８と自由に
組み合わせて実施することが可能である。
【０３１３】（実施例１０）本実施例では、発光素子と
してＯＬＥＤ素子を用いた場合の表示装置の封止の方法
について、図２４を用いて説明する。
【０３１４】図２４（Ａ）は、表示装置の上面図であ
り、図２４（Ｂ）は、図２４（Ａ）のＡ−Ａ’における
断面図、図２４（Ｃ）は図２４（Ａ）のＢ−Ｂ’におけ
る断面図である。
【０３１５】基板４００１上に設けられた画素部４００
２と、ソース信号線駆動回路４００３と、第１及び第２
のゲート信号線駆動回路４００４ａ、４００４ｂと、メ
モリ４８００と、メモリコントローラ４８０１とを囲む
ようにして、シール材４００９が設けられている。また
画素部４００２と、ソース信号線駆動回路４００３と、
第１及び第２のゲート信号線駆動回路４００４ａ、４０
０４ｂと、メモリ４８００と、メモリコントローラ４８
０１との上にシーリング材４００８が設けられている。
よって画素部４００２と、ソース信号線駆動回路４００
３と、第１及び第２のゲート信号線駆動回路４００４
ａ、４００４ｂと、メモリ４８００と、メモリコントロ
ーラ４８０１とは、基板４００１とシール材４００９と
シーリング材４００８とによって、充填材４２１０で密
封されている。
【０３１６】また基板４００１上に設けられた画素部４
００２と、ソース信号線駆動回路４００３と、第１及び
第２のゲート信号線駆動回路４００４ａ、４００４ｂ
と、メモリ４８００と、メモリコントローラ４８０１と
は、複数のＴＦＴを有している。図２４（Ｂ）では代表
的に、下地膜４０１０上に形成された、ソース信号線駆
動回路４００３に含まれる駆動ＴＦＴ（但し、ここでは
ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）
４２０１及び画素部４００２に含まれる駆動用ＴＦＴ４
２０２を図示した。
【０３１７】本実施例では、駆動ＴＦＴ４２０１には公
知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャ
ネル型ＴＦＴが用いられ、駆動用ＴＦＴ４２０２には公
知の方法で作製されたｐチャネル型ＴＦＴが用いられ
る。また、画素部４００２には駆動用ＴＦＴ４２０２の
ゲートに接続された保持容量（図示せず）が設けられ
る。
【０３１８】駆動ＴＦＴ４２０１及び駆動用ＴＦＴ４２
０２上には層間絶縁膜（平坦化膜）４３０１が形成さ
れ、その上に駆動用ＴＦＴ４２０２のドレインと電気的
に接続する画素電極（陽極）４２０３が形成される。画
素電極４２０３としては仕事関数の大きい透明導電膜が
用いられる。透明導電膜としては、酸化インジウムと酸
化スズとの化合物、酸化インジウムと酸化亜鉛との化合
物、酸化亜鉛、酸化スズまたは酸化インジウムを用いる
ことができる。また、前記透明導電膜にガリウムを添加
したものを用いても良い。
【０３１９】そして、画素電極４２０３の上には絶縁膜
４３０２が形成され、絶縁膜４３０２は画素電極４２０
３の上に開口部が形成されている。この開口部におい
て、画素電極４２０３の上には有機化合物層４２０４が
形成される。有機化合物層４２０４は公知の有機材料ま
たは無機材料を用いることができる。また、有機材料に
は低分子系（モノマー系）材料と、高分子系（ポリマー
系）材料があるがどちらを用いても良い。
【０３２０】有機化合物層４２０４の形成方法は公知の
蒸着技術もしくは塗布法技術を用いれば良い。また、有
機化合物層の構造は正孔注入層、正孔輸送層、発光層、
電子輸送層または電子注入層を自由に組み合わせて積層
構造または単層構造とすれば良い。
【０３２１】有機化合物層４２０４の上には遮光性を有
する導電膜（代表的にはアルミニウム、銅もしくは銀を
主成分とする導電膜またはそれらと他の導電膜との積層
膜）からなる陰極４２０５が形成される。また、陰極４
２０５と有機化合物層４２０４の界面に存在する水分や
酸素は極力排除しておくことが望ましい。従って、有機
化合物層４２０４を窒素または希ガス雰囲気で形成し、
酸素や水分に触れさせないまま陰極４２０５を形成する
といった工夫が必要である。本実施例ではマルチチャン
バー方式（クラスターツール方式）の成膜装置を用いる
ことで上述のような成膜を可能とする。そして陰極４２
０５は所定の電圧が与えられている。
【０３２２】以上のようにして、画素電極（陽極）４２
０３、有機化合物層４２０４及び陰極４２０５からなる
発光素子４３０３が形成される。そして発光素子４３０
３を覆うように、絶縁膜４３０２上に保護膜４３０３が
形成されている。保護膜４３０３は、発光素子４３０３
に酸素や水分等が入り込むのを防ぐのに効果的である。
【０３２３】４００５ａは電源供給線に接続された引き
回し配線であり、駆動用ＴＦＴ４２０２のソース領域に
電気的に接続されている。引き回し配線４００５ａはシ
ール材４００９と基板４００１との間を通り、異方導電
性フィルム４３００を介してＦＰＣ４００６が有するＦ
ＰＣ用配線４３０１に電気的に接続される。
【０３２４】シーリング材４００８としては、ガラス
材、金属材（代表的にはステンレス材）、セラミックス
材、プラスチック材（プラスチックフィルムも含む）を
用いることができる。プラスチック材としては、ＦＲＰ
（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌ
ａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）
フィルム、マイラーフィルム、ポリエステルフィルムま
たはアクリル樹脂フィルムを用いることができる。ま
た、アルミニウムホイルをＰＶＦフィルムやマイラーフ
ィルムで挟んだ構造のシートを用いることもできる。
【０３２５】但し、発光素子からの光の放射方向がカバ
ー材側に向かう場合にはカバー材は透明でなければなら
ない。その場合には、ガラス板、プラスチック板、ポリ
エステルフィルムまたはアクリルフィルムのような透明
物質を用いる。
【０３２６】また、充填材４１０３としては窒素やアル
ゴンなどの不活性な気体の他に、紫外線硬化樹脂または
熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルク
ロライド）、アクリル、ポリイミド、エポキシ樹脂、シ
リコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥ
ＶＡ（エチレンビニルアセテート）を用いることができ
る。本実施例では充填材として窒素を用いた。
【０３２７】また充填材４１０３を吸湿性物質（好まし
くは酸化バリウム）もしくは酸素を吸着しうる物質にさ
らしておくために、シーリング材４００８の基板４００
１側の面に凹部４００７を設けて吸湿性物質または酸素
を吸着しうる物質４２０７を配置する。そして、吸湿性
物質または酸素を吸着しうる物質４２０７が飛び散らな
いように、凹部カバー材４２０８によって吸湿性物質ま
たは酸素を吸着しうる物質４２０７は凹部４００７に保
持されている。なお凹部カバー材４２０８は目の細かい
メッシュ状になっており、空気や水分は通し、吸湿性物
質または酸素を吸着しうる物質４２０７は通さない構成
になっている。吸湿性物質または酸素を吸着しうる物質
４２０７を設けることで、発光素子４３０３の劣化を抑
制できる。
【０３２８】図２４（Ｃ）に示すように、画素電極４２
０３が形成されると同時に、引き回し配線４００５ａ上
に接するように導電性膜４２０３ａが形成される。
【０３２９】また、異方導電性フィルム４３００は導電
性フィラー４３００ａを有している。基板４００１とＦ
ＰＣ４００６とを熱圧着することで、基板４００１上の
導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線
４３０１とが、導電性フィラー４３００ａによって電気
的に接続される。
【０３３０】本実施例は、実施例１〜実施例９と自由に
組み合わせて実施することが可能である。
【０３３１】（実施例１１）本発明では、液晶表示装置
の画素構造の構成の一例を説明する。
【０３３２】図２８に、画素の上面図を示す。
【０３３３】図２８において、５３１７及び５３８１
は、ゲート配線である。ゲート配線５２８１の一部は、
ｎチャネル型ＴＦＴ５４０４の第２のゲート電極を形成
している。５３８０は、コモン配線である。コモン配線
５３８０は、ｎチャネル型ＴＦＴ５４０４の第１のゲー
ト電極を形成している。５３２３は、ソース配線であ
る。ソース配線５３２３は、ｎチャネル型ＴＦＴ５４０
４のソースもしくはドレイン領域に接続されている。５
３２４は画素電極である。
【０３３４】本実施例では、スイッチング素子として用
いるＴＦＴ（本実施例の場合ｎチャネル型ＴＦＴ５４０
４）は、第１の電極にコモン電圧を印加している。第１
の電極にコモン電圧を印加することで、電極が１つの場
合に比べて閾値のばらつきを抑えることができ、なおか
つオフ電流を抑えることができる。
【０３３５】ここで、スイッチング素子として用いるＴ
ＦＴ（本実施例の場合ｎチャネル型ＴＦＴ５４０４）
は、ダブルゲート型のＴＦＴで構成されている。ダブル
ゲート型のＴＦＴとして、実施例８において、図２６
（Ｂ）で示した構造のＴＦＴを用いている。
【０３３６】本実施例では、液晶素子の画素電極に印加
される電圧を制御するスイッチング素子として、ｎチャ
ネル型ＴＦＴを示したが、ｐチャネル型ＴＦＴでも良
い。
【０３３７】（実施例１２）本実施例では、第１の電極
と第２の電極とを電気的に接続した場合の、ＴＦＴの特
性について説明する。
【０３３８】図１２（Ａ）に、本発明の第１の電極と第
２の電極とを電気的に接続したＴＦＴの断面図を示す。
また比較のため、電極を１つだけ有するＴＦＴの断面図
を図１２（Ｂ）に示す。また、図１２（Ａ）、図１２
（Ｂ）に示したＴＦＴにおける、シミュレーションによ
って求めたゲート電圧とドレイン電流の関係を図１３に
示す。
【０３３９】図１２（Ａ）に示したＴＦＴは、絶縁表面
を有する基板２８００上に、第１の電極２８０１と、第
１の電極２８０１に接する第１の絶縁膜２８０２と、第
１の絶縁膜２８０２に接する半導体膜２８０８と、半導
体膜２８０８に接する第２の絶縁膜２８０６と、第２の
絶縁膜に接する第２の電極２８０７を有している。半導
体膜２８０８は、チャネル形成領域２８０３と、チャネ
ル形成領域２８０３に接する第１の不純物領域２８０４
と、第１の不純物領域２８０４に接する第２の不純物領
域２８０５を有している。
【０３４０】第１の電極２８０１と第２の電極２８０７
は、チャネル形成領域２８０３を間に挟んで重なり合っ
ている。そして、第１の電極２８０１と第２の電極２８
０７には同じ電圧が印加されている。
【０３４１】第１の絶縁膜２８０２及び第２の絶縁膜２
８０６は酸化珪素で形成されている。また第１の電極、
第２の電極はＡｌで形成されている。チャネル長は７μ
m、チャネル幅は４μｍ、第１のゲート電極とチャネル
形成領域が重なっている部分における第１の絶縁膜の厚
さは１１０μm、第２のゲート電極とチャネル形成領域
が重なっている部分における第２の絶縁膜の厚さは１１
０μmである。またチャネル形成領域の厚さは５０ｎｍ
であり、チャネル長方向における第１の不純物領域の長
さは１．５μmである。
【０３４２】そして、チャネル形成領域２８０３には１
×１０17／ｃｍ3のｐ型を付与する不純物がドープされ
ており、第１の不純物領域には３×１０17／ｃｍ3のｎ
型を付与する不純物がドープされており、第２の不純物
領域には５×１０19／ｃｍ3のｎ型を付与する不純物が
ドープされている。
【０３４３】図１２（Ｂ）に示したＴＦＴは、絶縁表面
を有する基板２９００上に、第１の絶縁膜２９０２と、
第１の絶縁膜２９０２に接する第２の絶縁膜２９０６
と、第２の絶縁膜に接する第２の電極２９０７を有して
いる。半導体膜２９０８は、チャネル形成領域２９０３
と、チャネル形成領域２９０３に接する第１の不純物領
域２９０４と、第１の不純物領域２９０４に接する第２
の不純物領域２９０５を有している。
【０３４４】第２の電極２９０７は、チャネル形成領域
２９０３と重なっている。
【０３４５】第１の絶縁膜２９０２及び第２の絶縁膜２
９０６は酸化珪素で形成されている。また第２の電極は
Ａｌで形成されている。チャネル長は７μm、チャネル
幅は４μｍ、第２のゲート電極とチャネル形成領域が重
なっている部分における第２の絶縁膜の厚さは１１０μ
mである。またチャネル形成領域の厚さは５０ｎｍであ
り、チャネル長方向における第１の不純物領域の長さは
１．５μmである。
【０３４６】そして、チャネル形成領域２９０３には１
×１０17／ｃｍ3のｐ型を付与する不純物がドープされ
ており、第１の不純物領域には３×１０17／ｃｍ3のｎ
型を付与する不純物がドープされており、第２の不純物
領域には５×１０19／ｃｍ3のｎ型を付与する不純物が
ドープされている。
【０３４７】図１３は、横軸がゲート電圧を意味してお
り、縦軸がドレイン電流を意味している。図１２（Ａ）
のＴＦＴのゲート電圧に対するドレイン電流の値を実線
で示し、図１２（Ｂ）のＴＦＴのゲート電圧に対するド
レイン電流の値を破線で示した。
【０３４８】図１３から、図１２（Ａ）においてＴＦＴ
の移動度１３９ｃｍ2／Ｖ・ｓ、Ｓ値０．１１８Ｖ／ｄ
ｅｃが得られた。また、図１２（Ｂ）においてＴＦＴの
移動度８６．３ｃｍ2／Ｖ・ｓ、Ｓ値０．１６０Ｖ／ｄ
ｅｃが得られた。このことから、第１の電極と第２の電
極を設け、第２つの電極を電気的に接続した場合、電極
を１つしか設けない場合に比べて移動度が高くなり、Ｓ
値が小さくなる。
【０３４９】（実施例１３）本実施例では、本発明の表
示装置を利用した電子機器について図２５を用いて説明
する。
【０３５０】図２５（Ａ）に本発明の表示装置を用いた
携帯情報端末の模式図を示す。携帯情報端末は、本体２
７０１ａ、操作スイッチ２７０１ｂ、電源スイッチ２７
０１ｃ、アンテナ２７０１ｄ、表示部２７０１ｅ、外部
入力ポート２７０１ｆによって構成されている。本発明
の表示装置は、表示部２７０１ｅに用いることができ
る。
【０３５１】図２５（Ｂ）に本発明の表示装置を用いた
パーソナルコンピュータの模式図を示す。パーソナルコ
ンピュータは、本体２７０２ａ、筐体２７０２ｂ、表示
部２７０２ｃ、操作スイッチ２７０２ｄ、電源スイッチ
２７０２ｅ、外部入力ポート２７０２ｆによって構成さ
れている。本発明の表示装置は、表示部２７０２ｃに用
いることができる。
【０３５２】図２５（Ｃ）に本発明の表示装置を用いた
画像再生装置の模式図を示す。画像再生装置は、本体２
７０３ａ、筐体２７０３ｂ、記録媒体２７０３ｃ、表示
部２７０３ｄ、音声出力部２７０３ｅ、操作スイッチ２
７０３ｆによって構成されている。本発明の表示装置
は、表示部２７０３ｄに用いることができる。
【０３５３】図２５（Ｄ）に本発明の表示装置を用いた
テレビの模式図を示す。テレビは、本体２７０４ａ、筐
体２７０４ｂ、表示部２７０４ｃ、操作スイッチ２７０
４ｄによって構成されている。本発明の表示装置は、表
示部２７０４ｃに用いることができる。
【０３５４】図２５（Ｅ）に本発明の表示装置を用いた
ヘッドマウントディスプレイの模式図を示す。ヘッドマ
ウントディスプレイは、本体２７０５ａ、モニター部２
７０５ｂ、頭部固定バンド２７０５ｃ、表示部２７０５
ｄ、光学系２７０５ｅによって構成されている。本発明
の表示装置は、表示部２７０５ｄに用いることができ
る。
【０３５５】図２５（Ｆ）に本発明の表示装置を用いた
ビデオカメラの模式図を示す。ビデオカメラは、本体２
７０６ａ、筐体２７０６ｂ、接続部２７０６ｃ、受像部
２００６ｄ、接眼部２７０６ｅ、バッテリー２７０６
ｆ、音声入力部２７０６ｇ、表示部２７０６ｈによって
構成されている。本発明の表示装置は、表示部２７０６
ｈに用いることができる。
【０３５６】本発明は、上記応用電子機器に限定され
ず、様々な電子機器に応用することができる。
【０３５７】本実施例は、実施例１〜実施例１１と自由
に組み合わせて実施することが可能である。
【０３５８】
【発明の効果】本発明は、メモリ、メモリコントローラ
及びディスプレイコントローラ等を画素や駆動回路が形
成されたディスプレイ基板と同じ基板上に形成する。こ
れによって、メモリ、メモリコントローラ及びディスプ
レイコントローラと、ディスプレイの駆動回路等との接
続部分の配線容量を大幅に低減することができ、表示装
置の消費電力を抑えることができる。
【０３５９】この際、各回路を構成するＴＦＴの構造
を、その駆動動作に応じて選択し形成することによっ
て、信頼性の高い表示装置が得られる。
【０３６０】
【図面の簡単な説明】
【図１】 本発明の表示装置のメモリの構成を示す回
路図。
【図２】 本発明の表示装置の作製工程を示す図。
【図３】 本発明の表示装置の作製工程を示す図。
【図４】 本発明の表示装置の作製工程を示す図。
【図５】 本発明の表示装置の作製工程を示す図。
【図６】 本発明の表示装置の作製工程を示す図。
【図７】 表示装置の構成を示す断面図。
【図８】 フリップフロップ回路の構成を示す図。
【図９】 フリップフロップ回路の構成を示す上面
図。
【図１０】 フリップフロップ回路の構成を示す断面
図。
【図１１】 本発明の表示装置の半導体層の結晶化工程
を示す図。
【図１２】 シュミレーションに用いたＴＦＴの構成を
示す図。
【図１３】 シュミレーションにより得られたＴＦＴの
特性を示す図。
【図１４】 本発明の表示装置のＴＦＴの構造を示す
図。
【図１５】 一般的なＴＦＴの回路図と、本発明のＴＦ
Ｔの回路図を示す図。
【図１６】 本発明の表示装置のＴＦＴの構造を示す
図。
【図１７】 表示装置の構成を示すブロック図。
【図１８】 表示装置の駆動方法を示すタイミングチャ
ートを示す図。
【図１９】 メモリコントローラの構成を示すブロック
図。
【図２０】 ディスプレイコントローラの構成を示すブ
ロック図。
【図２１】 従来の表示装置の画素部の構成を示す回路
図。
【図２２】 表示装置のソース信号線駆動回路の構成を
示す回路図。
【図２３】 表示装置のゲート信号線駆動回路の構成を
示す回路図。
【図２４】 本発明の表示装置の外観を示す図。
【図２５】 本発明の表示装置を用いた電子機器を示す
図。
【図２６】 本発明の表示装置のスイッチング用ＴＦＴ
の構造を示す図。
【図２７】 本発明の表示装置の画素の構造を示す図。
【図２８】 本発明の表示装置の画素の構造を示す図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６２１ Ｇ０９Ｇ 3/20 ６２１Ｍ ５Ｆ０８３ ６８０ ６８０Ｂ ５Ｆ１１０ ６８０Ｇ ５Ｇ４３５ ６８０Ｔ ６８０Ｖ 3/30 3/30 Ｊ Ｈ０１Ｌ 21/8238 Ｈ０１Ｌ 27/08 ３３１Ｅ 21/8244 27/10 ４６１ 27/08 ３３１ Ｈ０５Ｂ 33/08 27/092 33/14 Ａ 27/10 ４６１ Ｈ０１Ｌ 29/78 ６１２Ｂ 27/11 ６１３Ｂ 29/786 ６１７Ｎ Ｈ０５Ｂ 33/08 27/08 ３２１Ｃ 33/14 27/10 ３８１ Ｆターム(参考） 2H093 NA55 NC16 NC27 NC28 NC34 NC36 ND06 ND39 ND60 NE02 3K007 AB05 AB11 BA06 BB01 BB05 BB07 CA01 CB01 DA01 DB03 EA01 EB00 GA04 5C080 AA07 BB05 DD22 DD26 DD30 JJ02 JJ03 JJ04 JJ05 JJ06 5C094 AA07 AA13 AA22 AA31 AA53 BA03 BA27 CA19 DA09 DA13 DB01 DB04 EA04 EA05 EA07 EA10 EB02 FA01 FA02 FB01 FB02 FB12 FB14 FB15 GA10 GB10 HA08 HA10 5F048 AC04 BA16 BB09 5F083 BS29 JA36 JA39 JA40 PR40 5F110 AA09 BB02 BB04 BB05 DD01 DD02 DD03 DD05 EE01 EE03 EE04 EE09 EE14 EE23 EE28 EE30 FF02 FF03 FF04 FF09 FF28 FF30 FF36 GG01 GG02 HJ04 HJ12 HJ13 HJ23 HL03 HL04 HL11 HM15 NN03 NN23 NN24 NN25 NN27 NN35 NN36 NN72 PP03 PP34 QQ11 QQ19 QQ23 QQ28 5G435 AA16 BB05 CC09 EE37 HH12 HH13 HH14 HH20 KK05 KK09 LL01 LL04 LL06 LL07

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】ディスプレイと、映像信号を前記ディスプ
    レイに出力する信号制御回路とを有する表示装置におい
    て、 前記信号制御回路は、ＴＦＴを用いて、前記ディスプレ
    イと一体形成されることを特徴とする表示装置。
  2. 【請求項２】ディスプレイと、前記ディスプレイに出力
    する映像信号を記憶するメモリとを有する表示装置にお
    いて、 前記メモリは、ＴＦＴを用いて、前記ディスプレイと一
    体形成されることを特徴とする表示装置。
  3. 【請求項３】ディスプレイと、前記ディスプレイに映像
    信号を出力する信号制御回路とを有し、 前記ディスプレイは、複数の画素と、前記複数の画素を
    駆動する駆動回路とを有する表示装置において、 前記駆動回路と、前記信号制御回路とは、ＴＦＴを用い
    て、一体形成されることを特徴とする表示装置。
  4. 【請求項４】ディスプレイと、前記ディスプレイに出力
    する映像信号を記憶するメモリと、前記メモリへの前記
    映像信号の書き込み及び読み出しを制御するメモリコン
    トローラとを有する表示装置において、 前記ディスプレイと、前記メモリ、前記メモリコントロ
    ーラとは、ＴＦＴを用いて、一体形成されることを特徴
    とする表示装置。
  5. 【請求項５】ディスプレイと、前記ディスプレイに出力
    する映像信号を記憶するメモリと、前記メモリへの前記
    映像信号の書き込み及び読み出しを制御するメモリコン
    トローラとを有する表示装置において、 前記ディスプレイと、前記メモリコントローラとは、Ｔ
    ＦＴを用いて、一体形成されることを特徴とする表示装
    置。
  6. 【請求項６】ディスプレイと、ディスプレイコントロー
    ラとを有し、 前記ディスプレイは、複数の画素と、前記複数の画素を
    駆動する駆動回路とを有し、 前記ディスプレイコントローラからの信号を、前記駆動
    回路に入力する表示装置において、 前記駆動回路と、前記ディスプレイコントローラとは、
    ＴＦＴを用いて一体形成されることを特徴とする表示装
    置。
  7. 【請求項７】請求項１乃至請求項６のいずれか一項にお
    いて、 前記ＴＦＴは、第１の電極と、第１の絶縁膜と、半導体
    膜と、第２の絶縁膜と、第２の電極とを有し、 前記半導体膜は、チャネル形成領域を有し、 前記第１の絶縁膜は、前記第１の電極に接して形成さ
    れ、 前記半導体膜は、前記第１の絶縁膜に接して形成され、 前記第２の絶縁膜は、前記半導体膜に接して形成され、 前記第２の電極は、前記第２の絶縁膜に接して形成さ
    れ、 前記第１の電極と前記第２の電極は、前記チャネル形成
    領域を間に挟んで重なり合っていることを特徴とする表
    示装置。
  8. 【請求項８】ディスプレイと、前記ディスプレイに映像
    信号を出力する信号制御回路とを有し、 前記ディスプレイは、複数の画素と、前記複数の画素を
    駆動する駆動回路とを有する表示装置において、 前記駆動回路と、前記信号制御回路とは、第１の形状の
    ＴＦＴを用いて形成され、 前記複数の画素は、第２の形状のＴＦＴを用いて形成さ
    れ、 前記第１の形状のＴＦＴ及び第２の形状のＴＦＴは、第
    １の電極と、第１の絶縁膜と、半導体膜と、第２の絶縁
    膜と、第２の電極とを有し、 前記半導体膜は、チャネル形成領域を有し、 前記第１の絶縁膜は、前記第１の電極に接して形成さ
    れ、 前記半導体膜は、前記第１の絶縁膜に接して形成され、 前記第２の絶縁膜は、前記半導体膜に接して形成され、 前記第２の電極は、前記第２の絶縁膜に接して形成さ
    れ、 前記第１の電極と前記第２の電極は、前記チャネル形成
    領域を間に挟んで重なり合い、 前記第１の形状のＴＦＴの、前記第１の電極と前記第２
    の電極とは接続され、 前記第２の形状のＴＦＴの、前記第１の電極には、一定
    の電圧が印加されていることを特徴とする表示装置。
  9. 【請求項９】ディスプレイと、前記ディスプレイに出力
    する映像信号を記憶するメモリとを有し、 前記ディスプレイは、複数の画素と、前記複数の画素を
    駆動する駆動回路とを有する表示装置において、 前記駆動回路と、前記メモリとは、第１の形状のＴＦＴ
    を用いて形成され、 前記複数の画素は、第２の形状のＴＦＴを用いて形成さ
    れ、 前記第１の形状のＴＦＴ及び第２の形状のＴＦＴは、第
    １の電極と、第１の絶縁膜と、半導体膜と、第２の絶縁
    膜と、第２の電極とを有し、 前記半導体膜は、チャネル形成領域を有し、 前記第１の絶縁膜は、前記第１の電極に接して形成さ
    れ、 前記半導体膜は、前記第１の絶縁膜に接して形成され、 前記第２の絶縁膜は、前記半導体膜に接して形成され、 前記第２の電極は、前記第２の絶縁膜に接して形成さ
    れ、 前記第１の電極と前記第２の電極は、前記チャネル形成
    領域を間に挟んで重なり合い、 前記第１の形状のＴＦＴの、前記第１の電極と前記第２
    の電極とは接続され、 前記第２の形状のＴＦＴの、前記第１の電極には、一定
    の電圧が印加されていることを特徴とする表示装置。
  10. 【請求項１０】ディスプレイと、前記ディスプレイに映
    像信号を出力する信号制御回路とを有し、 前記ディスプレイは、複数の画素と、前記複数の画素を
    駆動する駆動回路とを有する表示装置において、 前記駆動回路と、前記信号制御回路とは、第１の形状の
    ＴＦＴを用いて形成され、 前記複数の画素は、第１の形状のＴＦＴと、第２の形状
    のＴＦＴとを用いて形成され、 前記第１の形状のＴＦＴ及び第２の形状のＴＦＴは、第
    １の電極と、第１の絶縁膜と、半導体膜と、第２の絶縁
    膜と、第２の電極とを有し、 前記半導体膜は、チャネル形成領域を有し、 前記第１の絶縁膜は、前記第１の電極に接して形成さ
    れ、 前記半導体膜は、前記第１の絶縁膜に接して形成され、 前記第２の絶縁膜は、前記半導体膜に接して形成され、 前記第２の電極は、前記第２の絶縁膜に接して形成さ
    れ、 前記第１の電極と前記第２の電極は、前記チャネル形成
    領域を間に挟んで重なり合い、 前記第１の形状のＴＦＴの、前記第１の電極と前記第２
    の電極とは接続され、 前記第２の形状のＴＦＴの、前記第１の電極には、一定
    の電圧が印加されていることを特徴とする表示装置。
  11. 【請求項１１】ディスプレイと、前記ディスプレイに出
    力する映像信号を記憶するメモリとを有し、 前記ディスプレイは、複数の画素と、前記複数の画素を
    駆動する駆動回路とを有する表示装置において、 前記駆動回路と、前記メモリとは、第１の形状のＴＦＴ
    を用いて形成され、 前記複数の画素は、第１の形状のＴＦＴと、第２の形状
    のＴＦＴとを用いて形成され、 前記第１の形状のＴＦＴ及び第２の形状のＴＦＴは、第
    １の電極と、第１の絶縁膜と、半導体膜と、第２の絶縁
    膜と、第２の電極とを有し、 前記半導体膜は、チャネル形成領域を有し、 前記第１の絶縁膜は、前記第１の電極に接して形成さ
    れ、 前記半導体膜は、前記第１の絶縁膜に接して形成され、 前記第２の絶縁膜は、前記半導体膜に接して形成され、 前記第２の電極は、前記第２の絶縁膜に接して形成さ
    れ、 前記第１の電極と前記第２の電極は、前記チャネル形成
    領域を間に挟んで重なり合い、 前記第１の形状のＴＦＴの、前記第１の電極と前記第２
    の電極とは接続され、 前記第２の形状のＴＦＴの、前記第１の電極には、一定
    の電圧が印加されていることを特徴とする表示装置。
  12. 【請求項１２】請求項７乃至請求項１１のいずれか一項
    において、 前記半導体膜は、前記チャネル形成領域を間に挟んで形
    成された不純物領域を有していることを特徴とする表示
    装置。
  13. 【請求項１３】画素を有する表示装置において、 前記画素は、ＴＦＴを有し、 前記ＴＦＴは、第１の電極と、第１の絶縁膜と、半導体
    膜と、第２の絶縁膜と、第２の電極と、第３の電極とを
    有し、 前記第１の絶縁膜は、前記第１の電極に接して形成さ
    れ、 前記半導体膜は、前記第１の絶縁膜に接して形成され、 前記第２の絶縁膜は、前記半導体膜に接して形成され、 前記第２の電極及び第３の電極は、前記第２の絶縁膜に
    接して形成され、 前記半導体膜は、第１のチャネル形成領域と第２のチャ
    ネル形成領域と、前記第１のチャネル形成領域と前記第
    ２のチャネル形成領域に挟まれる不純物領域を有し、 前記第２の電極と前記第３の電極とは、前記半導体膜の
    外側において接続され、 前記第１の電極と前記第２の電極は、前記第１のチャネ
    ル領域を間に挟んで重なり合い、 前記第１の電極と前記第３の電極は、前記第２のチャネ
    ル領域を間に挟んで重なり合い、 前記第１の電極には、一定の電圧が印加され、 前記不純物領域と、前記第１の電極とは、前記第１の絶
    縁膜を間に挟んで重なっていることを特徴とする表示装
    置。
  14. 【請求項１４】請求項８乃至請求項１３のいずれか一項
    において、 前記第２の形状のＴＦＴがｎチャネル型ＴＦＴのとき、
    前記一定の電圧とは、前記ｎチャネル型ＴＦＴの閾値の
    電圧よりも低いことを特徴とする表示装置。
  15. 【請求項１５】請求項８乃至請求項１３のいずれか一項
    において、 前記第２の形状のＴＦＴがｐチャネル型ＴＦＴのとき、
    前記一定の電圧とは、前記ｎチャネル型ＴＦＴの閾値の
    電圧よりも高いことを特徴とする表示装置。
  16. 【請求項１６】請求項１乃至請求項１５のいずれか一項
    において、 前記表示装置を用いることを特徴とするビデオカメラ。
  17. 【請求項１７】請求項１乃至請求項１５のいずれか一項
    において、 前記表示装置を用いることを特徴とするＤＶＤ再生装
    置。
  18. 【請求項１８】請求項１乃至請求項１５のいずれか一項
    において、 前記表示装置を用いることを特徴とするテレビ受像機。
  19. 【請求項１９】請求項１乃至請求項１５のいずれか一項
    において、 前記表示装置を用いることを特徴とするヘッドマウント
    ディスプレイ。
  20. 【請求項２０】請求項１乃至請求項１５のいずれか一項
    において、 前記表示装置を用いることを特徴とする携帯情報端末。
  21. 【請求項２１】請求項１乃至請求項１５のいずれか一項
    において、 前記表示装置を用いることを特徴とするパーソナルコン
    ピュータ。
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