JP2003152191A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法

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Abstract

(57)【要約】 【課題】 半導体装置において、今後のさらなる高精細
化(画素数の増大)及び小型化に伴う各表示画素ピッチの
微細化を進められるように、複数の素子を限られた面積
に形成し、素子が占める面積を縮小して集積することを
課題とする。 【解決手段】 本発明は、絶縁膜１４を間に挟んで異な
る層に複数の半導体層１３、１５を設け、レーザー光で
結晶化した後、各半導体層（結晶構造を有する半導体層
１６、１７）で逆スタガ構造のｎチャネル型ＴＦＴとト
ップゲート構造のｐチャネル型ＴＦＴ３０とをそれぞれ
形成して集積し、ＣＭＯＳ回路規模を小さくする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびエレクトロルミ
ネッセンス表示装置に代表される発光装置、およびその
様な電気光学装置を部品として搭載した電子機器に関す
る。
【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、発光装置、半導体回路および電子
機器は全て半導体装置である。
【０００３】
【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成する技術が注目されてい
る。薄膜トランジスタはＩＣや電気光学装置のような電
子デバイスに広く応用され、特に各種機器の表示装置の
スイッチング素子として開発が急がれている。
【０００４】特に、マトリクス上に配置された表示画素
毎にＴＦＴからなるスイッチング素子を設けたアクティ
ブマトリクス型の液晶表示装置が開発されている。
【０００５】アクティブマトリクス型の液晶表示装置に
おいては、画素部において有効画面領域を広げる開発が
進められている。有効画面領域の面積を大きくするには
画素部に配置されるＴＦＴの占める面積をできるだけ小
さくする必要に迫られている。また、製造コストの低減
を図るために駆動回路を画素部と同一基板上に作り込む
開発も進められている。同一基板上に駆動回路と画素部
を形成した場合、駆動回路をＴＡＢ方式で実装したもの
と比べて、額縁部と呼ばれる画素領域以外の領域が占め
る面積が大きくなる傾向がある。額縁部の面積を小さく
するために、駆動回路を構成する回路規模を小さくする
必要にも迫られている。
【０００６】
【発明が解決しようとする課題】特に、有機発光素子
（ＯＬＥＤ：Organic Light Emitting Device）におい
ては、１つの画素に役割の異なる複数のＴＦＴが必要と
されている。また、液晶表示装置においても、１つの画
素にスイッチング用のＴＦＴとＳＲＡＭなどの記憶素子
とを形成する試みがなされている。また、同一基板上に
画素部と駆動回路とを形成する場合においても、できる
だけ小型化することが望まれている。このように、ある
限られた面積内に複数の素子を形成しようとする場合、
平面に並べて素子を配置する設計、あるいは素子を積み
あげる設計が考えられる。平面に並べて素子を配置する
場合、占める所要面積が必要となるので面積が限られて
いる場合、限界がある。また、素子を積み上げる設計を
する場合、例えば２つのＴＦＴを積み上げる場合、単純
に工程数が２倍もしくはそれ以上となってしまい、工程
の複雑化、コストの増大、スループットの低下、歩留ま
りの低下に結び付いてしまう。
【０００７】また、素子を積み上げる設計をする従来の
技術として、例えば、特開平10-93099号公報、特開平10
-93100号公報があり、半導体基板上にＦＥＴとＴＦＴと
を積み重ねた構造が開示されている。また、特開平11−
40772号公報にはバルクトランジスタ上に絶縁膜を介し
てＴＦＴを重畳させて配置する構造が開示されている。
これらの公報では、いずれも半導体基板を用い、ＦＥＴ
やバルクトランジスタを形成し、その上に単純にＴＦＴ
を形成しているものである。
【０００８】本発明は、液晶表示装置に代表される電気
光学装置、ＯＬＥＤを有する発光装置、ならびに半導体
装置において、今後のさらなる高精細化(画素数の増大)
及び小型化に伴う各表示画素ピッチの微細化を進められ
るように、複数の素子を限られた面積に形成し、素子が
占める面積を縮小して集積することを課題とする。
【０００９】
【課題を解決するための手段】本発明は、それぞれ絶縁
膜を間に挟んで異なる層に設けられた複数の半導体層
（結晶構造を有する半導体膜）が互いに一部重なるよう
に配置し、各半導体層で機能の異なる複数の素子を形成
して集積し、回路規模を小さくすることを特徴としてい
る。なお、前記素子とは、薄膜トランジスタ（ｐチャネ
ル型ＴＦＴ、ｎチャネル型ＴＦＴ）、メモリー素子、薄
膜ダイオード、シリコンのＰＩＮ接合からなる光電変換
素子、またはシリコン抵抗素子である。
【００１０】本明細書で開示する発明の構成１は、絶縁
表面上に、結晶構造を有する半導体膜からなる第１の半
導体層を有する第１の素子と、前記第１の半導体層上に
絶縁膜と、該絶縁膜上に結晶構造を有する半導体膜から
なる第２の半導体層を有する第２の素子とを有し、前記
第１の半導体層と前記第２の半導体層の間には前記絶縁
膜のみを有しており、前記第１の半導体層の一部は、前
記絶縁膜を挟んで前記第２の半導体層の一部と重なって
いることを特徴とする半導体装置である。
【００１１】代表的には、絶縁膜を間に挟んで異なる層
に２層の半導体層（代表的にはポリシリコン膜）を設
け、２層の半導体層のうち、下層の半導体層の下方にゲ
ート電極を設けて逆スタガ型ＴＦＴを設置し、上層の半
導体層の上方にゲート電極を設けてトップゲート型ＴＦ
Ｔを設置する。また、上層の半導体層にｐ型を付与する
不純物元素を添加してもよいし、下層の半導体層にｎ型
を付与する不純物元素を添加してもよく、それぞれｎチ
ャネル型ＴＦＴやｐチャネル型ＴＦＴを形成することが
できる。これらのＴＦＴを組み合わせることによって従
来よりも小さい面積でＣＭＯＳ回路（インバータ回路、
ＮＡＮＤ回路、ＡＮＤ回路、ＮＯＲ回路、ＯＲ回路、シ
フトレジスタ回路、サンプリング回路、Ｄ／Ａコンバー
タ回路、Ａ／Ｄコンバータ回路、ラッチ回路、バッファ
回路など）を構成することができる。ＣＭＯＳ回路と
は、少なくとも一つのｎチャネル型ＴＦＴと一つのｐチ
ャネル型ＴＦＴとを有する回路を指している。加えて、
これらのＣＭＯＳ回路を組み合わせることによってＳＲ
ＡＭやＤＲＡＭなどのメモリ素子やその他の素子を構成
することができる。従って、様々な回路や素子を有する
駆動回路が占める面積を小さくすることができ、額縁部
の面積が小さくなるので全体のサイズがよりコンパクト
になる。
【００１２】本明細書で開示する発明の構成２は、図１
にその代表的な例を示すように、ｎチャネル型ＴＦＴ上
にｐチャネル型ＴＦＴを形成した構成、即ち、絶縁表面
上に設けられたＣＭＯＳ回路を有する半導体装置であっ
て、第１の半導体層を活性層とするｎチャネル型ＴＦＴ
と、前記第１の半導体層上に絶縁膜と、該絶縁膜上に第
２の半導体層を活性層とするｐチャネル型ＴＦＴとが相
補的に接続され、前記第１の半導体層と前記第２の半導
体層の間には前記絶縁膜のみを有しており、前記第２の
半導体層の上方には前記ｐチャネル型ＴＦＴのゲート絶
縁膜及びゲート電極を有し、前記第１の半導体層の下方
には前記ｎチャネル型ＴＦＴのゲート絶縁膜及びゲート
電極を有し、前記第１の半導体層の一部が前記絶縁膜を
挟んで前記第２の半導体層の一部と重なっていることを
特徴とする半導体装置である。
【００１３】また、導電型を付与する不純物元素のドー
ピング処理の際、自己整合的にトップゲート型ＴＦＴの
ゲート電極をマスクとして行えば、マスク数を削減で
き、同一のチャネル長を有するトップゲート型ＴＦＴと
逆スタガ型ＴＦＴとが実現できる。
【００１４】また、本明細書で開示する発明の構成３
は、ｐチャネル型ＴＦＴ上にｎチャネル型ＴＦＴを形成
した構成、即ち、絶縁表面上に設けられたＣＭＯＳ回路
を有する半導体装置であって、第１の半導体層を活性層
とするｐチャネル型ＴＦＴと、前記第１の半導体層上に
絶縁膜と、該絶縁膜上に第２の半導体層を活性層とする
ｎチャネル型ＴＦＴとが相補的に接続され、前記第１の
半導体層と前記第２の半導体層の間には前記絶縁膜のみ
を有しており、前記第２の半導体層の上方には前記ｎチ
ャネル型ＴＦＴのゲート絶縁膜及びゲート電極を有し、
前記第１の半導体層の下方には前記ｐチャネル型ＴＦＴ
のゲート絶縁膜及びゲート電極を有し、前記第１の半導
体層の一部が絶縁膜を挟んで前記第２の半導体層の一部
と重なっていることを特徴とする半導体装置である。
【００１５】また、本発明により、ＯＬＥＤを有する発
光装置において、一つの画素にスイッチング用ＴＦＴと
電流制御用ＴＦＴとを小さい面積で形成することができ
る。従って、有効画面領域の面積を大きくすることがで
き、さらに一つの画素サイズを小さくすることができる
ため、高精細な発光装置を実現することができる。
【００１６】また、本明細書で開示する発明の構成４
は、絶縁表面上に設けられたＯＬＥＤを有する半導体装
置であって、第１の半導体層を活性層とするｎチャネル
型ＴＦＴと、前記第１の半導体層上に絶縁膜と、該絶縁
膜上に第２の半導体層を活性層とするｐチャネル型ＴＦ
Ｔとを有し、前記ｐチャネル型ＴＦＴは、ＯＬＥＤに接
続され、前記第１の半導体層と前記第２の半導体層の間
には前記絶縁膜のみを有しており、前記第２の半導体層
の上方には前記ｐチャネル型ＴＦＴのゲート絶縁膜及び
ゲート電極を有し、前記第１の半導体層の下方には前記
ｎチャネル型ＴＦＴのゲート絶縁膜及びゲート電極を有
し、前記第１の半導体層の一部が絶縁膜を挟んで前記第
２の半導体層の一部と重なっていることを特徴とする半
導体装置である。
【００１７】なお、本明細書では、ＯＬＥＤの陽極と陰
極の間に形成された全ての層を有機発光層と定義する。
有機発光層には具体的に、発光層、正孔注入層、電子注
入層、正孔輸送層、電子輸送層等が含まれる。基本的に
ＯＬＥＤは、陽極／発光層／陰極が順に積層された構造
を有しており、この構造に加えて、陽極／正孔注入層／
発光層／陰極や、陽極／正孔注入層／発光層／電子輸送
層／陰極等の順に積層した構造を有していることもあ
る。
【００１８】ＯＬＥＤは、電場を加えることで発生する
ルミネッセンス（Electroluminescence）が得られる有
機化合物（有機発光材料）を含む層（以下、有機発光層
と記す）と、陽極と、陰極とを有している。有機化合物
におけるルミネッセンスには、一重項励起状態から基底
状態に戻る際の発光（蛍光）と三重項励起状態から基底
状態に戻る際の発光（リン光）とがあるが、本発明の発
光装置は、上述した発光のうちの、いずれか一方の発光
を用いていても良いし、または両方の発光を用いていて
も良い。
【００１９】また、液晶表示装置においても、本発明に
より、一つの画素にスイッチング用ＴＦＴとインバータ
回路からなるメモリ素子（ＳＲＡＭ、ＤＲＡＭなど）と
を小さい面積で形成し、有効画面領域の面積を大きくす
ることができ、さらに一つの画素サイズを小さくするこ
とができるため、高精細な液晶表示装置を実現すること
ができる。
【００２０】また、２層の半導体層両方にｎ型を付与す
る不純物元素を添加することによって、２つのｎチャネ
ル型ＴＦＴ（トップゲート型と逆スタガ型）を形成する
こともできる。
【００２１】また、上記構成１〜４とは異なる構成とし
て、１つの半導体層に１つのゲート電極を設けるのでは
なく、２つの半導体層に１つのゲート電極を設けてもよ
い。その場合、２層の半導体層のうち、下層の半導体層
の下方、或いは、上層の半導体層の上方にゲート電極を
設ける。また、２つの半導体層に１つのゲート電極を設
け、２つの層の半導体層にｎ型或いはｐ型を付与する不
純物元素を添加した場合、２層の半導体層に挟まれた絶
縁膜の厚さによってしきい値電圧が異なる。また、上層
の半導体層にｐ型を付与する不純物元素を添加し、下層
の半導体層にｎ型を付与する不純物元素を添加してもよ
く、それぞれｎチャネル型ＴＦＴやｐチャネル型ＴＦＴ
を形成することができる。共通のゲート電極を備えてい
るため、ゲート電極をマスクとして導電型を付与する不
純物元素のドーピングを行えば、チャネル長を同一とす
ることができる。これらのＴＦＴを組み合わせることに
よって小さい面積でＣＭＯＳ回路を構成することができ
る。
【００２２】本明細書で開示する発明の構成５は、絶縁
表面上に設けられたＣＭＯＳ回路を有する半導体装置で
あって、第１の半導体層を活性層とするｎチャネル型Ｔ
ＦＴと、前記第１の半導体層上に絶縁膜と、該絶縁膜上
に第２の半導体層を活性層とするｐチャネル型ＴＦＴと
が相補的に接続され、前記第１の半導体層と前記第２の
半導体層の間には前記絶縁膜のみを有しており、前記第
２の半導体層の上方にはゲート絶縁膜及びゲート電極を
有し、前記ｎチャネル型ＴＦＴと前記ｐチャネル型ＴＦ
Ｔの前記ゲート電極は同一であり、前記第１の半導体層
の一部が前記絶縁膜を挟んで前記第２の半導体層の一部
と重なっていることを特徴とする半導体装置である。
【００２３】また、上記構成５によって、ＯＬＥＤを有
する発光装置において、一つの画素にスイッチング用Ｔ
ＦＴと電流制御用ＴＦＴとを小さい面積で形成すること
ができる。また、上記構成５によって、液晶表示装置に
おいて、一つの画素にスイッチング用ＴＦＴとインバー
タ回路からなるメモリ素子（ＳＲＡＭ、ＤＲＡＭなど）
とを小さい面積で形成することができる。
【００２４】また、上記構成２乃至５のいずれか一にお
いて、前記第１の半導体層と前記第２の半導体層は、結
晶構造を有する半導体膜である。
【００２５】また、上記構成２乃至５のいずれか一にお
いて、前記第１の半導体層および前記第２の半導体層
は、少なくともチャネル形成領域と、ソース領域と、ド
レイン領域とをそれぞれ有し、前記第１の半導体層の一
部が絶縁膜を挟んで前記第２の半導体層の一部と重なっ
ている領域は少なくともチャネル形成領域であり、ソー
ス領域またはドレイン領域も互いに重なっていることを
特徴としている。
【００２６】なお、本明細書中でチャネル形成領域と呼
んでいる領域は、キャリア（電子・ホール）が流れる部
分（チャネルとも呼ばれる）を含む領域を指しており、
例えば、逆スタガ型ＴＦＴの場合には、ゲート電極の上
方に位置するゲート絶縁膜と半導体膜との界面近傍でチ
ャネルが形成されるが、半導体膜の界面近傍を含み半導
体膜を覆う絶縁膜とゲート絶縁膜に挟まれた領域全体を
チャネル形成領域と呼んでいる。
【００２７】また、上記構成２乃至５のいずれか一にお
いて、前記第１の半導体層におけるチャネル形成領域の
チャネル長と、前記第２の半導体層におけるチャネル形
成領域のチャネル長とが同一であることを特徴としてい
る。
【００２８】なお、特開平５−２５７１６９号公報に
は、液晶表示装置において、逆スタガ型ＴＦＴとスタガ
型ＴＦＴを積み重ねて２つのＴＦＴを作製し、一方をｎ
チャネルとし、もう一方をｐチャネルとする技術が開示
されている。しかし、上記公報は、２つのＴＦＴを形成
しているとは言うものの、ソース及びドレインを共通と
し、２つのＴＦＴが一つのスイッチング素子としてのみ
機能しているものであって、本発明とは大きく異なって
いる。本発明は、異なる機能を有する複数の素子を形成
するものである。加えて、上記公報は、アモルファスシ
リコンであるので、駆動回路のＣＭＯＳ回路を形成する
ことは困難であり、また、ＯＬＥＤに接続するＴＦＴと
しては不向きである。
【００２９】また、上記構成１〜５とは異なる構成とし
て、２つの半導体層に１つのゲート電極を設け、複数の
チャネル形成領域を有するＴＦＴとしてもよい。この場
合、上層の半導体層と下層の半導体層を電気的に接続す
るための接続電極を設ける。共通のゲート電極を備えて
いるため、チャネル長を同一とすることができるが、ゲ
ート電極からの距離がそれぞれ異なるため従来のダブル
ゲート構造とは異なっている。こうすることによって複
数のゲート電極を配置することなく、小さい面積でマル
チゲート構造が実現できる。例えば、液晶表示装置にお
いて、一つの画素に複数のチャネル形成領域を有するス
イッチング用ＴＦＴを小さい面積で形成することができ
る。
【００３０】本明細書で開示する発明の構成６は、図４
にその一例を示すように、絶縁表面上に設けられた複数
のチャネル形成領域を備えたＴＦＴを有する半導体装置
であって、第１の半導体層と、第２の半導体層とを活性
層とするＴＦＴであり、前記第１の半導体層と前記第２
の半導体層とは電極で電気的に接続されており、前記第
１の半導体層と前記第２の半導体層の間には絶縁膜のみ
を有しており、前記第２の半導体層上にＴＦＴのゲート
絶縁膜と、該ゲート絶縁膜上にゲート電極とを有し、前
記第２の半導体層のうち、前記ゲート絶縁膜を間に挟ん
で前記ゲート電極と重なる領域が第２のチャネル形成領
域であり、前記第１の半導体層のうち、前記ゲート絶縁
膜及び前記第２のチャネル形成領域及び前記絶縁膜を間
に挟んで前記ゲート電極と重なる領域が第１のチャネル
形成領域であることを特徴とする半導体装置である。
【００３１】また、上記構成６とし、２つの半導体層に
１つのゲート電極を設け、複数のチャネル形成領域を有
するＴＦＴは、導電型を付与する不純物元素のドーピン
グを自己整合的に共通のゲート電極をマスクとして行え
ば、同一のチャネル長を有するマルチゲート構造が実現
できる。
【００３２】また、上記構成６とし、２つの半導体層に
１つのゲート電極を設け、複数のチャネル形成領域を有
するＴＦＴとした場合、２つの半導体層に挟まれる絶縁
膜を誘電体として容量を形成することも可能である。
【００３３】また、上記構成１乃至６のいずれか一にお
いて、前記第１の半導体層の膜厚は、前記第２の半導体
層と同じ、若しくは前記第２の半導体層の膜厚よりも薄
いことを特徴としている。
【００３４】また、上記構成１乃至６のいずれか一にお
いて、複数の半導体層の間に設けられた絶縁膜の膜厚は
１０ｎｍ〜２μｍの範囲で適宜選択すればよい。特に、
異なる素子を複数形成する場合、該絶縁膜の膜厚を２０
０ｎｍ以上とすれば、各半導体層を活性層とする複数の
各素子を駆動させた時、互いの素子同士での影響がほと
んどないものとすることができる。
【００３５】また、上記構成１〜６を自由に組み合わせ
て同一基板上に複数種の構成を形成してもよい。
【００３６】また、絶縁膜を間に挟んで異なる層に設け
られた複数の半導体層の作製方法も本発明の特徴の一つ
であり、レーザー光の照射処理により複数の半導体層の
結晶化を同時に行う。従って、各半導体層の間には絶縁
膜のみ設けて、全ての半導体層にレーザー光が照射され
るように積層されている。具体的には、レーザー光を上
層の非晶質構造を有する半導体膜に照射して結晶化させ
るとともに、前記レーザー光の一部を上層の非晶質構造
を有する半導体膜に通過させ、さらに絶縁膜を通過さ
せ、下層の非晶質構造を有する半導体膜に照射して結晶
化させ、同時に結晶構造を有する半導体膜からなる複数
の半導体層を形成する。そして、これら複数の半導体層
を有する素子を一つ、若しくは複数作製する。
【００３７】本明細書で開示する作製方法に関する構成
は、絶縁表面上に第１の非晶質構造を有する半導体膜を
形成する第１工程と、該半導体膜上に絶縁膜を形成する
第２工程と、該絶縁膜上に第２の非晶質構造を有する半
導体膜を形成する第３工程と、前記第１の非晶質構造を
有する半導体膜と、前記第２の非晶質構造を有する半導
体膜とに対してレーザー光を照射し、同時に前記第１の
結晶構造を有する半導体膜と、前記第２の結晶構造を有
する半導体膜とを形成する第４工程とを有する半導体装
置の作製方法である。
【００３８】本発明において用いるレーザー光として
は、エキシマレーザ、Ａｒレーザ、Ｋｒレーザ等の気体
レーザーや、ＹＡＧレーザ、ＹＶＯ4レーザ、ＹＬＦレ
ーザ、ＹＡｌＯ3レーザ、ガラスレーザ、ルビーレー
ザ、アレキサンドライドレーザ、Ｔｉ：サファイアレー
ザなどの固体レーザーや、半導体レーザー励起の全固体
赤外レーザから選択すればよく、少なくとも一層の半導
体層を通過する波長域であり、且つ、半導体層に吸収さ
れる波長域である大出力のレーザーが望ましい。図６
（Ａ）に膜厚５５ｎｍのアモルファスシリコン膜に対す
る透過率を示し、図６（Ｂ）にその反射率を示した。ま
た、図７（Ａ）に膜厚５５ｎｍのポリシリコン膜に対す
る透過率を示し、図７（Ｂ）にその反射率を示した。な
お、図６及び図７において、ある波長では、透過率と反
射率と吸収率との和が１である。
【００３９】図６及び図７から、本発明において用いる
レーザー光としては、４００ｎｍ〜８００ｎｍの波長域
を有する光であることが好ましい。
【００４０】また、レーザー発振の形態は、連続発振、
パルス発振のいずれでもよく、照射領域におけるレーザ
ービームの形状も線状または矩形状または楕円状でもよ
い。非晶質構造を有する半導体膜の結晶化に際し、大粒
径に結晶を得るためには、連続発振が可能な固体レーザ
を用い、基本波の第２高調波〜第４高調波を適用するの
が好ましい。固体レーザとしては、Ｃｒ、Ｎｄ、Ｅｒ、
Ｈｏ、Ｃｅ、Ｃｏ、Ｔｉ又はＴｍがドーピングされたＹ
ＡＧ、ＹＶＯ4、ＹＬＦ、ＹＡｌＯ3などの結晶を使った
レーザが適用される。当該レーザの基本波はドーピング
する材料によって異なり、１μｍ前後の基本波を有する
レーザ光が得られる。基本波に対する高調波は、非線形
光学素子を用いることで得ることができる。
【００４１】非晶質構造を有する半導体膜に連続発振す
るレーザービームを照射して結晶化させる場合には、固
液界面が保持され、レーザービームの走査方向に連続的
な結晶成長を行わせることが可能である。
【００４２】連続発振するレーザーで与えられるエネル
ギーは大きいため、１回のレーザー照射処理で２層の半
導体層を結晶化させることができる。また、必要であれ
ば、レーザー照射処理を数回繰り返してもよい。また、
基板に入射したレーザ光は該基板の表面で反射するが、
レーザ光は指向性およびエネルギー密度の高い光である
ため、反射光が不適切な箇所を照射するのを防ぐためダ
ンパーを設置して、前記反射光を吸収させるのが好まし
い。本発明においては、基板の表面の反射光を２層の半
導体層で吸収させることができ、２層以上の半導体層を
設ければレーザー光のほとんどを吸収させることができ
るため、特にダンパーを設置しなくともよい。さらに下
層の半導体層の反射光を上層の半導体層に再度照射して
吸収させることもでき、効率よく半導体層にレーザー光
を照射することもできる。また、２層の半導体層の間、
半導体層と基板との間で反射を繰り返すことで、効率よ
く半導体層にレーザー光を照射することもできる。ま
た、２層の半導体層の下方に反射率の高い金属膜を設け
た場合、２層の半導体層の間、半導体層と金属膜との間
で反射を繰り返すことで、効率よく半導体層にレーザー
光を照射することもできる。本発明は、半導体層を１層
通過したレーザー光を有効に利用するものである。この
ように、大出力のレーザーで効率よく２層の半導体層に
エネルギーを与えることができる。また、大出力のレー
ザーの照射によって基板などに与えるダメージを抑える
ことができる。
【００４３】また、選択的にレーザー光を照射して走査
する場合、２層の半導体層を結晶化させることができる
ため、トータルの照射面積を少なくすることができ、ス
ループットが向上する。
【００４４】また、半導体レーザー励起の全固体赤外レ
ーザを用いる場合、全固体赤外レーザー光の波長（1064
ｎｍ）をグリーン変換光学結晶を使って半分にし、高出
力（１００Ｗ以上）のグリーンレーザー光（波長532ｎ
ｍ）を発生させればよい。
【００４５】また、アモルファスシリコン膜に対する透
過率が低いレーザーを用いた場合、レーザー光のほとん
どが上層の半導体層に吸収されるため、上層の半導体層
と、下層の半導体層との結晶状態は異なるものとなる。
【００４６】上層の半導体層を活性層とするＴＦＴと、
下層の半導体層を活性層とするＴＦＴとで特性が異なっ
ても構わない場合には、上層の半導体層と、下層の半導
体層との結晶状態が異なっていてもよい。例えば、ＣＭ
ＯＳ回路に用いるＴＦＴは、オンオフ比が十分とれ、少
なくともオフ電流値が１×１０-6（Ａ）以下であればよ
い。また、一方のＴＦＴの特性が特に重要である場合
は、第１の非晶質構造を有する半導体膜に吸収されるレ
ーザー光のエネルギーと、第２の非晶質構造を有する半
導体膜に吸収されるレーザー光のエネルギーとを異なら
せてもよい。
【００４７】上層の半導体層を活性層とするＴＦＴと、
下層の半導体層を活性層とするＴＦＴとで特性が同一で
あることが望ましい場合には、ほぼ同一の結晶性を有す
る半導体層を得るために、２層の半導体層の膜厚を変え
てトータルで吸収されるエネルギーを同程度にすること
が好ましい。例えば、２つの半導体層のうち、上層を薄
い膜厚とし、下層を厚い膜厚としてもよい。上層を通過
するレーザーが半分、即ち上層の半導体層に対する吸収
率が５０％である場合、下層の膜厚は、上層の膜厚の約
２倍とすればよい。
【００４８】また、ほぼ同一の結晶性を有する半導体層
を得るために、２層の半導体層の材料を変えてもよい。
【００４９】ただし、非晶質構造を有する半導体膜に吸
収されにくいレーザー光の波長を選択すれば、２つの半
導体層の結晶状態を同一とすることも可能である。例え
ば、ＹＶＯ4レーザーの第２高調波（５３２nm）を用い
た連続発振レーザーであれば、アモルファスシリコン膜
やポリシリコン膜に対する透過率が高いため、ほぼ同一
の結晶性を有する半導体層を得ることができる。また、
レーザー光が照射された２層の半導体層が互いに保温層
となり、冷却期間もほぼ同時となるため、ほぼ同一の結
晶状態を有する半導体層を得ることができる。また、２
層の半導体層が互いに保温層となり、冷却期間が長くな
るため、大粒径化を生じさせることもできる。この場
合、下層の半導体層には、上層の半導体層からの放熱エ
ネルギーと、レーザー光（絶縁膜と上層の半導体層を通
過したレーザー光）からのエネルギーとが両方与えら
れ、上層の半導体層にはレーザー光からのエネルギー
と、下層の半導体層で反射したレーザー光のエネルギー
とが与えられる。
【００５０】また、第１の非晶質構造を有する半導体膜
に吸収されるレーザー光のエネルギーと、第２の非晶質
構造を有する半導体膜に吸収されるレーザー光のエネル
ギーとを同一とするために、上層に与えるエネルギー密
度と下層に与えるエネルギー密度を異ならせてもよい。
上層に照射される照射領域が下層の照射領域よりも大き
な照射領域となるように、レーザー光を集光させ、焦点
位置または絶縁膜の膜厚を調節してエネルギー密度を調
節してもよい。上層を通過するレーザーが半分、即ち透
過率が５０％である場合、下層が照射される面積は、上
層の半分とすればよい。
【００５１】また、ここでは半導体層を２層とした例を
示したが、絶縁膜をそれぞれ間に挟んで異なる層に３
層、またはそれ以上の半導体層を設け、さらなる集積化
を図ってもよい。また、種類の異なる複数のＴＦＴを同
一基板上に形成する場合、ある領域では絶縁膜を挟んで
２層の半導体層を設け、他の領域では１層の半導体層を
設けレーザー光を照射してもよい。具体的には、駆動回
路には２層の半導体層を設け、画素部には１層の半導体
層のみを設けて上記レーザー光を照射し、それぞれＴＦ
Ｔを作製すれば、駆動回路には２層の半導体層とするこ
とで占有面積が縮小されたＣＭＯＳ回路が設けられ、画
素部には１層の半導体層を活性層とするＴＦＴが設けら
れる。
【００５２】また、ここでは上層の半導体層に直接レー
ザー光を照射した例を示したが、絶縁膜で覆った後、レ
ーザー光を照射してもよい。
【００５３】従来、このような大出力のレーザーを安定
して照射することが困難であったため、本発明の構造を
得ることが不可能であった。本発明の構造を固相成長法
で形成することも可能であるが、２層の半導体層であれ
ば、結晶化工程が単純に２倍に増え、結晶化処理に要す
る時間が膨大な時間となり、量産には不向きである。仮
に、本発明の構造を得ようとしても工程数が大幅に増加
し、スループットが極端に低下するため量産には不向き
な工程となっていた。
【００５４】本発明は、第１の半導体層のパターニング
工程と、第１の半導体層を覆う絶縁膜を形成する工程と
が増えるが、結晶化に要する工程においては増やすこと
なく、半導体層が１層であった場合と同じとすることが
できる。
【００５５】また、特表2000−505241号では、保温層を
下層とし、該保温層上に絶縁膜を介して半導体層を設
け、レーザー光（波長３０８ｎｍ）を照射して大粒径の
結晶を得ることが開示されているが、大出力のレーザー
ではなく、さらに保温層をＴＦＴの活性層として用いる
ことの記載もなく、上記公報技術から本発明は想到しえ
ないものである。上記公報の技術では、レーザー光とし
非晶質シリコンを通過しない波長域（３０８ｎｍ）を用
いており、下層の保温層は、上層の半導体層からの放熱
のみによって加熱されるものである。従って、上記公報
の技術では下層の保温層を結晶化させることは困難であ
る。
【００５６】また、他の発明の作製方法に関する構成
は、絶縁表面上に第１の非晶質構造を有する半導体膜を
形成する第１工程と、該半導体膜上に第１の絶縁膜を形
成する第２工程と、該第１の絶縁膜上に第２の非晶質構
造を有する半導体膜を形成する第３工程と、前記第１の
非晶質構造を有する半導体膜及び前記第１の絶縁膜を通
過させて、前記第２の非晶質構造を有する半導体膜にレ
ーザー光を照射し、同時に前記第１の結晶構造を有する
半導体膜と、前記第２の結晶構造を有する半導体膜とを
形成する第４工程と、該第２の結晶構造を有する半導体
膜上に第２の絶縁膜を形成する第５工程と、前記第２の
絶縁膜上にゲート電極を形成する第６工程と、前記ゲー
ト電極をマスクとして前記第１の結晶構造を有する半導
体膜または前記第２の結晶構造を有する半導体膜に対し
てｎ型またはｐ型を付与する不純物元素を添加する第７
工程とを有する半導体装置の作製方法である。
【００５７】また、他の発明の作製方法に関する構成
は、絶縁表面上に第１のゲート電極を形成する第１工程
と、前記第１のゲート電極を覆う第１の絶縁膜を形成す
る第２工程と、前記第１の絶縁膜上に第１の非晶質構造
を有する半導体膜を形成する第３工程と、該半導体膜上
に第２の絶縁膜を形成する第４工程と、該第２の絶縁膜
上に第２の非晶質構造を有する半導体膜を形成する第５
工程と、前記第１の非晶質構造を有する半導体膜及び前
記第２の絶縁膜を通過させて、前記第２の非晶質構造を
有する半導体膜にレーザー光を照射し、同時に前記第１
の結晶構造を有する半導体膜と、前記第２の結晶構造を
有する半導体膜とを形成する第６工程と、該第２の結晶
構造を有する半導体膜上に第３の絶縁膜を形成する第７
工程と、前記第３の絶縁膜上に第２のゲート電極を形成
する第８工程と、前記第２のゲート電極をマスクとして
前記第１の結晶構造を有する半導体膜または前記第２の
結晶構造を有する半導体膜に対してｎ型またはｐ型を付
与する不純物元素を添加する第９工程とを有する半導体
装置の作製方法である。
【００５８】また、上記構成において、前記第１のゲー
ト電極を前記第１の結晶構造を有する半導体膜を活性層
とするＴＦＴのゲート電極とし、前記第２のゲート電極
を前記第２の結晶構造を有する半導体膜を活性層とする
ＴＦＴのゲート電極とすることを特徴としている。
【００５９】また、本発明は、非晶質構造を有する半導
体膜の結晶化だけでなく、レーザー光を用いるアニール
工程（代表的には活性化処理などの加熱処理）に適用す
ることができる。また、他の発明の作製方法に関する構
成は、絶縁表面上に設けられた非晶質構造または結晶構
造を有する第１の半導体膜と、該半導体膜上に絶縁膜
と、該絶縁膜上に非晶質構造または結晶構造を有する第
２の半導体膜とに対してレーザー光を照射し、同時に前
記第１の半導体膜と、前記第２の半導体膜とをアニール
する工程を有する半導体装置の作製方法である。
【００６０】また、上記構成１〜６に示した構成を実現
するためには、上記レーザー光による２層を同時に結晶
化させる方法に限定されず、上記作製方法以外でも作製
することは可能である。ただし、上記作製方法以外とす
ると工程数が多くなり、処理時間も長くなる。上記作製
方法以外として同時に結晶化させる方法は、例えば、固
相成長法を用いてもよいし、結晶化を助長する金属元素
を添加して熱処理を行って結晶化させる方法を用いても
よいし、同時にレーザー光またはランプ光源からの光を
照射してもよい。表面側と裏面側からレーザー光を照射
して結晶化を行う場合は、レーザー光の波長範囲は特に
限定されない。或いは、同時に結晶化させるのではな
く、一つの半導体層を結晶化させた後、他の層を結晶化
させてもよい。
【００６１】
【発明の実施の形態】本発明の実施形態について、以下
に説明する。
【００６２】（実施の形態１）以下に本発明を用いた代
表的な半導体装置およびその作製方法を簡略に図１を用
いて示す。ここではＣＭＯＳ回路としてインバータ回路
を一例として説明する。
【００６３】図１（Ａ）中、１０は絶縁表面を有する基
板、１１は第１の電極、１２ａ、１２ｂは第１の絶縁
膜、１３は第１の半導体層、１４は第２の絶縁膜、１５
は第２の半導体膜である。
【００６４】図１（Ａ）において、基板１０はガラス基
板、石英基板、セラミック基板、プラスチック基板など
を用いることができる。ただし、プラスチック基板は耐
熱性が低いので比較的低い熱処理温度、例えば３００℃
以下に設定することが必要である。
【００６５】まず、図１（Ａ）に示すように基板１０上
に第１の電極１１を形成する。この第１の電極１１は最
終的に一方のＴＦＴのゲート電極となる部位であり、第
１の導電膜の単層または積層を成膜した後、第１のマス
クを用いてパターニングを行って形成すればよい。第１
の導電膜の材料としてはＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、
Ｃｕから選ばれた元素、または前記元素を主成分とする
合金材料もしくは化合物材料で形成する。また、導電膜
としてリン等の不純物元素をドーピングした多結晶シリ
コン膜に代表される半導体膜や、ＡｇＰｄＣｕ合金を用
いてもよい。なお、ここでは図示しないが、第１の電極
１１を形成する前に珪素を主成分とする絶縁膜を下地膜
として形成してもよい。
【００６６】次いで、第１の電極１１を覆って下層とな
る第１の絶縁膜１２ａを形成する。さらに、上層となる
平坦な第１の絶縁膜１２ｂを形成する。ここでは第１の
絶縁膜を２層構造として示したが、珪素を主成分とする
絶縁膜の単層膜または２層以上積層させた構造として形
成しても良い。ここでは、プラズマＣＶＤ法で下層とな
る第１の酸化シリコン膜を形成し、上層となる第２の酸
化シリコン膜を積層形成した後、公知の平坦化処理、例
えば化学的機械研磨（Chemical-Mechanical Polishin
g：以下、ＣＭＰと記す）と呼ばれる研磨工程を行う。
他の平坦化処理として、塗布膜（レジスト膜等）を形成
した後エッチングなどを行って平坦化するエッチバック
法を用いてもよい。なお、上層となる第１の絶縁膜１２
ｂとして、塗布法で平坦な酸化シリコン膜を形成しても
よい。この第１の絶縁膜１２ａ、１２ｂは最終的に一方
のＴＦＴのゲート絶縁膜となる。第１の絶縁膜１２ａ、
１２ｂの合計膜厚は、５０ｎｍ〜２００ｎｍの範囲で適
宜選択すればよい。
【００６７】次いで、２５〜２００ｎｍの範囲の膜厚で
非晶質構造を有する第１の半導体膜を形成し、第２のマ
スクを用いてパターニングを行い、第１の半導体層１３
を形成する。また、第１の半導体膜の材料に限定はない
が、好ましくはシリコンまたはシリコンゲルマニウム
（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金
などを用い、公知の手段（スパッタ法、ＬＰＣＶＤ法、
またはプラズマＣＶＤ法等）により形成すればよい。ま
た、プラズマＣＶＤ装置は、枚葉式の装置でもよいし、
バッチ式の装置でもよい。
【００６８】なお、本明細書中において「層」とは、パタ
ーニング等によってある形状とされた後の状態を指し、
「膜」とは成膜直後の状態を指している。
【００６９】次いで、第１の半導体層１３を覆う第２の
絶縁膜１４を形成する。第２の絶縁膜１４は、珪素を主
成分とする絶縁膜の単層膜または２層以上積層させた構
造として形成しても良い。第２の絶縁膜１４の膜厚は、
１０ｎｍ〜２μｍの範囲で適宜選択すればよい。ただ
し、第２の絶縁膜１４の膜厚や材料によっては最終的に
作製される２つのＴＦＴ、即ちＣＭＯＳ回路を駆動させ
た場合、互いに影響を与えてしまうため、膜厚を２００
ｎｍ以上とすることが好ましい。
【００７０】次いで、第２の絶縁膜１４上に２５〜２０
０ｎｍの範囲の膜厚で非晶質構造を有する第２の半導体
膜１５を形成する。また、第２の半導体膜の材料に限定
はないが、好ましくはシリコンまたはシリコンゲルマニ
ウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））
合金などを用い、公知の手段（スパッタ法、ＬＰＣＶＤ
法、またはプラズマＣＶＤ法等）により形成すればよ
い。また、第２の半導体膜は、第１の半導体膜と材料や
膜厚を異ならせてもよい。
【００７１】次いで、上記２層の半導体の両方を結晶化
させるレーザー光の照射を行う。（図１（Ａ））ここで
はレーザー光を照射し、第１の半導体膜１５を通過する
レーザー光を第１の半導体層１３に照射させるため、少
なくとも第１の半導体膜を通過する波長とエネルギーを
有するレーザー光であり、２層の半導体を結晶化させる
ことが可能であれば、レーザー光は特に限定されない。
非晶質構造を有する半導体膜の結晶化に際し、大粒径に
結晶を得るためには、連続発振が可能な固体レーザを用
い、基本波の第２高調波〜第４高調波を適用するのが好
ましい。Ｎｄ:ＹＶＯ4レーザー（基本波１０６４nm）の
第２高調波（５３２nm）や第３高調波（３５５ｎｍ）を
適用する。出力１０Ｗの連続発振のＹＶＯ4レーザから
射出されたレーザ光を非線形光学素子により変換してこ
れらの高調波を得る。また、共振器の中にＹＶＯ4結晶
と非線形光学素子を入れて、高調波を射出する方法もあ
る。そして、好ましくは光学系により照射面にて矩形状
または楕円形状のレーザ光に成形して、被処理体に照射
する。このときのエネルギー密度は０．０１〜１００Ｍ
Ｗ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）
が必要である。そして、０．５〜２０００ｃｍ／ｓ程度
の速度でレーザ光に対して相対的に半導体膜を移動させ
て照射する。なお、入射光と基板の裏面における反射光
とが干渉しないように半導体膜表面に対して斜めに照射
することが好ましく、その場合、レーザ光の入射角度の
変化に対して、反射率は著しく変化するため、レーザ光
の反射率の変化が５％以内となる角度以内にするのが望
ましい。
【００７２】また、連続発振のレーザーを用いる場合、
レーザー光の照射領域を最終的に形成されるＴＦＴのチ
ャネル長方向（キャリアが移動する方向）に移動させて
走査することが好ましい。
【００７３】また、上記レーザー光の照射によって第２
の半導体膜に吸収されたエネルギーは熱となり第１の半
導体層に伝導される。従って、各半導体層に吸収される
総エネルギーが平均化され、冷却期間がほぼ同一とな
る。平均化されることによって溶融したシリコンの熱が
互いに保持されて冷却期間が長くなるため、大粒径化を
生じさせることもできる。即ち、単層で非晶質シリコン
膜を連続発振のレーザー光で結晶化させた場合よりも優
れた結晶性を有する半導体膜を得ることができる。ま
た、この総エネルギーの平均化は、間に挟まれる第２の
絶縁膜の膜厚が薄いほど効果がある。この効果を得るた
めに本発明は、第２の絶縁膜のみを間に挟んで２つの半
導体層を配置している。
【００７４】また、上記レーザー光の照射によって第１
の半導体層に反射したレーザー光が再び第２の半導体膜
に照射して吸収される。また、第１の半導体層と第２の
半導体膜との間で反射が繰り返され、互いの半導体に吸
収される。また、第１の半導体層の下方に反射性を有す
る導電層が設けられていれば、該導電層からのレーザー
光の反射による吸収もあり得る。また、基板やステージ
からのレーザー光の反射による吸収もあり得る。
【００７５】また、レーザー光の焦点は、どちらの半導
体に合わせてもよいが、下層にある第１の半導体層に焦
点を合わせた場合、第２の絶縁膜の膜厚にも左右される
が、第１の半導体層に照射されるエネルギー密度を第２
の半導体膜に照射されるエネルギー密度よりも大きくす
ることができる。また、吸収される総エネルギー量が同
一となるように第２の半導体膜に対するレーザー光の透
過率に合わせて第１の半導体層の膜厚と第２の半導体膜
の膜厚を調節してもよい。
【００７６】また、非晶質構造を有する第２の半導体膜
にニッケルを代表とする珪素の結晶化を助長する金属元
素を添加した後で、上記レーザー光を照射してもよい。
ニッケルを添加することによってレーザー光の条件マー
ジンが広くなるため、良好な結晶構造を有する半導体膜
を形成しやすい。また、金属元素を用いて結晶化させる
場合、後の工程で添加した金属元素を半導体膜中から除
去するゲッタリングを行うことが好ましい。
【００７７】こうして、結晶構造を有する第１の半導体
層１６及び結晶構造を有する第２の半導体膜を得た後、
第３のマスクを用いてパターニングを行い、第２の半導
体層１７を形成する。ここでは、後で配線とのコンタク
トを取るために第１の半導体層１６と第２の半導体層１
７のサイズを異ならせている。ただし、ここでの各半導
体層の形状には限定されず、少なくとも最終的に形成さ
れる互いのチャネル形成領域が第２の絶縁膜１４を間に
挟んで重なればよい。また、ここではレーザー光で結晶
化させた後にパターニングを行っているが、レーザー光
で結晶化させる前にパターニングを行ってもよい。
【００７８】また、しきい値を制御する必要があれば、
結晶構造を有する第１の半導体層１６及び結晶構造を有
する第２の半導体膜を得た後、しきい値を制御するため
のチャネルドーピングを行ってもよい。
【００７９】次いで、第２の半導体層１７を覆う第３の
絶縁膜１８を形成する。第３の絶縁膜１８としては、珪
素を主成分とする絶縁膜の単層膜または２層以上積層さ
せた構造として形成しても良い。また、熱酸化法によっ
て第２の半導体層の表面のみに酸化膜からなる第３の絶
縁膜を形成してもよい。また、第３の絶縁膜１８は、最
終的にもう一方のゲート絶縁膜となる。第３の絶縁膜１
８の膜厚は、５０ｎｍ〜２００ｎｍの範囲で適宜選択す
ればよい。ここでは、結晶化させた後で第３の絶縁膜１
８を形成しているが、第３の絶縁膜を形成した後に、第
３の絶縁膜を通過させて上記レーザー光を照射して結晶
化を行ってもよい。
【００８０】次いで、第４のマスクを用いて第１の電極
１１に達するコンタクトホールを形成する。次いで、第
２の導電膜を形成した後、第５のマスクを用いて第１の
電極１１と電気的に接続する第２の電極１９を形成す
る。（図１（Ｂ））第２の導電膜の材料としてはＴａ、
Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または
前記元素を主成分とする合金材料もしくは化合物材料で
形成する。また、導電膜としてリン等の不純物元素をド
ーピングした多結晶シリコン膜に代表される半導体膜
や、ＡｇＰｄＣｕ合金を用いてもよい。また、第２の電
極１９は、最終的にもう一方のゲート電極となる。
【００８１】次いで、第２の電極１９をマスクとして半
導体にｎ型またはｐ型を付与する不純物元素を添加す
る。（図１（Ｃ））ここでは、イオンドーピング法によ
って第３の絶縁膜１８、第２の半導体層１７、及び第２
の絶縁膜１４を通過させてリンを第１の半導体層１６に
添加し、自己整合的にｎ型の不純物領域２０、２１を形
成する。次いで、イオンドーピング法によって第３の絶
縁膜１８を通過させてボロンを第２の半導体層１７に添
加し、自己整合的にｐ型の不純物領域２２、２３を形成
する。表面からの深さに合わせてそれぞれドーピング条
件を適宜設定すれば、それぞれ異なる深さに配置された
第１の半導体層と第２の半導体層にそれぞれ所望の不純
物濃度を添加することができる。ボロンは原子サイズが
小さく、添加後に活性化させにくいため、リンのドーピ
ングによってドーピングダメージを与えて第２の半導体
層を非晶質化させている。また、上記ドーピングの順序
は特に限定されない。また、イオンドーピング法に代え
て、質量分離を行ったイオン注入法を用いてもよい。な
お、ドーピングは深さ方向によってドーパントの添加量
が変わるため、実際は上方に存在する第２の半導体層に
よって表面からの深さが異なっている領域、即ち不純物
領域２０、２１のうち、チャネル形成領域２８付近の領
域にはドーパントが低濃度に添加され、ＬＤＤ領域（図
示しない）が形成されている。
【００８２】また、第２の半導体層に１回目ドーピング
を行った後、第３の絶縁膜１８をドライエッチングで選
択的に除去して第２の電極１９と重なる部分のみを残
し、第２の半導体層を露呈させて２回目のドーピングを
行って第１の半導体層に添加してもよい。さらに、ドー
ピング後に第２の半導体層と第２の絶縁膜との選択比が
高ければ、ドライエッチングで第２の絶縁膜のうち、第
２の半導体層と重なる部分のみを残し、第１の半導体層
を露呈させてもよい。第１の半導体層及び第２の半導体
層を露呈させることができれば、後の工程である第１の
半導体層に達するコンタクトホールの形成が容易とな
る。
【００８３】次いで、添加した不純物元素を活性化する
ために加熱処理、ランプ光源からの強光の照射、または
レーザー光の照射を行う。また、第２の半導体層を通過
するレーザー光を用いて、同時に２層の活性化を行って
もよい。連続発振が可能な固体レーザ（ＹＡＧレーザ、
ＹＶＯ4レーザ、ＹＬＦレーザ、または半導体レーザー
励起の全固体赤外レーザ等）を用い、基本波の第２高調
波〜第４高調波を活性化に用いる場合には、０．０１〜
１００ＭＷ／ｃｍ2程度（好ましくは０．０１〜１０Ｍ
Ｗ／ｃｍ2）が必要である。また、０．５〜２０００ｃ
ｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜
を移動させて照射すればよい。また、裏面側と表面側と
の両面から強光やレーザー光を照射してもよい。なお、
表面側と裏面側からレーザー光を照射して活性化を行う
場合は、レーザー光の波長範囲は特に限定されない。ま
た、活性化と同時にゲート絶縁膜となる絶縁膜へのプラ
ズマダメージやゲート絶縁膜となる絶縁膜と半導体層と
の界面へのプラズマダメージを回復することができる。
【００８４】次いで、層間絶縁膜２４を形成し、水素化
を行った後、第６のマスクを用いて不純物領域２０〜２
３に達するコンタクトホールをそれぞれ形成する。各コ
ンタクトホールは、選択比が十分とれるのであれば同時
に形成してもよいが、別々に形成してもよいし、段階的
に形成してもよい。第２の半導体層１７の不純物領域２
２、２３に達するコンタクトホールは、第１の半導体層
１６の不純物領域２０、２１に達するコンタクトホール
よりも内側が形成される。次いで、第３の導電膜を形成
し、第７のマスクを用いて各不純物領域２０〜２３とそ
れぞれ電気的に接続する配線２５〜２７を形成する。
（図１（Ｄ１））
【００８５】以上の工程で、第２の電極１９をゲート電
極とし、且つ、第３の絶縁膜１８をゲート絶縁膜とし、
且つ、ソース領域２３と、ドレイン領域２２と、これら
の領域に挟まれたチャネル形成領域２９とを活性層と
し、且つ、ソース領域２３と接続するソース配線２７
と、ドレイン領域２３と接続するドレイン配線２５と、
を有するトップゲート構造のｐチャネル型ＴＦＴ３０が
完成する。加えて、第１の電極１１をゲート電極とし、
且つ、ソース領域２１と、ドレイン領域２０と、これら
の領域に挟まれたチャネル形成領域２８とを活性層とす
る逆スタガ構造のｎチャネル型ＴＦＴが完成する。
【００８６】また、必要であれば適宜、ＴＦＴを覆って
窒化膜からなるパッシベーション膜（保護膜）を形成し
てもよい。
【００８７】また、本発明の作製工程においては、ＣＭ
ＯＳ回路を７枚のマスクで作製することができる。従
来、並列に並べてＣＭＯＳ回路を作製する場合、半導体
層のパターニング、ゲート電極のパターニング、ｎ型を
付与する不純物元素のドーピングマスク、ｐ型を付与す
る不純物元素のドーピングマスク、コンタクトホールの
パターニング、配線のパターニングと６枚のマスクが必
要であった。本発明は、１枚のマスク数の増加のみによ
って大幅にＣＭＯＳ回路の所要面積を縮小できる。
【００８８】また、図１（Ｄ２）に上面図の一例を示
す。図１（Ｄ２）中の鎖線Ａ−Ａ’で切断した断面図が
図１（Ｄ１）に対応している。なお、この上面図では、
アイランド状の第２の電極１９が配線から分岐した第１
の電極１１に接続しているが、本発明はこの上面図に限
定されず、例えば、第１の電極をアイランド状とし、第
２の電極で配線を引き回してもよい。また、第１の電極
１１と第２の電極１９の幅を同一として図示したが、実
際は、パターニング精度にもよるが第１の電極１１の幅
と第２の電極１９の幅は異なる。例えば、第１の電極の
幅を第２の電極よりも大きくした場合には、第１の絶縁
膜１２ａ、１２ｂを間に挟んで、ゲート電極である第１
の電極１１とソース領域またはドレイン領域である不純
物領域２０、２１とが一部重なる構造となる。また、第
１の電極の幅を第２の電極よりも小さくした場合には、
チャネル形成領域とソース領域（またはドレイン領域）
との間にオフセット領域（チャネル形成領域と同じ材料
からなる）が形成される。
【００８９】図１（Ｄ２）に示すように第２の電極１９
は、第１の電極１１に接続されており、第１の電極１１
は、ソース領域２１と、ドレイン領域２０と、これらの
領域に挟まれたチャネル形成領域２８とを活性層とする
ｎチャネル型ＴＦＴのゲート電極である。また、コンタ
クトを取るために第１の半導体層と第２の半導体層のサ
イズは異なっているが、特に形状は限定されない。ま
た、ｎチャネル型ＴＦＴのチャネル形成領域２８は、ｐ
チャネル型ＴＦＴのチャネル形成領域２９のチャネル長
Ｌと同一である。一方、ここでは位置関係を分かりやす
く示す都合上、ｎチャネル型ＴＦＴのほうが、チャネル
幅Ｗが若干大きいものとしたが特に限定されず、同一と
しても構わない。また、ｎチャネル型ＴＦＴは逆スタガ
型ＴＦＴであり、ゲート絶縁膜は、第１の絶縁膜１２
ａ、１２ｂである。また、ドレイン領域２０は、ドレイ
ン配線２５と電気的に接続されており、上記ｐチャネル
型ＴＦＴ３０と相補的に組み合わせれば、ＣＭＯＳ回路
を形成することができる。なお、図１（Ｄ３）にＣＭＯ
Ｓ回路とした場合の等価回路図の一例を示す。
【００９０】このＣＭＯＳ回路を駆動させた場合、ゲー
ト配線（第１の電極１１及び第２の電極１９を含む）に
負（マイナス）のある任意の電圧（ｐチャネル型ＴＦＴ
３０のしきい値より大きいマイナス電圧）が印加されれ
ば、ｐチャネル型ＴＦＴ３０がオン状態となり、ｎチャ
ネル型ＴＦＴがオフ状態となり、ソース配線２７に接続
された電源電圧線の電圧Ｖｃｃがドレイン配線２５に与
えられる。一方、ゲート配線に正（プラス）のある任意
の電圧（ｎチャネル型ＴＦＴのしきい値より大きいプラ
ス電圧）が印加されれば、ｎチャネル型ＴＦＴがオン状
態となり、ｐチャネル型ＴＦＴ３０がオフ状態となり、
ソース配線に接続されたＧＮＤ（もしくは固定電位）と
同じ電位がドレイン配線２５に与えられる。
【００９１】また、図１と同一の構成でシミュレーショ
ンを行った。シミュレーションの条件は、第１の絶縁膜
１２ａ、１２ｂ及び第３の絶縁膜１８における膜厚を１
１０ｎｍとし、チャネルサイズ（Ｌ／Ｗ）を７μｍ／８
μｍとし、第１の半導体層１６及び第２の半導体層１７
における膜厚を５０ｎｍとし、ｐチャネル型ＴＦＴ３０
のソース領域またはドレイン領域におけるキャリア
（Ｂ：ボロン）密度を１×１０20／ｃｍ3としてチャネ
ル形成領域２９におけるキャリア（Ｂ：ボロン）密度を
２×１０16／ｃｍ3とし、ｎチャネル型ＴＦＴのソース
領域またはドレイン領域におけるキャリア（Ｐ：ボロ
ン）密度を１×１０20／ｃｍ3としてチャネル形成領域
２８におけるキャリア（Ｂ：ボロン）密度を２×１０16
／ｃｍ3とした。また、第１の半導体層１６と第２の半
導体層１７との膜質は同一と仮定する。
【００９２】ゲート電極である第２の電極１９に−１０
Ｖの電圧を印加した場合（ｎチャネル型ＴＦＴがオフ状
態の場合）、第２の絶縁膜１４の膜厚（５０ｎｍ〜２０
０ｎｍ）によらず、ｐチャネル型ＴＦＴ３０のＶｔｈ
（しきい値）は、ほとんど変化せず、−２．４４Ｖ〜−
２．４７Ｖの範囲となった。Ｓ値（サブスレッシュルド
係数）においては、第２の絶縁膜１４の膜厚が５０ｎｍ
の時に０．３４Ｖ／ｄｅｃ、１００ｎｍの時に０．３０
Ｖ／ｄｅｃ、２００ｎｍの時に０．２７Ｖ／ｄｅｃとな
っており、第２の絶縁膜１４の膜厚が厚ければ厚いほど
優れた値となることから、第２の絶縁膜１４の膜厚は２
００ｎｍ以上とすることが好ましい。
【００９３】また、ゲート電極である第２の電極１９に
１０Ｖの電圧を印加した場合（ｐチャネル型ＴＦＴがオ
フ状態の場合）においても、第２の絶縁膜１４の膜厚
（５０ｎｍ〜２００ｎｍ）によらず、ｎチャネル型ＴＦ
Ｔ３０のＶｔｈ（しきい値）は、ほとんど変化せず、
１．５８Ｖ〜１．６６Ｖの範囲となった。Ｓ値において
は、第２の絶縁膜１４の膜厚が５０ｎｍの時に０．３２
Ｖ／ｄｅｃ、１００ｎｍの時に０．３０Ｖ／ｄｅｃ、２
００ｎｍの時に０．２８Ｖ／ｄｅｃとなっており、第２
の絶縁膜１４の膜厚が厚ければ厚いほど優れた値となる
ことから、第２の絶縁膜１４の膜厚は２００ｎｍ以上と
することが好ましい。
【００９４】なお、比較のため、ゲート絶縁膜を１１０
ｎｍとし、半導体層を５０ｎｍとし、ソース領域または
ドレイン領域におけるキャリア（Ｂ：ボロン）密度を１
×１０ 20／ｃｍ3としてチャネル形成領域におけるキャ
リア（Ｂ：ボロン）密度を２×１０16／ｃｍ3とした一
般的な構造のｐチャネル型ＴＦＴの各特性値は、しきい
値＝−２．０９Ｖ、Ｓ値は０．２５Ｖ／ｄｅｃと仮定し
ている。また、ソース領域またはドレイン領域における
キャリア（Ｐ：リン）密度を１×１０20／ｃｍ3として
チャネル形成領域におけるキャリア（Ｂ：ボロン）密度
を２×１０16／ｃｍ3とした一般的な構造のｎチャネル
型ＴＦＴの各特性値は、しきい値＝１．３１Ｖ、Ｓ値は
０．２６Ｖ／ｄｅｃと仮定している。
【００９５】また、オン電流値やオフ電流値において
は、ほとんど差がないため、問題なくＣＭＯＳ回路とし
て駆動させることができる。ただし、上記シミュレーシ
ョンでは一般的な構造のＴＦＴの半導体層と、本発明の
ＴＦＴの半導体層を同一の膜質として仮定しているもの
である。本発明は、レーザー光を照射して同時に２層の
半導体層を溶融させた場合、吸収された熱が互いに保持
されて、溶融したシリコンの冷却期間が単層の半導体層
を溶融させた場合に比べ長くなるため、優れた結晶性を
有する半導体膜が得られる。
【００９６】また、ここでは第１の半導体層１６にｎ型
を付与する不純物元素を添加し、第２の半導体層１７に
ｐ型を付与する不純物元素を添加した例を示したが、第
１の半導体層１６にｐ型を付与する不純物元素を添加
し、第２の半導体層１７にｎ型を付与する不純物元素を
添加してもよい。
【００９７】また、ここでは第１の半導体層を非晶質構
造を有する膜を成膜し、第２の絶縁膜を形成し、非晶質
構造を有する第２の半導体膜を成膜した後で上記レーザ
ー光によって同時に結晶化させて２層の結晶構造を有す
る半導体層を得る例を示したが、ＬＰＣＶＤ法などによ
って結晶構造を有する膜を形成してパターニングを行っ
て第１の半導体層を形成した後、第２の絶縁膜を形成
し、非晶質構造を有する第２の半導体膜を成膜した後で
上記レーザー光によって第２の半導体膜を結晶化させる
と同時に第１の半導体層をアニールすることによって２
層の結晶構造を有する半導体層を得てもよい。
【００９８】また、本発明は図１（Ｄ１）のＴＦＴ構造
に限定されず、必要があればマスクを用いて、チャネル
形成領域とドレイン領域（またはソース領域）との間に
ＬＤＤ領域を有する低濃度ドレイン（ＬＤＤ：Lightly
Doped Drain）構造としてもよい。この構造はチャネル
形成領域と、高濃度に不純物元素を添加して形成するソ
ース領域またはドレイン領域との間に低濃度に不純物元
素を添加した領域を設けたものであり、この領域をＬＤ
Ｄ領域と呼んでいる。
【００９９】また、図１（Ｄ１）のＴＦＴは、シングル
ゲート構造であるが、特に限定されず、ゲート電極を平
面状に２つ並列配置して２つのチャネル形成領域を有す
るダブルゲート構造としてもよいし、３つ以上複数のチ
ャネル形成領域を有するマルチゲート構造としてもよ
い。
【０１００】本発明により、ＣＭＯＳ回路の占有面積を
大幅に縮小することができる。従って、ＣＭＯＳ回路を
含む駆動回路の小型化が可能となる。
【０１０１】（実施の形態２）以下に本発明を用いた代
表的なＯＬＥＤを有する発光装置を簡略に図２及び図３
を用いて示す。ここでは一つの画素に２つのＴＦＴ（第
１ＴＦＴ５５、第２ＴＦＴ５６）を有する発光装置を一
例として説明する。
【０１０２】図２（Ａ）に示す断面図において、４０は
基板、４１は第１の電極（ゲート配線）、４２は第１の
絶縁膜、４３ａ、４３ｂはソース領域またはドレイン領
域、４３はチャネル形成領域、４４は第２の絶縁膜、４
５ａはソース領域、４５ｂはドレイン領域、４５ｃはチ
ャネル形成領域、４６は第３の絶縁膜、４７は第２の電
極、４８ａ、４８ｂは第４の絶縁膜、４９は陰極または
陽極、５０はソース配線、５１は接続電極、５２は電源
線、５３は接続電極、５４はバンクである。
【０１０３】基板４０としては、ガラス基板、石英基
板、セラミック基板、プラスチック基板などを用いるこ
とができる。また、第１の電極４１、第２の電極４７、
ソース配線５０、接続電極５１、５３、電源線５２とし
ては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた
元素、または前記元素を主成分とする合金材料もしくは
化合物材料の単層またはこれらの積層で形成する。ま
た、これらの電極や配線としてリン等の不純物元素をド
ーピングした多結晶シリコン膜に代表される半導体膜
や、ＡｇＰｄＣｕ合金を用いてもよい。また、第１の絶
縁膜４２、第２の絶縁膜４４、第３の絶縁膜４６、第４
の絶縁膜４８ａ、４８ｂ、バンク５４としては、塗布法
やプラズマＣＶＤ法やスパッタ法やＬＰＣＶＤ法などに
よって、珪素を主成分とする絶縁膜（酸化珪素膜、窒化
珪素膜、酸化窒化珪素膜など）、または有機樹脂膜の単
層膜またはこれらを２層以上積層させて形成すればよ
い。また、４３ａ〜４３ｃ、４５ａから４５ｃを含む半
導体層は、シリコンまたはシリコンゲルマニウム（Ｓｉ
XＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金などを
用い、公知の手段（スパッタ法、ＬＰＣＶＤ法、または
プラズマＣＶＤ法等）により成膜した膜を結晶化させれ
ばよい。
【０１０４】また、上面図を図２（Ｂ）に示す。図２
（Ｂ）中の鎖線で切断した断面図が図２（Ａ）に対応し
ている。
【０１０５】なお、図２（Ａ）及び図２（Ｂ）は、ＯＬ
ＥＤの陰極または陽極を作製した段階での図であり、有
機発光層およびその上に形成される陽極または陰極は図
示していない。また、図２では保持容量を図示していな
いが、ＯＬＥＤの駆動方法に合わせて保持容量を設けな
くとも、保持容量を設けてもよい。
【０１０６】また、ＯＬＥＤに流れる電流をＴＦＴで制
御する場合、大きく分けて２通りの方法がある。具体的
には、飽和領域と呼ばれる電圧範囲で電流を制御する方
法と、飽和領域に達するまでの電圧範囲で電流を制御す
る方法とがある。本明細書では、Ｖｄ−Ｉｄ曲線におい
て、電流値がほぼ一定となるＶｄの範囲を飽和領域と呼
んでいる。本発明はＯＬＥＤの駆動方法に限定されず、
どのような駆動方法を用いてもよい。
【０１０７】また、作製方法は実施の形態１に示した手
順とほぼ同一であるので、ここでは簡略な説明と、異な
る点を以下に示す。
【０１０８】まず、絶縁表面を有する基板４０上に下地
絶縁膜（図示しない）を設け、第１ＴＦＴのゲート電極
となる第１の電極４１を形成する。次いで、第１ＴＦＴ
のゲート絶縁膜となる第１の絶縁膜４２（５０ｎｍ〜２
００ｎｍの範囲の膜厚）と、非晶質構造を有する第１の
半導体膜（２５〜２００ｎｍの範囲の膜厚）とを形成す
る。ここでは界面の汚染を防ぐため、大気に触れること
なく連続的に第１の絶縁膜４２と第１の半導体膜をプラ
ズマＣＶＤ法で形成する。
【０１０９】次いで、第１の半導体膜をパターニングし
て所望の形状とする。次いで、第２の絶縁膜４４と、非
晶質構造を有する第２の半導体膜（２５〜２００ｎｍの
範囲の膜厚）とを形成する。ここでは界面の汚染を防ぐ
ため、大気に触れることなく連続的に第２の絶縁膜４４
と第２の半導体膜をプラズマＣＶＤ法で形成する。第２
の絶縁膜４４の膜厚は、１０ｎｍ〜２μｍの範囲で適宜
選択すればよい。
【０１１０】次いで、非晶質構造を有する第１の半導体
層及び非晶質構造を有する第２の半導体膜を結晶化させ
る。結晶化方法は特に限定されないが、ここでは、出力
１０Ｗの連続発振のＹＶＯ4レーザから射出された第２
高調波（５３２nm）や第３高調波（３５５ｎｍ）を適用
する。好ましくは光学系により照射面にて楕円形状のレ
ーザ光に成形して、非晶質構造を有する第１の半導体層
及び非晶質構造を有する第２の半導体膜に照射する。こ
のときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ
2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要で
ある。そして、０．５〜２０００ｃｍ／ｓ程度の速度で
レーザ光に対して相対的に半導体膜を移動させて照射す
る。非晶質構造を有する第１の半導体層及び非晶質構造
を有する第２の半導体膜にレーザー光を照射することに
よって、吸収された熱が互いに保持されて冷却期間が長
くなるため、大粒径化を生じさせることもできる。即
ち、単層で非晶質シリコン膜を連続発振のレーザー光で
結晶化させた場合よりも優れた結晶性を有する半導体膜
を得ることができる。
【０１１１】次いで、上記第２の半導体膜のパターニン
グを行った後、第２の半導体層の表面を洗浄し、珪素を
主成分とする絶縁膜の単層または積層からなる第３の絶
縁膜４６を形成する。また、熱酸化法によって第２の半
導体層の表面のみに酸化膜からなる第３の絶縁膜を形成
してもよい。なお、第３の絶縁膜４６は最終的に第２Ｔ
ＦＴのゲート絶縁膜となる。第３の絶縁膜４６の膜厚
は、５０ｎｍ〜２００ｎｍの範囲で適宜選択すればよ
い。
【０１１２】次いで、第３の絶縁膜上に第２の電極４７
を形成する。なお、第２の電極４７は最終的に第２ＴＦ
Ｔのゲート電極となる。ここでは、チャネル長方向にお
ける第１の電極４１の幅よりも第２の電極４７の幅を狭
いものとしているが特に限定されない。また、第１の電
極の幅を第２の電極よりも狭くした場合には、チャネル
形成領域とソース領域（またはドレイン領域）との間に
オフセット領域（チャネル形成領域と同じ材料からな
る）が形成される。
【０１１３】次いで、第２の電極４７をマスクとしてイ
オンドーピング法またはイオン注入法によって、２つの
半導体層にｎ型またはｐ型を付与する不純物元素を自己
整合的に添加して不純物領域４３ａ、４３ｂ、４５ａ、
４５ｂを形成する。第２の電極４７をマスクとするた
め、第１ＴＦＴのチャネル形成領域４３ｃと第２ＴＦＴ
のチャネル形成領域４４ｃのチャネル長Ｌは同一とな
る。また、第１ＴＦＴは、ゲート絶縁膜となる第１の絶
縁膜４２を間に挟んで、ゲート電極である第１の電極４
１とソース領域またはドレイン領域である不純物領域４
３ａ、４３ｂとが一部重なる。なお、ドーピングは深さ
方向によってドーパントの添加量が変わるため、実際は
上方に存在する第２の半導体層によって表面からの深さ
が異なっている領域、即ち不純物領域４３ａ、４３ｂの
うち、チャネル形成領域４３ｃ付近の領域にはドーパン
トが低濃度に添加され、ＬＤＤ領域（図示しない）が形
成されている。
【０１１４】第１の半導体層にｎ型の不純物元素を添加
すれば、第１ＴＦＴをｎチャネル型ＴＦＴとすることが
でき、第１の半導体層にｐ型の不純物元素を添加すれ
ば、第１ＴＦＴをｐチャネル型ＴＦＴとすることができ
る。また、第２の半導体層にｎ型の不純物元素を添加す
れば、第２ＴＦＴをｎチャネル型ＴＦＴとすることがで
き、第２の半導体層にｐ型の不純物元素を添加すれば、
第２ＴＦＴをｐチャネル型ＴＦＴとすることができる。
【０１１５】第２ＴＦＴをｎチャネル型ＴＦＴとする
か、それともｐチャネル型ＴＦＴとするかは、実施者が
適宜決定すればよい。
【０１１６】次いで、添加した不純物元素を活性化する
ために加熱処理、ランプ光源からの強光の照射、または
レーザー光の照射を行う。また、第２の半導体層を通過
するレーザー光を用いて、同時に２層の活性化を行って
もよい。連続発振が可能な固体レーザ（ＹＡＧレーザ、
ＹＶＯ4レーザ、ＹＬＦレーザ、または半導体レーザー
励起の全固体赤外レーザ等）を用い、基本波の第２高調
波〜第４高調波を活性化に用いる場合には、０．０１〜
１００ＭＷ／ｃｍ2程度（好ましくは０．０１〜１０Ｍ
Ｗ／ｃｍ2）が必要である。また、０．５〜２０００ｃ
ｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜
を移動させて照射すればよい。また、裏面側と表面側と
の両面から強光やレーザー光を照射してもよい。なお、
表面側と裏面側からレーザー光を照射して活性化を行う
場合は、レーザー光の波長範囲は特に限定されない。ま
た、活性化と同時にゲート絶縁膜となる絶縁膜へのプラ
ズマダメージやゲート絶縁膜となる絶縁膜と半導体層と
の界面へのプラズマダメージを回復することができる。
【０１１７】次いで、下層４８ａを有機樹脂からなる平
坦膜とし、上層４８ｂを無機絶縁膜とする層間絶縁膜を
形成し、水素化を行った後、陰極または陽極４９を形成
する。なお、４９を陰極とするか陽極とするかは実施者
が適宜決定すればよい。図示しないが、出入力端子部に
おいて、同時にパッド電極を形成してもよい。
【０１１８】次いで、マスクを用いて不純物領域４３
ａ、４３ｂ、４５ａ、４５ｂに達するコンタクトホール
をそれぞれ形成する。また、図示しないが、出入力端子
部に第１の電極４１に達するコンタクトホールを形成す
る。第２の半導体層の不純物領域４５ａ、４５ｂに達す
るコンタクトホールは、第１の半導体層の不純物領域４
３ａ、４３ｂに達するコンタクトホールよりも内側が形
成される。次いで、第３の導電膜を形成し、マスクを用
いて各不純物領域とそれぞれ電気的に接続する配線及び
電極５１〜５３を形成する。なお、接続電極５３は、陰
極または陽極４９とも電気的に接続する。また、図示し
ないが、出入力端子部において、第１の電極４１とパッ
ド電極とを接続する電極も形成する。次いで、陰極また
は陽極４９の端部を覆うように両端にバンクとよばれる
絶縁物５４を形成する。
【０１１９】ここまでの工程が済んだ段階での断面図が
図２（Ａ）であり、上面図が図２（Ｂ）である。
【０１２０】また、ここでは一つの画素に２つのＴＦＴ
を設けた例を示したが、特に限定されないことは言うま
でもない。
【０１２１】また、必要であれば適宜、ＴＦＴを覆って
窒化膜からなるパッシベーション膜（保護膜）を形成し
てもよい。
【０１２２】次いで、両端がバンク５４で覆われている
陰極または陽極４９上にＥＬ層（有機化合物材料層）お
よびＯＬＥＤの陽極または陰極を形成する。４９を陰極
とした場合、ＥＬ層上には陽極を設ければよく、４９を
陽極とした場合、ＥＬ層上には陰極を設ければよい。な
お、図示しないが、入出力端子部において、陰極或いは
陽極を全画素に共通の配線として機能させ、接続配線を
経由して端子電極を形成してもよい。
【０１２３】ＥＬ層としては、発光層、電荷輸送層また
は電荷注入層を自由に組み合わせてＥＬ層（発光及びそ
のためのキャリアの移動を行わせるための層）を形成す
れば良い。例えば、低分子系有機ＥＬ材料や高分子系有
機ＥＬ材料を用いればよい。また、ＥＬ層として一重項
励起により発光（蛍光）する発光材料（シングレット化
合物）からなる薄膜、または三重項励起により発光（リ
ン光）する発光材料（トリプレット化合物）からなる薄
膜を用いることができる。また、電荷輸送層や電荷注入
層として炭化珪素等の無機材料を用いることも可能であ
る。これらの有機ＥＬ材料や無機材料は公知の材料を用
いることができる。なお、ＥＬ層は合計しても１００nm
程度の薄膜層として形成する。そのため、陰極または陽
極として形成する４９の表面は平坦性を高めておく必要
がある。
【０１２４】また、陰極に用いる材料としては仕事関数
の小さい金属（代表的には周期表の１族もしくは２族に
属する金属元素）や、これらを含む合金を用いることが
好ましいとされている。仕事関数が小さければ小さいほ
ど発光効率が向上するため、中でも、陰極に用いる材料
としては、アルカリ金属の一つであるＬｉ（リチウム）
を含む合金材料が望ましい。
【０１２５】また、陽極に用いる導電膜としては、陰極
を形成する材料よりも仕事関数の大きい材料を用い、Ｉ
ＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム
酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（Ｚｎ
Ｏ）等、さらにＩＴＯよりもシート抵抗の低い材料、具
体的には白金（Ｐｔ）、クロム（Ｃｒ）、タングステン
（Ｗ）、もしくはニッケル(Ｎｉ)といった材料を用いる
ことができる。
【０１２６】以上の工程で、ＯＬＥＤと接続するトップ
ゲート型の第２ＴＦＴ５６と、第２ＴＦＴのゲート電極
４７がソース領域またはドレイン領域に接続された逆ス
タガ型の第１ＴＦＴ５５が形成される。
【０１２７】トップゲート型の第２ＴＦＴ５６は、第２
の電極４７をゲート電極とし、且つ、第３の絶縁膜４６
をゲート絶縁膜とし、且つ、不純物領域４５ａ、４５ｂ
と、２つの不純物領域に挟まれたチャネル形成領域４５
ｃとを活性層とし、且つ、不純物領域４５ａと接続する
接続電極５３と、不純物領域４５ｂと接続する電源線５
２と、を有する。
【０１２８】また、逆スタガ型の第１ＴＦＴ５５は、第
１の電極４１をゲート電極とし、且つ、第１の絶縁膜４
２をゲート絶縁膜とし、且つ、不純物領域４３ａ、４３
ｂと、２つの不純物領域に挟まれたチャネル形成領域４
３ｃとを活性層とし、且つ、不純物領域４３ａと接続す
る接続電極５１と、不純物領域４３ｂと接続するソース
配線５０と、を有する。
【０１２９】次いで、陰極と、有機化合物層と、陽極と
を少なくとも有するＯＬＥＤを保護膜、封止基板、シリ
コンオイル、或いは封止缶で封入することにより、ＯＬ
ＥＤを外部から完全に遮断し、外部から水分や酸素等の
ＥＬ層の酸化による劣化を促す物質が侵入することを防
ぐことが好ましい。ただし、後でＦＰＣと接続する必要
のある入出力端子部には保護膜などは設けなくともよ
い。
【０１３０】なお、図２（Ｃ）に等価回路図を示す。た
だし、図２（Ｃ）に示す等価回路図は第２の絶縁膜によ
って２つのＴＦＴ間で相互に影響を与えず独立させた場
合のものである。図２（Ｃ）中、５７は発光素子であ
り、５８は電源線である。
【０１３１】ＯＬＥＤに電流を供給する第２ＴＦＴ５６
をｐチャネル型ＴＦＴとする場合、図３（Ａ）に示すよ
うな接続を行えばよい。また、ＯＬＥＤに電流を供給す
る第２ＴＦＴ５６をｎチャネル型ＴＦＴとする場合、図
３（Ｂ）に示すような接続を行えばよい。なお、図３
（Ａ）及び図３（Ｂ）では、ＯＬＥＤに電流を供給する
ＴＦＴのみを示したが、該ＴＦＴのゲート電極の先には
複数のＴＦＴなどからなる様々な回路を設けてもよく、
特に限定されないことは言うまでもない。
【０１３２】実施の形態１に示すＣＭＯＳ回路とする場
合、ゲート電極が共通であるため、上下のゲート電圧は
同一であるが、本実施の形態においては、ゲート電極が
共通ではない。本実施の形態において、下側のゲート電
極４１に印加される電圧と上側のゲート電極４７に印加
される電圧が異なっており、互いにスキャンさせながら
駆動させることになる。即ち、第２ＴＦＴ５６にゲート
電極４１から電圧を印加することができ、第１ＴＦＴ５
５にゲート電極４７から電圧を印加することもできる。
こうすることで、一つの半導体層の上下にチャネル（デ
ュアルチャネル）を形成するデュアルゲート構造の効果
に似た効果、即ち、閾値のばらつきを抑えることがで
き、なおかつオフ電流を抑えることができる。
【０１３３】また、第２ＴＦＴをｐチャネル型ＴＦＴと
し、第１ＴＦＴをｎチャネル型ＴＦＴとして、第２ＴＦ
Ｔのゲート電極に−１０Ｖの電圧を印加したオン状態の
まま、第１ＴＦＴのゲート電極に１０Ｖの電圧を印加し
てオン状態とし、シミュレーションを行った所、第２の
絶縁膜の膜厚が１００ｎｍと２００ｎｍとした場合にＳ
値が０．２５Ｖ／ｄｅｃとなり、仮定した一般的な構造
のｎチャネル型ＴＦＴのＳ値（０．２６Ｖ／ｄｅｃ）よ
りも低い値とすることができる。従って、第２の絶縁膜
の膜厚は１００ｎｍ以上とすることが望ましい。ただ
し、上記シミュレーションでは一般的な構造のＴＦＴの
半導体層と、本発明のＴＦＴの半導体層を同一の膜質と
して仮定しているものである。本発明は、レーザー光を
照射して同時に２層の半導体層を溶融させた場合、吸収
された熱が互いに保持されて、溶融したシリコンの冷却
期間が単層の半導体層を溶融させた場合に比べ長くなる
ため、優れた結晶性を有する半導体膜が得られる。
【０１３４】また、本発明は、複数のＴＦＴの占有面積
を大幅に縮小できるため、レイアウトのマージンを広げ
ることができるとともに、一つの画素サイズをさらに小
さくして高精細な表示が可能な発光装置を実現できる。
また、本発明は、複数のＴＦＴの占有面積を大幅に縮小
できるため、一つの画素に複数のＴＦＴを設けることに
よって発光装置の表示面積が低下する構成とした場合に
特に有効である。
【０１３５】また、本実施の形態は、実施の形態１と自
由に組み合わせることができる。従って、同一基板上に
画素部と駆動回路とを形成する場合、本実施の形態によ
って画素サイズを小さくすることができ、実施の形態１
によって駆動回路サイズを小さくすることができる。
【０１３６】（実施の形態３）以下に本発明を用いた代
表的なＴＦＴおよびその作製方法を図４に示し、液晶表
示装置への適用例を図５に示す。実施の形態１、２では
構造の異なる複数のＴＦＴを形成した例を示したが、本
実施の形態では複数のチャネル形成領域を有するＴＦＴ
を一例として説明する。
【０１３７】まず、絶縁表面を有する基板７０上に下地
絶縁膜となる第１の絶縁膜７２を形成する。第１の絶縁
膜７２としては、珪素を主成分とする絶縁膜の単層膜ま
たは２層以上積層させればよい。ここでは図示しない
が、第１の絶縁膜７２を２層構造とし、第１の絶縁膜７
２の下層として、プラズマＣＶＤ法で成膜温度４００
℃、原料ガスＳｉＨ4、ＮＨ3、Ｎ2Ｏから作製される酸
化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ＝２７％、
Ｎ＝２４％、Ｈ＝１７％）を５０nm（好ましくは１０〜
２００nm）形成する。次いで、表面をオゾン水で洗浄し
た後、表面の酸化膜を希フッ酸（１／１００希釈）で除
去する。次いで、第１の絶縁膜７２の上層として、プラ
ズマＣＶＤ法で成膜温度４００℃、原料ガスＳｉＨ4、
Ｎ2Ｏから作製される酸化窒化シリコン膜（組成比Ｓｉ
＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を１００
ｎｍ（好ましくは５０〜２００nm）の厚さに積層形成
し、さらに大気解放せずにプラズマＣＶＤ法で成膜温度
３００℃、成膜ガスＳｉＨ4で非晶質構造を有する第１
の半導体膜（ここではアモルファスシリコン膜）を５４
ｎｍの厚さ（好ましくは２５〜２００ｎｍ）で形成す
る。
【０１３８】次いで、レジストからなるマスクを形成
し、所望の形状にエッチング処理して島状に分離された
第１の半導体層７３を形成する。第１の半導体層７３を
形成した後、レジストからなるマスクを除去する。
【０１３９】次いで、フッ酸を含むエッチャントで酸化
膜を除去すると同時にシリコン膜の表面を洗浄した後、
最終的にゲート絶縁膜の１層となる珪素を主成分とする
第２の絶縁膜７４を形成する。ここでは、プラズマＣＶ
Ｄ法により５０ｎｍの厚さ（好ましくは１ｎｍ〜２００
ｎｍ）で酸化窒化シリコン膜（組成比Ｓｉ＝３２％、Ｏ
＝５９％、Ｎ＝７％、Ｈ＝２％）で形成する。
【０１４０】次いで、２５〜２００ｎｍの範囲の膜厚で
非晶質構造を有する第２の半導体膜７５を形成する。ま
た、第１の半導体膜や第２の半導体膜の材料に限定はな
いが、好ましくはシリコンまたはシリコンゲルマニウム
（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金
などを用い、公知の手段（スパッタ法、ＬＰＣＶＤ法、
またはプラズマＣＶＤ法等）により形成すればよい。ま
た、第２の半導体膜は、第１の半導体膜と材料や膜厚を
異ならせてもよい。
【０１４１】次いで、上記２層の半導体の両方を結晶化
させるレーザー光の照射を行う。（図４（Ａ））ここで
は、出力１０Ｗの連続発振のＹＶＯ4レーザから射出さ
れた第２高調波（５３２nm）や第３高調波（３５５ｎ
ｍ）を適用する。好ましくは光学系により照射面にて楕
円形状のレーザ光に成形して、非晶質構造を有する第１
の半導体層及び非晶質構造を有する第２の半導体膜に照
射する。このときのエネルギー密度は０．０１〜１００
ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃ
ｍ2）が必要である。そして、０．５〜２０００ｃｍ／
ｓ程度の速度でレーザ光に対して相対的に半導体膜を移
動させて照射する。非晶質構造を有する第１の半導体層
７３及び非晶質構造を有する第２の半導体膜７５にレー
ザー光を照射することによって、吸収された熱が互いに
保持されて冷却期間が長くなるため、大粒径化を生じさ
せることもできる。即ち、単層で非晶質シリコン膜を連
続発振のレーザー光で結晶化させた場合よりも優れた結
晶性を有する半導体膜を得ることができる。
【０１４２】また、珪素の結晶化を助長する金属元素
（代表的にはニッケル）を第２の半導体層に添加した
後、裏面側から基板を通過させて上記レーザー光の照射
を行ってもよい。金属元素を添加する場合には第２の絶
縁膜の膜厚を１０ｎｍ以上とし、後の工程で第２の半導
体層中から除去または低減するゲッタリング処理を行う
ことが好ましい。
【０１４３】また、必要であれば、表面（第２の半導体
層）側から上記レーザー光の照射を行った後、裏面（第
１の半導体層）側から基板を通過させて再び上記レーザ
ー光の照射を行ってもよい。表面側と裏面側からレーザ
ー光を照射して結晶化を行う場合は、レーザー光の波長
範囲は特に限定されず、例えば、波長400ｎｍ以下のエ
キシマレーザーであってもよい。
【０１４４】次いで、上記第２の半導体膜のパターニン
グを行った後、第２の半導体層７７の表面を洗浄する。
ここまでの工程で図４（Ｂ）に示す断面図が得られる。
次いで、珪素を主成分とする絶縁膜の単層または積層か
らなる第３の絶縁膜７８を形成する。また、熱酸化法に
よって第２の半導体層の表面のみに酸化膜からなる第３
の絶縁膜を形成してもよい。なお、第３の絶縁膜７８は
最終的にゲート絶縁膜の１層となる。第３の絶縁膜７８
の膜厚は、５０ｎｍ〜２００ｎｍの範囲で適宜選択すれ
ばよい。
【０１４５】次いで、第１の導電膜を形成し、マスクを
用いてエッチングを行って最終的にゲート電極となる第
１の電極７１を形成する。次いで、第１の電極７１をマ
スクとして半導体にｎ型を付与する不純物元素（Ｐ、Ａ
ｓ等）を添加する。（図４（Ｃ））表面からの深さに合
わせてそれぞれドーピング条件を適宜設定すれば、それ
ぞれ異なる深さに配置された第１の半導体層と第２の半
導体層にそれぞれ所望の不純物濃度を添加することがで
きる。ここでは、イオンドーピング法によって第２の半
導体層７７及び第１の半導体層７６にリンを添加し、自
己整合的にｎ型の不純物領域８０〜８３を形成する。第
２の絶縁膜７４が比較的薄い場合、１回のドーピングで
行うこともできる。また、ドーピングを行う前に、第３
の絶縁膜７８をドライエッチングで選択的に除去して第
１の電極７１と重なる部分のみを残し、第２の半導体層
を露呈させて不純物元素の添加を行ってもよい。さら
に、第２の半導体層と第２の絶縁膜との選択比が高けれ
ば、ドーピング前後にドライエッチングで第２の絶縁膜
のうち、第２の半導体層と重なる部分のみを残し、第１
の半導体層を露呈させてもよい。第１の半導体層及び第
２の半導体層を露呈させることができれば、後の工程で
ある第１の半導体層に達するコンタクトホールの形成工
程が容易となる。
【０１４６】次いで、添加した不純物元素を活性化する
ために加熱処理、ランプ光源からの強光の照射、または
レーザー光の照射を行う。また、第２の半導体層を通過
するレーザー光を用いて、同時に２層の活性化を行って
もよい。連続発振が可能な固体レーザ（ＹＡＧレーザ、
ＹＶＯ4レーザ、ＹＬＦレーザ、または半導体レーザー
励起の全固体赤外レーザ等）を用い、基本波の第２高調
波〜第４高調波を活性化に用いる場合には、０．０１〜
１００ＭＷ／ｃｍ2程度（好ましくは０．０１〜１０Ｍ
Ｗ／ｃｍ2）が必要である。また、０．５〜２０００ｃ
ｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜
を移動させて照射すればよい。また、２層の下側には配
線などがないため、裏面側もしくは、裏面側と表面側と
の両面から強光やレーザー光を照射して活性化させるこ
とが好ましい。表面側と裏面側からレーザー光を照射し
て活性化を行う場合は、レーザー光の波長範囲は特に限
定されない。また、活性化と同時にゲート絶縁膜となる
絶縁膜へのプラズマダメージやゲート絶縁膜となる絶縁
膜と半導体層との界面へのプラズマダメージを回復する
ことができる。
【０１４７】次いで、層間絶縁膜８４を形成し、水素化
を行った後、マスクを用いて不純物領域８０〜８３に達
するコンタクトホールをそれぞれ形成する。各コンタク
トホールは、選択比が十分とれるのであれば同時に形成
してもよいが、別々に形成してもよいし、段階的に形成
してもよい。第２の半導体層７７の不純物領域８２、８
３に達するコンタクトホールは、第１の半導体層７６の
不純物領域８０、８１に達するコンタクトホールよりも
内側が形成される。ここでは断面図を分かりやすくする
ため、コンタクトホールを横一列に並べた配置とした
が、特に限定されず、各半導体層の形状を適宜変更して
所望の面積内に作り込めばよい。次いで、第２の導電膜
を形成し、マスクを用いて各不純物領域８０〜８３とそ
れぞれ電気的に接続する配線８５〜８７を形成する。
（図４（Ｄ１））
【０１４８】以上の工程で、第１の電極７１をゲート電
極とし、異なる層に複数のチャネル形成領域８８、８９
を有する１つのＴＦＴを形成することができる。共通の
ゲート電極を備え、自己整合的に形成されているため、
チャネル長Ｌを同一とすることができる。このＴＦＴ
は、ソース領域８３と、ドレイン領域８１とを有し、接
続電極８５で接続された不純物領域８０、８２を有して
いる。即ち、このＴＦＴの活性層は、異なる層に分離し
て存在する構成となっている。なお、チャネル形成領域
８８においてキャリアが流れる方向と、チャネル形成領
域８９においてキャリアが流れる方向とが反対になって
いる。
【０１４９】また、図４（Ｄ２）に上面図を示す。ま
た、図４（Ｄ２）に上面図の一例を示す。図４（Ｄ２）
中の鎖線Ａ−Ａ’で切断した断面図が図４（Ｄ１）に対
応している。なお、本発明はこの上面図に限定されない
ことは言うまでもない。
【０１５０】なお、図４（Ｄ３）に等価回路図の一例を
示す。等価回路図で示すと、従来のダブルゲート構造と
ほぼ同一であるが、各チャネル形成領域８８、８９とゲ
ート電極７１との距離間隔がそれぞれ異なっており、従
来のダブルゲート構造とは異なっている。また、ゲート
電極を並列して設ける必要がないため、従来のダブルゲ
ート構造のＴＦＴよりも占有面積を小さくすることがで
きる。ゲート電極７１に電圧を印加して上側の半導体層
が導通状態となっても下側の半導体層が導通状態となら
なければ、ＴＦＴ全体としてオン状態とならない。従っ
て、実際のゲート絶縁膜は、第３の絶縁膜７８と、第２
の絶縁膜７４とを合わせたものとなる。この実際のゲー
ト絶縁膜の膜厚を調節することによって自由にオフ電流
値やしきい値を設定することができる。加えて、上側の
チャネル形成領域８８もゲート絶縁膜の一部として働く
とも考えられる。このようなＴＦＴ構造とするとオフ電
流値や電流リークを低減することができる。
【０１５１】また、ここでは第２の絶縁膜を薄くするこ
とによって下側の半導体層に電圧を印加させてオンオフ
をコントロールする構造としたが、第２の絶縁膜を厚く
する構成または、誘電率が非常に低い材料を用いれば、
下側の半導体層は抵抗素子として機能させることができ
る。
【０１５２】上記ＴＦＴを用いて液晶表示装置に適用す
る例を図５で説明する。なお、図５中、図４と同じ部位
には同じ符号を用いる。
【０１５３】アクティブマトリクス型の液晶表示装置の
画素部には、数十から数百万個の各画素にＴＦＴ（画素
ＴＦＴ）が配置され、その画素ＴＦＴのそれぞれには画
素電極が設けられる。
【０１５４】図５（Ａ）にアクティブマトリクス基板に
おける一つの画素に設けられたスイッチング素子周辺の
断面図を示し、上面図を図５（Ｂ）に示す。図４（Ａ）
と異なっている点は、下層の半導体層と接続するドレイ
ン配線８６に画素電極９０が設けられている点と、ドレ
イン配線８６がゲート配線７１と第４の絶縁膜８４を間
に挟んで重なっている点である。ここでは画素電極９０
として透明導電膜（ＩＴＯ（酸化インジウム酸化スズ合
金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―Ｚｎ
Ｏ）、酸化亜鉛（ＺｎＯ）等）を用いた透過型の液晶表
示装置として用いる場合のアクティブマトリクス基板で
ある。なお、第４の絶縁膜８４を誘電体としてドレイン
配線８６とゲート配線７１とで保持容量を形成してい
る。
【０１５５】また、ここでは透過型の液晶表示装置の例
を示すが、画素電極の材料として反射性を有する材料
（Ａｇ、Ａｌなど）で形成すれば、反射型の液晶表示装
置を作製することも可能である。
【０１５６】図５（Ａ）に示すＴＦＴをマトリクス状に
配置したアクティブマトリクス基板を得た後、アクティ
ブマトリクス基板上に配向膜を形成しラビング処理を行
う。なお、ここでは配向膜を形成する前に、アクリル樹
脂膜等の有機樹脂膜をパターニングすることによって基
板間隔を保持するための柱状のスペーサを所望の位置に
形成した。また、柱状のスペーサに代えて、球状のスペ
ーサを基板全面に散布してもよい。
【０１５７】次いで、対向基板を用意する。この対向基
板には、着色層、遮光層が各画素に対応して配置された
カラーフィルタが設けられている。また、駆動回路の部
分にも遮光層を設ける。このカラーフィルタと遮光層と
を覆う平坦化膜を設ける。次いで、平坦化膜上に透明導
電膜からなる対向電極を画素部に形成し、対向基板の全
面に配向膜を形成し、ラビング処理を施す。
【０１５８】そして、アクティブマトリクス基板と対向
基板とをシール材で貼り合わせる。シール材にはフィラ
ーが混入されていて、このフィラーと柱状スペーサによ
って均一な間隔を持って２枚の基板が貼り合わせられ
る。その後、両基板の間に液晶材料を注入し、封止剤に
よって完全に封止する。液晶材料には公知の液晶材料を
用いれば良い。このようにしてアクティブマトリクス型
液晶表示装置が完成する。
【０１５９】図５にアクティブマトリクス型液晶表示装
置の等価回路図を示す。図５（Ｂ）では図示していない
が保持容量９２を他の箇所で形成している。液晶を挟ん
だ対向基板側には対向電極が設けられており、液晶を誘
電体とした一種のコンデンサ９１を形成している。そし
て、各画素に印加する電圧をＴＦＴのスイッチング機能
により制御して、このコンデンサへの電荷を制御するこ
とで液晶を駆動し、透過光量を制御して画像を表示する
仕組みになっている。
【０１６０】画素ＴＦＴは図４に示す手順によって形成
されたｎチャネル型ＴＦＴから成り、スイッチング素子
として液晶に電圧を印加して駆動させるものである。液
晶は交流で駆動させるので、フレーム反転駆動と呼ばれ
る方式が多く採用されている。この方式では消費電力を
低く抑えるために、画素ＴＦＴに要求される特性はオフ
電流値（ＴＦＴがオフ動作時に流れるドレイン電流）を
十分低くすることが重要であるため、本発明のＴＦＴは
画素ＴＦＴに有用である。
【０１６１】本発明により、オフ電流値が十分に低いＴ
ＦＴを小さい面積で作製することができる。また、図４
に示すＴＦＴは、一つのゲート電極で構成しており、ゲ
ート電極を並列して設ける必要がないため、従来のダブ
ルゲート構造のＴＦＴよりも占有面積を小さくすること
ができる。従来のダブルゲート構造のＴＦＴでは、２つ
のゲート電極を並列に設けるため、少なくともチャネル
長方向における長さは、２つのゲート電極の幅と、ゲー
ト電極間の幅が必要であり、パターニング精度によって
これらの長さが決定していた。一方、本発明は、少なく
ともチャネル長方向における長さは１つのゲート電極の
幅のみでよい。従って、本発明により、ＴＦＴの占有面
積を大幅に縮小できるため、レイアウトのマージンを広
げることができるとともに、透過型の液晶表示装置にお
いて開口率の向上に寄与することができる。
【０１６２】また、ここではｎ型の不純物元素を添加し
てｎチャネル型ＴＦＴを作製した例を示したが、ｎ型の
不純物元素に代えてｐ型の不純物元素を添加すればｐチ
ャネル型ＴＦＴを作製することもできる。
【０１６３】また、ここではトップゲート型ＴＦＴの例
を示したが、第２の半導体層の上方に設けたゲート電極
に代えて、ゲート電極を第１の半導体層の下方に設けて
逆スタガ型ＴＦＴとすることもできる。
【０１６４】また、本実施の形態は、実施の形態１や実
施の形態２と自由に組み合わせることができる。
【０１６５】以上の構成でなる本発明について、以下に
示す実施例でもってさらに詳細な説明を行うこととす
る。
【０１６６】（実施例）［実施例１］本実施例では、Ｅ
Ｌモジュールにおける具体的な回路構成の一例を図８及
び図９に示す。
【０１６７】図８（Ａ）中、１２０は画素部であり、複
数の画素１２１がマトリクス状に形成されている。また
１２２は信号線駆動回路（ソース配線側駆動回路）、１
２３は走査線駆動回路（ゲート配線側駆動回路）であ
る。
【０１６８】図８（Ａ）で示した画素１２１の詳しい構
成の一例を図２に示す。図２の構成は、上記実施の形態
２と同一であるため、ここでは詳しい説明は省略する。
図８に示す画素１２１は、少なくとも発光素子であるＯ
ＬＥＤ、及びＯＬＥＤに接続して電流を供給するＴＦ
Ｔ、該ＴＦＴに接続するＴＦＴ、信号線Ｓｉ（Ｓ１〜Ｓ
ｘのうちの１つ）、走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１
つ）、電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有して
いる。また、図２に示す画素には保持容量を設けていな
いが、保持容量を設けてもよい。ただし、図２に示す画
素構成に限定されないことは言うまでもない。
【０１６９】なお、図８（Ａ）では信号線駆動回路１２
２と走査線駆動回路１２３が、画素部１２０と同じ基板
上に形成されているが、本発明はこの構成に限定されな
い。信号線駆動回路１２２と走査線駆動回路１２３とが
画素部１２０と異なる基板上に一部形成され、ＦＰＣ等
のコネクターを介して、画素部１２０と接続されていて
も良い。また、図８（Ａ）では信号線駆動回路１２２と
走査線駆動回路１２３は１つづつ設けられているが、本
発明はこの構成に限定されない。信号線駆動回路１２２
と走査線駆動回路１２３の数は設計者が任意に設定する
ことができる。
【０１７０】なお本明細書において接続とは、電気的な
接続を意味する。
【０１７１】また、図８（Ａ）では、画素部１２０に信
号線Ｓ１〜Ｓｘと、電源線Ｖ１〜Ｖｘと、走査線Ｇ１〜
Ｇｙとが印加される配線とが設けられている。なお信号
線と電源線の数は必ずしも同じであるとは限らない。ま
たこれらの配線の他に、別の異なる配線が設けられてい
ても良い。
【０１７２】電源線Ｖ１〜Ｖｘは所定の電位に保たれて
いる。なお図８（Ａ）ではモノクロの画像を表示する発
光装置の構成を示しているが、本発明はカラーの画像を
表示する発光装置であっても良い。その場合、電源線Ｖ
１〜Ｖｘの電位の高さを全て同じに保たなくても良く、
対応する色毎に変えるようにしても良い。
【０１７３】図８（Ｂ）に図８（Ａ）で示した信号線駆
動回路１２２の詳しい構成の一例をブロック図で示す。
１２２ａはシフトレジスタ、１２２ｂは記憶回路Ａ、１
２２ｃは記憶回路Ｂ、１２２ｄは定電流回路である。
【０１７４】シフトレジスタ１２２ａにはクロック信号
ＣＬＫと、スタートパルス信号ＳＰが入力されている。
また記憶回路Ａ１２２ｂにはデジタルビデオ信号（Ｄｉ
ｇｉｔａｌ Ｖｉｄｅｏ Ｓｉｇｎａｌｓ）が入力され
ており、記憶回路Ｂ１２２ｃにはラッチ信号（Ｌａｔｃ
ｈ Ｓｉｇｎａｌｓ）が入力されている。定電流回路１
２２ｄから出力される一定の信号電流Ｉｃは信号線へ入
力される。
【０１７５】シフトレジスタ１２２ａに所定の配線から
クロック信号ＣＬＫとスタートパルス信号ＳＰとが入力
されることによって、タイミング信号が生成される。タ
イミング信号は記憶回路Ａ１２２ｂが有する複数のラッ
チＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力さ
れる。なおこのときシフトレジスタ１２２ａにおいて生
成されたタイミング信号を、バッファ等で緩衝増幅して
から、記憶回路Ａ１２２ｂが有する複数のラッチＡ（Ｌ
ＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力するような
構成にしても良い。
【０１７６】記憶回路Ａ１２２ｂにタイミング信号が入
力されると、該タイミング信号に同期して、ビデオ信号
線に入力される１ビット分のデジタルビデオ信号が、順
に複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）のそ
れぞれに書き込まれ、保持される。
【０１７７】なお、ここでは記憶回路Ａ１２２ｂにデジ
タルビデオ信号を取り込む際に、記憶回路Ａ１２２ｂが
有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）
に、順にデジタルビデオ信号を入力しているが、本発明
はこの構成に限定されない。記憶回路Ａ１２２ｂが有す
る複数のステージのラッチをいくつかのグループに分
け、各グループごとに並行して同時にデジタルビデオ信
号を入力する、いわゆる分割駆動を行っても良い。なお
このときのグループの数を分割数と呼ぶ。例えば４つの
ステージごとにラッチをグループに分けた場合、４分割
で分割駆動すると言う。
【０１７８】記憶回路Ａ１２２ｂの全てのステージのラ
ッチへの、デジタルビデオ信号の書き込みが一通り終了
するまでの時間を、ライン期間と呼ぶ。実際には、上記
ライン期間に水平帰線期間が加えられた期間をライン期
間に含むことがある。
【０１７９】１ライン期間が終了すると、記憶回路Ｂ１
２２ｃが有する複数のラッチＢ（ＬＡＴＢ＿１〜ＬＡＴ
Ｂ＿ｘ）に、ラッチ信号線を介してラッチシグナル（La
tchSignal）が供給される。この瞬間、記憶回路Ａ１２
２ｂが有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ
＿ｘ）に保持されているデジタルビデオ信号は、記憶回
路Ｂ１２２ｃが有する複数のラッチＢ（ＬＡＴＢ＿１〜
ＬＡＴＢ＿ｘ）に一斉に書き込まれ、保持される。
【０１８０】デジタルビデオ信号を記憶回路Ｂ１２２ｃ
に送出し終えた記憶回路Ａ１２２ｂには、シフトレジス
タ１２２ａからのタイミング信号に基づき、次の１ビッ
ト分のデジタルビデオ信号の書き込みが順次行われる。
【０１８１】この２順目の１ライン期間中には、記憶回
路Ｂ１２２ｃに書き込まれ、保持されているデジタルビ
デオ信号が定電流回路１２２ｄに入力される。
【０１８２】また、図９（Ａ）に電流設定回路Ｃ１のよ
り詳しい構成を示す。なお、電流設定回路Ｃ２〜Ｃｘも
同じ構成を有する。また、図９（Ｂ）に図９（Ａ）中に
おけるＳＷとＩｎｂの等価回路を示す。ＳＷやＩｎｂに
本発明を適用することも可能であり、駆動回路が占める
面積を縮小することができる。本発明を適用する場合に
は、画素部の構成に合わせることが好ましく、図２では
下側をｎチャネル型ＴＦＴとし、上側をｐチャネル型Ｔ
ＦＴとしているので、ＳＷやＩｎｂも同様の構成とし、
さらにＳＷやＩｎｂに適したサイズに適宜変更すればよ
い。なお、Ｉｎｂに関しては、実施の形態１にその適用
例が示してある。
【０１８３】電流設定回路Ｃ１は定電流源１３１と、４
つのトランスミッションゲートＳＷ１〜ＳＷ４と、２つ
のインバーターＩｎｂ１、Ｉｎｂ２とを有している。な
お、定電流源１３１が有するトランジスタ１３０の極性
は、画素が有するトランジスタの極性と同じである。
【０１８４】記憶回路Ｂ１２２ｃが有するＬＡＴＢ＿１
から出力されたデジタルビデオ信号によって、ＳＷ１〜
ＳＷ４のスイッチングが制御される。なおＳＷ１及びＳ
Ｗ３に入力されるデジタルビデオ信号と、ＳＷ２及びＳ
Ｗ４に入力されるデジタルビデオ信号は、Ｉｎｂ１、Ｉ
ｎｂ２によって反転している。そのためＳＷ１及びＳＷ
３がオンのときはＳＷ２及びＳＷ４はオフ、ＳＷ１及び
ＳＷ３がオフのときはＳＷ２及びＳＷ４はオンとなって
いる。
【０１８５】ＳＷ１及びＳＷ３がオンのとき、定電流源
１３１から０ではない所定の値の電流ＩｃがＳＷ１及び
ＳＷ３を介して信号線Ｓ１に入力される。
【０１８６】逆にＳＷ２及びＳＷ４がオンのときは、定
電流源１３１からの電流ＩｃはＳＷ２を介してグラウン
ドに落とされる。またＳＷ４を介して電源線Ｖ１〜Ｖｘ
の電源電位が信号線Ｓ１に与えられ、Ｉｃ≒０となる。
【０１８７】再び図８（Ｂ）を参照して、前記の動作
が、１ライン期間内に、定電流回路１２２ｄが有する全
ての電流設定回路（Ｃ１〜Ｃｘ）において同時に行われ
る。よって、デジタルビデオ信号により、全ての信号線
に入力される信号電流Ｉｃの値が選択される。
【０１８８】次に、走査線駆動回路１２３の構成につい
て説明する。
【０１８９】走査線駆動回路１２３は、それぞれシフト
レジスタ、バッファを有している。また場合によっては
レベルシフタを有していても良い。
【０１９０】走査線駆動回路において、シフトレジスタ
にクロックＣＬＫ及びスタートパルス信号ＳＰが入力さ
れることによって、タイミング信号が生成される。生成
されたタイミング信号はバッファにおいて緩衝増幅さ
れ、対応する走査線に供給される。バッファ回路に本発
明を適用することも可能であり、駆動回路が占める面積
を縮小することができる。
【０１９１】走査線には、画素１ライン分のトランジス
タのゲートが接続されている。そして、１ライン分の画
素のトランジスタを一斉にＯＮにしなくてはならないの
で、バッファは大きな電流を流すことが可能なものが用
いられる。
【０１９２】なお、シフトレジスタの代わりに、例えば
デコーダ回路のような走査線の選択ができる別の回路を
用いても良い。
【０１９３】なお、各走査線の電圧を、各走査線にそれ
ぞれ対応する複数の走査線駆動回路で制御しても良い
し、いくつかの走査線または全ての走査線の電圧を１つ
の走査線駆動回路で制御しても良い。
【０１９４】なお、本発明のＯＬＥＤを有する半導体装
置を駆動する信号線駆動回路１２２及び走査線駆動回路
１２３は、ここで示す構成に限定されないことは言うま
でもない。
【０１９５】本実施例は、上記に示した画素構成に実施
の形態２を適用して、画素部の一つの画素における複数
のＴＦＴの占有面積を大幅に縮小することができる。加
えて上記に示した駆動回路のＣＭＯＳ回路の一部または
全てに実施の形態１を適用して駆動回路におけるＣＭＯ
Ｓ回路の占有面積を大幅に縮小することができる。な
お、本実施例は、実施の形態１や実施の形態２と自由に
組み合わせることができる。
【０１９６】また、実施の形態１や実施の形態２を用い
て完成させたＥＬモジュール外観図の一例を図１０に示
す。図１０（Ａ）は、ＯＬＥＤを有するモジュール、い
わゆるＥＬモジュールの上面図であって、図１０（Ｂ）
は図１０（Ａ）をＡ−Ａ’で切断した断面図である。絶
縁表面を有する基板２００（例えば、ガラス基板、結晶
化ガラス基板、もしくはプラスチック基板等）に、画素
部２０２、ソース側駆動回路２０１、及びゲート側駆動
回路２０３を形成する。なお、ソース側駆動回路２０１
は、図８の信号線駆動回路１２２と対応しており、ま
た、ゲート側駆動回路２０３は、図８の走査線駆動回路
１２３と対応しており、画素部２０２は図８の画素部１
２０と対応している。これらの画素部や駆動回路は、上
述の記載または上記実施の形態１または実施の形態２に
従えば得ることができる。
【０１９７】また、２１８はシール材、２１９は保護膜
であり、画素部および駆動回路部はシール材２１８で覆
われ、そのシール材は保護膜２１９で覆われている。さ
らに、接着材を用いてカバー材２２０で封止されてい
る。カバー材２２０としては、プラスチック、ガラス、
金属、セラミックス等、いかなる組成の基材でもよい。
また、カバー材２２０の形状および支持体の形状も特に
限定されず、平面を有するもの、曲面を有するもの、可
曲性を有するもの、フィルム状のものであってもよい。
熱や外力などによる変形に耐えるためカバー材２２０は
基板２００と同じ材質のもの、例えばガラス基板を用い
ることが望ましく、本実施例では、サンドブラスト法な
どにより図１０に示す凹部形状（深さ３〜１０μｍ）に
加工する。さらに加工して乾燥剤２２１が設置できる凹
部（深さ５０〜２００μｍ）を形成することが望まし
い。また、ＥＬ層２１６を保護するため、基板２００と
カバー材２２０の間にシリコンオイルを充填させてもよ
い。また、多面取りでＥＬモジュールを製造する場合、
基板とカバー材とを貼り合わせた後、ＣＯ2レーザー等
を用いて端面が一致するように分断してもよい。
【０１９８】また、ここでは図示しないが、用いる金属
層（ここでは陰極など）の反射により背景が映り込むこ
とを防ぐために、位相差板（λ／４板）や偏光板からな
る円偏光板と呼ばれる円偏光手段を基板２００に設けて
もよい。
【０１９９】なお、２０８はソース側駆動回路２０１及
びゲート側駆動回路２０３に入力される信号を伝送する
ための配線であり、外部入力端子となるＦＰＣ（フレキ
シブルプリントサーキット）２０９からビデオ信号やク
ロック信号を受け取る。また、本実施例の発光装置は、
デジタル駆動であってもよく、アナログ駆動であっても
よく、ビデオ信号はデジタル信号であってもよいし、ア
ナログ信号であってもよい。なお、ここではＦＰＣしか
図示されていないが、このＦＰＣにはプリント配線基盤
（ＰＷＢ）が取り付けられていても良い。本明細書にお
ける発光装置には、発光装置本体だけでなく、それにＦ
ＰＣもしくはＰＷＢが取り付けられた状態をも含むもの
とする。また、これらの画素部や駆動回路と同一基板上
に複雑な集積回路（ＣＰＵ、コントローラ等）を形成す
ることも可能であるが、少ないマスク数での作製は困難
である。従って、ＣＰＵ、コントローラ等を備えたＩＣ
チップを、ＣＯＧ（chip on glass）方式やＴＡＢ（tap
e automated bonding）方式やワイヤボンディング方法
で実装することが好ましい。
【０２００】次に、断面構造について図１０（Ｂ）を用
いて説明する。基板２００上に絶縁膜２１０が設けら
れ、絶縁膜２１０の上方には画素部２０２、ゲート側駆
動回路２０３が形成されており、画素部２０２は電流制
御用ＴＦＴ２１１ａとそのドレインに電気的に接続され
た画素電極２１２ｂと、スイッチング用ＴＦＴ２１１ｂ
とを含む複数の画素により形成される。ただし、ここで
示した画素構成（１画素に２つのＴＦＴ）に限定され
ず、さらに複数のＴＦＴや回路を一つの画素に作り込ん
でもよい。また、ゲート側駆動回路２０３に設ける様々
な回路はｎチャネル型ＴＦＴ２１３とｐチャネル型ＴＦ
Ｔ２１４とを組み合わせたＣＭＯＳ回路を用いて形成さ
れる。
【０２０１】なお、本実施例では、スイッチング用ＴＦ
Ｔ２１１ｂに逆スタガ型であるｎチャネル型ＴＦＴを用
い、電流制御用ＴＦＴ２１１ｂにトップゲート型である
ｐチャネル型ＴＦＴを用いたが、本発明はこの構成に限
定されない。スイッチング用ＴＦＴと電流制御用ＴＦＴ
はｐチャネル型ＴＦＴでもｎチャネル型ＴＦＴでも良
い。ただし、ＯＬＥＤの陽極を画素電極として用いる場
合、電流制御用ＴＦＴはｐチャネル型ＴＦＴであること
が望ましく、ＯＬＥＤの陰極を画素電極として用いる場
合、電流制御用ＴＦＴはｎチャネル型ＴＦＴであること
が望ましい。
【０２０２】電流制御用ＴＦＴ２１１ａの一方の不純物
領域と電気的に接続している接続電極２１２ａに電気的
に接続された画素電極２１２ｂはＯＬＥＤの陽極として
機能させる。また、画素電極２１２ｂの両端にはバンク
２１５が形成され、画素電極２１２ｂ上にはＥＬ層２１
６およびＯＬＥＤの陰極２１７が形成される。
【０２０３】陰極２１７は全画素に共通の配線としても
機能し、接続配線２０８を経由してＦＰＣ２０９に電気
的に接続されている。仕事関数が小さければ小さいほど
発光効率が向上するため、中でも、陰極に用いる材料と
しては、アルカリ金属の一つであるＬｉ（リチウム）を
含む合金材料が望ましい。さらに、画素部２０２及びゲ
ート側駆動回路２０３に含まれる素子は全て陰極２１
７、シール材２１８、及び保護膜２１９で覆われてい
る。
【０２０４】なお、シール材２１８としては、できるだ
け可視光に対して透明もしくは半透明な材料を用いるの
が好ましい。また、シール材２１８はできるだけ水分や
酸素を透過しない材料であることが望ましい。また、シ
ール材は特に設けなくともよい。
【０２０５】また、シール材２１８を用いてＯＬＥＤを
完全に覆った後、すくなくとも図１０に示すようにＡｌ
ＯＮ膜、ＡｌＮ膜、Ａｌ2Ｏ3膜、またはＤＬＣ膜から選
ばれた単層または積層からなる保護膜２１９をシール材
２１８の表面（露呈面）に設けることが好ましい。
【０２０６】以上のような構造でＯＬＥＤを保護膜で封
入することにより、ＯＬＥＤを外部から完全に遮断する
ことができ、外部から水分や酸素等のＥＬ層の酸化によ
る劣化を促す物質が侵入することを防ぐことができる。
従って、信頼性の高い発光装置を得ることができる。
【０２０７】また、画素電極を陰極とし、ＥＬ層と陽極
を積層して図１０とは逆方向に発光する構成としてもよ
い。逆方向とした場合にはカバー材は透光性を有する材
料で形成し、カバー材に円偏光手段を設ければよい。
【０２０８】［実施例２］本実施例では、実施の形態１
及び実施例１とは異なる画素構成、具体的には、各画素
にメモリー素子（ＳＲＡＭ）を組み込んだ例を示す。図
１１に一つの画素の等価回路図を示す。
【０２０９】図１１において、３０５はスイッチング用
ＴＦＴである。スイッチング用ＴＦＴ３０５のゲート電
極は、ゲート信号を入力するゲート信号線（Ｇ１〜Ｇ
ｎ）のうちの１つであるゲート信号線３０６に接続され
ている。スイッチングＴＦＴ３０５のソース領域とドレ
イン領域は、一方が信号を入力するソース信号線（Ｓ１
〜Ｓｎ）のうちの１つであるソース信号線３０７に、も
う一方がＳＲＡＭ３０８の入力側に接続されている。Ｓ
ＲＡＭ３０８の出力側は電流制御用ＴＦＴ３０９のゲー
ト電極に接続されている。
【０２１０】また、電流制御用ＴＦＴ３０９のソース領
域とドレイン領域は、一方が電流供給線（Ｖ１〜Ｖｎ）
の１つである電流供給線３１０に接続され、もう一方は
ＯＬＥＤ３１１に接続される。
【０２１１】ＯＬＥＤ３１１は陽極と陰極と、陽極と陰
極との間に設けられたＥＬ層とからなる。陽極が電流制
御用ＴＦＴ３０９のソース領域またはドレイン領域と接
続している場合、言い換えると陽極が画素電極の場合、
陰極は対向電極となる。逆に陰極が電流制御用ＴＦＴ３
０９のソース領域またはドレイン領域と接続している場
合、言い換えると陰極が画素電極の場合、陽極は対向電
極となる。
【０２１２】ＳＲＡＭ３０８はｐチャネル型ＴＦＴとｎ
チャネル型ＴＦＴを２つずつ有しており、ｐチャネル型
ＴＦＴのソース領域は高電圧側のＶｄｄｈに、ｎチャネ
ル型ＴＦＴのソース領域は低電圧側のＶｓｓに、それぞ
れ接続されている。１つのｐチャネル型ＴＦＴと１つの
ｎチャネル型ＴＦＴとが対になっており、１つのＳＲＡ
Ｍの中にｐチャネル型ＴＦＴとｎチャネル型ＴＦＴとの
対が２組存在することになる。
【０２１３】また、対になったｐチャネル型ＴＦＴとｎ
チャネル型ＴＦＴは、そのドレイン領域が互いに接続さ
れている。また対になったｐチャネル型ＴＦＴとｎチャ
ネル型ＴＦＴは、そのゲート電極が互いに接続されてい
る。そして互いに、一方の対になっているｐチャネル型
ＴＦＴ及びｎチャネル型ＴＦＴのドレイン領域が、他の
一方の対になっているｐチャネル型ＴＦＴ及びｎチャネ
ル型ＴＦＴのゲート電極と同じ電位に保たれている。
【０２１４】そして一方の対になっているｐチャネル型
及びｎチャネル型ＴＦＴのドレイン領域は入力の信号
（Ｖｉｎ）が入る入力側であり、もう一方の対になって
いるｐチャネル型及びｎチャネル型ＴＦＴのドレイン領
域は出力の信号（Ｖｏｕｔ）が出力される出力側であ
る。
【０２１５】ＳＲＡＭはＶｉｎを保持し、Ｖｉｎを反転
させた信号であるＶｏｕｔを出力するように設計されて
いる。つまり、ＶｉｎがＨｉだとＶｏｕｔはＶｓｓ相当
のＬｏの信号となり、ＶｉｎがＬｏだとＶｏｕｔはＶｄ
ｄｈ相当のＨｉの信号となる。
【０２１６】なお、本実施例で示すように、ＳＲＡＭが
画素３０４に一つ設けられている場合には、画素中のメ
モリーデータが保持されているため外部回路の大半を止
めた状態で静止画を表示することが可能である。これに
より、低消費電力化を実現することができる。
【０２１７】また、画素に複数のＳＲＡＭを設けること
も可能であり、ＳＲＡＭを複数設けた場合には、複数の
データを保持することができるので、時間階調による階
調表示を可能になる。
【０２１８】本実施例では、ｐチャネル型ＴＦＴとｎチ
ャネル型ＴＦＴとの対を少なくとも一組を実施の形態１
または実施の形態２に従って形成し、集積することによ
ってＳＲＡＭ３０８の占有面積を縮小することを可能と
する。加えて、スイッチング用ＴＦＴ３０５と電流制御
用ＴＦＴ３０９との対を実施の形態２に従って集積する
ことも可能である。
【０２１９】また、ここではＯＬＥＤを有する発光装置
において１つの画素にＳＲＡＭを作り込んだ例を示した
が、液晶表示装置において、一つの画素にＳＲＡＭを作
り込んでもよい。本発明によって占有面積が縮小された
ＳＲＡＭを一つの画素に形成することによって、液晶表
示装置の開口率が大幅に向上する。
【０２２０】また、ここではＳＲＡＭの占有面積を縮小
した例を示したが、同様に他のメモリ素子、例えばＤＲ
ＡＭの占有面積を縮小することも可能であり、一つの画
素に作り込むことができる。
【０２２１】なお、本実施例は実施例１、実施の形態
１、実施の形態２、または実施の形態３と自由に組み合
わせることが可能である。
【０２２２】［実施例３］本実施例では、実施例１や実
施例２とは異なる画素の構成の例を図１２に示す。
【０２２３】図１２（Ａ）に記載の画素は、ＴＦＴ４１
１、４１２、４１３、４１４と、保持容量４１５と、Ｏ
ＬＥＤ（発光素子）４１６とを有している。
【０２２４】本実施例では、１つの画素に設けられる４
つのＴＦＴ４１１、４１２、４１３、４１４を実施の形
態１または実施の形態２を用いて集積し、占有面積を縮
小する。また、集積化しても、駆動方法は変わらない。
以下に画素の構成とＯＬＥＤの駆動方法の説明を行う。
【０２２５】ＴＦＴ４１１は、ゲートが端子４１８に接
続され、ソースとドレインが一方は電流源４１７に、他
方はＴＦＴ４１３のドレインに接続されている。ＴＦＴ
４１２は、ゲートが端子４１９に、ソースとドレインが
一方はＴＦＴ４１３のドレインに、他方はＴＦＴ４１３
のゲートに接続されている。ＴＦＴ４１３とＴＦＴ４１
４は、ゲートが互いに接続されており、ソースが共に端
子４２０に接続されている。ＴＦＴ４１４のドレインは
ＯＬＥＤ４１６の陽極に接続されており、発光素子４１
６の陰極は端子４２１に接続されている。保持容量４１
５はＴＦＴ４１３及び４１４のゲートとソース間の電圧
を保持するように設けられている。端子４２０、４２１
には、電源からそれぞれ所定の電圧が印加されており、
互いに電圧差を有している。
【０２２６】端子４１８、４１９に与えられる電圧によ
りＴＦＴ４１１、４１２がオンになった後、電流源４１
７によってＴＦＴ４１３のドレイン電流が制御される。
ここで、ＴＦＴ４１３はゲートとドレインが接続されて
いるため飽和領域で動作している。この場合、ＴＦＴ４
１３のドレイン電流はゲート電圧によって変化する。ま
た、ＴＦＴ４１３とＴＦＴ４１４はそのゲートとソース
が互いに接続されているため、ＴＦＴ４１４のゲート電
圧がＴＦＴ４１３のゲート電圧と同じ大きさに保たれ
る。
【０２２７】よって、ＴＦＴ４１３とＴＦＴ４１４はド
レイン電流が比例関係になる。特にＴＦＴの電気特性値
が同じであれば、ＴＦＴ４１３とＴＦＴ４１４はドレイ
ン電流が同じになる。ＴＦＴ４１４に流れるドレイン電
流はＯＬＥＤ４１６に供給され、該ドレイン電流の大き
さに見合った輝度でＯＬＥＤ４１６は発光する。そし
て、端子４１８、４１９に与えられる電圧によりＴＦＴ
４１１、４１２がオフになった後も、ＴＦＴ４１４のゲ
ート電圧が保持容量４１５によって保持されている限
り、ＯＬＥＤ４１６は発光し続ける。
【０２２８】このように、図１２（Ａ）に示した画素
は、画素に供給された電流を電圧に変換して保持する手
段と、該保持された電圧に応じた大きさの電流を発光素
子に流す手段とを有している。
【０２２９】また、図１２（Ａ）とは異なる画素構成を
図１２（Ｂ）に示す。図１２（Ｂ）に記載の画素は、Ｔ
ＦＴ４３１、４３２、４３３、４３４と、保持容量４３
５と、ＯＬＥＤ４３６とを有している。
【０２３０】本実施例では、１つの画素に設けられる４
つのＴＦＴ４３１、４３２、４３３、４３４を実施の形
態１または実施の形態２を用いて集積し、占有面積を縮
小する。また、集積化しても、駆動方法は変わらない。
以下に画素の構成とＯＬＥＤの駆動方法の説明を行う。
【０２３１】ＴＦＴ３１はゲートが端子４３８に接続さ
れ、ソースとドレインが一方は電流源３７に、他方はＴ
ＦＴ４３３のソースに接続されている。また、ＴＦＴ４
３４はゲートが端子４３８に接続され、ソースとドレイ
ンが一方はＴＦＴ４３３のゲートに、他方はＴＦＴ４３
３のドレインに接続されている。ＴＦＴ４３２は、ゲー
トが端子４３９に、ソースとドレインが、一方は端子４
４０に、他方はＴＦＴ４３３のソースに接続されてい
る。ＴＦＴ４３４のドレインはＯＬＥＤ４３６の陽極に
接続されており、ＯＬＥＤ４３６の陰極は端子４４１に
接続されている。保持容量４３５はＴＦＴ４３３のゲー
トとソース間の電圧を保持するように設けられている。
端子４４０、４４１には、電源からそれぞれ所定の電圧
が印加されており、互いに電圧差を有している。
【０２３２】端子４３８に与えられる電圧によりＴＦＴ
４３１及び４３４がオンになり、かつ端子４３９に与え
られる電圧によりＴＦＴ４３２がオフになった後、電流
源４３７によってＴＦＴ４３３のドレイン電流が制御さ
れる。ここで、ＴＦＴ４３３はゲートとドレインが接続
されているため飽和領域で動作している。この場合、Ｔ
ＦＴ４３３のドレイン電流はゲート電圧によって変化す
る。
【０２３３】ＴＦＴ４３３に流れるドレイン電流はＯＬ
ＥＤ４３６に供給され、該ドレイン電流の大きさに見合
った輝度でＯＬＥＤ４３６は発光する。
【０２３４】そして、端子４３８に与えられる電圧によ
りＴＦＴ４３１、４３４がオフになった後、端子４３９
に与えられる電圧によりＴＦＴ４３２がオンになる。こ
のとき、ＴＦＴ４３３のゲート電圧が保持容量４３５に
よって保持されている限り、ＴＦＴ４３１、４３４がオ
ンであったときと同じ輝度でＯＬＥＤ４３６は発光し続
ける。
【０２３５】このように、図１２（Ｂ）に示した画素
は、画素に供給された電流を電圧に変換して保持し、該
保持された電圧に応じた大きさの電流を発光素子に流す
手段を有している。
【０２３６】上述した図１２（Ａ）、（Ｂ）に示す画素
は、ＴＦＴの閾値やオン電流等の特性が画素毎にばらつ
いていても、電流源によりＯＬＥＤに流れる電流の大き
さを制御するので、画素間でＯＬＥＤの輝度にばらつき
が生じるのを防ぐことができる。
【０２３７】また、本実施例は実施例１と組み合わせる
ことができる。実施例１の画素構成に代えて、図１２
（Ａ）、（Ｂ）に示す画素構成とすればよい。
【０２３８】以上に示したように、本発明は画素の構成
やＯＬＥＤの駆動方法によらず適用することが可能であ
る。
【０２３９】［実施例４］実施の形態１では、２つのゲ
ート電極を設けてＣＭＯＳ回路を形成した例を示した
が、本実施例では、１つのゲート電極でＣＭＯＳ回路を
形成する例を図１３に示す。
【０２４０】なお、途中の工程までは実施の形態３と同
一であるのでここでは省略する。また、図１３中、図４
と同じ部位には同一の符号を用いる。
【０２４１】まず、実施の形態３に従って図４（Ｂ）と
同じ状態を得る。（図１３（Ａ））次いで、次いで、実
施の形態３に従って、珪素を主成分とする絶縁膜の単層
または積層からなる第３の絶縁膜と、第１の電極７１と
を形成する。また、熱酸化法によって第２の半導体層の
表面のみに酸化膜からなる第３の絶縁膜を形成してもよ
い。第３の絶縁膜の膜厚は、５０ｎｍ〜２００ｎｍの範
囲で適宜選択すればよい。
【０２４２】次いで、第１の電極７１をマスクとしてエ
ッチングを行って第３の絶縁膜を選択的に除去して第１
の電極７１と重なる部分のみを残し、第３の絶縁層５０
３を形成する。なお、ここではエッチングを行って第３
の絶縁層を形成した例を示すが、行わなくともよい。次
いで、一部を露呈させた第２の半導体層に第１の電極７
１をマスクとして自己整合的にｐ型を付与する不純物元
素（ボロン）を添加して不純物領域５０１、５０２を形
成する。（図１３（Ｂ））ここでは露呈させた領域に比
較的低い加速電圧で高濃度のドーピングを行うため、第
１の半導体層にほとんどｐ型の不純物元素は添加されな
い。
【０２４３】次いで、第１の電極７１をマスクとして自
己整合的にｎ型を付与する不純物元素（リン）を添加し
て不純物領域５０４ａ、５０４ｂ、５０５ａ、５０５ｂ
を形成する。（図１３（Ｃ））ここでは第２の絶縁膜７
４を通過させて比較的高い加速電圧で高濃度のドーピン
グを行う。ここでは、不純物領域５０１、５０２にも低
濃度でリンが添加されるが、高濃度にボロンが添加され
ているため、最終的にｐチャネル型ＴＦＴのソース領域
またはドレイン領域として十分に機能する。また、上方
に存在する第２の半導体層によって表面からの深さが異
なっている領域、即ち不純物領域５０４ｂ、５０５ｂに
はドーパントが低濃度に添加され、ＬＤＤ領域となって
いる。また、ボロンは原子サイズが小さく、添加後に活
性化させにくいため、ここでのリンのドーピングによっ
てドーピングダメージを与えて第２の半導体層を非晶質
化させ、後の活性化工程で再結晶化（活性化）させやす
くしている。
【０２４４】また、上記ドーピング順序に限定されず、
先にｎ型を付与する不純物元素を添加した後でｐ型を付
与する不純物元素を添加してもよい。
【０２４５】次いで、第２の半導体層をマスクとして第
２の絶縁膜７４を選択的に除去して、第２の絶縁層５０
６を形成する。ただし、第２の絶縁膜と第２の半導体層
との選択比が十分取れるエッチング条件および第２の絶
縁膜の膜厚とすることが重要である。なお、ここではエ
ッチングを行って第２の絶縁層を形成した例を示すが、
行わなくともよい。
【０２４６】次いで、添加した不純物元素を活性化する
ために加熱処理、ランプ光源からの強光の照射、または
レーザー光の照射を行う。また、第２の半導体層を通過
するレーザー光を用いて、同時に２層の活性化を行って
もよい。連続発振が可能な固体レーザ（ＹＡＧレーザ、
ＹＶＯ4レーザ、ＹＬＦレーザ等）を用い、基本波の第
２高調波〜第４高調波を活性化に用いる場合には、０．
０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．０１〜
１０ＭＷ／ｃｍ2）が必要である。また、０．５〜２０
００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半
導体膜を移動させて照射すればよい。また、２層の下層
には電極などが存在しないので、裏面側からレーザー光
を照射して２層の半導体層を同時に活性化させることが
好ましい。また、裏面側と表面側との両面から強光やレ
ーザー光を照射してもよい。表面側と裏面側からレーザ
ー光を照射して活性化を行う場合は、レーザー光の波長
範囲は特に限定されない。また、活性化と同時にゲート
絶縁膜となる絶縁膜へのプラズマダメージやゲート絶縁
膜となる絶縁膜と半導体層との界面へのプラズマダメー
ジを回復することができる。
【０２４７】次いで、層間絶縁膜５０７を形成し、水素
化を行った後、各不純物領域に達するコンタクトホール
をそれぞれ形成する。各コンタクトホールは、選択比が
十分とれるのであれば同時に形成してもよいが、別々に
形成してもよい。第２の半導体層の不純物領域５０１、
５０２に達するコンタクトホールは、第１の半導体層の
不純物領域５０４ａ、５０５ａに達するコンタクトホー
ルよりも内側が形成される。次いで、各不純物領域とそ
れぞれ電気的に接続する配線５０８〜５１０を形成す
る。（図１３（Ｄ１））
【０２４８】以上の工程で、第１の電極７１をゲート電
極とし、且つ、第３の絶縁層５０３をゲート絶縁膜と
し、且つ、ソース領域５０２と、ドレイン領域５０１
と、これらの領域に挟まれたチャネル形成領域５１２と
を活性層とし、且つ、ソース領域５０２と接続するソー
ス配線５１０と、ドレイン領域５０１と接続するドレイ
ン配線５０９と、を有するトップゲート構造のｐチャネ
ル型ＴＦＴ５００が完成する。
【０２４９】加えて、第１の電極７１をゲート電極と
し、且つ、第３の絶縁層５０３、第２の絶縁層５０６を
ゲート絶縁膜とし、且つ、ソース領域５０５ａと、ドレ
イン領域５０４ａと、ＬＤＤ領域５０４ｂ、５０５ｂ
と、これらの領域に挟まれたチャネル形成領域５１１と
を活性層とし、且つ、ソース領域５０５ａと接続するソ
ース配線５０８と、ドレイン領域５０４ａと接続するド
レイン配線５０９と、を有するトップゲート構造のｎチ
ャネル型ＴＦＴが完成する。また、これらのＴＦＴを相
補的に組み合わせればＣＭＯＳ回路を作製することがで
きる。
【０２５０】また、本発明の作製工程においては、ＣＭ
ＯＳ回路を５枚のマスクで作製することができる。従
来、並列に並べてＣＭＯＳ回路を作製する場合、半導体
層のパターニング、ゲート電極のパターニング、ｎ型を
付与する不純物元素のドーピングマスク、ｐ型を付与す
る不純物元素のドーピングマスク、コンタクトホールの
パターニング、配線のパターニングと６枚のマスクが必
要であった。本発明は、半導体層のマスクを１枚追加
し、ドーピングマスクを２枚削減することでマスク数を
増やすことなく大幅にＣＭＯＳ回路の所要面積を縮小で
きる。
【０２５１】また、図１３（Ｄ２）に上面図の一例を示
す。図１３（Ｄ２）中の鎖線Ａ−Ａ’で切断した断面図
が図１３（Ｄ１）に対応している。
【０２５２】また、コンタクトを取るために第１の半導
体層と第２の半導体層のサイズは異なっているが、特に
形状は限定されない。また、ｎチャネル型ＴＦＴのチャ
ネル形成領域５１１は、ｐチャネル型ＴＦＴのチャネル
形成領域５１２のチャネル長Ｌと同一である。
【０２５３】なお、図１３（Ｄ３）にＣＭＯＳ回路の一
例であるインバータ回路とした場合の等価回路図の一例
を示す。等価回路図で示すと、一般的なＣＭＯＳ回路と
ほぼ同一であるが、実際は、各チャネル形成領域５１
１、５１２とゲート電極７１との距離間隔がそれぞれ異
なっており、一般的なＣＭＯＳ回路とは異なっている。
従って、ｎチャネル型ＴＦＴにおいて、実際のゲート絶
縁膜は、第３の絶縁層５０３と、第２の絶縁層５０６と
を合わせたものとなる。このことを考慮にいれると、こ
れらの絶縁層の合計膜厚を５０ｎｍ〜２００ｎｍの範囲
で適宜調節することによって自由にオフ電流値やしきい
値を設定することができる。加えて、上側のチャネル形
成領域５１２もゲート絶縁膜の一部として働くとも考え
られる。このようなＴＦＴ構造とするとオフ電流値や電
流リークを低減することができる。
【０２５４】また、ここでは第１の半導体層７６にｎ型
を付与する不純物元素を添加し、第２の半導体層７７に
ｐ型を付与する不純物元素を添加した例を示したが、第
１の半導体層７６にｐ型を付与する不純物元素を添加
し、第２の半導体層７７にｎ型を付与する不純物元素を
添加してもよい。
【０２５５】また、図１３（Ｄ１）のＴＦＴは、シング
ルゲート構造であるが、特に限定されず、ゲート電極を
平面状に２つ並列配置して２つのチャネル形成領域を有
するダブルゲート構造としてもよいし、３つ以上複数の
チャネル形成領域を有するマルチゲート構造としてもよ
い。
【０２５６】また、ここではトップゲート型ＴＦＴの例
を示したが、第２の半導体層の上方に設けたゲート電極
に代えて、ゲート電極を第１の半導体層の下方に設けて
逆スタガ型ＴＦＴとすることもできる。
【０２５７】本実施例により、ＣＭＯＳ回路の占有面積
を大幅に縮小することができる。従って、ＣＭＯＳ回路
を含む駆動回路の小型化が可能となる。
【０２５８】また、本実施例は実施の形態１乃至３、実
施例１乃至３のいずれとも自由に組み合わせることがで
きる。
【０２５９】例えば、本実施例と実施の形態３と組み合
わせる場合には、同一基板上に画素部と駆動回路を形成
し、画素部のＴＦＴを実施の形態３に示したオフ電流値
の低いＴＦＴを形成し、駆動回路に本実施例のＣＭＯＳ
回路を形成してもよい。この場合、駆動回路に互いに重
なる２層の半導体層が設けられ、画素部にも互いに重な
る２層の半導体層を設けることができる。ただし、２層
の半導体層のうち、上層の半導体層にドーピングを別々
に行う必要があるのでドーピングマスクが必要となる。
【０２６０】また、同一基板上に種類の異なるＴＦＴを
選択的に形成してもよい。図１４（Ａ）〜（Ｃ）に作製
工程の一例を示す。図１４（Ａ）は実施の形態３に示し
た図４（Ａ）に対応しており、同一の部位には同一の符
号を用いる。図１４（Ａ）に示すようにレーザー光を照
射した後、第２の半導体層のパターニングを行う。ここ
で図中、左側に示した領域には第２の半導体層を形成
し、右側に示した領域には第２の半導体層を設けないパ
ターニングを行う。次いで、第３の絶縁膜と第１の電極
を形成し、第１の電極をマスクとして第３の絶縁膜を選
択的に除去して第３の絶縁層５０３を形成する。次い
で、ｎ型またはｐ型を付与する不純物元素のドーピング
を行い、右側に示した半導体層にｎ型を付与する不純物
元素のみを添加する。このドーピング後の図を示したも
のが、図１４（Ｂ）であり、図１３（Ｃ）と対応してい
る。図１４（Ｂ）、（Ｃ）において、左側に示した領域
は図１３（Ｃ）、（Ｄ）と同一であり、同一の部位には
同一の符号を用いる。なお、以降の工程は、上述した図
１３（Ｃ）から図１３（Ｄ）の状態を得る工程と同じで
あるのでここでは説明を省略する。こうして、図１４
（Ｃ）に示すように、左側の領域には図１３（Ｄ）と同
一のＣＭＯＳ回路が完成し、同時に右側の領域にはダブ
ルゲート構造のＴＦＴ６０４が完成する。なお、ＴＦＴ
６０４は、ゲート電極６０５と、第２絶縁層及び第３絶
縁層５０３からなるゲート絶縁膜と、６０３、６０４で
示したソース領域またはドレイン領域と、６０１、６０
２で示したソース配線またはドレイン配線とで構成され
ている。
【０２６１】［実施例５］本実施例は、実施の形態１と
異なる構成のＣＭＯＳ回路を形成した例を図１５に示
す。図１５（Ａ）は断面図、図１５（Ｂ）は上面図であ
る。本実施例は実施の形態と異なる点は、第１の絶縁膜
７１２が単層であり、且つ第２の絶縁膜が２層構造（７
１４ａ、７１４ｂ）である点と、第１の電極と第２の電
極のサイズが異なっている点と、オフセット領域７００
が形成されている点である。これらの点以外は、実施の
形態１と工程および構成がほとんど同一であるため、こ
こでは詳細な説明は省略する。
【０２６２】実施の形態１では、第１の絶縁膜に平坦化
処理を行った例を示したが、本実施例では、第２の絶縁
膜を２層構造（７１４ａ、７１４ｂ）とし、平坦化処理
を行って第２の絶縁膜の上層７１４ｂを形成する。平坦
化処理として、塗布膜（レジスト膜等）を形成した後エ
ッチングなどを行って平坦化するエッチバック法や機械
的化学的研磨法（ＣＭＰ法）等を用いればよい。
【０２６３】また、本実施例では、第１の電極７１１と
第２の電極７１９のチャネル長方向における幅が異なっ
ている。第２の電極７１９をドーピングマスクとするた
め、チャネル形成領域７２８のチャネル長がＬ１とな
り、チャネル形成領域７２９のチャネル長Ｌ２となる。
加えて、ソース領域またはドレイン領域と、チャネル形
成領域７２８との間にオフセット領域７００が形成され
る。オフセット領域７００を形成することによってリー
ク電流の低減が成される。
【０２６４】従って、本実施例のｎチャネル型ＴＦＴ
は、第１の電極７１１をゲート電極とし、チャネル形成
領域７２８と、該チャネル形成領域７２８に接するオフ
セット領域７００と、ソース領域およびドレイン領域
と、ソース領域またはドレイン領域に接続するソース配
線７２６、７２７及びドレイン配線７２５とを有する逆
スタガ型ＴＦＴである。
【０２６５】また、本実施例は、実施の形態１乃至３、
実施例１乃至４のいずれとも自由に組み合わせることが
可能である。
【０２６６】［実施例６］本実施例は、第１の半導体層
にｐ型を付与する不純物元素の添加を行い、第２の半導
体層にｎ型を付与する不純物元素の添加を行った例を図
１６に示す。
【０２６７】なお、本実施例は、図１（Ａ）〜（Ｄ）に
示す工程とほぼ同一であり、且つ、構造もほぼ同一であ
るため、異なる点のみを以下に説明する。
【０２６８】ドーピング工程において、第２の電極８１
９をマスクとして第１の半導体層にｐ型を付与する不純
物元素（ボロン）の添加を行い、さらに第２の半導体層
にｎ型を付与する不純物元素（リンなど）の添加を行
う。適宜、ドーピング条件を設定してそれぞれ添加を行
えばよい。また、本実施例においては、同時にドーピン
グしてもよく、ボロンのほうがリンよりも原子半径が小
さいので膜中に深く注入されるため、同じ加速電圧で添
加しても第２の半導体層にリンを添加し、第１の半導体
層にボロンを添加することもできる。
【０２６９】ドーピング工程以外の工程は、実施の形態
１に従って作製し、図１６（Ａ）に示すＣＭＯＳ回路が
完成する。なお、第２の電極７１９をゲート電極とし、
第２の半導体層を活性層とするトップゲート構造のＴＦ
Ｔ８３０はｎチャネル型ＴＦＴである。また、第１の電
極７１１をゲート電極とし、第１の半導体層を活性層と
する逆スタガ構造のＴＦＴはｐチャネル型ＴＦＴであ
る。なお、８２７は上記ｎチャネル型ＴＦＴのソース配
線であり、８２６は上記ｐチャネル型ＴＦＴのソース配
線である。
【０２７０】また。図１６（Ｂ）に上面図の一例を示
す。図１６（Ｂ）中の鎖線Ａ−Ａ’で切断した断面図が
図１６（Ａ）に対応している。
【０２７１】また、これら２つのＴＦＴのドレイン領域
は、ドレイン配線８２５と電気的に接続されており、上
記ｎチャネル型ＴＦＴ８３０と相補的に組み合わせれ
ば、ＣＭＯＳ回路を形成することができる。なお、図１
（Ｄ３）にＣＭＯＳ回路とした場合の等価回路図の一例
を示す。
【０２７２】なお、本実施例は、実施の形態１乃至３、
実施例１乃至５のいずれとも自由に組み合わせることが
可能である。
【０２７３】［実施例７］本発明を実施して形成された
駆動回路や画素部は、様々なモジュール（アクティブマ
トリクス型液晶モジュール、アクティブマトリクス型Ｅ
Ｌモジュール、アクティブマトリクス型ＥＣモジュー
ル）の小型化、軽量化、または高精細化を実現すること
ができる。即ち、本発明を実施することによって、それ
らを組み込んだ全ての電子機器が完成される。
【０２７４】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴ
ーグル型ディスプレイ）、カーナビゲーション、プロジ
ェクタ、カーステレオ、パーソナルコンピュータ、携帯
情報端末（モバイルコンピュータ、携帯電話または電子
書籍等）などが挙げられる。それらの一例を図１７〜図
１９に示す。
【０２７５】図１７（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明により、額
縁部の面積が小さくなるので全体のサイズをよりコンパ
クトにすることができる。また、本発明により一つの画
素サイズをさらに小さくすることが可能となり、高精細
な表示を実現することができる。
【０２７６】図１７（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。
【０２７７】図１７（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。
【０２７８】図１７（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示部２３０２、アーム部２３０
３等を含む。
【０２７９】図１７（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。
【０２８０】図１７（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。
【０２８１】図１８（Ａ）はフロント型プロジェクター
であり、投射装置２６０１、スクリーン２６０２等を含
む。実施例３を投射装置２６０１の一部を構成する液晶
モジュール２８０８に適用し、装置全体を完成させるこ
とができる。本発明により一つの画素サイズをさらに小
さくすることが可能となり、高精細な表示部を実現する
ことができる。加えて、本発明により開口率を向上する
ことができる。
【０２８２】図１８（Ｂ）はリア型プロジェクターであ
り、本体２７０１、投射装置２７０２、ミラー２７０
３、スクリーン２７０４等を含む。実施例３を投射装置
２７０２の一部を構成する液晶モジュール２８０８に適
用し、装置全体を完成させることができる。本発明によ
り一つの画素サイズをさらに小さくすることが可能とな
り、高精細な表示部を実現することができる。加えて、
本発明により開口率を向上することができる。
【０２８３】なお、図１８（Ｃ）は、図１８（Ａ）及び
図１８（Ｂ）中における投射装置２６０１、２７０２の
構造の一例を示した図である。投射装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶モジュール２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図１８（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。
【０２８４】また、図１８（Ｄ）は、図１８（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図１８（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。
【０２８５】ただし、図１８に示したプロジェクターに
おいては、透過型の電気光学装置を用いた場合を示して
おり、反射型の電気光学装置及びＥＬモジュールでの適
用例は図示していない。
【０２８６】図１９（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０
６、画像入力部（ＣＣＤ、イメージセンサ等）２９０７
等を含む。本発明により、額縁部の面積が小さくなるの
で全体のサイズをよりコンパクト、且つ、軽量化するこ
とができる。また、本発明により一つの画素サイズをさ
らに小さくすることが可能となり、高精細な表示を実現
することができる。
【０２８７】図１９（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。
【０２８８】図１９（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
【０２８９】ちなみに図１９（Ｃ）に示すディスプレイ
は中小型または大型のもの、例えば５〜２０インチの画
面サイズのものである。また、このようなサイズの表示
部を形成するためには、基板の一辺が１ｍのものを用
い、多面取りを行って量産することが好ましい。
【０２９０】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器の作製方法に適用すること
が可能である。また、本実施例の電子機器は実施の形態
１乃至３、実施例１乃至６のどのような組み合わせから
なる構成を用いても実現することができる。
【０２９１】
【発明の効果】本発明により、比較的少ないマスク数で
絶縁表面を有する基板上に複数のＴＦＴを３次元的に高
集積化した高性能な半導体装置を実現することができ
る。
【０２９２】また、本発明により、絶縁表面を有する基
板上に形成するＣＭＯＳ回路の占有面積を大幅に縮小す
ることができる。加えて、占有面積を大幅に縮小した本
発明のＣＭＯＳ回路は、作製の際に使用するマスク数を
６枚または７枚で完成させることができる。
【０２９３】また、本発明により、絶縁表面を有する基
板上に形成する複数のＴＦＴの占有面積を大幅に縮小で
きるため、レイアウトのマージンを広げることができ
る。
【０２９４】従って、液晶表示装置やＯＬＥＤを有する
発光装置などに代表される表示装置において、画素部ま
たは駆動回路のいずれか、若しくは両方の領域におい
て、水平方向の占有面積（複数のＴＦＴが占める占有面
積）を縮小できる。
【０２９５】また、本発明により、一つの画素サイズを
さらに小さくすることが可能となり、高精細な表示装置
を実現できる。また、本発明は、複数のＴＦＴの占有面
積を大幅に縮小できるため、一つの画素に複数のＴＦＴ
や様々な回路を設けることができる。
【図面の簡単な説明】
【図１】 実施の形態１を示す図。（ＣＭＯＳ回路）
【図２】 実施の形態２を示す図。（ＯＬＥＤ）
【図３】 実施の形態２を示す図。（ＯＬＥＤ）
【図４】 実施の形態３を示す図。（ＬＣＤ）
【図５】 実施の形態３を示す図。（ＬＣＤ）
【図６】 波長とアモルファスシリコンの透過率及び
反射率の関係を示す図。
【図７】 波長とポリシリコンの透過率及び反射率の
関係を示す図。
【図８】 駆動回路におけるブロック図。（実施例
１）
【図９】 等価回路を示す図。（実施例１）
【図１０】 ＥＬモジュールの上面図および断面図を示
す図。
【図１１】 画素の構成を示す回路図。（実施例２）
【図１２】 画素の構成を示す回路図。（実施例３）
【図１３】 実施例４を示す図。
【図１４】 実施例４を示す図。
【図１５】 実施例５を示す図。
【図１６】 実施例６を示す図。
【図１７】 電子機器の一例を示す図。
【図１８】 電子機器の一例を示す図。
【図１９】 電子機器の一例を示す図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/20 Ｈ０１Ｌ 27/00 ３０１Ａ ５Ｆ１１０ 21/336 Ｈ０１Ｓ 3/00 Ａ ５Ｇ４３５ 21/8238 Ｈ０１Ｌ 29/78 ６１３Ｚ 27/00 ３０１ ６１３Ａ 27/092 ６２７Ｇ Ｈ０１Ｓ 3/00 27/08 ３２１Ｇ Ｆターム(参考） 2H092 JA00 JA28 JA31 JA34 JA37 JB41 JB44 JB56 KA05 MA13 MA17 MA30 NA27 5C094 AA05 AA15 BA03 BA43 CA19 DA15 EA04 EA07 JA11 5F048 AC04 BA16 BA19 BB09 BC11 BC18 BE08 BG07 CB10 5F052 AA02 AA24 BB02 BB04 DA01 DA02 DA03 DB02 DB03 DB07 JA01 5F072 RR05 YY08 5F110 AA04 BB02 BB04 BB06 BB07 BB11 CC02 CC08 DD01 DD02 DD03 DD12 DD15 DD17 EE02 EE03 EE04 EE06 EE09 EE14 EE28 FF01 FF02 FF03 FF04 FF09 FF23 FF27 FF28 FF30 FF32 FF36 GG01 GG02 GG13 GG25 GG30 GG32 GG34 GG43 GG45 GG47 HJ01 HJ04 HJ12 HJ13 HJ23 HM14 HM15 NN03 NN24 NN27 NN71 NN73 NN78 PP03 PP04 PP05 PP06 PP11 PP23 PP24 PP29 PP34 QQ09 QQ11 QQ19 QQ21 QQ28 5G435 AA01 AA18 BB12 CC09 KK05 KK09

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】絶縁表面上に、結晶構造を有する半導体膜
    からなる第１の半導体層を有する第１の素子と、前記第
    １の半導体層上に絶縁膜と、該絶縁膜上に結晶構造を有
    する半導体膜からなる第２の半導体層を有する第２の素
    子とを有し、前記第１の半導体層と前記第２の半導体層
    の間には前記絶縁膜のみを有しており、前記第１の半導
    体層の一部は、前記絶縁膜を挟んで前記第２の半導体層
    の一部と重なっていることを特徴とする半導体装置。
  2. 【請求項２】請求項１において、前記第１の素子及び前
    記第２の素子は、ｎチャネル型ＴＦＴ、ｐチャネル型Ｔ
    ＦＴ、メモリ素子、薄膜ダイオード、シリコンのＰＩＮ
    接合からなる光電変換素子、またはシリコン抵抗素子で
    あることを特徴とする半導体装置。
  3. 【請求項３】絶縁表面上に設けられたＣＭＯＳ回路を有
    する半導体装置であって、第１の半導体層を活性層とす
    るｎチャネル型ＴＦＴと、前記第１の半導体層上に絶縁
    膜と、該絶縁膜上に第２の半導体層を活性層とするｐチ
    ャネル型ＴＦＴとが相補的に接続され、前記第１の半導
    体層と前記第２の半導体層の間には前記絶縁膜のみを有
    しており、前記第２の半導体層の上方には前記ｐチャネ
    ル型ＴＦＴのゲート絶縁膜及びゲート電極を有し、前記
    第１の半導体層の下方には前記ｎチャネル型ＴＦＴのゲ
    ート絶縁膜及びゲート電極を有し、前記第１の半導体層
    の一部が前記絶縁膜を挟んで前記第２の半導体層の一部
    と重なっていることを特徴とする半導体装置。
  4. 【請求項４】絶縁表面上に設けられたＣＭＯＳ回路を有
    する半導体装置であって、第１の半導体層を活性層とす
    るｐチャネル型ＴＦＴと、前記第１の半導体層上に絶縁
    膜と、該絶縁膜上に第２の半導体層を活性層とするｎチ
    ャネル型ＴＦＴとが相補的に接続され、前記第１の半導
    体層と前記第２の半導体層の間には前記絶縁膜のみを有
    しており、前記第２の半導体層の上方には前記ｎチャネ
    ル型ＴＦＴのゲート絶縁膜及びゲート電極を有し、前記
    第１の半導体層の下方には前記ｐチャネル型ＴＦＴのゲ
    ート絶縁膜及びゲート電極を有し、前記第１の半導体層
    の一部が絶縁膜を挟んで前記第２の半導体層の一部と重
    なっていることを特徴とする半導体装置。
  5. 【請求項５】絶縁表面上に設けられたＯＬＥＤを有する
    半導体装置であって、第１の半導体層を活性層とするｎ
    チャネル型ＴＦＴと、前記第１の半導体層上に絶縁膜
    と、該絶縁膜上に第２の半導体層を活性層とするｐチャ
    ネル型ＴＦＴとを有し、前記ｐチャネル型ＴＦＴは、Ｏ
    ＬＥＤに接続され、前記第１の半導体層と前記第２の半
    導体層の間には前記絶縁膜のみを有しており、前記第２
    の半導体層の上方には前記ｐチャネル型ＴＦＴのゲート
    絶縁膜及びゲート電極を有し、前記第１の半導体層の下
    方には前記ｎチャネル型ＴＦＴのゲート絶縁膜及びゲー
    ト電極を有し、前記第１の半導体層の一部が絶縁膜を挟
    んで前記第２の半導体層の一部と重なっていることを特
    徴とする半導体装置。
  6. 【請求項６】絶縁表面上に設けられたＣＭＯＳ回路を有
    する半導体装置であって、第１の半導体層を活性層とす
    るｎチャネル型ＴＦＴと、前記第１の半導体層上に絶縁
    膜と、該絶縁膜上に第２の半導体層を活性層とするｐチ
    ャネル型ＴＦＴとが相補的に接続され、前記第１の半導
    体層と前記第２の半導体層の間には前記絶縁膜のみを有
    しており、前記第２の半導体層の上方にはゲート絶縁膜
    及びゲート電極を有し、前記ｎチャネル型ＴＦＴと前記
    ｐチャネル型ＴＦＴの前記ゲート電極は同一であり、前
    記第１の半導体層の一部が前記絶縁膜を挟んで前記第２
    の半導体層の一部と重なっていることを特徴とする半導
    体装置。
  7. 【請求項７】請求項３乃至６のいずれか一において、前
    記第１の半導体層の一部が絶縁膜を挟んで前記第２の半
    導体層の一部と重なっている領域はチャネル形成領域で
    あることを特徴とする半導体装置。
  8. 【請求項８】請求項３乃至７のいずれか一において、前
    記第１の半導体層の一部が絶縁膜を挟んで前記第２の半
    導体層の一部と重なっている領域はソース領域またはド
    レイン領域であることを特徴とする半導体装置。
  9. 【請求項９】絶縁表面上に設けられた複数のチャネル形
    成領域を備えたＴＦＴを有する半導体装置であって、第
    １の半導体層と、第２の半導体層とを活性層とするＴＦ
    Ｔであり、前記第１の半導体層と前記第２の半導体層と
    は電極で電気的に接続されており、前記第１の半導体層
    と前記第２の半導体層の間には絶縁膜のみを有してお
    り、前記第２の半導体層上にＴＦＴのゲート絶縁膜と、
    該ゲート絶縁膜上にゲート電極とを有し、前記第２の半
    導体層のうち、前記ゲート絶縁膜を間に挟んで前記ゲー
    ト電極と重なる領域が第２のチャネル形成領域であり、
    前記第１の半導体層のうち、前記ゲート絶縁膜及び前記
    第２のチャネル形成領域及び前記絶縁膜を間に挟んで前
    記ゲート電極と重なる領域が第１のチャネル形成領域で
    あることを特徴とする半導体装置。
  10. 【請求項１０】請求項３乃至９のいずれか一において、
    前記第１の半導体層と前記第２の半導体層は、結晶構造
    を有する半導体膜であることを特徴とする半導体装置。
  11. 【請求項１１】請求項３乃至１０のいずれか一におい
    て、前記第１の半導体層におけるチャネル形成領域のチ
    ャネル長と、前記第２の半導体層におけるチャネル形成
    領域のチャネル長とが同一であることを特徴とする半導
    体装置。
  12. 【請求項１２】請求項１乃至１１のいずれか一におい
    て、前記第１の半導体層の膜厚は、前記第２の半導体層
    と同じ、若しくは前記第２の半導体層の膜厚よりも薄い
    ことを特徴とする半導体装置。
  13. 【請求項１３】絶縁表面上に第１の非晶質構造を有する
    半導体膜を形成する第１工程と、該半導体膜上に絶縁膜
    を形成する第２工程と、該絶縁膜上に第２の非晶質構造
    を有する半導体膜を形成する第３工程と、前記第１の非
    晶質構造を有する半導体膜と、前記第２の非晶質構造を
    有する半導体膜とに対してレーザー光を照射し、同時に
    前記第１の結晶構造を有する半導体膜と、前記第２の結
    晶構造を有する半導体膜とを形成する第４工程とを有す
    る半導体装置の作製方法。
  14. 【請求項１４】請求項１３において、前記レーザー光
    は、４００ｎｍ〜８００ｎｍの波長域を有する光である
    ことを特徴とする半導体装置の作製方法。
  15. 【請求項１５】請求項１３または請求項１４において、
    前記レーザー光は、連続発振型の固体レーザから出射し
    た光であることを特徴とする半導体装置の作製方法。
  16. 【請求項１６】請求項１３乃至１５のいずれか一におけ
    る前記第４工程において、前記レーザー光の一部は、前
    記第１の非晶質構造を有する半導体膜を通過し、さらに
    前記絶縁膜を通過して前記第２の非晶質構造を有する半
    導体膜に吸収されることを特徴とする半導体装置の作製
    方法。
  17. 【請求項１７】請求項１３乃至１６のいずれか一におけ
    る前記第４工程において、前記レーザー光の一部は、第
    ２の非晶質構造を有する半導体膜で反射し、前記第１の
    非晶質構造を有する半導体膜に照射されることを特徴と
    する半導体装置の作製方法。
  18. 【請求項１８】請求項１３乃至１７のいずれか一におけ
    る前記第４工程において、前記レーザー光の一部は、前
    記第１の非晶質構造を有する半導体膜と第２の非晶質構
    造を有する半導体膜との間で反射を繰り返し、いずれか
    一方に吸収されることを特徴とする半導体装置の作製方
    法。
  19. 【請求項１９】請求項１３乃至１８のいずれか一におけ
    る前記第４工程において、第１の非晶質構造を有する半
    導体膜に吸収されるレーザー光のエネルギーと、第２の
    非晶質構造を有する半導体膜に吸収されるレーザー光の
    エネルギーとを同一とすることを特徴とする半導体装置
    の作製方法。
  20. 【請求項２０】請求項１３乃至１８のいずれか一におけ
    る前記第４工程において、第１の非晶質構造を有する半
    導体膜に吸収されるレーザー光のエネルギーと、第２の
    非晶質構造を有する半導体膜に吸収されるレーザー光の
    エネルギーとを異ならせることを特徴とする半導体装置
    の作製方法。
  21. 【請求項２１】絶縁表面上に第１の非晶質構造を有する
    半導体膜を形成する第１工程と、該半導体膜上に第１の
    絶縁膜を形成する第２工程と、該第１の絶縁膜上に第２
    の非晶質構造を有する半導体膜を形成する第３工程と、
    前記第１の非晶質構造を有する半導体膜及び前記第１の
    絶縁膜を通過させて、前記第２の非晶質構造を有する半
    導体膜にレーザー光を照射し、同時に前記第１の結晶構
    造を有する半導体膜と、前記第２の結晶構造を有する半
    導体膜とを形成する第４工程と、該第２の結晶構造を有
    する半導体膜上に第２の絶縁膜を形成する第５工程と、
    前記第２の絶縁膜上にゲート電極を形成する第６工程
    と、前記ゲート電極をマスクとして前記第１の結晶構造
    を有する半導体膜または前記第２の結晶構造を有する半
    導体膜に対してｎ型またはｐ型を付与する不純物元素を
    添加する第７工程とを有する半導体装置の作製方法。
  22. 【請求項２２】絶縁表面上に第１のゲート電極を形成す
    る第１工程と、前記第１のゲート電極を覆う第１の絶縁
    膜を形成する第２工程と、前記第１の絶縁膜上に第１の
    非晶質構造を有する半導体膜を形成する第３工程と、該
    半導体膜上に第２の絶縁膜を形成する第４工程と、該第
    ２の絶縁膜上に第２の非晶質構造を有する半導体膜を形
    成する第５工程と、前記第１の非晶質構造を有する半導
    体膜及び前記第２の絶縁膜を通過させて、前記第２の非
    晶質構造を有する半導体膜にレーザー光を照射し、同時
    に前記第１の結晶構造を有する半導体膜と、前記第２の
    結晶構造を有する半導体膜とを形成する第６工程と、該
    第２の結晶構造を有する半導体膜上に第３の絶縁膜を形
    成する第７工程と、前記第３の絶縁膜上に第２のゲート
    電極を形成する第８工程と、前記第２のゲート電極をマ
    スクとして前記第１の結晶構造を有する半導体膜または
    前記第２の結晶構造を有する半導体膜に対してｎ型また
    はｐ型を付与する不純物元素を添加する第９工程とを有
    する半導体装置の作製方法。
  23. 【請求項２３】請求項２２において、前記第１のゲート
    電極を前記第１の結晶構造を有する半導体膜を活性層と
    するＴＦＴのゲート電極とし、前記第２のゲート電極を
    前記第２の結晶構造を有する半導体膜を活性層とするＴ
    ＦＴのゲート電極とすることを特徴とする半導体装置の
    作製方法。
  24. 【請求項２４】絶縁表面上に設けられた非晶質構造また
    は結晶構造を有する第１の半導体膜と、該半導体膜上に
    絶縁膜と、該絶縁膜上に非晶質構造または結晶構造を有
    する第２の半導体膜とに対してレーザー光を照射し、同
    時に前記第１の半導体膜と、前記第２の半導体膜とをア
    ニールする工程を有する半導体装置の作製方法。
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