JP2013128136A - 半導体装置 - Google Patents
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Abstract
の、工程数の簡略化を図る。また同歩留まりの向上を図る。
【解決手段】基板面内の半導体素子の半導体接合界面領域は、支持基板側から、すなわち
基板の素子が形成されていない面からレーザを直接照射し加熱することができるよう配置
される。1層目の半導体素子層、2層目の半導体素子層が形成された後、支持基板側から
レーザを照射することで、1層目の半導体素子層及び2層目の半導体素子層の、半導体接
合界面領域の活性化を同時に行う。支持基板と前記半導体素子層との間の層は光透過性と
し、レーザを減衰しない構造とする。
【選択図】図4
Description
低消費電力化が図られてきた。半導体集積回路の集積度を向上させるため、集積回路(半
導体素子層)を多層構造とした多層集積回路が提案されている。
有機材料の層間絶縁物を形成し、層間絶縁物上に第2の半導体素子層を積層して形成する
方法が報告されている(例えば、特許文献1参照)。
縁層の上に薄い単結晶半導体層を設けたシリコン・オン・インシュレータ(Silico
n On Insulator)と呼ばれる半導体基板(SOI基板)が開発されており
、マイクロプロセッサなどを製造する際の基板として普及しつつある。これは、SOI基
板を使った集積回路はトランジスタのドレインと基板間における寄生容量を低減し、半導
体集積回路の性能を向上させ、低消費電力化を図るものとして注目されているからである
。
許文献2参照)。水素イオン注入剥離法は、シリコンウエハに水素イオンを注入すること
によって表面から所定の深さに微小気泡層を形成し、該微小気泡層を劈開面とすることで
、別のシリコンウエハに薄いシリコン層(SOI層)を接合する。さらにSOI層を剥離
する熱処理を行うことに加え、酸化性雰囲気下での熱処理によりSOI層に酸化膜を形成
した後に該酸化膜を除去し、次に1000乃至1300℃の還元性雰囲気下で熱処理を行
って接合強度を高める必要があるとされている。
基板上にSOI層を形成したSOI基板の一例として、水素イオン注入剥離法を用いて、
コーティング膜を有するガラス基板上に薄い単結晶シリコン層を形成したものが知られて
いる(特許文献3及び特許文献4参照)。この場合にも、単結晶シリコン片に水素イオン
を注入することによって表面から所定の深さに微小気泡層を形成し、ガラス基板と単結晶
シリコン片を張り合わせ後に、微小気泡層を劈開面としてシリコン片を剥離することで、
ガラス基板上に薄いシリコン層(SOI層)を形成している。
tor(TFT))の構造として、ガラス基板上に、下地絶縁膜、活性層、ゲート絶縁膜
、ゲート電極、層間絶縁膜、配線を形成した構造が挙げられる。TFTの応答速度を上げ
る目的の一つとして、TFT全体のデザインルールを縮小することが行われている。
多層構造とした多層集積回路を形成する場合、半導体層の結晶性が良好であれば、高性能
化、低消費電力化を図ることができる。そのためには支持基板上に、単結晶半導体を用い
て水素イオン注入剥離法により薄い単結晶半導体層(SOI層)を形成することが有効で
ある。
記単結晶半導体層(SOI層)を形成する場合、下層の素子を保護するため、熱処理工程
を少なくすることが望ましい。例えば素子が形成された状態で拡散炉による高温の熱処理
を行ったとき、ヒロックやボイドの発生、熱応力による素子の変形が起きる。また同様に
レーザ処理による熱処理を行ったとき、素子内に異物などを巻き込んでいれば、異物周辺
の素子が破壊される可能性がある。
とによる支持基板のシュリンクを避けるため、熱処理工程を少なくすることが望ましい。
略化することが望ましい。
上に、高集積化され、小型化された半導体装置を、単結晶半導体層を用いて作製すること
である。
と、その上層に無機絶縁層と、その上層に第2の単結晶半導体素子層と、を有し、前記第
2の単結晶半導体素子層中の半導体接合界面領域と、支持基板と、の間には、単層あるい
は複層の光透過性の材料からなる層が形成されることを特徴とする。特に、本発明の半導
体装置にトランジスタを有する場合、前記第1の単結晶半導体素子層は、少なくとも第1
の島状単結晶半導体層と、その上層の第1のゲート電極と、その上層の第1の配線と、を
有し、前記第2の単結晶半導体素子層の素子におけるトランジスタの半導体接合界面領域
は、第1の島状単結晶半導体層と、第1のゲート電極と、第1の配線と、の何れにも重な
らずに配置されることを特徴とする。
、チャネル領域とドレイン領域との界面、チャネル領域とLDD領域との界面、LDD領
域とソース領域との界面、LDD領域とドレイン領域との界面等を指す。すなわち半導体
接合界面領域とは半導体に添加された一導電性を付与する不純物量が変化する領域や、半
導体素子特性に影響を与える領域を指す。
状単結晶半導体層を形成し、その上層に第1のゲート絶縁膜を形成し、その上層に第1の
ゲート電極を形成し、前記第1の島状単結晶半導体層の一部に不純物を添加し、その上層
に第1の絶縁膜を形成し、その上層に第1の配線を形成し、その上層に第1の無機絶縁層
を形成し、第1の単結晶半導体層を完成する。さらにその上層に第2の島状半導体層を形
成し、その上層に第2のゲート絶縁膜を形成し、その上層に第2のゲート電極を形成し、
第2の島状単結晶半導体層の一部に不純物を添加し、少なくとも前記第1の島状単結晶半
導体層と、前記第2の島状単結晶半導体層の半導体接合界面領域を、支持基板側からレー
ザ照射し加熱することを特徴とする。
本発明の単結晶半導体層はSOI層形成技術を用いて支持基板上に単結晶半導体層を形成
するため、その下地はより平坦な面であることが好ましいことから、ゲート電極の段差に
半導体層を設けるボトムゲート型トランジスタよりも、トップゲート型トランジスタの形
成の方が比較的容易だからである。このときゲート電極をメタル材料の積層構造とし、ゲ
ート電極と基板との間に一部のソース領域、ドレイン領域を形成する構造も形成すること
ができる。上記方法によれば裏面からレーザ照射を行うので、ゲート電極と基板との間の
半導体層中に添加される一導電性を付与する不純物を活性化することができる。
板側から、すなわち基板の素子が形成されていない面からレーザを直接照射し加熱するこ
とができるよう配置される。前記第2の単結晶半導体素子層内のトランジスタが形成され
た後、支持基板側からレーザを照射することで、第1の単結晶半導体素子層内のトランジ
スタ及び第2の単結晶半導体素子層内のトランジスタの、ソース領域やドレイン領域を代
表する一導電型を付与する不純物が添加された領域、特に半導体接合界面領域の活性化を
同時に行う。支持基板側から入射したレーザは、第1の単結晶半導体素子層内のトランジ
スタ及び第2の単結晶半導体素子層内のトランジスタに到達するまで、支持基板、及び支
持基板上に形成された単層あるいは複層の絶縁層を通過する。そのため支持基板及び前記
単層あるいは複層の絶縁層は光透過性とし、レーザを減衰しない構造とする。
導体素子の半導体接合界面領域が支持基板側からレーザ照射されるように配置されればよ
い。このとき第1の島状単結晶半導体素子層、第1のゲート電極、第1の配線が、第2の
単結晶半導体素子と重なるように配置することができる。前記半導体接合界面領域は素子
の動作上、添加された不純物の活性化が必要であるから、である。このとき、第2の単結
晶半導体素子のうち一部のソース領域、ドレイン領域にあたる部分が、第1のゲート電極
あるいは第1の配線、と重なることでレーザが照射されないトランジスタについては、該
トランジスタにシリサイドを設けても良い。シリサイドを設けることにより、レーザ照射
が成されないことから不純物が活性化しないソース領域、ドレイン領域も抵抗を下げるこ
とができる。
良い。すなわち支持基板や第1の単結晶半導体素子層中の素子が損傷しない程度に第1の
単結晶半導体素子層形成後に拡散炉で熱処理することで第1の単結晶半導体層中の不純物
の活性化を進め、さらに第2の単結晶半導体素子を形成後レーザ照射することで、より進
んだ活性化を完成させても良い。
素子、ダイオード、抵抗、コイル、容量、インダクタなど、半導体中に一導電型を付与す
る不純物が添加されている素子が形成されていても良い。何れの場合も、半導体接合界面
領域にレーザ照射し、シリサイドにより抵抗を下げる方法を用いることができる。
うことを特徴とし、非単結晶状態の素子を形成した後結晶化する用途では行わない。なぜ
なら半導体素子を形成した状態でレーザ照射するため、この段階でレーザ照射し結晶化し
ようとする場合、半導体層の体積変化に伴う素子の破壊が懸念されるからである。
に添加された一導電性を付与する不純物を活性化する際のレーザ照射回数を減らすことが
できる。
板上に単結晶半導体素子層をSOI技術を用いて2層以上積層することにより、素子の集
積度に作用し、半導体装置を小型化することができる。
化処理回数を減らすことにより、レーザ照射処理による素子や基板の損傷の低減に作用し
、半導体装置を歩留まり良く作製することができる。
化処理回数を減らすことにより、工程数の低減に作用し、前記半導体装置を生産性良く作
製することができる。
に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々
に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施
の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構
成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通
して用い、その繰り返しの説明は省略する。
本実施の形態では、より高集積化、及び小型化を付与することを目的とした半導体装置、
及び半導体装置の作製方法を、図1乃至図4を用いて詳細に説明する。
構造である。本実施の形態では、2層の単結晶半導体素子層を有する半導体装置を例に示
す。積層する上層及び下層の単結晶半導体素子層は積層構造を貫通する配線層によって電
気的に接続する。
絶縁層111は単層構造、2層以上の多層構造とすることができる。その厚さは5nm以
上400nm以下とすることができる。本実施の形態では、絶縁層111を絶縁膜111
aと絶縁膜111bでなる2層構造とする。絶縁層111をブロッキング膜として機能さ
せる絶縁膜111aと絶縁膜111bの組み合わせは、例えば、酸化シリコン膜と窒化シ
リコン膜、酸化窒化シリコン膜と窒化シリコン膜、酸化シリコン膜と窒化酸化シリコン膜
、酸化窒化シリコン膜と窒化酸化シリコン膜などがある。
形成することができる。この酸化膜を形成するための熱酸化処理には、酸化膜成長に酸素
ガスを使うドライ酸化でも良いが、酸化雰囲気中にハロゲンを含むガスを添加することが
好ましい。ハロゲンを含んだ酸化膜を絶縁膜111aとして形成することができる。ハロ
ゲンを含むガスとして、HCl、HF、NF3、HBr、Cl、ClF、BCl3、F、
Br2などから選ばれた一種類又は複数種類のガスを用いることができる。このような温
度範囲で熱処理を行うことで、ハロゲンによる構造中金属不純物のゲッタリング効果を得
ることができる。
イオンビーム121を単結晶半導体基板110に照射して、単結晶半導体基板110の表
面から所定の深さの領域に、脆化領域116を形成する。イオンビーム121は、ソース
ガスを励起して、ソースガスのプラズマを生成し、プラズマから電界の作用により、プラ
ズマに含まれるイオンを引き出すことで生成される。イオンを添加する深さで、単結晶半
導体基板110から分離される単結晶半導体層の厚さが決定される。この単結晶半導体層
の厚さが20nm以上500nm以下、好ましくは20nm以上200nm以下になるよ
うに、脆化領域116が形成される深さを調節する。
縁層111の上面に接合層114を形成する。接合層114を形成する工程では、単結晶
半導体基板110の加熱温度は。脆化領域116に添加した元素または分子が析出しない
温度とし、その加熱温度は350℃以下が好ましい。言い換えると、この加熱温度は脆化
領域116からガスが抜けない温度である。なお、接合層114は、イオン添加工程を行
う前に形成することもできる。この場合は、接合層114を形成するときのプロセス温度
は、350℃以上にすることができる。
層である。そのため、接合層114の平均粗さRaが0.7nm以下、より好ましくは、
0.4nm以下が好ましい。また、接合層114の厚さは10nm以上200nm以下と
することができる。好ましい厚さは5nm以上500nm以下であり、より好ましくは1
0nm以上200nm以下である。
イ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板を
例とする基板を用いる。前記例以外にも、前記ガラス基板より軟化点温度が高い材料を用
いた基板を用いても良い。例えば石英基板、セラミック基板、サファイア基板などを用い
ても良い。
板110と支持基板100を洗浄する。この洗浄工程は、純水による超音波洗浄で行うこ
とができる。また、接合層114の表面、および支持基板100の活性化処理には、オゾ
ン水による洗浄の他原子ビーム若しくはイオンビームの照射処理、プラズマ処理、若しく
はラジカル処理で行うことができる。原子ビーム若しくはイオンビームを利用する場合に
は、アルゴン等の希ガス中性原子ビーム若しくは希ガスイオンビームを用いることができ
る。
と単結晶半導体基板110を密接させる。単結晶半導体基板110の端の一箇所に300
〜15000N/cm2程度の圧力を加える。この圧力は、1000〜5000N/cm
2が好ましい。圧力をかけた部分から接合層114と支持基板100とが接合しはじめ、
接合部分が接合層114の全面におよぶ。その結果、支持基板100に単結晶半導体基板
110が密着される。この接合工程は、加熱処理を伴わず、常温で行うことができるため
、支持基板100に、ガラス基板のように耐熱温度が700℃以下の低耐熱性の基板を用
いることが可能である。
14との接合界面での結合力を増加させるための加熱処理を行うことが好ましい。この処
理温度は、脆化領域116に亀裂を発生させない温度とし、200℃以上450℃以下の
温度範囲で処理することができる。また、この温度範囲で加熱しながら、支持基板100
に単結晶半導体基板110を貼り合わせることで、支持基板100と接合層114との接
合界面での結合力を強固にすることができる。
から単結晶半導体層112を分離する。図1(E)は、単結晶半導体基板110から単結
晶半導体層112を分離する分離工程を説明する図である。脆化領域116を付した要素
は単結晶半導体層112が分離された単結晶半導体基板110を示している。
熱炉、マイクロ波加熱装置を用いることができる。RTA装置には、GRTA(Gas
Rapid Thermal Anneal)装置、LRTA(Lamp Rapid
Thermal Anneal)装置を用いることができる。この加熱処理で、単結晶半
導体層112が貼り付けられた支持基板100の温度が550℃以上650℃以下の範囲
に上昇させることが好ましい。
が好ましい。例えば、単結晶半導体基板の所定の深さに、水素、ヘリウムに代表される不
活性ガス、又はフッ素に代表されるハロゲンのイオンを注入し、その後熱処理を行って表
層の単結晶シリコン層を剥離するイオン注入剥離法で形成することができる。また、ポー
ラスシリコン上に単結晶シリコンをエピタキシャル成長させ、ポーラスシリコン層をウオ
ータージェットで劈開して剥離する方法を適用しても良い。単結晶半導体層112の厚さ
は5nm乃至500nm、好ましくは10nm乃至200nmである。なお、本発明はこ
れに限定されず、単結晶半導体層112の平坦化及び薄膜化は逆スパッタリング法にて行
ってもよい。更には、CMPと逆スパッタリング法を併用して平坦化及び薄膜化を行って
もよい。
112aを有するSOI基板のうち、素子が形成される領域を表している。まず、SOI
基板の単結晶半導体層112aを所望の形状となるようパターンを形成する(図2(B)
を参照)。パターンの形成にはレジストマスクを用いる。所望のパターンを有するレジス
トマスクが形成された状態で、単結晶半導体層112aをエッチングし、島状単結晶半導
体層113を形成する。このときのエッチング条件は、島状単結晶半導体層113に対す
るエッチングレートが高く、絶縁層111に対するエッチングレートの低い条件とすれば
よく、ドライエッチング又はウエットエッチングのいずれかを選択する。
を順次形成し、島状単結晶半導体層113にソース領域又はドレイン領域113b、及び
LDD領域113cを形成する(図2(C)を参照)。
酸化シリコン等により形成する。形成には、CVD法、スパッタリング法、プラズマCV
D法等を用いればよい。膜厚は、5nm以上200nm以下とする。なお、第1のゲート
絶縁膜115は、図示する構造に限定されず、全面に形成されていても良い。
成することができる。第1のゲート電極層122は、タンタル、タングステン、チタン、
モリブデン、から選ばれた元素又は前記元素を主成分とする合金材料若しくは化合物材料
で形成すればよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表さ
れる半導体層を用いてもよい。また、単層でも積層でもよい。例えば、窒化チタン膜とモ
リブデン膜から構成される2層の積層構造又は膜厚50nmのタングステン膜と膜厚50
0nmのアルミニウムとシリコンの合金膜と膜厚30nmの窒化チタン膜を積層した3層
の積層構造としてもよい。
24は、絶縁膜を全面に形成し、選択的にエッチングすることにより行う。なお、絶縁膜
種は第1のゲート絶縁膜115と同様である。
添加することにより形成する。ソース領域又はドレイン領域126は一導電型の不純物が
高濃度に導入された高濃度不純物領域であり、LDD領域128は一導電型の不純物が低
濃度に導入された高濃度不純物領域である。濃度の異なる領域を作り分けるためには、低
濃度不純物領域を、絶縁膜を介したドープにより形成し、高濃度不純物領域をベアドープ
により形成すればよい。または、低濃度不純物領域及び高濃度不純物領域の双方に低濃度
に不純物を導入し、その後、高濃度不純物領域にのみ不純物を高濃度に導入してもよい。
なお、LDD領域とは半導体層が多結晶シリコン膜により形成されているTFTにおいて
、信頼性の向上を目的として形成される領域である。半導体層が多結晶シリコンであるT
FTにおいてオフ電流を抑えることは重要であり、特に、画素回路などのアナログスイッ
チとして用いる場合には十分に低いオフ電流が要求される。しかし、ドレイン接合部の逆
バイアス強電界により、オフ時にも欠陥を介するリーク電流が存在する。LDD領域によ
り、ドレイン端近傍の電界を緩和するため、オフ電流を低減させることができる。また、
ドレイン接合部の逆バイアス電界をチャネル形成領域とLDD領域の接合部と、LDD領
域とドレイン領域の接合部とに分散させることができ、電界が緩和されるため、リーク電
流が低減される。
範囲内にて熱処理することが好ましい。本実施の形態においてはこの時点では活性化のた
めの熱処理を行わない。
た開口部を介して、島状単結晶半導体層113のソース領域及びドレイン領域に接続され
るように、ソース電極及びドレイン電極となる第1の配線層120を形成する。第1の配
線層120は耐熱性を有する材料を用い、第1のゲート電極層同様、タンタル、タングス
テン、チタン、モリブデンから選ばれた元素又は前記元素を主成分とする合金材料若しく
は化合物材料で形成すればよい。
以下の範囲の熱処理に耐えられる材料を用いることが好ましい。
単結晶半導体素子層を形成する。
膜134は平滑面を有し親水性表面を形成する。該絶縁層としては、酸化シリコン膜を用
いることができる。酸化シリコン膜としては有機シランガスを用いて化学気相成長法によ
り作製される酸化シリコン膜が好ましい。その他に、シランガスを用いて化学気相成長法
により作製される酸化シリコン膜を適用することもできる。
メチルシラン(TMS:(CH3)3SiH)、テトラメチルシラン(化学式Si(CH
3)4)、テトラメチルシクロテトラシロキサン(TMCTS)、オクタメチルシクロテ
トラシロキサン(OMCTS)、ヘキサメチルジシラザン(HMDS)、トリエトキシシ
ラン(SiH(OC2H5)3)、トリスジメチルアミノシラン(SiH(N(CH3)
2)3)等のシリコン含有化合物を用いることができる。なお、原料ガスに有機シランを
用いて化学気相成長法により酸化シリコン層を形成する場合、酸素を付与するガスを混合
させることが好ましい。酸素を付与するガスとしては、酸素、亜酸化窒素、二酸化窒素等
を用いることができる。さらに、アルゴン、ヘリウム、窒素又は水素等の不活性ガスを混
合させてもよい。
グ処理を行えばよく、勿論、研磨処理及びエッチング処理を両方行ってもよい。研磨処理
としては、化学的機械研磨(CMP)法や液体ジェット研磨法を用いることができる。エ
ッチング処理としては、ウエットエッチング、ドライエッチング、またはその両方を適宜
用いることができる。
を貼り合わせ、加熱処理を行い、脆化領域で剥離を生じさせて、単結晶半導体基板から単
結晶半導体層を分離する(図3(A)を参照)。
の単結晶半導体素子層166を形成する。図3(B)ではサイドウォールを形成せず、シ
ングルドレイン形状のトランジスタを形成している。この場合、第2の単結晶半導体層形
成、第2のゲート絶縁膜形成、第2のゲート電極層形成、不純物添加形成という工程を経
れば良い。尚、ここでは第1の単結晶半導体素子層165では工程が長くてもリーク電流
の少ないアナログ演算素子を形成し、第2の単結晶半導体素子層166ではデジタル演算
素子を短縮した工程で作製するように、目的と生産性を考慮した構造を示している。本実
施の形態では単結晶半導体素子層を2層としたが、3層以上とするときも上記のように工
程を最適化する。
体接合界面領域は、支持基板側から、すなわち基板の素子が形成されていない面からレー
ザ123を直接照射し加熱することができるよう配置する。但し設計上止むを得ない場合
、第1の島状単結晶半導体層と第2の島状単結晶半導体層とが一部重なって積層してもよ
い。このとき少なくとも前記第2の単結晶半導体素子層166におけるトランジスタの半
導体接合界面領域は、前記第1の単結晶半導体素子層165におけるトランジスタ、及び
前記配線と重ならずに配置される。
ることで、第1の単結晶半導体素子層165におけるソース領域、ドレイン領域の活性化
と、第2の単結晶半導体素子層166におけるソース領域、ドレイン領域の活性化とを同
時に行う。
ス発振型のレーザビーム(パルスレーザ)を用いることができる。レーザビームとしては
、Arレーザ、Krレーザ、エキシマレーザ、YAGレーザ、Y2O3レーザ、YVO4
レーザ、YLFレーザ、YA1O3レーザ、ガラスレーザ、ルビーレーザ、アレキサンド
ライトレーザ、Ti:サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種ま
たは複数種から発振されるものを用いることができる。このようなレーザビームの基本波
と、当該基本波の第2高調波から第4高調波といった高調波のレーザビームのいずれかを
照射する。高調波には、Nd:YVO4レーザ(基本波1064nm)の第2高調波(5
32nm)や第3高調波(355nm)を用いることができる。
し、基本波の連続発振レーザと高調波のパルスレーザとを照射するようにしてもよい。複
数のレーザ光を照射することにより、広範囲のエネルギー領域を補うことができる。
、アルミニウムやアルミニウム合金等、耐熱性の低い材料を用いても良い。すなわちPV
D法、CVD法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成
することができる。また、印刷法、電解メッキ法等により、所定の場所に選択的にソース
電極層又はドレイン電極層を形成することができる。更にはリフロー法、ダマシン法を用
いても良い。ソース電極層又はドレイン電極層の材料は、Ag、Au、Cu、Ni、Pt
、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr、Ba等の
金属等を用いて形成すればよい。また透光性の材料も用いることができる。
層166とは電気的に接続する。下層の単結晶半導体層と上層の単結晶半導体層との一部
が重なり積層される場合、配線層172は上層の単結晶半導体層を貫通して下層の単結晶
半導体層と接して形成されてもよい。上記で説明されるような積層可能な層が重なり合う
ように密に積層されると、より高集積化された半導体装置とすることができる。
よい。複数の単結晶半導体素子は基板上に設けられた絶縁層と単結晶半導体層を接合する
ことによって、積層することができる。この場合、複数の単結晶半導体素子層を形成した
後、レーザ123による熱処理及び耐熱性の低い配線の形成を行う。
示す。図4(A)、図4(B)の半導体装置は、支持基板100側より、第1の単結晶半
導体素子層165、第2の単結晶半導体素子層166、第3の単結晶半導体素子層167
の積層構造を有している。第1の単結晶半導体素子層165、第2の単結晶半導体素子層
166、及び第3の単結晶半導体素子層167は、3層を貫通する配線層173によって
電気的に接続されている。配線層を形成するコンタクトホールが多層の積層構造にわたっ
て形成される場合、コンタクトホールの側面がテーパー角度を複数有する場合がある。例
えば、エッチング工程を複数の段階にわけてエッチングガスを変えて行う場合、そのエッ
チング条件によって開口のテーパー角や径などの形状が異なる場合がある。
配置の場合、第1の単結晶半導体素子層165、第2の単結晶半導体素子層166、第3
の単結晶半導体素子層167の構造が形成された後にレーザ123を照射すればよい。こ
のとき配線120、配線172は、支持基板上に単結晶半導体層を形成するために必要な
550℃以上650℃以下の範囲の熱処理に耐えられる材料を用いる。配線層173に、
耐熱性の比較的低いAl等の材料を用いる場合は、配線173の形成前にレーザ123を
照射し、その後配線層173を形成する。
ちチャネル領域との界面領域が基板側からレーザ照射処理が行えないような、単結晶半導
体素子175を例とする素子が形成される場合、支持基板の素子が形成されている面とは
反対側の面よりレーザ照射処理した後、配線173の形成前にレーザ123を支持基板の
表面すなわち素子が形成されている面より照射し、その後配線層173を形成する。この
ように3層構造に限らず、多層の積層構造を有し、支持基板側から所望の全ての単結晶半
導体層中の不純物をレーザ処理により加熱できない場合、レーザ処理による活性化は、支
持基板側からの処理に加え、支持基板表面側すなわち素子層側からの処理を行っても良い
。このとき、支持基板に近い側の単結晶半導体素子層は支持基板側からレーザ処理し、支
持基板より遠い側の単結晶半導体素子層は、素子層側からレーザ照射を行う。素子層側か
らレーザ照射を行う場合、ゲート配線の下の単結晶半導体層は熱処理されにくいため、レ
ーザ照射条件及び素子構造の最適化を行う必要がある。
従来技術にて作製可能なLDD領域の形成されない構造で、さらにゲート配線の下の単結
晶半導体層を熱処理する必要のない、チャネル領域に不純物が添加されていないとき、支
持基板表面側すなわち素子層側からのみレーザ照射処理を行っても良い。このとき、支持
基板として光透過性のものを必ずしも用いる必要は無い。
による電気的不良などを軽減し、信頼性の高い半導体装置を作製することができる。
電極層を形成後、先ずサイドウォール、次いでゲート電極層上に導電膜を形成する。導電
膜の材料としては、チタン(Ti)、ニッケル(Ni)、タングステン(W)、モリブデ
ン(Mo)、コバルト(Co)、ジルコニウム(Zr)、ハフニウム(Hf)、タンタル
(Ta)、バナジウム(V)、ネオジム(Nd)、クロム(Cr)、白金(Pt)、パラ
ジウム(Pd)等を有する膜をスパッタリング法等の手法により成膜する。次に、加熱処
理、GRTA法、LRTA法等により、露出されたソース領域及びドレイン領域の半導体
層中の珪素と上記導電膜とを反応させて、シリサイドを形成する。このようにシリサイド
が形成されることにより、第2の単結晶半導体素子のうち一部のソース領域、ドレイン領
域にあたる部分を、平面上で第1のゲート電極あるいは第1の配線、と重なる配置として
集積度を向上させることができ、支持基板側からレーザ活性化が成され前記第2の単結晶
半導体素子のうち一部が活性化されなくても、活性化の成されないソース領域、ドレイン
領域の抵抗上昇を抑えることができる。
。また本発明の半導体装置は、レーザ処理工程を減らすことにより、より高い歩留まりを
達成することができる。単結晶半導体素子としては電界効果トランジスタはもちろん、単
結晶半導体層を用いる記憶素子なども適用することができ、多用途に渡って要求される機
能を満たす半導体装置を作製し、提供することができる。
本実施の形態では、実施の形態1を参照し作製可能な、支持基板側から素子をレーザ熱処
理にて活性化できる、素子配置例を示す。
温ポリシリコン液晶、白色発光ダイオード、RF回路、多電源システムなど多くの目的で
用いられている。例えば、フラッシュメモリ等の半導体装置における低電圧化に伴い、デ
ータの書き込みや消去に必要な高電圧を得るために電源電圧の昇圧が行われている。近年
、半導体装置の集積回路の高集積化に伴い、小面積で効率がよく、高電圧を発生する昇圧
回路が多くの分野で期待されている。
膜トランジスタ型の容量素子を用いて構成された昇圧回路を有する。薄膜トランジスタ型
の容量素子は、第1の電極がTFTのチャネル形成領域を構成する単結晶半導体層に対応
する単結晶半導体層で設けられ、絶縁膜がTFTのゲート絶縁膜に対応する絶縁膜で設け
られ、第2の電極がTFTのゲート電極に対応する導電膜で設けられた容量素子をいい、
半導体装置において他の集積回路に設けられるスイッチ等として機能するTFTと同一の
工程で形成される。
た容量素子(両極性)と、少なくとも一方の電極が単結晶半導体層で設けられた薄膜トラ
ンジスタ型の容量素子(単極性)の2つが組み合わされて構成されている。ここでは、第
1の入力端部101と、第2の入力端部102と、出力端部103と、第1の容量素子2
05_1〜第nの容量素子205_nと、第1のダイオード104_1〜第nのダイオー
ド104_nと、インバータ106とを有している。第1のダイオード104_1〜第n
のダイオード104_nは、直列に接続され、第1の入力端部101から出力端部103
へ整流作用をもつ整流素子である。ここでは、第1の入力端部101は、第1のダイオー
ド104_1の一方の電極に接続され、第1のダイオード104_1の他方の電極は第2
のダイオード104_2の一方の電極及び第1の容量素子205_1の一方の電極に接続
されている(図5参照)。
の電極)を単結晶半導体層で設け他方の電極(第2の電極)を導電膜で設けた構成とする
。具体的には、第1の電極を他の集積回路等に設けるTFTのチャネル形成領域を構成す
る単結晶半導体層に対応する単結晶半導体層で設け、第2の電極をTFTのゲート電極に
対応する導電膜で設け、絶縁膜をTFTのゲート絶縁膜に対応する絶縁膜で設ける。その
ため、単結晶半導体層に不純物元素を導入する工程が不要となるため、作製工程を簡略化
することができる。
第1の配線107aは、第1の容量素子205_1、第3の容量素子205_3等の奇数
段の容量素子の他方の電極にそれぞれ接続されている。また、第2の配線107bは、第
2の容量素子205_2、第4の容量素子205_4等の偶数段の容量素子の他方の電極
にそれぞれ接続されている。
3から昇圧された電圧が出力される。また、第2の入力端部102には、クロック信号が
入力され、インバータ106により第1の配線107aと第2の配線107bにそれぞれ
反転した信号(「ハイ(High)」又は「ロウ(Low)」)がそれぞれ入力される。
従って、一定期間毎に、第1の配線107aに接続された奇数段の容量素子(第1の容量
素子205_1、第3の容量素子205_3等)の他方の電極と、第2の配線107bに
接続された偶数段の容量素子(第2の容量素子205_2、第4の容量素子205_4等
)の他方の電極に、それぞれハイ、ロウが印加される。
205_nと、インバータ106から構成され、クロック信号を入力することにより、入
力電圧をVIN、ダイオードの順方向電圧をVFとしたときに出力は(VIN−VF)×
nの電圧を得ることができるというものである。クロック信号は第2の入力端部102を
通して、205_1、205_3の一端へ、インバータ106によって反転させた信号を
205_2の一端へ入力される。ダイオード104_2から見たアノードをA、カソード
をBとする。クロック信号およびその反転信号によりアノードAおよびカソードBにそれ
ぞれ電荷が供給される。そしてアノードAとカソードBの電位差がダイオードの順方向電
圧VFを超えたときに電流が流れ、カソード側を昇圧する。このとき上昇する電圧は(V
IN−VF)となる。回路が直列に複数接続されている場合、一段進むたびに出力電圧が
(VIN−VF)分だけ上昇する。図5の場合はn段直列に接続されているため出力は(
VIN−VF)×n分上昇することになる。このようにして図5の回路は昇圧回路として
働く。
る。なお、図6は半導体装置の昇圧回路の上面図の模式図であり、図7は図6におけるA
1−A2間及びB1−B2間の断面図の模式図である。図6、図7では、上記図5のダイ
オードをダイオード接続の薄膜トランジスタで設けた場合を示している。
導体層113、114と当該島状単結晶半導体層113、114の上方にゲート絶縁膜1
15を介して設けられたゲート電極層117、118と、ゲート絶縁膜115上に設けら
れた第1の導電膜218と、ゲート絶縁膜115とゲート電極層117、118を覆って
設けられた絶縁膜119と、当該絶縁膜119上に設けられた導電膜120a、120b
、121a、121b及び第2の導電膜231とを有している。また、n個のダイオード
104_1〜104_nは、島状単結晶半導体層113_1〜113_nを有し、容量素
子205_1〜205_nは、島状単結晶半導体層114_1〜114_nを有する。
的に区別して記しているが、これらは膜構造において同等である。またゲート電極層11
7と、ゲート電極層118と、第1の導電膜218とを機能的に区別して記しているが、
これらは膜構造において同等である。また導電膜120a、120b、121a、121
b及び第2の導電膜231を機能的に区別して記しているが、これらは膜構造において同
等である。ここでは実施の形態1に示される第2の単結晶半導体素子層166と同様、L
DD領域を形成しないシングルドレイン構造として各素子を形成する。第1の配線107
aと第2の配線107bは、実施の形態1に示される膜構造において第1の配線層120
と同様に形成することができる。
113aと、チャネル形成領域113aにより離間して設けられた不純物領域113bを
有しており、離間して設けられた不純物領域113bに導電膜120a、120bが電気
的に接続されている。また、離間して設けられた不純物領域113bをソース領域又はド
レイン領域といい、導電膜120a、120bをソース電極又はドレイン電極ということ
がある。
極層117から構成される薄膜トランジスタは、ゲート電極層117とソース電極又はド
レイン電極として機能する導電膜120aとが電気的に接続されており、ダイオードとし
て機能する。また、導電膜120aは図5における第1のダイオード104_1の一方の
電極に相当し、導電膜120bは第1のダイオード104_1の他方の電極に相当する。
領域114aにより離間して設けられた不純物領域114bを有しており、離間して設け
られた不純物領域114bに導電膜121bが電気的に接続されている。また、離間して
設けられた不純物領域114bは、島状単結晶半導体層113のソース領域又はドレイン
領域として機能する不純物領域113bと同時に設けられる。
チャネル形成領域113aと同様に形成される。従って、領域114aとチャネル形成領
域113aに含まれる不純物元素は略同一となっている。
される薄膜トランジスタ型の容量素子は、離間して設けられた不純物領域114bに接続
する導電膜121bが共通に設けられている。また、島状単結晶半導体層114は図5に
おける第2の容量素子205_2〜第nの容量素子205_nの第1の電極に相当し、ゲ
ート電極層118は図5における第2の容量素子205_2〜第nの容量素子205_n
の第2の電極に相当する。また、島状単結晶半導体層114の不純物領域114bは、導
電膜121bを介して第2の配線107bと電気的に接続されている。
231で設けることができる。第1の導電膜218は、ゲート電極層117、ゲート電極
層118と同一の材料で設け、第2の導電膜231は、導電膜120a、120b、12
1bと同一の材料で設けることができる。
の昇圧回路を第2の単結晶半導体素子層166に設ける例を図8、図9、図10を用いて
示す。
nの容量素子205_nと同等の回路を、第2の単結晶半導体素子層166では、第1の
容量素子206_1〜第nの容量素子206_nとして形成する。また第1の単結晶半導
体素子層165における第1のダイオード104_1〜第nのダイオード104_nを、
第1のダイオード105_1〜第nのダイオード105_nとして形成する。また、n個
のダイオード105_1〜105_nは、島状単結晶半導体層163_1〜163_nを
有し、容量素子206_1〜206_nは、島状単結晶半導体層164_1〜164_n
を有する。また、第1の配線107a、第2の配線107bと同等の層を、第2の単結晶
半導体素子層166では、第1の配線108a、第2の配線108bとして形成する。
163_1〜163_n、及び島状単結晶半導体層164_1〜164_nは、第1の単
結晶半導体素子層165の、導電膜、島状単結晶半導体素子層と重なっていないことが示
される。尚、図9には、第2の単結晶半導体素子層166中のゲート電極層、ソース電極
又はドレイン電極として機能する導電膜は、図8に示される昇圧回路として機能すること
ができれば自由な配置が可能であり、図示していない。また図10は図9におけるB3−
B4間の断面図の模式図である。このような配置をすることで、実施の形態1での図3(
B)あるいは図4(A)で示されるように、支持基板の素子が形成されている面とは反対
側の面よりレーザ照射処理し、図9中に示される所望の全ての島状単結晶半導体層中の不
純物を活性化することができる。
半導体層と、第2の島状単結晶半導体層とは各ゲート電極層と支持基板とに挟まれた領域
の単結晶半導体層中の不純物の活性化は不要である場合、島状単結晶半導体層113_1
〜113_n、及び島状単結晶半導体層114_1〜114_nが、第2の単結晶半導体
素子層166の、導電膜、島状単結晶半導体素子層と重なっていないような配置をするこ
とで、基板表面すなわち素子が形成された面からレーザ照射して活性化することも可能で
ある。
本実施の形態では、より高集積化、及び小型化を付与することを目的とした半導体装置の
例について説明する。詳しくは半導体装置の一例として、マイクロプロセッサ及び非接触
でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について説明す
る。
ロプロセッサ500は、上記実施の形態に係る半導体装置により製造されるものである。
このマイクロプロセッサ500は、演算回路501(Arithmetic logic
unit。ALUともいう。)、演算回路制御部502(ALU Controlle
r)、命令解析部503(Instruction Decoder)、割り込み制御部
504(Interrupt Controller)、タイミング制御部505(Ti
ming Controller)、レジスタ506(Register)、レジスタ制
御部507(Register Controller)、バスインターフェース508
(Bus I/F)、読み出し専用メモリ(ROM)509、及びメモリインターフェー
ス510(ROM I/F)を有している。
令解析部503に入力され、デコードされた後、演算回路制御部502、割り込み制御部
504、レジスタ制御部507、タイミング制御部505に入力される。演算回路制御部
502、割り込み制御部504、レジスタ制御部507、タイミング制御部505は、デ
コードされた命令に基づき各種制御を行う。具体的に演算回路制御部502は、演算回路
501の動作を制御するための信号を生成する。また、割り込み制御部504は、マイク
ロプロセッサ500のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み
要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部507は、レジ
スタ506のアドレスを生成し、マイクロプロセッサ500の状態に応じてレジスタ50
6の読み出しや書き込みを行う。タイミング制御部505は、演算回路501、演算回路
制御部502、命令解析部503、割り込み制御部504、レジスタ制御部507の動作
のタイミングを制御する信号を生成する。例えばタイミング制御部505は、基準クロッ
ク信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備え
ており、クロック信号CLK2を上記各種回路に供給する。なお、図11に示すマイクロ
プロセッサ500は、その構成を簡略化して示した一例にすぎず、実際にはその用途によ
って多種多様な構成を備えることができる。
晶半導体素子層551に形成されており、レジスタ506及びレジスタ制御部507は単
結晶半導体素子層552に形成されており、命令解析部503、割り込み制御部504、
タイミング制御部505、及びバスインターフェース508は単結晶半導体素子層553
に形成されており、ROM509及びROMインターフェース510は単結晶半導体素子
層554に形成されている。本発明を用いて、形成された単結晶半導体素子層551、単
結晶半導体素子層552、単結晶半導体素子層553、及び単結晶半導体素子層554が
多層構造に積層され、積層を貫通する配線層によって電気的に接続されている。
め、他層の単結晶半導体素子層の作製条件に影響を受けず、最適化された条件(材料、膜
厚及び素子構造)でそれぞれ特性の高い単結晶半導体素子層を形成することができる。従
って、複数の単結晶半導体素子の多層構造を有する半導体装置も高性能化することができ
る。
ついて図12を参照して説明する。図12は無線通信により外部装置と信号の送受信を行
って動作するコンピュータ(以下、「RFCPU」という)の一例を示す。RFCPU5
11は、アナログ回路部512とデジタル回路部513を有している。アナログ回路部5
12として、共振容量を有する共振回路514、整流回路515、定電圧回路516、リ
セット回路517、発振回路518、復調回路519と、変調回路520を有している。
デジタル回路部513は、RFインターフェース521、制御レジスタ522、クロック
コントローラ523、インターフェース524、中央処理ユニット525、ランダムアク
セスメモリ526、読み出し専用メモリ527を有している。
た信号は共振回路514により誘導起電力を生じる。誘導起電力は、整流回路515を経
て容量部529に充電される。この容量部529はセラミックコンデンサーや電気二重層
コンデンサーなどのキャパシタで形成されていることが好ましい。容量部529はRFC
PU511と一体形成されている必要はなく、別部品としてRFCPU511を構成する
絶縁表面を有する基板に取り付けられていれば良い。
例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振
回路518は、定電圧回路516により生成される制御信号に応じて、クロック信号の周
波数とデューティー比を変更する。ローパスフィルタで形成される復調回路519は、例
えば振幅変調(ASK)方式の受信信号の振幅の変動を二値化する。変調回路520は、
送信データを振幅変調(ASK)方式の送信信号の振幅を変動させて送信する。変調回路
520は、共振回路514の共振点を変化させることで通信信号の振幅を変化させている
。クロックコントローラ523は、電源電圧又は中央処理ユニット525における消費電
流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成して
いる。電源電圧の監視は電源管理回路530が行っている。
、RFインターフェース521で制御コマンドやデータなどに分解される。制御コマンド
は制御レジスタ522に格納される。制御コマンドには、読み出し専用メモリ527に記
憶されているデータの読み出し、ランダムアクセスメモリ526へのデータの書き込み、
中央処理ユニット525への演算命令などが含まれている。中央処理ユニット525は、
インターフェース524を介して読み出し専用メモリ527、ランダムアクセスメモリ5
26、制御レジスタ522にアクセスする。インターフェース524は、中央処理ユニッ
ト525が要求するアドレスより、読み出し専用メモリ527、ランダムアクセスメモリ
526、制御レジスタ522のいずれかに対するアクセス信号を生成する機能を有してい
る。
ングシステム)を記憶させておき、起動とともにプログラムを読み出し実行する方式を採
用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的
に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式で
は、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニ
ット525が実行する方式を適用することができる。
回路519、変調回路520、リセット回路517、発振回路518、電源管理回路53
0、容量部529、及びアンテナ528は単結晶半導体素子層561に形成されており、
RFインターフェース521、制御レジスタ522、クロックコントローラ523、CP
Uインターフェース524、CPU525、RAM526、及びROM527は単結晶半
導体素子層562に形成されている。本発明を用いて、単結晶半導体素子層561、及び
単結晶半導体素子層562が多層構造に積層され、積層を貫通する配線層によって電気的
に接続されている。
ることにより、小型化することができる。また、単結晶半導体素子層のレーザ照射による
不純物の活性化処理回数を減らすことにより、歩留まり良く作製することができる。また
、レーザ照射による不純物の活性化処理回数を減らすことにより、工程数の低減に作用し
、前記半導体装置を生産性良く作製することができる。
本発明によりプロセッサ回路を有するチップ(以下、プロセッサチップ、無線チップ、無
線プロセッサ、無線メモリ、無線タグともよぶ)として機能する半導体装置を形成するこ
とができる。本発明の半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報
を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することがで
きる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類
、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び
電子機器等に設けて使用することができる。これらの例に関して図13を用いて説明する
。
の(金券)、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、
プロセッサ回路を有するチップ190を設けることができる(図13(A)参照)。証書
類とは、運転免許証、住民票等を指し、プロセッサ回路を有するチップ191を設けるこ
とができる(図13(B)参照)。身の回り品とは、鞄、眼鏡等を指し、プロセッサ回路
を有するチップ197を設けることができる(図13(C)参照)。無記名債券類とは、
切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペット
ボトル等を指し、プロセッサ回路を有するチップ193を設けることができる(図13(
D)参照)。書籍類とは、書物、本等を指し、プロセッサ回路を有するチップ194を設
けることができる(図13(E)参照)。記録媒体とは、DVDソフト、ビデオテープ等
を指、プロセッサ回路を有するチップ195を設けることができる(図13(F)参照)
。乗物類とは、自転車等の車両、船舶等を指し、プロセッサ回路を有するチップ196を
設けることができる(図13(G)参照)。食品類とは、食料品、飲料等を指す。衣類と
は、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類と
は、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶
表示装置、EL表示装置、テレビジョン装置(テレビ受像機、薄型テレビ受像機)、携帯
電話等を指す。
ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有
機樹脂に埋め込めばよい。
器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率
化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止
することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別
を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋
め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん体温等の
健康状態を容易に管理することが可能となる。
である。
Claims (1)
- レーザ光を透過する機能を有する基板と、
前記基板上に、前記レーザ光を透過する機能を有する第1の層と、
前記第1の層上に、第1の半導体層と、
前記第1の半導体層上に、前記レーザ光を透過する機能を有する第2の層と、
前記第2の層上に、第2の半導体層と、を有し、
前記第1の半導体層は、第1のトランジスタのチャネル形成領域となることができる機能を有し、
前記第2の半導体層は、第2のトランジスタのチャネル形成領域となることができる機能を有し、
前記第1の半導体層と前記第2の半導体層とは重ならず、
前記レーザ光は、前記基板と前記第1の層とを介して前記第1の半導体層に照射されたときに前記第1の半導体層を加熱し、且つ、前記基板と前記第1の層と前記第2の層とを介して前記第2の半導体層に照射されたときに前記第2の半導体層を加熱することができる機能を有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013024382A JP5581411B2 (ja) | 2013-02-12 | 2013-02-12 | 半導体装置 |
Applications Claiming Priority (1)
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