本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
(実施の形態1)
本実施の形態では、より高集積化、及び小型化を付与することを目的とした半導体装置、及び半導体装置の作製方法を、図1乃至図4を用いて詳細に説明する。
本実施の形態における半導体装置は、支持基板上に単結晶半導体素子層が多層積層された構造である。本実施の形態では、2層の単結晶半導体素子層を有する半導体装置を例に示す。積層する上層及び下層の単結晶半導体素子層は積層構造を貫通する配線層によって電気的に接続する。
以下、本実施の形態における半導体装置の作製方法を説明する。
まず、図1(A)に示すように、単結晶半導体基板110上に絶縁層111を形成する。絶縁層111は単層構造、2層以上の多層構造とすることができる。その厚さは5nm以上400nm以下とすることができる。本実施の形態では、絶縁層111を絶縁膜111aと絶縁膜111bでなる2層構造とする。絶縁層111をブロッキング膜として機能させる絶縁膜111aと絶縁膜111bの組み合わせは、例えば、酸化シリコン膜と窒化シリコン膜、酸化窒化シリコン膜と窒化シリコン膜、酸化シリコン膜と窒化酸化シリコン膜、酸化窒化シリコン膜と窒化酸化シリコン膜などがある。
例えば、下層の絶縁膜111aとして、単結晶半導体基板110を酸化処理して酸化膜を形成することができる。この酸化膜を形成するための熱酸化処理には、酸化膜成長に酸素ガスを使うドライ酸化でも良いが、酸化雰囲気中にハロゲンを含むガスを添加することが好ましい。ハロゲンを含んだ酸化膜を絶縁膜111aとして形成することができる。ハロゲンを含むガスとして、HCl、HF、NF3、HBr、Cl、ClF、BCl3、F、Br2などから選ばれた一種類又は複数種類のガスを用いることができる。このような温度範囲で熱処理を行うことで、ハロゲンによる構造中金属不純物のゲッタリング効果を得ることができる。
次に、図1(B)に示すように、絶縁層111を介して、電界で加速されたイオンでなるイオンビーム121を単結晶半導体基板110に照射して、単結晶半導体基板110の表面から所定の深さの領域に、脆化領域116を形成する。イオンビーム121は、ソースガスを励起して、ソースガスのプラズマを生成し、プラズマから電界の作用により、プラズマに含まれるイオンを引き出すことで生成される。イオンを添加する深さで、単結晶半導体基板110から分離される単結晶半導体層の厚さが決定される。この単結晶半導体層の厚さが20nm以上500nm以下、好ましくは20nm以上200nm以下になるように、脆化領域116が形成される深さを調節する。
単結晶半導体基板110上に脆化領域116を形成した後、図1(C)に示すように、絶縁層111の上面に接合層114を形成する。接合層114を形成する工程では、単結晶半導体基板110の加熱温度は。脆化領域116に添加した元素または分子が析出しない温度とし、その加熱温度は350℃以下が好ましい。言い換えると、この加熱温度は脆化領域116からガスが抜けない温度である。なお、接合層114は、イオン添加工程を行う前に形成することもできる。この場合は、接合層114を形成するときのプロセス温度は、350℃以上にすることができる。
接合層114は、平滑で親水性の接合面を単結晶半導体基板110の表面に形成するため層である。そのため、接合層114の平均粗さRaが0.7nm以下、より好ましくは、0.4nm以下が好ましい。また、接合層114の厚さは10nm以上200nm以下とすることができる。好ましい厚さは5nm以上500nm以下であり、より好ましくは10nm以上200nm以下である。
一方、支持基板100は、光透過性である、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスのような電子工業用に使われる各種ガラス基板を例とする基板を用いる。前記例以外にも、前記ガラス基板より軟化点温度が高い材料を用いた基板を用いても良い。例えば石英基板、セラミック基板、サファイア基板などを用いても良い。
そして、絶縁層111、脆化領域116および接合層114が形成された単結晶半導体基板110と支持基板100を洗浄する。この洗浄工程は、純水による超音波洗浄で行うことができる。また、接合層114の表面、および支持基板100の活性化処理には、オゾン水による洗浄の他原子ビーム若しくはイオンビームの照射処理、プラズマ処理、若しくはラジカル処理で行うことができる。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の希ガス中性原子ビーム若しくは希ガスイオンビームを用いることができる。
図1(D)は接合工程を説明する断面図である。接合層114を介して、支持基板100と単結晶半導体基板110を密接させる。単結晶半導体基板110の端の一箇所に300〜15000N/cm2程度の圧力を加える。この圧力は、1000〜5000N/cm2が好ましい。圧力をかけた部分から接合層114と支持基板100とが接合しはじめ、接合部分が接合層114の全面におよぶ。その結果、支持基板100に単結晶半導体基板110が密着される。この接合工程は、加熱処理を伴わず、常温で行うことができるため、支持基板100に、ガラス基板のように耐熱温度が700℃以下の低耐熱性の基板を用いることが可能である。
支持基板100に単結晶半導体基板110を貼り合わせた後、支持基板100と接合層114との接合界面での結合力を増加させるための加熱処理を行うことが好ましい。この処理温度は、脆化領域116に亀裂を発生させない温度とし、200℃以上450℃以下の温度範囲で処理することができる。また、この温度範囲で加熱しながら、支持基板100に単結晶半導体基板110を貼り合わせることで、支持基板100と接合層114との接合界面での結合力を強固にすることができる。
次いで、加熱処理を行い、脆化領域116で剥離を生じさせて、単結晶半導体基板110から単結晶半導体層112を分離する。図1(E)は、単結晶半導体基板110から単結晶半導体層112を分離する分離工程を説明する図である。脆化領域116を付した要素は単結晶半導体層112が分離された単結晶半導体基板110を示している。
この加熱処理には、RTA(Rapid Thermal Anneal)装置、抵抗加熱炉、マイクロ波加熱装置を用いることができる。RTA装置には、GRTA(Gas Rapid Thermal Anneal)装置、LRTA(Lamp Rapid Thermal Anneal)装置を用いることができる。この加熱処理で、単結晶半導体層112が貼り付けられた支持基板100の温度が550℃以上650℃以下の範囲に上昇させることが好ましい。
単結晶半導体層112は、上記工程後にCMP等を用いて、平坦化及び薄膜化されることが好ましい。例えば、単結晶半導体基板の所定の深さに、水素、ヘリウムに代表される不活性ガス、又はフッ素に代表されるハロゲンのイオンを注入し、その後熱処理を行って表層の単結晶シリコン層を剥離するイオン注入剥離法で形成することができる。また、ポーラスシリコン上に単結晶シリコンをエピタキシャル成長させ、ポーラスシリコン層をウオータージェットで劈開して剥離する方法を適用しても良い。単結晶半導体層112の厚さは5nm乃至500nm、好ましくは10nm乃至200nmである。なお、本発明はこれに限定されず、単結晶半導体層112の平坦化及び薄膜化は逆スパッタリング法にて行ってもよい。更には、CMPと逆スパッタリング法を併用して平坦化及び薄膜化を行ってもよい。
図2(A)は、こうして単結晶半導体層112が平坦化及び薄膜化された単結晶半導体層112aを有するSOI基板のうち、素子が形成される領域を表している。まず、SOI基板の単結晶半導体層112aを所望の形状となるようパターンを形成する(図2(B)を参照)。パターンの形成にはレジストマスクを用いる。所望のパターンを有するレジストマスクが形成された状態で、単結晶半導体層112aをエッチングし、島状単結晶半導体層113を形成する。このときのエッチング条件は、島状単結晶半導体層113に対するエッチングレートが高く、絶縁層111に対するエッチングレートの低い条件とすればよく、ドライエッチング又はウエットエッチングのいずれかを選択する。
次に、第1のゲート絶縁膜115、第1のゲート電極層122及びサイドウォール124を順次形成し、島状単結晶半導体層113にソース領域又はドレイン領域113b、及びLDD領域113cを形成する(図2(C)を参照)。
第1のゲート絶縁膜115は、酸化シリコン、窒化シリコン、酸化窒化シリコン又は窒化酸化シリコン等により形成する。形成には、CVD法、スパッタリング法、プラズマCVD法等を用いればよい。膜厚は、5nm以上200nm以下とする。なお、第1のゲート絶縁膜115は、図示する構造に限定されず、全面に形成されていても良い。
第1のゲート電極層122は、CVD法、スパッタリング法又は液滴吐出法等を用いて形成することができる。第1のゲート電極層122は、タンタル、タングステン、チタン、モリブデン、から選ばれた元素又は前記元素を主成分とする合金材料若しくは化合物材料で形成すればよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体層を用いてもよい。また、単層でも積層でもよい。例えば、窒化チタン膜とモリブデン膜から構成される2層の積層構造又は膜厚50nmのタングステン膜と膜厚500nmのアルミニウムとシリコンの合金膜と膜厚30nmの窒化チタン膜を積層した3層の積層構造としてもよい。
第1のゲート電極層122の側面にはサイドウォール124を設ける。サイドウォール124は、絶縁膜を全面に形成し、選択的にエッチングすることにより行う。なお、絶縁膜種は第1のゲート絶縁膜115と同様である。
ソース領域又はドレイン領域126、及びLDD領域128は、一導電型の不純物元素を添加することにより形成する。ソース領域又はドレイン領域126は一導電型の不純物が高濃度に導入された高濃度不純物領域であり、LDD領域128は一導電型の不純物が低濃度に導入された高濃度不純物領域である。濃度の異なる領域を作り分けるためには、低濃度不純物領域を、絶縁膜を介したドープにより形成し、高濃度不純物領域をベアドープにより形成すればよい。または、低濃度不純物領域及び高濃度不純物領域の双方に低濃度に不純物を導入し、その後、高濃度不純物領域にのみ不純物を高濃度に導入してもよい。なお、LDD領域とは半導体層が多結晶シリコン膜により形成されているTFTにおいて、信頼性の向上を目的として形成される領域である。半導体層が多結晶シリコンであるTFTにおいてオフ電流を抑えることは重要であり、特に、画素回路などのアナログスイッチとして用いる場合には十分に低いオフ電流が要求される。しかし、ドレイン接合部の逆バイアス強電界により、オフ時にも欠陥を介するリーク電流が存在する。LDD領域により、ドレイン端近傍の電界を緩和するため、オフ電流を低減させることができる。また、ドレイン接合部の逆バイアス電界をチャネル形成領域とLDD領域の接合部と、LDD領域とドレイン領域の接合部とに分散させることができ、電界が緩和されるため、リーク電流が低減される。
上記不純物は、この時点で活性化を行う場合、基板もしくは素子に損傷を来たさない条件範囲内にて熱処理することが好ましい。本実施の形態においてはこの時点では活性化のための熱処理を行わない。
次に、絶縁膜130を形成し、所望の位置に開口部を形成する。絶縁膜130に設けられた開口部を介して、島状単結晶半導体層113のソース領域及びドレイン領域に接続されるように、ソース電極及びドレイン電極となる第1の配線層120を形成する。第1の配線層120は耐熱性を有する材料を用い、第1のゲート電極層同様、タンタル、タングステン、チタン、モリブデンから選ばれた元素又は前記元素を主成分とする合金材料若しくは化合物材料で形成すればよい。
このように、第1のゲート電極層122、第1の配線層120は、550℃以上650℃以下の範囲の熱処理に耐えられる材料を用いることが好ましい。
以上の工程にて第1の単結晶半導体素子層165が形成される。次に、支持基板に第2の単結晶半導体素子層を形成する。
第1の配線層120を形成した後、絶縁膜134を形成する(図2(D)を参照)。絶縁膜134は平滑面を有し親水性表面を形成する。該絶縁層としては、酸化シリコン膜を用いることができる。酸化シリコン膜としては有機シランガスを用いて化学気相成長法により作製される酸化シリコン膜が好ましい。その他に、シランガスを用いて化学気相成長法により作製される酸化シリコン膜を適用することもできる。
有機シランガスとしては、珪酸エチル(TEOS:化学式Si(OC2H5)4)、トリメチルシラン(TMS:(CH3)3SiH)、テトラメチルシラン(化学式Si(CH3)4)、テトラメチルシクロテトラシロキサン(TMCTS)、オクタメチルシクロテトラシロキサン(OMCTS)、ヘキサメチルジシラザン(HMDS)、トリエトキシシラン(SiH(OC2H5)3)、トリスジメチルアミノシラン(SiH(N(CH3)2)3)等のシリコン含有化合物を用いることができる。なお、原料ガスに有機シランを用いて化学気相成長法により酸化シリコン層を形成する場合、酸素を付与するガスを混合させることが好ましい。酸素を付与するガスとしては、酸素、亜酸化窒素、二酸化窒素等を用いることができる。さらに、アルゴン、ヘリウム、窒素又は水素等の不活性ガスを混合させてもよい。
絶縁膜134には平坦化処理を行ってもよい。平坦化処理としては、研磨処理やエッチング処理を行えばよく、勿論、研磨処理及びエッチング処理を両方行ってもよい。研磨処理としては、化学的機械研磨(CMP)法や液体ジェット研磨法を用いることができる。エッチング処理としては、ウエットエッチング、ドライエッチング、またはその両方を適宜用いることができる。
そして、絶縁膜134上に、上記のように脆化領域が形成された、別の単結晶半導体基板を貼り合わせ、加熱処理を行い、脆化領域で剥離を生じさせて、単結晶半導体基板から単結晶半導体層を分離する(図3(A)を参照)。
こうして分離され、支持基板に形成された第2の単結晶半導体層から、上記と同様に第2の単結晶半導体素子層166を形成する。図3(B)ではサイドウォールを形成せず、シングルドレイン形状のトランジスタを形成している。この場合、第2の単結晶半導体層形成、第2のゲート絶縁膜形成、第2のゲート電極層形成、不純物添加形成という工程を経れば良い。尚、ここでは第1の単結晶半導体素子層165では工程が長くてもリーク電流の少ないアナログ演算素子を形成し、第2の単結晶半導体素子層166ではデジタル演算素子を短縮した工程で作製するように、目的と生産性を考慮した構造を示している。本実施の形態では単結晶半導体素子層を2層としたが、3層以上とするときも上記のように工程を最適化する。
第2の単結晶半導体素子層166中の素子配置において、基板面内のトランジスタの半導体接合界面領域は、支持基板側から、すなわち基板の素子が形成されていない面からレーザ123を直接照射し加熱することができるよう配置する。但し設計上止むを得ない場合、第1の島状単結晶半導体層と第2の島状単結晶半導体層とが一部重なって積層してもよい。このとき少なくとも前記第2の単結晶半導体素子層166におけるトランジスタの半導体接合界面領域は、前記第1の単結晶半導体素子層165におけるトランジスタ、及び前記配線と重ならずに配置される。
第2の単結晶半導体素子層166が形成された後、支持基板側からレーザ123を照射することで、第1の単結晶半導体素子層165におけるソース領域、ドレイン領域の活性化と、第2の単結晶半導体素子層166におけるソース領域、ドレイン領域の活性化とを同時に行う。
レーザ照射には、連続発振型のレーザビーム(連続発振レーザまたはCWレーザ)やパルス発振型のレーザビーム(パルスレーザ)を用いることができる。レーザビームとしては、Arレーザ、Krレーザ、エキシマレーザ、YAGレーザ、Y2O3レーザ、YVO4レーザ、YLFレーザ、YA1O3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライトレーザ、Ti:サファイヤレーザ、銅蒸気レーザまたは金蒸気レーザのうち一種または複数種から発振されるものを用いることができる。このようなレーザビームの基本波と、当該基本波の第2高調波から第4高調波といった高調波のレーザビームのいずれかを照射する。高調波には、Nd:YVO4レーザ(基本波1064nm)の第2高調波(532nm)や第3高調波(355nm)を用いることができる。
なお、基本波の連続発振レーザと高調波の連続発振レーザとを照射するようにしてもよいし、基本波の連続発振レーザと高調波のパルスレーザとを照射するようにしてもよい。複数のレーザ光を照射することにより、広範囲のエネルギー領域を補うことができる。
その後、配線層172を形成する。後の工程の処理温度上限により、前記配線層172は、アルミニウムやアルミニウム合金等、耐熱性の低い材料を用いても良い。すなわちPVD法、CVD法、蒸着法等により導電膜を成膜した後、所望の形状にエッチングして形成することができる。また、印刷法、電解メッキ法等により、所定の場所に選択的にソース電極層又はドレイン電極層を形成することができる。更にはリフロー法、ダマシン法を用いても良い。ソース電極層又はドレイン電極層の材料は、Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al、Ta、Mo、Cd、Zn、Fe、Ti、Zr、Ba等の金属等を用いて形成すればよい。また透光性の材料も用いることができる。
この配線層172によって、第1の単結晶半導体素子層165と第2の単結晶半導体素子層166とは電気的に接続する。下層の単結晶半導体層と上層の単結晶半導体層との一部が重なり積層される場合、配線層172は上層の単結晶半導体層を貫通して下層の単結晶半導体層と接して形成されてもよい。上記で説明されるような積層可能な層が重なり合うように密に積層されると、より高集積化された半導体装置とすることができる。
図3は単結晶半導体素子層が2層積層された構造を示すが、3層以上の積層構造としてもよい。複数の単結晶半導体素子は基板上に設けられた絶縁層と単結晶半導体層を接合することによって、積層することができる。この場合、複数の単結晶半導体素子層を形成した後、レーザ123による熱処理及び耐熱性の低い配線の形成を行う。
多層構造の例として3層の単結晶半導体素子層を積層する例を図4(A)、図4(B)に示す。図4(A)、図4(B)の半導体装置は、支持基板100側より、第1の単結晶半導体素子層165、第2の単結晶半導体素子層166、第3の単結晶半導体素子層167の積層構造を有している。第1の単結晶半導体素子層165、第2の単結晶半導体素子層166、及び第3の単結晶半導体素子層167は、3層を貫通する配線層173によって電気的に接続されている。配線層を形成するコンタクトホールが多層の積層構造にわたって形成される場合、コンタクトホールの側面がテーパー角度を複数有する場合がある。例えば、エッチング工程を複数の段階にわけてエッチングガスを変えて行う場合、そのエッチング条件によって開口のテーパー角や径などの形状が異なる場合がある。
図4(A)のように、所望の全ての単結晶半導体素子が支持基板側からレーザ照射可能な配置の場合、第1の単結晶半導体素子層165、第2の単結晶半導体素子層166、第3の単結晶半導体素子層167の構造が形成された後にレーザ123を照射すればよい。このとき配線120、配線172は、支持基板上に単結晶半導体層を形成するために必要な550℃以上650℃以下の範囲の熱処理に耐えられる材料を用いる。配線層173に、耐熱性の比較的低いAl等の材料を用いる場合は、配線173の形成前にレーザ123を照射し、その後配線層173を形成する。
一方図4(B)で示されるように、島状単結晶半導体層のソース領域、ドレイン領域のうちチャネル領域との界面領域が基板側からレーザ照射処理が行えないような、単結晶半導体素子175を例とする素子が形成される場合、支持基板の素子が形成されている面とは反対側の面よりレーザ照射処理した後、配線173の形成前にレーザ123を支持基板の表面すなわち素子が形成されている面より照射し、その後配線層173を形成する。このように3層構造に限らず、多層の積層構造を有し、支持基板側から所望の全ての単結晶半導体層中の不純物をレーザ処理により加熱できない場合、レーザ処理による活性化は、支持基板側からの処理に加え、支持基板表面側すなわち素子層側からの処理を行っても良い。このとき、支持基板に近い側の単結晶半導体素子層は支持基板側からレーザ処理し、支持基板より遠い側の単結晶半導体素子層は、素子層側からレーザ照射を行う。素子層側からレーザ照射を行う場合、ゲート配線の下の単結晶半導体層は熱処理されにくいため、レーザ照射条件及び素子構造の最適化を行う必要がある。
上記ではLDD領域を形成するトランジスタを有する単結晶半導体素子の例を示したが、従来技術にて作製可能なLDD領域の形成されない構造で、さらにゲート配線の下の単結晶半導体層を熱処理する必要のない、チャネル領域に不純物が添加されていないとき、支持基板表面側すなわち素子層側からのみレーザ照射処理を行っても良い。このとき、支持基板として光透過性のものを必ずしも用いる必要は無い。
このように熱処理工程を減らすことができるため、素子を熱処理することによる形状不良による電気的不良などを軽減し、信頼性の高い半導体装置を作製することができる。
本発明の半導体装置は、トランジスタにシリサイドを設けても良い。そのためにはゲート電極層を形成後、先ずサイドウォール、次いでゲート電極層上に導電膜を形成する。導電膜の材料としては、チタン(Ti)、ニッケル(Ni)、タングステン(W)、モリブデン(Mo)、コバルト(Co)、ジルコニウム(Zr)、ハフニウム(Hf)、タンタル(Ta)、バナジウム(V)、ネオジム(Nd)、クロム(Cr)、白金(Pt)、パラジウム(Pd)等を有する膜をスパッタリング法等の手法により成膜する。次に、加熱処理、GRTA法、LRTA法等により、露出されたソース領域及びドレイン領域の半導体層中の珪素と上記導電膜とを反応させて、シリサイドを形成する。このようにシリサイドが形成されることにより、第2の単結晶半導体素子のうち一部のソース領域、ドレイン領域にあたる部分を、平面上で第1のゲート電極あるいは第1の配線、と重なる配置として集積度を向上させることができ、支持基板側からレーザ活性化が成され前記第2の単結晶半導体素子のうち一部が活性化されなくても、活性化の成されないソース領域、ドレイン領域の抵抗上昇を抑えることができる。
本発明の半導体装置は、3次元的に単結晶半導体素子を積層し高集積化した構造を有する。また本発明の半導体装置は、レーザ処理工程を減らすことにより、より高い歩留まりを達成することができる。単結晶半導体素子としては電界効果トランジスタはもちろん、単結晶半導体層を用いる記憶素子なども適用することができ、多用途に渡って要求される機能を満たす半導体装置を作製し、提供することができる。
(実施の形態2)
本実施の形態では、実施の形態1を参照し作製可能な、支持基板側から素子をレーザ熱処理にて活性化できる、素子配置例を示す。
本実施の形態では、昇圧回路を積層する例を説明する。昇圧回路はCCD、有機EL、低温ポリシリコン液晶、白色発光ダイオード、RF回路、多電源システムなど多くの目的で用いられている。例えば、フラッシュメモリ等の半導体装置における低電圧化に伴い、データの書き込みや消去に必要な高電圧を得るために電源電圧の昇圧が行われている。近年、半導体装置の集積回路の高集積化に伴い、小面積で効率がよく、高電圧を発生する昇圧回路が多くの分野で期待されている。
本実施の形態で示す半導体装置は、2つの導電膜間に絶縁膜が設けられた容量素子と、薄膜トランジスタ型の容量素子を用いて構成された昇圧回路を有する。薄膜トランジスタ型の容量素子は、第1の電極がTFTのチャネル形成領域を構成する単結晶半導体層に対応する単結晶半導体層で設けられ、絶縁膜がTFTのゲート絶縁膜に対応する絶縁膜で設けられ、第2の電極がTFTのゲート電極に対応する導電膜で設けられた容量素子をいい、半導体装置において他の集積回路に設けられるスイッチ等として機能するTFTと同一の工程で形成される。
本実施の形態で示す半導体装置における昇圧回路は、2つの導電膜間に絶縁膜が設けられた容量素子(両極性)と、少なくとも一方の電極が単結晶半導体層で設けられた薄膜トランジスタ型の容量素子(単極性)の2つが組み合わされて構成されている。ここでは、第1の入力端部101と、第2の入力端部102と、出力端部103と、第1の容量素子205_1〜第nの容量素子205_nと、第1のダイオード104_1〜第nのダイオード104_nと、インバータ106とを有している。第1のダイオード104_1〜第nのダイオード104_nは、直列に接続され、第1の入力端部101から出力端部103へ整流作用をもつ整流素子である。ここでは、第1の入力端部101は、第1のダイオード104_1の一方の電極に接続され、第1のダイオード104_1の他方の電極は第2のダイオード104_2の一方の電極及び第1の容量素子205_1の一方の電極に接続されている(図5参照)。
また、図5に示した構成において、薄膜トランジスタ型の容量素子は、一方の電極(第1の電極)を単結晶半導体層で設け他方の電極(第2の電極)を導電膜で設けた構成とする。具体的には、第1の電極を他の集積回路等に設けるTFTのチャネル形成領域を構成する単結晶半導体層に対応する単結晶半導体層で設け、第2の電極をTFTのゲート電極に対応する導電膜で設け、絶縁膜をTFTのゲート絶縁膜に対応する絶縁膜で設ける。そのため、単結晶半導体層に不純物元素を導入する工程が不要となるため、作製工程を簡略化することができる。
第2の入力端部102は、第1の配線107aと第2の配線107bに接続されている。第1の配線107aは、第1の容量素子205_1、第3の容量素子205_3等の奇数段の容量素子の他方の電極にそれぞれ接続されている。また、第2の配線107bは、第2の容量素子205_2、第4の容量素子205_4等の偶数段の容量素子の他方の電極にそれぞれ接続されている。
第1の入力端部101には、所定の電圧(例えば、電源電圧)が入力され、出力端部103から昇圧された電圧が出力される。また、第2の入力端部102には、クロック信号が入力され、インバータ106により第1の配線107aと第2の配線107bにそれぞれ反転した信号(「ハイ(High)」又は「ロウ(Low)」)がそれぞれ入力される。従って、一定期間毎に、第1の配線107aに接続された奇数段の容量素子(第1の容量素子205_1、第3の容量素子205_3等)の他方の電極と、第2の配線107bに接続された偶数段の容量素子(第2の容量素子205_2、第4の容量素子205_4等)の他方の電極に、それぞれハイ、ロウが印加される。
本実施の形態の半導体装置の昇圧回路の動作について図5を用いて簡単に説明する。
ここに示す昇圧回路はn個のダイオード104_1〜104_nと容量素子205_1〜205_nと、インバータ106から構成され、クロック信号を入力することにより、入力電圧をVIN、ダイオードの順方向電圧をVFとしたときに出力は(VIN−VF)×nの電圧を得ることができるというものである。クロック信号は第2の入力端部102を通して、205_1、205_3の一端へ、インバータ106によって反転させた信号を205_2の一端へ入力される。ダイオード104_2から見たアノードをA、カソードをBとする。クロック信号およびその反転信号によりアノードAおよびカソードBにそれぞれ電荷が供給される。そしてアノードAとカソードBの電位差がダイオードの順方向電圧VFを超えたときに電流が流れ、カソード側を昇圧する。このとき上昇する電圧は(VIN−VF)となる。回路が直列に複数接続されている場合、一段進むたびに出力電圧が(VIN−VF)分だけ上昇する。図5の場合はn段直列に接続されているため出力は(VIN−VF)×n分上昇することになる。このようにして図5の回路は昇圧回路として働く。
次に、本発明の半導体装置の昇圧回路の具体的な構成について図6、図7を用いて説明する。なお、図6は半導体装置の昇圧回路の上面図の模式図であり、図7は図6におけるA1−A2間及びB1−B2間の断面図の模式図である。図6、図7では、上記図5のダイオードをダイオード接続の薄膜トランジスタで設けた場合を示している。
図6、図7に示す半導体装置は、支持基板100上に絶縁層111を介して島状単結晶半導体層113、114と当該島状単結晶半導体層113、114の上方にゲート絶縁膜115を介して設けられたゲート電極層117、118と、ゲート絶縁膜115上に設けられた第1の導電膜218と、ゲート絶縁膜115とゲート電極層117、118を覆って設けられた絶縁膜119と、当該絶縁膜119上に設けられた導電膜120a、120b、121a、121b及び第2の導電膜231とを有している。また、n個のダイオード104_1〜104_nは、島状単結晶半導体層113_1〜113_nを有し、容量素子205_1〜205_nは、島状単結晶半導体層114_1〜114_nを有する。
本実施の形態において、島状単結晶半導体層113と島状単結晶半導体層114とを機能的に区別して記しているが、これらは膜構造において同等である。またゲート電極層117と、ゲート電極層118と、第1の導電膜218とを機能的に区別して記しているが、これらは膜構造において同等である。また導電膜120a、120b、121a、121b及び第2の導電膜231を機能的に区別して記しているが、これらは膜構造において同等である。ここでは実施の形態1に示される第2の単結晶半導体素子層166と同様、LDD領域を形成しないシングルドレイン構造として各素子を形成する。第1の配線107aと第2の配線107bは、実施の形態1に示される膜構造において第1の配線層120と同様に形成することができる。
島状単結晶半導体層113は、ゲート電極層117の下方に設けられたチャネル形成領域113aと、チャネル形成領域113aにより離間して設けられた不純物領域113bを有しており、離間して設けられた不純物領域113bに導電膜120a、120bが電気的に接続されている。また、離間して設けられた不純物領域113bをソース領域又はドレイン領域といい、導電膜120a、120bをソース電極又はドレイン電極ということがある。
島状単結晶半導体層113、ゲート絶縁膜115及びゲート電極として機能するゲート電極層117から構成される薄膜トランジスタは、ゲート電極層117とソース電極又はドレイン電極として機能する導電膜120aとが電気的に接続されており、ダイオードとして機能する。また、導電膜120aは図5における第1のダイオード104_1の一方の電極に相当し、導電膜120bは第1のダイオード104_1の他方の電極に相当する。
島状単結晶半導体層114は、ゲート電極層118の下方に設けられた領域114aと、領域114aにより離間して設けられた不純物領域114bを有しており、離間して設けられた不純物領域114bに導電膜121bが電気的に接続されている。また、離間して設けられた不純物領域114bは、島状単結晶半導体層113のソース領域又はドレイン領域として機能する不純物領域113bと同時に設けられる。
また、島状単結晶半導体層114において、領域114aは島状単結晶半導体層113のチャネル形成領域113aと同様に形成される。従って、領域114aとチャネル形成領域113aに含まれる不純物元素は略同一となっている。
なお、島状単結晶半導体層114、ゲート絶縁膜115及びゲート電極層118から構成される薄膜トランジスタ型の容量素子は、離間して設けられた不純物領域114bに接続する導電膜121bが共通に設けられている。また、島状単結晶半導体層114は図5における第2の容量素子205_2〜第nの容量素子205_nの第1の電極に相当し、ゲート電極層118は図5における第2の容量素子205_2〜第nの容量素子205_nの第2の電極に相当する。また、島状単結晶半導体層114の不純物領域114bは、導電膜121bを介して第2の配線107bと電気的に接続されている。
また、第1の容量素子205_1は、第1の導電膜218と絶縁膜119と第2の導電膜231で設けることができる。第1の導電膜218は、ゲート電極層117、ゲート電極層118と同一の材料で設け、第2の導電膜231は、導電膜120a、120b、121bと同一の材料で設けることができる。
以上のような構成の昇圧回路を第1の単結晶半導体素子層165に設け、さらに同じ構成の昇圧回路を第2の単結晶半導体素子層166に設ける例を図8、図9、図10を用いて示す。
図8のように、第1の単結晶半導体素子層165における第1の容量素子205_1〜第nの容量素子205_nと同等の回路を、第2の単結晶半導体素子層166では、第1の容量素子206_1〜第nの容量素子206_nとして形成する。また第1の単結晶半導体素子層165における第1のダイオード104_1〜第nのダイオード104_nを、第1のダイオード105_1〜第nのダイオード105_nとして形成する。また、n個のダイオード105_1〜105_nは、島状単結晶半導体層163_1〜163_nを有し、容量素子206_1〜206_nは、島状単結晶半導体層164_1〜164_nを有する。また、第1の配線107a、第2の配線107bと同等の層を、第2の単結晶半導体素子層166では、第1の配線108a、第2の配線108bとして形成する。
このときの第2の単結晶半導体素子層166の配置例を図9に示す。島状単結晶半導体層163_1〜163_n、及び島状単結晶半導体層164_1〜164_nは、第1の単結晶半導体素子層165の、導電膜、島状単結晶半導体素子層と重なっていないことが示される。尚、図9には、第2の単結晶半導体素子層166中のゲート電極層、ソース電極又はドレイン電極として機能する導電膜は、図8に示される昇圧回路として機能することができれば自由な配置が可能であり、図示していない。また図10は図9におけるB3−B4間の断面図の模式図である。このような配置をすることで、実施の形態1での図3(B)あるいは図4(A)で示されるように、支持基板の素子が形成されている面とは反対側の面よりレーザ照射処理し、図9中に示される所望の全ての島状単結晶半導体層中の不純物を活性化することができる。
本実施の形態において、チャネルドープもLDD構造も無く、すなわち第1の島状単結晶半導体層と、第2の島状単結晶半導体層とは各ゲート電極層と支持基板とに挟まれた領域の単結晶半導体層中の不純物の活性化は不要である場合、島状単結晶半導体層113_1〜113_n、及び島状単結晶半導体層114_1〜114_nが、第2の単結晶半導体素子層166の、導電膜、島状単結晶半導体素子層と重なっていないような配置をすることで、基板表面すなわち素子が形成された面からレーザ照射して活性化することも可能である。
(実施の形態3)
本実施の形態では、より高集積化、及び小型化を付与することを目的とした半導体装置の例について説明する。詳しくは半導体装置の一例として、マイクロプロセッサ及び非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について説明する。
図11は半導体装置の一例として、マイクロプロセッサ500の一例を示す。このマイクロプロセッサ500は、上記実施の形態に係る半導体装置により製造されるものである。このマイクロプロセッサ500は、演算回路501(Arithmetic logic unit。ALUともいう。)、演算回路制御部502(ALU Controller)、命令解析部503(Instruction Decoder)、割り込み制御部504(Interrupt Controller)、タイミング制御部505(Timing Controller)、レジスタ506(Register)、レジスタ制御部507(Register Controller)、バスインターフェース508(Bus I/F)、読み出し専用メモリ(ROM)509、及びメモリインターフェース510(ROM I/F)を有している。
バスインターフェース508を介してマイクロプロセッサ500に入力された命令は、命令解析部503に入力され、デコードされた後、演算回路制御部502、割り込み制御部504、レジスタ制御部507、タイミング制御部505に入力される。演算回路制御部502、割り込み制御部504、レジスタ制御部507、タイミング制御部505は、デコードされた命令に基づき各種制御を行う。具体的に演算回路制御部502は、演算回路501の動作を制御するための信号を生成する。また、割り込み制御部504は、マイクロプロセッサ500のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部507は、レジスタ506のアドレスを生成し、マイクロプロセッサ500の状態に応じてレジスタ506の読み出しや書き込みを行う。タイミング制御部505は、演算回路501、演算回路制御部502、命令解析部503、割り込み制御部504、レジスタ制御部507の動作のタイミングを制御する信号を生成する。例えばタイミング制御部505は、基準クロック信号CLK1を元に、内部クロック信号CLK2を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。なお、図11に示すマイクロプロセッサ500は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
マイクロプロセッサ500において、演算回路501及び演算回路用制御部502は単結晶半導体素子層551に形成されており、レジスタ506及びレジスタ制御部507は単結晶半導体素子層552に形成されており、命令解析部503、割り込み制御部504、タイミング制御部505、及びバスインターフェース508は単結晶半導体素子層553に形成されており、ROM509及びROMインターフェース510は単結晶半導体素子層554に形成されている。本発明を用いて、形成された単結晶半導体素子層551、単結晶半導体素子層552、単結晶半導体素子層553、及び単結晶半導体素子層554が多層構造に積層され、積層を貫通する配線層によって電気的に接続されている。
それぞれ他基板に別工程によって作製された単結晶半導体素子層を積層して集積化するため、他層の単結晶半導体素子層の作製条件に影響を受けず、最適化された条件(材料、膜厚及び素子構造)でそれぞれ特性の高い単結晶半導体素子層を形成することができる。従って、複数の単結晶半導体素子の多層構造を有する半導体装置も高性能化することができる。
次に、非接触でデータの送受信を行うことのできる演算機能を備えた半導体装置の一例について図12を参照して説明する。図12は無線通信により外部装置と信号の送受信を行って動作するコンピュータ(以下、「RFCPU」という)の一例を示す。RFCPU511は、アナログ回路部512とデジタル回路部513を有している。アナログ回路部512として、共振容量を有する共振回路514、整流回路515、定電圧回路516、リセット回路517、発振回路518、復調回路519と、変調回路520を有している。デジタル回路部513は、RFインターフェース521、制御レジスタ522、クロックコントローラ523、インターフェース524、中央処理ユニット525、ランダムアクセスメモリ526、読み出し専用メモリ527を有している。
このような構成のRFCPU511の動作は以下の通りである。アンテナ528が受信した信号は共振回路514により誘導起電力を生じる。誘導起電力は、整流回路515を経て容量部529に充電される。この容量部529はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部529はRFCPU511と一体形成されている必要はなく、別部品としてRFCPU511を構成する絶縁表面を有する基板に取り付けられていれば良い。
リセット回路517は、デジタル回路部513をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路518は、定電圧回路516により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。ローパスフィルタで形成される復調回路519は、例えば振幅変調(ASK)方式の受信信号の振幅の変動を二値化する。変調回路520は、送信データを振幅変調(ASK)方式の送信信号の振幅を変動させて送信する。変調回路520は、共振回路514の共振点を変化させることで通信信号の振幅を変化させている。クロックコントローラ523は、電源電圧又は中央処理ユニット525における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路530が行っている。
アンテナ528からRFCPU511に入力された信号は復調回路519で復調された後、RFインターフェース521で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ522に格納される。制御コマンドには、読み出し専用メモリ527に記憶されているデータの読み出し、ランダムアクセスメモリ526へのデータの書き込み、中央処理ユニット525への演算命令などが含まれている。中央処理ユニット525は、インターフェース524を介して読み出し専用メモリ527、ランダムアクセスメモリ526、制御レジスタ522にアクセスする。インターフェース524は、中央処理ユニット525が要求するアドレスより、読み出し専用メモリ527、ランダムアクセスメモリ526、制御レジスタ522のいずれかに対するアクセス信号を生成する機能を有している。
中央処理ユニット525の演算方式は、読み出し専用メモリ527にOS(オペレーティングシステム)を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、残りの演算をプログラムを使って中央処理ユニット525が実行する方式を適用することができる。
RFCPU511において、共振回路514、定電圧回路516、整流回路515、復調回路519、変調回路520、リセット回路517、発振回路518、電源管理回路530、容量部529、及びアンテナ528は単結晶半導体素子層561に形成されており、RFインターフェース521、制御レジスタ522、クロックコントローラ523、CPUインターフェース524、CPU525、RAM526、及びROM527は単結晶半導体素子層562に形成されている。本発明を用いて、単結晶半導体素子層561、及び単結晶半導体素子層562が多層構造に積層され、積層を貫通する配線層によって電気的に接続されている。
上記回路は本発明の構成である単結晶半導体素子層をSOI技術を用いて2層以上積層することにより、小型化することができる。また、単結晶半導体素子層のレーザ照射による不純物の活性化処理回数を減らすことにより、歩留まり良く作製することができる。また、レーザ照射による不純物の活性化処理回数を減らすことにより、工程数の低減に作用し、前記半導体装置を生産性良く作製することができる。
(実施の形態4)
本発明によりプロセッサ回路を有するチップ(以下、プロセッサチップ、無線チップ、無線プロセッサ、無線メモリ、無線タグともよぶ)として機能する半導体装置を形成することができる。本発明の半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図13を用いて説明する。
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの(金券)、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指し、プロセッサ回路を有するチップ190を設けることができる(図13(A)参照)。証書類とは、運転免許証、住民票等を指し、プロセッサ回路を有するチップ191を設けることができる(図13(B)参照)。身の回り品とは、鞄、眼鏡等を指し、プロセッサ回路を有するチップ197を設けることができる(図13(C)参照)。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指し、プロセッサ回路を有するチップ193を設けることができる(図13(D)参照)。書籍類とは、書物、本等を指し、プロセッサ回路を有するチップ194を設けることができる(図13(E)参照)。記録媒体とは、DVDソフト、ビデオテープ等を指、プロセッサ回路を有するチップ195を設けることができる(図13(F)参照)。乗物類とは、自転車等の車両、船舶等を指し、プロセッサ回路を有するチップ196を設けることができる(図13(G)参照)。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置(テレビ受像機、薄型テレビ受像機)、携帯電話等を指す。
このような半導体装置の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん体温等の健康状態を容易に管理することが可能となる。
なお、本実施の形態は、上記実施の形態1乃至3と適宜組み合わせて実施することが可能である。