JP7402926B2 - ピクセル回路とこれを含む表示装置 - Google Patents

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Description

本発明はピクセル回路とこれを含む表示装置に関する。
電界発光表示装置(Electroluminescence Display)は、発光層の材料に応じて無機発光表示装置と有機発光表示装置とに分けられ得る。アクティブマトリックス型(active matrix type)の有機発光表示装置は、自ら発光する有機発光ダイオード(Organic Light Emitting Diode: 以下、「OLED」という。)を含み、応答速度が速く、発光効率、輝度及び視野角が大きいというメリットがある。有機発光表示装置は、OLED(Organic Light Emitting Diode、「OLED」という。)がピクセルの各々に形成される。有機発光表示装置は、応答速度が速く、発光効率、輝度、視野角などに優れるだけでなく、ブラック階調を完全なブラックで表現できるため、コントラスト比(contrast ratio)と色再現性に優れている。
電界放出表示装置のピクセル回路は、発光素子として用いられるOLEDと、OLEDを駆動するための駆動素子とを含む。駆動素子の劣化によって駆動素子の電気的特性が変わり得る。この場合、画面上で再現される映像の画質が低下するため、駆動素子の電気的特性を補償する必要がある。特に、駆動素子のしきい値電圧がシフトした場合、シフト範囲がセンシング(sensing)可能な電圧を超えると、駆動素子のしきい値電圧をセンシングするのが難しい。
例えば、駆動素子を酸化物半導体を含むトランジスタで具現した場合、このトランジスタのしきい値電圧が0[V]以下であると、駆動素子のしきい値電圧のシフトを補償するのが難しい。
表示装置の駆動周波数が高くなったり、表示装置の解像度が高くなると、1水平期間が小さくなる。この場合、駆動素子のしきい値電圧をセンシングしてサンプリングする時間が不足しており、補償性能が低下してブラック階調の輝度具現が難しくなる。
本発明は、前述の必要性及び/又は問題点を解決することを目的とする。本発明は、駆動素子のしきい値電圧を正確にサンプリングできるピクセル回路とこれを含む表示装置を提供する。
本発明の課題は以上で言及した課題に制限されず、言及されていないさらなる課題は以下の記載から当業者にとって明確に理解できるであろう。
本発明の一実施例によるピクセル回路は、第1ノードに連結された第1電極、第2ノードに連結された第1ゲート電極、第3ノードに連結された第2電極、及び予め設定された電圧が印加される第2ゲート電極を含む駆動素子と、第4ノードに連結されたアノード電極と、低電位の電源電圧が印加されるカソード電極とを含み、前記駆動素子からの電流に応じて駆動される発光素子と、前記第1ノードと前記第2ノードとの間に連結された第1スイッチ素子と、前記第3ノードと前記第4ノードとの間に連結された第2スイッチ素子と、前記駆動素子の第1ゲート電極に連結され、ピクセルデータのデータ電圧が印加される第1キャパシタと、前記第3ノードに連結され、前記予め設定された電圧が印加される第2キャパシタと、を含む。
本発明の一実施例による表示装置は、複数のデータライン、前記データラインと交差する複数のゲートライン、ピクセル駆動電圧が印加される第1電源ライン、初期化電圧が印加される第2電源ライン、基準電圧が印加される第3電源ライン、低電位の電源電圧が印加される第4電源ライン、及び前記データラインと前記ゲートラインと前記電源ラインとに連結された前記ピクセル回路が配置された表示パネルと、前記データラインにピクセルデータのデータ電圧を供給するデータ駆動部と、前記ゲートラインにゲート信号を供給するゲート駆動部と、を含む。
本発明は、ダイオードコネクション(Diode connection)方式の内部補償回路において、駆動素子の第2ゲート電極に予め設定された電圧を印加して、駆動素子のしきい値電圧をセンシング可能な電圧範囲にシフトすることができる。その結果、本発明は、0[V]以下の電圧にシフトされた駆動素子のしきい値電圧をセンシング可能な電圧にシフトし、駆動素子のしきい値電圧をセンシングして駆動素子のしきい値電圧を補償することができる。
本発明は、しきい値電圧が0[V]以下の電圧にシフトされたOxideTFTをピクセル回路の駆動素子として利用して、消費電力を減らすことができることは勿論、表示パネルの信頼性を向上させ、ピクセル回路を構成する素子の信頼性を確保することができる。
本発明は、内部補償回路が適用されたピクセル回路において、サンプリング段階とアドレッシング段階とを分離することで、駆動素子のしきい値電圧をサンプリングするのに必要な時間を十分に確保することにより、ブラック輝度の具現及び補償性能悪化の問題を解決することができ、表示装置の高速駆動が可能であり、高解像度及び高速駆動の表示装置において画質を向上させることができる。
本発明は、絶縁層の厚さを最適化して、駆動素子のしきい値電圧のシフトを誘導する電圧の影響力を大きくすることができる。
本発明は、低速駆動モードにおいてアノードリセットフレームを割り当てて、フリッカーのない画質を具現することができる。
本発明は、初期化段階の前にリセット段階を割り当てて、前フレームにてピクセル回路をリセットして、現フレームにおいてピクセル回路に印加される電圧の変動を防止することができる。
本発明は、ピクセル回路においてダイオードコネクションをスイッチングするスイッチ素子のターンオフ時に発生されるキックバック電圧がそのスイッチ素子の累積駆動時間によって大きくなるしきい値電圧に応じて大きくなる現象を、ゲート電圧やデータ電圧を変更して相殺することにより、駆動素子のしきい値電圧サンプリングの経時性エラー(error)を減らすことができる。
本発明の効果は以上で言及した効果に制限されず、言及していないさらなる効果は、請求の範囲の記載から当業者にとって明確に理解できるであろう。
本発明の一実施例による表示装置を示すブロック図である。 図1aに示された表示パネルの断面構造を示す断面図である。 本発明の一実施例によるピクセル回路を示す回路図である。 図2に示されたVbsにより駆動素子のしきい値電圧がシフトされる効果を検証するためのシミュレーション結果を示す図である。 駆動素子の断面構造を概略的に示す断面図である。 本発明の他の実施例によるピクセル回路を示す回路図である。 本発明の一実施例によるピクセル回路の駆動方法を示す波形図である。 図5に示されたピクセル回路の初期化段階を示す回路図である。 図5に示されたピクセル回路のサンプリング段階を示す回路図である。 図5に示されたピクセル回路のアドレッシング段階を示す回路図である。 図5に示されたピクセル回路の発光段階を示す回路図である。 ノーマル駆動モードと低速駆動モードとにおけるリフレッシュレート(Refresh rate)を示す図である。 ノーマル駆動モードと低速駆動モードとにおいてピクセル回路に印加される信号を示す波形図である。 本発明の他の実施例によるピクセル回路の駆動方法を示す波形図である。 ピクセル回路のリセット段階を示す回路図である。 ピクセル回路においてサンプリングスイッチ素子の累積駆動時間が増加するにつれて大きくなるキックバック電圧を示す波形図である。 ピクセル回路の累積駆動時間が増加するにつれて可変するゲート電圧とデータ電圧との一例を示す波形図である。 ピクセル回路の累積駆動時間が増加するにつれて可変するゲート電圧とデータ電圧との一例を示す波形図である。 ピクセル回路の累積駆動時間が増加するにつれて可変するゲート電圧とデータ電圧との一例を示す波形図である。 本発明に適用可能なピクセル回路の他の例を示す回路図である。
本発明の利点及び特徴、並びにそれらを達成する方法は、添付の図面と共に詳細に後述されている実施例を参照すれば明確になるであろう。本発明は、以下で開示する実施例に限定されるものではなく、互いに異なる様々な形態で具現されるものであり、単に実施例は、本発明の開示が完全になるようにし、本発明の属する技術分野において通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求項の範疇により定義されるだけである。
本発明の実施例を説明するための図面に開示された形状、大きさ、比率、角度、個数などは例示的なものであるから、本発明は図面に示された事項に限定されるものではない。明細書の全体に亘って、同一の参照符号は実質的に同一の構成要素を指し示す。また、本発明を説明するにあたり、関連する公知技術についての具体的な説明が本発明の要旨を不要に濁らせると判断される場合、その詳細な説明を省略する。
本明細書上で言及された「備える」、「含む」、「有する」、「からなる」などが使用される場合、「~だけ」が使用されない以上、他の部分が追加され得る。構成要素を単数で表現した場合に、特に明示的な記載事項がない限り、複数であると解釈され得る。
構成要素を解釈するにあたり、別途の明示的な記載がなくても、誤差範囲を含むものと解釈する。
位置関係についての説明である場合、例えば「~の上に」、「~の上部に」、「~の下部に」、「~の側方に」などのように2つの構成要素の間で位置関係が説明される場合、「すぐに」又は「直接」が使用されないそれらの構成要素の間に1つ以上の他の構成要素が介在され得る。
構成要素を区分するために第1、第2などが使用され得るが、これらの構成要素は、構成要素の前に付いた序数や構成要素の名称によりその機能や構造が制限されない。
以下の実施例は、部分的に又は全体的に互いに結合或いは組み合わせ可能であり、技術的に様々な連動及び駆動が可能である。各実施例が互いに対して独立的に実施することもでき、連関関係をもって一緒に実施することもできる。
ピクセルの各々は、色(カラー)の具現のために、色が互いに異なる複数のサブピクセルに分けられ、サブピクセルの各々はスイッチ素子又は駆動素子として用いられるトランジスタを含む。このようなトランジスタは、TFT(Thin Film Transistor)で具現され得る。
表示装置の駆動回路は、入力映像のピクセルデータをピクセルに書き込む。平板表示装置(Flat Panel Display)の駆動回路は、データ信号をデータラインに供給するデータ駆動部と、ゲート信号をゲートラインに供給するゲート駆動部などを含む。
本発明の表示装置において表示パネルに形成された回路層は、複数のトランジスタを含むことができる。トランジスタは、MOSFET(Metal-Oxide-Semiconductor FET)構造のTFTで具現され得、酸化物半導体を含むOxideTFT、又は低温ポリシリコン(Low Temperature Poly Silicon、LTPS)を含むLTPSTFTであり得る。以下で、表示パネルの回路層に形成されるトランジスタは、OxideTFTで具現されたnチャネルOxideTFTで具現される例を中心として説明するが、本発明はこれに限定されない。
トランジスタは、ゲート(gate)、ソース(source)及びドレイン(drain)を含む3電極素子である。ソースは、キャリア(carrier)をトランジスタに供給する電極である。トランジスタ内において、キャリアはソースから流れ出す。ドレインは、トランジスタからキャリアが外部へ出る電極である。トランジスタにおいてキャリアの流れは、ソースからドレインへと流れる。nチャネルトランジスタの場合、キャリアが電子(electron)であるため、ソースからドレインへと電子が流れ得るように、ソース電圧がドレイン電圧よりも低い電圧を有する。nチャネルトランジスタにおいて電流の方向は、ドレインからソース側へと流れる。pチャネルトランジスタの場合、キャリアが正孔(hole)であるため、ソースからドレインへと正孔が流れ得るように、ソース電圧がドレイン電圧よりも高い。pチャネルトランジスタにおいて正孔がソースからドレイン側へと流れるため、電流がソースからドレイン側へと流れる。トランジスタのソースとドレインとは、固定されたものではないことに注意すべきである。例えば、ソースとドレインとは、印加電圧に応じて変更され得る。したがって、トランジスタのソースとドレインとによって発明が制限されない。以下の説明では、トランジスタのソースとドレインとを、第1及び第2電極であると称することにする。
ゲート信号は、ゲートオン電圧(Gate On Voltage)とゲートオフ電圧(Gate Off Voltage)との間でスイング(swing)することができる。ゲートオン電圧は、トランジスタのしきい値電圧よりも高い電圧に設定される。ゲートオフ電圧は、トランジスタのしきい値電圧よりも低い電圧に設定される。
トランジスタは、ゲートオン電圧に応答してターンオン(turn-on)される反面、ゲートオフ電圧に応答してターンオフ(turn-off)される。nチャネルトランジスタの場合に、ゲートオン電圧はゲートハイ電圧(Gate High Voltage、VGH及びVEH)であり、ゲートオフ電圧はゲートロー電圧(Gate Low Voltage、VGL及びVEH)であり得る。
以下、添付の図面を参照して、本発明の様々な実施例を詳細に説明する。以下の実施例において、表示装置は有機発光表示装置を中心として説明するが、本発明はこれに限定されない。
図1a及び図1bを参照すれば、本発明の実施例による表示装置は、表示パネル100、表示パネル100のピクセルにピクセルデータを書き込む(write)ための表示パネル駆動部、及び、ピクセルと表示パネル駆動部の駆動に必要な電源を発生する電源部140を含む。
表示パネル100は、X軸方向の長さ、Y軸方向の幅及びZ軸方向の厚さを有する長方形構造の表示パネルであり得る。表示パネル100は、画面上で入力映像を表示するピクセルアレイを含む。ピクセルアレイは、複数のデータライン102、データライン102と交差する複数のゲートライン103、及び、マトリックス状に配置されるピクセルを含む。表示パネル100は、ピクセルに共通に連結された電源ラインをさらに含むことができる。電源ラインは、図5において、ピクセル駆動電圧VDDが印加される第1電源ラインVDDL、初期化電圧Vinitが印加される第2電源ラインINL、及び、基準電圧Vrefが印加される第3電源ラインREFLを含むことができる。表示パネル100は、低電位の電源電圧VSSが印加される第4電源ラインをさらに含むことができる。
表示パネル100の断面構造は、図1bに示されたように、基板10上に積層された回路層12、発光素子層14、及び封止層(encapsulation layer)16を含むことができる。
回路層12は、データライン、ゲートライン、電源ラインなどの配線に連結されたピクセル回路を含むTFTアレイ、デマルチプレクサアレイ112、ゲート駆動部120などを含むことができる。回路層12の配線と回路素子とは、複数の絶縁層と、絶縁層を挟んで分離された2つ以上の金属層と、半導体物質を含むアクティブ層とを含むことができる。回路層12に形成された全てのトランジスタは、nチャネルOxideTFTで具現され得る。
発光素子層14は、ピクセル回路により駆動される発光素子ELを含むことができる。発光素子ELは、赤色(R)発光素子、緑色(G)発光素子、及び青色(B)発光素子を含むことができる。他の実施例において、発光素子層14は、白色発光素子とカラーフィルタとを含むことができる。発光素子層14の発光素子ELは、有機膜及び保護膜を含む保護層により覆われることができる。
封止層16は、回路層12と発光素子層14とを密封するように、前記発光素子層14を覆う。封止層16は、有機膜と無機膜とが交互に積層された多重積層膜の構造であり得る。無機膜は、水分や酸素の浸透を遮断する。有機膜は無機膜の表面を平坦化する。有機膜と無機膜とが複数の層で積層されると、単一層に比べて水分や酸素の移動経路が長くなって、発光素子層14に影響を与える水分と酸素との浸透が効果的に遮断されることができる。
封止層16上に、図面において省略されたタッチセンサ層が形成され、その上に偏光板やカラーフィルタ層が配置され得る。タッチセンサ層は、タッチ入力の前後で容量(capacitance)の変化を基にタッチ入力をセンシングする静電容量方式のタッチセンサを含むことができる。タッチセンサ層は、タッチセンサの容量を形成する金属配線パターンと絶縁膜とを含むことができる。絶縁膜は、金属配線パターンで交差する部分を絶縁し、タッチセンサ層の表面を平坦化することができる。偏光板は、タッチセンサ層と回路層の金属により反射された外部光の偏光を変換して、視認性とコントラスト比とを向上させることができる。偏光板は、線偏光板と位相遅延フィルムとが接合された偏光板又は円偏光板で具現され得る。偏光板上にカバーガラスが接着されることができる。カラーフィルタ層は、赤色、緑色及び青色カラーフィルタを含むことができる。カラーフィルタ層は、ブラックマトリックスパターンをさらに含むことができる。カラーフィルタ層は、回路層とタッチセンサ層から反射された光の波長の一部を吸収し、偏光板の役割を代わりにして、ピクセルアレイで再現される映像の色純度を高めることができる。
ピクセルアレイは、複数のピクセルラインL1~Lnを含む。ピクセルラインL1~Lnの各々は、表示パネル100のピクセルアレイにおいて、ライン方向Xに沿って配置された1ラインのピクセルを含む。1ピクセルラインに配置されたピクセルは、ゲートライン103を共有する。データライン方向に沿ってカラム方向Yに配置されたサブピクセルは、同一のデータライン102を共有する。1水平期間1Hは、1フレーム期間をピクセルラインL1~Lnの総本数で割った時間である。
表示パネル100は、不透過型表示パネル又は透過型表示パネルで具現され得る。透過型表示パネルは、画面上に映像が表示され背景の実物が見える透明表示装置に適用されることができる。
表示パネルは、フレキシブル表示パネルで製作されることができる。フレキシブル表示パネルは、プラスチック基板を利用するOLEDパネルで具現され得る。プラスチックOLEDパネルのピクセルアレイと発光素子とは、バックプレート(Back plate)上に接着された有機薄膜フィルム上に配置されることができる。
プラスチックOLEDパネルのバックプレート上に、有機薄膜フィルムが配置され得る。有機薄膜フィルム上にピクセル回路と発光素子とが積層され、その上にタッチセンサアレイが形成され得る。バックプレートは、ピクセルアレイが湿度に晒されないように、有機薄膜フィルムに向かう透湿を遮断する。有機薄膜フィルムは、薄肉のPI(Polyimide)フィルム基板であり得る。有機薄膜フィルム上に、図示せぬ絶縁物質で多層のバッファ層が形成され得る。有機薄膜フィルム上に、ピクセル回路とタッチセンサアレイとに印加される電源や信号を供給するためのピクセルアレイの配線が形成され得る。
ピクセル101の各々は、色の具現のために、赤色サブピクセル、緑色サブピクセル及び青色サブピクセルに分けられ得る。ピクセルの各々は、白色サブピクセルをさらに含むことができる。サブピクセルの各々はピクセル回路を含む。以下で、ピクセルは、サブピクセルと同じ意味であると解釈され得る。ピクセル回路の各々は、データラインとゲートラインと電源ラインとに連結される。
ピクセルは、リアル(real)カラーピクセルと、ペンタイル(pentile)ピクセルとして配置され得る。ペンタイルピクセルは、予め設定されたピクセルレンダリングアルゴリズム(pixel rendering algorithm)を用いて、色の異なる2つのサブピクセルを1つのピクセル101で駆動して、リアルカラーピクセルよりも高い解像度を具現することができる。ピクセルレンダリングアルゴリズムは、ピクセルの各々において不足する色表現を、隣接するピクセルより発光された光の色で補償することができる。
表示パネル100上にタッチセンサが配置され得る。タッチ入力は、別のタッチセンサを用いてセンシングされるか、ピクセルを通してセンシングされることができる。タッチセンサは、オンセルタイプ(On-cell type)又はアドオンタイプ(Add on type)で表示パネルの画面上に配置されるか、ピクセルアレイに組み込まれるインセルタイプ(In-cell type)のタッチセンサで具現され得る。
電源部140は、直流-直流変換器(DC-DC Converter)を用いて、表示パネル100のピクセルアレイと表示パネル駆動部の駆動に必要な直流(DC)電源を発生する。直流-直流変換器は、チャージポンプ(Charge pump)、レギュレータ(Regulator)、バックコンバータ(Buck Converter)、ブーストコンバータ(Boost Converter)などを含むことができる。電源部140は、図示せぬホストシステムから印加される直流入力電圧のレベルを調整して、ガンマ基準電圧VGMA、ゲートオン電圧VGH、VEH、ゲートオフ電圧VGL、VEL、ピクセル駆動電圧VDD、低電位の電源電圧VSS、基準電圧Vref、初期化電圧Vinitなどの直流電圧(又は定電圧)を発生することができる。ガンマ基準電圧VGMAはデータ駆動部110に供給される。ゲートオン電圧VGH、VEHとゲートオフ電圧VGL、VELとは、ゲート駆動部120に供給される。ピクセル駆動電圧VDD、低電位の電源電圧VSS、基準電圧Vref、初期化電圧Vinitは、ピクセルへ共通に供給される。基準電圧Vrefと初期化電圧Vinitとは、データ駆動部110から発生され得る。
表示パネル駆動部は、タイミングコントローラ(Timing controller)130の制御下で、表示パネル100のピクセルに入力映像のピクセルデータを書き込む。
表示パネル駆動部は、データ駆動部110とゲート駆動部120とを含む。表示パネル駆動部は、データ駆動部110とデータライン102との間に配置されたデマルチプレクサアレイ112をさらに含むことができる。
デマルチプレクサアレイ112は、複数のデマルチプレクサ(De-multiplexer)DEMUXを用いて、データ駆動部110のチャネルから出力されたデータ電圧をデータライン102に順次に連結する。デマルチプレクサアレイ112は、表示パネル100上に配置された多数のスイッチ素子を含むことができる。デマルチプレクサアレイ112がデータ駆動部110の出力端子とデータライン102との間に配置されると、データ駆動部110のチャネル数を減少することができる。デマルチプレクサアレイ112は省略することができる。
表示パネル駆動部は、タッチセンサを駆動するためのタッチセンサ駆動部をさらに含むことができる。タッチセンサ駆動部は、図1において省略されている。データ駆動部とタッチセンサ駆動部とは、1つのドライブIC(Integrated Circuit)に集積されることができる。モバイル機器やウエアラブル機器において、タイミングコントローラ130、電源部140、データ駆動部110などは、1つのドライブICに集積されることができる。
表示パネル駆動部は、タイミングコントローラ130の制御下で、低速駆動モード(Low speed driving mode)で動作することができる。低速駆動モードは、入力映像を分析して、入力映像が予め設定されたフレーム数だけ変化のないとき、表示装置の消費電力を減らすために設定され得る。低速駆動モードは、静止映像が一定の時間以上入力されるとき、ピクセルのリフレッシュレート(Refresh rate)を下げることにより、表示パネル駆動部と表示パネル100との消費電力を減らすことができる。低速駆動モードは、静止映像が入力されるときに限定されない。例えば、表示装置が待機モードで動作するか、ユーザコマンド又は入力映像が所定の時間以上表示パネル駆動回路に入力されないとき、表示パネル駆動回路は低速駆動モードで動作することができる。
データ駆動部110は、DAC(Digital to Analog Converter)を用いて、毎フレーム期間ごとにタイミングコントローラ130からデジタル信号として受信される入力映像のピクセルデータをガンマ補償電圧に変換して、データ電圧を発生する。ガンマ基準電圧VGMAは、分圧回路を通して階調別ガンマ補償電圧に分圧される。階調別ガンマ補償電圧は、データ駆動部110のDACに提供される。データ電圧は、データ駆動部110のチャネルの各々から出力バッファを通して出力される。
ゲート駆動部120は、ピクセルアレイのTFTアレイ及び配線と共に、表示パネル100上に直接形成されるGIP(Gate in panel)回路で具現され得る。GIP回路は、表示パネル100の非表示領域であるベゼル領域(Bezel)BZ上に配置されるか、入力映像が再現されるピクセルアレイ内に分散配置され得る。ゲート駆動部120は、タイミングコントローラ130の制御下で、ゲート信号をゲートライン103へ順次に出力する。ゲート駆動部120は、シフトレジスタ(Shift register)を用いてゲート信号をシフトさせることにより、それらの信号をゲートライン103へ順次に供給することができる。ゲート信号は、有機発光表示装置において、スキャン信号と、発光制御信号(以下、「EM信号」という。)とを含むことができる。スキャン信号は、ゲートオン電圧VGHとゲートオフ電圧VGLとの間でスイングするスキャンパルスを含む。EM信号は、ゲートオン電圧VEHとゲートオフ電圧VELとの間でスイングするEMパルスを含むことができる。
スキャンパルスは、データ電圧に同期してデータが書き込まれるラインのピクセルを選択する。EM信号は、ピクセルの発光時間を定義する。
ゲート駆動部120は、第1ゲート駆動部121と第2ゲート駆動部122とを含むことができる。第1ゲート駆動部121は、タイミングコントローラ130からのスタートパルス(start pulse)とシフトクロック(Shift clock)とに応答してスキャンパルスを出力し、シフトクロックのタイミングに合わせてスキャンパルスをシフトする。第2ゲート駆動部122は、タイミングコントローラ130からのスタートパルスとシフトクロックとに応答してEMパルスを出力し、シフトクロックに応じてEMパルスを順次にシフトする。
タイミングコントローラ130は、ホストシステムから入力映像のデジタルビデオデータDATAと、それに同期するタイミング信号とを受信する。タイミング信号は、垂直同期信号Vsync、水平同期信号Hsync、クロックCLK及びデータイネーブル信号DEなどを含むことができる。データイネーブル信号DEをカウントする方法から垂直期間と水平期間とが分かるため、垂直同期信号Vsyncと水平同期信号Hsyncとは省略することができる。データイネーブル信号DEは、1水平期間1Hの周期を有する。
ホストシステムは、テレビ(Television)システム、タブレット型コンピュータ、ノートブック型コンピュータ、ナビゲーションシステム、パーソナルコンピュータ(PC)、ホームシアターシステム、モバイル機器、ウエアラブル機器、車両システムのうちのいずれか1つであり得る。ホストシステムは、ビデオソースからの映像信号を表示パネル100の解像度に合わせてスケーリングし、タイミング信号と共にタイミングコントローラ13へ伝送することができる。
タイミングコントローラ130は、低速駆動モードにおいて、ノーマル駆動モードに比べてピクセルデータがピクセルに書き込まれるフレームレートの周波数を下げる。例えば、ノーマル駆動モードにおいてピクセルデータがピクセルに書き込まれるデータリフレッシュフレームの周波数は、60Hz以上の周波数、例えば60Hz、120Hz、144Hzのうちのいずれか1つのリフレッシュレートで発生することができ、低速駆動モードのデータリフレッシュフレームDRFは、低速駆動モードのそれよりも低い周波数のリフレッシュレートで発生することができる。タイミングコントローラ130は、低速駆動モードにおいてピクセルのリフレッシュレートを下げるべく、フレーム周波数を1Hz~30Hzの間の周波数に下げて、表示パネル駆動部の駆動周波数を低下させることができる。
タイミングコントローラ130は、ホストシステムから受信されたタイミング信号Vsync、Hsync、DEに基づいて、データ駆動部110の動作タイミングを制御するためのデータタイミング制御信号、デマルチプレクサアレイ112の動作タイミングを制御するためのMUX信号MUX1、MUX2、ゲート駆動部120の動作タイミングを制御するためのゲートタイミング制御信号を発生する。タイミングコントローラ130は、表示パネル駆動部の動作タイミングを制御して、データ駆動部110、デマルチプレクサアレイ112、タッチセンサ駆動部、及びゲート駆動部120を同期させる。
タイミングコントローラ130から出力されたゲートタイミング制御信号は、図示せぬレベルシフター(Level shifter)を通してゲート駆動部120に入力され得る。レベルシフターは、ゲートタイミング制御信号を入力され、ゲートオン電圧VGH及びVEHとゲートオフ電圧VGL、VELとの間でスイング(swing)するスタート信号とシフトクロックとを発生して、ゲート駆動部120に供給することができる。
タイミングコントローラ130は、電源部140を制御し、ピクセル101の累積駆動時間に応じて電源部140の出力電圧を可変し得る。例えば、製品の出荷前に、ピクセル回路を構成するトランジスタに対するPBTS(Positive Bias Temperature Stress)の信頼性特性の測定結果を基にして、ピクセルの累積駆動時間に応じたしきい値電圧Vthのシフト量が導出され得る。タイミングコントローラ130は、スイッチ素子の累積駆動時間に応じたしきい値電圧のシフト量とそれによる電圧補償値とが予め設定されたルックアップテーブル(look-up table)LUTを含むことができる。タイミングコントローラ130は、ルックアップテーブルに格納されたデータに基づき、ピクセルの累積駆動時間に応じたしきい値電圧のシフト量を補償するための電圧補償値を、電源部140に提供することができる。この場合、電源部140は、タイミングコントローラ130からの電圧補償値に応じて、ガンマ基準電圧VGMA、ゲートオン電圧VGH、VEH、及びゲートオフ電圧VGL、VELのうちの少なくとも1つ以上を変更することができる。データ駆動部110から出力されるデータ電圧Vdataは、ガンマ基準電圧VGMAに応じて変更され得る。ゲート駆動部120から出力されるスキャンパルスとEMパルスとの電圧は、ゲートオン電圧VGH、VEHとゲートオフ電圧VGL、VELとに応じて変更され得る。
表示パネル100の製造工程で生じる工程ばらつきと素子特性ばらつきによって、ピクセル間で駆動素子の電気的特性に差があり得、このような差はピクセルの駆動時間が経つにつれてより大きくなり得る。ピクセル間における駆動素子の電気的特性ばらつきを補償するため、有機発光表示装置に内部補償技術又は外部補償技術が適用されることができる。内部補償技術は、ピクセル回路の各々に具現された内部補償回路を利用して、サブピクセル別に駆動素子のしきい値電圧をサンプリングし、そのしきい値電圧だけ駆動素子のゲート-ソース間電圧Vgsを補償する。外部補償技術は、外部補償回路を利用して、駆動素子の電気的特性に応じて変わる駆動素子の電流又は電圧をリアルタイムでセンシングする。外部補償技術は、ピクセル別にセンシングされた駆動素子の電気的特性ばらつき(又は変化)だけ入力映像のピクセルデータ(デジタルデータ)を変調することにより、ピクセルの各々において駆動素子の電気的特性ばらつき(又は変化)をリアルタイムで補償する。表示パネル駆動部は、外部補償技術及び/又は内部補償技術を利用してピクセルを駆動することができる。ピクセル回路は、内部補償回路が適用された回路、例えば図5乃至図10に示された回路で具現され得る。
図2は、本発明の一実施例によるピクセル回路を示す回路図である。
図2を参照すれば、ピクセル回路は、発光素子ELと、発光素子ELを駆動する駆動素子DTと、駆動素子DTの第1ゲート電極G1と第1電極Dとの間に連結された第1スイッチ素子T1と、駆動素子DTの第2電極Sと発光素子ELとの間に連結された第2スイッチ素子T2とを含む。駆動素子DTとスイッチ素子T1、T2とは、nチャネルOxideTFTで具現され得る。
発光素子ELはOLEDで具現され得る。OLEDは、アノード電極とカソード電極との間に形成された有機化合物層を含む。有機化合物層は、正孔注入層(Hole Injection layer)HIL、正孔輸送層(Hole transport layer)HTL、発光層(Emission layer)EML、電子輸送層(Electron transport layer)ETL及び電子注入層(Electron Injection layer)EILを含み得るが、これに限定されない。OLEDのアノード電極とカソード電極とに電圧が印加されると、正孔輸送層HTLを通過した正孔と電子輸送層ETLを通過した電子とが発光層EMLに移動して励起子が形成され、発光層EMLから可視光が放出される。
駆動素子DTは、第1ゲート電極G1と第2ゲート電極G2とを含むダブルゲート(Double gate)構造のMOSFETで具現され得る。第2ゲート電極G2は、ボディ(Body)電極又はボトムゲート電極であると解釈され得る。第1ゲート電極G1と第2ゲート電極G2とは、半導体アクティブパターンを挟んで重畳され得る。第2ゲート電極G2に所定の電圧、例えば後述する初期化電圧Vinitが印加され得る。
駆動素子DTの第2ゲート電極G2と駆動素子の第2電極との間の電圧Vbsは、駆動素子DTのしきい値電圧を所望の電圧にシフト(shift)することができる。第1電極はドレイン電極であり、第2電極はソース電極であり得る。以下で、駆動素子DTの第2ゲート電極G2と駆動素子の第2電極との間の電圧を「Vbs」と略称する。
第1スイッチ素子T1は、駆動素子DTの第1電極Dに連結された第1電極、駆動素子DTの第1ゲート電極G1に連結された第2電極、及び、スキャンパルスが印加されるゲート電極を含む。第1スイッチ素子T1は、スキャンパルスのゲートオン電圧VGHに応答してターンオン(turn-on)され、ゲートオフ電圧VGLに応じてターンオフ(turn-off)される。第1スイッチ素子T1がターンオンされるとき、駆動素子DTは第1ゲート電極G1と第1電極とが連結されてダイオードとして動作する。第1スイッチ素子T1がターンオフされるとき、駆動素子DTの第1ゲート電極G1と第1電極Dとが分離される。
第2スイッチ素子T2は、駆動素子DTの第2電極Sに連結された第1電極、発光素子ELのアノード電極に連結された第2電極、及び、EMパルスが印加されるゲート電極を含む。第2スイッチ素子T2は、EMパルスのゲートオン電圧VEHに応答してターンオンされ、ゲートオフ電圧VELに応じてターンオフされる。第2スイッチ素子T2がターンオンされるとき、駆動素子DTと発光素子ELとの間に電流経路(current path)が形成されて、発光素子ELに電流が供給されることができる。第2スイッチ素子T2がターンオフされるとき、駆動素子DTと発光素子ELとの間の電流経路が遮断される。
ピクセル回路は、第1キャパシタC1、第2キャパシタC2、第3スイッチ素子T3、及び第4スイッチ素子T4をさらに含むことができる。
第1キャパシタC1は、データラインに連結された第1電極と、駆動素子DTの第1ゲート電極G1に連結された第2電極とを含み、ピクセルデータのデータ電圧Vdataを駆動素子DTの第1ゲート電極G1に供給することができる。第2キャパシタC2は、初期化電圧Vinitが印加される電源ラインに連結された第1電極と、駆動素子DTの第2電極に連結された第2電極とを含む。第1キャパシタC1の第1電極と第2キャパシタC2の第1電極とは連結される。
第3スイッチ素子T3は、初期化電圧Vinitを第1及び第2キャパシタC1、C2に供給する。第4スイッチ素子T3は、データ電圧Vinitを第1及び第2キャパシタC1、C2に供給する。
第1乃至第4スイッチ素子T1~T4は、スキャンパルスのゲートオン電圧VGHに応答してターンオン(turn-on)され、ゲートオフ電圧VGLに応じてターンオフ(turn-off)される。
図3において、横軸は駆動素子DTのゲート-ソース間電圧Vgs[V]であり、縦軸は駆動素子DTのドレイン-ソース間電流Ids[A]である。駆動素子DTのしきい値電圧をセンシングするとき、Vbsは図3に示されたように、駆動素子DTのしきい値電圧をセンシング可能な範囲内にシフトさせることができる。したがって、駆動素子DTのしきい値電圧のシフトがセンシング可能な範囲を超えても、駆動素子DTのしきい値電圧を正確にセンシングできるようにする。例えば、駆動素子DTのしきい値電圧が0[V]以下の電圧にシフトされると、駆動素子DTのしきい値電圧がセンシングできないものの、駆動素子DTにVbsを印加して駆動素子DTのしきい値電圧を0Vよりも大きい正極性電圧にシフトすることができるため、駆動素子DTのしきい値電圧をセンシングすることができる。駆動素子DTのしきい値電圧のシフト度合いは、Vbs、第1ゲート電極G1に連結された寄生容量(図4においてCgi)、並びに第2ゲート電極G2に連結された寄生容量(図4においてCbuf)により決定され得るので、駆動素子のしきい値電圧を所望の電圧にシフトすることができる。
駆動素子DTの第1ゲート電極G1に基準電圧Vrefが印加され、第2ゲート電極G2に初期化電圧Vinitが印加されるとき、図2において第1ゲート電極G1の電圧はVref+Vthであり得る。Vrefは基準電圧であり、VthはVbsによりシフトされた駆動素子DTのしきい値電圧である。この場合、Vref>Vinitであるとき、駆動素子DTのしきい値電圧が正極性電圧にシフトされ得る。
図4は、表示パネル100における駆動素子DTの断面構造を概略的に示す断面図である。
図4を参照すれば、表示パネル100の基板上に第1金属パターンが形成され得る。第1金属パターンは、駆動素子DTの第2ゲート電極G2を含むことができる。
第1絶縁層BUFは、第1金属パターンを覆うように基板上に形成され得る。第1絶縁層BUF上に半導体層が形成され得る。半導体層は、駆動素子DTの半導体アクティブパターンACTを含む。
第2絶縁層GIは、半導体層を覆うように第1絶縁層BUF上に形成され得る。第2絶縁層GI上に第2金属パターンが形成され得る。第2金属パターンは、駆動素子DTの第1ゲート電極G1を含むことができる。
図4において、「Cgi」は駆動素子DTの第1ゲート電極G1と半導体アクティブパターンACTとの間に形成された容量であり、「Cbuf」は駆動素子DTの第2ゲート電極G2と半導体アクティブパターンACTとの間に連結された容量である。駆動素子DTに印加されるVbsの影響力を大きくするために、第1絶縁層BUFの厚さtbufを第2絶縁層GIの厚さtgiよりも小さく設定して、 Cbufの容量をCgiのそれよりも大きくすることができる。
図5は、本発明の他の実施例によるピクセル回路を示す回路図である。図5に示されたピクセル回路は、駆動素子DTのしきい値電圧をサンプリングして駆動素子DTのしきい値電圧変化を補償する内部補償回路を含む。図6は、本発明の一実施例によるピクセル回路の駆動方法を示す波形図である。
図5及び図6を参照すれば、ピクセル回路は、発光素子EL、駆動素子DT、第1及び第2キャパシタC1、C2、及び第1乃至第7スイッチ素子T1~T7を含む。駆動素子DTとスイッチ素子T1~T7とは、nチャネルOxideTFTで具現され得る。
このピクセル回路に、ピクセル駆動電圧VDD、低電位の電源電圧VSS、基準電圧Vref、初期化電圧Vinitなどの直流電圧と、ピクセルデータの階調に応じて可変するデータ電圧Vdata、スキャンパルスSC1、SC2、SC3、及びEMパルスEM1、EM2が供給される。スキャンパルスSC1、SC2、SC3とEMパルスEM1、EM2との電圧は、ゲートオン電圧VGH、VEHとゲートオフ電圧VGL、VELとの間でスイング(swing)する。
ピクセルへ共通に印加される電圧関係は、VDD>Vref>Vinit>VSSに設定され得る。データ電圧Vdataは、ピクセル駆動電圧VDDよりも低く低電位の電源電圧VSSよりも高い電圧範囲で、データ駆動部110からピクセルデータの階調に応じて選択されたガンマ補償電圧として発生され得る。初期化電圧Vinitは、発光素子ELのしきい値電圧以下の電圧に設定され得る。基準電圧Vrefは、サンプリング段階SMPLにおいて駆動素子DTに負のバックバイアス(Negative Back-bias)が印加されるように、初期化電圧Vinitよりも高い電圧に設定され得る。ゲートオン電圧VGH、VEHは、ピクセル駆動電圧VDDよりも高い電圧に設定され得る。ゲートオフ電圧VGL、VELは、低電位の電源電圧VSSよりも低い電圧に設定され得る。
スキャンパルスSC1、SC2、SC3は、第1ゲートラインGL1に印加される第1スキャンパルスSC1、第2ゲートラインGL2に印加される第2スキャンパルスSC2、及び、第3ゲートラインGL3に印加される第3スキャンパルスSC3を含むことができる。EMパルスEM1、EM2は、第4ゲートラインGL4に印加される第1EMパルスEM1と、第5ゲートラインGL5に印加される第2EMパルスEM2を含むことができる。
ピクセル回路の駆動期間は、ピクセル回路が初期化される初期化段階INIT、駆動素子DTのしきい値電圧Vthをサンプリングするサンプリング段階SMPL、データ電圧Vdataが充電されてピクセルデータが書き込まれるアドレッシング段階ADDR、及び、ピクセルデータの階調に対応する明るさで発光素子ELが発光する発光段階EMISに分けられ得る。図6において、「(N-1)th FR.」は第N-1のフレーム期間であり、「Nth FR.」は第Nのフレーム期間である。
第1スキャンパルスSC1は、アドレッシング段階ADDRにおいて、ゲートオン電圧VGHであり得る。第1スキャンパルスSC1は、初期化段階INIT、サンプリング段階SMPL及び発光段階EMISにおいて、ゲートオフ電圧VGLであり得る。第1スキャンパルスSC1は、ピクセルデータのデータ電圧Vdataに同期する1水平期間1H以下のパルスとして発生され得る。データ電圧Vdataは、第1スキャンパルスSC1に同期して、アドレッシング段階ADDRにおいて、データラインDLを通してピクセル回路へ供給される。
第2スキャンパルスSC2は、第3スキャンパルスSC3に先立ってゲートオン電圧VGHに立ち上げ(rising)られ、第3スキャンパルスSC3の立ち下がりエッジ(falling edge)に先立ってゲートオフ電圧VGLに立ち下げ(falling)られ得る。第2スキャンパルスSC2は、初期化段階INITとサンプリング段階SMPLとにおいて、ゲートオン電圧VGHであり得る。第2スキャンパルスSC2は、アドレッシング段階ADDRと発光段階EMISとにおいて、ゲートオフ電圧VGLであり得る。
第3スキャンパルスSC3は、サンプリング段階SMPLとアドレッシング段階ADDRとにおいて、ゲートオン電圧VGHとして発生され得る。アドレッシング段階ADDRにおいて、第3スキャンパルスSC3のゲートオン電圧区間は、第1スキャンパルスSC1のゲートオン電圧区間に重畳され得る。第3スキャンパルスSC3は、第2スキャンパルスSC2の立ち上がりエッジ(rising edge)以後において、ゲートオン電圧VGHに立ち上げられた後、第2スキャンパルスSC2の立ち下がりエッジ以後において、ゲートオフ電圧VGLに立ち下げられ得る。第3スキャンパルスSC3は、初期化段階INITと発光段階EMISとにおいて、ゲートオフ電圧VGLであり得る。
第1EMパルスEM1は、初期化段階INITにおいてゲートオン電圧VEHとして発生され、発光段階EMISの少なくとも一部区間においてゲートオン電圧VEHとして発生され得る。第1EMパルスEM1は、サンプリング段階INITとアドレッシング段階ADDRとにおいて、ゲートオフ電圧VELであり得る。第1EMパルスEM1は、第2EMパルスEM2の立ち下がりエッジ以後において、ゲートオフ電圧VELに立ち下げられ、第2EMパルスEM2の立ち上がりエッジ以前において、ゲートオン電圧VEHに立ち上げられることができる。
第2EMパルスEM2は、発光段階EMISの少なくとも一部区間において、ゲートオン電圧VEHとして発生され得る。第2EMパルスEM2は、初期化段階INIT、サンプリング段階INIT及びアドレッシング段階ADDRにおいて、ゲートオフ電圧VELであり得る。
発光素子ELはOLEDで具現され得る。発光素子ELのアノード電極は、第4ノードn4に連結され、発光素子ELのカソード電極に低電位の電源電圧VSSが印加され得る。
第1キャパシタC1は、第2ノードn2と第5ノードn5との間に連結され得る。第1キャパシタC1は、サンプリング段階SMPLにおいて、駆動素子DTのしきい値電圧Vthを貯蔵する。アドレッシング段階ADDRにおいて、データ電圧Vdataは、第1キャパシタC1を通して駆動素子DTの第1ゲート電極G1へ伝達される。
第2キャパシタC2は、第3ノードn3と第5ノードn5との間に連結される。第2キャパシタC2は、発光段階EMISの初期に駆動素子DTの第2電極電圧、即ちソース電圧を貯蔵し、発光段階EMISにおいて、駆動素子のゲート-ソース間電圧Vgsを維持する。
駆動素子DTは、ダブルゲート(Double)構造のMOSFETであり得る。駆動素子DTは、第2ノードn2に連結された第1ゲート電極、第4ノードn4に連結された第2ゲート電極、第1ノードn1に連結された第1電極、及び、第3ノードn3に連結された第2電極を含む。図4に示されたように、駆動素子DTの第1ゲート電極と第2ゲート電極とは、半導体アクティブパターンACTを挟んで重畳され得る。
第1スイッチ素子T1は、第1ノードn1に連結された第1電極、第2ノードn2に連結された第2電極、及び、第2スキャンパルスSC2が印加されるゲート電極を含む。第1スイッチ素子T1は、第2スキャンパルスSC2のゲートオン電圧VGHに応答して、初期化段階INITとサンプリング段階SMPLとにおいてターンオンされて、第1ノードn1と第2ノードn2とを連結する。第1スイッチ素子T1がターンオンされるとき、駆動素子DTは第1ゲート電極G1と第1電極とが連結されて、ダイオードとして動作する。
第2スイッチ素子T2は、第3ノードn3に連結された第1電極、第4ノードn4に連結された第2電極、及び、第2EMパルスEM2が印加されるゲート電極を含む。第2スイッチ素子T2は、第2EMパルスEM2のゲートオン電圧VEHに応答して、発光段階EMISの少なくとも一部区間においてターンオンされて、駆動素子DTと発光素子ELとの間の電流経路を形成する。第2スイッチ素子T2がオフ状態である初期化段階INIT、サンプリング段階SMPL及びアドレッシング段階ADDRにおいて、駆動素子DTと発光素子ELとの間の電流経路が遮断されて、発光素子ELが発光されない。
第3スイッチ素子T3は、初期化電圧Vinitが印加される第2電源ラインINLに連結された第1電極、第5ノードn5に連結された第2電極、及び、第2スキャンパルスSC2が印加されるゲート電極を含む。第3スイッチ素子T3は、第2スキャンパルスSC2のゲートオン電圧VGHに応答して、初期化段階INITとサンプリング段階SMPLとにおいてターンオンされて、第5ノードn5に初期化電圧Vinitを供給する。第3スイッチ素子T3がターンオフされるアドレッシング段階ADDRと発光段階EMISとにおいて、第2電源ラインINLと第5ノードn5との間の電流経路が遮断される。
第4スイッチ素子T4は、データ電圧Vdataが印加されるデータラインDLに連結された第1電極、第5ノードn5に連結された第2電極、及び、第1スキャンパルスSC1が印加されるゲート電極を含む。第4スイッチ素子T4は、第1スキャンパルスSC1のゲートオン電圧VGHに応答して、アドレッシング段階ADDRにおいてターンオンされて、第5ノードn5にデータ電圧Vdataを供給する。第4スイッチ素子T4がターンオフされる初期化段階INIT、サンプリング段階SMPL及び発光段階EMISの間、データラインDLと第5ノードn5との間の電流経路が遮断される。
第5スイッチ素子T5は、ピクセル駆動電圧VDDが印加される第1電源ラインVDDLに連結された第1電極、第1ノードn1に連結された第2電極、及び、第1EMパルスEM1が印加されるゲート電極を含む。第5スイッチ素子T5は、第1EMパルスEM1のゲートオン電圧VEHに応答して、初期化段階INITと発光段階EMISとにおいてターンオンされて、ピクセル駆動電圧VDDを第1ノードn1に供給する。第5スイッチ素子T5がターンオフされるサンプリング段階SMPLとアドレッシング段階ADDRとにおいて、第1電源ラインVDDLと第1ノードn1との間の電流経路が遮断される。
第6スイッチ素子T6は、第3ノードn3に連結された第1電極、基準電圧Vrefが印加される第3電源ラインREFLに連結された第2電極、及び、第3スキャンパルスSC3が印加されるゲート電極を含む。第6スイッチ素子T6は、第3スキャンパルスSC3のゲートオン電圧VGHに応答して、サンプリング段階SMPLとアドレッシング段階ADDRとにおいてターンオンされて、基準電圧Vrefを第3ノードn3に供給する。第6スイッチ素子T6がターンオフされる初期化段階INITと発光段階EMISとにおいて、第3電源ラインREFLと第3ノードn3との間の電流経路が遮断される。
第7スイッチ素子T7は、初期化電圧Vinitが印加される第2電源ラインINLに連結された第1電極、第4ノードn4に連結された第2電極、及び、第3スキャンパルスSC3が印加されるゲート電極を含む。第7スイッチ素子T7は、第3スキャンパルスSC3のゲートオン電圧VGHに応答して、サンプリング段階SMPLとアドレッシング段階ADDRとにおいてターンオンされて、初期化電圧Vinitを第4ノードn4に供給する。第7スイッチ素子T7がターンオンされるとき、第6スイッチ素子T6を通して基準電圧Vrefが第3ノードn3に印加される。第7スイッチ素子T7がターンオフされる初期化段階INITと発光段階EMISとにおいて、第2電源ラインINLと第4ノードn4との間の電流経路が遮断される。
本発明は、サンプリング段階SMPLにおいて基準電圧Vrefを第3ノードn3に印加して、駆動素子DTのしきい値電圧Vthをサンプリングし、アドレッシング段階ADDRにおいてデータ電圧Vdataを第5ノードn5に印加することにより、サンプリング段階SMPLとアドレッシング段階ADDRとが分離され得る。その結果、本発明は、サンプリング段階SMPLの時間を十分に長く、例えば2水平期間以上長く確保し、駆動素子DTのしきい値電圧Vth’を正確にセンシングして、しきい値電圧Vth’のシフトを補償することができる。
以下で、ピクセル回路の段階別駆動方法を、図7乃至図10に関連付けて詳細に説明する。
図7は、図5に示されたピクセル回路の初期化段階INITを示す回路図である。
図7を参照すれば、初期化段階INITにおいて、第2スキャンパルスSC2と第1EMパルスEM1とがゲートオン電圧VGH、VEHとして発生され、それ以外のゲート信号SC1、SC3、EM2は、ゲートオフ電圧VGL、VELである。初期化段階INITにおいて、第2、第4、第6及び第7スイッチ素子T2、T4、T6、T7、第6スイッチ素子T6及び第7スイッチ素子T7は、ターンオフされる。したがって、初期化段階INITにおいて、第1、第3及び第5スイッチ素子T1、T3、T5と、駆動素子DTとがターンオンされる。このとき、駆動素子DTの第1ゲート電極と第1電極とが、ダイオードコネクション(Diode connection)により連結される。
初期化段階INITにおいて、第1及び第2ノードn1、n2の電圧はピクセル駆動電圧VDDに初期化され、第3ノードn3の電圧はVDD-Vth0に変わる。ここで、Vth0は、駆動素子DTにVbsが印加されない初期しきい値電圧である。第5ノードn5の電圧は、初期化電圧Vinitである。第4ノードn4の電圧は、前フレームへ印加された初期化電圧Vinitに維持される。
図8は、図5に示されたピクセル回路のサンプリング段階SMPLを示す回路図である。
図8を参照すれば、サンプリング段階SMPLにおいて、第3スキャンパルスSC3がゲートオン電圧VGHに反転され、第1EMパルスEM1がゲートオフ電圧VELに反転される。第2スキャンパルスSC2は、サンプリング段階SMPLにおいてゲートオン電圧VGHを維持する。サンプリング段階SMPLにおいて、第2及び第3スキャンパルスSC2、SC3はゲートオン電圧VGHであり、それ以外のゲート信号SC1、EM1、EM2はゲートオフ電圧VGL、VELである。したがって、サンプリング段階SMPLにおいて、第1、第3、第6及び第7スイッチ素子T1、T3、T6、T7と、駆動素子DTとがターンオンされる。
サンプリング段階SMPLにおいて、初期化電圧Vinitがターンオンされた第3スイッチ素子T3を通して駆動素子DTの第2ゲート電極G2へ印加され、初期化電圧Vinitよりも高い基準電圧Vrefがターンオンされた第6スイッチ素子T6を通して駆動素子DTの第2電極へ印加される。したがって、駆動素子DTにVbsが印加されて、駆動素子DTのしきい値電圧が0よりも高い正極性電圧にシフトされ得る。
サンプリング段階SMPLにおいて、第1及び第2ノードn1、n2の電圧は、Vref+Vth0+αに変わる。ここで、αはα=β(Vref-Vinit)であり、βはβ=Cbuf/Cgiである。第3ノードn3の電圧は基準電圧Vrefであり、第4及び第5ノードn4、n5の電圧は初期化電圧Vinitに維持される。
図9は、図5に示されたピクセル回路のアドレッシング段階ADDRを示す回路図である。
図9を参照すれば、アドレッシング段階ADDRにおいて、ピクセルデータのデータ電圧Vdataに同期する第1スキャンパルスSC1が、ゲートオン電圧VGHとして発生される。アドレッシング段階ADDRにおいて、第3スキャンパルスSC3がゲートオン電圧VGHに維持された後、ゲートオフ電圧VGLに反転される。アドレッシング段階ADDRにおいて、第1EMパルスEM1はゲートオフ電圧VELに維持された後、第1スキャンパルスSC1の立ち下がりエッジ以後において、ゲートオン電圧に反転される。第2スキャンパルスSC2は、アドレッシング段階ADDRにおいて、ゲートオフ電圧VGLに反転される。アドレッシング段階ADDRにおいて、第1及び第2EMパルスEM1、EM2の電圧は、ゲートオフ電圧VELであり得る。したがって、アドレッシング段階ADDRにおいて、第1、第4、第6及び第7スイッチ素子T1、T4、T6、T7と、駆動素子DTとがターンオンされる。
アドレッシング段階ADDRにおいて、第1ノードn1の電圧はVref+Vth0+αに維持され、第2ノードn2の電圧はVref+Vth0+α+C’(Vdata-Vinit)に変わるようになる。ここで、C’は、C’=C1/(C1+Cpar)により示すことができる。「Cpar」は、駆動素子DTの第1ゲート電極G1に連結された寄生容量である。Cpar=0であるとき、C’=1になってデータ伝達率が高く、Cparが高いほどデータ伝達率が低くなる。第3ノードn3の電圧は基準電圧Vrefであり、第4及び第5ノードn4、n5の電圧は初期化電圧Vinitに維持される。
図10は、図5に示されたピクセル回路の発光段階EMISを示す回路図である。
図10を参照すれば、発光段階EMISにおいて、スキャンパルスSC1、SC2、SC3の電圧は、ゲートオフ電圧VGLである。第1及び第2EMパルスEM1、EM2は、発光段階EMISにおいて、少なくとも一部区間にゲートオン電圧VEHとして発生される。したがって、発光段階EMISにおいて、駆動素子DTと、第2及び第5スイッチ素子T2、T5がターンオンされ、第1、第3、第4、第6及び第7スイッチ素子T1、T3、T4、T6、T7はターンオフされる。このとき、駆動素子DTにVbsが印加されず、駆動素子DTのゲート-ソース間電圧Vgsに応じて発光素子ELに電流が供給されて、発光素子ELがターンオンされ得る。
発光段階EMISにおいて、発光素子ELに流れる電流Ioled=k[(Vref-Vinit)+C’(Vdata-Vref)+(Vth0+α-Vth0)]である。ここで、kは、駆動素子DTの移動度と寄生容量とに応じて決定される定数値である。第2ノードn2の寄生容量を無視してC’=1の条件を仮定すると、Ioled=k[(Vdata-Vinit)+α)]であり得る。
発光段階EMISの間、駆動素子DTの第2ゲート電極に印加される初期化電圧Vinitは、駆動素子DTのソース電圧と実質的に同一である。このために、発光段階EMISにおいて、駆動素子DTの第2ゲート電極の電圧による駆動素子DTのしきい値電圧のシフトは無い。
図11は、ノーマル駆動モードと低速駆動モードとにおけるリフレッシュレート(Refresh rate)を示す図である。図12は、ノーマル駆動モードと低速駆動モードとにおいてピクセル回路に印加される信号を示す波形図である。図11において、「fx」はx番目のフレーム期間を示す。
図11及び図12を参照すれば、ピクセル回路にピクセルデータが書き込まれるデータリフレッシュフレームの周波数は、ノーマル駆動モードよりも低速駆動モードにおいてより低く設定される。
ピクセル回路の駆動時間は、ノーマル駆動モードの毎フレームと低速駆動モードのデータリフレッシュフレームとにおいて、初期化段階INIT、サンプリング段階SMPL、アドレッシング段階ADDR、及び発光段階EMISに分けられ得る。前記低速駆動モードは、前記データリフレッシュフレーム以後に割り当てられる1つ以上のアノードリセットフレームARFを含むことができる。アノードリセットフレームARFにおいて、ピクセル回路の駆動時間は初期化段階INITなしに、サンプリング段階SMPL、アドレッシング段階ADDR、及び発光段階EMISに分けられ得る。
タイミングコントローラ130は、低速駆動モードにおいて、ノーマル駆動モードに比べてピクセルデータがピクセルに書き込まれるフレームレートの周波数を下げる。例えば、ノーマル駆動モードにおいて、ピクセルデータがピクセルに書き込まれるデータリフレッシュフレームDRFは、60Hz以上の周波数、例えば60Hz、120Hz、144Hzのうちのいずれか1つのリフレッシュレートで発生することができ、低速駆動モードのデータリフレッシュフレームDRFは、低速駆動モードのそれよりも低い周波数のリフレッシュレートで発生することができる。
低速駆動モードのリフレッシュレートが1Hzであるとき、秒当たりに1つのデータリフレッシュフレームDRFが割り当てられ、残りの60個のフレームはアノードリセットフレームARFであり得る。低速駆動モードのアノードリセットフレームARFの間、データ駆動部110が集積されるソースドライブICは、データ電圧を出力しないので、消費電力を発生しない。アノードリセットフレームARFの間、サブピクセルの各々の第3ノードn3に基準電圧Vrefが印加されて、前データリフレッシュフレームDRFに貯蔵された駆動素子DTのVgsが再設定される。したがって、低速駆動モードにおいてアノードリセットフレームARFの間、サブピクセルの輝度が低下されないので、フリッカー(flicker)が視認されない。
低速駆動モードのアノードリセットフレームARFにおいて、第2スキャンパルスSC2が発生されず、第2ゲートラインGL2がゲートオフ電圧VGLを維持し、他のゲートパルスSC1、SC3、EM1、EM2は、ノーマル駆動モードと実質的に同一に発生され得る。
図13は、本発明の他の実施例によるピクセル回路の駆動方法を示す波形図である。図14は、ピクセル回路のリセット段階を示す回路図である。
図13及び図14を参照すれば、初期化段階INITに先立って、リセット段階RSTが設定され得る。
リセット段階RSTにおいて、第3スキャンパルスSC3はゲートオン電圧VGHとして発生され、他のゲート信号SC1、SC2、EM1、EM2はゲートオフ電圧VGL、VELである。したがって、リセット段階RSTにおいて、第6及び第7スイッチ素子T6、T7がターンオンされて、発光素子ELのアノード電極に累積された残留電荷が放電され、キャパシタC1、C2の電荷が放電される。その結果、本発明は、前フレームにおいてキャパシタC1、C2と発光素子OLEDのキャパシタに充電された電圧をリセットして、サンプリング開始の前に、以前の電圧の影響による電圧変動を防止することができる。
リセット段階RSTと初期化段階INITとの間に、ホールド段階HOLDが設定され得る。ホールド段階HOLDにおいて、全てのゲート信号SC1、SC2、SC3、EM1、EM2がゲートオフ電圧として発生されて、ピクセル回路の主要ノードがフローティング(floating)され得る。
ピクセル回路において、第1スイッチ素子T1は第2スキャンパルスSC2に応答して、サンプリング段階SMPLにおいて駆動素子DTをダイオードコネクション(Diode connection)により連結する。このとき、駆動素子DTのしきい値電圧Vthが第2ノードn2にサンプリングされる。
第2スキャンパルスSC2の立ち下がりエッジにおいてゲート電圧の変化によって、第1スイッチ素子T1がターンオフされるとき、図15に示されたように、駆動素子DTのゲート電極が連結された第2ノードn2の電圧に、キックバック(kickback)電圧が発生する。図15において、「Vn2」は第2ノードn2の電圧であり、「Vn4」は第4ノードn4の電圧である。第2ノード電圧Vn2のキックバック電圧の変動は、駆動素子DTのしきい値電圧のサンプリングエラーを引き起こし得る。第1スイッチ素子T1の累積駆動時間が長くなるほど増加するPBTS(Positive Bias Temperature Stress)によって、第1スイッチ素子T1のしきい値電圧が正極性方向に変わると、キックバック電圧が大きくなり得る。このようなキックバック電圧の変動は、駆動素子DTのしきい値電圧のサンプリングエラーを引き起こして、発光段階EMISにおいて発光素子ELに流れる電流の変動幅を大きくすることができる。
本発明は、図16乃至図18に示されたように、ピクセル回路の累積駆動時間に応じて、ゲート信号のうちで少なくとも第2スキャンパルスSC2のゲートオン電圧VGHやゲートオフ電圧VGLを調整するか、データ電圧Vdataを調整して、累積駆動時間が増加するほど大きくなるキックバック電圧を相殺することができる。ピクセル回路の累積駆動時間に応じて、第2スキャンパルスSC2の電圧調整方法と同じ方法により、他のスキャンパルスSC1とEMパルスEMのゲート電圧も変更され得る。
図16を参照すれば、電源部140は、タイミングコントローラ130の制御下で、ピクセル回路の累積駆動時間が増加するにつれてゲートオン電圧VGHを高めることができる。その結果、キックバック電圧が増加するだけ第2ノードn2の電圧Vn2が低下され得る。このとき、駆動素子DTのしきい値電圧のサンプリング速度が増加し得る。
図17を参照すれば、電源部140は、タイミングコントローラ130の制御下で、ピクセル回路の累積駆動時間が増加するにつれてゲートオフ電圧VGLを下げることができる。その結果、キックバック電圧が増加するだけ第2ノードn2の電圧Vn2が低下され得る。
タイミングコントローラ130は、入力映像のピクセルデータ値を変更するか、電源部140から出力されるガンマ基準電圧VGMAを変更して、データ駆動部110から出力されるデータ電圧Vdataを変更することができる。図18に示されたように、ピクセル回路の累積駆動時間が増加するにつれてデータ電圧Vdataが低下され、キックバック電圧Vdataの増加分が相殺され得る。図16乃至図18に示された実施例は、図19に示されたピクセル回路にも適用可能である。
図19に示されたピクセル回路は、発光素子EL、6つのトランジスタDT、T1~T5、及び1つのキャパシタCstで構成され、サンプリング段階SMPLにおいて、ダイオードコネクション方式により駆動素子DTのしきい値電圧Vthをサンプリングする。
図19を参照すれば、駆動素子DTは、負のバックバイアス(Negative Back-bias)が印加され得るダブルゲート(Double)構造のMOSFETであり得る。駆動素子DTは、第2ノードn2に連結された第1ゲート電極、第4ノードn4に連結された第2ゲート電極、第1ノードn1に連結された第1電極、及び、第3ノードn3に連結された第2電極を含む。
第1スイッチ素子T1は、第1ノードn1に連結された第1電極、第2ノードn2に連結された第2電極、及び、第2スキャンパルスSC2が印加されるゲート電極を含む。第2スイッチ素子T2は、第3ノードn3に連結された第1電極、第4ノードn4に連結された第2電極、及び、第2EMパルスEM2が印加されるゲート電極を含む。第3スイッチ素子T3は、初期化電圧Vinitが印加される第1電極、第4ノードn4に連結された第2電極、及び、第2スキャンパルスSC2が印加されるゲート電極を含む。第4スイッチ素子T4は、データ電圧Vdataが印加される第1電極、第3ノードn3に連結された第2電極、及び、第1スキャンパルスSC1が印加されるゲート電極を含む。第5スイッチ素子T5は、ピクセル駆動電圧VDDが印加される第1電極、第1ノードn1に連結された第2電極、及び、第1EMパルスEM1が印加されるゲート電極を含む。
以上より、発明が解決しようとする課題、課題を解決するための手段、発明の効果に記載した明細書の内容が請求項の必須的な特徴を特定するものではないので、請求項の権利範囲は明細書の内容に記載した事項によって制限されない。
以上、添付の図面を参照して本発明の実施例をより詳細に説明してきたが、本発明は必ずしもこのような実施例に限るものではなく、本発明の技術思想を逸脱しない範囲内で様々に変形して実施することができる。したがって、本発明に開示された実施例は、本発明の技術思想を限定するためのものではなく説明するためのものであり、このような実施例によって本発明の技術思想の範囲が限定されるものではない。それゆえに、以上で記述した実施例は、あらゆる面で例示的なものであって、非限定的なものであると理解すべきである。本発明の保護範囲は、請求の範囲によって解釈されるべきであり、それと同等な範囲内にある全ての技術思想は本発明の権利範囲に含まれるものであると解釈されるべきであろう。
100 表示パネル
101 ピクセル
102 データライン
103 ゲートライン
110 データ駆動部
120 ゲート駆動部
130 タイミングコントローラ
140 電源部
DT 駆動素子
G1 駆動素子の第1ゲート電極
G2 駆動素子の第2ゲート電極
T1~T7 スイッチ素子
C1、C2 キャパシタ
RST リセット段階
INIT 初期化段階
SMPL サンプリング段階
ADDR アドレッシング段階
EMIS 発光段階
DRF データリフレッシュフレーム
ARF アノードリセットフレーム
VDD ピクセル駆動電圧
VSS 低電位の電源電圧
Vref 基準電圧
Vinit 初期化電圧
SC1、SC2、SC3 スキャンパルス
EM1、EM2 EMパルス

Claims (15)

  1. 第1ノードに連結された第1電極、第2ノードに連結された第1ゲート電極、第3ノードに連結された第2電極、及び、第4ノードに連結された第2ゲート電極を含む駆動素子と、
    前記第4ノードに連結されたアノード電極と低電位の電源電圧が印加されるカソード電極とを含み、前記駆動素子からの電流に応じて駆動される発光素子と、
    前記第1ノードと前記第2ノードとの間に連結された第1スイッチ素子と、
    前記第3ノードと前記第4ノードとの間に連結された第2スイッチ素子と、
    前記駆動素子の第1ゲート電極に連結され、ピクセルデータのデータ電圧が印加される第1キャパシタと、
    前記第3ノードに連結され、予め設定された電圧が印加される第2キャパシタと
    前記第2キャパシタに前記予め設定された電圧を供給する第3スイッチ素子と、
    前記第1キャパシタに前記データ電圧を供給する第4スイッチ素子と、を含む、ピクセル回路。
  2. 前記第2ゲート電極と前記第2電極との間の電圧により、前記駆動素子のしきい値電圧がセンシング可能な電圧にシフトされる、請求項1に記載のピクセル回路。
  3. 前記第2ゲート電極を覆う第1絶縁層と、
    前記第1絶縁層上に形成された前記駆動素子の半導体アクティブと、
    前記半導体アクティブを覆うように前記第1絶縁層上に形成され、前記第1ゲート電極の下に配置された第2絶縁層とをさらに含み、
    前記第1絶縁層の厚さが、前記第2絶縁層の厚さよりも小さい、請求項1に記載のピクセル回路。
  4. 初期化電圧が印加される第1電極、第5ノードに連結された第2電極、及び、第2スキャンパルスが印加されるゲート電極を含む前記第3スイッチ素子と、
    前記データ電圧が印加される第1電極、前記第5ノードに連結された第2電極、及び、第1スキャンパルスが印加されるゲート電極を含む前記第4スイッチ素子と、
    ピクセル駆動電圧が印加される第1電極、前記第1ノードに連結された第2電極、及び、第1EMパルスが印加されるゲート電極を含む第5スイッチ素子と、
    基準電圧が印加される第1電極、前記第3ノードに連結された第2電極、及び、第3スキャンパルスが印加されるゲート電極を含む第6スイッチ素子と、
    前記初期化電圧が印加される第1電極、前記第4ノードに連結された第2電極、及び、前記第3スキャンパルスが印加されるゲート電極を含む第7スイッチ素子とをさらに含み、
    前記第1スイッチ素子は、前記第1ノードに連結された第1電極、前記第2ノードに連結された第2電極、及び、前記第2スキャンパルスが印加されるゲート電極を含み、
    前記第2スイッチ素子は、前記第3ノードに連結された第1電極、前記第4ノードに連結された第2電極、及び、第2EMパルスが印加されるゲート電極を含み、
    前記第1キャパシタは、前記第5ノードに連結された第1電極と、前記第2ノードに連結された第2電極とを含み、
    前記第2キャパシタは、前記第5ノードに連結された第1電極と、前記第3ノードに連結された第2電極とを含む、請求項1に記載のピクセル回路。
  5. 前記駆動素子と前記第1スイッチ素子から前記第7スイッチ素子とがnチャネル酸化物半導体を含み、
    前記第1スイッチ素子から前記第7スイッチ素子のそれぞれがゲートオン電圧に応答してターンオンされる、請求項に記載のピクセル回路。
  6. 前記予め設定された電圧が前記初期化電圧に設定される、請求項に記載のピクセル回路。
  7. 前記初期化電圧が前記駆動素子の第2ゲート電極に印加されるとき、前記駆動素子のしきい値電圧がセンシング可能な電圧にシフトされる、請求項に記載のピクセル回路。
  8. 前記ピクセル駆動電圧がVDD、前記基準電圧がVref、前記初期化電圧がVinit、前記低電位の電源電圧がVSSであるとするとき、前記電圧はVDD>Vref>Vinit>VSSに設定され、
    前記ピクセルデータのデータ電圧は、前記ピクセル駆動電圧よりも低く前記低電位の電源電圧よりも高い電圧であり、
    前記第1スキャンパルスから前記第3スキャンパルスならびに前記第1EMパルス及び前記第2EMパルスのそれぞれは、前記ピクセル駆動電圧よりも高いゲートオン電圧と、前記低電位の電源電圧よりも低いゲートオフ電圧との間でスイングする、請求項に記載のピクセル回路。
  9. 前記ピクセル回路は、初期化段階、前記初期化段階後のサンプリング段階、前記サンプリング段階後の前記データ電圧が印加されるアドレッシング段階、及び、前記アドレッシング段階後の発光段階で駆動され、
    前記第1スキャンパルスは、前記データ電圧に同期して、前記アドレッシング段階において前記ゲートオン電圧として発生され、前記初期化段階、前記サンプリング段階及び前記発光段階においてゲートオフ電圧として発生され、
    前記第2スキャンパルスは、前記初期化段階と前記サンプリング段階とにおいて前記ゲートオン電圧として発生され、前記アドレッシング段階と前記発光段階とにおいて前記ゲートオフ電圧として発生され、
    前記第3スキャンパルスは、前記サンプリング段階と前記アドレッシング段階とにおいて前記ゲートオン電圧として発生され、前記初期化段階と前記発光段階とにおいて前記ゲートオフ電圧として発生され、
    前記第1EMパルスは、前記初期化段階と前記発光段階とにおいて前記ゲートオン電圧として発生され、前記サンプリング段階と前記アドレッシング段階とにおいて前記ゲートオフ電圧として発生され、
    前記第2EMパルスは、前記発光段階において前記ゲートオン電圧として発生され、前記初期化段階、前記サンプリング段階及び前記アドレッシング段階において前記ゲートオフ電圧として発生される、請求項に記載のピクセル回路。
  10. 前記ピクセル回路は、初期化段階、前記初期化段階後のサンプリング段階、前記サンプリング段階後の前記データ電圧が印加されるアドレッシング段階、及び、前記アドレッシング段階後の発光段階で駆動され、
    前記ピクセル回路に前記ピクセルデータが書き込まれるデータリフレッシュフレームの周波数が、ノーマル駆動モードよりも低速駆動モードにおいてより低く設定され、
    前記ピクセル回路の駆動時間は、前記ノーマル駆動モードの毎フレームと前記低速駆動モードのデータリフレッシュフレームとにおいて、前記初期化段階、前記サンプリング段階、前記アドレッシング段階及び前記発光段階に分けられ、
    前記低速駆動モードは、前記データリフレッシュフレーム以後に割り当てられる1つ以上のアノードリセットフレームを含み、
    前記アノードリセットフレームにおける前記ピクセル回路の駆動時間は、前記初期化段階なしに前記サンプリング段階、前記アドレッシング段階及び前記発光段階に分けられる、請求項に記載のピクセル回路。
  11. 前記アノードリセットフレームにおいて前記第2スキャンパルスが印加されるゲートラインの電圧が、ゲートオフ電圧である、請求項10に記載のピクセル回路。
  12. 前記初期化段階の前にリセット段階が割り当てられ、
    前記リセット段階におい、前記第3スキャンパルスが前記ゲートオン電圧として発生され、前記第1スキャンパルス、前記第2スキャンパルス、前記第1EMパルス及び前記第2EMパルスの電圧が、前記ゲートオフ電圧を維持する、請求項に記載のピクセル回路。
  13. 前記第1及び第2スイッチ素子に印加されるスキャンパルスは、ゲートオン電圧とゲートオフ電圧との間でスイングし、
    前記ピクセル回路の累積駆動時間が増加するにつれて、前記スキャンパルスのうちの少なくとも前記第1スイッチ素子に印加されるスキャンパルスの前記ゲートオン電圧が高くなるか、前記ゲートオフ電圧が低くなる、請求項1に記載のピクセル回路。
  14. 前記ピクセル回路の累積駆動時間が増加するにつれて、前記データ電圧が低くなる、請求項1に記載のピクセル回路。
  15. 複数のデータライン、前記データラインと交差する複数のゲートライン、ピクセル駆動電圧が印加される第1電源ライン、初期化電圧が印加される第2電源ライン、基準電圧が印加される第3電源ライン、低電位の電源電圧が印加される第4電源ライン、及び、前記データラインと前記ゲートラインと前記第1電源ラインから前記第4電源ラインとに連結された複数のピクセル回路が配置された表示パネルと、
    前記データラインにピクセルデータのデータ電圧を供給するデータ駆動部と、
    前記ゲートラインにゲート信号を供給するゲート駆動部とを含み、
    前記ピクセル回路の各々は、
    第1ノードに連結された第1電極、第2ノードに連結された第1ゲート電極、第3ノードに連結された第2電極、及び、第4ノードに連結された第2ゲート電極を含む駆動素子と、
    前記第4ノードに連結されたアノード電極と低電位の電源電圧が印加されるカソード電極とを含み、前記駆動素子からの電流に応じて駆動される発光素子と、
    前記第1ノードと前記第2ノードとの間に連結された第1スイッチ素子と、
    前記第3ノードと前記第4ノードとの間に連結された第2スイッチ素子と、
    前記駆動素子の第1ゲート電極に連結され、ピクセルデータのデータ電圧が印加される第1キャパシタと、
    前記第3ノードに連結され、予め設定された電圧が印加される第2キャパシタと
    前記第2キャパシタに前記予め設定された電圧を供給する第3スイッチ素子と、
    前記第1キャパシタに前記データ電圧を供給する第4スイッチ素子と、を含む、表示装置。
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