JP7402926B2 - ピクセル回路とこれを含む表示装置 - Google Patents

Description

本発明はピクセル回路とこれを含む表示装置に関する。

電界発光表示装置（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ Ｄｉｓｐｌａｙ）は、発光層の材料に応じて無機発光表示装置と有機発光表示装置とに分けられ得る。アクティブマトリックス型（ａｃｔｉｖｅ ｍａｔｒｉｘ ｔｙｐｅ）の有機発光表示装置は、自ら発光する有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ： 以下、「ＯＬＥＤ」という。）を含み、応答速度が速く、発光効率、輝度及び視野角が大きいというメリットがある。有機発光表示装置は、ＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、「ＯＬＥＤ」という。）がピクセルの各々に形成される。有機発光表示装置は、応答速度が速く、発光効率、輝度、視野角などに優れるだけでなく、ブラック階調を完全なブラックで表現できるため、コントラスト比（ｃｏｎｔｒａｓｔ ｒａｔｉｏ）と色再現性に優れている。

電界放出表示装置のピクセル回路は、発光素子として用いられるＯＬＥＤと、ＯＬＥＤを駆動するための駆動素子とを含む。駆動素子の劣化によって駆動素子の電気的特性が変わり得る。この場合、画面上で再現される映像の画質が低下するため、駆動素子の電気的特性を補償する必要がある。特に、駆動素子のしきい値電圧がシフトした場合、シフト範囲がセンシング（ｓｅｎｓｉｎｇ）可能な電圧を超えると、駆動素子のしきい値電圧をセンシングするのが難しい。

例えば、駆動素子を酸化物半導体を含むトランジスタで具現した場合、このトランジスタのしきい値電圧が０［Ｖ］以下であると、駆動素子のしきい値電圧のシフトを補償するのが難しい。

表示装置の駆動周波数が高くなったり、表示装置の解像度が高くなると、１水平期間が小さくなる。この場合、駆動素子のしきい値電圧をセンシングしてサンプリングする時間が不足しており、補償性能が低下してブラック階調の輝度具現が難しくなる。

本発明は、前述の必要性及び／又は問題点を解決することを目的とする。本発明は、駆動素子のしきい値電圧を正確にサンプリングできるピクセル回路とこれを含む表示装置を提供する。

本発明の課題は以上で言及した課題に制限されず、言及されていないさらなる課題は以下の記載から当業者にとって明確に理解できるであろう。

本発明の一実施例によるピクセル回路は、第１ノードに連結された第１電極、第２ノードに連結された第１ゲート電極、第３ノードに連結された第２電極、及び予め設定された電圧が印加される第２ゲート電極を含む駆動素子と、第４ノードに連結されたアノード電極と、低電位の電源電圧が印加されるカソード電極とを含み、前記駆動素子からの電流に応じて駆動される発光素子と、前記第１ノードと前記第２ノードとの間に連結された第１スイッチ素子と、前記第３ノードと前記第４ノードとの間に連結された第２スイッチ素子と、前記駆動素子の第１ゲート電極に連結され、ピクセルデータのデータ電圧が印加される第１キャパシタと、前記第３ノードに連結され、前記予め設定された電圧が印加される第２キャパシタと、を含む。

本発明の一実施例による表示装置は、複数のデータライン、前記データラインと交差する複数のゲートライン、ピクセル駆動電圧が印加される第１電源ライン、初期化電圧が印加される第２電源ライン、基準電圧が印加される第３電源ライン、低電位の電源電圧が印加される第４電源ライン、及び前記データラインと前記ゲートラインと前記電源ラインとに連結された前記ピクセル回路が配置された表示パネルと、前記データラインにピクセルデータのデータ電圧を供給するデータ駆動部と、前記ゲートラインにゲート信号を供給するゲート駆動部と、を含む。

本発明は、ダイオードコネクション（Ｄｉｏｄｅ ｃｏｎｎｅｃｔｉｏｎ）方式の内部補償回路において、駆動素子の第２ゲート電極に予め設定された電圧を印加して、駆動素子のしきい値電圧をセンシング可能な電圧範囲にシフトすることができる。その結果、本発明は、０［Ｖ］以下の電圧にシフトされた駆動素子のしきい値電圧をセンシング可能な電圧にシフトし、駆動素子のしきい値電圧をセンシングして駆動素子のしきい値電圧を補償することができる。

本発明は、しきい値電圧が０［Ｖ］以下の電圧にシフトされたＯｘｉｄｅＴＦＴをピクセル回路の駆動素子として利用して、消費電力を減らすことができることは勿論、表示パネルの信頼性を向上させ、ピクセル回路を構成する素子の信頼性を確保することができる。

本発明は、内部補償回路が適用されたピクセル回路において、サンプリング段階とアドレッシング段階とを分離することで、駆動素子のしきい値電圧をサンプリングするのに必要な時間を十分に確保することにより、ブラック輝度の具現及び補償性能悪化の問題を解決することができ、表示装置の高速駆動が可能であり、高解像度及び高速駆動の表示装置において画質を向上させることができる。

本発明は、絶縁層の厚さを最適化して、駆動素子のしきい値電圧のシフトを誘導する電圧の影響力を大きくすることができる。

本発明は、低速駆動モードにおいてアノードリセットフレームを割り当てて、フリッカーのない画質を具現することができる。

本発明は、初期化段階の前にリセット段階を割り当てて、前フレームにてピクセル回路をリセットして、現フレームにおいてピクセル回路に印加される電圧の変動を防止することができる。

本発明は、ピクセル回路においてダイオードコネクションをスイッチングするスイッチ素子のターンオフ時に発生されるキックバック電圧がそのスイッチ素子の累積駆動時間によって大きくなるしきい値電圧に応じて大きくなる現象を、ゲート電圧やデータ電圧を変更して相殺することにより、駆動素子のしきい値電圧サンプリングの経時性エラー（ｅｒｒｏｒ）を減らすことができる。

本発明の効果は以上で言及した効果に制限されず、言及していないさらなる効果は、請求の範囲の記載から当業者にとって明確に理解できるであろう。

本発明の一実施例による表示装置を示すブロック図である。 図１ａに示された表示パネルの断面構造を示す断面図である。 本発明の一実施例によるピクセル回路を示す回路図である。 図２に示されたＶｂｓにより駆動素子のしきい値電圧がシフトされる効果を検証するためのシミュレーション結果を示す図である。 駆動素子の断面構造を概略的に示す断面図である。 本発明の他の実施例によるピクセル回路を示す回路図である。 本発明の一実施例によるピクセル回路の駆動方法を示す波形図である。 図５に示されたピクセル回路の初期化段階を示す回路図である。 図５に示されたピクセル回路のサンプリング段階を示す回路図である。 図５に示されたピクセル回路のアドレッシング段階を示す回路図である。 図５に示されたピクセル回路の発光段階を示す回路図である。 ノーマル駆動モードと低速駆動モードとにおけるリフレッシュレート（Ｒｅｆｒｅｓｈ ｒａｔｅ）を示す図である。 ノーマル駆動モードと低速駆動モードとにおいてピクセル回路に印加される信号を示す波形図である。 本発明の他の実施例によるピクセル回路の駆動方法を示す波形図である。 ピクセル回路のリセット段階を示す回路図である。 ピクセル回路においてサンプリングスイッチ素子の累積駆動時間が増加するにつれて大きくなるキックバック電圧を示す波形図である。 ピクセル回路の累積駆動時間が増加するにつれて可変するゲート電圧とデータ電圧との一例を示す波形図である。 ピクセル回路の累積駆動時間が増加するにつれて可変するゲート電圧とデータ電圧との一例を示す波形図である。 ピクセル回路の累積駆動時間が増加するにつれて可変するゲート電圧とデータ電圧との一例を示す波形図である。 本発明に適用可能なピクセル回路の他の例を示す回路図である。

本発明の利点及び特徴、並びにそれらを達成する方法は、添付の図面と共に詳細に後述されている実施例を参照すれば明確になるであろう。本発明は、以下で開示する実施例に限定されるものではなく、互いに異なる様々な形態で具現されるものであり、単に実施例は、本発明の開示が完全になるようにし、本発明の属する技術分野において通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものであり、本発明は請求項の範疇により定義されるだけである。

本発明の実施例を説明するための図面に開示された形状、大きさ、比率、角度、個数などは例示的なものであるから、本発明は図面に示された事項に限定されるものではない。明細書の全体に亘って、同一の参照符号は実質的に同一の構成要素を指し示す。また、本発明を説明するにあたり、関連する公知技術についての具体的な説明が本発明の要旨を不要に濁らせると判断される場合、その詳細な説明を省略する。

本明細書上で言及された「備える」、「含む」、「有する」、「からなる」などが使用される場合、「～だけ」が使用されない以上、他の部分が追加され得る。構成要素を単数で表現した場合に、特に明示的な記載事項がない限り、複数であると解釈され得る。

構成要素を解釈するにあたり、別途の明示的な記載がなくても、誤差範囲を含むものと解釈する。

位置関係についての説明である場合、例えば「～の上に」、「～の上部に」、「～の下部に」、「～の側方に」などのように２つの構成要素の間で位置関係が説明される場合、「すぐに」又は「直接」が使用されないそれらの構成要素の間に１つ以上の他の構成要素が介在され得る。

構成要素を区分するために第１、第２などが使用され得るが、これらの構成要素は、構成要素の前に付いた序数や構成要素の名称によりその機能や構造が制限されない。

以下の実施例は、部分的に又は全体的に互いに結合或いは組み合わせ可能であり、技術的に様々な連動及び駆動が可能である。各実施例が互いに対して独立的に実施することもでき、連関関係をもって一緒に実施することもできる。

ピクセルの各々は、色（カラー）の具現のために、色が互いに異なる複数のサブピクセルに分けられ、サブピクセルの各々はスイッチ素子又は駆動素子として用いられるトランジスタを含む。このようなトランジスタは、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）で具現され得る。

表示装置の駆動回路は、入力映像のピクセルデータをピクセルに書き込む。平板表示装置（Ｆｌａｔ Ｐａｎｅｌ Ｄｉｓｐｌａｙ）の駆動回路は、データ信号をデータラインに供給するデータ駆動部と、ゲート信号をゲートラインに供給するゲート駆動部などを含む。

本発明の表示装置において表示パネルに形成された回路層は、複数のトランジスタを含むことができる。トランジスタは、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）構造のＴＦＴで具現され得、酸化物半導体を含むＯｘｉｄｅＴＦＴ、又は低温ポリシリコン（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙ Ｓｉｌｉｃｏｎ、ＬＴＰＳ）を含むＬＴＰＳＴＦＴであり得る。以下で、表示パネルの回路層に形成されるトランジスタは、ＯｘｉｄｅＴＦＴで具現されたｎチャネルＯｘｉｄｅＴＦＴで具現される例を中心として説明するが、本発明はこれに限定されない。

トランジスタは、ゲート（ｇａｔｅ）、ソース（ｓｏｕｒｃｅ）及びドレイン（ｄｒａｉｎ）を含む３電極素子である。ソースは、キャリア（ｃａｒｒｉｅｒ）をトランジスタに供給する電極である。トランジスタ内において、キャリアはソースから流れ出す。ドレインは、トランジスタからキャリアが外部へ出る電極である。トランジスタにおいてキャリアの流れは、ソースからドレインへと流れる。ｎチャネルトランジスタの場合、キャリアが電子（ｅｌｅｃｔｒｏｎ）であるため、ソースからドレインへと電子が流れ得るように、ソース電圧がドレイン電圧よりも低い電圧を有する。ｎチャネルトランジスタにおいて電流の方向は、ドレインからソース側へと流れる。ｐチャネルトランジスタの場合、キャリアが正孔（ｈｏｌｅ）であるため、ソースからドレインへと正孔が流れ得るように、ソース電圧がドレイン電圧よりも高い。ｐチャネルトランジスタにおいて正孔がソースからドレイン側へと流れるため、電流がソースからドレイン側へと流れる。トランジスタのソースとドレインとは、固定されたものではないことに注意すべきである。例えば、ソースとドレインとは、印加電圧に応じて変更され得る。したがって、トランジスタのソースとドレインとによって発明が制限されない。以下の説明では、トランジスタのソースとドレインとを、第１及び第２電極であると称することにする。

ゲート信号は、ゲートオン電圧（Ｇａｔｅ Ｏｎ Ｖｏｌｔａｇｅ）とゲートオフ電圧（Ｇａｔｅ Ｏｆｆ Ｖｏｌｔａｇｅ）との間でスイング（ｓｗｉｎｇ）することができる。ゲートオン電圧は、トランジスタのしきい値電圧よりも高い電圧に設定される。ゲートオフ電圧は、トランジスタのしきい値電圧よりも低い電圧に設定される。

トランジスタは、ゲートオン電圧に応答してターンオン（ｔｕｒｎ－ｏｎ）される反面、ゲートオフ電圧に応答してターンオフ（ｔｕｒｎ－ｏｆｆ）される。ｎチャネルトランジスタの場合に、ゲートオン電圧はゲートハイ電圧（Ｇａｔｅ Ｈｉｇｈ Ｖｏｌｔａｇｅ、ＶＧＨ及びＶＥＨ）であり、ゲートオフ電圧はゲートロー電圧（Ｇａｔｅ Ｌｏｗ Ｖｏｌｔａｇｅ、ＶＧＬ及びＶＥＨ）であり得る。

以下、添付の図面を参照して、本発明の様々な実施例を詳細に説明する。以下の実施例において、表示装置は有機発光表示装置を中心として説明するが、本発明はこれに限定されない。

図１ａ及び図１ｂを参照すれば、本発明の実施例による表示装置は、表示パネル１００、表示パネル１００のピクセルにピクセルデータを書き込む（ｗｒｉｔｅ）ための表示パネル駆動部、及び、ピクセルと表示パネル駆動部の駆動に必要な電源を発生する電源部１４０を含む。

表示パネル１００は、Ｘ軸方向の長さ、Ｙ軸方向の幅及びＺ軸方向の厚さを有する長方形構造の表示パネルであり得る。表示パネル１００は、画面上で入力映像を表示するピクセルアレイを含む。ピクセルアレイは、複数のデータライン１０２、データライン１０２と交差する複数のゲートライン１０３、及び、マトリックス状に配置されるピクセルを含む。表示パネル１００は、ピクセルに共通に連結された電源ラインをさらに含むことができる。電源ラインは、図５において、ピクセル駆動電圧ＶＤＤが印加される第１電源ラインＶＤＤＬ、初期化電圧Ｖｉｎｉｔが印加される第２電源ラインＩＮＬ、及び、基準電圧Ｖｒｅｆが印加される第３電源ラインＲＥＦＬを含むことができる。表示パネル１００は、低電位の電源電圧ＶＳＳが印加される第４電源ラインをさらに含むことができる。

表示パネル１００の断面構造は、図１ｂに示されたように、基板１０上に積層された回路層１２、発光素子層１４、及び封止層（ｅｎｃａｐｓｕｌａｔｉｏｎ ｌａｙｅｒ）１６を含むことができる。

回路層１２は、データライン、ゲートライン、電源ラインなどの配線に連結されたピクセル回路を含むＴＦＴアレイ、デマルチプレクサアレイ１１２、ゲート駆動部１２０などを含むことができる。回路層１２の配線と回路素子とは、複数の絶縁層と、絶縁層を挟んで分離された２つ以上の金属層と、半導体物質を含むアクティブ層とを含むことができる。回路層１２に形成された全てのトランジスタは、ｎチャネルＯｘｉｄｅＴＦＴで具現され得る。

発光素子層１４は、ピクセル回路により駆動される発光素子ＥＬを含むことができる。発光素子ＥＬは、赤色（Ｒ）発光素子、緑色（Ｇ）発光素子、及び青色（Ｂ）発光素子を含むことができる。他の実施例において、発光素子層１４は、白色発光素子とカラーフィルタとを含むことができる。発光素子層１４の発光素子ＥＬは、有機膜及び保護膜を含む保護層により覆われることができる。

封止層１６は、回路層１２と発光素子層１４とを密封するように、前記発光素子層１４を覆う。封止層１６は、有機膜と無機膜とが交互に積層された多重積層膜の構造であり得る。無機膜は、水分や酸素の浸透を遮断する。有機膜は無機膜の表面を平坦化する。有機膜と無機膜とが複数の層で積層されると、単一層に比べて水分や酸素の移動経路が長くなって、発光素子層１４に影響を与える水分と酸素との浸透が効果的に遮断されることができる。

封止層１６上に、図面において省略されたタッチセンサ層が形成され、その上に偏光板やカラーフィルタ層が配置され得る。タッチセンサ層は、タッチ入力の前後で容量（ｃａｐａｃｉｔａｎｃｅ）の変化を基にタッチ入力をセンシングする静電容量方式のタッチセンサを含むことができる。タッチセンサ層は、タッチセンサの容量を形成する金属配線パターンと絶縁膜とを含むことができる。絶縁膜は、金属配線パターンで交差する部分を絶縁し、タッチセンサ層の表面を平坦化することができる。偏光板は、タッチセンサ層と回路層の金属により反射された外部光の偏光を変換して、視認性とコントラスト比とを向上させることができる。偏光板は、線偏光板と位相遅延フィルムとが接合された偏光板又は円偏光板で具現され得る。偏光板上にカバーガラスが接着されることができる。カラーフィルタ層は、赤色、緑色及び青色カラーフィルタを含むことができる。カラーフィルタ層は、ブラックマトリックスパターンをさらに含むことができる。カラーフィルタ層は、回路層とタッチセンサ層から反射された光の波長の一部を吸収し、偏光板の役割を代わりにして、ピクセルアレイで再現される映像の色純度を高めることができる。

ピクセルアレイは、複数のピクセルラインＬ１～Ｌｎを含む。ピクセルラインＬ１～Ｌｎの各々は、表示パネル１００のピクセルアレイにおいて、ライン方向Ｘに沿って配置された１ラインのピクセルを含む。１ピクセルラインに配置されたピクセルは、ゲートライン１０３を共有する。データライン方向に沿ってカラム方向Ｙに配置されたサブピクセルは、同一のデータライン１０２を共有する。１水平期間１Ｈは、１フレーム期間をピクセルラインＬ１～Ｌｎの総本数で割った時間である。

表示パネル１００は、不透過型表示パネル又は透過型表示パネルで具現され得る。透過型表示パネルは、画面上に映像が表示され背景の実物が見える透明表示装置に適用されることができる。

表示パネルは、フレキシブル表示パネルで製作されることができる。フレキシブル表示パネルは、プラスチック基板を利用するＯＬＥＤパネルで具現され得る。プラスチックＯＬＥＤパネルのピクセルアレイと発光素子とは、バックプレート（Ｂａｃｋ ｐｌａｔｅ）上に接着された有機薄膜フィルム上に配置されることができる。

プラスチックＯＬＥＤパネルのバックプレート上に、有機薄膜フィルムが配置され得る。有機薄膜フィルム上にピクセル回路と発光素子とが積層され、その上にタッチセンサアレイが形成され得る。バックプレートは、ピクセルアレイが湿度に晒されないように、有機薄膜フィルムに向かう透湿を遮断する。有機薄膜フィルムは、薄肉のＰＩ（Ｐｏｌｙｉｍｉｄｅ）フィルム基板であり得る。有機薄膜フィルム上に、図示せぬ絶縁物質で多層のバッファ層が形成され得る。有機薄膜フィルム上に、ピクセル回路とタッチセンサアレイとに印加される電源や信号を供給するためのピクセルアレイの配線が形成され得る。

ピクセル１０１の各々は、色の具現のために、赤色サブピクセル、緑色サブピクセル及び青色サブピクセルに分けられ得る。ピクセルの各々は、白色サブピクセルをさらに含むことができる。サブピクセルの各々はピクセル回路を含む。以下で、ピクセルは、サブピクセルと同じ意味であると解釈され得る。ピクセル回路の各々は、データラインとゲートラインと電源ラインとに連結される。

ピクセルは、リアル（ｒｅａｌ）カラーピクセルと、ペンタイル（ｐｅｎｔｉｌｅ）ピクセルとして配置され得る。ペンタイルピクセルは、予め設定されたピクセルレンダリングアルゴリズム（ｐｉｘｅｌ ｒｅｎｄｅｒｉｎｇ ａｌｇｏｒｉｔｈｍ）を用いて、色の異なる２つのサブピクセルを１つのピクセル１０１で駆動して、リアルカラーピクセルよりも高い解像度を具現することができる。ピクセルレンダリングアルゴリズムは、ピクセルの各々において不足する色表現を、隣接するピクセルより発光された光の色で補償することができる。

表示パネル１００上にタッチセンサが配置され得る。タッチ入力は、別のタッチセンサを用いてセンシングされるか、ピクセルを通してセンシングされることができる。タッチセンサは、オンセルタイプ（Ｏｎ－ｃｅｌｌ ｔｙｐｅ）又はアドオンタイプ（Ａｄｄ ｏｎ ｔｙｐｅ）で表示パネルの画面上に配置されるか、ピクセルアレイに組み込まれるインセルタイプ（Ｉｎ－ｃｅｌｌ ｔｙｐｅ）のタッチセンサで具現され得る。

電源部１４０は、直流－直流変換器（ＤＣ－ＤＣ Ｃｏｎｖｅｒｔｅｒ）を用いて、表示パネル１００のピクセルアレイと表示パネル駆動部の駆動に必要な直流（ＤＣ）電源を発生する。直流－直流変換器は、チャージポンプ（Ｃｈａｒｇｅ ｐｕｍｐ）、レギュレータ（Ｒｅｇｕｌａｔｏｒ）、バックコンバータ（Ｂｕｃｋ Ｃｏｎｖｅｒｔｅｒ）、ブーストコンバータ（Ｂｏｏｓｔ Ｃｏｎｖｅｒｔｅｒ）などを含むことができる。電源部１４０は、図示せぬホストシステムから印加される直流入力電圧のレベルを調整して、ガンマ基準電圧ＶＧＭＡ、ゲートオン電圧ＶＧＨ、ＶＥＨ、ゲートオフ電圧ＶＧＬ、ＶＥＬ、ピクセル駆動電圧ＶＤＤ、低電位の電源電圧ＶＳＳ、基準電圧Ｖｒｅｆ、初期化電圧Ｖｉｎｉｔなどの直流電圧（又は定電圧）を発生することができる。ガンマ基準電圧ＶＧＭＡはデータ駆動部１１０に供給される。ゲートオン電圧ＶＧＨ、ＶＥＨとゲートオフ電圧ＶＧＬ、ＶＥＬとは、ゲート駆動部１２０に供給される。ピクセル駆動電圧ＶＤＤ、低電位の電源電圧ＶＳＳ、基準電圧Ｖｒｅｆ、初期化電圧Ｖｉｎｉｔは、ピクセルへ共通に供給される。基準電圧Ｖｒｅｆと初期化電圧Ｖｉｎｉｔとは、データ駆動部１１０から発生され得る。

表示パネル駆動部は、タイミングコントローラ（Ｔｉｍｉｎｇ ｃｏｎｔｒｏｌｌｅｒ）１３０の制御下で、表示パネル１００のピクセルに入力映像のピクセルデータを書き込む。

表示パネル駆動部は、データ駆動部１１０とゲート駆動部１２０とを含む。表示パネル駆動部は、データ駆動部１１０とデータライン１０２との間に配置されたデマルチプレクサアレイ１１２をさらに含むことができる。

デマルチプレクサアレイ１１２は、複数のデマルチプレクサ（Ｄｅ－ｍｕｌｔｉｐｌｅｘｅｒ）ＤＥＭＵＸを用いて、データ駆動部１１０のチャネルから出力されたデータ電圧をデータライン１０２に順次に連結する。デマルチプレクサアレイ１１２は、表示パネル１００上に配置された多数のスイッチ素子を含むことができる。デマルチプレクサアレイ１１２がデータ駆動部１１０の出力端子とデータライン１０２との間に配置されると、データ駆動部１１０のチャネル数を減少することができる。デマルチプレクサアレイ１１２は省略することができる。

表示パネル駆動部は、タッチセンサを駆動するためのタッチセンサ駆動部をさらに含むことができる。タッチセンサ駆動部は、図１において省略されている。データ駆動部とタッチセンサ駆動部とは、１つのドライブＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）に集積されることができる。モバイル機器やウエアラブル機器において、タイミングコントローラ１３０、電源部１４０、データ駆動部１１０などは、１つのドライブＩＣに集積されることができる。

表示パネル駆動部は、タイミングコントローラ１３０の制御下で、低速駆動モード（Ｌｏｗ ｓｐｅｅｄ ｄｒｉｖｉｎｇ ｍｏｄｅ）で動作することができる。低速駆動モードは、入力映像を分析して、入力映像が予め設定されたフレーム数だけ変化のないとき、表示装置の消費電力を減らすために設定され得る。低速駆動モードは、静止映像が一定の時間以上入力されるとき、ピクセルのリフレッシュレート（Ｒｅｆｒｅｓｈ ｒａｔｅ）を下げることにより、表示パネル駆動部と表示パネル１００との消費電力を減らすことができる。低速駆動モードは、静止映像が入力されるときに限定されない。例えば、表示装置が待機モードで動作するか、ユーザコマンド又は入力映像が所定の時間以上表示パネル駆動回路に入力されないとき、表示パネル駆動回路は低速駆動モードで動作することができる。

データ駆動部１１０は、ＤＡＣ（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）を用いて、毎フレーム期間ごとにタイミングコントローラ１３０からデジタル信号として受信される入力映像のピクセルデータをガンマ補償電圧に変換して、データ電圧を発生する。ガンマ基準電圧ＶＧＭＡは、分圧回路を通して階調別ガンマ補償電圧に分圧される。階調別ガンマ補償電圧は、データ駆動部１１０のＤＡＣに提供される。データ電圧は、データ駆動部１１０のチャネルの各々から出力バッファを通して出力される。

ゲート駆動部１２０は、ピクセルアレイのＴＦＴアレイ及び配線と共に、表示パネル１００上に直接形成されるＧＩＰ（Ｇａｔｅ ｉｎ ｐａｎｅｌ）回路で具現され得る。ＧＩＰ回路は、表示パネル１００の非表示領域であるベゼル領域（Ｂｅｚｅｌ）ＢＺ上に配置されるか、入力映像が再現されるピクセルアレイ内に分散配置され得る。ゲート駆動部１２０は、タイミングコントローラ１３０の制御下で、ゲート信号をゲートライン１０３へ順次に出力する。ゲート駆動部１２０は、シフトレジスタ（Ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）を用いてゲート信号をシフトさせることにより、それらの信号をゲートライン１０３へ順次に供給することができる。ゲート信号は、有機発光表示装置において、スキャン信号と、発光制御信号（以下、「ＥＭ信号」という。）とを含むことができる。スキャン信号は、ゲートオン電圧ＶＧＨとゲートオフ電圧ＶＧＬとの間でスイングするスキャンパルスを含む。ＥＭ信号は、ゲートオン電圧ＶＥＨとゲートオフ電圧ＶＥＬとの間でスイングするＥＭパルスを含むことができる。

スキャンパルスは、データ電圧に同期してデータが書き込まれるラインのピクセルを選択する。ＥＭ信号は、ピクセルの発光時間を定義する。

ゲート駆動部１２０は、第１ゲート駆動部１２１と第２ゲート駆動部１２２とを含むことができる。第１ゲート駆動部１２１は、タイミングコントローラ１３０からのスタートパルス（ｓｔａｒｔ ｐｕｌｓｅ）とシフトクロック（Ｓｈｉｆｔ ｃｌｏｃｋ）とに応答してスキャンパルスを出力し、シフトクロックのタイミングに合わせてスキャンパルスをシフトする。第２ゲート駆動部１２２は、タイミングコントローラ１３０からのスタートパルスとシフトクロックとに応答してＥＭパルスを出力し、シフトクロックに応じてＥＭパルスを順次にシフトする。

タイミングコントローラ１３０は、ホストシステムから入力映像のデジタルビデオデータＤＡＴＡと、それに同期するタイミング信号とを受信する。タイミング信号は、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、クロックＣＬＫ及びデータイネーブル信号ＤＥなどを含むことができる。データイネーブル信号ＤＥをカウントする方法から垂直期間と水平期間とが分かるため、垂直同期信号Ｖｓｙｎｃと水平同期信号Ｈｓｙｎｃとは省略することができる。データイネーブル信号ＤＥは、１水平期間１Ｈの周期を有する。

ホストシステムは、テレビ（Ｔｅｌｅｖｉｓｉｏｎ）システム、タブレット型コンピュータ、ノートブック型コンピュータ、ナビゲーションシステム、パーソナルコンピュータ（ＰＣ）、ホームシアターシステム、モバイル機器、ウエアラブル機器、車両システムのうちのいずれか１つであり得る。ホストシステムは、ビデオソースからの映像信号を表示パネル１００の解像度に合わせてスケーリングし、タイミング信号と共にタイミングコントローラ１３へ伝送することができる。

タイミングコントローラ１３０は、低速駆動モードにおいて、ノーマル駆動モードに比べてピクセルデータがピクセルに書き込まれるフレームレートの周波数を下げる。例えば、ノーマル駆動モードにおいてピクセルデータがピクセルに書き込まれるデータリフレッシュフレームの周波数は、６０Ｈｚ以上の周波数、例えば６０Ｈｚ、１２０Ｈｚ、１４４Ｈｚのうちのいずれか１つのリフレッシュレートで発生することができ、低速駆動モードのデータリフレッシュフレームＤＲＦは、低速駆動モードのそれよりも低い周波数のリフレッシュレートで発生することができる。タイミングコントローラ１３０は、低速駆動モードにおいてピクセルのリフレッシュレートを下げるべく、フレーム周波数を１Ｈｚ～３０Ｈｚの間の周波数に下げて、表示パネル駆動部の駆動周波数を低下させることができる。

タイミングコントローラ１３０は、ホストシステムから受信されたタイミング信号Ｖｓｙｎｃ、Ｈｓｙｎｃ、ＤＥに基づいて、データ駆動部１１０の動作タイミングを制御するためのデータタイミング制御信号、デマルチプレクサアレイ１１２の動作タイミングを制御するためのＭＵＸ信号ＭＵＸ１、ＭＵＸ２、ゲート駆動部１２０の動作タイミングを制御するためのゲートタイミング制御信号を発生する。タイミングコントローラ１３０は、表示パネル駆動部の動作タイミングを制御して、データ駆動部１１０、デマルチプレクサアレイ１１２、タッチセンサ駆動部、及びゲート駆動部１２０を同期させる。

タイミングコントローラ１３０から出力されたゲートタイミング制御信号は、図示せぬレベルシフター（Ｌｅｖｅｌ ｓｈｉｆｔｅｒ）を通してゲート駆動部１２０に入力され得る。レベルシフターは、ゲートタイミング制御信号を入力され、ゲートオン電圧ＶＧＨ及びＶＥＨとゲートオフ電圧ＶＧＬ、ＶＥＬとの間でスイング（ｓｗｉｎｇ）するスタート信号とシフトクロックとを発生して、ゲート駆動部１２０に供給することができる。

タイミングコントローラ１３０は、電源部１４０を制御し、ピクセル１０１の累積駆動時間に応じて電源部１４０の出力電圧を可変し得る。例えば、製品の出荷前に、ピクセル回路を構成するトランジスタに対するＰＢＴＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）の信頼性特性の測定結果を基にして、ピクセルの累積駆動時間に応じたしきい値電圧Ｖｔｈのシフト量が導出され得る。タイミングコントローラ１３０は、スイッチ素子の累積駆動時間に応じたしきい値電圧のシフト量とそれによる電圧補償値とが予め設定されたルックアップテーブル（ｌｏｏｋ－ｕｐ ｔａｂｌｅ）ＬＵＴを含むことができる。タイミングコントローラ１３０は、ルックアップテーブルに格納されたデータに基づき、ピクセルの累積駆動時間に応じたしきい値電圧のシフト量を補償するための電圧補償値を、電源部１４０に提供することができる。この場合、電源部１４０は、タイミングコントローラ１３０からの電圧補償値に応じて、ガンマ基準電圧ＶＧＭＡ、ゲートオン電圧ＶＧＨ、ＶＥＨ、及びゲートオフ電圧ＶＧＬ、ＶＥＬのうちの少なくとも１つ以上を変更することができる。データ駆動部１１０から出力されるデータ電圧Ｖｄａｔａは、ガンマ基準電圧ＶＧＭＡに応じて変更され得る。ゲート駆動部１２０から出力されるスキャンパルスとＥＭパルスとの電圧は、ゲートオン電圧ＶＧＨ、ＶＥＨとゲートオフ電圧ＶＧＬ、ＶＥＬとに応じて変更され得る。

表示パネル１００の製造工程で生じる工程ばらつきと素子特性ばらつきによって、ピクセル間で駆動素子の電気的特性に差があり得、このような差はピクセルの駆動時間が経つにつれてより大きくなり得る。ピクセル間における駆動素子の電気的特性ばらつきを補償するため、有機発光表示装置に内部補償技術又は外部補償技術が適用されることができる。内部補償技術は、ピクセル回路の各々に具現された内部補償回路を利用して、サブピクセル別に駆動素子のしきい値電圧をサンプリングし、そのしきい値電圧だけ駆動素子のゲート－ソース間電圧Ｖｇｓを補償する。外部補償技術は、外部補償回路を利用して、駆動素子の電気的特性に応じて変わる駆動素子の電流又は電圧をリアルタイムでセンシングする。外部補償技術は、ピクセル別にセンシングされた駆動素子の電気的特性ばらつき（又は変化）だけ入力映像のピクセルデータ（デジタルデータ）を変調することにより、ピクセルの各々において駆動素子の電気的特性ばらつき（又は変化）をリアルタイムで補償する。表示パネル駆動部は、外部補償技術及び／又は内部補償技術を利用してピクセルを駆動することができる。ピクセル回路は、内部補償回路が適用された回路、例えば図５乃至図１０に示された回路で具現され得る。

図２は、本発明の一実施例によるピクセル回路を示す回路図である。

図２を参照すれば、ピクセル回路は、発光素子ＥＬと、発光素子ＥＬを駆動する駆動素子ＤＴと、駆動素子ＤＴの第１ゲート電極Ｇ１と第１電極Ｄとの間に連結された第１スイッチ素子Ｔ１と、駆動素子ＤＴの第２電極Ｓと発光素子ＥＬとの間に連結された第２スイッチ素子Ｔ２とを含む。駆動素子ＤＴとスイッチ素子Ｔ１、Ｔ２とは、ｎチャネルＯｘｉｄｅＴＦＴで具現され得る。

発光素子ＥＬはＯＬＥＤで具現され得る。ＯＬＥＤは、アノード電極とカソード電極との間に形成された有機化合物層を含む。有機化合物層は、正孔注入層（Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ）ＨＩＬ、正孔輸送層（Ｈｏｌｅ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ）ＨＴＬ、発光層（Ｅｍｉｓｓｉｏｎ ｌａｙｅｒ）ＥＭＬ、電子輸送層（Ｅｌｅｃｔｒｏｎ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ）ＥＴＬ及び電子注入層（Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ）ＥＩＬを含み得るが、これに限定されない。ＯＬＥＤのアノード電極とカソード電極とに電圧が印加されると、正孔輸送層ＨＴＬを通過した正孔と電子輸送層ＥＴＬを通過した電子とが発光層ＥＭＬに移動して励起子が形成され、発光層ＥＭＬから可視光が放出される。

駆動素子ＤＴは、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２とを含むダブルゲート（Ｄｏｕｂｌｅ ｇａｔｅ）構造のＭＯＳＦＥＴで具現され得る。第２ゲート電極Ｇ２は、ボディ（Ｂｏｄｙ）電極又はボトムゲート電極であると解釈され得る。第１ゲート電極Ｇ１と第２ゲート電極Ｇ２とは、半導体アクティブパターンを挟んで重畳され得る。第２ゲート電極Ｇ２に所定の電圧、例えば後述する初期化電圧Ｖｉｎｉｔが印加され得る。

駆動素子ＤＴの第２ゲート電極Ｇ２と駆動素子の第２電極との間の電圧Ｖｂｓは、駆動素子ＤＴのしきい値電圧を所望の電圧にシフト（ｓｈｉｆｔ）することができる。第１電極はドレイン電極であり、第２電極はソース電極であり得る。以下で、駆動素子ＤＴの第２ゲート電極Ｇ２と駆動素子の第２電極との間の電圧を「Ｖｂｓ」と略称する。

第１スイッチ素子Ｔ１は、駆動素子ＤＴの第１電極Ｄに連結された第１電極、駆動素子ＤＴの第１ゲート電極Ｇ１に連結された第２電極、及び、スキャンパルスが印加されるゲート電極を含む。第１スイッチ素子Ｔ１は、スキャンパルスのゲートオン電圧ＶＧＨに応答してターンオン（ｔｕｒｎ－ｏｎ）され、ゲートオフ電圧ＶＧＬに応じてターンオフ（ｔｕｒｎ－ｏｆｆ）される。第１スイッチ素子Ｔ１がターンオンされるとき、駆動素子ＤＴは第１ゲート電極Ｇ１と第１電極とが連結されてダイオードとして動作する。第１スイッチ素子Ｔ１がターンオフされるとき、駆動素子ＤＴの第１ゲート電極Ｇ１と第１電極Ｄとが分離される。

第２スイッチ素子Ｔ２は、駆動素子ＤＴの第２電極Ｓに連結された第１電極、発光素子ＥＬのアノード電極に連結された第２電極、及び、ＥＭパルスが印加されるゲート電極を含む。第２スイッチ素子Ｔ２は、ＥＭパルスのゲートオン電圧ＶＥＨに応答してターンオンされ、ゲートオフ電圧ＶＥＬに応じてターンオフされる。第２スイッチ素子Ｔ２がターンオンされるとき、駆動素子ＤＴと発光素子ＥＬとの間に電流経路（ｃｕｒｒｅｎｔ ｐａｔｈ）が形成されて、発光素子ＥＬに電流が供給されることができる。第２スイッチ素子Ｔ２がターンオフされるとき、駆動素子ＤＴと発光素子ＥＬとの間の電流経路が遮断される。

ピクセル回路は、第１キャパシタＣ１、第２キャパシタＣ２、第３スイッチ素子Ｔ３、及び第４スイッチ素子Ｔ４をさらに含むことができる。

第１キャパシタＣ１は、データラインに連結された第１電極と、駆動素子ＤＴの第１ゲート電極Ｇ１に連結された第２電極とを含み、ピクセルデータのデータ電圧Ｖｄａｔａを駆動素子ＤＴの第１ゲート電極Ｇ１に供給することができる。第２キャパシタＣ２は、初期化電圧Ｖｉｎｉｔが印加される電源ラインに連結された第１電極と、駆動素子ＤＴの第２電極に連結された第２電極とを含む。第１キャパシタＣ１の第１電極と第２キャパシタＣ２の第１電極とは連結される。

第３スイッチ素子Ｔ３は、初期化電圧Ｖｉｎｉｔを第１及び第２キャパシタＣ１、Ｃ２に供給する。第４スイッチ素子Ｔ３は、データ電圧Ｖｉｎｉｔを第１及び第２キャパシタＣ１、Ｃ２に供給する。

第１乃至第４スイッチ素子Ｔ１～Ｔ４は、スキャンパルスのゲートオン電圧ＶＧＨに応答してターンオン（ｔｕｒｎ－ｏｎ）され、ゲートオフ電圧ＶＧＬに応じてターンオフ（ｔｕｒｎ－ｏｆｆ）される。

図３において、横軸は駆動素子ＤＴのゲート－ソース間電圧Ｖｇｓ［Ｖ］であり、縦軸は駆動素子ＤＴのドレイン－ソース間電流Ｉｄｓ［Ａ］である。駆動素子ＤＴのしきい値電圧をセンシングするとき、Ｖｂｓは図３に示されたように、駆動素子ＤＴのしきい値電圧をセンシング可能な範囲内にシフトさせることができる。したがって、駆動素子ＤＴのしきい値電圧のシフトがセンシング可能な範囲を超えても、駆動素子ＤＴのしきい値電圧を正確にセンシングできるようにする。例えば、駆動素子ＤＴのしきい値電圧が０［Ｖ］以下の電圧にシフトされると、駆動素子ＤＴのしきい値電圧がセンシングできないものの、駆動素子ＤＴにＶｂｓを印加して駆動素子ＤＴのしきい値電圧を０Ｖよりも大きい正極性電圧にシフトすることができるため、駆動素子ＤＴのしきい値電圧をセンシングすることができる。駆動素子ＤＴのしきい値電圧のシフト度合いは、Ｖｂｓ、第１ゲート電極Ｇ１に連結された寄生容量（図４においてＣｇｉ）、並びに第２ゲート電極Ｇ２に連結された寄生容量（図４においてＣｂｕｆ）により決定され得るので、駆動素子のしきい値電圧を所望の電圧にシフトすることができる。

駆動素子ＤＴの第１ゲート電極Ｇ１に基準電圧Ｖｒｅｆが印加され、第２ゲート電極Ｇ２に初期化電圧Ｖｉｎｉｔが印加されるとき、図２において第１ゲート電極Ｇ１の電圧はＶｒｅｆ＋Ｖｔｈであり得る。Ｖｒｅｆは基準電圧であり、ＶｔｈはＶｂｓによりシフトされた駆動素子ＤＴのしきい値電圧である。この場合、Ｖｒｅｆ＞Ｖｉｎｉｔであるとき、駆動素子ＤＴのしきい値電圧が正極性電圧にシフトされ得る。

図４は、表示パネル１００における駆動素子ＤＴの断面構造を概略的に示す断面図である。

図４を参照すれば、表示パネル１００の基板上に第１金属パターンが形成され得る。第１金属パターンは、駆動素子ＤＴの第２ゲート電極Ｇ２を含むことができる。

第１絶縁層ＢＵＦは、第１金属パターンを覆うように基板上に形成され得る。第１絶縁層ＢＵＦ上に半導体層が形成され得る。半導体層は、駆動素子ＤＴの半導体アクティブパターンＡＣＴを含む。

第２絶縁層ＧＩは、半導体層を覆うように第１絶縁層ＢＵＦ上に形成され得る。第２絶縁層ＧＩ上に第２金属パターンが形成され得る。第２金属パターンは、駆動素子ＤＴの第１ゲート電極Ｇ１を含むことができる。

図４において、「Ｃｇｉ」は駆動素子ＤＴの第１ゲート電極Ｇ１と半導体アクティブパターンＡＣＴとの間に形成された容量であり、「Ｃｂｕｆ」は駆動素子ＤＴの第２ゲート電極Ｇ２と半導体アクティブパターンＡＣＴとの間に連結された容量である。駆動素子ＤＴに印加されるＶｂｓの影響力を大きくするために、第１絶縁層ＢＵＦの厚さｔｂｕｆを第２絶縁層ＧＩの厚さｔｇｉよりも小さく設定して、 Ｃｂｕｆの容量をＣｇｉのそれよりも大きくすることができる。

図５は、本発明の他の実施例によるピクセル回路を示す回路図である。図５に示されたピクセル回路は、駆動素子ＤＴのしきい値電圧をサンプリングして駆動素子ＤＴのしきい値電圧変化を補償する内部補償回路を含む。図６は、本発明の一実施例によるピクセル回路の駆動方法を示す波形図である。

図５及び図６を参照すれば、ピクセル回路は、発光素子ＥＬ、駆動素子ＤＴ、第１及び第２キャパシタＣ１、Ｃ２、及び第１乃至第７スイッチ素子Ｔ１～Ｔ７を含む。駆動素子ＤＴとスイッチ素子Ｔ１～Ｔ７とは、ｎチャネルＯｘｉｄｅＴＦＴで具現され得る。

このピクセル回路に、ピクセル駆動電圧ＶＤＤ、低電位の電源電圧ＶＳＳ、基準電圧Ｖｒｅｆ、初期化電圧Ｖｉｎｉｔなどの直流電圧と、ピクセルデータの階調に応じて可変するデータ電圧Ｖｄａｔａ、スキャンパルスＳＣ１、ＳＣ２、ＳＣ３、及びＥＭパルスＥＭ１、ＥＭ２が供給される。スキャンパルスＳＣ１、ＳＣ２、ＳＣ３とＥＭパルスＥＭ１、ＥＭ２との電圧は、ゲートオン電圧ＶＧＨ、ＶＥＨとゲートオフ電圧ＶＧＬ、ＶＥＬとの間でスイング（ｓｗｉｎｇ）する。

ピクセルへ共通に印加される電圧関係は、ＶＤＤ＞Ｖｒｅｆ＞Ｖｉｎｉｔ＞ＶＳＳに設定され得る。データ電圧Ｖｄａｔａは、ピクセル駆動電圧ＶＤＤよりも低く低電位の電源電圧ＶＳＳよりも高い電圧範囲で、データ駆動部１１０からピクセルデータの階調に応じて選択されたガンマ補償電圧として発生され得る。初期化電圧Ｖｉｎｉｔは、発光素子ＥＬのしきい値電圧以下の電圧に設定され得る。基準電圧Ｖｒｅｆは、サンプリング段階ＳＭＰＬにおいて駆動素子ＤＴに負のバックバイアス（Ｎｅｇａｔｉｖｅ Ｂａｃｋ－ｂｉａｓ）が印加されるように、初期化電圧Ｖｉｎｉｔよりも高い電圧に設定され得る。ゲートオン電圧ＶＧＨ、ＶＥＨは、ピクセル駆動電圧ＶＤＤよりも高い電圧に設定され得る。ゲートオフ電圧ＶＧＬ、ＶＥＬは、低電位の電源電圧ＶＳＳよりも低い電圧に設定され得る。

スキャンパルスＳＣ１、ＳＣ２、ＳＣ３は、第１ゲートラインＧＬ１に印加される第１スキャンパルスＳＣ１、第２ゲートラインＧＬ２に印加される第２スキャンパルスＳＣ２、及び、第３ゲートラインＧＬ３に印加される第３スキャンパルスＳＣ３を含むことができる。ＥＭパルスＥＭ１、ＥＭ２は、第４ゲートラインＧＬ４に印加される第１ＥＭパルスＥＭ１と、第５ゲートラインＧＬ５に印加される第２ＥＭパルスＥＭ２を含むことができる。

ピクセル回路の駆動期間は、ピクセル回路が初期化される初期化段階ＩＮＩＴ、駆動素子ＤＴのしきい値電圧Ｖｔｈをサンプリングするサンプリング段階ＳＭＰＬ、データ電圧Ｖｄａｔａが充電されてピクセルデータが書き込まれるアドレッシング段階ＡＤＤＲ、及び、ピクセルデータの階調に対応する明るさで発光素子ＥＬが発光する発光段階ＥＭＩＳに分けられ得る。図６において、「（Ｎ－１）ｔｈ ＦＲ．」は第Ｎ－１のフレーム期間であり、「Ｎｔｈ ＦＲ．」は第Ｎのフレーム期間である。

第１スキャンパルスＳＣ１は、アドレッシング段階ＡＤＤＲにおいて、ゲートオン電圧ＶＧＨであり得る。第１スキャンパルスＳＣ１は、初期化段階ＩＮＩＴ、サンプリング段階ＳＭＰＬ及び発光段階ＥＭＩＳにおいて、ゲートオフ電圧ＶＧＬであり得る。第１スキャンパルスＳＣ１は、ピクセルデータのデータ電圧Ｖｄａｔａに同期する１水平期間１Ｈ以下のパルスとして発生され得る。データ電圧Ｖｄａｔａは、第１スキャンパルスＳＣ１に同期して、アドレッシング段階ＡＤＤＲにおいて、データラインＤＬを通してピクセル回路へ供給される。

第２スキャンパルスＳＣ２は、第３スキャンパルスＳＣ３に先立ってゲートオン電圧ＶＧＨに立ち上げ（ｒｉｓｉｎｇ）られ、第３スキャンパルスＳＣ３の立ち下がりエッジ（ｆａｌｌｉｎｇ ｅｄｇｅ）に先立ってゲートオフ電圧ＶＧＬに立ち下げ（ｆａｌｌｉｎｇ）られ得る。第２スキャンパルスＳＣ２は、初期化段階ＩＮＩＴとサンプリング段階ＳＭＰＬとにおいて、ゲートオン電圧ＶＧＨであり得る。第２スキャンパルスＳＣ２は、アドレッシング段階ＡＤＤＲと発光段階ＥＭＩＳとにおいて、ゲートオフ電圧ＶＧＬであり得る。

第３スキャンパルスＳＣ３は、サンプリング段階ＳＭＰＬとアドレッシング段階ＡＤＤＲとにおいて、ゲートオン電圧ＶＧＨとして発生され得る。アドレッシング段階ＡＤＤＲにおいて、第３スキャンパルスＳＣ３のゲートオン電圧区間は、第１スキャンパルスＳＣ１のゲートオン電圧区間に重畳され得る。第３スキャンパルスＳＣ３は、第２スキャンパルスＳＣ２の立ち上がりエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）以後において、ゲートオン電圧ＶＧＨに立ち上げられた後、第２スキャンパルスＳＣ２の立ち下がりエッジ以後において、ゲートオフ電圧ＶＧＬに立ち下げられ得る。第３スキャンパルスＳＣ３は、初期化段階ＩＮＩＴと発光段階ＥＭＩＳとにおいて、ゲートオフ電圧ＶＧＬであり得る。

第１ＥＭパルスＥＭ１は、初期化段階ＩＮＩＴにおいてゲートオン電圧ＶＥＨとして発生され、発光段階ＥＭＩＳの少なくとも一部区間においてゲートオン電圧ＶＥＨとして発生され得る。第１ＥＭパルスＥＭ１は、サンプリング段階ＩＮＩＴとアドレッシング段階ＡＤＤＲとにおいて、ゲートオフ電圧ＶＥＬであり得る。第１ＥＭパルスＥＭ１は、第２ＥＭパルスＥＭ２の立ち下がりエッジ以後において、ゲートオフ電圧ＶＥＬに立ち下げられ、第２ＥＭパルスＥＭ２の立ち上がりエッジ以前において、ゲートオン電圧ＶＥＨに立ち上げられることができる。

第２ＥＭパルスＥＭ２は、発光段階ＥＭＩＳの少なくとも一部区間において、ゲートオン電圧ＶＥＨとして発生され得る。第２ＥＭパルスＥＭ２は、初期化段階ＩＮＩＴ、サンプリング段階ＩＮＩＴ及びアドレッシング段階ＡＤＤＲにおいて、ゲートオフ電圧ＶＥＬであり得る。

発光素子ＥＬはＯＬＥＤで具現され得る。発光素子ＥＬのアノード電極は、第４ノードｎ４に連結され、発光素子ＥＬのカソード電極に低電位の電源電圧ＶＳＳが印加され得る。

第１キャパシタＣ１は、第２ノードｎ２と第５ノードｎ５との間に連結され得る。第１キャパシタＣ１は、サンプリング段階ＳＭＰＬにおいて、駆動素子ＤＴのしきい値電圧Ｖｔｈを貯蔵する。アドレッシング段階ＡＤＤＲにおいて、データ電圧Ｖｄａｔａは、第１キャパシタＣ１を通して駆動素子ＤＴの第１ゲート電極Ｇ１へ伝達される。

第２キャパシタＣ２は、第３ノードｎ３と第５ノードｎ５との間に連結される。第２キャパシタＣ２は、発光段階ＥＭＩＳの初期に駆動素子ＤＴの第２電極電圧、即ちソース電圧を貯蔵し、発光段階ＥＭＩＳにおいて、駆動素子のゲート－ソース間電圧Ｖｇｓを維持する。

駆動素子ＤＴは、ダブルゲート（Ｄｏｕｂｌｅ）構造のＭＯＳＦＥＴであり得る。駆動素子ＤＴは、第２ノードｎ２に連結された第１ゲート電極、第４ノードｎ４に連結された第２ゲート電極、第１ノードｎ１に連結された第１電極、及び、第３ノードｎ３に連結された第２電極を含む。図４に示されたように、駆動素子ＤＴの第１ゲート電極と第２ゲート電極とは、半導体アクティブパターンＡＣＴを挟んで重畳され得る。

第１スイッチ素子Ｔ１は、第１ノードｎ１に連結された第１電極、第２ノードｎ２に連結された第２電極、及び、第２スキャンパルスＳＣ２が印加されるゲート電極を含む。第１スイッチ素子Ｔ１は、第２スキャンパルスＳＣ２のゲートオン電圧ＶＧＨに応答して、初期化段階ＩＮＩＴとサンプリング段階ＳＭＰＬとにおいてターンオンされて、第１ノードｎ１と第２ノードｎ２とを連結する。第１スイッチ素子Ｔ１がターンオンされるとき、駆動素子ＤＴは第１ゲート電極Ｇ１と第１電極とが連結されて、ダイオードとして動作する。

第２スイッチ素子Ｔ２は、第３ノードｎ３に連結された第１電極、第４ノードｎ４に連結された第２電極、及び、第２ＥＭパルスＥＭ２が印加されるゲート電極を含む。第２スイッチ素子Ｔ２は、第２ＥＭパルスＥＭ２のゲートオン電圧ＶＥＨに応答して、発光段階ＥＭＩＳの少なくとも一部区間においてターンオンされて、駆動素子ＤＴと発光素子ＥＬとの間の電流経路を形成する。第２スイッチ素子Ｔ２がオフ状態である初期化段階ＩＮＩＴ、サンプリング段階ＳＭＰＬ及びアドレッシング段階ＡＤＤＲにおいて、駆動素子ＤＴと発光素子ＥＬとの間の電流経路が遮断されて、発光素子ＥＬが発光されない。

第３スイッチ素子Ｔ３は、初期化電圧Ｖｉｎｉｔが印加される第２電源ラインＩＮＬに連結された第１電極、第５ノードｎ５に連結された第２電極、及び、第２スキャンパルスＳＣ２が印加されるゲート電極を含む。第３スイッチ素子Ｔ３は、第２スキャンパルスＳＣ２のゲートオン電圧ＶＧＨに応答して、初期化段階ＩＮＩＴとサンプリング段階ＳＭＰＬとにおいてターンオンされて、第５ノードｎ５に初期化電圧Ｖｉｎｉｔを供給する。第３スイッチ素子Ｔ３がターンオフされるアドレッシング段階ＡＤＤＲと発光段階ＥＭＩＳとにおいて、第２電源ラインＩＮＬと第５ノードｎ５との間の電流経路が遮断される。

第４スイッチ素子Ｔ４は、データ電圧Ｖｄａｔａが印加されるデータラインＤＬに連結された第１電極、第５ノードｎ５に連結された第２電極、及び、第１スキャンパルスＳＣ１が印加されるゲート電極を含む。第４スイッチ素子Ｔ４は、第１スキャンパルスＳＣ１のゲートオン電圧ＶＧＨに応答して、アドレッシング段階ＡＤＤＲにおいてターンオンされて、第５ノードｎ５にデータ電圧Ｖｄａｔａを供給する。第４スイッチ素子Ｔ４がターンオフされる初期化段階ＩＮＩＴ、サンプリング段階ＳＭＰＬ及び発光段階ＥＭＩＳの間、データラインＤＬと第５ノードｎ５との間の電流経路が遮断される。

第５スイッチ素子Ｔ５は、ピクセル駆動電圧ＶＤＤが印加される第１電源ラインＶＤＤＬに連結された第１電極、第１ノードｎ１に連結された第２電極、及び、第１ＥＭパルスＥＭ１が印加されるゲート電極を含む。第５スイッチ素子Ｔ５は、第１ＥＭパルスＥＭ１のゲートオン電圧ＶＥＨに応答して、初期化段階ＩＮＩＴと発光段階ＥＭＩＳとにおいてターンオンされて、ピクセル駆動電圧ＶＤＤを第１ノードｎ１に供給する。第５スイッチ素子Ｔ５がターンオフされるサンプリング段階ＳＭＰＬとアドレッシング段階ＡＤＤＲとにおいて、第１電源ラインＶＤＤＬと第１ノードｎ１との間の電流経路が遮断される。

第６スイッチ素子Ｔ６は、第３ノードｎ３に連結された第１電極、基準電圧Ｖｒｅｆが印加される第３電源ラインＲＥＦＬに連結された第２電極、及び、第３スキャンパルスＳＣ３が印加されるゲート電極を含む。第６スイッチ素子Ｔ６は、第３スキャンパルスＳＣ３のゲートオン電圧ＶＧＨに応答して、サンプリング段階ＳＭＰＬとアドレッシング段階ＡＤＤＲとにおいてターンオンされて、基準電圧Ｖｒｅｆを第３ノードｎ３に供給する。第６スイッチ素子Ｔ６がターンオフされる初期化段階ＩＮＩＴと発光段階ＥＭＩＳとにおいて、第３電源ラインＲＥＦＬと第３ノードｎ３との間の電流経路が遮断される。

第７スイッチ素子Ｔ７は、初期化電圧Ｖｉｎｉｔが印加される第２電源ラインＩＮＬに連結された第１電極、第４ノードｎ４に連結された第２電極、及び、第３スキャンパルスＳＣ３が印加されるゲート電極を含む。第７スイッチ素子Ｔ７は、第３スキャンパルスＳＣ３のゲートオン電圧ＶＧＨに応答して、サンプリング段階ＳＭＰＬとアドレッシング段階ＡＤＤＲとにおいてターンオンされて、初期化電圧Ｖｉｎｉｔを第４ノードｎ４に供給する。第７スイッチ素子Ｔ７がターンオンされるとき、第６スイッチ素子Ｔ６を通して基準電圧Ｖｒｅｆが第３ノードｎ３に印加される。第７スイッチ素子Ｔ７がターンオフされる初期化段階ＩＮＩＴと発光段階ＥＭＩＳとにおいて、第２電源ラインＩＮＬと第４ノードｎ４との間の電流経路が遮断される。

本発明は、サンプリング段階ＳＭＰＬにおいて基準電圧Ｖｒｅｆを第３ノードｎ３に印加して、駆動素子ＤＴのしきい値電圧Ｖｔｈをサンプリングし、アドレッシング段階ＡＤＤＲにおいてデータ電圧Ｖｄａｔａを第５ノードｎ５に印加することにより、サンプリング段階ＳＭＰＬとアドレッシング段階ＡＤＤＲとが分離され得る。その結果、本発明は、サンプリング段階ＳＭＰＬの時間を十分に長く、例えば２水平期間以上長く確保し、駆動素子ＤＴのしきい値電圧Ｖｔｈ’を正確にセンシングして、しきい値電圧Ｖｔｈ’のシフトを補償することができる。

以下で、ピクセル回路の段階別駆動方法を、図７乃至図１０に関連付けて詳細に説明する。

図７は、図５に示されたピクセル回路の初期化段階ＩＮＩＴを示す回路図である。

図７を参照すれば、初期化段階ＩＮＩＴにおいて、第２スキャンパルスＳＣ２と第１ＥＭパルスＥＭ１とがゲートオン電圧ＶＧＨ、ＶＥＨとして発生され、それ以外のゲート信号ＳＣ１、ＳＣ３、ＥＭ２は、ゲートオフ電圧ＶＧＬ、ＶＥＬである。初期化段階ＩＮＩＴにおいて、第２、第４、第６及び第７スイッチ素子Ｔ２、Ｔ４、Ｔ６、Ｔ７、第６スイッチ素子Ｔ６及び第７スイッチ素子Ｔ７は、ターンオフされる。したがって、初期化段階ＩＮＩＴにおいて、第１、第３及び第５スイッチ素子Ｔ１、Ｔ３、Ｔ５と、駆動素子ＤＴとがターンオンされる。このとき、駆動素子ＤＴの第１ゲート電極と第１電極とが、ダイオードコネクション（Ｄｉｏｄｅ ｃｏｎｎｅｃｔｉｏｎ）により連結される。

初期化段階ＩＮＩＴにおいて、第１及び第２ノードｎ１、ｎ２の電圧はピクセル駆動電圧ＶＤＤに初期化され、第３ノードｎ３の電圧はＶＤＤ－Ｖｔｈ０に変わる。ここで、Ｖｔｈ０は、駆動素子ＤＴにＶｂｓが印加されない初期しきい値電圧である。第５ノードｎ５の電圧は、初期化電圧Ｖｉｎｉｔである。第４ノードｎ４の電圧は、前フレームへ印加された初期化電圧Ｖｉｎｉｔに維持される。

図８は、図５に示されたピクセル回路のサンプリング段階ＳＭＰＬを示す回路図である。

図８を参照すれば、サンプリング段階ＳＭＰＬにおいて、第３スキャンパルスＳＣ３がゲートオン電圧ＶＧＨに反転され、第１ＥＭパルスＥＭ１がゲートオフ電圧ＶＥＬに反転される。第２スキャンパルスＳＣ２は、サンプリング段階ＳＭＰＬにおいてゲートオン電圧ＶＧＨを維持する。サンプリング段階ＳＭＰＬにおいて、第２及び第３スキャンパルスＳＣ２、ＳＣ３はゲートオン電圧ＶＧＨであり、それ以外のゲート信号ＳＣ１、ＥＭ１、ＥＭ２はゲートオフ電圧ＶＧＬ、ＶＥＬである。したがって、サンプリング段階ＳＭＰＬにおいて、第１、第３、第６及び第７スイッチ素子Ｔ１、Ｔ３、Ｔ６、Ｔ７と、駆動素子ＤＴとがターンオンされる。

サンプリング段階ＳＭＰＬにおいて、初期化電圧Ｖｉｎｉｔがターンオンされた第３スイッチ素子Ｔ３を通して駆動素子ＤＴの第２ゲート電極Ｇ２へ印加され、初期化電圧Ｖｉｎｉｔよりも高い基準電圧Ｖｒｅｆがターンオンされた第６スイッチ素子Ｔ６を通して駆動素子ＤＴの第２電極へ印加される。したがって、駆動素子ＤＴにＶｂｓが印加されて、駆動素子ＤＴのしきい値電圧が０よりも高い正極性電圧にシフトされ得る。

サンプリング段階ＳＭＰＬにおいて、第１及び第２ノードｎ１、ｎ２の電圧は、Ｖｒｅｆ＋Ｖｔｈ０＋αに変わる。ここで、αはα＝β（Ｖｒｅｆ－Ｖｉｎｉｔ）であり、βはβ＝Ｃｂｕｆ／Ｃｇｉである。第３ノードｎ３の電圧は基準電圧Ｖｒｅｆであり、第４及び第５ノードｎ４、ｎ５の電圧は初期化電圧Ｖｉｎｉｔに維持される。

図９は、図５に示されたピクセル回路のアドレッシング段階ＡＤＤＲを示す回路図である。

図９を参照すれば、アドレッシング段階ＡＤＤＲにおいて、ピクセルデータのデータ電圧Ｖｄａｔａに同期する第１スキャンパルスＳＣ１が、ゲートオン電圧ＶＧＨとして発生される。アドレッシング段階ＡＤＤＲにおいて、第３スキャンパルスＳＣ３がゲートオン電圧ＶＧＨに維持された後、ゲートオフ電圧ＶＧＬに反転される。アドレッシング段階ＡＤＤＲにおいて、第１ＥＭパルスＥＭ１はゲートオフ電圧ＶＥＬに維持された後、第１スキャンパルスＳＣ１の立ち下がりエッジ以後において、ゲートオン電圧に反転される。第２スキャンパルスＳＣ２は、アドレッシング段階ＡＤＤＲにおいて、ゲートオフ電圧ＶＧＬに反転される。アドレッシング段階ＡＤＤＲにおいて、第１及び第２ＥＭパルスＥＭ１、ＥＭ２の電圧は、ゲートオフ電圧ＶＥＬであり得る。したがって、アドレッシング段階ＡＤＤＲにおいて、第１、第４、第６及び第７スイッチ素子Ｔ１、Ｔ４、Ｔ６、Ｔ７と、駆動素子ＤＴとがターンオンされる。

アドレッシング段階ＡＤＤＲにおいて、第１ノードｎ１の電圧はＶｒｅｆ＋Ｖｔｈ０＋αに維持され、第２ノードｎ２の電圧はＶｒｅｆ＋Ｖｔｈ０＋α＋Ｃ’（Ｖｄａｔａ－Ｖｉｎｉｔ）に変わるようになる。ここで、Ｃ’は、Ｃ’＝Ｃ１／（Ｃ１＋Ｃｐａｒ）により示すことができる。「Ｃｐａｒ」は、駆動素子ＤＴの第１ゲート電極Ｇ１に連結された寄生容量である。Ｃｐａｒ＝０であるとき、Ｃ’＝１になってデータ伝達率が高く、Ｃｐａｒが高いほどデータ伝達率が低くなる。第３ノードｎ３の電圧は基準電圧Ｖｒｅｆであり、第４及び第５ノードｎ４、ｎ５の電圧は初期化電圧Ｖｉｎｉｔに維持される。

図１０は、図５に示されたピクセル回路の発光段階ＥＭＩＳを示す回路図である。

図１０を参照すれば、発光段階ＥＭＩＳにおいて、スキャンパルスＳＣ１、ＳＣ２、ＳＣ３の電圧は、ゲートオフ電圧ＶＧＬである。第１及び第２ＥＭパルスＥＭ１、ＥＭ２は、発光段階ＥＭＩＳにおいて、少なくとも一部区間にゲートオン電圧ＶＥＨとして発生される。したがって、発光段階ＥＭＩＳにおいて、駆動素子ＤＴと、第２及び第５スイッチ素子Ｔ２、Ｔ５がターンオンされ、第１、第３、第４、第６及び第７スイッチ素子Ｔ１、Ｔ３、Ｔ４、Ｔ６、Ｔ７はターンオフされる。このとき、駆動素子ＤＴにＶｂｓが印加されず、駆動素子ＤＴのゲート－ソース間電圧Ｖｇｓに応じて発光素子ＥＬに電流が供給されて、発光素子ＥＬがターンオンされ得る。

発光段階ＥＭＩＳにおいて、発光素子ＥＬに流れる電流Ｉｏｌｅｄ＝ｋ［（Ｖｒｅｆ－Ｖｉｎｉｔ）＋Ｃ’（Ｖｄａｔａ－Ｖｒｅｆ）＋（Ｖｔｈ０＋α－Ｖｔｈ０）］^２である。ここで、ｋは、駆動素子ＤＴの移動度と寄生容量とに応じて決定される定数値である。第２ノードｎ２の寄生容量を無視してＣ’＝１の条件を仮定すると、Ｉｏｌｅｄ＝ｋ［（Ｖｄａｔａ－Ｖｉｎｉｔ）＋α）］^２であり得る。

発光段階ＥＭＩＳの間、駆動素子ＤＴの第２ゲート電極に印加される初期化電圧Ｖｉｎｉｔは、駆動素子ＤＴのソース電圧と実質的に同一である。このために、発光段階ＥＭＩＳにおいて、駆動素子ＤＴの第２ゲート電極の電圧による駆動素子ＤＴのしきい値電圧のシフトは無い。

図１１は、ノーマル駆動モードと低速駆動モードとにおけるリフレッシュレート（Ｒｅｆｒｅｓｈ ｒａｔｅ）を示す図である。図１２は、ノーマル駆動モードと低速駆動モードとにおいてピクセル回路に印加される信号を示す波形図である。図１１において、「ｆｘ」はｘ番目のフレーム期間を示す。

図１１及び図１２を参照すれば、ピクセル回路にピクセルデータが書き込まれるデータリフレッシュフレームの周波数は、ノーマル駆動モードよりも低速駆動モードにおいてより低く設定される。

ピクセル回路の駆動時間は、ノーマル駆動モードの毎フレームと低速駆動モードのデータリフレッシュフレームとにおいて、初期化段階ＩＮＩＴ、サンプリング段階ＳＭＰＬ、アドレッシング段階ＡＤＤＲ、及び発光段階ＥＭＩＳに分けられ得る。前記低速駆動モードは、前記データリフレッシュフレーム以後に割り当てられる１つ以上のアノードリセットフレームＡＲＦを含むことができる。アノードリセットフレームＡＲＦにおいて、ピクセル回路の駆動時間は初期化段階ＩＮＩＴなしに、サンプリング段階ＳＭＰＬ、アドレッシング段階ＡＤＤＲ、及び発光段階ＥＭＩＳに分けられ得る。

タイミングコントローラ１３０は、低速駆動モードにおいて、ノーマル駆動モードに比べてピクセルデータがピクセルに書き込まれるフレームレートの周波数を下げる。例えば、ノーマル駆動モードにおいて、ピクセルデータがピクセルに書き込まれるデータリフレッシュフレームＤＲＦは、６０Ｈｚ以上の周波数、例えば６０Ｈｚ、１２０Ｈｚ、１４４Ｈｚのうちのいずれか１つのリフレッシュレートで発生することができ、低速駆動モードのデータリフレッシュフレームＤＲＦは、低速駆動モードのそれよりも低い周波数のリフレッシュレートで発生することができる。

低速駆動モードのリフレッシュレートが１Ｈｚであるとき、秒当たりに１つのデータリフレッシュフレームＤＲＦが割り当てられ、残りの６０個のフレームはアノードリセットフレームＡＲＦであり得る。低速駆動モードのアノードリセットフレームＡＲＦの間、データ駆動部１１０が集積されるソースドライブＩＣは、データ電圧を出力しないので、消費電力を発生しない。アノードリセットフレームＡＲＦの間、サブピクセルの各々の第３ノードｎ３に基準電圧Ｖｒｅｆが印加されて、前データリフレッシュフレームＤＲＦに貯蔵された駆動素子ＤＴのＶｇｓが再設定される。したがって、低速駆動モードにおいてアノードリセットフレームＡＲＦの間、サブピクセルの輝度が低下されないので、フリッカー（ｆｌｉｃｋｅｒ）が視認されない。

低速駆動モードのアノードリセットフレームＡＲＦにおいて、第２スキャンパルスＳＣ２が発生されず、第２ゲートラインＧＬ２がゲートオフ電圧ＶＧＬを維持し、他のゲートパルスＳＣ１、ＳＣ３、ＥＭ１、ＥＭ２は、ノーマル駆動モードと実質的に同一に発生され得る。

図１３は、本発明の他の実施例によるピクセル回路の駆動方法を示す波形図である。図１４は、ピクセル回路のリセット段階を示す回路図である。

図１３及び図１４を参照すれば、初期化段階ＩＮＩＴに先立って、リセット段階ＲＳＴが設定され得る。

リセット段階ＲＳＴにおいて、第３スキャンパルスＳＣ３はゲートオン電圧ＶＧＨとして発生され、他のゲート信号ＳＣ１、ＳＣ２、ＥＭ１、ＥＭ２はゲートオフ電圧ＶＧＬ、ＶＥＬである。したがって、リセット段階ＲＳＴにおいて、第６及び第７スイッチ素子Ｔ６、Ｔ７がターンオンされて、発光素子ＥＬのアノード電極に累積された残留電荷が放電され、キャパシタＣ１、Ｃ２の電荷が放電される。その結果、本発明は、前フレームにおいてキャパシタＣ１、Ｃ２と発光素子ＯＬＥＤのキャパシタに充電された電圧をリセットして、サンプリング開始の前に、以前の電圧の影響による電圧変動を防止することができる。

リセット段階ＲＳＴと初期化段階ＩＮＩＴとの間に、ホールド段階ＨＯＬＤが設定され得る。ホールド段階ＨＯＬＤにおいて、全てのゲート信号ＳＣ１、ＳＣ２、ＳＣ３、ＥＭ１、ＥＭ２がゲートオフ電圧として発生されて、ピクセル回路の主要ノードがフローティング（ｆｌｏａｔｉｎｇ）され得る。

ピクセル回路において、第１スイッチ素子Ｔ１は第２スキャンパルスＳＣ２に応答して、サンプリング段階ＳＭＰＬにおいて駆動素子ＤＴをダイオードコネクション（Ｄｉｏｄｅ ｃｏｎｎｅｃｔｉｏｎ）により連結する。このとき、駆動素子ＤＴのしきい値電圧Ｖｔｈが第２ノードｎ２にサンプリングされる。

第２スキャンパルスＳＣ２の立ち下がりエッジにおいてゲート電圧の変化によって、第１スイッチ素子Ｔ１がターンオフされるとき、図１５に示されたように、駆動素子ＤＴのゲート電極が連結された第２ノードｎ２の電圧に、キックバック（ｋｉｃｋｂａｃｋ）電圧が発生する。図１５において、「Ｖｎ２」は第２ノードｎ２の電圧であり、「Ｖｎ４」は第４ノードｎ４の電圧である。第２ノード電圧Ｖｎ２のキックバック電圧の変動は、駆動素子ＤＴのしきい値電圧のサンプリングエラーを引き起こし得る。第１スイッチ素子Ｔ１の累積駆動時間が長くなるほど増加するＰＢＴＳ（Ｐｏｓｉｔｉｖｅ Ｂｉａｓ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｒｅｓｓ）によって、第１スイッチ素子Ｔ１のしきい値電圧が正極性方向に変わると、キックバック電圧が大きくなり得る。このようなキックバック電圧の変動は、駆動素子ＤＴのしきい値電圧のサンプリングエラーを引き起こして、発光段階ＥＭＩＳにおいて発光素子ＥＬに流れる電流の変動幅を大きくすることができる。

本発明は、図１６乃至図１８に示されたように、ピクセル回路の累積駆動時間に応じて、ゲート信号のうちで少なくとも第２スキャンパルスＳＣ２のゲートオン電圧ＶＧＨやゲートオフ電圧ＶＧＬを調整するか、データ電圧Ｖｄａｔａを調整して、累積駆動時間が増加するほど大きくなるキックバック電圧を相殺することができる。ピクセル回路の累積駆動時間に応じて、第２スキャンパルスＳＣ２の電圧調整方法と同じ方法により、他のスキャンパルスＳＣ１とＥＭパルスＥＭのゲート電圧も変更され得る。

図１６を参照すれば、電源部１４０は、タイミングコントローラ１３０の制御下で、ピクセル回路の累積駆動時間が増加するにつれてゲートオン電圧ＶＧＨを高めることができる。その結果、キックバック電圧が増加するだけ第２ノードｎ２の電圧Ｖｎ２が低下され得る。このとき、駆動素子ＤＴのしきい値電圧のサンプリング速度が増加し得る。

図１７を参照すれば、電源部１４０は、タイミングコントローラ１３０の制御下で、ピクセル回路の累積駆動時間が増加するにつれてゲートオフ電圧ＶＧＬを下げることができる。その結果、キックバック電圧が増加するだけ第２ノードｎ２の電圧Ｖｎ２が低下され得る。

タイミングコントローラ１３０は、入力映像のピクセルデータ値を変更するか、電源部１４０から出力されるガンマ基準電圧ＶＧＭＡを変更して、データ駆動部１１０から出力されるデータ電圧Ｖｄａｔａを変更することができる。図１８に示されたように、ピクセル回路の累積駆動時間が増加するにつれてデータ電圧Ｖｄａｔａが低下され、キックバック電圧Ｖｄａｔａの増加分が相殺され得る。図１６乃至図１８に示された実施例は、図１９に示されたピクセル回路にも適用可能である。

図１９に示されたピクセル回路は、発光素子ＥＬ、６つのトランジスタＤＴ、Ｔ１～Ｔ５、及び１つのキャパシタＣｓｔで構成され、サンプリング段階ＳＭＰＬにおいて、ダイオードコネクション方式により駆動素子ＤＴのしきい値電圧Ｖｔｈをサンプリングする。

図１９を参照すれば、駆動素子ＤＴは、負のバックバイアス（Ｎｅｇａｔｉｖｅ Ｂａｃｋ－ｂｉａｓ）が印加され得るダブルゲート（Ｄｏｕｂｌｅ）構造のＭＯＳＦＥＴであり得る。駆動素子ＤＴは、第２ノードｎ２に連結された第１ゲート電極、第４ノードｎ４に連結された第２ゲート電極、第１ノードｎ１に連結された第１電極、及び、第３ノードｎ３に連結された第２電極を含む。

第１スイッチ素子Ｔ１は、第１ノードｎ１に連結された第１電極、第２ノードｎ２に連結された第２電極、及び、第２スキャンパルスＳＣ２が印加されるゲート電極を含む。第２スイッチ素子Ｔ２は、第３ノードｎ３に連結された第１電極、第４ノードｎ４に連結された第２電極、及び、第２ＥＭパルスＥＭ２が印加されるゲート電極を含む。第３スイッチ素子Ｔ３は、初期化電圧Ｖｉｎｉｔが印加される第１電極、第４ノードｎ４に連結された第２電極、及び、第２スキャンパルスＳＣ２が印加されるゲート電極を含む。第４スイッチ素子Ｔ４は、データ電圧Ｖｄａｔａが印加される第１電極、第３ノードｎ３に連結された第２電極、及び、第１スキャンパルスＳＣ１が印加されるゲート電極を含む。第５スイッチ素子Ｔ５は、ピクセル駆動電圧ＶＤＤが印加される第１電極、第１ノードｎ１に連結された第２電極、及び、第１ＥＭパルスＥＭ１が印加されるゲート電極を含む。

以上より、発明が解決しようとする課題、課題を解決するための手段、発明の効果に記載した明細書の内容が請求項の必須的な特徴を特定するものではないので、請求項の権利範囲は明細書の内容に記載した事項によって制限されない。

以上、添付の図面を参照して本発明の実施例をより詳細に説明してきたが、本発明は必ずしもこのような実施例に限るものではなく、本発明の技術思想を逸脱しない範囲内で様々に変形して実施することができる。したがって、本発明に開示された実施例は、本発明の技術思想を限定するためのものではなく説明するためのものであり、このような実施例によって本発明の技術思想の範囲が限定されるものではない。それゆえに、以上で記述した実施例は、あらゆる面で例示的なものであって、非限定的なものであると理解すべきである。本発明の保護範囲は、請求の範囲によって解釈されるべきであり、それと同等な範囲内にある全ての技術思想は本発明の権利範囲に含まれるものであると解釈されるべきであろう。

１００ 表示パネル
１０１ ピクセル
１０２ データライン
１０３ ゲートライン
１１０ データ駆動部
１２０ ゲート駆動部
１３０ タイミングコントローラ
１４０ 電源部
ＤＴ 駆動素子
Ｇ１ 駆動素子の第１ゲート電極
Ｇ２ 駆動素子の第２ゲート電極
Ｔ１～Ｔ７ スイッチ素子
Ｃ１、Ｃ２ キャパシタ
ＲＳＴ リセット段階
ＩＮＩＴ 初期化段階
ＳＭＰＬ サンプリング段階
ＡＤＤＲ アドレッシング段階
ＥＭＩＳ 発光段階
ＤＲＦ データリフレッシュフレーム
ＡＲＦ アノードリセットフレーム
ＶＤＤ ピクセル駆動電圧
ＶＳＳ 低電位の電源電圧
Ｖｒｅｆ 基準電圧
Ｖｉｎｉｔ 初期化電圧
ＳＣ１、ＳＣ２、ＳＣ３ スキャンパルス
ＥＭ１、ＥＭ２ ＥＭパルス

Claims (15)

1. 第１ノードに連結された第１電極、第２ノードに連結された第１ゲート電極、第３ノードに連結された第２電極、及び、第４ノードに連結された第２ゲート電極を含む駆動素子と、
   前記第４ノードに連結されたアノード電極と低電位の電源電圧が印加されるカソード電極とを含み、前記駆動素子からの電流に応じて駆動される発光素子と、
   前記第１ノードと前記第２ノードとの間に連結された第１スイッチ素子と、
   前記第３ノードと前記第４ノードとの間に連結された第２スイッチ素子と、
   前記駆動素子の第１ゲート電極に連結され、ピクセルデータのデータ電圧が印加される第１キャパシタと、
   前記第３ノードに連結され、予め設定された電圧が印加される第２キャパシタと、
   前記第２キャパシタに前記予め設定された電圧を供給する第３スイッチ素子と、
   前記第１キャパシタに前記データ電圧を供給する第４スイッチ素子と、を含む、ピクセル回路。
2. 前記第２ゲート電極と前記第２電極との間の電圧により、前記駆動素子のしきい値電圧がセンシング可能な電圧にシフトされる、請求項１に記載のピクセル回路。
3. 前記第２ゲート電極を覆う第１絶縁層と、
   前記第１絶縁層上に形成された前記駆動素子の半導体アクティブ層と、
   前記半導体アクティブ層を覆うように前記第１絶縁層上に形成され、前記第１ゲート電極の下に配置された第２絶縁層とをさらに含み、
   前記第１絶縁層の厚さが、前記第２絶縁層の厚さよりも小さい、請求項１に記載のピクセル回路。
4. 初期化電圧が印加される第１電極、第５ノードに連結された第２電極、及び、第２スキャンパルスが印加されるゲート電極を含む前記第３スイッチ素子と、
   前記データ電圧が印加される第１電極、前記第５ノードに連結された第２電極、及び、第１スキャンパルスが印加されるゲート電極を含む前記第４スイッチ素子と、
   ピクセル駆動電圧が印加される第１電極、前記第１ノードに連結された第２電極、及び、第１ＥＭパルスが印加されるゲート電極を含む第５スイッチ素子と、
   基準電圧が印加される第１電極、前記第３ノードに連結された第２電極、及び、第３スキャンパルスが印加されるゲート電極を含む第６スイッチ素子と、
   前記初期化電圧が印加される第１電極、前記第４ノードに連結された第２電極、及び、前記第３スキャンパルスが印加されるゲート電極を含む第７スイッチ素子とをさらに含み、
   前記第１スイッチ素子は、前記第１ノードに連結された第１電極、前記第２ノードに連結された第２電極、及び、前記第２スキャンパルスが印加されるゲート電極を含み、
   前記第２スイッチ素子は、前記第３ノードに連結された第１電極、前記第４ノードに連結された第２電極、及び、第２ＥＭパルスが印加されるゲート電極を含み、
   前記第１キャパシタは、前記第５ノードに連結された第１電極と、前記第２ノードに連結された第２電極とを含み、
   前記第２キャパシタは、前記第５ノードに連結された第１電極と、前記第３ノードに連結された第２電極とを含む、請求項１に記載のピクセル回路。
5. 前記駆動素子と前記第１スイッチ素子から前記第７スイッチ素子とがｎチャネル酸化物半導体を含み、
   前記第１スイッチ素子から前記第７スイッチ素子のそれぞれがゲートオン電圧に応答してターンオンされる、請求項４に記載のピクセル回路。
6. 前記予め設定された電圧が前記初期化電圧に設定される、請求項５に記載のピクセル回路。
7. 前記初期化電圧が前記駆動素子の第２ゲート電極に印加されるとき、前記駆動素子のしきい値電圧がセンシング可能な電圧にシフトされる、請求項５に記載のピクセル回路。
8. 前記ピクセル駆動電圧がＶＤＤ、前記基準電圧がＶｒｅｆ、前記初期化電圧がＶｉｎｉｔ、前記低電位の電源電圧がＶＳＳであるとするとき、前記電圧はＶＤＤ＞Ｖｒｅｆ＞Ｖｉｎｉｔ＞ＶＳＳに設定され、
   前記ピクセルデータのデータ電圧は、前記ピクセル駆動電圧よりも低く前記低電位の電源電圧よりも高い電圧であり、
   前記第１スキャンパルスから前記第３スキャンパルスならびに前記第１ＥＭパルス及び前記第２ＥＭパルスのそれぞれは、前記ピクセル駆動電圧よりも高いゲートオン電圧と、前記低電位の電源電圧よりも低いゲートオフ電圧との間でスイングする、請求項４に記載のピクセル回路。
9. 前記ピクセル回路は、初期化段階、前記初期化段階後のサンプリング段階、前記サンプリング段階後の前記データ電圧が印加されるアドレッシング段階、及び、前記アドレッシング段階後の発光段階で駆動され、
   前記第１スキャンパルスは、前記データ電圧に同期して、前記アドレッシング段階において前記ゲートオン電圧として発生され、前記初期化段階、前記サンプリング段階及び前記発光段階においてゲートオフ電圧として発生され、
   前記第２スキャンパルスは、前記初期化段階と前記サンプリング段階とにおいて前記ゲートオン電圧として発生され、前記アドレッシング段階と前記発光段階とにおいて前記ゲートオフ電圧として発生され、
   前記第３スキャンパルスは、前記サンプリング段階と前記アドレッシング段階とにおいて前記ゲートオン電圧として発生され、前記初期化段階と前記発光段階とにおいて前記ゲートオフ電圧として発生され、
   前記第１ＥＭパルスは、前記初期化段階と前記発光段階とにおいて前記ゲートオン電圧として発生され、前記サンプリング段階と前記アドレッシング段階とにおいて前記ゲートオフ電圧として発生され、
   前記第２ＥＭパルスは、前記発光段階において前記ゲートオン電圧として発生され、前記初期化段階、前記サンプリング段階及び前記アドレッシング段階において前記ゲートオフ電圧として発生される、請求項５に記載のピクセル回路。
10. 前記ピクセル回路は、初期化段階、前記初期化段階後のサンプリング段階、前記サンプリング段階後の前記データ電圧が印加されるアドレッシング段階、及び、前記アドレッシング段階後の発光段階で駆動され、
    前記ピクセル回路に前記ピクセルデータが書き込まれるデータリフレッシュフレームの周波数が、ノーマル駆動モードよりも低速駆動モードにおいてより低く設定され、
    前記ピクセル回路の駆動時間は、前記ノーマル駆動モードの毎フレームと前記低速駆動モードのデータリフレッシュフレームとにおいて、前記初期化段階、前記サンプリング段階、前記アドレッシング段階及び前記発光段階に分けられ、
    前記低速駆動モードは、前記データリフレッシュフレーム以後に割り当てられる１つ以上のアノードリセットフレームを含み、
    前記アノードリセットフレームにおける前記ピクセル回路の駆動時間は、前記初期化段階なしに、前記サンプリング段階、前記アドレッシング段階及び前記発光段階に分けられる、請求項５に記載のピクセル回路。
11. 前記アノードリセットフレームにおいて前記第２スキャンパルスが印加されるゲートラインの電圧が、ゲートオフ電圧である、請求項１０に記載のピクセル回路。
12. 前記初期化段階の前にリセット段階が割り当てられ、
    前記リセット段階において、前記第３スキャンパルスが前記ゲートオン電圧として発生され、前記第１スキャンパルス、前記第２スキャンパルス、前記第１ＥＭパルス及び前記第２ＥＭパルスの電圧が、前記ゲートオフ電圧を維持する、請求項９に記載のピクセル回路。
13. 前記第１及び第２スイッチ素子に印加されるスキャンパルスは、ゲートオン電圧とゲートオフ電圧との間でスイングし、
    前記ピクセル回路の累積駆動時間が増加するにつれて、前記スキャンパルスのうちの少なくとも前記第１スイッチ素子に印加されるスキャンパルスの前記ゲートオン電圧が高くなるか、前記ゲートオフ電圧が低くなる、請求項１に記載のピクセル回路。
14. 前記ピクセル回路の累積駆動時間が増加するにつれて、前記データ電圧が低くなる、請求項１に記載のピクセル回路。
15. 複数のデータライン、前記データラインと交差する複数のゲートライン、ピクセル駆動電圧が印加される第１電源ライン、初期化電圧が印加される第２電源ライン、基準電圧が印加される第３電源ライン、低電位の電源電圧が印加される第４電源ライン、及び、前記データラインと前記ゲートラインと前記第１電源ラインから前記第４電源ラインとに連結された複数のピクセル回路が配置された表示パネルと、
    前記データラインにピクセルデータのデータ電圧を供給するデータ駆動部と、
    前記ゲートラインにゲート信号を供給するゲート駆動部とを含み、
    前記ピクセル回路の各々は、
    第１ノードに連結された第１電極、第２ノードに連結された第１ゲート電極、第３ノードに連結された第２電極、及び、第４ノードに連結された第２ゲート電極を含む駆動素子と、
    前記第４ノードに連結されたアノード電極と低電位の電源電圧が印加されるカソード電極とを含み、前記駆動素子からの電流に応じて駆動される発光素子と、
    前記第１ノードと前記第２ノードとの間に連結された第１スイッチ素子と、
    前記第３ノードと前記第４ノードとの間に連結された第２スイッチ素子と、
    前記駆動素子の第１ゲート電極に連結され、ピクセルデータのデータ電圧が印加される第１キャパシタと、
    前記第３ノードに連結され、予め設定された電圧が印加される第２キャパシタと、
    前記第２キャパシタに前記予め設定された電圧を供給する第３スイッチ素子と、
    前記第１キャパシタに前記データ電圧を供給する第４スイッチ素子と、を含む、表示装置。

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