KR20240076943A

KR20240076943A - 픽셀 회로와 이를 포함한 표시장치

Info

Publication number: KR20240076943A
Application number: KR1020220158896A
Authority: KR
Inventors: 유재성; 신연우
Original assignee: 엘지디스플레이 주식회사
Priority date: 2022-11-24
Filing date: 2022-11-24
Publication date: 2024-05-31

Abstract

픽셀 회로와 이를 포함한 표시장치가 개시된다. 픽셀 회로는 제1 노드에 연결된 제1 전극, 제2 노드에 연결된 게이트 전극, 및 제3 노드에 연결된 제2 전극을 포함한 구동 소자; 스캔 펄스에 응답하여 상기 제1 노드 또는 제3 노드를 상기 제2 노드에 연결하여 초기화 기간에 상기 구동 소자를 다이오드로 결선하는 샘플링 스위치 소자; 상기 제2 노드에 연결된 커패시터; 및 상기 구동 소자로부터의 전류에 따라 구동되는 발광 소자를 포함한다. 상기 초기화 기간이 끝날 때, 상기 제2 노드의 전압에 상기 샘플링 소자의 문턱 전압 성분이 반영된다.

Description

픽셀 회로와 이를 포함한 표시장치{PIXEL CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}

본 발명은 픽셀 회로와 이를 포함한 표시장치에 관한 것이다.

전계 발광 표시장치(Electroluminescence Display)는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 나뉘어질 수 있다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. 유기 발광 표시장치는 OLED(Organic Light Emitting Diode, OLED"라 함)가 픽셀들 각각에 형성된다. 유기 발광 표시장치는 응답속도가 빠르고 발광효율, 휘도, 시야각 등이 우수할 뿐 아니라, 블랙 계조를 완전한 블랙으로 표현할 수 있기 때문에 명암비(contrast ratio)와 색재현율이 우수하다.

전계 발광 표시장치의 픽셀 회로는 발광 소자로 이용되는 OLED와 OLED를 구동하기 위한 구동 소자를 포함한다. 구동 소자는 트랜지스터로 구현될 수 있다. 구동 소자의 열화로 인하여 구동 소자의 전기적 특성이 변할 수 있다. 이 경우, 화면 상에서 재현되는 영상의 화질이 저하되기 때문에 구동 소자의 전기적 특성을 보상할 필요가 있다. 이를 위하여, 서브 픽셀들 각각에서 구동 소자에 연결된 내부 보상 회로를 이용하여 구동 소자의 문턱 전압을 센싱하여 그 구동 전압 만큼 구동 소자의 게이트-소스간 전압을 보상할 수 있다.

내부 보상 회로는 다이오드 커넥션(Diode connection) 구조의 내부 보상 회로와, 소스 팔로워(Source follower) 구조의 내부 보상 회로로 나뉘어질 수 있다. 다이오드 커넥션 구조의 내부 보상 회로에서 보상 능력은 구동 소자의 특성 변동 보다 샘플링 스위치 소자의 특성 변동에 따라 민감하게 변한다. 또한, 구동 소자의 게이트 전극에 높은 전압으로 설정된 픽셀 구동 전압이 인가되어 구동 소자의 열화가 가속될 수 있다.

본 발명은 전술한 필요성 및/또는 문제점을 해결하는 것을 목적으로 한다. 본 발명은 샘플링 소자의 특성 변동을 보상하고 구동 소자의 열화를 줄일 수 있는 픽셀 회로와 이를 포함한 표시장치를 제공한다.

본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

본 발명의 일 실시예에 따른 픽셀 회로는 제1 노드에 연결된 제1 전극, 제2 노드에 연결된 게이트 전극, 및 제3 노드에 연결된 제2 전극을 포함한 구동 소자; 스캔 펄스에 응답하여 상기 제1 노드 또는 제3 노드를 상기 제2 노드에 연결하여 초기화 기간에 상기 구동 소자를 다이오드로 결선하는 샘플링 스위치 소자; 상기 제2 노드에 연결된 커패시터; 및 상기 구동 소자로부터의 전류에 따라 구동되는 발광 소자를 포함한다. 상기 초기화 기간이 끝날 때, 상기 제2 노드의 전압에 상기 샘플링 소자의 문턱 전압 성분이 반영된다.

본 발명의 일 실시예에 따른 표시장치는 상기 픽셀 회로를 포함한다.

본 발명은 픽셀 회로의 초기화 기간에 구동 소자의 게이트 전극에 연결된 노드에 샘플링 스위치 소자의 문턱 전압 성분을 반영시킴으로써 샘플링 스위치 소자의 문턱 전압 편차로 인한 픽셀들의 휘도 변동을 개선할 수 있다.

본 발명은 샘플링 스위치 소자의 특성 편차로 발생하는 재현 영상의 얼룩을 제거하고, 샘플링 스위치 소자의 구동 시간에 따른 열화로 인하여 초래되는 픽셀들의 휘도 경시변화를 억제할 수 있다.

본 발명은 픽셀 회로의 초기화시에 구동 소자의 게이트 전극에 인가되는 전압을 낮추어 구동 소자의 열화 가속 문제를 개선할 수 있다.

본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 표시장치를 보여 주는 블록도이다.
도 2는 도 1에 도시된 표시패널의 단면 구조를 보여 주는 단면도이다.
도 3a는 본 발명의 일 실시예에 따른 다이오드 커넥션 구조의 내부 보상 회로에서 구동 소자와 샘플링 스위치 소자가 n 채널 트랜지스터로 구현된 일 예를 보여 주는 회로도이다.
도 3b는 본 발명의 일 실시예에 따른 다이오드 커넥션 구조의 내부 보상 회로에서 구동 소자와 샘플링 스위치 소자가 p 채널 트랜지스터로 구현된 일 예를 보여 주는 회로도이다.
도 4는 게이트 하이 전압이 픽셀 구동 전압 보다 클 때 도 3a에 도시된 내부 보상 회로의 제2 노드 전압의 변화를 보여 주는 도면이다.
도 5는 픽셀 구동 전압이 게이트 하이 전압 보다 클 때 도 3b에 도시된 내부 보상 회로의 제2 노드 전압의 변화를 보여 주는 도면이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 픽셀 회로를 보여 주는 회로도들이다.
도 7은 도 6a 및 도 6b에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 8은 도 6a 및 도 6b에 도시된 픽셀 회로에서 제2 및 제4 노드의 전압을 보여 주는 파형도이다.
도 9는 도 6a에 도시된 픽셀 회로의 초기화 기간을 보여 주는 회로도이다.
도 10은 도 6a에 도시된 픽셀 회로의 샘플링 및 어드레싱 기간을 보여 주는 회로도이다.
도 11은 도 6a에 도시된 픽셀 회로의 발광 기간을 보여 주는 회로도이다.
도 12는 본 발명의 다른 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 13은 도 12에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 14는 도 12에 도시된 픽셀 회로의 초기화 기간을 보여 주는 회로도이다.
도 15는 도 12에 도시된 픽셀 회로의 샘플링 기간을 보여 주는 회로도이다.
도 16은 도 12에 도시된 픽셀 회로의 어드레싱 기간을 보여 주는 회로도이다.
도 17은 도 12에 도시된 픽셀 회로의 발광 기간을 보여 주는 회로도이다.
도 18은 도 12에 도시된 픽셀 회로에서 VDD < VGH 조건(비교예)와 VDD > VGH(본 발명)을 적용하여 픽셀의 휘도 변화량 개선 효과를 확인한 시뮬레이션 결과이다.
도 19는 노말 구동 모드와 저속 구동 모드에서 리프레쉬 레이트(Refresh rate)를 보여 주는 도면이다.
도 20은 노말 구동 모드와 저속 구동 모드에서 픽셀 회로에 인가되는 신호를 보여 주는 파형도이다.
도 21은 도 12에 도시된 픽셀 회로의 다른 구동 방법을 보여 주는 파형도이다.
도 22는 픽셀 회로의 리셋 기간을 보여 주는 회로도이다.
도 23은 본 발명의 또 다른 실시예에 따른 도시된 픽셀 회로를 보여 주는 회로도이다.
도 24a 내지 도 26b는 도 23에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

본 명세서 상에서 언급된 “구비한다”, “포함한다”, “갖는다”, “이루어진다” 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에', '~ 연결 또는 결합(connect, couple)', '교차(crossing, intersecting)' 등과 같이, 두 구성요소들 간에 위치 관계와 상호 연결 관계가 설명되는 경우, '바로' 또는 '직접'과 같은 언급이 없는 한 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다.

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.

픽셀들 각각은 컬러 구현을 위하여 컬러가 서로 다른 복수의 서브 픽셀들로 나뉘어지고, 서브 픽셀들 각각은 스위치 소자 또는 구동 소자로 이용되는 트랜지스터를 포함한다. 이러한 트랜지스터는 TFT(Thin Film Transistor)로 구현될 수 있다.

표시장치의 구동 회로는 입력 영상의 픽셀 데이터를 픽셀들에 기입한다. 평판 표시장치의 구동 회로는 데이터 신호를 데이터 라인들에 공급하는 데이터 구동부와, 게이트 신호를 게이트 라인들에 공급하는 게이트 구동부 등을 포함한다.

본 발명의 표시장치에서 표시패널에 형성된 회로층은 복수의 트랜지스터들을 포함할 수 있다. 트랜지스터는 MOSFET(Metal-Oxide-Semiconductor FET) 구조의 TFT로 구현될 수 있으며, 산화물 반도체를 포함한 Oxide TFT 또는 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS)을 포함한 LTPS TFT일 수 있다. 이하에서 표시패널의 회로층에 형성되는 트랜지스터들은 Oxide TFT로 구현된 n 채널 Oxide TFT로 구현된 예를 중심으로 설명되나 본 발명은 이에 한정되지 않는다.

트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 채널 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 채널 트랜지스터에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 채널 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 채널 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 트랜지스터의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, 트랜지스터의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 트랜지스터의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.

게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙(swing)할 수 있다.

트랜지스터는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH 및 VEH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL 및 VEL)일 수 있다. p 채널 트랜지스터의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL 및 VEL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH 및 VEH)일 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 표시장치는 유기발광 표시장치를 중심으로 설명되지만 본 발명은 이에 한정되지 않는다.

도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 표시장치는 표시패널(100), 표시패널(100)의 픽셀들에 픽셀 데이터를 기입(write)하기 위한 표시패널 구동부, 및 픽셀들과 표시패널 구동부의 구동에 필요한 전원을 발생하는 전원부(140)를 포함한다.

표시패널(100)은 X축 방향의 길이, Y축 방향의 폭 및 Z축 방향의 두께를 가지는 장방형 구조의 표시패널일 수 있다. 표시패널(100)은 화면 상에서 입력 영상을 표시하는 픽셀 어레이를 포함한다. 픽셀 어레이는 복수의 데이터 라인들(102), 데이터 라인들(102)과 교차되는 복수의 게이트 라인들(103), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. 표시패널(100)은 픽셀들에 공통으로 연결된 전원 라인들을 더 포함할 수 있다. 전원 라인들은 픽셀 구동 전압(VDD)이 인가되는 전원 라인(VDDL), 초기화 전압(Vinit)이 인가되는 전원 라인(INL), 기준 전압(Vref)이 인가되는 전원 라인(REFL), 및 픽셀 기저 전압(VSS)이 인가되는 전원 라인(VSSL)을 포함할 수 있으나 이에 한정되지 않는다.

표시패널(100)의 단면 구조는 도 2에 도시된 바와 같이 기판(10) 상에 적층된 회로층(12), 발광 소자층(14), 및 봉지층(encapsulation layer)(16)을 포함할 수 있다.

회로층(12)은 데이터 라인, 게이트 라인, 전원 라인 등의 배선들에 연결된 픽셀 회로를 포함한 TFT 어레이, 디멀티플렉서 어레이(112), 게이트 구동부(120) 등을 포함할 수 있다. 회로층(12)의 배선과 회로 소자들은 복수의 절연층들과, 절연층을 사이에 두고 분리된 둘 이상의 금속층, 그리고 반도체 물질을 포함한 액티브층을 포함할 수 있다. 회로층(12)에 형성된 모든 트랜지스터들은 n 채널 Oxide TFT로 구현될 수 있다.

발광 소자층(14)은 픽셀 회로에 의해 구동되는 발광 소자(EL)를 포함할 수 있다. 발광 소자(EL)는 적색(Red, R) 발광 소자, 녹색(Green, G) 발광 소자, 및 청색(Blue, B) 발광 소자를 포함할 수 있다. 다른 실시예에서, 발광 소자층(14)은 백색 발광 소자와 컬러 필터를 포함할 수 있다. 발광 소자층(14)의 발광 소자들(EL)은 유기막 및 보호막을 포함한 멀티 보호층에 의해 덮여질 수 있다.

봉지층(16)은 회로층(12)과 발광 소자층(14)을 밀봉하도록 상기 발광 소자층(14)을 덮는다. 봉지층(16)은 유기막과 무기막이 교대로 적층된 멀티 절연막 구조일 수도 있다. 무기막은 수분이나 산소의 침투를 차단한다. 유기막은 무기막의 표면을 평탄화한다. 유기막과 무기막이 여러 층들로 적층되면, 단일 층에 비해 수분이나 산소의 이동 경로가 길어져 발광 소자층(14)에 영향을 주는 수분과 산소의 침투가 효과적으로 차단될 수 있다.

봉지층(16) 상에 도면에서 생략된 터치 센서층이 형성되고 그 위에 편광판이나 컬러필터층이 배치될 수 있다. 터치 센서층은 터치 입력 전후에 용량(capacitance)의 변화를 바탕으로 터치 입력을 센싱하는 정전 용량 방식의 터치 센서들을 포함할 수 있다. 터치 센서층은 터치 센서들의 용량을 형성하는 금속 배선 패턴들과 절연막들을 포함할 수 있다. 절연막들은 금속 배선 패턴들에서 교차되는 부분을 절연하고 터치 센서층의 표면을 평탄화할 수 있다. 편광판은 터치 센서층과 회로층의 금속에 의해 반사된 외부 광의 편광을 변환하여 시인성과 명암비를 향상시킬 수 있다. 편광판은 선편광판과 위상지연필름이 접합된 편광판, 또는 원편광판으로 구현될 수 있다. 편광판 상에 커버 글래스(Cover glass)가 접착될 수 있다. 컬러 필터층은 적색, 녹색, 및 청색 컬러 필터를 포함할 수 있다. 컬러 필터층은 블랙 매트릭스 패턴을 더 포함할 수 있다. 컬러 필터층은 회로층과 터치 센서층으로부터 반사된 빛의 파장 일부를 흡수하여 편광판의 역할을 대신하고 픽셀 어레이에서 재현되는 영상의 색순도를 높일 수 있다.

픽셀 어레이는 복수의 픽셀 라인들(L1~Ln)을 포함한다. 픽셀 라인들(L1~Ln) 각각은 표시패널(100)의 픽셀 어레이에서 라인 방향(X)을 따라 배치된 1 라인의 픽셀들을 포함한다. 1 픽셀 라인에 배치된 픽셀들은 게이트 라인들(103)을 공유한다. 데이터 라인 방향을 따라 컬럼 방향(Y)으로 배치된 서브 픽셀들은 동일한 데이터 라인(102)을 공유한다. 1 수평 기간(1H)은 1 프레임 기간을 픽셀 라인들(L1~Ln)의 총 개수로 나눈 시간이다.

표시패널(100)은 비투과형 표시패널 또는 투과형 표시패널로 구현될 수 있다. 투과형 표시패널은 화면 상에 영상이 표시되고 배경의 실물이 보이는 투명 표시장치에 적용될 수 있다.

표시패널은 플렉시블 표시패널로 제작될 수 있다. 플렉시블 표시패널의 기판은 플라스틱 백 플레이트(Back plate)일 수 있다. 플렉시블 표시패널의 픽셀 어레이와 발광 소자는 플라스틱 백 플레이트 상에 접착된 유기 박막 필름 상에 배치될 수 있다. 유기 박막 필름 상에 픽셀 회로와 발광 소자가 적층되고, 그 위에 터치 센서 어레이가 형성될 수 있다. 플라스틱 백 플레이트는 픽셀 어레이가 습도에 노출되지 않도록 유기 박막 필름을 향하는 투습을 차단한다. 유기 박막 필름은 얇은 PI(Polyimide) 필름 기판일 수 있다. 유기 박막 필름 상에 도시하지 않은 절연 물질로 다층의 버퍼층이 형성될 수 있다. 유기 박막 필름 상에 픽셀 회로와 터치 센서 어레이에 인가되는 전원이나 신호를 공급하기 위한 픽셀 어레이의 배선들이 형성될 수 있다.

픽셀들(101) 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들 각각은 픽셀 회로를 포함한다. 이하에서 픽셀은 서브 픽셀과 같은 의미로 해석될 수 있다. 픽셀 회로 각각은 데이터 라인과 게이트 라인들 그리고 전원 라인들에 연결된다.

픽셀들은 리얼(real) 컬러 픽셀과, 펜타일(pentile) 픽셀로 배치될 수 있다. 펜타일 픽셀은 미리 설정된 픽셀 렌더링 알고리즘(pixel rendering algorithm)을 이용하여 컬러가 다른 두 개의 서브 픽셀들을 하나의 픽셀(101)로 구동하여 리얼 컬러 픽셀 보다 높은 해상도를 구현할 수 있다. 픽셀 렌더링 알고리즘은 픽셀들 각각에서 부족한 컬러 표현을 인접한 픽셀에서 발광된 빛의 컬러로 보상할 수 있다.

표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.

전원부(140)는 직류-직류 변환기(DC-DC Converter)를 이용하여 표시패널(100)의 픽셀 어레이와 표시패널 구동부의 구동에 필요한 직류(DC) 전원을 발생한다. 직류-직류 변환기는 차지 펌프(Charge pump), 레귤레이터(Regulator), 벅 변환기(Buck Converter), 부스트 변환기(Boost Converter) 등을 포함할 수 있다. 전원부(140)는 도시하지 않은 호스트 시스템으로부터 인가되는 직류 입력 전압의 레벨을 조정하여 감마 기준 전압(VGMA), 게이트 온 전압(VGH, VEH). 게이트 오프 전압(VGL, VEL), 픽셀 구동 전압(VDD), 픽셀 기저 전압(VSS), 기준 전압(Vref), 초기화 전압(Vinit) 등의 직류 전압(또는 정전압)을 발생할 수 있다. 감마 기준 전압(VGMA)은 데이터 구동부(110)에 공급된다. 게이트 온 전압(VGH, VEH)과 게이트 오프 전압(VGL, VEL)은 게이트 구동부(120)에 공급된다. 픽셀 구동 전압(VDD), 픽셀 기저 전압(VSS), 기준 전압(Vref), 초기화 전압(Vinit)은 픽셀들에 공통으로 공급된다. 기준 전압(Vref)과 초기화 전압(Vinit)은 데이터 구동부(110)로부터 발생될 수 있다.

표시패널 구동부는 타이밍 콘트롤러(Timing controller)(130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 픽셀 데이터를 기입한다.

표시패널 구동부는 데이터 구동부(110)와 게이트 구동부(120)를 포함한다. 표시패널 구동부는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 디멀티플렉서 어레이(112)를 더 포함할 수 있다.

디멀티플렉서 어레이(112)는 복수의 디멀티플렉서(De-multiplexer, DEMUX)를 이용하여 데이터 구동부(110)의 채널들을 출력된 데이터 전압을 데이터 라인들(102)에 순차적으로 연결한다. 디멀티플렉서 어레이(112)는 표시패널(100) 상에 배치된 다수의 스위치 소자들을 포함할 수 있다. 디멀티플렉서 어레이(112)가 데이터 구동부(110)의 출력 단자들과 데이터 라인들(102) 사이에 배치되면 데이터 구동부(110)의 채널 개수가 감소될 수 있다. 디멀티플렉서 어레이(112)는 생략될 수 있다.

표시패널 구동부는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 포함할 수 있다. 터치 센서 구동부는 도 1에서 생략되어 있다. 데이터 구동부와 터치 센서 구동부는 하나의 드라이브 IC(Integrated Circuit)에 집적될 수 있다. 모바일 기기나 웨어러블 기기에서 타이밍 콘트롤러(130), 전원부(140), 데이터 구동부(110) 등은 하나의 드라이브 IC에 집적될 수 있다.

표시패널 구동부는 타이밍 콘트롤러(130)의 제어 하에 저속 구동 모드(Low speed driving mode)로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 프레임 개수 만큼 변화가 없을 때 표시장치의 소비 전력을 줄이기 위하여 설정될 수 있다. 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 표시패널 구동부와 표시패널(100)의 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나, 사용자 명령 또는 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.

데이터 구동부(110)는 DAC(Digital to Analog Converter)를 이용하여 매 프레임 기간마다 타이밍 콘트롤러(130)로부터 디지털 신호로 수신되는 입력 영상의 픽셀 데이터를 감마 보상 전압으로 변환하여 데이터 전압을 발생한다. 감마 기준 전압(VGMA)은 분압회로를 통해 계조별 감마 보상 전압으로 분압된다. 계조별 감마 보상 전압은 데이터 구동부(110)의 DAC에 제공된다. 데이터 전압은 데이터 구동부(110)의 채널들 각각에서 출력 버퍼를 통해 출력된다.

게이트 구동부(120)는 픽셀 어레이의 TFT 어레이 및 배선들과 함께 표시패널(100) 상에 직접 형성되는 GIP(Gate in panel) 회로로 구현될 수 있다. GIP 회로는 표시패널(100)의 비표시 영역인 베젤 영역(Bezel, BZ) 상에 배치되거나 입력 영상이 재현되는 픽셀 어레이 내에 분산 배치될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(103)로 순차적으로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(103)에 순차적으로 공급할 수 있다. 게이트 신호는 유기 발광 표시장치에서 스캔 신호와, 발광 제어 신호(이하, “신호”라 함)를 포함할 수 있다. 스캔 신호는 게이트 온 전압(VGH)과 게이트 오프 전압(VGL) 사이에서 스윙하는 스캔 펄스를 포함한다. EM 신호는 게이트 온 전압(VEH)과 게이트 오프 전압(VEL) 사이에서 스윙하는 EM 펄스를 포함할 수 있다.

스캔 펄스는 데이터 전압에 동기되어 데이터가 기입될 라인의 픽셀들을 선택한다. EM 신호는 픽셀들의 발광 시간을 정의한다.

게이트 구동부(120)는 제1 게이트 구동부(121)와 제2 게이트 구동부(122)를 포함할 수 있다. 제1 게이트 구동부(121)는 타이밍 콘트롤러(130)로부터의 스타트 펄스(start pulse)와 시프트 클럭(Shift clock)에 응답하여 스캔 펄스를 출력하고, 시프트 클럭 타이밍에 맞추어 스캔 펄스를 시프트한다. 제2 게이트 구동부(122)는 타이밍 콘트롤러(130)로부터의 스타트 펄스와 시프트 클럭에 응답하여 EM 펄스를 출력하고, 시프트 클럭에 따라 EM 펄스를 순차적으로 시프트한다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭(CLK) 및 데이터 인에이블신호(DE) 등을 포함할 수 있다. 데이터 인에이블신호(DE)를 카운트하는 방법으로 수직 기간과 수평 기간을 알 수 있기 때문에 수직 동기신호(Vsync)와 수평 동기신호(Hsync)는 생략될 수 있다. 데이터 인에이블신호(DE)는 1 수평 기간(1H)의 주기를 갖는다.

호스트 시스템은 TV(Television) 시스템, 태블릿 컴퓨터, 노트북 컴퓨터, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기, 웨어러블 기기, 차량 시스템 중 어느 하나일 수 있다. 호스트 시스템은 비디오 소스로부터의 영상 신호를 표시패널(100)의 해상도에 맞게 스케일링하여 타이밍 신호와 함께 타이밍 콘트롤러(13)에 전송할 수 있다.

타이밍 콘트롤러(130)는 저속 구동 모드에서 노말 구동 모드에 비하여 픽셀 데이터가 픽셀들에 기입되는 프레임 레이트를 주파수를 낮춘다. 예를 들어, 노말 구동 모드에서 픽셀 데이터가 60Hz 이상의 프레임 주파수(또는 refresh rate) 예를 들어, 60Hz, 120Hz, 144Hz 등의 주파수로 픽셀들에 기입될 수 있다. 저속 구동 모드에서 픽셀 데이터가 픽셀들에 기입되는 주파수는 노말 구동 모드의 그 것 보다 낮아진다. 타이밍 콘트롤러(130)는 저속 구동 모드에서 픽셀들에 픽셀 데이터가 기입되는 주파수를 낮추기 위하여 프레임 주파수를 1Hz ~ 30Hz 사이의 주파수로 낮출 수 있다. 저속 구동 모드에서 표시패널 구동부의 구동 주파수는 프레임 주파수만큼 낮아져 소비 전력이 작아진다.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로서 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서 어레이(112)의 동작 타이밍을 제어하기 위한 MUX 신호, 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(130)는 표시패널 구동부의 동작 타이밍을 제어하여 데이터 구동부(110), 디멀티플렉서 어레이(112), 터치 센서 구동부, 및 게이트 구동부(120)를 동기시킨다.

타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어신호는 도시하지 않은 레벨 시프터(Level shifter)를 통해 게이트 구동부(120)에 입력될 수 있다. 레벨 시프터는 게이트 타이밍 제어 신호를 입력 받아 게이트 온 전압(VGH 및 VEH)과 게이트 오프 전압(VGL, VEL) 사이에서 스윙(swing)하는 스타트 신호와 시프트 클럭을 발생하여 게이트 구동부(120)에 공급할 수 있다.

타이밍 콘트롤러(130)는 전원부(140)를 제어하여 픽셀들(101)의 누적 구동 시간에 따라 전원부(140)의 출력 전압을 가변할 수 있다. 예를 들어, 제품 출하전 픽셀 회로를 구성하는 트랜지스터들에 대한 PBTS(Positive Bias Temperature Stress) 신뢰성 특성 측정 결과를 바탕으로 픽셀들의 누적 구동 시간에 따른 문턱 전압(Vth)의 시프트량이 도출될 수 있다. 타이밍 콘트롤러(130)는 구동 소자의 누적 구동 시간에 따른 문턱 전압 시프트량과 그에 따른 전압 보상값이 미리 설정된 룩업 테이블(look-up table, LUT)을 포함할 수 있다. 타이밍 콘트롤러(130)는 룩업 테이블에 저장된 데이터를 바탕으로 픽셀들의 누적 구동 시간에 따른 문턱 전압 시프트량을 보상하기 위한 전압 보상값을 전원부(140)에 제공할 수 있다. 전원부(140)는 타이밍 콘트롤러(130)로부터의 전압 보상값에 따라 감마 기준 전압(VGMA), 게이트 온 전압(VGH, VEH), 및 게이트 오프 전압(VGL, VEL) 중 적어도 하나 이상을 변경할 수 있다. 데이터 구동부(110)로부터 출력되는 데이터 전압(Vdata)은 감마 기준 전압(VGMA)에 따라 변경될 수 있다. 게이트 구동부(120)로부터 출력되는 스캔 펄스와 EM 펄스의 전압은 게이트 온 전압(VGH, VEH)과 게이트 오프 전압(VGL, VEL)에 따라 변경될 수 있다.

표시패널(100)의 제조 공정에서 초래되는 공정 편차와 소자 특성 편차로 인하여 픽셀들 간에 구동 소자의 전기특성에서 차이가 있을 수 있고 이러한 차이는 픽셀들의 구동 시간이 경과됨에 따라 더 커질 수 있다. 픽셀들 간에 구동 소자의 전기적 특성 편차를 보상하기 위해, 유기 발광 표시장치에 내부 보상 기술 또는 외부 보상 기술이 적용될 수 있다. 내부 보상 기술은 픽셀 회로에 구현된 내부 보상 회로를 이용하여 서브 픽셀별로 구동 소자의 문턱 전압을 센싱하여 커패시터에 저장함으로써 서브 픽셀들 각각에서 구동 소자의 문턱 전압을 샘플링하여 그 문턱 전압만큼 구동 소자의 게이트-소스간 전압(Vgs)을 보상한다. 이하에서, 문턱 전압(Vth)은 문턱 전압의 절대값(|Vth|)을 의미한다. 외부 보상 기술은 외부 보상 회로를 이용하여 구동 소자들의 전기적 특성에 따라 변하는 구동 소자의 전류 또는 전압을 실시간 센싱한다. 외부 보상 기술은 픽셀 별로 센싱된 구동 소자의 전기적 특성 편차(또는 변화) 만큼 입력 영상의 픽셀 데이터(디지털 데이터)를 변조함으로써 픽셀들 각각에서 구동 소자의 전기적 특성 편차(또는 변화)를 실시간 보상한다. 표시패널 구동부는 외부 보상 기술 및/또는 내부 보상 기술을 이용하여 픽셀들을 구동할 수 있다. 픽셀 회로는 후술하는 실시예와 같이 내부 보상 회로로 구현될 수 있다.

도 3a 및 도 3b는 본 발명의 일 실시예에 따른 다이오드 커넥션 구조의 내부 보상 회로의 일 예를 보여 주는 회로도들이다. 도 3a의 예는 n 채널 트랜지스터로 구현된 NMOS 보상 회로를 보여 준다. 도 3b의 예는 p 채널 트랜지스터로 구현된 PMOS 보상 회로를 보여 준다.

도 3a 및 도 3b를 참조하면, 다이오드 커넥션 구조의 내부 보상 회로는 발광 소자를 구동하기 위한 구동 소자(DT)와, 스캔 펄스(SC)에 응답하여 구동 소자(DT)를 다이오드로 결선하는 샘플링 스위치 소자(STR), 구동 소자(DT)의 게이트 전극에 연결된 커패시터(C)를 포함한다.

구동 소자(DT)는 제1 노드(n1)에 연결된 제1 전극, 제2 노드(n2)에 연결된 게이트 전극, 및 제3 노드(n3)에 연결된 제3 전극을 포함한다. NMOS 보상회로에서, 샘플링 스위치 소자(STR)는 제1 노드(n1)에 연결된 제1 전극, 제2 노드(n2)에 연결된 제2 전극, 및 스캔 펄스(SC)가 인가되는 게이트 전극을 포함한다. PMOS 보상회로에서, 샘플링 스위치 소자(STR)는 제3 노드(n3)에 연결된 제1 전극, 제2 노드(n2)에 연결된 제2 전극, 및 스캔 펄스(SC)가 인가되는 게이트 전극을 포함한다. 커패시터(C)는 제2 노드(n2)에 연결된다. 제1 노드(n1)에 픽셀 구동 전압(VDD)이 인가된다.

내부 보상 회로는 구동 소자(DT)의 문턱 전압을 센싱하여 커패시터(C)에 저장하여 구동 소자(DT)의 문턱 전압을 샘플링할 수 있다. 픽셀 회로의 구동 기간은 초기화 기간(INIT), 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하는 샘플링 기간(SMPL), 픽셀 데이터가 기입되는 어드레싱 기간(ADDR), 및 픽셀 데이터의 계조에 대응하는 밝기로 발광 소자(EL)가 발광하는 발광 기간(EMIS)으로 나뉘어질 수 있다. 본 발명의 실시예에 따른 픽셀 회로에서 구동 소자(DT)의 문턱 전압(Vth)을 샘플링함과 동시에 픽셀 데이터가 기입될 수 있다. 이 경우, 샘플링 기간(SMPL)과 어드레싱 기간(ADDR)은 시간적으로 분리되지 않는다.

샘플링 스위치 소자(STR)는 구동 소자의 문턱 전압(Vth)을 센싱할 때 구동 소자의 게이트 전극과 드레인 전극을 연결하여 구동 소자를 다이오드로 동작시킨다. 샘플링 스위치 소자(STR)는 샘플링 기간(SMPL)이 끝날 때 턴-오프된다. 샘플링 스위치 소자(STR)의 구동 시간 증가에 따라 샘플링 스위치 소자(STR)가 열화되어 샘플링 스위치 소자(STR)의 문턱 전압이 변할 수 있다. 샘플링 스위치 소자(STR)의 문턱 전압 변동은 발광 소자의 휘도 변화를 유발한다.

도 4는 게이트 하이 전압(VGH)이 픽셀 구동 전압(VDD) 보다 클 때(VDD<VGH) NMOS 내부 보상 회로에서 제2 노드 전압(Vn2)의 변화를 보여 주는 도면이다. 도 5는 픽셀 구동 전압(VDD)이 게이트 하이 전압(VGH) 보다 클 때(VDD>VGH) NMOS 내부 보상 회로에서 제2 노드 전압(Vn2)의 변화를 보여 주는 도면이다. 도 4 및 도 5에서, 'Vth_smpl'은 샘플링 스위치 소자의 문턱 전압(Vth)이고, 'Vn2'는 제2 노드(n2)의 전압이다.

NMOS 보상 회로에서, 샘플링 스위치 소자(STP)의 문턱 전압(|Vth|)이 커지면, 킥백(Kick back) 량이 작아져 제2 노드(n2)의 전압(Vn2)이 커진다. 높은 제2 노드(n2)의 전압(Vn2)은 발광 기간(EMIS) 동안 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 크게 하여 발광 소자에 공급되는 전류량을 증가시켜 픽셀의 휘도를 높인다.

킥백　전압은　트랜지스터가 턴-오프될 때 발생하는　트랜지스터의 소스 및 드레인 전압의 변동이다. 트랜지스터의 용량(Capacitance)은 트랜지스터의 물리적 커패시터의 용량과, 트랜지스터에 인가되는 바이어스(bias)　조건에　따라　형성되는　채널 용량이다. 전자는 고정값이고, 후자는 바이어스 조건에 따라 변하는 값이다. 트랜지스터의 문턱 전압에 따라 변동하는 킥백 전압은 후자인 트랜지스터의 채널 용량에 의존한다.

NMOS 보상 회로에서, 샘플링 스위치 소자(STP)의 문턱 전압(Vth)이 작아지면, 킥백 량이 증가되어 제2 노드(n2)의 전압(Vn2)이 감소된다. 작은 제2 노드(n2)의 전압(Vn2)은 발광 기간(EMIS) 동안 구동 소자(DT)의 게이트-소스간 전압(Vgs)을 작게 하여 발광 소자에 공급되는 전류량을 감소시켜 픽셀의 휘도를 낮춘다.

PMOS　보상 회로에서,　샘플링 스위치 소자(STR)의 문턱 전압(|Vth|)이　커질 때, 킥백 량이　감소되어　제2 노드(n2)의 전압이 증가되고, 그 결과, 픽셀의　휘도가　높아진다. PMOS　보상 회로에서,　샘플링 스위치 소자(STR)의 문턱 전압(|Vth|)이　작아질 때, 킥백 량이　증가되어　제2 노드(n2)의 전압이 감소되고, 그 결과, 픽셀의　휘도가　낮아진다.

본 발명은 도 5에 도시된 바와 같이, NMOS 보상 회로에서 픽셀 구동 전압(VDD)을 게이트 하이 전압(VGH) 보다 크게(VDD > VGH) 설정한다. VDD > VGH 조건은 초기화 기간(INIT)에 샘플링 스위치 소자(STR)의 문턱 전압(Vth_smpl)이 제2 노드의 전압(Vn2)에 반영되게 한다. NMOS 보상 회로의 초기화 기간에 제2 노드(n2)의 전압이 샘플링 스위치 소자(STR)의 문턱 전압(Vth_smpl)의 절대치 만큼 감소될 수 있다. 이 전압 설정 조건에서, 초기화 기간(INIT)이 끝날 때, NMOS 보상 회로의 제2 노드의 전압(Vn2)은 VGH-|Vth_smpl|이다. NMOS 보상 회로의 초기화 기간(INIT) 동안, 샘플링 스위치 소자(STR)의 문턱 전압(Vth)이 반영된 제2 노드의 전압(Vn2)은 샘플링 스위치 소자(STR)의 문턱 전압에 따른 킥백 량의 변동을 상보적으로 상쇄하여 보상한다. 예를 들어, 샘플링 스위치 소자(STR)의 문턱 전압(Vth)이 높은 경우, 초기화 기간(INIT)이 끝날 때 제2 노드의 전압(Vn2)은 샘플링 스위치 소자(STR)의 문턱 전압(Vth)이 낮을 때보다 낮아져 픽셀의 휘도가 낮아지는 방향으로 제2 노드의 전압(Vn2)이 보상된다. 이어서, 샘플링 스위치 소자(STR)의 문턱 전압(Vth)이 높은 경우, 샘플링 기간(SMPL)에서 킥백 량이 감소된다. 반면에, 샘플링 스위치 소자(STR)의 문턱 전압(Vth)이 낮은 경우, 초기화 기간(INIT)이 끝날 때 제2 노드의 전압(Vn2)은 샘플링 스위치 소자(STR)의 문턱 전압(Vth)이 높을 때보다 높아져 픽셀의 휘도가 높아지는 방향으로 제2 노드의 전압(Vn2)이 보상된다. 이어서, 샘플링 스위치 소자(STR)의 문턱 전압(Vth)이 낮은 경우, 샘플링 기간(SMPL)에서 킥백 량이 커진다. 그 결과, 픽셀의 휘도가 샘플링 스위치 소자(STR)의 문턱 전압 변화에 민감하게 변하지 않는다. NMOS 보상 회로에서, 게이트 하이 전압(VGH)은 스위치 소자들이 턴-온되는 게이트 온 전압이다.

본 발명은 NMOS 보상 회로에서 초기화 기간(INIT) 동안 구동 소자의 게이트 전극에 픽셀 구동 전압 보다 더 낮은 전압 VGH-|Vth_smpl|이 인가되기 때문에 구동 소자(DT)의 스트레스가 감소되어 구동 소자(DT)의 열화 진행 속도를 줄일 수 있다.

본 발명은 PMOS 보상 회로에서 스캔 펄스의 게이트 온 전압 즉, 게이트 로우 전압(VGL)을 초기화 기간 동안 제2 노드(n2)에 인가되는 전압 보다 높고, 발광 소자의 최대 휘도에서 제2 노드의 전압(Vn2) 보다 낮은 전압으로 설정한다. 여기서, 초기화 기간 동안 제2 노드(n2)에 인가되는 전압은 기준 전압(Vref)일 수 있으나 이에 한정되지 않는다. PMOS 보상 회로에서 초기화 기간에 제2 노드(n2)의 전압에 샘플링 스위치 소자(STR)의 문턱 전압(Vth_smpl)의 반영된다. PMOS 보상 회로의 초기화 기간에 제2 노드(n2)의 전압에 샘플링 스위치 소자(STR)의 문턱 전압(Vth_smpl)의 절대치 만큼 더해질 수 있다. 이러한 전압 설정 조건에서, PMOS 보상 회로의 초기화 기간(INIT)이 끝날 때 제2 노드의 전압(Vn2)은 VGL+|Vth_smpl|이다. PMOS 회로의 초기화 기간(INIT) 동안, 샘플링 스위치 소자(STR)의 문턱 전압(Vth)이 반영된 제2 노드의 전압(Vn2)은 샘플링 스위치 소자(STR)의 문턱 전압에 따른 킥백 량의 변동을 상보적으로 상쇄하여 보상한다. 그 결과, 픽셀의 휘도가 샘플링 스위치 소자(STR)의 문턱 전압 변화에 민감하게 변하지 않는다.

도 6a 및 도 6b는 본 발명의 일 실시예에 따른 픽셀 회로를 보여 주는 회로도들이다. 도 7은 도 6a 및 도 6b에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다. 도 8은 도 6a 및 도 6b에 도시된 픽셀 회로에서 제2 및 제4 노드의 전압(Vn2, Vn4)을 보여 주는 파형도이다. 도 8에서 'Vdata'는 픽셀 데이터의 데이터 전압이고, 'Vth_smpl'은 샘플링 스위치 소자(T01)의 문턱 전압이다. “Vdata+Vth-α-(Vkb-α)”에서 'Vth-α '는 구동 소자(DT)의 문턱 전압(Vth)과 그 변화량(α)이다. Vkb-α 는 킥백 전압(Vkb)과 그 변화량(α)이다. 도 4 및 도 5에서, 'Vth_smpl'은 샘플링 스위치 소자의 문턱 전압(Vth)이다. 'Vn2'는 제2 노드(n2)의 전압이고, 'Vn4'는 제4 노드(n4)의 전압이다.

도 6a 내지 도 8을 참조하면, 픽셀 회로는 발광 소자(EL), 구동 소자(DT), 커패시터(Cst), 및 복수의 스위치 소자들(T01~T05)을 포함한다. 구동 소자(DT)와 스위치 소자들(T01~T05)은 n 채널 Oxide TFT로 구현될 수 있다. 제1 스위치 소자(T01)는 샘플링 스위치 소자(STR)이다.

이 픽셀 회로에 픽셀 구동 전압(VDD), 픽셀 기저 전압(VSS), 초기화 전압(Vinit) 등의 직류 전압(또는 정전압)과, 픽셀 데이터의 계조값에 따라 가변되는 데이터 전압(Vdata), 스캔 펄스(SC1, SC2), 및 EM 펄스(EM1, EM2)가 공급된다. 스캔 펄스(SC1, SC2)와 EM 펄스(EM1, EM2)의 전압은 게이트 온 전압(VGH, VEH)과 게이트 오프 전압(VGL, VEL) 사이에서 스윙(swing)한다.

픽셀들에 공통으로 인가되는 정전압은 VDD > Vinit > VSS의 조건으로 설정될 수 있다. 데이터 전압(Vdata)은 픽셀 구동 전압(VDD) 보다 낮고 픽셀 기저 전압(VSS) 보다 높은 전압 범위로 설정될 수 있다. 초기화 전압(Vinit)은 발광 소자(EL)의 문턱 전압 이하의 전압으로 설정될 수 있다. 픽셀 구동 전압(VDD)은 초기화 기간에 샘플링 스위치 소자 즉, 제1 스위치 소자(T01)DML 문턱 전압이 제2 노드(n2)에 반영될 수 있도록 게이트 온 전압(VGH, VEH) 보다 높은 전압으로 설정된다. 정전압은 VDD=13.0[V], VSS=0[V], Vinit=2.0[V]로 설정될 수 있으나 이에 한정되지 않는다. 예를 들어, VDD는 10.0[V]~17.0[V], Vinit은 -2.0~5.0[V] 사이에서 선택될 수 있다. 게이트 온 전압(VGH 및 VEH)은 픽셀 구동 전압(VDD) 보다 낮은 조건에서 설정된다. 게이트 온 전압(VGH 및 VEH)은 데이터 전압(Vdata)의 최대 전압 보다 높은 전압으로 설정될 수 있다. VGL 및 VEL은 VSS 보다 낮은 전압으로 설정된다. 데이터 전압(Vdata)은 0.5[V]~6.5[V]일 수 있으며, 이 전압 범위에서 픽셀 데이터의 계조값에 따라 설정된 감마 보상 전압으로 선택된다.

스캔 펄스(SC1, SC2)는 제1 게이트 라인(GL1)에 인가되는 제1 스캔 펄스(SC1)와, 제2 게이트 라인(GL2)에 인가되는 제2 스캔 펄스(SC2)를 포함한다. EM 펄스(EM1, EM2)는 제3 게이트 라인(GL3)에 인가되는 제1 EM 펄스(EM1)와, 제4 게이트 라인(GL4)에 인가되는 제2 EM 펄스(EM2)를 포함한다. 샘플링 스위치 소자 즉, 제1 스위치 소자(T01)에 인가되는 제2 스캔 펄스(SC2)의 게이트 온 전압(VGH)은 픽셀 구동 전압(VDD) 보다 낮은 전압으로 설정될 수 있다. 제2 스캔 펄스(SC2) 이외의 다른 게이트 신호들(SC1, EM1, EM2)의 게이트 온 전압(VGH)은 픽셀 구동 전압(VDD) 보다 낮은 전압으로 설정되거나 픽셀 구동 전압 보다 높은 전압으로 설정될 수 있다.

픽셀 회로의 구동 기간은 도 7 및 도 8에 도시된 바와 같이, 픽셀 회로가 초기화되는 초기화 기간(INIT), 구동 소자(DT)의 문턱 전압(Vth)을 샘플링함과 동시에 픽셀 데이터가 기입되는 샘플링 및 어드레싱 기간(SMPL & ADDR), 및 픽셀 데이터의 계조에 대응하는 밝기로 발광 소자(EL)가 발광하는 발광 기간(EMIS)로 나뉘어질 수 있다. 도 7에서 “FR.”은 제N-1 프레임 기간이고, “FR.”은 제N 프레임 기간이다.

발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드 전극과 캐소드 전극 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드 전극과 캐소드 전극에 전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자가 형성되어 발광층(EML)에서 가시광이 방출된다. 발광 소자(EL)로 이용되는 OLED는 복수의 발광층들이 적층된 텐덤(Tandem) 구조일 수 있다. 텐덤 구조의 OLED는 픽셀의 휘도와 수명을 향상시킬 수 있다. 발광 소자(EL)의 애노드 전극은 제4 노드(n4)에 연결되고, 발광 소자(EL)의 캐소드 전극은 전원 라인(VSSL)에 연결된다. 픽셀 기저 전압(VSS)이 전원 라인(VSSL)에 인가된다.

구동 소자(DT)는 제1 노드(n1)에 연결된 제1 전극, 제2 노드(n2)에 연결된 게이트 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 구동 소자(DT)는 도 6b에 도시된 바와 같이, 반도체 패턴을 사이에 두고 중첩된 제1 및 제2 게이트 전극들을 포함한 더블 게이트(Double) 구조의 TFT로 구현될 수 있다. 더블 게이트 구조의 구동 소자(DT)는 제1 노드(n1)에 연결된 제1 전극, 제2 노드(n2)에 연결된 제1 게이트 전극, 제3 노드(n3)에 연결된 제2 전극, 및 제3 노드(n3)에 연결된 제2 게이트 전극을 포함한다. 제2 게이트 전극(G2)은 바디(Body) 전극 또는 보텀 게이트 전극으로 해석될 수 있다. 더블 게이트 구조의 구동 소자(DT)는 제2 게이트 전극에 인가되는 백 게이트(back gate) 전압을 이용하여 구동 소자(DT)의 출력 특성 커브의 포화(saturation) 특성을 확보할 수 있다. 채널 길이(length)가 짧은 TFT의 경우, 백 게이트 전압 유무에 따라 포화 영역에서 드레인-소스 전류(Ids)의 변동에 큰 차이가 있다.

커패시터(Cst)는 제2 노드(n2)와 제4 노드(n4) 사이에 연결되어 샘플링된 구동 소자(DT)의 문턱 전압(Vth)을 저장한 후에 데이터 전압(Vdata)을 저장한다.

제1 스위치 소자(T01)는 제1 노드(n1)에 연결된 제1 전극, 제2 노드(n2)에 연결된 제2 전극, 및 제2 스캔 펄스(SC2)가 인가되는 게이트 전극을 포함한다. 제1 스위치 소자(T01)는 제2 스캔 펄스(SC2)의 게이트 온 전압(VGH)에 응답하여 초기화 기간(INIT)와, 샘플링 및 어드레싱 기간(SMPL & ADDR)에 턴-온되어 제1 노드(n1)와 제2 노드(n2)를 연결한다. 제1 스위치 소자(T01)가 턴-온될 때, 구동 소자(DT)는 제1 게이트 전극(G1)과 제1 전극이 연결되어 다이오드로 동작한다.

제2 스위치 소자(T02)는 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 연결된 제1 전극, 제3 노드(n3)에 연결된 제2 전극, 및 제1 스캔 펄스(SC1)가 인가되는 게이트 전극을 포함한다. 제2 스위치 소자(T02)는 제1 스캔 펄스(SC1)의 게이트 온 전압(VGH)에 응답하여 샘플링 및 어드레싱 기간(SMPL & ADDR)에 턴-온되어 제3 노드(n3)에 데이터 전압(Vdata)을 공급한다. 제2 스위치 소자(T02)가 턴-오프되는 초기화 기간(INIT), 및 발광 기간(EMIS) 동안 데이터 라인(DL)과 제3 노드(n3) 간의 전류 패스가 차단된다.

제3 스위치 소자(T03)는 초기화 전압(Vinit)이 인가되는 전원 라인(INL)에 연결된 제1 전극, 제4 노드(n4)에 연결된 제2 전극, 및 제2 스캔 펄스(SC2)가 인가되는 게이트 전극을 포함한다. 제3 스위치 소자(T03)는 제2 스캔 펄스(SC2)의 게이트 온 전압(VGH)에 응답하여 초기화 기간(INIT)과, 샘플링 및 어드레싱 기간(SMPL & ADDR)에 턴-온되어 제4 노드(n4)에 초기화 전압(Vinit)을 공급한다. 제3 스위치 소자(T03)가 턴-오프되는 발광 기간(EMIS)에 전원 라인(INL)과 제4 노드(n4) 간의 전류 패스가 차단된다.

제4 스위치 소자(T04)는 픽셀 구동 전압(VDD)이 인가되는 전원 라인(VDDL)에 연결된 제1 전극, 제1 노드(n1)에 연결된 제2 전극, 및 제1 EM 펄스(EM1)가 인가되는 게이트 전극을 포함한다. 제4 스위치 소자(T04)는 제1 EM 펄스(EM1)의 게이트 온 전압(VEH)에 응답하여 초기화 기간(INIT)과 발광 기간(EMIS)에서 턴-온되어 픽셀 구동 전압(VDD)을 제1 노드(n1)에 공급한다. 제4 스위치 소자(T04)가 턴-오프되는 샘플링 및 어드레싱 기간(SMPL & ADDR) 동안 전원 라인(VDDL)과 제1 노드(n1) 간의 전류 패스가 차단된다.

제5 스위치 소자(T05)는 제3 노드(n3)에 연결된 제1 전극, 제4 노드(n4)에 연결된 제2 전극, 및 제2 EM 펄스(EM2)가 인가되는 게이트 전극을 포함한다. 제5 스위치 소자(T05)는 제2 EM 펄스(EM2)의 게이트 온 전압(VEH)에 응답하여 발광 기간에 턴-온되어 구동 소자(DT)와 발광 소자(EL) 간의 전류 패스를 형성한다. 제5 스위치 소자(T05)가 오프 상태인 초기화 기간(INIT)과, 샘플링 및 어드레싱 기간(SMPL & ADDR) 동안 구동 소자(DT)와 발광 소자(EL) 간의 전류 패스가 차단되어 발광 소자(EL)가 발광되지 않는다.

이하에서, 픽셀 회로의 내부 보상 단계별 구동 방법을 도 9 내지 도 11을 결부하여 상세히 설명하기로 한다. 도 9는 도 6a에 도시된 픽셀 회로의 초기화 기간(INIT)을 보여 주는 회로도이다. 도 10은 도 6a에 도시된 픽셀 회로의 샘플링 및 어드레싱 기간(SMPL & ADDR)을 보여 주는 회로도이다. 도 11은 도 6a에 도시된 픽셀 회로의 발광 기간(EMIS)을 보여 주는 회로도이다.

도 9를 참조하면, 초기화 기간(INIT) 동안 제2 스캔 펄스(SC2)와 제1 EM 펄스(EM1)가 게이트 온 전압(VGH, VEH)으로 발생되고, 그 이외의 게이트 신호들(SC1, EM2)는 게이트 오프 전압(VGL, VEL)이다. 초기화 기간(INIT)에 제1, 제3 및 제4 스위치 소자들(T01, T03, T04)는 턴-오프된다. 따라서, 초기화 기간(INIT)에서 제1, 제3, 및 제4 스위치 소자들(T01, T03, T4)과, 구동 소자(DT)가 턴-온된다. 이 때, 구동 소자(DT)의 제1 게이트 전극과 제1 전극이 다이오드로 결선된다.

초기화 기간(INIT) 동안, 제1 노드(n1)의 전압은 픽셀 구동 전압(VDD)이다.

도 8에 도시된 바와 같이, 초기화 기간(INIT)이 끝날 때, 제2 노드(n2)의 전압(Vn2)은 VGH-Vth_smpl이고, 제3 노드(n2)의 전압은 플로팅(Floating)되어 이전 프레임((N-1)th FR.)의 발광 기간 전압을 유지한다. 제4 노드(n4)의 전압은 초기화 기간(INIT)이 끝날 때, 초기화 전압(Vinit)이다.

도 10을 참조하면, 샘플링 및 어드레싱 기간(SMPL & ADDR)에 제1 및 제2 스캔 펄스(SC1, SC2)의 전압이 게이트 온 전압(VGH)이고, 제1 및 제2 EM 펄스(EM1, EM2)의 전압이 게이트 오프 전압(VEL)이다. 따라서, 샘플링 기간(SMPL)에서 제1, 제2, 및 제3 스위치 소자들(T01, T02, T03)과, 구동 소자(DT)가 턴-온된다.

샘플링 및 어드레싱 기간(SMPL & ADDR) 동안, 초기화 전압(Vinit)이 턴-온된 제3 스위치 소자(T03)를 통해 제4 노드(n2)에 인가되어 발광 소자(EL)가 턴-오프된 상태에서 구동 소자(DT)의 문턱 전압(Vth)이 샘플링되고, 데이터 전압(Vdata)이 제2 노드(n2)에 인가된다.

샘플링 및 어드레싱 기간(SMPL & ADDR)이 끝날 때, 도 8에 도시된 바와 같이, 제2 노드(n2)의 전압(Vn2)은 Vdata+Vth-α-(Vkb-α)이고, 제3 노드(n2)의 전압은 Vdata이다. 제4 노드(n4)의 전압은 샘플링 및 어드레싱 기간(SMPL & ADDR)이 끝날 때, 초기화 전압(Vinit)이다.

도 11을 참조하면, 발광 기간(EMIS)에 스캔 펄스들(SC1, SC2)의 전압은 게이트 오프 전압(VGL)이다. 제1 및 제2 EM 펄스들(EM1, EM2)은 발광 기간(EMIS)에서 적어도 일부 구간에 게이트 온 전압(VEH)으로 발생된다. 따라서, 발광 기간(EMIS) 동안, 구동 소자(DT)와 제4 및 제5 스위치 소자들(T04, T05)이 턴-온되고, 다른 스위치 소자들(T01, T02, T03)은 턴-오프된다. 이 때, 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 전류가 공급되어 발광 소자(EL)가 턴-온될 수 있다.

발광 기간(EMIS) 동안, 도 8에 도시된 바와 같이, 제2 및 제4 노드(n2, n2)의 전압(Vn2, Vn3)이 상승한 후에 일정한 전압을 유지한다. 제3 노드(n3)의 전압도 발광 소자(EL)의 커패시터가 충전될 때까지 상승된 후 일정한 전압을 유지한다.

발광 기간(EMIS) 동안, 제1 및 제2 EM 펄스들(EM1, EM2) 중 적어도 하나는 PWM(Pulse Width Modulation) 펄스로 발생될 수 있다. PWM 펄스는　디지털　밝기값(Digital Brightness Value, 이하　'DBV'라 함)에 따라 그 듀티비(duty ratio)가 변할 수 있다. PWM 펄스는 발광 소자(EL)의 점등 및 소등 비율 즉, 발광 듀티를 조절하여 저계조 표현시 잔상을 최소화하고, 저계조의 휘도 균일성을 개선하여 픽셀들의 저계조 표현력을 향상시킬 수 있고, 픽셀들의 누설 전류를 감소시킬 수 있다.

도 12는 본 발명의 다른 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 도 13은 도 12에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.

도 12 및 도 13을 참조하면, 픽셀 회로는 발광 소자(EL), 구동 소자(DT), 제1 및 제2 커패시터(C1, C2), 및 제1 내지 제7 스위치 소자들(T1~T7)을 포함한다. 구동 소자(DT)와 스위치 소자들(T1~T7)은 n 채널 Oxide TFT로 구현될 수 있다. 제1 스위치 소자는 샘플링 스위치 소자이다.

이 픽셀 회로에 픽셀 구동 전압(VDD), 픽셀 기저 전압(VSS), 기준 전압(Vref), 초기화 전압(Vinit) 등의 직류 전압과, 픽셀 데이터의 계조에 따라 가변되는 데이터 전압(Vdata), 스캔 펄스(SC1, SC2, SC3), 및 EM 펄스(EM1, EM2)가 공급된다. 스캔 펄스(SC1, SC2, SC3)와 EM 펄스(EM1, EM2)의 전압은 게이트 온 전압(VGH, VEH)과 게이트 오프 전압(VGL, VEL) 사이에서 스윙(swing)한다.

픽셀들에 공통으로 인가되는 전압 관계는 VDD > Vref > Vinit > VSS로 설정될 수 있다. 초기화 기간에 제1 스위치 소자(T1)의 문턱 전압이 제2 노드(n2)에 반영될 수 있도록 게이트 온 전압(VGH 및 VEH)은 픽셀 구동 전압(VDD) 보다 낮은 조건에서 설정된다. 데이터 전압(Vdata)은 픽셀 구동 전압(VDD)과 게이트 온 전압(VGH, VEH) 보다 낮고 픽셀 기저 전압(VSS) 보다 높은 전압 범위에서 픽셀 데이터의 계조값에 따라 선택된 감마 보상 전압으로 선택된다. 초기화 전압(Vinit)은 발광 소자(EL)의 문턱 전압 이하의 전압으로 설정될 수 있다. 기준 전압(Vref)은 샘플링 기간(SMPL)에서 구동 소자(DT)에 네가티브 백 바이어스(Negative Back-bias)가 인가되도록 초기화 전압(Vinit) 보다 높은 전압으로 설정될 수 있다.

스캔 펄스(SC1, SC2, SC3)는 제1 게이트 라인(GL1)에 인가되는 제1 스캔 펄스(SC1), 제2 게이트 라인(GL2)에 인가되는 제2 스캔 펄스(SC2), 및 제3 게이트 라인(GL3)에 인가되는 제3 스캔 펄스(SC3)를 포함할 수 있다. EM 펄스(EM1, EM2)는 제4 게이트 라인(GL4)에 인가되는 제1 EM 펄스(EM1)와, 제5 게이트 라인(GL5)에 인가되는 제2 EM 펄스(EM2)를 포함할 수 있다. 샘플링 스위치 소자 즉, 제1 스위치 소자(T1)에 인가되는 제2 스캔 펄스(SC2)의 게이트 온 전압(VGH)은 픽셀 구동 전압(VDD) 보다 낮은 전압으로 설정될 수 있다. 제2 스캔 펄스(SC2) 이외의 다른 게이트 신호들(SC1, SC3, EM1, EM2)의 게이트 온 전압(VGH)은 픽셀 구동 전압(VDD) 보다 낮은 전압으로 설정되거나 픽셀 구동 전압 보다 높은 전압으로 설정될 수 있다.

픽셀 회로의 구동 기간은 픽셀 회로가 초기화되는 초기화 기간(INIT), 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하는 샘플링 기간(SMPL), 픽셀 데이터가 기입되는 어드레싱 기간(ADDR), 및 픽셀 데이터의 계조에 대응하는 밝기로 발광 소자(EL)가 발광하는 발광 기간(EMIS)로 나뉘어질 수 있다. 도 13에서 “FR.”은 제N-1 프레임 기간이고, “FR.”은 제N 프레임 기간이다.

제1 스캔 펄스(SC1)의 전압은 어드레싱 기간(ADDR)에서 게이트 온 전압(VGH)이다. 제1 스캔 펄스(SC1)의 전압은 초기화 기간(INIT), 샘플링 기간(SMPL), 및 발광 기간(EMIS)에 게이트 오프 전압(VGL)이다. 제1 스캔 펄스(SC1)는 픽셀 데이터의 데이터 전압(Vdata)과 동기되는 대략 1 수평 기간(1H)의 펄스로 발생될 수 있다. 데이터 전압(Vdata)은 제1 스캔 펄스(SC1)에 동기하여 어드레싱 기간(ADDR)에서 데이터 라인(DL)을 통해 픽셀 회로에 공급된다.

제2 스캔 펄스(SC2)의 전압은 초기화 기간(INIT)과 샘플링 기간(SMPL)에 게이트 온 전압(VGH)일 수 있다. 제2 스캔 펄스(SC2)의 전압은 어드레싱 기간(ADDR)과 발광 기간(EMIS)에 게이트 오프 전압(VGL)이다.

제3 스캔 펄스(SC3)의 전압은 샘플링 기간(SMPL)과 어드레싱 기간(ADDR)에 게이트 온 전압(VGH)이다. 제3 스캔 펄스(SC3)의 전압은 초기화 기간(INIT)과 발광 기간(EMIS)에 게이트 오프 전압(VGL)이다.

제1 EM 펄스(EM1)의 전압은 초기화 기간(INIT)에 게이트 온 전압(VGH)이고, 발광 기간(EMIS)의 적어도 일부 구간에 게이트 온 전압(VEH)으로 발생된다. 제1 EM 펄스(EM1)의 전압은 샘플링 기간(INIT)과 어드레싱 기간(ADDR)에 게이트 오프 전압(VEL)이다.

제2 EM 펄스(EM2)의 전압은 발광 기간(EMIS)의 적어도 일부 구간에 게이트 온 전압(VEH)으로 발생된다. 제2 EM 펄스(EM2)의 전압은 초기화 기간(INIT), 샘플링 기간(INIT), 및 어드레싱 기간(ADDR) 동안 게이트 오프 전압(VEL)이다.

발광 소자(EL)는 OLED로 구현될 수 있다. 발광 소자(EL)의 애노드 전극은 제4 노드(n4)에 연결되고, 발광 소자(EL)의 캐소드 전극에 픽셀 기저 전압(VSS)이 인가된다. 발광 소자(EL)는 텐덤 구조로 구현될 수 있다.

제1 커패시터(C1)는 제2 노드(n2)와 제5 노드(n5) 사이에 연결된다. 제1 커패시터(C1)는 샘플링 기간(SMPL)에서 구동 소자(DT)의 문턱 전압(Vth)을 저장한다. 어드레싱 기간(ADDR)에 데이터 전압(Vdata)은 제1 커패시터(C1)를 통해 구동 소자(DT)의 제1 게이트 전극(G1)에 전달된다.

제2 커패시터(C2)는 제3 노드(n1)와 제5 노드(n5) 사이에 연결된다. 제2 커패시터(C2)는 발광 기간(EMIS)의 초기에 구동 소자(DT)의 제2 전극 전압 즉, 소스 전압을 저장하고, 발광 기간(EMIS)에서 구동 소자의 게이트-소스간 전압(Vgs)을 유지한다.

구동 소자(DT)는 더블 게이트(Double) 구조의 TFT일 수 있다. 구동 소자(DT)는 제1 노드(n1)에 연결된 제1 전극, 제2 노드(n2)에 연결된 제1 게이트 전극, 제3 노드(n3)에 연결된 제2 전극, 및 제4 노드(n4)에 연결된 제2 게이트 전극을 포함한다. 구동 소자(DT)에 제4 노드(n4)의 전압으로 백 게이트 바이어스 전압이 인가된다. 이는 구동 소자의 문턱 전압(Vth)을 0[V] 보다 높은 전압으로 시프트시키기 위함이다.

제1 스위치 소자(T1)는 제1 노드(n1)에 연결된 제1 전극, 제2 노드(n2)에 연결된 제2 전극, 및 제2 스캔 펄스(SC2)가 인가되는 게이트 전극을 포함한다. 제1 스위치 소자(T1)는 제2 스캔 펄스(SC2)의 게이트 온 전압(VGH)에 응답하여 초기화 기간(INIT)과 샘플링 기간(SMPL) 동안 턴-온되어 제1 노드(n1)와 제2 노드(n2)를 연결한다. 제1 스위치 소자(T1)가 턴-온될 때, 구동 소자(DT)는 제1 게이트 전극(G1)과 제1 전극이 연결되어 다이오드로 동작한다.

제2 스위치 소자(T2)는 제3 노드(n3)에 연결된 제1 전극, 제4 노드(n4)에 연결된 제2 전극, 및 제2 EM 펄스(EM2)가 인가되는 게이트 전극을 포함한다. 제2 스위치 소자(T2)는 제2 EM 펄스(EM2)의 게이트 온 전압(VEH)에 응답하여 발광 기간(EMIS)의 적어도 일부 구간에 턴-온되어 구동 소자(DT)와 발광 소자(EL) 간의 전류 패스를 형성한다. 제2 스위치 소자(T2)가 오프 상태인 초기화 기간(INIT), 샘플링 기간(SMPL), 및 어드레싱 기간(ADDR) 동안 구동 소자(DT)와 발광 소자(EL) 간의 전류 패스가 차단되어 발광 소자(EL)가 발광되지 않는다.

제3 스위치 소자(T3)는 초기화 전압(Vinit)이 인가되는 제2 전원 라인(INL)에 연결된 제1 전극, 제5 노드(n5)에 연결된 제2 전극, 및 제2 스캔 펄스(SC2)가 인가되는 게이트 전극을 포함한다. 제3 스위치 소자(T3)는 제2 스캔 펄스(SC2)의 게이트 온 전압(VGH)에 응답하여 초기화 기간(INIT)과 샘플링 기간(SMPL)에 턴-온되어 제5 노드(n5)에 초기화 전압(Vinit)을 공급한다. 제3 스위치 소자(T3)가 턴-오프되는 어드레싱 기간(ADDR)과 발광 기간(EMIS) 동안 제2 전원 라인(INL)과 제5 노드(n5) 간의 전류 패스가 차단된다.

제4 스위치 소자(T4)는 데이터 전압(Vdata)이 인가되는 데이터 라인(DL)에 연결된 제1 전극, 제5 노드(n5)에 연결된 제2 전극, 및 제1 스캔 펄스(SC1)가 인가되는 게이트 전극을 포함한다. 제4 스위치 소자(T4)는 제1 스캔 펄스(SC1)의 게이트 온 전압(VGH)에 응답하여 어드레싱 기간(ADDR)에 턴-온되어 제5 노드(n5)에 데이터 전압(Vdata)을 공급한다. 제4 스위치 소자(T4)가 턴-오프되는 초기화 기간(INIT), 샘플링 기간(SMPL), 및 발광 기간(EMIS) 동안 데이터 라인(DL)과 제5 노드(n5) 간의 전류 패스가 차단된다.

제5 스위치 소자(T5)는 픽셀 구동 전압(VDD)이 인가되는 제1 전원 라인(VDDL)에 연결된 제1 전극, 제1 노드(n1)에 연결된 제2 전극, 및 제1 EM 펄스(EM1)가 인가되는 게이트 전극을 포함한다. 제5 스위치 소자(T5)는 제1 EM 펄스(EM1)의 게이트 온 전압(VEH)에 응답하여 초기화 기간(INIT)과 발광 기간(EMIS) 동안 턴-온되어 픽셀 구동 전압(VDD)을 제1 노드(n1)에 공급한다. 제5 스위치 소자(T5)가 턴-오프되는 샘플링 기간(SMPL)과 어드레싱 기간(ADDR) 동안 제1 전원 라인(VDDL)과 제1 노드(n1) 간의 전류 패스가 차단된다.

제6 스위치 소자(T6)는 제3 노드(n3)에 연결된 제1 전극, 기준 전압(Vinit)이 인가되는 제3 전원 라인(INL) 또는 초기화 전압(Vinit)이 인가되는 제2 전원 라인(INL)에 연결된 제2 전극, 및 제3 스캔 펄스(SC3)가 인가되는 게이트 전극을 포함한다. 제6 스위치 소자(T6)는 제3 스캔 펄스(SC3)의 게이트 온 전압(VGH)에 응답하여 샘플링 기간(SMPL)과 어드레싱 기간(ADDR) 동안 턴-온되어 기준 전압(Vref) 또는 초기화 전압(Vinit)을 제3 노드(n3)에 공급한다. 제6 스위치 소자(T6)는 초기화 기간(INIT)과 발광 기간(EMIS) 동안 턴-오프된다.

제7 스위치 소자(T7)는 초기화 전압(Vinit)이 인가되는 제2 전원 라인(INL)에 연결된 제1 전극, 제4 노드(n4)에 연결된 제2 전극, 및 제3 스캔 펄스(SC3)가 인가되는 게이트 전극을 포함한다. 제7 스위치 소자(T7)는 제3 스캔 펄스(SC3)의 게이트 온 전압(VGH)에 응답하여 샘플링 기간(SMPL)과 어드레싱 기간(ADDR) 동안 턴-온되어 초기화 전압(Vinit)을 제4 노드(n3)에 공급한다. 제7 스위치 소자(T7)가 턴-온될 때 제6 스위치 소자(T6)를 통해 기준 전압(Vref)이 제3 노드(n3)에 인가된다. 제7 스위치 소자(T7)가 턴-오프되는 초기화 기간(INIT)과 발광 기간(EMIS) 동안 제2 전원 라인(INL)과 제4 노드(n4) 간의 전류 패스가 차단된다.

본 발명은 샘플링 기간(SMPL) 동안 기준 전압(Vref)을 제3 노드(n3)에 인가하여 구동 소자(DT)의 문턱 전압(Vth)을 샘플링하고, 어드레싱 기간(ADDR)에 데이터 전압(Vdata)을 제5 노드(n5)에 인가함으로써 샘플링 기간(SMPL)과 어드레싱 기간(ADDR)이 분리될 수 있다. 그 결과, 본 발명은 샘플링 기간(SMPL)의 시간을 충분히 길게, 예를 들면 2 수평 기간 이상 길게 확보하여 구동 소자(DT)의 문턱 전압(Vth)을 더 정확하게 센싱하여 문턱 전압(Vth)의 시프트를 보상할 수 있다.

이하에서, 도 12에 도시된 픽셀 회로의 기간별 구동 방법을 도 14 내지 도 16을 결부하여 상세히 설명하기로 한다.

도 14는 도 12에 도시된 픽셀 회로의 초기화 기간(INIT)를 보여 주는 회로도이다.

도 14를 참조하면, 초기화 기간(INIT)에 제2 스캔 펄스(SC2)와 제1 EM 펄스(EM1)의 전압이 게이트 온 전압(VGH, VEH)이고, 그 이외의 게이트 신호들(SC1, SC3, EM2)의 전압은 게이트 오프 전압(VGL, VEL)이다. 초기화 기간(INIT) 동안, 제1, 제3, 및 제5 스위치 소자들(T1, T3, T5)과 구동 소자(DT)는 턴-온되고, 다른 스위치 소자들(T2, T4, T6, T7)은 턴-오프된다. 이 때, 구동 소자(DT)의 제1 게이트 전극과 제1 전극이 다이오드로 결선된다.

초기화 기간(INIT)이 끝날 때, 제2 노드(n2)의 전압은 VGH-Vth_smpl이고, 제3 노드(n3)의 전압은 VDD-Vth0로 변한다. 여기서, Vth0는 구동 소자(DT)에 Vbs가 인가되지 않는 초기 문턱 전압이다. Vbs는 구동 소자(DT)의 제2 게이트 전극과 구동 소자(DT)의 제2 전극 간에 인가되는 백 게이트 전압(Vbs)이다. 초기화 기간(INIT)에 제1 노드(n1)의 전압은 VDD이고, 제5 노드(n5)의 전압은 초기화 전압(Vinit)이다. 제4 노드(n4)의 전압은 이전 프레임에 인가된 초기화 전압(Vinit)으로 유지된다.

도 15는 도 12에 도시된 픽셀 회로의 샘플링 기간(SMPL)를 보여 주는 회로도이다.

도 15를 참조하면, 샘플링 기간(SMPL)에 제3 스캔 펄스(SC3)가 게이트 온 전압(VGH)으로 반전되고, 제1 EM 펄스(EM1)가 게이트 오프 전압(VEL)으로 반전된다. 제2 스캔 펄스(SC2)는 샘플링 기간(SMPL) 동안 게이트 온 전압(VGH)을 유지한다. 샘플링 기간(SMPL) 동안, 다른 게이트 신호들(SC1, EM1, EM2)는 게이트 오프 전압(VGL, VEL)이다. 따라서, 샘플링 기간(SMPL) 동안 제1, 제3, 제6, 및 제7 스위치 소자들(T1, T3, T6, T7)과, 구동 소자(DT)가 턴-온된다.

샘플링 기간(SMPL) 동안 초기화 전압(Vinit)이 제3 스위치 소자(T3)를 통해 구동 소자(DT)의 제2 게이트 전극(G2)에 인가되고, 초기화 전압(Vinit) 또는 초기화 전압(Vinit) 보다 높은 기준 전압(Vref)이 제6 스위치 소자(T6)를 통해 제3 노드(n3)에 인가된다. 따라서, 구동 소자(DT)에 Vbs가 인가되어 구동 소자(DT)의 문턱 전압이 0 보다 높은 정극성 전압으로 시프트될 수 있다.

도 16은 도 12에 도시된 픽셀 회로의 어드레싱 기간(ADDR)를 보여 주는 회로도이다.

도 16을 참조하면, 어드레싱 기간(ADDR)에 픽셀 데이터의 데이터 전압(Vdata)과 동기되는 제1 스캔 펄스(SC1)가 게이트 온 전압(VGH)으로 발생된다. 어드레싱 기간(ADDR) 동안 제3 스캔 펄스(SC3)가 게이트 온 전압(VGH)을 유지한 후에 게이트 오프 전압(VGL)으로 반전된다. 제2 스캔 펄스(SC2)의 전압은 어드레싱 기간(ADDR)에 게이트 오프 전압(VGL)으로 반전된다. 어드레싱 기간(ADDR)에 제1 및 제2 EM 펄스들(EM1, EM2)의 전압은 게이트 오프 전압(VEL)이다. 따라서, 어드레싱 기간(ADDR)에서 제1 및 제3 스위치 소자들(T1, T3)과, 구동 소자(DT)가 턴-온된다.

도 17은 도 12에 도시된 픽셀 회로의 발광 기간(EMIS)를 보여 주는 회로도이다.

도 17을 참조하면, 발광 기간(EMIS) 동안 스캔 펄스들(SC1, SC2, SC3)의 전압은 게이트 오프 전압(VGL)이다. 제1 및 제2 EM 펄스들(EM1, EM2)은 발광 기간(EMIS) 동안 적어도 일부 구간에 게이트 온 전압(VEH)으로 발생된다. 따라서, 발광 기간(EMIS) 동안, 구동 소자(DT)와, 제2 및 제5 스위치 소자들(T2, T5)이 턴-온되고, 다른 스위치 소자들(T1, T3, T4, T6, T7)은 턴-오프된다. 이 때, 구동 소자(DT)에 Vbs가 인가되지 않고, 구동 소자(DT)의 게이트-소스간 전압(Vgs)에 따라 발광 소자(EL)에 전류가 공급되어 발광 소자(EL)가 턴-온될 수 있다.

발광 기간(EMIS)에서 발광 소자(EL)에 흐르는 전류 Ioled = k[(Vref-Vinit)+C'(Vdata-Vref)+(Vth0+α-Vth0)]² 이다. 여기서, k는 구동 소자(DT)의 이동도와 기생용량에 따라 결정되는 상수값이다. 제2 노드(n2)의 기생 용량을 무시하여 C'=1 조건을 가정하면 Ioled = k[(Vdata-Vinit)+α)]²일 수 있다.

발광 기간(EMIS) 동안, 구동 소자(DT)의 제2 게이트 전극에 인가되는 초기화 전압(Vinit)은 구동 소자(DT)의 소스 전압과 실질적으로 동일하다. 이 때문에 발광 기간(EMIS)에서 구동 소자(DT)의 제2 게이트 전극의 전압으로 인한 구동 소자(DT)의 문턱 전압 시프트는 없다.

본원 발명자들은 픽셀 구동 전압(VDD)을 제1 스위치 소자(T1)에 인가되는 게이트 온 전압(VGH) 보다 높게 설정함으로써 초기화 기간에 샘플링 스위치 소자(STR)의 문턱 전압(Vth_smpl)을 제2 노드(n2)에 반영한 효과를 검증하여 시뮬레이션을 실시하였다. 도 18의 시뮬레이션 결과에서 알 수 있는 바와 같이, 본원 발명자들은 도 12에 도시된 픽셀 회로에서 픽셀들의 휘도 변동이 5.4% 수준으로 개선된 것을 확인하였다. 이에 비해, 비교예의 경우, 픽셀들의 휘도 변동이 9.5% 이다. 도 18에서, 횡축은 샘플링 스위치 소자의 문턱 전압 변화량(ΔVth_smpl)이고, 종축은 발광 소자의 전류 변화량(ΔIoled)이다. 도면 부호 '181'은 VDD < VGH 조건(비교예)에서 픽셀들의 휘도 변화이고, '182'는 VDD > VGH 조건(본 발명)에서 픽셀들의 휘도 변화이다.

도 19는 노말 구동 모드와 저속 구동 모드에서 리프레쉬 레이트(Refresh rate)를 보여 주는 도면이다. 도 20은 노말 구동 모드와 저속 구동 모드에서 픽셀 회로에 인가되는 신호를 보여 주는 파형도이다. 도 19에서 “”는 x 번째 프레임 기간을 나타낸다.

도 19 및 도 20을 참조하면, 픽셀 회로에 픽셀 데이터가 기입되는 데이터 리프레쉬 프레임의 주파수는 노말 구동 모드 보다 저속 구동 모드에서 더 낮게 설정된다.

픽셀 회로의 구동 시간은 노말 구동 모드의 매 프레임과 저속 구동 모드의 데이터 리프레쉬 프레임(DRF)에서 초기화 기간(INIT), 샘플링 기간(SMPL), 어드레싱 기간(ADDR), 및 발광 기간(EMIS)로 나뉘어질 수 있다. 저속 구동 모드는 데이터 리프레쉬 프레임(DRF) 이후에 할당되는 하나 이상의 애노드 리셋 프레임(ARF)을 포함할 수 있다. 애노드 리셋 프레임(ARF)에서 픽셀 회로의 구동 시간은 초기화 기간(INIT) 없이 샘플링 기간(SMPL), 어드레싱 기간(ADDR), 및 발광 기간(EMIS)로 나뉠 수 있다.

타이밍 콘트롤러(130)는 저속 구동 모드에서 노말 구동 모드에 비하여 픽셀 데이터가 픽셀들에 기입되는 프레임 주파수를 주파수를 낮춘다. 예를 들어, 노말 구동 모드에서 60Hz 이상의 주파수 예를 들어, 60Hz, 120Hz, 144Hz 등의 프레임 주파수에서 매 프레임 기간은 모든 픽셀들에 새로운 픽셀 데이터가 기입되는 데이터 리프레쉬 프레임(DRT)이다. 저속 구동 모드의 데이터 리프레쉬 프레임(DRF)은 노말 구동 모드의 그 것 보다 낮은 프레임 주파수이다.

저속 구동 모드의 데이터 리프레쉬 프레임(DRF)의 주파수가 1Hz일 때, 초당 한 개의 데이터 리프레쉬 프레임(DRF)이 할당되고, 나머지 60 개의 프레임은 애노드 리셋 프레임(ARF)일 수 있다. 저속 구동 모드의 애노드 리셋 프레임(ARF) 동안 데이터 구동부(110)가 집적되는 소스 드라이브 IC는 데이터 전압을 출력하지 않으므로 소비 전력을 발생하지 않는다. 애노드 리셋 프레임(ARF) 동안 서브 픽셀들 각각의 제3 노드(n3)에 기준 전압(Vref) 또는 초기화 전압(Vinit)이 인가되어 이전 데이터 리프레쉬 프레임(DRF)에서 저장된 구동 소자(DT)의 Vgs가 재설정된다. 따라서, 저속 구동 모드에서 애노드 리셋 프레임(ARF) 동안 서브 픽셀들의 휘도가 저하되지 않으므로 플리커(flicker)가 시인되지 않는다.

저속 구동 모드의 애노드 리셋 프레임(ARF) 동안, 도 21에 도시된 바와 같이 제2 스캔 펄스(SC2)가 발생되지 않고 제2 게이트 라인(GL2)이 게이트 오프 전압(VGL)을 유지하며, 다른 게이트 펄스들(SC1, SC3, EM1, EM2)은 노말 구동 모드와 실질적으로 동일하게 발생될 수 있다.

도 21은 도 12에 도시된 픽셀 회로의 다른 구동 방법을 보여 주는 파형도이다. 도 22는 픽셀 회로의 리셋 기간을 보여 주는 회로도이다.

도 21 및 도 22를 참조하면, 초기화 기간(INIT)에 앞서 리셋 기간(RST)이 설정될 수 있다.

리셋 기간(RST)에, 제3 스캔 펄스(SC3)는 게이트 온 전압(VGH)로 발생되고 다른 게이트 신호들(SC1, SC2, EM1, EM2)의 전압은 게이트 오프 전압(VGL, VEL)이다. 따라서, 리셋 기간(RST)에 제6 및 제7 스위치 소자들(T6, T7)이 턴-온되어 발광 소자(EL)의 애노드 전극에 누적된 잔류 전하가 방전되고 커패시터들(C1, C2)의 전하가 방전되다. 그 결과, 이전 프레임에서 커패시터들(C1, C2)과 발광 소자(OLED)의 커패시터에 충전된 전압이 리셋되어 픽셀 회로의 초기화 전에 이전 전압의 영향으로 인한 주요 노드들의 전압 변동이 방지될 수 있다.

리셋 기간(RST)과 초기화 기간(INIT) 사이에 홀드 기간(HOLD)이 설정될 수 있다. 홀드 기간(HOLD) 기간에, 모든 게이트 신호들(SC1, SC2, SC3, EM1, EM2)의 전압이 게이트 오프 전압(VGL, VEL)이다. 따라서, 홀드 기간(HOLD) 기간에 픽셀 회로의 주요 노드들이 플로팅(floating)될 수 있다.

도 23은 본 발명의 또 다른 실시예에 따른 도시된 픽셀 회로를 보여 주는 회로도이다. 이 픽셀 회로는 PMOS 보상 회로를 포함한다. 도 24a 내지 도 26b는 도 23에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다.

도 23을 참조하면, 발광 소자(EL)를 구동하기 위한 구동 소자(DT), 복수의 스위치 소자들(T31~T5), 커패시터(Cst) 등을 포함한다. 구동 소자(DT)와 스위치 소자들(T31~T5, DT)은 p 채널 TFT로 구현될 수 있다.

이 픽셀 회로에서 제1 스캔 펄스(SCAN1)의 게이트 온 전압 즉, 게이트 로우 전압(VGL)은 기준 전압(Vref) 보다 높고, 픽셀의 최대 휘도에서 제2 노드(n2)의 전압(Vn2) 보다 낮은 전압으로 설정된다.

제2 노드(n2)의 초기화 전압인 기준 전압(Vref)의 전달 경로가 제1 및 제5 스위치 소자(T31, T35)를 포함한다. 제1 스캔 펄스(SCAN1)가 인가되는 게이트 라인이 제1 및 제5 스위치 소자들(T31, T35)의 게이트 전극들에 공통으로 연결되면, 제1 스위치 소자(T31)의 |Vth|보다 제5 스위치 소자(T5)의 |Vth|가 클 경우 제2 노드(n2)의 초기화 전압이 VGL+|Vth_T35|가 되어 샘플링 스위치 소자(STR)인 제1 스위치 소자(T31)의 |Vth|를 보상할 수 없다. 따라서, 제1 스캔 펄스(SCAN1)를 제1 스위치 소자(T31)의 게이트 전극에 인가하기 위한 게이트 라인(GL1)과, 제1 스캔 펄스(SCNA1)를 제5 스위치 소자(T35)의 게이트 전극에 인가하기 위한 게이트 라인(GL2)은 전기적으로 분리되도록 별도의 배선들로 구현되는 것이 바람직하다.

제5 스위치 소자(T35)를 제어하는 제1 스캔 펄스(SCAN1)의 게이트 온 전압(VGL)은 기준 전압(Vref)을 안정적으로 전달할 수 있는 충분히 낮은 전압으로 설정된다. 이에 비해, 제1 스위치 소자(T31)를 제어하는 제1 스캔 펄스(SCAN1)의 게이트 온 전압(VGL)은 초기화 기간에 그 문턱 전압(|Vth|)이 제2 노드(n2)에 반영될 수 있도록 제1 스위치 소자(T31)를 제어하는 제1 스캔 펄스(SCAN1) 보다 높은 전압으로 설정될 수 있다.

구동 소자(DT)는 게이트-소스 간 전압(Vgs)에 따라 발광 소자(EL)에 흐르는 전류를 조절하여 발광 소자(EL)를 구동한다. 구동 소자(DT)는 제1 노드에 연결된 제1 전극, 제2 노드(n2)에 연결된 게이트 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 제1 노드는 픽셀 구동 전압(VDD)이 인가되는 전원 라인(VDDL)에 연결된다.

발광 소자(EL)는 제4 노드(n4)에 연결된 애노드 전극과, 픽셀 기저 전압(VSS)이 인가되는 전원 라인(VSSL)에 연결된 캐소드 전극을 포함한다. 커패시터(Cst)는 제5 노드(n5)와 제5 노드(n5) 사이에 연결된다.

제1 스위치 소자(T31)는 제1 스캔 펄스(SCAN1)에 응답하여 구동 소자(DT)의 제2 노드(n2)를 제3 노드(n3)에 연결하여 구동 소자(DT)를 다이오드(Diode)로 결선한다. 제1 스위치 소자(T31)는 제1 스캔 펄스(SCAN1)가 인가되는 제1 게이트 라인(GL1)에 연결된 게이트 전극, 제2 노드(n2)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다.

제2 스위치 소자(T32)는 제2 스캔 펄스(SCAN2)에 응답하여 데이터 전압(Vdata)을 제5 노드(n5)에 공급한다. 제2 스위치 소자(T32)는 제2 스캔 펄스(SCAN2)가 인가되는 제3 게이트 라인(GL3)에 연결된 게이트 전극, 데이터 라인(DL)에 연결된 제1 전극, 및 제5 노드(n5)에 연결된 제2 전극을 포함한다.

제3 스위치 소자(T33)는 EM 펄스(EM)에 응답하여 기준 전압(Vref)을 제5 노드(n5)에 공급한다. 기준 전압(Vref)은 전원 라인(REFL)을 통해 모든 서브 픽셀들의 픽셀 회로들에 공급된다. 제3 스위치 소자(T33)는 제4 게이트 라인(GL4)에 연결된 게이트 전극, 제5 노드(n5)에 연결된 제1 전극, 및 제3 전원 라인(REFL)에 연결된 제2 전극을 포함한다.

제4 스위치 소자(T34)는 EM 펄스(EM)에 응답하여 발광 소자(EL)의 전류 패스를 스위칭한다. 제4 스위치 소자(T34)의 게이트 전극은 제4 게이트 라인(GL4)에 연결된다. 제4 스위치 소자(T34)의 제1 전극은 제3 노드(n3)에 연결되고, 제4 스위치 소자(T34)의 제2 전극은 제4 노드(n4)에 연결된다.

제5 스위치 소자(T35)는 제1 스캔 펄스(SCAN1)의 게이트 온 전압(VGL)에 따라 턴-온되어 초기화 기간(INIT)과 샘플링 및 어드레싱 기간(SMPL & ADDR) 동안 제4 노드(n4)에 기준 전압(Vref)을 공급한다. 초기화 기간(INIT)과, 샘플링 및 어드레싱 기간(SMPL & ADDR) 동안, 발광 소자(EL)의 애노드 전압이 기준 전압(Vref)으로 방전된다. 이 때, 발광 소자(EL)는 애노드 전극과 캐소드 전극간 전압이 자신의 문턱 전압 보다 작기 때문에 발광되지 않는다. 제5 스위치 소자(T35)는 제1 스캔 펄스(SCAN1)가 인가되는 제2 게이트 라인(GL2)에 연결된 게이트 전극, 전원 라인(REFL)에 연결된 제1 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다. 제5 스위치 소자(T35)에 인가되는 제1 스캔 펄스(SCAN1)는 제1 스위치 소자(T35)에 인가되는 제1 스캔 펄스(SCAN1)와 동위상 펄스이고, 그 게이트 온 전압은 서로 같거나 다르게 설정될 수 있다.

도 24a 및 도 24b를 참조하면, 초기화 기간(INIT)에 제1 스캔 펄스(SCAN1)와 EM 펄스(EM)의 전압이 게이트 온 전압(VGL)이다. 제1 스위치 소자(T31)와, 제3 내지 제5 스위치 소자들(T31, T33~T35)이 초기화 기간(INIT)에 턴-온되어 제2 노드(n2), 제4 노드(n4) 및 제5 노드(n5)에 기준 전압(Vref)이 인가된다. 초기화 기간(INIT)에 커패시터(Cst), 구동 소자(DT)의 게이트 전압, 및 발광 소자(EL)의 애노드 전압이 초기화된다. 초기화 기간(INIT)이 끝날 때, 제2 노드(n2)의 전압은 VGL+|Vth_smpl|이다. |Vth_smpl|이 클 경우, 제2 노드(n2)의 초기화 전압이 증가하여 휘도를 감소시키는 보정이 이루어지고, 킥백 량은 감소하여 픽셀들의 휘도가 증가되는 방향이 되어 킥백 전압으로 인하는 휘도 증가가 제1 스위치 소자(T31)의 문턱 전압(Vth_smpl)으로 인한 휘도 감소로 보상된다.

도 25a 및 도 25b를 참조하면, 샘플링 및 어드레싱 기간(SMPL & ADDR)에 제1 스캔 펄스(SCAN1)와 제2 스캔 펄스(SCAN2)의 전압이 게이트 온 전압(VGL)이다. 제1 스캔 펄스(SCAN1)의 펄스폭은 대략 1 수평 기간(1H)으로 설정될 수 있다. 제1, 제2 및 제5 스위치 소자들(T31, T2, T5)이 샘플링 및 어드레싱 기간(SMPL & ADDR)에 턴-온된다. 이 때, 데이터 전압(Vdata)이 제5 노드(n5)에 인가되고, 제2 노드(n2)의 전압이 VDD+Vth으로 변한다. 여기서, Vth는 구동 소자(DT)의 문턱 전압이다. 그 결과, 샘플링 및 어드레싱 기간(SMPL & ADDR)에 구동 소자(DT)의 문턱 전압(Vth)이 샘플링되고, 이 문턱 전압(Vth). 만큼 보상된 데이터 전압(Vdata)이 커패시터(Cst)에 저장된다.

도 26a 및 도 26b를 참조하면, 발광 기간(EMIS)에 EM 펄스(EM)의 전압이 게이트 온 전압(VGL)이다. 제3 및 제4 스위치 소자들(T33, T34)이 발광 기간(EMIS)에 턴-온된다. 이 때, 제5 노드(n5)의 전압은 기준 전압(Vref)으로 변하고, 제2 노드(n2)의 전압은 Vref-Vdata+VDD+Vth로 변한다. 발광 기간(EMIS) 동안 구동 소자(DT)를 통해 발광 소자(EL)에 전류가 흘러 발광 소자(EL)가 발광될 수 있다.

이상에서 해결하고자 하는 과제, 과제 해결 수단, 효과에 기재한 명세서의 내용이 청구항의 필수적인 특징을 특정하는 것은 아니므로, 청구항의 권리범위는 명세서의 내용에 기재된 사항에 의하여 제한되지 않는다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

100: 표시패널 110: 데이터 구동부
120: 게이트 구동부 130: 타이밍 콘트롤러
140: 전원부 EL: 발광 소자
DT: 구동 소자 T01~T04, T1~T7, T31~T35 : 스위치 소자
INIT: 초기화 기간 SMPL: 샘플링 기간
DDR: 어드레싱 기간 SMPL&ADDR: 샘플링 및 어드레싱 기간
EMIS: 발광 기간

Claims

제1 노드에 연결된 제1 전극, 제2 노드에 연결된 게이트 전극, 및 제3 노드에 연결된 제2 전극을 포함한 구동 소자;
스캔 펄스에 응답하여 상기 제1 노드 또는 제3 노드를 상기 제2 노드에 연결하여 초기화 기간에 상기 구동 소자를 다이오드로 결선하는 샘플링 스위치 소자;
상기 제2 노드에 연결된 커패시터; 및
상기 구동 소자로부터의 전류에 따라 구동되는 발광 소자를 포함하고,
상기 샘플링 스위치 소자가 상기 스캔 펄스의 게이트 온 전압에 응답하여 턴-온되고,
상기 초기화 기간이 끝날 때, 상기 제2 노드의 전압에 상기 샘플링 소자의 문턱 전압 성분이 반영되는 픽셀 회로.
제 1 항에 있어서,
상기 구동 소자와 상기 스위치 소자가 n 채널 트랜지스터인 경우,
초기화 기간에 상기 샘플링 스위치 소자의 게이트 전극에 인가되는 상기 게이트 온 전압이 게이트 하이 전압이고,
상기 제1 노드에 인가되는 픽셀 구동 전압이 상기 샘플링 스위치 소자의 게이트 전극에 인가되는 상기 게이트 하이 전압 보다 높은 픽셀 회로.
제 1 항에 있어서,
상기 구동 소자와 상기 스위치 소자가 p 채널 트랜지스터인 경우,
상기 샘플링 스위치 소자의 게이트 전극에 인가되는 상기 게이트 온 전압이 상기 게이트 하이 전압 보다 낮은 게이트 로우 전압이고,
상기 초기화 기간에 상기 샘플링 스위치 소자의 게이트 전극에 인가되는 게이트 로우 전압이 상기 제2 노드에 인가되는 전압 보다 높고, 상기 발광 소자가 발광되는 발광 기간에 상기 발광 소자의 최대 휘도에서의 상기 제2 노드의 전압 보다 낮은 전압인 픽셀 회로.
제 2 항에 있어서,
데이터 전압이 인가되는 데이터 라인에 연결된 제1 전극, 상기 제3 노드에 연결된 제2 전극, 및 제1 스캔 펄스가 인가되는 게이트 전극을 포함한 제2 스위치 소자;
초기화 전압이 인가되는 전원 라인에 연결된 제1 전극, 제4 노드에 연결된 제2 전극, 및 제2 스캔 펄스가 인가되는 게이트 전극을 포함한 제3 스위치 소자;
상기 픽셀 구동 전압이 인가되는 전원 라인에 연결된 제1 전극, 상기 제1 노드에 연결된 제2 전극, 및 제1 EM 펄스가 인가되는 게이트 전극을 포함한 제4 스위치 소자; 및
상기 제3 노드에 연결된 제1 전극, 상기 제4 노드에 연결된 제2 전극, 및 제2 EM 펄스가 인가되는 게이트 전극을 포함한 제5 스위치 소자를 더 포함하고,
상기 샘플링 스위치 소자에 인가되는 스캔 펄스는 상기 제2 스캔 펄스이고,
상기 샘플링 스위치 소자는 상기 제1 노드에 연결된 제1 전극, 상기 제2 노드에 연결된 제2 전극, 및 상기 제2 스캔 펄스가 인가되는 게이트 전극을 포함하고,
상기 발광 소자는 상기 제4 노드에 연결된 애노드 전극과, 픽셀 기저 전압이 인가되는 전원 라인에 연결된 캐소드 전극을 포함하고,
상기 커패시터는 상기 제2 노드와 상기 제4 노드 사이에 연결되는 픽셀 회로.
제 4 항에 있어서,
상기 초기화 기간 동안 상기 제2 스캔 펄스와 상기 제1 EM 펄스의 전압이 상기 게이트 온 전압이고, 상기 제1 스캔 펄스와 상기 제2 EM 펄스의 전압이 게이트 오프 전압이고,
상기 초기화 기간에 이어서 설정된 샘플링 및 어드레싱 기간에 상기 제1 및 제2 스캔 펄스의 전압이 상기 게이트 온 전압이고, 상기 제1 및 제2 EM 펄스의 전압이 게이트 오프 전압이고,
상기 샘플링 및 어드레싱 기간에 이어서 설정된 발광 기간에 상기 제1 및 제2 스캔 펄스들의 전압이 상기 게이트 오프 전압이고, 상기 제1 및 제2 EM 펄스들의 전압이 상기 게이트 온 전압이고,
상기 샘플링 스위치 소자와 상기 제2 내지 제5 스위치 소자들이 상기 게이트 온 전압에 응답하여 턴-온되고, 상기 게이트 오프 전압에 따라 턴-오프되는 픽셀 회로.
제 4 항에 있어서,
상기 구동 소자가 상기 제3 노드에 연결된 제2 게이트 전극을 더 포함하는 픽셀 회로.
제 2 항에 있어서,
상기 제3 노드에 연결된 제1 전극, 제4 노드에 연결된 제2 전극, 및 제2 EM 펄스가 인가되는 게이트 전극을 포함한 제2 스위치 소자;
초기화 전압이 인가되는 전원 라인에 연결된 제1 전극, 제5 노드에 연결된 제2 전극, 및 제2 스캔 펄스가 인가되는 게이트 전극을 포함한 제3 스위치 소자;
데이터 전압이 인가되는 데이터 라인에 연결된 제1 전극, 상기 제5 노드에 연결된 제2 전극, 및 제1 스캔 펄스가 인가되는 게이트 전극을 포함한 제4 스위치 소자;
상기 픽셀 구동 전압이 인가되는 전원 라인에 연결된 제1 전극, 상기 제1 노드에 연결된 제2 전극, 및 제1 EM 펄스가 인가되는 게이트 전극을 포함한 제5 스위치 소자;
상기 제3 노드에 연결된 제1 전극, 기준 전압이 인가되는 제3 전원 라인 또는 상기 초기화 전압이 인가되는 전원 라인에 연결된 제2 전극, 및 제3 스캔 펄스가 인가되는 게이트 전극을 포함한 제6 스위치 소자; 및
상기 초기화 전압이 인가되는 전원 라인에 연결된 제1 전극, 상기 제4 노드에 연결된 제2 전극, 및 상기 제3 스캔 펄스가 인가되는 게이트 전극을 포함한 제7 스위치 소자를 더 포함하고,
상기 샘플링 스위치 소자에 인가되는 스캔 펄스는 상기 제2 스캔 펄스이고,
상기 샘플링 스위치 소자는 상기 제1 노드에 연결된 제1 전극, 상기 제2 노드에 연결된 제2 전극, 및 상기 제2 스캔 펄스가 인가되는 게이트 전극을 포함하고,
상기 발광 소자는 상기 제4 노드에 연결된 애노드 전극과, 픽셀 기저 전압이 인가되는 전원 라인에 연결된 캐소드 전극을 포함하고,
상기 커패시터는 상기 제2 노드와 상기 제5 노드 사이에 연결되는 픽셀 회로.
제 7 항에 있어서,
상기 초기화 기간 동안 상기 제2 스캔 펄스와 상기 제1 EM 펄스의 전압이 상기 게이트 온 전압이고, 상기 제1 및 제3 스캔 펄스와 상기 제2 EM 펄스의 전압이 게이트 오프 전압이고,
상기 초기화 기간에 이어서 설정된 샘플링 기간 동안 상기 제2 및 제3 스캔 펄스가 상기 게이트 온 전압이고, 상기 제1 스캔 펄스와 상기 제1 및 제2 EM 펄스의 전압이 상기 게이트 오프 전압이고,
상기 샘플링 기간에 이어서 설정된 어드레싱 기간 동안 상기 제3 스캔 펄스와, 상기 데이터 전압과 동기되는 상기 제1 스캔 펄스의 전압이 상기 게이트 온 전압이고, 상기 제2 스캔 펄스와 상기 제1 및 제2 EM 펄스들의 전압이 상기 게이트 오프 전압이고,
상기 어드레싱 기간에 이어서 설정된 발광 기간 동안 상기 제1 내지 제3 스캔 펄스들의 전압이 상기 게이트 오프 전압이고, 상기 제1 및 제2 EM 펄스들의 전압이 상기 게이트 온 전압이고,
상기 샘플링 스위치 소자와 상기 제2 내지 제7 스위치 소자들이 상기 게이트 온 전압에 응답하여 턴-온되고, 상기 게이트 오프 전압에 따라 턴-오프되는 픽셀 회로.
제 7 항에 있어서,
상기 구동 소자가 상기 제4 노드에 연결된 제2 게이트 전극을 더 포함하는 픽셀 회로.
제 3 항에 있어서,
데이터 전압이 인가되는 데이터 라인에 연결된 제1 전극, 및 제5 노드에 연결된 제2 전극, 및 제2 스캔 펄스가 인가되는 게이트 전극을 포함한 제2 스위치 소자;
상기 제5 노드에 연결된 제1 전극, 상기 기준 전압이 인가되는 제2 전극, 및 EM 펄스가 인가되는 게이트 전극을 포함한 제3 스위치 소자;
제4 스위치 소자의 게이트 전극은 제4 게이트 라인에 연결된다. 상기 제3 노드에 연결된 제1 전극, 제4 노드에 연결된 제2 전극, 및 상기 EM 펄스가 인가되는 게이트 전극을 포함한 제4 스위치 소자; 및
상기 기준 전압이 인가되는 제1 전극, 및 상기 제4 노드에 연결된 제2 전극, 및 제1 스캔 펄스가 인가되는 게이트 전극을 포함한 제5 스위치 소자를 더 포함하고,
상기 샘플링 스위치 소자에 인가되는 스캔 펄스는 상기 제1 스캔 펄스이고,
상기 샘플링 스위치 소자는 상기 제2 노드에 연결된 제1 전극, 상기 제3 노드에 연결된 제2 전극, 및 상기 제1 스캔 펄스가 인가되는 게이트 전극을 포함하고,
상기 발광 소자는 상기 제4 노드에 연결된 애노드 전극과, 픽셀 기저 전압이 인가되는 전원 라인에 연결된 캐소드 전극을 포함하고,
상기 커패시터는 상기 제2 노드와 상기 제5 노드 사이에 연결되는 픽셀 회로.
제 10 항에 있어서,
상기 샘플링 스위치 소자의 게이트 전극에 연결된 게이트 라인과, 상기 제5 스위치 소자의 게이트 전극에 연결된 게이트 라인이 전기적으로 분리되는 픽셀 회로.
제 11 항에 있어서,
상기 샘플링 스위치 소자의 게이트 전극에 인가되는 상기 제1 스캔 펄스의 게이트 온 전압이 상기 제5 스위치 소자의 게이트 전극에 인가되는 상기 제1 스캔 펄스의 게이트 온 전압 보다 높은 픽셀 회로.
제 10 항에 있어서,
상기 초기화 기간 동안 상기 제1 스캔 펄스와 상기 EM 펄스의 전압이 상기 게이트 온 전압이고, 상기 제2 스캔 펄스의 전압이 게이트 오프 전압이고,
상기 초기화 기간에 이어서 설정된 샘플링 및 어드레싱 기간 동안 상기 제1 스캔 펄스와 상기 제2 스캔 펄스의 전압이 상기 게이트 온 전압이고, 상기 EM 펄스의 전압이 상기 게이트 오프 전압이고,
상기 샘플링 및 어드레싱 기간에 이어서 설정된 상기 발광 기간 동안 상기 EM 펄스의 전압이 상기 게이트 온 전압이고, 상기 제1 및 제2 스캔 펄스의 전압이 상기 게이트 오프 전압이고,
상기 샘플링 스위치 소자와 상기 제2 내지 제5 스위치 소자들이 상기 게이트 온 전압에 응답하여 턴-온되고, 상기 게이트 오프 전압에 따라 턴-오프되는 픽셀 회로.
복수의 데이터 라인들, 상기 데이터 라인들과 교차되는 복수의 게이트 라인들, 정전압이 인가되는 복수의 전원 라인들에 연결된 복수의 픽셀 회로를 포함한 표시패널;
상기 데이터 라인들에 픽셀 데이터의 데이터 전압을 공급하는 데이터 구동부; 및
상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부를 포함하고,
상기 게이트 신호는 스캔 펄스를 포함하고,
상기 픽셀 회로들 각각은,
제1 노드에 연결된 제1 전극, 제2 노드에 연결된 게이트 전극, 및 제3 노드에 연결된 제2 전극을 포함한 구동 소자;
스캔 펄스에 응답하여 상기 제1 노드 또는 제3 노드를 상기 제2 노드에 연결하여 초기화 기간에 상기 구동 소자를 다이오드로 결선하는 샘플링 스위치 소자;
상기 제2 노드에 연결된 커패시터; 및
상기 구동 소자로부터의 전류에 따라 구동되는 발광 소자를 포함하고,
상기 샘플링 스위치 소자가 상기 스캔 펄스의 게이트 온 전압에 응답하여 턴-온되고,
상기 초기화 기간이 끝날 때, 상기 제2 노드의 전압에 상기 샘플링 소자의 문턱 전압 성분이 반영되는 표시장치.
제 14 항에 있어서,
상기 구동 소자와 상기 스위치 소자가 n 채널 트랜지스터인 경우,
초기화 기간에 상기 샘플링 스위치 소자의 게이트 전극에 인가되는 상기 게이트 온 전압이 게이트 하이 전압이고,
상기 제1 노드에 인가되는 픽셀 구동 전압이 상기 샘플링 스위치 소자의 게이트 전극에 인가되는 상기 게이트 하이 전압 보다 높은 표시장치.
제 14 항에 있어서,
상기 구동 소자와 상기 스위치 소자가 p 채널 트랜지스터인 경우,
상기 샘플링 스위치 소자의 게이트 전극에 인가되는 상기 게이트 온 전압이 상기 게이트 하이 전압 보다 낮은 게이트 로우 전압이고,
상기 초기화 기간에 상기 샘플링 스위치 소자의 게이트 전극에 인가되는 게이트 로우 전압이 상기 제2 노드에 인가되는 전압 보다 높고, 상기 발광 소자가 발광되는 발광 기간에 상기 발광 소자의 최대 휘도에서의 상기 제2 노드의 전압 보다 낮은 전압인 표시장치.