KR102631675B1 - 표시 장치 - Google Patents

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Abstract

본 발명은 표시 장치에 관한 발명으로, 본 발명의 일 실시예에 따른 표시 장치는 영상이 표시되는 액티브 영역에 배치된 복수의 화소 및 상기 액티브 영역의 인접한 비액티브 영역에 배치된 하나 이상의 더미 화소가 배치된 표시 패널 및 표시 패널에 배치된 상기 화소의 열화에 따른 보상 전압을 인가하도록 구성된 보상부를 포함하되, 복수의 화소는 발광 소자를 포함하는 발광부 및 발광부의 구동을 제어하고, 적어도 하나는 더블 게이트 구조를 갖는 박막 트랜지스터를 포함하는 화소 구동부를 포함하며, 보상부에서 인가되는 보상 전압은 상기 더블 게이트 구조를 갖는 박막 트랜지스터에 인가되도록 구성될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시 장치는 표시 장치의 영상 품질의 저하를 최소화하면서 표시 장치의 면적 확보에 보다 유리할 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 산화물 반도체 물질로 이루어진 박막 트랜지스터의 문턱 전압 특성 변화에 따른 문제를 개선시키기 위한 표시 장치에 관한 것이다.
최근 정보화 시대로 접어듦에 따라 전기적 정보 신호를 시각적으로 표현하는 디스플레이(display) 분야가 급속도로 발전해왔고, 이에 부응하여 박형화, 경량화, 저소비 전력화의 우수한 성능을 지닌 여러 가지 다양한 표시 장치(Display Device)가 개발되고 있다.
이와 같은 표시 장치의 구체적인 예로는 액정 표시 장치(Liquid Crystal Display device; LCD), 플라즈마 표시 장치(Plasma Display Panel device; PDP), 전계 방출 표시 장치(Field Emission Display device; FED), 유기 발광 표시 장치(Organic Light Emitting Display device; OLED) 등을 들 수 있다.
이와 같은 표시 장치는 복수의 화소가 배열된 표시 패널 및 표시 패널을 구동하는 구동부로 구성되며, 복수의 화소 각각에는 발광 소자, 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터가 형성된다.
최근 표시 장치가 대면적 및 고해상도로 구현됨에 따라 보다 빠른 신호 처리 속도와 함께 안정된 작동 및 내구성이 확보된 박막 트랜지스터가 요구되고 있다.
이에, 복수의 화소 각각을 구성하는 박막 트랜지스터의 이동도를 개선하기 위해 뛰어난 이동도 특성을 갖는 산화물 반도체 물질로 박막 트랜지스터의 액티브층을 형성하는 연구가 활발히 진행되고 있다.
그러나, 산화물 반도체 물질로 이루어진 박막 트랜지스터는 뛰어난 이동도 특성을 가지는 한편 바이어스 스트레스(Bias Stress)에 대한 변화가 심하여 문턱 전압(Vth)의 변동 및 전달 특성의 변동이 심하여 그 신뢰성이 저하되는 문제가 있다.
이에, 본 발명의 발명자들은 산화물 반도체 물질로 이루어진 박막 트랜지스터의 문턱 전압 쉬프트를 감지하여 문턱 전압의 변화를 보상하는 보상 전압을 인가하는 방법을 제안하였다.
본 발명이 해결하고자 하는 과제는 산화물 반도체 물질로 이루어진 박막 트랜지스터의 문턱 전압 변동에 따른 표시 장치의 영상 품질 저하를 최소화할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는 영상이 표시되는 액티브 영역에 배치된 복수의 화소 및 상기 액티브 영역의 인접한 비액티브 영역에 배치된 하나 이상의 더미 화소가 배치된 표시 패널 및 표시 패널에 배치된 상기 화소의 열화에 따른 보상 전압을 인가하도록 구성된 보상부를 포함하되, 복수의 화소는 발광 소자를 포함하는 발광부 및 발광부의 구동을 제어하고, 적어도 하나는 더블 게이트 구조를 갖는 박막 트랜지스터를 포함하는 화소 구동부를 포함하며, 보상부에서 인가되는 보상 전압은 상기 더블 게이트 구조를 갖는 박막 트랜지스터에 인가되도록 구성될 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시 장치는 화소의 문턱 전압 변화를 보상하면서 표시 장치의 면적 확보에 보다 유리할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 영상을 표시하는 복수의 화소가 배치된 액티브 영역과 액티브 영역의 주변에 배치되어 복수의 화소 각각을 구동하는 구동 회로가 배치된 비액티브 영역을 포함하고, 복수의 화소 각각은, 광을 발광하는 발광 소자를 포함하는 발광부, 발광 소자에 흐르는 발광 전류를 제어하는 구동 박막 트랜지스터 및 해당 게이트 라인을 통해 공급되는 스캔 신호를 수신하여 데이터 라인을 통해 공급된 데이터 전압을 커패시터에 충전되도록 하는 하나 이상의 스위칭 박막 트랜지스터를 포함하는 화소 구동부 및 하나 이상의 스위칭 박막 트랜지스터 중 어느 하나의 스위칭 박막 트랜지스터에 보상 전압을 인가하는 보상부를 포함할 수 있다. 이에 따라, 본 발명의 다른 실시예에 따른 표시 장치는 산화물 반도체 물질로 이루어진 스위칭 박막 트랜지스터의 문턱 전압 특성의 변화를 보상하는 보상부를 화소 내에 배치함으로써 문턱 전압 특성에 의한 보상이 각각의 화소 내에서 이루어질 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 산화물 반도체 물질로 이루어진 박막 트랜지스터의 문턱 전압 변화를 검출하여 검출된 결과에 따라 문턱 전압을 보상함으로써 표시 장치의 휘도 저하 및 영상 품질 저하를 최소화시킬 수 있다.
본 발명은 산화물 반도체 물질로 이루어진 박막 트랜지스터의 문턱 전압 변화를 검출하는 검출부를 더미 화소를 이용하여 액티브 영역의 화소의 문턱 전압 변화를 검출함으로써 액티브 영역의 문턱 전압 변화를 보다 세밀하고 정확하게 추정할 수 있다.
본 발명은 산화물 반도체 물질로 이루어진 박막 트랜지스터의 문턱 전압 변화를 보상하는 보상부를 각각의 화소 내에 배치함으로써 각 화소 별로 문턱 전압 변화에 따른 보상이 각각 이루어지도록 할 수 있다.
본 발명은 산화물 반도체 물질로 이루어진 박막 트랜지스터의 게이트 전극을 더블 게이트(double gate) 구조로 형성하고, 더블 게이트 전극 각각에 서로 다른 신호가 인가되도록 구성함으로써 각 화소의 문턱 전압 변화를 보상하면서 표시 장치의 면적 확보에 보다 유리할 수 있다.
본 발명은 산화물 반도체 물질로 이루어진 박막 트랜지스터의 게이트 전극을 더블 게이트 구조로 형성하되 하부 게이트 전극에 문턱 전압 변화에 따른 보상 전압이 인가되도록 구성함으로써 직접적으로 화소 열화 보상이 이루어지도록 할 수 있다.
본 발명은 서로 다른 두 종류의 반도체 물질로 이루어진 박막 트랜지스터를 동일 기판에 형성하여 어느 한 박막 트랜지스터의 단점을 다른 박막 트랜지스터가 보완하는 특징을 가짐으로써 소자 특성을 보다 향상시킬 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 블록도이다.
도 2는 일반적인 표시 장치의 화소 회로를 설명하기 위한 회로도이다.
도 3은 도 2에 도시된 일반적인 표시 장치의 화소 회로에 입력되는 신호를 나타내는 파형도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 액티브 영역의 화소 회로 및 더미 화소 영역의 화소 회로를 개략적으로 나타낸 회로도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치의 액티브 영역의 화소 회로 일부의 구조를 개략적으로 나타낸 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 액티브 영역의 화소 구조를 개략적으로 나타낸 회로도이다.
도 7은 본 발명의 또다른 실시예에 따른 표시 장치의 비액티브 영역의 화소 회로 일부의 구조를 개략적으로 나타낸 회로도이다.
도 8은 본 발명의 실시예에 따른 화소 회로에 입력되는 신호를 나타내는 파형도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 ‘직접’이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명에서 박막 트랜지스터(TFT)는 P 타입 또는 N 타입으로 구성될 수 있으며, 이하의 실시예에서는 설명의 편의를 위해 박막 트랜지스터를 N 타입으로 구성하여 설명한다. 또한, 펄스 형태의 신호를 설명함에 있어서, 게이트 하이 전압(VGH) 상태를 "하이 상태"로 정의하고, 게이트 로우 전압(VGL) 상태를 "로우 상태"로 정의한다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 표시 패널(110), 게이트 구동부(120), 데이터 구동부(130) 및 타이밍 컨트롤러(140)를 포함한다.
표시 패널(110)은 제1 방향으로 배치된 n개의 게이트 라인(GL1, …, GLn), 제1 방향과 다른 방향으로 배치된 m개의 데이터 라인(DL1, …, DLm), 및 n개의 게이트 라인(GL1, …, GLn) 및 m개의 데이터 라인(DL1, …, DLm)과 전기적으로 연결된 복수 개의 화소(P)를 포함한다. 이에, 복수 개의 화소(P)는 게이트 라인(GL1, …, GLn)과 데이터 라인(DL1, …, DLm)을 통해 인가된 구동 신호 또는 구동 전압에 의해 영상을 표시한다.
표시 패널(110)은 액티브 영역(Active Area: A/A) 및 액티브 영역(A/A)에 인접한 비액티브 영역(Non-active Area: N/A)을 포함한다.
액티브 영역(A/A)에는 영상을 표시할 수 있는 복수의 화소(P)가 배치된다. 복수의 화소(P) 각각에는 발광 소자에 의해 광이 발광되는 발광부 및 발광 소자를 구동하기 위한 복수의 구동 소자들이 배치된 화소 구동부가 배치된다.
액티브 영역(A/A)에 배치된 화소(P)의 발광 소자는 유기 발광 소자일 수 있다. 본 발명의 일 실시예에서는 표시 장치(100)의 화소(P)의 발광 소자가 유기 발광 소자인 것을 전제로 설명하나, 이에 한정되지 않는다. 즉, 본 발명은 유기 발광 표시 장치뿐만 아니라 퀀텀닷 발광 표시 장치(QLED) 또는 이외의 다양한 표시 장치(예를 들어, 액정 표시 장치)에 적용될 수 있다. 보다 구체적으로, 본 발명의 일 실시예는 산화물 반도체로 이루어진 박막 트랜지스터의 문턱 전압(Vth) 특성이 네거티브 극성으로 쉬프트하는 것을 보상하기 위한 발명이므로, 화소(P)를 이루는 화소 회로 구성 중 산화물 반도체로 이루어진 트랜지스터를 포함하는 표시 장치에 모두 적용될 수 있다.
액티브 영역(A/A)에 배치된 화소(P)의 구동부는 하나 이상의 스위칭 박막 트랜지스터, 구동 박막 트랜지스터 및 커패시터를 포함한다. 이때, 하나 이상의 스위칭 박막 트랜지스터와 구동 박막 트랜지스터는 서로 다른 반도체 물질로 형성될 수 있다. 예를 들어, 스위칭 박막 트랜지스터는 산화물로 이루어진 반도체 물질로 형성될 수 있고, 구동 박막 트랜지스터는 저온 폴리 실리콘 물질로 이루어진 반도체 물질로 형성될 수 있다. 이때, 하나 이상의 스위칭 박막 트랜지스터 중 적어도 하나의 박막 트랜지스터는 더블 게이트(double gate) 구조를 가질 수 있다. 보다 상세하게, 더블 게이트 구조를 갖는 스위칭 박막 트랜지스터는 표시 장치(100) 구동 중 문턱 전압 특성이 네거티브 극성으로 쉬프트된 박막 트랜지스터일 수 있다. 본 발명의 일 실시예에 따른 액티브 영역(A/A)에 배치된 화소(P)의 화소 회로는 다음 도 4를 참조하여 보다 상세히 살펴보기로 한다.
비액티브 영역(N/A)은 액티브 영역(A/A)과 인접한 영역이다. 보다 상세하게, 비액티브 영역(N/A)은 액티브 영역(A/A)에 인접하여 액티브 영역(A/A)을 둘러싸는 영역이다. 비액티브 영역(N/A)은 영상이 표시되지 않는 영역으로, 더미 화소, 액티브 영역(A/A)에 배치된 화소에 신호를 전달하는 신호 라인 및 액티브 영역(A/A)의 화소들을 구동하기 위한 회로부 등이 배치될 수 있다. 예를 들면, 비액티브 영역(N/A)에는 정전기 방지 소자, 신호 패드 및 신호 링크 라인 등이 배치될 수 있다.
액티브 영역(A/A)에 배치된 화소(P)가 제1 방향으로 배치된 복수의 행이 연장된 비액티브 영역(N/A)에 더미 화소(DP)가 더 배치될 수 있다. 보다 구체적으로, 비액티브 영역(N/A) 중 액티브 영역(A/A)과 가장 인접한 영역에 더미 화소(DP)가 배치될 수 있다. 즉, 더미 화소(DP)는 액티브 영역(A/A)에 배치된 화소(P)와 동일한 행에 배치되되, 액티브 영역(A/A)과 인접한 영역에 배치된다. 이에, 액티브 영역(A/A)의 화소(P)가 제1 방향으로 n행이 배치된다면 더미 화소(DP) 또한 n개가 배치될 수 있다. 한편, 도 1에서는 비액티브 영역(N/A) 중 액티브 영역(A/A)의 어느 하나의 측면에만 더미 화소(DP)가 배치되는 것으로 도시하였으나, 이에 한정되지 않고, 액티브 영역(A/A)과 인접한 비액티브 영역(N/A)에서 액티브 영역(A/A)의 양 측면에 배치될 수도 있고, 액티브 영역(A/A)과 인접한 비액티브 영역(N/A)의 상하측에 배치될 수도 있다.
더미 화소(DP)는 액티브 영역(A/A)에 배치된 화소(P)와 유사한 구조를 가질 수 있다. 다만, 비액티브 영역(N/A)에 배치되므로 발광 소자가 발광되지 않는다. 이에, 일반적으로 더미 화소(DP)는 공정 중 화소(P)의 이상을 테스트하기 위해 테스트 패턴으로 이용하는 등 다양한 형태로 이용되고 있다. 본 발명의 일 실시예에 따른 더미 화소(DP)는 액티브 영역(A/A)에 배치된 화소(P)의 열화 여부를 판단할 수 있도록 구성될 수 있다. 즉, 더미 화소(DP)는 액티브 영역(A/A)의 화소(P)의 열화 정도를 감지할 수 있는 센싱 구동 소자, 예를 들어 센싱 박막 트랜지스터를 더 포함할 수 있다. 이와 같은 더미 화소(DP)의 구조는 다음 도 4를 참조하여 보다 상세히 살펴보기로 한다.
타이밍 컨트롤러(140)는 외부로부터 입력되는 영상 데이터(RGB)를 표시 패널(110)의 크기 및 해상도에 적합하게 처리하여 데이터 구동부(130)에 공급한다. 타이밍 컨트롤러(140)는 외부로부터 입력되는 동기 신호(SYNC)들, 예를 들어, 도트 클럭신호(DCLK), 데이터 인에이블 신호(DE), 수평 동기신호(Hsync), 수직 동기신호(Vsync)를 이용해 다수의 게이트 제어신호(GCS) 및 데이터 제어신호(DCS)를 생성한다. 타이밍 컨트롤러(140)는 생성된 게이트 제어신호(GCS) 및 데이터 제어신호(DCS)를 게이트 구동부(120) 및 데이터 구동부(130)에 각각 공급함으로써, 게이트 구동부(120) 및 데이터 구동부(130)를 제어한다.
타이밍 컨트롤러(140)는 더미 화소(DP)에 포함된 센싱 구동 소자로부터 입력되는 센싱 값과 미리 설정된 기준 값을 비교한 후 비교 결과에 따라 화소(P)에 보상 전압을 인가하도록 제어할 수 있는 보상부를 포함할 수 있다. 한편, 본 발명의 일 실시예에서는 더미 화소(DP)에서 센싱된 값과 미리 설정된 기준 값을 비교하는 보상부가 타이밍 컨트롤러(140)에 포함되는 것으로 설명하였으나, 이에 한정되는 것은 아니고, 열화 정도를 판단하기 위한 보상부는 게이트 구동부(120)에 포함되어 구성될 수도 있다.
한편, 보상부가 화소(P) 내에 배치된 경우, 타이밍 컨트롤러(140)는 샘플링 및 프로그래밍 구간에서 제2 스캔 신호(SCAN2)가 인가될 때 화소 내에 배치된 보상부에서 보상 전압이 인가되도록 제어할 수 있다. 이에 대한 보다 상세한 설명은 다음 도 6 및 7을 참조하여 살펴보기로 한다.
게이트 구동부(120)는 타이밍 컨트롤러(140)로부터 공급된 게이트 제어 신호(GCS)에 따라 n개의 게이트 라인(GL1, …, GLn)에 게이트 신호를 공급한다. 여기서, 게이트 신호는 적어도 하나의 스캔 신호(SCAN) 및 발광 제어 신호(EM)를 포함한다.
게이트 구동부(120)는 타이밍 컨트롤러(140)로부터 공급된 화소(P)의 열화 정도를 감지한 감지 신호에 따라 더블 게이트 구조를 갖는 박막 트랜지스터의 하부 게이트에 화소(P)의 열화에 따른 보상 전압을 인가할 수 있다.
데이터 구동부(130)는 타이밍 컨트롤러(140)로부터 공급된 데이터 제어 신호(DCS)에 따라 영상 데이터(RGB)를 데이터 전압으로 변환하고, 변환된 데이터 전압을 m개의 데이터 라인(DL1, …, DLm)을 통해 화소(P)에 공급한다.
본 발명의 일 실시예에 따른 표시 장치(100)의 화소(P) 각각은 유기 발광 소자 및 유기 발광 소자의 구동을 제어하는 화소 회로를 포함한다. 유기 발광 소자는 애노드, 캐소드 및 애노드와 캐소드 사이의 발광층으로 이루어진다. 화소 회로는 스위칭 트랜지스터, 구동 트랜지스터 및 커패시터를 포함한다. 보다 구체적으로, 구동 트랜지스터는 커패시터에 충전된 데이터 전압에 따라 유기 발광 소자에 공급되는 전류량을 제어하여 유기 발광 소자의 발광량을 조절하고, 스위칭 트랜지스터는 게이트 라인(GL)을 통해 공급되는 스캔 신호(SCAN)를 수신하여 데이터 전압(Vdata)을 커패시터에 충전한다.
본 발명의 일 실시예에 따른 표시 장치(100)는, 앞서 설명한 바와 같이, 액티브 영역(A/A)에 배치되는 화소(P)를 구성하는 화소 회로 중 산화물 반도체 물질로 이루어진 박막 트랜지스터의 문턱 전압 특성이 네거티브 극성으로 쉬프트됨으로써 표시 장치의 영상 품질이 저하되기 때문에 네거티브 특성으로 쉬프트된 문턱 전압 특성을 보상하기 위한 발명이다. 이에 본 발명에 대해 보다 상세히 살펴보기 전에, 일반적인 액티브 영역에 배치된 화소 회로를 살펴보면 다음과 같다.
도 2는 일반적인 표시 장치의 화소 회로를 설명하기 위한 회로도이다.
도 2를 참조하면, 일반적인 표시 장치의 화소 회로는 구동 박막 트랜지스터(DT), 하나 이상의 스위칭 박막 트랜지스터(T1, T2, T3, T4, T5) 및 커패시터(Cst)를 포함한다. 이때, 하나 이상의 스위칭 박막 트랜지스터(T1, T2, T3, T4, T5)와 구동 박막 트랜지스터(DT)는 서로 다른 반도체 물질로 이루어질 수 있다. 예를 들어, 하나 이상의 스위칭 박막 트랜지스터(T1, T2, T3, T4, T5) 중 적어도 하나의 스위칭 박막 트랜지스터(T1, T2, T3, T4, T5)는 산화물 반도체 물질로 이루어질 수 있고, 그 예가 제2 스위칭 박막 트랜지스터(T2)일 수 있다.
구동 박막 트랜지스터(DT)는 게이트-소스 간 전압(Vgs)에 의해 발광 소자(OD)에 인가되는 발광 전류를 제어한다. 구동 박막 트랜지스터(DT)는 제2 노드(N2)에 연결되는 게이트, 제3 노드(N3)에 연결되는 소스 및 제1 노드(N1)에 연결되는 드레인을 포함한다. 구체적으로, 구동 박막 트랜지스터(DT)의 게이트는 제2 스위칭 박막 트랜지스터(T2) 및 제3 스위칭 박막 트랜지스터(T3)가 턴 온(turn on)되는 경우 고전위 전압(VDD)을 저장한다. 제2 스위칭 박막 트랜지스터(T2)가 턴 온된 상태에서 데이터 전압이 공급되면 다이오드 커넥션(diode-connetion) 방식에 의해 데이터 전압이 구동 박막 트랜지스터(DT)의 게이트에 기입된다. 구동 박막 트랜지스터(DT)는 발광 제어 신호(EM)에 의해 발광 소자(OD)로 구동 전류를 공급하여 전류량에 따라 발광 소자(OD)의 발광을 제어한다.
제1 스위칭 박막 트랜지스터(T1)는 제2 게이트 라인에 인가된 제2 스캔 신호(SCAN2)에 응답하여 턴 온되고, 데이터 라인(Data)을 통해 제공된 데이터 전압이 구동 박막 트랜지스터(DT)에 인가될 수 있도록 구성된다. 제1 스위칭 박막 트랜지스터(T1)은 제2 게이트 라인과 연결된 게이트, 데이터 라인과 연결된 드레인 및 제3 노드(N3)에 연결된 소스를 포함한다. 구체적으로, 제1 스위칭 박막 트랜지스터(T1)는 게이트로 제2 스캔 신호(SCAN2)가 하이(high) 상태로 공급되면, 제1 스위칭 박막 트랜지스터(T1)의 드레인으로부터 데이터 전압이 구동 박막 트랜지스터(DT)의 소스 노드인 제3 노드(N3)로 공급된다.
제2 스위칭 박막 트랜지스터(T2)는 구동 박막 트랜지스터(DT)의 게이트 및 드레인 사이, 즉, 제1 노드(N1)와 제2 노드(N2) 사이에 연결된다. 제2 스위칭 박막 트랜지스터(T2)는 제1 게이트 라인에 연결된 게이트, 제2 노드(N2)에 연결된 소스 및 제1 노드(N1)에 연결된 드레인을 포함한다. 구체적으로, 제2 스위칭 박막 트랜지스터(T2)는 제1 게이트 라인을 통해 인가되는 제1 스캔 신호(SCAN1)가 하이 상태인 경우, 제2 스위칭 박막 트랜지스터(T2)는 턴 온된다. 이와 같이, 제2 스위칭 박막 트랜지스터(T2)가 턴 온되면 제2 스위칭 박막 트랜지스터(T2)는 제1 노드(N1)의 고전위 전압(VDD) 또는 구동 박막 트랜지스터(DT)의 샘플링된 전압을 제2 노드(N2)에 공급하여 발광 소자(OD)에 기입된 데이터 전압을 초기화시키거나, 데이터 전압을 기입하고 구동 박막 트랜지스터(DT)의 문턱 전압을 샘플링한다. 이러한 제2 스위칭 박막 트랜지스터(T2)는 산화물 반도체 물질로 이루어질 수 있다.
제3 스위칭 박막 트랜지스터(T3)는 제2 발광 제어 라인을 통해 인가된 제2 발광 제어 신호(EM2)에 응답하여 고전위 전압(VDD)과 구동 트랜지스터(DT) 간의 전류 경로를 제어한다. 제3 스위칭 박막 트랜지스터(T3)는 제2 발광 제어 라인에 연결된 게이트, 구동 트랜지스터(DT)의 드레인, 즉 제1 노드(N1)에 연결된 소스 및 고전위 전압(VDD)에 연결된 드레인을 포함한다. 구체적으로, 제3 스위칭 박막 트랜지스터(T3)는 제2 발광 제어 신호(EM2)가 하이 상태인 경우, 제3 스위칭 박막 트랜지스터(T3)는 턴 온되고, 소스로부터 고전위 전압(VDD)을 구동 박막 트랜지스터(DT)의 드레인 노드인 제1 노드(N1)에 공급한다.
제4 스위칭 박막 트랜지스터(T4)는 제1 발광 제어 라인을 통해 인가된 제1 발광 제어 신호(EM1)에 응답하여 발광 소자(OD)와 구동 트랜지스터(DT) 간의 전류 경로를 제어한다. 제4 스위칭 박막 트랜지스터(T4)는 제1 발광 제어 라인에 연결된 게이트, 발광 소자(OD)에 연결된 소스 및 제3 노드(N3)에 연결된 드레인을 포함한다. 구체적으로, 제4 스위칭 박막 트랜지스터(T4)는 제1 발광 제어 신호(EM1)가 하이 상태인 경우, 제4 스위칭 박막 트랜지스터(T4)는 턴 온되어, 구동 박막 트랜지스터(DT)의 소스인 제3 노드(N3)와 제4 스위칭 TFT(T4)의 소스 노드인 제4 노드(N4)가 전기적으로 연결된다. 이에 따라, 제1 발광 제어 신호(EM1)에 의해 제4 스위칭 박막 트랜지스터(T4)가 턴 온되면, 제3 노드(N3)의 전압이 제4 노드(N4)로 공급된다. 제4 스위칭 박막 트랜지스터(T4), 구동 박막 트랜지스터(DT) 및 제3 스위칭 박막 트랜지스터(T3)가 턴 온된 경우에는 고전위 전압(VDD)이 구동 박막 트랜지스터(DT)에 공급되고, 발광 소자(OD)에 구동 전류가 공급되어 발광 소자(OD)가 발광한다.
제5 스위칭 박막 트랜지스터(T5)는 제1 게이트 라인을 통해 인가된 제1 스캔 신호(SCAN1)에 응답하여 턴 온되고, 이에 따라 초기화 전압(VINI)이 제4 노드(N4) 및 제5 노드(N5)에 인가될 수 있다. 제5 스위칭 박막 트랜지스터(T5)는 제1 게이트 라인에 연결된 게이트, 초기화 전압 라인에 연결된 드레인 및 제4 노드(N4) 및 발광 소자(OD)의 애노드인 제5 노드(N5)에 연결된 소스를 포함한다. 구체적으로, 제5 스위칭 박막 트랜지스터(T5)는 제1 스캔 신호(SCAN1)가 하이 상태인 경우, 제5 스위칭 박막 트랜지스터(T5)가 턴 온되어 초기화 전압(VINI)을 제4 노드(N4) 및 제5 노드(N5)에 공급한다. 이에 따라, 제5 스위칭 박막 트랜지스터(T5)는 제1 스캔 신호(SCAN1)에 의해 턴 온되면 제4 노드(N4) 및 제5 노드(N5)에 초기화 전압(VINI)이 공급되어 발광 소자(OD)에 기입되었던 데이터 전압을 초기화시킬 수 있다.
커패시터(Cst)는 구동 박막 트랜지스터(DT)의 게이트 전압과 문턱 전압(Vth)을 다음 리프레쉬 프레임까지 저장하는 저장 커패시터(Cst)일 수 있다. 여기서, 커패시터(Cst)는 구동 박막 트랜지스터(DT)의 게이트인 제2 노드(N2) 및 발광 소자(OD)의 애노드와 전기적으로 연결된 제4 노드(N4) 사이에 배치된다. 즉, 커패시터(Cst)는 제2 노드(N2) 및 제4 노드(N4)와 전기적으로 연결되어 구동 박막 트랜지스터(DT)의 게이트의 전압과 발광 소자(OD)의 애노드에 공급되는 전압의 차이를 저장한다.
발광 소자(OD)는 구동 트랜지스터(DT)로부터 공급되는 발광 전류에 의해 발광한다. 이러한 발광 소자(OD)의 애노드는 제5 노드(N5)에 연결되고, 캐소드는 저전위 전압(VSS)에 연결된다.
이와 같이 구성되는 일반적인 표시 장치의 화소 회로의 동작을 살펴보면 다음 도 3과 같다.
도 3은 도 2에 도시된 일반적인 표시 장치의 화소 회로에 입력되는 신호를 나타내는 파형도이다..
도 3을 참조하면, 초기화 구간(P1), 샘플링 및 프로그래밍 구간(P2), 홀딩 구간(P3) 및 발광 구간(P4)을 거쳐 1 수평 라인에 배치된 화소 각각에 데이터 전압이 기입되고, 화소 각각이 발광한다.
초기화 구간(P1)에는 제1 스캔 신호(SCAN1)가 라이징(rising)되어 하이(high) 상태가 되고, 제2 스캔 신호(SCAN2)는 로우(low) 상태를 유지한다. 이와 동시에 제1 발광 제어 신호(EM1)는 로우 상태로 폴링(falling)되고, 제2 발광 제어 신호(EM2)는 하이 상태를 유지한다. 이에, 초기화 구간(P1)에는 도 2에 도시된 화소 회로에서 제2 스위칭 박막 트랜지스터(T2), 제3 스위칭 박막 트랜지스터(T3) 및 제5 스위칭 박막 트랜지스터(T5)는 턴 온되고, 제1 스위칭 박막 트랜지스터(T1) 및 제4 스위칭 박막 트랜지스터(T4)는 턴 오프된다. 이에 따라. 초기화 구간(P1)에는 제5 스위칭 박막 트랜지스터(T5)를 통해 초기화 전압(VINI)이 제4 노드(N4)에 공급되고, 제3 스위칭 박막 트랜지스터(T3)를 통해 제1 노드(N1)에 인가된 고전위 전압(VDD)이 제2 스위칭 박막 트랜지스터(T2)를 통해 제2 노드(N2)로 공급된다. 즉, 발광 소자(OD)의 애노드인 제5 노드(N5)에 초기화 전압(VINI)이 공급됨에 따라 발광 소자(OD)에 기입된 데이터 전압이 초기화되고, 구동 박막 트랜지스터(DT)의 게이트에 고전위 전압(VDD)이 공급된다.
샘플링 및 프로그래밍 구간(P2)에는 제1 스캔 신호(SCAN1)가 로우 상태에서 하이 상태로 라이징되고, 제2 스캔 신호(SCAN2)는 또한 하이 상태로 라이징한다. 샘플링 및 프로그래밍 구간(P2)에는 제2 발광 제어 신호(EM2)는 폴링하여 로우 상태가 되고, 제1 발광 제어 신호(EM1) 또한 로우 상태로 유지된다. 이에, 샘플링 및 프로그래밍 구간(P2)에는 제1 스위칭 박막 트랜지스터(T1), 제2 스위칭 박막 트랜지스터(T2) 및 제5 스위칭 박막 트랜지스터(T5)는 턴 온되고, 제3 스위칭 박막 트랜지스터(T3) 및 제4 스위칭 박막 트랜지스터(T4)는 턴 오프된다. 이에 따라, 제1 스위칭 박막 트랜지스터(T1)를 통해 데이터 전압이 제3 노드(N3)로 공급된다. 또한, 제2 스위칭 박막 트랜지스터(T2)가 턴 온됨에 따라, 구동 박막 트랜지스터(DT)의 드레인 노드인 제1 노드(N1) 및 구동 박막 트랜지스터(DT)의 게이트 노드인 제2 노드(N2)가 연결됨으로써, 다이오드 커넥션(diode-connection) 방식에 의해 구동 박막 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)는 구동 박막 트랜지스터(DT)의 문턱 전압(Vth)으로 샘플링된다. 또한, 제5 스위칭 박막 트랜지스터(T5)가 턴 온됨에 따라, 제4 노드(N4)에 초기화 전압(VINI)이 공급되고, 커패시터(Cst)에는 데이터 전압(Vdata)+문턱 전압(Vth)-초기화 전압(VINI) 값이 저장된다. 이에, 샘플링 및 프로그래밍 기간(P2) 동안 제1 노드(N1) 및 제2 노드(N2)는 데이터 전압(Vdata)+문턱 전압(Vth) 값을 갖고, 제3 노드(N3)는 데이터 전압(Vdata) 값을 가지며, 제4 노드(N4)는 초기화 전압(VINI) 값을 가질 수 있다.
홀딩 구간(P3)은 제1 홀딩 구간(P3-1) 및 제2 홀딩 구간(P3-2)을 포함할 수 있다.
제1 홀딩 구간(P3-1)에는 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 폴링하여 로우 상태가 되고, 제1 발광 제어 신호(EM1) 및 제2 발광 제어 신호(EM2)는 로우 상태를 유지한다. 이에, 제1 홀딩 구간(P3-1)에는 모든 스위칭 박막 트랜지스터(T1, T2, T3, T4, T5)는 턴 오프된다. 이에 따라, 샘플링 및 프로그래밍 구간(P2) 동안 샘플링되거나 데이터 전압이 기입된 제1 노드(N1), 제2 노드(N2), 제3 노드(N3) 및 제4 노드(N4) 각각은 플로팅되고, 각 노드의 전압은 그대로 유지된다.
제2 홀딩 구간(P3-2)에는 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)가 폴링하여 로우 상태로 되고, 제1 발광 제어 신호(EM1)는 로우 상태에서 하이 상태로 라이징되며, 제2 발광 제어 신호(EM2)는 로우 상태를 유지한다. 이에, 제2 홀딩 구간(P3-2)에는 제4 스위칭 박막 트랜지스터(T4)만 턴 온되고, 제1 스위칭 박막 트랜지스터(T1), 제2 스위칭 박막 트랜지스터(T2), 제3 스위칭 박막 트랜지스터(T3) 및 제5 스위칭 박막 트랜지스터(T5)는 모두 턴 오프된다. 이에 따라, 제4 스위칭 박막 트랜지스터(T4)가 턴 온되어 제3 노드(N3)와 제5 노드(N5)가 연결되고, 제3 노드(N3)에 홀딩된 데이터 전압(Vdata)이 제5 노드(N5)에 공급된다.
발광 구간(P4)에는 제1 스캔 신호(SCAN1) 및 제2 스캔 신호(SCAN2)는 로우 상태로 유지되고, 제2 발광 제어 신호(EM2)는 라이징되어 하이 상태를 유지한다. 또한, 제1 발광 제어 신호(EM1)도 하이 상태를 유지한다. 이에, 발광 구간(P4)에는 제1 스위칭 박막 트랜지스터(T1), 제2 스위칭 박막 트랜지스터(T2) 및 제5 스위칭 박막 트랜지스터(T5)는 턴 오프되고, 제3 스위칭 박막 트랜지스터(T3) 및 제4 스위칭 박막 트랜지스터(T4)는 턴 온된다. 또한, 제2 홀딩 구간(P3-2)까지 제2 노드(N2)에 저장되어 있던 데이터 전압(Vdata)+문턱 전압(Vth)에 의해 구동 트랜지스터(DT)도 턴 온되어 고전위 전압(VDD) 라인으로부터 발광 소자(OD)까지 구동 전류가 흐를 수 있는 경로가 형성된다. 즉, 발광 구간(P4)에는 턴 온된 구동 박막 트랜지스터(DT), 제3 스위칭 박막 트랜지스터(T3) 및 제4 스위칭 박막 트랜지스터(T4)를 통해 발광 소자(OD)로 발광 전류(Ioled)가 흐른다.
이와 같이 구동되는 일반적인 표시 장치의 화소 회로의 제2 스위칭 박막 트랜지스터(T2)의 액티브층은 산화물 반도체 물질로 이루어질 수 있는데, 산화물 반도체 물질의 특성에 따라 바이어스 스트레스(Bias Stress)에 따른 변화가 심하여 문턱 전압(Vth)이 네거티브 극성으로 쉬프트하게 된다. 이때, 제2 스위칭 박막 트랜지스터(T2)의 소스인 제2 노드(N2)는, 도 3에서 설명한 바와 같이, 샘플링 및 프로그래밍 구간(P2)에서부터 홀딩 구간(P3)까지 데이터 전압(Vdata)+문턱 전압(Vth)이 저장되어 있는 노드이며 발광 구간(P4)에서 발광 소자(OD)의 발광에 영향을 미치는 노드이다. 그러나, 제2 스위칭 박막 트랜지스터(T2)의 특성에 따라 문턱 전압(Vth)의 특성이 네거티브 극성으로 쉬프트되면 이는 표시 장치의 휘도 저하를 일으키는 원인이되며 이에 표시 장치의 영상 품질을 저하시키는 원인이 된다. 특히, 도 3에 도시된 바와 같이, 샘플링 및 프로그래밍 구간(P2)에서 제2 노드(N2)에 공급된 전압이 제2 스캔 신호(SCAN2)가 턴 온됨에 따라 네거티브 극성으로 쉬프트되는 것을 알 수 있다.
이에 본 발명에서는 액티브 영역(A/A)의 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압의 변화 여부를 센싱할 수 있는 구성을 비액티브 영역(N/A)의 더미 화소 또는, 액티브 영역(A/A)의 화소 회로 구성에 더 부가함으로써 문턱 전압의 변화를 검출한 후 검출 결과에 따라 이를 보상하도록 구성하여 표시 장치의 영상 품질 저하를 최소화할 수 있도록 하는 방법을 제안하고자 한다. 이에, 먼저, 다음 도 4를 참조하여 더미 화소를 이용한 화소 열화 센싱 방법 및 그 보상 방법에 대해 상세히 살펴보기로 한다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 액티브 영역의 화소 회로 및 더미 화소 영역의 화소 회로를 개략적으로 나타낸 회로도이다. 도 5는 본 발명의 일 실시예에 따른 표시 장치의 액티브 영역의 화소 회로 일부의 구조를 개략적으로 나타낸 단면도이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 표시 장치(100)는 액티브 영역(A/A)에 배치된 화소(410), 액티브 영역(A/A)과 인접한 비액티브 영역(N/A)에 배치된 더미 화소(420) 및 보상부(430)를 포함할 수 있다.
액티브 영역(A/A)에 배치된 화소(410)는 화소 구동부(411) 및 발광부(412)를 포함한다. 액티브 영역(A/A)에 배치된 화소 구동부(411)는 발광 소자(OD)를 구동시키기 위한 하나 이상의 스위칭 박막 트랜지스터(T1, T2, T3, T4, T5), 구동 박막 트랜지스터(DT) 및 커패시터(Cst)를 포함한다. 이때, 액티브 영역(A/A)에 배치된 화소(410)를 구성하는 구동 박막 트랜지스터(DT) 및 하나 이상의 스위칭 박막 트랜지스터(T1, T2, T3, T4, T5) 중 제2 스위칭 박막 트랜지스터(T2) 각각을 구성하는 액티브층이 서로 다른 반도체 물질로 구성될 수 있다. 이와 같이 하나의 화소 회로에서 구동 박막 트랜지스터(DT) 및 하나 이상의 스위칭 박막 트랜지스터(T1-T5) 중 적어도 하나는 서로 다른 반도체 물질로 이루어진 트랜지스터 구성을 멀티 타입의 트랜지스터 구성이라 지칭될 수 있다.
이와 같은 구동 박막 트랜지스터(DT) 및 제2 스위칭 박막 트랜지스터(T2)의 구조는 다음 도 5를 참조하여 보다 상세히 살펴보기로 한다.
도 5를 참조하면, 액티브 영역(A/A)에 배치된 화소(410)는 기판(SUB), 버퍼층(111), 구동 박막 트랜지스터(DT) 및 제2 박막 트랜지스터(T2)를 포함할 수 있다.
기판(SUB)은 표시 패널(100)의 다양한 구성 요소들을 지지한다. 기판(SUB)은 유리 또는 플렉서빌리티(flexibility)를 갖는 플라스틱 물질로 이루어질 수 있다. 기판(SUB)이 플라스틱 물질로 이루어지는 경우, 예를 들어, 폴리이미드(polyimide: PI)로 이루어질 수 있다.
버퍼층(111)은 기판(SUB)의 전체 표면 위에 형성될 수 있다. 버퍼층(111)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 버퍼층(111)은 버퍼층(111) 상에 형성되는 층들과 기판(SUB) 간의 접착력을 향상시키고, 기판(SUB)으로부터 유출되는 알칼리 성분 등을 차단하는 역할을 수행할 수 있다. 이러한 버퍼층(111)은 필수적인 구성요소는 아니며, 기판(SUB)의 종류 및 물질, 박막 트랜지스터의 구조 및 타입 등에 따라 생략될 수 있다.
구동 박막 트랜지스터(DT)는 버퍼층(111) 상에 배치될 수 있다. 구동 박막 트랜지스터(DT)는 제1 액티브층(121), 제1 게이트 전극(124), 제1 소스 전극(122) 및 제1 드레인 전극(123)을 포함할 수 있다.
버퍼층(111) 상에는 구동 박막 트랜지스터(DT)의 제1 액티브층(121)이 배치될 수 있다. 제1 액티브층(121)은 저온 폴리 실리콘(Low Temperature Poly-Silicon: LTPS)을 포함할 수 있다. 폴리 실리콘 물질은 이동도가 높아 에너지 소비 전력이 낮고 신뢰성이 우수하므로 표시 소자용 박막 트랜지스터들을 구동하는 구동 소자용 게이트 구동부 및/또는 멀티플렉서(MUX)에 적용될 수 있다. 제1 액티브층(121)은 구동 박막 트랜지스터(DT)의 구동 시 채널이 형성되는 제1 채널 영역(121a), 제1 채널 영역(121a) 양 측의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)을 포함할 수 있다.
구동 박막 트랜지스터(DT)의 제1 액티브층(121) 상에는 게이트 절연층(112)이 배치될 수 있다. 제1 게이트 절연층(112)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층 또는 이들의 다중층으로 이루어질 수 있다. 제1 게이트 절연층(112)에는 구동 박막 트랜지스터(DT)의 제1 소스 전극(122) 및 제1 드레인 전극(123) 각각이 구동 박막 트랜지스터(DT)의 제1 액티브층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c) 각각에 연결되기 위한 컨택홀을 포함할 수 있다.
제1 게이트 절연층(112) 상에 구동 박막 트랜지스터(DT)의 제1 게이트 전극(124)이 배치될 수 있다. 제1 게이트 전극(124)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 제1 게이트 전극(124)은 구동 박막 트랜지스터(DT)의 제1 액티브층(121)의 제1 채널 영역(121a)과 중첩되도록 제1 게이트 절연층(112) 상에 형성될 수 있다.
제1 게이트 절연층(112) 및 제1 게이트 전극(124) 상에 층간 절연층(113)이 배치될 수 있다. 층간 절연층(113)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다. 층간 절연층(113)에는 구동 박막 트랜지스터(DT)의 제1 액티브층(121)의 제1 소스 영역(121b) 및 제1 드레인 영역(121c)을 노출시키기 위한 컨택홀이 형성될 수 있다.
층간 절연층(113) 상에 제1 소스 전극(122) 및 제1 드레인 전극(123)이 형성될 수 있다. 제1 소스 전극(122) 및 제1 드레인 전극(123)은 층간 절연층(113) 및 제1 게이트 절연층(112)에 형성된 컨택홀을 통해 제1 액티브층(121)과 연결될 수 있다. 제1 소스 전극(122) 및 제1 드레인 전극(123)은 도전성 금속 물질로 이루어진 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들면, 제1 소스 전극(122) 및 제1 드레인 전극(123)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
층간 절연층(113) 상에는 제2 스위칭 박막 트랜지스터(T2)가 배치될 수 있다. 제2 스위칭 박막 트랜지스터(T2)는 제2 스위칭 박막 트랜지스터(T2)는 더블 게이트 구조를 가질 수 있다. 보다 구체적으로, 제2 스위칭 박막 트랜지스터(T2)는 하부 제2 게이트 전극(134B), 제2 액티브층(131), 제2 소스 전극(132), 제2 드레인 전극(133) 및 상부 제2 게이트 전극(134T)를 포함할 수 있다. 한편, 도 5에서 제2 스위칭 박막 트랜지스터(T2)가 층간 절연층(113) 상에 배치되는 것으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 제2 스위칭 박막 트랜지스터(T2)는 분리 절연층(114) 상에 배치될 수도 있다.
층간 절연층(113) 상에는 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)이 배치된다. 이러한 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)은 외부의 보상부(430)와 전기적으로 연결되어 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 특성 변화를 보상하기 위한 보상 전압이 인가될 수 있다. 이러한 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)은 도전성 금속 물질로 이루어진 티타늄(Ti)/알루미늄(Al)/티타늄(Ti)의 3층 구조로 이루어질 수 있으나, 이에 제한되지 않는다. 예를 들면, 하부 제2 게이트 전극(134B)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 이러한 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)는 구동 박막 트랜지스터(DT)의 제1 소스 전극(122) 및 제1 드레인 전극(123)과 동일한 공정으로 형성될 수 있다.
층간 절연층(113), 제1 소스 전극(122), 제1 드레인 전극(123) 및 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B) 상에는 분리 절연층(114)이 배치될 수 있다. 분리 절연층(114)은 구동 박막 트랜지스터(DT)와 제2 스위칭 박막 트랜지스터(T2) 사이에 배치되어 구동 박막 트랜지스터(DT)와 제2 스위칭 박막 트랜지스터(T2)를 분리시킬 수 있다. 분리 절연층(114)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
분리 절연층(114) 상에는 제2 스위칭 박막 트랜지스터(T2)의 제2 액티브층(131)이 배치될 수 있다. 제2 액티브층(131)은 산화물 반도체 물질로 이루어질 수 있다. 산화물 반도체 물질은 폴리 실리콘 물질과 비교하여 밴드갭이 더 큰 물질이다. 이에 따라, 산화물 반도체 물질은 오프(off) 상태에서 전자가 밴드갭을 넘어가지 못하기 때문에 산화물 반도체 물질로 이루어진 제2 액티브층(131)은 오프-전류(off current)가 낮다. 따라서, 산화물 반도체 물질로 이루어진 액티브층을 포함하는 제2 스위칭 박막 트랜지스터(T2)는 온(On) 시간이 짧고 오프(Off) 시간을 길게 유지하는 스위칭 트랜지스터에 적합할 수 있으나, 이에 제한되지는 않는다. 즉, 표시 장치의 특성에 따라 산화물 반도체 물질로 이루어진 트랜지스터가 구동 트랜지스터로 적용될 수도 있다. 한편, 제2 액티브층(131)이 금속 산화물, 예를 들어 IGZO(Indium-Gallium-Zinc-Oxide), IZO(Indium-Zinc-Oxide) 또는 IGO(Indium-Gallium-Oxide) 등으로 이루어질 수 있다.
제2 액티브층(131) 상에는 제2 게이트 절연층(116)이 배치될 수 있다. 제2 게이트 절연층(116)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
제2 게이트 절연층(116) 상에는 상부 제2 게이트 전극(134T)이 배치될 수 있다. 상부 제2 게이트 전극(134T)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti), 알루미늄(Al), 크롬(Cr), 금(Au), 니켈(Ni), 네오디뮴(Nd) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 상부 제2 게이트 전극(134T)은 제2 액티브층(131) 및 제2 게이트 절연층(114)과 중첩되도록 패터닝될 수 있다. 이러한 제2 상부 제2 게이트 전극(134T)으로는 제2 스위칭 박막 트랜지스터(T2)의 스위칭 여부를 제어하는 제1 스캔 신호(SCAN1)가 인가될 수 있다.
분리 절연층(114), 제2 액티브층(131), 상부 제2 게이트 전극(134T) 상에는 보호층(115)이 배치될 수 있다. 보호층(115)은 질화실리콘(SiNx) 또는 산화실리콘(SiOx)의 단일층 또는 이들의 다중층으로 구성될 수 있다.
보호층(115) 상에는 제2 소스 전극(132) 및 제2 드레인 전극(133)이 배치될 수 있다. 제2 소스 전극(132) 및 제2 드레인 전극(133)은 보호층(115)에 형성된 컨택홀을 통해 제2 액티브층(131)과 연결될 수 있다.
제2 소스 전극(132), 제2 드레인 전극(133) 및 보호층(115) 상에는 평탄화층(117)이 배치될 수 있다. 평탄화층(117)은 구동 박막 트랜지스터(DT) 및 제2 스위칭 박막 트랜지스터(T2)의 상부를 평탄화하기 위한 유기물질로 이루어질 수 있다. 평탄화층(117)에는, 도시하지는 않았으나, 평탄화층(117) 상부에 배치된 발광 소자의 애노드 전극과의 전기적 연결을 위해 제2 드레인 전극(133)을 노출시키기 위한 컨택홀이 형성될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 표시 장치(100)의 액티브 영역(A/A)에 배치된 제2 스위칭 박막 트랜지스터(T2)가 더블 게이트 구조를 갖고, 하부 제2 게이트 전극(134B)에 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 변화에 따른 보상 전압이 인가되도록 구성함으로써, 본 발명의 일 실시예에 따른 표시 장치(100)의 영상 품질 저하를 최소화시킬 수 있다.
한편, 도 4를 참조하면, 더미 화소(420)는 더미 화소 구동부(421) 및 검출부(422)를 포함할 수 있다. 더미 화소(420)는 액티브 영역(A/A)에 배치된 화소(410)와 유사한 구조를 가질 수 있으나, 발광 소자는 형성되지 않는다. 즉, 더미 화소(420)는 발광부를 포함하지 않는다. 이에 따라, 더미 화소(420)는 액티브 영역(A/A)의 화소(410)와 유사한 구조를 가지나 발광되지 않는다.
더미 화소 구동부(421)는 하나 이상의 스위칭 박막 트랜지스터(T1-T5), 구동 박막 트랜지스터(DT) 및 커패시터(Cst)를 포함한다. 즉, 더미 화소 구동부(421)는 액티브 영역(A/A)에 배치된 화소 구동부(411)와 유사한 구조를 가질 수 있다. 다만, 더미 화소 구동부(421)의 제2 스위칭 박막 트랜지스터(T2)는 액티브 영역(A/A)에 배치된 제2 스위칭 박막 트랜지스터와는 다르게 싱글 게이트 구조를 가질 수 있다. 이러한 더미 화소 구동부(421)는 액티브 영역(A/A)의 화소 구동부(411)와 유사한 구조를 가지기 때문에 동일 공정 상에서 형성될 수 있다. 또한, 더미 화소 구동부(421)가 액티브 영역(A/A)의 화소 구동부(411)와 유사한 구조를 갖기 때문에 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 변화를 보다 정확히 검출할 수 있다.
검출부(422)는 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 변화 여부를 검출할 수 있다. 검출부(422)는 센싱 박막 트랜지스터(ST1)으로 구성될 수 있다. 이때, 센싱 박막 트랜지스터(ST1)의 액티브층은 저온 폴리 실리콘 물질로 이루어질 수 있다. 이러한 센싱 박막 트랜지스터(ST1)는 더미 화소 구동부(421)의 제5 노드(N5)와 저전위 전압(VSS) 사이에 연결된 게이트, 임의의 전압, 예를 들어 기준 전압(Vref)을 인가받도록 기준 전압 라인에 연결된 소스 및 보상부(430)에 연결된 드레인을 포함할 수 있다. 이러한 센싱 박막 트랜지스터(ST1)는 액티브 영역(A/A)에 배치된 화소(410)가 구동하는 매 프레임에 대응하여 구동될 수 있고, 소스를 통해 인가되는 전압, 즉 열화 스트레스 전압을 가해줌으로써 액티브 영역(A/A)에 배치된 화소(410)의 열화 여부를 검출할 수 있다. 즉, 본 발명의 일 실시예에 따른 표시 장치(100)는 더미 화소(420)에 센싱 박막 트랜지스터(ST1)를 더 부가하여 배치하고, 센싱 박막 트랜지스터(ST1)에 임의의 스트레스 전압을 가해준 후 액티브 영역(A/A)에 형성된 화소(410)와 거의 동일한 수준으로 열화를 인위적으로 발생시켜 주어 액티브 영역(A/A)에 형성된 화소(410)의 열화 정도를 검출할 수 있다.
보상부(430)는 더미 화소(420)의 검출부(422)에서 검출된 검출 결과와 미리 설정된 기준 값(Vr)과 비교한 후 그 결과에 따라 보상 전압을 생성하여 액티브 영역(A/A)의 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)에 보상 전압이 인가되도록 한다. 즉, 보상부(430)의 일단은 더미 화소(420)의 검출부(422)와 연결되고, 타단은 액티브 영역(A/A)의 화소(410), 보다 구체적으로 제2 스위칭 박막 트랜지스터(T2)와 전기적으로 연결될 수 있다. 이때, 보상 전압은 샘플링 및 프로그래밍 구간에서 제2 스캔 신호(SCAN2)가 턴 온되는 타이밍에 대응하여 액티브 영역(A/A)의 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)에 인가될 수 있다. 이러한 보상부(430)는 비교부라고 지칭될 수도 있으며, 예를 들어 오피 앰프(OP AMP)로 구성될 수 있다. 한편, 본 발명의 일 실시예에서는 보상부(430)가 타이밍 컨트롤러(140)에 배치될 수 있다고 설명하였으나, 이에 한정되는 것은 아니고 게이트 구동부(120)에 배치될 수도 있다.
이와 같이, 본 발명의 일 실시예에 따른 표시 장치(100)는 더미 화소(420)에 센싱 박막 트랜지스터(ST1)를 더 배치하고, 액티브 영역(A/A)에 배치된 문턱 전압 변화에 따른 화소(410)의 열화 정도와 유사해지도록 더미 화소(420)에 배치된 센싱 박막 트랜지스터(ST1)를 이용하여 임의의 열화 스트레스 전압을 매프레임마다 인가함으로써 보다 정확히 액티브 영역(A/A)에 배치된 화소(410)의 열화 정도를 검출할 수 있다.
또한, 본 발명의 일 실시예에 따른 표시 장치(100)는 더미 화소(420)에 배치된 검출부(422)를 통해 검출된 결과에 대응하여 액티브 영역(A/A)의 화소(410)를 보상할 수 있는 보상 전압을 보상부(430)를 통해 인가되도록 구성함으로써 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 변화로 인한 표시 장치(100)의 영상 품질 저하를 최소화시킬 수 있다.
이와 같은 본 발명의 일 실시예에 따른 표시 장치(100)는 액티브 영역(A/A)의 화소(P)와 유사한 구조를 갖는 비액티브 영역(N/A)의 더미 화소(DP)를 이용하여 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 변화를 검출한 후 검출 결과에 따른 보상 전압을 생성하여 제2 스위칭 박막 트랜지스터(T2)에 인가되도록 구성함으로써 액티브 영역(A/A)의 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 보상이 보다 정확히 이루어질 수 있다.
이에 따라, 본 발명의 일 실시예에 따른 표시 장치(100)는 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 변화로 인한 표시 장치(100)의 휘도 저하 및 영상 품질 저하를 최소화할 수 있다.
한편, 본 발명의 일 실시예에 따른 표시 장치(100)는 동일한 각 화소 행에 배치되는 더미 화소(DP)를 이용하여 액티브 영역(A/A)의 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 변화를 검출함으로써 각 화소행별로 문턱 전압 보상이 이루어질 수 있다.
다음의 실시예들은 보다 영상품질 저하를 최소화하기 위해 각 화소별로 문턱 전압 보상이 이루어지도록 하는 다른 실시예들에 대해 다음의 도 6 및 7을 참조하여 설명하고자 한다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 액티브 영역의 화소 구조를 개략적으로 나타낸 회로도이다. 도 6을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치의 액티브 영역(A/A)에 배치된 화소는 화소 구동부(610), 발광부(620) 및 보상부(630)를 포함할 수 있다. 도 6에 도시된 액티브 영역의 각 화소에 구비되는 화소 구동부(610)와 발광부(620)는 전술한 도 4 및 도 5를 참조하여 설명한 액티브 영역(A/A)의 화소 구동부(410) 및 발광부(420)와 동일한 구조를 가지므로, 화소 구동부(610) 및 발광부(620)에 대한 상세 설명은 생략하고, 보상부(630)를 중심으로 설명하고자 한다.
도 6을 참조하면, 보상부(630)는 센싱 박막 트랜지스터(ST1)를 포함하여 구성될 수 있다. 센싱 박막 트랜지스터(ST1)의 게이트는 제2 스위칭 박막 트랜지스터(T2)의 드레인에 연결되고, 소스는 기준 전압 라인(Vref)에 연결되며, 드레인은 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)에 연결된다. 이때, 보상부(630)는 기준 전압 라인(Vref)으로부터 기준 전압이 인가되면 센싱 박막 트랜지스터(ST1)은 하나의 가변 저항의 역할을 하면서 감소된 기준 전압, 즉 보상 전압을 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)에 인가되도록 한다. 보다 구체적으로, 제2 스위칭 박막 트랜지스터(T2)의 드레인 단자에는 샘플링 및 프로그래밍 구간에서 문턱 전압(Vth)과 데이터 전압(Vdata)의 합이 걸릴 수 있다. 그러나, 앞서 설명한 바와 같이, 제2 스위칭 박막 트랜지스터(T2)의 액티브층이 산화물 반도체 물질로 이루어지기 때문에 그 특유의 특성으로 인해 문턱 전압(Vth) 특성이 네거티브 특성으로 쉬프트되고, 이렇게 네거티브 극성으로 쉬프트된 문턱 전압(Vth) 특성은 발광 구간(P4)에서도 영향을 주기 때문에 결과적으로 표시 장치의 영상 품질 저하를 일으키는 원인이 된다. 이에, 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압(Vth) 특성을 보상하기 위해 포지티브 특성의 보상 전압을 더블 게이트 구조를 갖는 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)에 인가되도록 한다. 이때, 센싱 박막 트랜지스터(ST1)의 가변 저항의 크기는 제2 스위칭 박막 트랜지스터(T2)의 드레인 단자 또는 제2 노드(N2)의 문턱 전압(Vth)이 네거티브 특성을 가지면 그 크기가 커질 수 있다. 이때, 기준 전압 라인(Vref)로부터 인가되는 기준 전압은 포지티브(+) 바이어스 전압일 수 있다. 보다 구체적으로, 본 발명의 다른 실시예에 따른 표시 장치는 제2 스캔 신호(SCAN2)가 인가되어 제2 스위칭 박막 트랜지스터(T2)도 턴 온되고 이와 동시에 센싱 박막 트랜지스터(ST1)도 턴 온되면서 기준 전압 라인을 통해 인가된 포지티브 바이어스 전압이 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)에 인가될 수 있다. 이때, 센싱 박막 트랜지스터(ST1)는 하나의 가변 저항일 수 있다. 즉, 센싱 박막 트랜지스터(ST1)는 제2 노드(N2)와 연결되는 센싱 박막 트랜지스터(ST1)의 게이트에 입력되는 신호에 따라 기준 전압 라인(Vref)로부터 인가되는 전압을 조절하여 보상 전압이 인가되도록 할 수 있다.
이에 따라, 본 발명의 다른 실시예에 따른 표시 장치는 각 화소 별로 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 변화에 따른 보상 전압을 생성하여 인가할 수 있는 보상부(630)를 화소 회로 내에 배치함으로써 각 화소 별로 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 변화를 보상할 수 있다.
한편, 본 발명의 다른 실시예에 따른 보상부(630)를 구성하는 센싱 박막 트랜지스터(ST1)의 액티브층은 저온 폴리 실리콘으로 이루어질 수 있다. 이는, 앞서 설명한 바와 같이, 저온 폴리 실리콘의 특성상 보다 안정적인 특성을 갖기 때문이다.
다만, 도 6의 보상부(630)는 하나의 센싱 박막 트랜지스터(ST1)로만 구성되고 센싱 박막 트랜지스터(ST1)를 가변 저항으로 이용함으로써 제2 스위칭 박막 트랜지스터(T2)에 인가되는 보상 전압의 크기를 조절하는데, 이에 따라 제2 스위칭 박막 트랜지스터(T2)에 인가되는 전압의 크기가 안정적이지 않고, 화소 구동의 단계에 따라 흔들릴 수 있다. 이에, 보다 안정적인 회로 구성을 또다른 실시예로 제안하며, 또다른 실시예에 따른 보상부의 구성은 다음 도 7을 참조하여 설명하고자 한다.
도 7은 본 발명의 또다른 실시예에 따른 표시 장치의 액티브 영역의 화소 회로 일부의 구조를 개략적으로 나타낸 회로도이다.
도 7을 참조하면, 본 발명의 또다른 실시예에 따른 표시 장치의 액티브 영역(A/A)에 배치된 화소는 화소 구동부(610), 발광부(620) 및 보상부(730)를 포함할 수 있다. 도 7에 도시된 액티브 영역의 화소의 화소 구동부(610)와 발광부(620)는 전술한 도 4 및 도 5를 참조하여 설명한 액티브 영역(A/A)의 화소 구동부(410) 및 발광부(420)와 동일한 구조를 가지므로, 화소 구동부(610) 및 발광부(620)에 대한 상세 설명은 생략하고, 보상부(730)를 중심으로 설명하고자 한다.
도 7을 참조하면, 보상부(730)는 제1 센싱 박막 트랜지스터(ST1) 및 제2 센싱 박막 트랜지스터(ST2)를 포함할 수 있다. 이때, 제1 센싱 박막 트랜지스터(ST1) 및 제2 센싱 박막 트랜지스터(ST2)의 액티브층은 서로 다른 반도체 물질로 이루어질 수 있다. 이러한 보상부(730)는 샘플링 및 프로그래밍 구간에서 제2 스캔 신호(SCAN2)가 인가되면 보상 전압이 인가되도록 구성될 수 있다.
제1 센싱 박막 트랜지스터(ST1)는 보상부(730)를 보다 안정적으로 구성하기 위해 구성될 수 있다. 제1 센싱 박막 트랜지스터(ST1)는 제2 스위칭 박막 트랜지스터(T2)와 유사 구동 환경을 만들기 위해 구성될 수 있다. 이에 제1 센싱 박막 트랜지스터(ST1)의 액티브층은 산화물 반도체 물질로 이루어질 수 있다. 제1 센싱 박막 트랜지스터(ST1)는 제2 스캔 신호(SCAN2)가 인가되면 턴 온되고 제2 센싱 박막 트랜지스터(ST2)도 턴 온되도록 하여 제2 스캔 신호(SCAN2)가 인가되는 동안 보상 전압이 인가되도록 할 수 있다. 제1 센싱 박막 트랜지스터(ST1)의 게이트는 제2 게이트 라인에 연결되고, 소스는 제2 센싱 박막 트랜지스터(ST2)의 게이트에 연결되며, 드레인 단자는 고전위 전압 라인(VDD)에 연결된다. 제1 센싱 박막 트랜지스터(ST1)는 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압의 네거티브 특성을 보상하기 위해 제2 센싱 박막 트랜지스터(ST2)의 게이트 전위를 상승시키는 역할을 할 수 있다.
제2 센싱 박막 트랜지스터(ST2)는 보상부(730)에서 가변 저항의 역할을 할 수 있다. 제2 센싱 박막 트랜지스터(ST2)의 게이트는 제1 센싱 박막 트랜지스터(ST1)의 드레인에 연결되고, 소스는 기준 전압 라인(Vref)에 연결되며, 드레인는 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)에 연결된다. 이때, 기준 전압 라인(Vref)으로부터 인가되는 기준 전압의 레벨은 네거티브 바이어스 전압일 수 있다. 왜냐하면, 제2 센싱 박막 트랜지스터(ST2)의 게이트가 열릴수록, 즉 제2 센싱 박막 트랜지스터(ST2)가 턴 온될수록 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극에 걸리는 전위가 크게 걸리기 때문에 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압의 네거티브 특성을 보상할 수 있기 때문이다.
이러한 제2 센싱 박막 트랜지스터(ST2)의 액티브층은 저온 폴리 실리콘 반도체 물질로 이루어질 수 있다. 여기서, 제2 센싱 박막 트랜지스터(ST2)는 제2 스위칭 박막 트랜지스터(T2)의 드레인의 문턱 전압 특성이 네거티브로 쉬프트될수록 저항 값이 큰 가변 저항으로 역할하게 된다. 이러한 제2 센싱 박막 트랜지스터(ST2)는 게이트 단자의 전위가 높을수록 가변 저항으로서의 저항 값은 감소할 수 있다. 이에 따라, 본 발명의 또다른 실시예에 따른 보상부(730)는 보상 전압의 전위가 출렁거리는 폭이 감소될 수 있고 안정적으로 제2 스위칭 박막 트랜지스터(T2)에 포지티브 전압이 안정적으로 인가되도록 할 수 있다. 즉, 보상부(730)는 제2 스캔 신호(SCAN2)가 인가되면 제1 센싱 박막 트랜지스터(ST1) 및 제2 센싱 박막 트랜지스터(ST2)가 턴 온되고 제2 센싱 박막 트랜지스터(ST2)의 소스 단자에서 인가되는 기준 전압(Vref)이 가변 저항인 제2 센싱 박막 트랜지스터(ST2)를 거쳐 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극(134B)로 보상 전압을 인가하게 된다.
이와 같이, 본 발명의 또다른 실시예에 따른 표시 장치의 액티브 영역(A/A)에 배치되는 보상부(730)는 도 6의 실시예와 비교하여 제2 스위칭 박막 트랜지스터(T2)과 동일하게 제2 스캔 신호(SCAN2)가 인가될 때 턴 온되도록 하는 제1 센싱 박막 트랜지스터(ST1)를 부가하여 제2 스캔 신호(SCAN2)가 인가될 때 안정적으로 보상 전압이 인가되도록 하고, 보상 전압의 크기를 제어할 수 있는 제2 센싱 박막 트랜지스터(ST2)를 포함하도록 구성하여 제2 스위칭 박막 트랜지스터(T2)의 문턱 전압 특성이 네거티브 특성으로 쉬프트됨에 따른 보상 전압을 보다 안정적으로 인가할 수 있다.
또한, 본 발명의 또다른 실시예에 따른 표시 장치는 액티브 영역(A/A)의 각 화소에 보상부(730)를 더 구비하도록 구성함으로써 직접적으로 각 화소 별로 문턱 전압 변화에 대한 보상이 이루어지도록 할 수 있다.
도 8은 본 발명의 실시예에 따른 화소 회로에 입력되는 신호를 나타내는 파형도이다.
도 8을 참조하면, 본 발명의 실시예에 따른 화소 회로는 초기화 구간(P1), 샘플링 및 프로그래밍 구간(P2), 홀딩 구간(P3) 및 발광 구간(P4)을 거쳐 1 수평 라인에 배치된 화소 각각에 데이터 전압이 기입되고, 화소 각각이 발광한다.
초기화 구간(P1)에는 제1 스캔 신호(SCAN1)가 라이징(rising)되어 하이(high) 상태가 되고, 제2 스캔 신호(SCAN2)는 로우(low) 상태를 유지한다. 이와 동시에 제1 발광 제어 신호(EM1)는 로우 상태로 폴링(falling)되고, 제2 발광 제어 신호(EM2)는 하이 상태를 유지한다. 이에, 초기화 구간(P1)에는 도 2에 도시된 화소 회로에서 제2 스위칭 박막 트랜지스터(T2), 제3 스위칭 박막 트랜지스터(T3) 및 제5 스위칭 박막 트랜지스터(T5)는 턴 온되고, 제1 스위칭 박막 트랜지스터(T1) 및 제4 스위칭 박막 트랜지스터(T4)는 턴 오프된다. 이에 따라. 초기화 구간(P1)에는 제5 스위칭 박막 트랜지스터(T5)를 통해 초기화 전압(VINI)이 제4 노드(N4)에 공급되고, 제3 스위칭 박막 트랜지스터(T3)를 통해 제1 노드(N1)에 인가된 고전위 전압(VDD)이 제2 스위칭 박막 트랜지스터(T2)를 통해 제2 노드(N2)로 공급된다. 즉, 발광 소자(OD)의 애노드인 제5 노드(N5)에 초기화 전압(VINI)이 공급됨에 따라 발광 소자(OD)에 기입된 데이터 전압이 초기화되고, 구동 박막 트랜지스터(DT)의 게이트에 고전위 전압(VDD)이 공급된다.
샘플링 및 프로그래밍 구간(P2)에는 제1 스캔 신호(SCAN1)가 로우 상태에서 하이 상태로 라이징되고, 제2 스캔 신호(SCAN2)는 또한 하이 상태로 라이징한다. 샘플링 및 프로그래밍 구간(P2)에는 제2 발광 제어 신호(EM2)는 폴링하여 로우 상태가 되고, 제1 발광 제어 신호(EM1) 또한 로우 상태로 유지된다. 이에, 샘플링 및 프로그래밍 구간(P2)에는 제1 스위칭 박막 트랜지스터(T1), 제2 스위칭 박막 트랜지스터(T2) 및 제5 스위칭 박막 트랜지스터(T5)는 턴 온되고, 제3 스위칭 박막 트랜지스터(T3) 및 제4 스위칭 박막 트랜지스터(T4)는 턴 오프된다. 이에 따라, 제1 스위칭 박막 트랜지스터(T1)를 통해 데이터 전압이 제3 노드(N3)로 공급된다. 또한, 제2 스위칭 박막 트랜지스터(T2)가 턴 온됨에 따라, 구동 박막 트랜지스터(DT)의 드레인 노드인 제1 노드(N1) 및 구동 박막 트랜지스터(DT)의 게이트 노드인 제2 노드(N2)가 연결됨으로써, 다이오드 커넥션(diode-connection) 방식에 의해 구동 박막 트랜지스터(DT)의 게이트-소스 간 전압(Vgs)는 구동 박막 트랜지스터(DT)의 문턱 전압(Vth)으로 샘플링된다. 또한, 제5 스위칭 박막 트랜지스터(T5)가 턴 온됨에 따라, 제4 노드(N4)에 초기화 전압(VINI)이 공급되고, 커패시터(Cst)에는 데이터 전압+문턱 전압-초기화 전압 값이 저장된다. 이에, 샘플링 및 프로그래밍 기간(P2) 동안 제1 노드(N1) 및 제2 노드(N2)는 데이터 전압+문턱 전압 값을 갖고, 제3 노드(N3)는 데이터 전압 값을 가지며, 제4 노드(N4)는 초기화 전압 값을 가진다.
또한, 제2 스캔 신호(SCAN2)가 인가되면, 도 7에 도시된 보상부(730)의 제1 센싱 박막 트랜지스터(ST1) 및 제2 센싱 박막 트랜지스터(ST2)가 턴 온되어 기준 전압 라인(Vref)로부터 인가되는 전압이 제2 센싱 박막 트랜지스터(ST2)의 게이트를 열리게 하고, 게이트가 열릴수록 제2 스위칭 박막 트랜지스터(T2)의 하부 제2 게이트 전극에 걸리는 전위가 크게 걸리므로 도 8에 도시된 바와 같이, 제2 노드(N2)의 전압이 포지티브(positive) 특성으로 쉬프트 되는 것을 알 수 있다.
또한, 도 6에 도시된 보상부(730)의 센싱 박막 트랜지스터(ST1)는 샘플링 및 프로그래밍 구간(P2)에서 제2 스캔 신호(SCAN2)가 로우 레벨에서 하이 레벨로 라이징되면 기준 전압 라인을 통해 기준 전압이 공급되도록 하여 제2 스위칭 박막 트랜지스터(T2)에 보상 전압이 인가되도록 하여 표시 품질의 저하를 방지 또는 최소화할 수 있다.
이후 홀딩 구간(P3) 및 발광 구간(P4)의 동작은 전술한 도 3에서 설명한 바와 동일하게 구동되므로 상세한 설명은 생략하도록 한다.
또한, 도 8에 도시된 바와 같이, 제2 스캔 신호(SCAN2)가 턴 온되는 동안 제2 스위칭 박막 트랜지스터(T2)에 보상 전압이 인가되도록 구성됨으로써 홀딩 구간(P3) 및 발광 구간(P4)에서도 보상 전압으로 인해 문턱 전압의 특성 변화를 최소화하여 본 발명의 실시예에 따른 표시 장치가 안정적으로 구동될 수 있다.
본 발명의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 영상이 표시되는 액티브 영역에 배치된 복수의 화소 및 상기 액티브 영역의 인접한 비액티브 영역에 배치된 하나 이상의 더미 화소가 배치된 표시 패널 및 표시 패널에 배치된 상기 화소의 열화에 따른 보상 전압을 인가하도록 구성된 보상부를 포함하되, 복수의 화소는 발광 소자를 포함하는 발광부 및 발광부의 구동을 제어하고, 적어도 하나는 더블 게이트 구조를 갖는 박막 트랜지스터를 포함하는 화소 구동부를 포함하며, 보상부에서 인가되는 보상 전압은 상기 더블 게이트 구조를 갖는 박막 트랜지스터에 인가되도록 구성될 수 있다.
본 발명의 다른 특징에 따르면, 화소 구동부는 화소에 공급되는 데이터 전압을 저장하는 커패시터, 발광 소자에 흐르는 발광 전류를 제어하는 구동 박막 트랜지스터, 화소의 게이트 라인을 통해 공급되는 스캔 신호를 수신하여 데이터 전압을 커패시터에 충전되도록 하는 하나 이상의 스위칭 박막 트랜지스터를 포함하며, 하나 이상의 스위칭 박막 트랜지스터 중 데이터 전압과 문턱 전압의 합이 걸리는 노드에 인접한 스위칭 트랜지스터는 더블 게이트 구조를 가질 수 있다.
본 발명의 또다른 특징에 따르면, 구동 박막 트랜지스터의 액티브층은 저온 폴리 실리콘 물질로 이루어지고, 더블 게이트 구조를 갖는 스위칭 박막 트랜지스터의 액티브층은 산화물 반도체 물질로 이루어질 수 있다.
본 발명의 또다른 특징에 따르면, 더블 게이트 구조를 갖는 박막 트랜지스터는 상부 게이트 전극에 박막 트랜지스터를 스위칭하는 신호가 인가되고, 하부 게이트 전극에 상기 보상부에서 인가되는 보상 전압이 인가될 수 있다.
본 발명의 또다른 특징에 따르면, 더미 화소는 상기 더블 게이트 구조를 갖는 박막 트랜지스터의 문턱 전압 변화를 검출하는 검출부를 포함할 수 있다.
본 발명의 또다른 특징에 따르면, 검출부는 하나의 박막 트랜지스터로 구성되고, 박막 트랜지스터의 액티브층은 저온 폴리 실리콘 물질로 이루어질 수 있다.
본 발명의 또다른 특징에 따르면, 보상부는 일단이 검출부와 연결되고 타단은 더블 게이트 구조를 갖는 박막 트랜지스터와 연결될 수 있다.
본 발명의 또다른 특징에 따르면, 보상부는 검출부에서 검출된 검출된 값과 미리 설정된 기준 값을 비교하여 보상 전압을 생성할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치는 영상을 표시하는 복수의 화소가 배치된 액티브 영역과 액티브 영역의 주변에 배치되어 복수의 화소 각각을 구동하는 구동 회로가 배치된 비액티브 영역을 포함하고, 복수의 화소 각각은, 광을 발광하는 발광 소자를 포함하는 발광부, 발광 소자에 흐르는 발광 전류를 제어하는 구동 박막 트랜지스터 및 해당 게이트 라인을 통해 공급되는 스캔 신호를 수신하여 데이터 라인을 통해 공급된 데이터 전압을 커패시터에 충전되도록 하는 하나 이상의 스위칭 박막 트랜지스터를 포함하는 화소 구동부 및 하나 이상의 스위칭 박막 트랜지스터 중 어느 하나의 스위칭 박막 트랜지스터에 보상 전압을 인가하는 보상부를 포함할 수 있다.
본 발명의 다른 특징에 따르면, 보상 전압이 인가되는 어느 하나의 스위칭 박막 트랜지스터는 액티브층이 산화물 반도체 물질로 이루어질 수 있다.
본 발명의 또다른 특징에 따르면, 어느 하나의 스위칭 박막 트랜지스터는 상부 게이트 전극과 하부 게이트 전극을 갖는 더블 게이트 구조를 가지며, 상부 게이트 전극과 상기 하부 게이트 전극에 서로 다른 신호가 인가될 수 있다.
본 발명의 또다른 특징에 따르면, 보상부에서 인가되는 보상 전압은 하부 게이트 전극에 인가될 수 있다.
본 발명의 또다른 특징에 따르면, 보상부는 하나의 센싱 박막 트랜지스터로 이루어지고, 센싱 박막 트랜지스터의 액티브층은 저온 폴리 실리콘 물질로 이루어질 수 있다.
본 발명의 또다른 특징에 따르면, 센싱 박막 트랜지스터는 게이트 단자가 어느 하나의 박막 트랜지스터의 드레인 단자에 연결되고, 소스 단자가 기준 전압 라인에 연결되며, 드레인 단자는 어느 하나의 박막 트랜지스터의 하부 게이트 전극에 연결될 수 있다.
본 발명의 또다른 특징에 따르면, 기준 전압 라인으로부터 인가되는 기준 전압은 포지티브(positive) 극성을 가질 수 있다.
본 발명의 또다른 특징에 따르면, 보상부는 어느 하나의 박막 트랜지스터의 문턱 전압 특성이 네거티브 극성으로 쉬프트 할 때 로우 레벨에서 하이 레벨로 라이징되는 스캔 신호에 의해 턴 온되는 제1 센싱 박막 트랜지스터 및 제1 센싱 박막 트랜지스터의 소스 단자와 연결되고, 상기 어느 하나의 박막 트랜지스터의 하부 게이트 전극과 연결되는 제2 센싱 박막 트랜지스터를 포함할 수 있다.
본 발명의 또다른 특징에 따르면, 제2 센싱 박막 트랜지스터는 보상부에서 가변 저항 역할을 하며, 상기 제2 센싱 박막 트랜지스터의 가변 저항은 상기 제2 센싱 박막 트랜지스터의 게이트가 턴 온될수록 작아질 수 있다.
본 발명의 또다른 특징에 따르면, 제1 센싱 박막 트랜지스터와 제2 센싱 박막 트랜지스터 각각을 이루는 액티브층은 서로 다른 물질로 이루어질 수 있다.
본 발명의 또다른 특징에 따르면, 상기 제1 센싱 박막 트랜지스터의 액티브층은 산화물 반도체 물질로 이루어지고, 제2 센싱 박막 트랜지스터의 액티브층은 저온 폴리 실리콘 물질로 이루어질 수 있다.
본 발명의 또다른 특징에 따르면, 제2 센싱 박막 트랜지스터에 인가되는 전압은 네거티브 바이어스 전압일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시장치
110: 표시 패널
120: 게이트 구동부
130: 데이터 구동부
140: 타이밍 컨트롤러

Claims (20)

  1. 영상이 표시되는 액티브 영역에 배치된 복수의 화소 및 상기 액티브 영역의 인접한 비액티브 영역에 배치된 하나 이상의 더미 화소가 배치된 표시 패널; 및
    상기 표시 패널에 배치된 상기 화소의 열화에 따른 보상 전압을 인가하도록 구성된 보상부;를 포함하되,
    상기 복수의 화소는 발광 소자를 포함하는 발광부 및 상기 발광부의 구동을 제어하고, 적어도 하나는 더블 게이트 구조를 갖는 박막 트랜지스터를 포함하는 화소 구동부를 포함하며,
    상기 보상부에서 인가되는 보상 전압은 상기 더블 게이트 구조를 갖는 박막 트랜지스터에 인가되고,
    상기 더미 화소는,
    상기 화소 구동부에 인가되는 동일한 제어 신호에 의해 상기 화소 구동부와 동일한 동작을 수행하는 싱글 게이트 구조의 적어도 하나 이상의 박막 트랜지스터를 포함하여 구성된 더미 화소 구동부, 및
    상기 더미 화소 구동부와 상기 보상부 사이에 배치되고, 상기 화소의 열화 정도를 검출하여 상기 보상부에 전달하는 검출부를 포함하고,
    상기 보상부는 상기 검출부에서 검출된 결과와 기설정된 기준 값을 비교한 결과에 따른 보상 전압을 생성하여 상기 더블 게이트 구조를 갖는 박막 트랜지스터에 인가하는, 표시 장치.
  2. 제1항에 있어서, 상기 화소 구동부는,
    상기 화소에 공급되는 데이터 전압을 저장하는 커패시터;
    상기 발광 소자에 흐르는 발광 전류를 제어하는 구동 박막 트랜지스터;
    상기 화소의 게이트 라인을 통해 공급되는 스캔 신호를 수신하여 상기 데이터 전압을 상기 커패시터에 충전되도록 하는 하나 이상의 스위칭 박막 트랜지스터;를 포함하며,
    상기 하나 이상의 스위칭 박막 트랜지스터 중 상기 데이터 전압과 문턱 전압의 합이 걸리는 노드에 인접한 스위칭 트랜지스터는 더블 게이트 구조를 갖는, 표시 장치.
  3. 제2항에 있어서,
    상기 구동 박막 트랜지스터의 액티브층은 저온 폴리 실리콘 물질로 이루어지고, 상기 더블 게이트 구조를 갖는 스위칭 박막 트랜지스터의 액티브층은 산화물 반도체 물질로 이루어지는, 표시 장치.
  4. 제1항에 있어서,
    상기 더블 게이트 구조를 갖는 박막 트랜지스터는 상부 게이트 전극에 박막 트랜지스터를 스위칭하는 신호가 인가되고, 하부 게이트 전극에 상기 보상부에서 인가되는 보상 전압이 인가되는, 표시 장치.
  5. 제1항에 있어서,
    상기 검출부는 상기 더블 게이트 구조를 갖는 박막 트랜지스터의 문턱 전압 변화를 검출하는, 표시 장치.
  6. 제5항에 있어서,
    상기 검출부는 하나의 박막 트랜지스터로 구성되고,
    상기 박막 트랜지스터의 액티브층은 저온 폴리 실리콘 물질로 이루어지는, 표시 장치.
  7. 제6항에 있어서,
    상기 보상부는 일단이 상기 검출부와 연결되고 타단은 상기 더블 게이트 구조를 갖는 박막 트랜지스터와 연결되는, 표시 장치.
  8. 삭제
  9. 영상을 표시하는 복수의 화소가 배치된 액티브 영역과 상기 액티브 영역의 주변에 배치되어 상기 복수의 화소 각각을 구동하는 구동 회로가 배치된 비액티브 영역을 포함하는 표시 장치에 있어서,
    상기 복수의 화소 각각은,
    광을 발광하는 발광 소자를 포함하는 발광부;
    상기 발광 소자에 흐르는 발광 전류를 제어하는 구동 박막 트랜지스터 및 해당 게이트 라인을 통해 공급되는 스캔 신호를 수신하여 데이터 라인을 통해 공급된 데이터 전압을 커패시터에 충전되도록 하는 하나 이상의 스위칭 박막 트랜지스터를 포함하는 화소 구동부; 및
    상기 하나 이상의 스위칭 박막 트랜지스터 중 어느 하나의 스위칭 박막 트랜지스터에 보상 전압을 인가하는 보상부를 포함하고,
    상기 보상부는,
    기준 전압 라인과 연결되고, 게이트에 입력되는 신호에 따라 상기 기준 전압 라인으로부터 인가되는 전압을 조절하여 생성된 보상 전압이 상기 하나 이상의 스위칭 박막 트랜지스터 중 상기 구동 박막 트랜지스터의 게이트 및 드레인 사이에 연결된 스위칭 박막 트랜지스터에 인가되도록 하는 적어도 하나 이상의 센싱 박막 트랜지스터를 포함하는, 표시 장치.
  10. 제9항에 있어서,
    상기 보상 전압이 인가되는 어느 하나의 스위칭 박막 트랜지스터는 액티브층이 산화물 반도체 물질로 이루어진, 표시 장치.
  11. 제10항에 있어서,
    상기 어느 하나의 스위칭 박막 트랜지스터는 상부 게이트 전극과 하부 게이트 전극을 갖는 더블 게이트 구조를 가지며,
    상기 상부 게이트 전극과 상기 하부 게이트 전극에 서로 다른 신호가 인가되는, 표시 장치.
  12. 제11항에 있어서,
    상기 보상부에서 인가되는 보상 전압은 상기 하부 게이트 전극에 인가되는, 표시 장치.
  13. 제9항에 있어서,
    상기 보상부는 하나의 센싱 박막 트랜지스터로 이루어지고, 상기 센싱 박막 트랜지스터의 액티브층은 저온 폴리 실리콘 물질로 이루어진, 표시 장치.
  14. 제13항에 있어서,
    상기 센싱 박막 트랜지스터의 게이트는 상기 어느 하나의 스위칭 박막 트랜지스터의 드레인에 연결되고, 소스는 기준 전압 라인에 연결되며, 드레인은 상기 어느 하나의 스위칭 박막 트랜지스터의 하부 게이트 전극에 연결되는, 표시 장치.
  15. 제14항에 있어서,
    상기 센싱 박막 트랜지스터의 소스에 인가되는 전압은 포지티브 바이어스 전압인, 표시 장치.
  16. 제9항에 있어서,
    상기 보상부는 상기 어느 하나의 박막 트랜지스터의 문턱 전압 특성이 네거티브 극성으로 쉬프트 할 때 로우 레벨에서 하이 레벨로 라이징되는 스캔 신호에 의해 턴 온되는 제1 센싱 박막 트랜지스터; 및
    상기 제1 센싱 박막 트랜지스터의 소스 단자와 연결되고, 상기 어느 하나의 박막 트랜지스터의 하부 게이트 전극과 연결되는 제2 센싱 박막 트랜지스터;를 포함하는, 표시 장치.
  17. 제16항에 있어서,
    상기 제2 센싱 박막 트랜지스터는 상기 보상부에서 가변 저항 역할을 하며, 상기 제2 센싱 박막 트랜지스터의 가변 저항은 상기 제2 센싱 박막 트랜지스터의 게이트가 턴 온될수록 작아지는, 표시 장치.
  18. 제16항에 있어서,
    상기 제1 센싱 박막 트랜지스터와 상기 제2 센싱 박막 트랜지스터 각각을 이루는 액티브층은 서로 다른 물질로 이루어지는, 표시 장치.
  19. 제18항에 있어서,
    상기 제1 센싱 박막 트랜지스터의 액티브층은 산화물 반도체 물질로 이루어지고, 제2 센싱 박막 트랜지스터의 액티브층은 저온 폴리 실리콘 물질로 이루어지는, 표시 장치.
  20. 제17항에 있어서,
    상기 제2 센싱 박막 트랜지스터에 인가되는 전압은 네거티브 바이어스 전압인, 표시 장치.
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