KR102274740B1 - 표시 장치 - Google Patents

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Abstract

표시 장치가 제공되며, 본 발명의 일 실시예에 따른 표시 장치는 제1 방향으로 연장되어 형성되는 복수의 데이터 라인, 제2 방향으로 연장되어 형성되는 복수의 게이트 라인, 및 상기 데이터 라인 및 상기 게이트 라인에 의해 정의되는 복수의 화소, 및 상기 제1 방향으로 연장되며, 상기 데이터 라인과 이격되어 형성되는 보상 전원 라인을 포함하되, 상기 각 화소는 상기 데이터 라인으로부터 데이터 전압을 인가받아 동작하는 제1 트랜지스터 및 상기 제1 트랜지스터와 제1 노드를 연결하는 스토리지 커패시터를 포함하는 인-픽셀, 및 상기 보상 전원 라인으로부터 보상 전압을 인가 받아 제1 노드에 상기 보상 전압을 제공하는 아웃-픽셀을 포함한다.

Description

표시 장치{Display device}
본 발명은 표시 장치에 관한 것으로, 더욱 자세하게는 외부 회로 보상과 내부 회로 보상이 혼합된 표시장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치로는 액정 표시 장치(Liquid Crystal Display), 전기영동 표시 장치(Electrophoretic Displayl), 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Electro Luminescent Display), 전계 방출 표시 장치(Field Emission Display), 표면 전도 전자 방출 표시 장치(Surface-conduction Electron-emitter Display), 플라즈마 표시 장치(Plasma Display), 및 음극선관 표시 장치(Cathode Ray Display) 등이 있을 수 있다.
상기 표시 장치 중 유기 발광 표시 장치는 애노드(anode) 전극과 캐소드(cathode) 전극으로부터 각기 제공되는 정공들과 전자들이 상기 애노드 전극과 캐소드 전극 사이에 위치하는 유기층에서 결합하여 생성되는 광을 이용하여 영상, 문자 등의 정보를 나타낼 수 있는 표시 장치를 말한다.
이러한 표시 장치는 매트릭스 형태로 배치된 N×M 개의 화소들을 구동하는 방식에 따라 수동 매트릭스(passive matrix)방식과 능동 매트릭스(active matrix)방식으로 나뉘어진다. 상기 능동 매트릭스 방식의 표시 장치는 상기 수동 매트릭스 방식에 비해 전력소모가 적어 대면적 구현에 적합하며 고해상도를 갖는 장점이 있다. 상기 능동 매트릭스 방식의 표시 장치는 액정 캐패시터 또는 발광 다이오드에 접속되는 화소 구동 회로를 포함한다.
상기 능동 매트릭스 방식의 표시 장치는 소비전력이 적은 이점이 있지만, 시간에 따라 EL소자를 통해 흐르는 전류세기가 변하여 표시 불균일을 초래하는 문제점이 있다. 이는 EL소자를 구동하는 구동 트랜지스터의 게이트와 소오스간의 전압, 즉 구동 트랜지스터의 문턱전압(threshold voltage, 이하 'Vth'라 함)이 변하여 EL 소자를 통해 흐르는 전류가 변하기 때문이다.
즉, 상기 구동 트랜지스터용 박막 트랜지스터는 제조공정변수에 따라 문턱전압이 변하게 되므로, 능동 매트릭스 방식의 표시 장치의 모든 트랜지스터의 문턱전압이 동일하게 되도록 트랜지스터를 제조하는 것이 어려우며, 이에 따라 화소간 문턱전압의 편차가 존재하기 때문이다.
이러한 화소간 문턱전압의 편차를 보상하기 위해, 전류 소스가 구동 트랜지스터의 오버드라이브전압(overdrive voltage)에 대하여 소스-게이트간 전압을 조절하고 구동 트랜지스터의 문턱전압편차를 보상하는 화소구조를 활용하나, 방법은 데이터 기입 단계 및 연속적인 발광단계의 2단계 동작을 하는 것으로서, 전류 소스가 오버드라이브 전압(overdrive voltage)에 대하여 구동 트랜지스터의 소스-게이트간의 전압을 조정하고 구동 트랜지스터의 문턱전압의 편차를 보상한다.
상기 표시 장치는 전류 소스로부터 인가되는 전류레벨의 데이타신호에 따라 EL 소자를 구동하는 전류 구동 방식으로서, 데이터 라인을 차지(charge)하는 데 어려움이 있다. 즉, 데이터 라인의 기생 커패시턴스는 상대적으로 크고, 전류 소스로부터 제공되는 데이터신호의 전류레벨은 상대적으로 작기 때문에, 데이터라인을 차지하는데 상당히 긴 시간이 소요될 뿐만 아니라 데이터가 불안정해지는 문제점이 있다.
이에, 본 발명이 해결하고자 하는 과제는 내부 회로 보상과 외부 회로 보상을 혼합하여, 부족한 차지 타임을 극복하고, 안정적인 데이터 전압을 인가할 수 있는 유기 발광 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 표시 장치는 제1 방향으로 연장되어 형성되는 복수의 데이터 라인, 제2 방향으로 연장되어 형성되는 복수의 게이트 라인, 및 상기 데이터 라인 및 상기 게이트 라인에 의해 정의되는 복수의 화소, 및 상기 제1 방향으로 연장되며, 상기 데이터 라인과 이격되어 형성되는 보상 전원 라인을 포함하되, 상기 각 화소는 상기 데이터 라인으로부터 데이터 전압을 인가받아 동작하는 제1 트랜지스터 및 상기 제1 트랜지스터의 게이트 전극과 제1 노드를 연결하는 스토리지 커패시터를 포함하는 인-픽셀, 및 상기 보상 전원 라인으로부터 보상 전압을 인가 받아 제1 노드에 상기 보상 전압을 제공하는 아웃-픽셀을 포함하되, 상기 제1 노드는 상기 제1 트랜지스터의 제1 전극과 연결된다.
상기 인-픽셀은 제1 입력 신호에 응답하여, 상기 데이터 라인에 인가되는 데이터 전압을 제2 노드에 전달하는 제2 트랜지스터, 발광 제어 신호에 응답하여, 상기 제1 트랜지스터의 전압을 제3 노드에 전달하는 제3 트랜지스터, 및 상기 제3 노드에 연결되는 유기 발광 소자를 포함할 수 있다.
제2 입력 신호에 응답하여, 상기 제3 노드에 공통 전원 전압을 인가하는 제4 트랜지스터, 및 상기 제2 입력 신호에 응답하여, 상기 제2 노드에 공통 전원 전압을 인가하는 제5 트랜지스터를 포함할 수 있다.
상기 제1 입력 신호는 상기 제2 입력 신호에 비해 2H만큼 위상이 늦을 수 있다.
상기 아웃-픽셀은 상기 발광 제어 신호에 응답하여, 상기 제1 노드에 화소 전원 전압을 제공하는 제1 보상 트랜지스터, 및 제1 입력 신호에 응답하여, 상기 보상 전원 라인에 인가되는 상기 보상 전압을 제1 노드에 전달하는 제2 보상 트랜지스터를 포함할 수 있다.
상기 복수의 화소 중, 적어도 둘 이상의 화소를 포함하는 단위 화소, 및 상기 제2 방향으로 연장되어 형성되며, 상기 단위 화소와 전기적으로 연결되는 수평 보상 라인을 포함할 수 있다.
상기 단위 화소는 하나의 상기 보상 전원 라인를 포함하며, 상기 단위 화소는 하나의 아웃-픽셀을 포함할 수 있다.
상기 복수의 화소 중, 적어도 둘 이상의 화소를 포함하는 단위 화소, 상기 제2 방향으로 연장되어 형성되며, 상기 단위 화소와 전기적으로 연결되는 수평 보상 라인, 및 상기 수평 보상 라인의 양단에 형성되며, 상기 보상 전원 라인과 연결되는 제1 아웃-픽셀 및 제2 아웃-픽셀을 포함할 수 있다.
상기 제1 아웃-픽셀은 제1 입력 신호에 응답하여, 상기 보상 전원 라인에 인가되는 보상 전압을 상기 수평 보상 라인에 제공하는 제3 보상 트랜지스터를 포함하며, 상기 제2 아웃-픽셀은 제1 입력 신호에 응답하여, 상기 보상 전원 라인에 인가되는 보상 전압을 상기 수평 보상 라인에 제공하는 제4 보상 트랜지스터를 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 표시 장치는 제1 방향으로 연장되어 형성되는 복수의 데이터 라인, 제2 방향으로 연장되어 형성되는 복수의 게이트 라인, 및 상기 데이터 라인 및 상기 게이트 라인에 의해 정의되는 복수의 화소, 상기 제1 방향으로 연장되며, 상기 데이터 라인과 이격되어 형성되는 보상 전원 라인, 및 상기 제1 방향으로 연장되며, 상기 데이터 라인 및 상기 보상 전원 라인과 이격되어 형성되는 초기화 전원 라인을 포함하되, 상기 각 화소는 상기 데이터 라인으로부터 데이터 전압을 인가받아 동작하는 제1 트랜지스터 및 상기 제1 트랜지스터의 게이트 전극과 제1 노드를 연결하는 스토리지 커패시터를 포함하는 인-픽셀, 및 상기 보상 전원 라인으로부터 보상 전압을 인가 받아 제1 노드에 상기 보상 전압을 제공하는 아웃-픽셀을 포함하되, 상기 제1 노드는 상기 제1 트랜지스터의 제1 전극과 연결된다.
상기 인-픽셀은 제1 입력 신호에 응답하여, 상기 데이터 라인에 인가되는 데이터 전압을 제2 노드에 전달하는 제2 트랜지스터, 발광 제어 신호에 응답하여, 상기 제1 트랜지스터의 전압을 제3 노드에 전달하는 제3 트랜지스터, 상기 제3 노드에 연결되는 유기 발광 소자를 포함할 수 있다.
제2 입력 신호에 응답하여, 상기 제3 노드에 초기화 전압을 인가하는 제4 트랜지스터, 및 상기 제2 입력 신호에 응답하여, 상기 제2 노드에 상기 초기화 전압을 인가하는 제5 트랜지스터를 포함할 수 있다.
상기 제1 입력 신호는 상기 제2 입력 신호에 비해 2H만큼 위상이 늦을 수 있다.
상기 아웃-픽셀은 상기 발광 제어 신호에 응답하여, 상기 제1 노드에 화소 전원 전압을 제공하는 제1 보상 트랜지스터, 및 제1 입력 신호에 응답하여, 상기 보상 전원 라인에 인가되는 상기 보상 전압을 제1 노드에 전달하는 제2 보상 트랜지스터를 포함할 수 있다.
상기 복수의 화소 중, 적어도 둘 이상의 화소를 포함하는 단위 화소, 및 상기 제2 방향으로 연장되어 형성되며, 상기 단위 화소와 전기적으로 연결되는 수평 보상 라인을 포함하되, 상기 단위 화소는 하나의 상기 보상 전원 라인를 포함하며, 상기 단위 화소는 하나의 아웃-픽셀을 포함할 수 있다.
상기 복수의 화소 중, 적어도 둘 이상의 화소를 포함하는 단위 화소, 상기 제2 방향으로 연장되어 형성되며, 상기 단위 화소와 전기적으로 연결되는 수평 보상 라인, 및 상기 수평 보상 라인의 양단에 형성되며, 상기 보상 전원 라인과 연결되는 제1 아웃-픽셀 및 제2 아웃-픽셀을 포함하되, 상기 제1 아웃-픽셀은 제1 입력 신호에 응답하여, 상기 보상 전원 라인에 인가되는 보상 전압을 상기 수평 보상 라인에 제공하는 제3 보상 트랜지스터를 포함하며, 상기 제2 아웃-픽셀은 제1 입력 신호에 응답하여, 상기 보상 전원 라인에 인가되는 보상 전압을 상기 수평 보상 라인에 제공하는 제4 보상 트랜지스터를 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 표시 장치는 제1 방향으로 연장되어 형성되는 복수의 데이터 라인, 제2 방향으로 연장되어 형성되는 복수의 게이트 라인, 및 상기 데이터 라인 및 상기 게이트 라인에 의해 정의되는 복수의 화소, 상기 제1 방향으로 연장되며, 상기 데이터 라인과 이격되어 형성되는 보상 전원 라인, 및 상기 제1 방향으로 연장되며, 상기 데이터 라인 및 상기 보상 전원 라인과 이격되어 형성되는 초기화 전원 라인을 포함하되, 상기 각 화소는 상기 데이터 라인으로부터 데이터 전압을 인가받아 동작하는 제1 트랜지스터 및 상기 제1 트랜지스터의 게이트 전극과 제1 노드를 연결하는 스토리지 커패시터를 포함하는 인-픽셀, 및 상기 보상 전원 라인으로부터 보상 전압을 인가 받아 제1 노드에 상기 보상 전압을 제공하는 아웃-픽셀을 포함하며, 상기 초기화 전원 라인에 연결되는 센서를 포함하고, 상기 제1 노드는 상기 제1 트랜지스터의 제1 전극과 연결된다.
상기 인-픽셀은 제1 입력 신호에 응답하여, 상기 데이터 라인에 인가되는 데이터 전압을 제2 노드에 전달하는 제2 트랜지스터, 발광 제어 신호에 응답하여, 상기 제1 트랜지스터의 전압을 제3 노드에 전달하는 제3 트랜지스터, 상기 제3 노드에 연결되는 유기 발광 소자를 포함할 수 있다.
제2 입력 신호에 응답하여, 상기 제3 노드에 초기화 전압을 인가하는 제4 트랜지스터, 및 상기 제2 입력 신호에 응답하여, 상기 제2 노드에 상기 초기화 전압을 인가하는 제5 트랜지스터를 포함할 수 있다.
상기 아웃-픽셀은 상기 발광 제어 신호에 응답하여, 상기 제1 노드에 화소 전원 전압을 제공하는 제1 보상 트랜지스터, 및 제1 입력 신호에 응답하여, 상기 보상 전원 라인에 인가되는 상기 보상 전압을 제1 노드에 전달하는 제2 보상 트랜지스터를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.
즉, 본 발명이 해결하고자 하는 과제는 내부 회로 보상과 외부 회로 보상을 혼합하여, 부족한 차지 타임을 극복하고, 안정적인 데이터 전압을 인가할 수 있다.
이 본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소를 개략적으로 도시한 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 동작 타이밍을 도시한 타이밍도이다.
도 4 내지 도 5는 본 발명의 일 실시예에 따른 도 2의 회로 동작을 개략적으로 도시한 회로도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 단위 화소를 개략적으로 도시한 등가 회로도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 보상 전원 라인 및 단위 화소를 개략적으로 도시한 등가 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치의 단위 화소를 개략적으로 도시한 등가 회로도이다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 동작 타이밍을 도시한 타이밍도이다.
도 10 내지 도 11는 본 발명의 다른 실시예에 따른 도 8의 회로 동작을 개략적으로 도시한 회로도이다.
도 12는 본 발명의 다른 실시예에 따른 표시 장치의 단위 화소를 개략적으로 도시한 등가 회로도이다.
도 13은 본 발명의 다른 실시예에 따른 표시 장치의 패널 양단에 형성되는 보상 전원 라인 및 단위 화소를 개략적으로 도시한 등가 회로도이다.
도 14는 본 발명의 또 다른 실시예에 따른 표시 장치의 단위 화소를 개략적으로 도시한 등가 회로도이다.
도 15는 본 발명의 또 다른 실시예에 따른 표시 장치의 일반 동작 타이밍을 도시한 타이밍도이다.
도 16은 본 발명의 또 다른 실시예에 따른 표시 장치의 단위 화소를 개략적으로 도시한 등가 회로도이다.
도 17은 도 16의 회로가 동작하는 타이밍을 도시한 타이밍도이다.
도 18은 본 발명의 또 다른 실시예에 따른 표시 장치의 보상 전원 라인 및 단위 화소를 개략적으로 도시한 등가 회로도이다.
도 19는 본 발명의 또 다른 실시예에 따른 표시 장치의 패널 양단에 형성되는 보상 전원 라인 및 단위 화소를 개략적으로 도시한 등가 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 유기 발광 표시 장치(1000)은 표시 패널(100)을 포함한다.
표시 패널(100)은 복수의 화소(PX) 및 복수의 화소(PX)에 신호들을 전달하기 위한 배선들을 포함할 수 있다. 복수의 화소(PX)는 매트릭스 형상으로 배치될 수 있다. 복수의 화소(PX) 각각은 적색, 녹색 또는 청색 중의 하나의 색으로 발광할 수 있다. 복수의 화소(PX)는 표시 패널(100)의 외부로부터 제공되는 제1 내지 제n 스캔 신호(S1, S2, ... Sn), 제1 내지 제m 데이터 신호(D1, D2, ..., Dm) 및 제1 내지 제n 발광 신호(EM1, EM2, ... EMn)에 의하여 발광이 제어될 수 있다. 제1 내지 제n 스캔 신호(S1, S2, ... Sn)은 복수의 화소(PX) 각각이 제1 내지 제m 데이터 신호(D1, D2, ..., Dm)를 수신할 지 여부를 제어할 수 있다. 제1 내지 제m 데이터 신호(D1, D2, ... Dm)는 복수의 화소(PX) 각각이 발광하는 휘도에 관한 정보를 포함할 수 있다. 제1 내지 제m 발광 신호(EM1, EM2, ... EMn)는 복수의 화소(PX) 각각의 발광 여부를 제어할 수 있다.
배선들은 제1 내지 제n 스캔 신호(S1, S2, ... Sn), 제1 내지 제m 데이터 신호(D1, D2, ... Dm), 제1 내지 제m 발광 신호(EM1, EM2, ... EMn) 및 초기화 전압(VINIT)을 전달하기 위한 배선들을 포함할 수 있다. 제1 내지 제n 스캔 신호(S1, S2, ... Sn) 및 제1 내지 제m 발광 신호(EM1, EM2, ... EMn)를 전달하기 위한 배선들은 복수의 화소의(PX)의 행 방향으로 연장되도록 배치될 수 있다. 제1 내지 제m 데이터 신호(D1, D2, ... Dm)를 전달하기 위한 배선들은 복수의 화소(PX)의 열 방향으로 연장되도록 배치될 수 있다. 초기화 전압(VINIT)을 전달하기 위한 배선들은 복수의 화소(PX)의 행 방향으로 연장되도록 배치될 수 있다. 초기화 전압(VINT)을 전달하기 위한 배선들은 지그재그 형태로 형성될 수 있다.
유기 발광 표시 장치(1000)는 구동부 및 전원 생성부(15)를 더 포함할 수 있다.
구동부는 제어부(11), 데이터 구동부(12), 스캔 구동부(13) 및 발광 제어부(14)를 포함할 수 있다. 제어부(11)는 외부로부터 영상 데이터를 수신하여 그에 대응되도록 스캔 구동부(13)를 제어할 수 있는 스캔 구동부 제어 신호(SCS), 데이터 구동부(12)를 제어할 수 있는 데이터 구동부 제어 신호(DCS) 및 발광 구동부(14)를 제어할 수 있는 발광 구동부 제어 신호(ECS)를 생성할 수 있다.
데이터 구동부(12)는 데이터 구동부 제어 신호(DCS)를 수신하여 그에 대응되도록 제1 내지 제m 데이터 신호(D1, D2, ... Dm)를 생성할 수 있다.
스캔 구동부(13)는 스캔 구동부 제어 신호(SCS)를 수신하여 그에 대응되도록 제1 내지 제n 스캔 신호(S1, S2, ... Sn)를 생성할 수 있다.
발광 구동부(14)는 발광 구동부 제어 신호(ECS)를 수신하여, 그에 대응되도록 제1 내지 제n 발광 신호(EM1, EM2, ... EMn)를 생성할 수 있다.
전원 생성부(15)는 초기화 전압(VINT), 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)을 생성하여 표시 패널(100)에 제공할 수 있다. 몇몇 실시예에 의하면, 초기화 전압(VINT), 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)은 가변될 수 있으며, 제어부(11)는 초기화 전압(VINT), 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)이 가변되도록 전원 생성부(15)을 제어할 수도 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소를 개략적으로 도시한 등가 회로도이며, 도 3은 본 발명의 일 실시예에 따른 표시 장치의 동작 타이밍을 도시한 타이밍도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 유기 발광 표시 장치의 하나의 화소는 크게 인-픽셀 회로(IPX)와 아웃-픽셀 회로(OPX)로 구분된다. 인-픽셀 회로(IPX)는 복수의 신호가 인가될 수 있는 복수개의 박막 트랜지스터(T1, T2, T3, T4, T5), 스토리지 캐패시터(storage capacitor, Cst) 및 유기 발광 다이오드(organic light emitting diode, OLED)를 포함할 수 있다. 아웃-픽셀 회로(OPX)는 복수의 신호가 인가될 수 있는 제1 보상 트랜지스터(TS1), 및 제2 보상 트랜지스터(TS2)를 포함할 수 있다.
인-픽셀 회로(IPX)는 제1 방향, 예를 들면 열 방향으로 연장되어 형성된 데이터 라인과 연결되며, 아웃-픽셀 회로(OPX)는 상기 제1 방향으로 연장되며, 상기 데이터 라인과 이격되어 형성된 보상 전원 라인(VSUS)에 연결될 수 있다.
인-픽셀 회로(IPX)에 포함된 박막 트랜지스터는 제1 박막 트랜지스터(driving thin film transistor)(T1), 제2 박막 트랜지스터(switching thin film transistor)(T2), 제3 박막 트랜지스터(T3), 제4 박막 트랜지스터(T4), 및 제5 박막 트랜지스터(T5)를 포함할 수 있다.
상기 복수의 신호는 제1 스캔 신호(GW[n]), 제2 스캔 신호(GW[n-2]), 발광 제어 신호(En[n]), 데이터 신호(DATA[i]), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS) 및 보상 전압(VSUS)을 포함할 수 있다.
제1 박막 트랜지스터(T1)의 게이트 전극은 스토리지 캐패시터(Cst)의 일단과 연결되어 있고, 제1 박막 트랜지스터(T1)의 소스 전극은 제1 보상 트랜지스터(TS1)를 경유하여 제1 전원 전압(ELVDD)과 연결되어 있으며, 제1 박막 트랜지스터(T1)의 드레인 전극은 제3 박막 트랜지스터(T3)를 경유하여 유기 발광 다이오드(OLED)의 애노드(anode)와 제2 노드(Anode)에서 전기적으로 연결될 수 있다. 제1 박막 트랜지스터(T1)는 제2 박막 트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(DATA[i])를 전달받아 유기 발광 다이오드(OLED)에 구동 전류를 공급할 수 있다.
제2 박막 트랜지스터(T2)의 게이트 전극은 제1 스캔 신호(GW[n])를 인가 받으며, 제2 박막 트랜지스터(T2)의 소스 전극은 데이터 신호(DATA[i])를 인가 받으며, 제2 박막 트랜지스터(T2)의 드레인 전극은 제1 박막 트랜지스터(T1)의 소스 전극과 연결되어 있으면서 제1 보상 트랜지스터(TS1)를 경유하여 제1 전원 전압(ELVDD)을 인가 받을 수 있다. 이러한 제2 박막 트랜지스터(T2)는 스캔 신호(GW[n])에 따라 턴 온되어 데이터 신호(DATA[i])를 제1 박막 트랜지스터(T1)의 소스 전극으로 전달 하는 스위칭 동작을 수행할 수 있다.
제3 박막 트랜지스터(T3)의 게이트 전극은 발광 제어 신호(En[n])를 인가 받으며, 제3 박막 트랜지스터(T3)의 소스 전극은 제1 박막 트랜지스터(T1)의 드레인 전극과 연결되어 있고, 제3 박막 트랜지스터(T3)의 드레인 전극은 유기 발광 다이오드(OLED)의 애노드(anode) 및 제4 박막 트랜지스터(T4)의 드레인 단자와 제2 노드(Anode)에서 전기적으로 연결될 수 있다. 이러한 제3 박막 트랜지스터(T5)는 발광 제어 신호(En[n])에 응답하여, 제1 트랜지스터의 구동 전류를 유기 발광 다이오드(OLED)에 전달하는 역할을 한다.
제4 박막 트랜지스터(T4)의 게이트 전극은 제2 스캔 신호(GW[n-2])를 인가 받으며, 제4 박막 트랜지스터(T4)의 소스 전극은 제2 전원 전압(ELVSS)을 인가 받으며, 제4 박막 트랜지스터(T4)의 드레인 전극은 제3 박막 트랜지스터(T3)의 드레인 전극 및 유기 발광 다이오드(OLED)의 애노드(anode)와 제2 노드(Anode)에서 전기적으로 연결될 수 있다. 이러한 제4 박막 트랜지스터(T4)는 제2 스캔 신호(GW[n-2])에 따라 턴-온되어 제2 전원 전압(ELVSS)을 유기 발광 다이오드(OLED)의 애노드(anode)에 전달하여 유기 발광 다이오드(OLED)의 커패시터에 충전되어 있는 전하를 제거하여, 리키지 커런트(leakage current)에 의한 약발광을 방지할 수 있다.
제5 박막 트랜지스터(T5)의 게이트 전극은 제2 스캔 신호(GW[n-2])를 인가 받으며, 제5 박막 트랜지스터(T5)의 소스 전극은 제2 전원 전압(ELVSS)을 인가 받으며, 제5 박막 트랜지스터(T5)의 드레인 전극은 제1 노드(이하, "Gnode"라 칭함)에 연결되어 스토리지 커패시터(Cst)에 충전되어 있는 전하를 제거하여, 데이터 신호(DATA[i])에 대응되는 전압을 제1 트랜지스터(T1)의 게이트 전극에 전달할 수 있다.
제1 스캔 신호(GW[n])와 제2 스캔 신호(GW[n-2])는 로우 레벨의 전압이 중첩되는 구간을 포함하지 않으며, 제1 스캔 신호(GW[n])는 제2 스캔 신호(GW[n-2])보다 1 수평 주기(이하, "1H"라 칭함)만큼 위상이 늦을 수 있다.
제1 보상 트랜지스터(TS1)의 게이트 전극은 발광 제어 신호(En[n])를 인가 받으며, 제1 보상 트랜지스터(TS1)의 소스 전극은 제1 전원 전압(ELVDD)가 인가되며, 제1 보상 트랜지스터(TS1)의 드레인 전극은 제1 박막 트랜지스터(T1)의 소스 전극 및 제2 보상 트랜지스터(TS2)의 드레인 전극과 제3 노드(이하, "Hnode"라 칭함)에서 연결될 수 있다.
제2 보상 트랜지스터(TS2)의 게이트 전극은 제1 스캔 신호(GW[n])를 인가 받으며, 제2 보상 트랜지스터(TS2)의 소스 전극은 보상 전압(VSUS)가 인가되며, 제2 보상 트랜지스터(TS1)의 드레인 전극은 제1 박막 트랜지스터(T1)의 소스 전극 및 제1 보상 트랜지스터(TS1)의 드레인 전극과 제3 노드(이하, "Hnode"라 칭함)에서 연결될 수 있다.
제1 스캔 신호(GW[n])가 로우 레벨을 갖는 타이밍에 데이터 라인을 통해 인가되는 데이터 전압(Data[i])을 Gnode로 인가하나, 동시에 제2 보상 트랜지스터(TS2)를 통하여 Hnode에 보상 전압(VSUS)을 공급하여 스토리지 커패시터(Cst)에는 보상 전압과 데이터 전압의 차(VSUS-Data[i])만큼 저장될 수 있다. 이후, 로우 레벨의 발광 제어 신호(En[n])에 응답하여, 제1 보상 트랜지스터(TS1)이 턴온되어, 제1 전원 전압(ELVDD)을 Hnode에 인가될 수 있으며, Hnode의 전압에 의해 제1 트랜지스터(T1)가 턴온되어 구동 전류가 흐를 수 있다. 이때 Gnode의 전압도 제1 전원 전압(ELVDD)을 따라가면서 제1 전원 전압(ELVDD)의 전압 강하(IR-DROP) 현상을 보상할 수 있다.
기존의 내부 보상 회로는 트랜지스터의 문턱전압(Vth) 보상, 트랜지스터의 이동도(mobility) 보상, 트랜지스터의 히스테리시스(Hysterisis) 보상, 유기 발광 다이오드(OLED)의 저항 증가 보상(또는 정전류 보상), 제1 전원 전압(ELVDD)의 전압 강하(IR-DROP) 보상, 및 누설 전류(leakage current)로 인한 명암비(contrast ratio)를 보상할 수 있다.
하지만, 기존의 내부 보상 회로는 OLED 효율 감소에 대한 보상, 고해상도 시의 트랜지스터의 문턱전압(Vth) 보상, 및 1H 타임이 줄어들 때 데이터 전달율의 감소에 대한 보상을 하는데 한계가 있다.
특히, 데이터 기입과 문턱 전압(Vth)보상이 동시에 일어나기 때문에 데이터 기입 시간과 문턱 전압(Vth)보상 시간이 동일하게 되므로, 1H타임이 짧아지면, 동시에 문턱전압(Vth) 보상시간도 짧아진다. 문턱 전압(Vth) 보상 시간이 짧아지면, 보상전류 증가의 문제점으로 인하여 저계조에서 정확한 문턱 전압(Vth) 보상이 어렵게 될 수 있다. 또한, 제1 트랜지스터(T1)의 다이오드(Diode) 연결 방식이므로 1H시간이 짧을 때 유용한 제1 스캔 신호(GW[n])의 전후에 인가되는 스캔신호(GW[n-1], GW[n+1])가 일부 중첩되는 오버랩(OVERLAP) 스캔 구동 방식이 불가능하여, 데이터 기입의 효율이 저하되었다.
그러나, 본 실시예와 같이 보상 전압(VSUS)을 Hnode에 연결하여, 스토리지 커패시터(Cst)에 안정적으로 전압을 인가할 수 있으며, 제1 스캔 신호(GW[n]) 및 제2 스캔 신호(GW[n-2])가 하나의 화소에 인가되므로, 2H시간 동안 데이터 기입 및 문턱 전압(Vth) 보상이 수행될 수 있다. 이하, 도 3을 참조하며, 본 실시예의 구동 원리를 보다 상세하게 설명하도록 한다.
도 3을 참조하면, 발광 제어 신호(EM[n])가 하이 레벨의 전압을 유지하는 동안 제1 스캔 신호(GW[n]), 제2 스캔 신호(GW[n-2]), 및 제3 스캔 신호(GW[n-1])의 게이트 온 전압, 즉 로우 레벨의 전압이 인가될 수 있다. 제1 스캔 신호(GW[n])는 제3 스캔 신호(GW[n-1])와 1H만큼 시프트(shift)되어 있으며, 제2 스캔 신호(GW[n-2])와 2H만큼 시프트되어 있다. 각 스캔 신호는 2H보다 짧은 시간동안 로우 레벨의 전압을 유지할 수 있으며, 복수개의 로우 레벨의 전압을 유지하는 구간을 포함할 수 있다. 본 실시예에서는 두개의 로우 레벨의 전압을 유지하는 구간을 포함하는 구동 방법에 대해 설명하나, 두개 이상의 로우 레벨의 전압을 유지하는 구간을 포함할 수 있다.
스캔 신호의 게이트 온 전압을 2H동안 유지하여 RC Delay에 따른 스토리지 커패시터(Cst)의 충전율 저하를 방지할 수 있다.
발광 제어 신호(EM[n])가 게이트 오프 전압, 즉 하이 레벨의 전압으로 상승함에 따라 제3 트랜지스터(T3)가 턴오프되어 구동 전류가 제공되지 않아, Anode의 전압 레벨은 서서히 하강한다. 이후, 제2 스캔 신호(GW[n-2])의 전압이 게이트 온 전압, 즉, 로우 레벨로 떨어지는 타이밍에 Anode의 전압은 제2 전원 전압(ELVSS)으로 떨어져 일정하게 유지된다. 발광 제어 신호(EM[n])가 로우 레벨로 떨어지는 타이밍부터 상승하여, 일정하게 유지된다.
Hnode의 전압 레벨은 제1 스캔 신호(GW[n])가 로우 레벨을 갖는 타이밍마다 상승하며, 발광 제어 신호(EM[n])가 로우 레벨의 전압을 갖는 타이밍에 보상 전압(VSUS)의 레벨로 하강하기 시작한다.
Gnode의 전압 레벨은 제1 스캔 신호(GW[n])의 게이트 온 전압, 즉, 로우 레벨의 전압으로 떨어지는 때에 데이터 전압(DATA[i])이 인가될 수 있다. Gnode의 전압을 제2 전원 전압(ELVSS)과 같이 낮은 전압으로 초기화하였다가 제1 및 제2 데이터 전압(Data[n-5], Data[n-4])을 인가한 후, 다시 제2 스캔 신호(GW[n-2])의 전압 레벨이 게이트 온 전압으로 하강하는 타이밍에 제2 전원 전압(ELVSS)으로 낮아진다. 또한, 제1 스캔 신호(GW[n])가 게이트 온 전압으로 떨어질 때, 제3 데이터 전압(Data[n-1])이 인가되어, 제1 트랜지스터(T1)의 히스테리시스(Hysteresis)를 복원하고, 최종으로 데이터 전압(DATA[i])을 저장할 수 있다.
도 4 내지 도 5는 본 발명의 일 실시예에 따른 도 2의 회로 동작을 개략적으로 도시한 회로도이다.
도 4를 참조하면, 발광 제어 신호(EM[n])의 전압 레벨이 하이 레벨로 상승하고, 제1 스캔 신호(GW[n])의 전압 레벨이 로우 레벨로 하강하면, 제3 내지 5 트랜지스터(T3, T4, T5) 및 제1 보상 트랜지스터(TS1)가 턴-오프된다.
제2 트랜지스터는 제1 스캔 신호(GW[n])에 응답하여, 턴-온되며 데이터 전압(DATA[i])을 Gnode에 제공하고, Gnode에 연결된 스토리지 커패시터(Cst)에 데이터 전압(DATA[i])에 대응되는 전압이 저장될 수 있다.
또한 제2 보상 트랜지스터(TS2) 역시, 제1 스캔 신호(GW[n])에 응답하여, 턴-온되어 보상 전압(VSUS)을 Hnode에 인가할 수 있다. 이때, 스토리지 커패시터(Cst)에 저장되는 전압은 보상 전압(VSUS)과 데이터 전압(DATA[i])의 차이(VSUS - DATA[i])일 수 있다.
도 5를 참조하면, 발광 제어 신호(EM[n])의 전압 레벨이 로우 레벨로 하강하고, 제1 스캔 신호(GW[n])의 전압 레벨이 하이 레벨의 전압으로 상승하면, 제2, 제4, 제5 트랜지스터(T2, T4, T5) 및 제2 보상 트랜지스터(TS2)가 턴-오프된다.
제3 트랜지스터(T3)가 턴-온되면서, 제1 트랜지스터(T1)의 구동 전류가 유기 발광 소자(OLED)의 애노드(anode) 단자에 전달되며, 이에 의해 유기 발광 소자(OLED)는 발광하게 된다.
다만, 제1 보상 트랜지스터(TS1)가 턴-온되면서, Hnode의 전압이 제1 전원 전압(ELVDD)으로 전환되고, Gnode의 전압도 제1 전원 전압(ELVDD)의 전압을 따라 변하므로, 제1 전원 전압(ELVDD)의 저압 강하(IR-DROP)에 대해 보상을 실시할 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 장치의 단위 화소를 개략적으로 도시한 등가 회로도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 장치의 단위 화소는 R, G, B 화소를 포함할 수 있다.
단위 화소의 제1 방향으로, H-라인(H-line)이 연장되어 형성되어 있으며, H-라인(H-line)은 R, G, B 화소의 인-픽셀 회로(IPXR, IPXG, IPXB)와 전기적으로 연결될 수 있다.
단위 화소를 관통하는 H-라인(H-line)은 단위 화소마다 하나의 아웃-픽셀(OPX)을 포함할 수 있다. 단, 이에 한정되지 않으며, 적어도 하나 이상의 서브 화소(예를 들면, R, G, B, W 화소)에 아웃-픽셀(OPX)이 형성될 수 있다.
H-라인(H-line)과 제1 전원 전압(ELVDD)이 인가되는 배선은 서로 다른 전압을 가지므로, 서로 이격하여 형성될 수 있다. 데이터 라이팅(writing)시 제1 전원 전압(ELVDD)의 전압 강하(IR DROP)를 보상하면서, 스토리지 커패시터(Cst)를 충전하여야 하기 때문에, 충분한 충전 시간을 확보하기 위해 게이트 온 전압의 유지 시간을 2H인 스캔 신호를 인가할 수 있으며, 복수의 횟수에 걸쳐 인가할 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 보상 전원 라인 및 단위 화소를 개략적으로 도시한 등가 회로도이다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 표시 장치의 패널 양쪽에는 H-라인(H-line)과 전기적으로 연결되는 제1 아웃-픽셀(OPXL) 및 제2 아웃-픽셀(OPXR)을 포함할 수 있다.
제1 아웃-픽셀(OPXL)은 발광 제어 신호(EM[n])에 응답하여, H-라인(H-line)에 보상 전압(VSUS)을 인가하는 제3 및 제4 보상 트랜지스터(TD1, TD2)를 포함할 수 있다. 제2 아웃-픽셀(OPXR)은 발광 제어 신호(EM[n])에 응답하여, H-라인(H-line)에 보상 전압(VSUS)을 인가하는 제5 및 제6 보상 트랜지스터(TD3, TD4)를 포함할 수 있다.
제1 아웃-픽셀(OPXL) 및 제2 아웃-픽셀(OPXR)을 H-라인(H-line)의 양측에 추가함으로써, H-라인(H-line)에 보상 전압(VSUS)을 보다 효율적으로 인가할 수 있다.
도 8은 본 발명의 다른 실시예에 따른 표시 장치의 단위 화소를 개략적으로 도시한 등가 회로도이며, 도 9는 본 발명의 다른 실시예에 따른 표시 장치의 동작 타이밍을 도시한 타이밍도이다.
본 실시예는 도 2 내지 3의 표시 장치에 비해 초기화 전압 라인이 추가된 점을 제외하고는 동일한 구성요소를 가지므로, 중복되는 구성요소들에 대한 설명은 생략하도록 한다.
도 8을 참조하면, 본 발명의 다른 실시예에 따른 유기 발광 표시 장치의 인-픽셀 회로(IPX)는 제1 방향, 예를 들면, 열 방향으로 연장되어 형성된 데이터 라인 및 상기 제1 방향으로 연장되며, 상기 데이터 라인과 이격되어 형성되는 초기화 전압 라인과 연결될 수 있다. 아웃-픽셀 회로(OPX)는 상기 제1 방향으로 연장되며, 상기 데이터 라인과 이격되어 형성된 보상 전원 라인(VSUS)에 연결될 수 있다.
유기 발광 표시 장치에 인가되는 신호는 제1 스캔 신호(GW[n]), 제2 스캔 신호(GW[n-2]), 발광 제어 신호(En[n]), 데이터 신호(DATA[i]), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 보상 전압(VSUS), 및 초기화 전압(VINT)을 포함할 수 있다.
제4 박막 트랜지스터(T4)의 게이트 전극은 제2 스캔 신호(GW[n-2])를 인가 받으며, 제4 박막 트랜지스터(T4)의 소스 전극은 초기화 전압(VINT)을 인가 받으며, 제4 박막 트랜지스터(T4)의 드레인 전극은 제3 박막 트랜지스터(T3)의 드레인 전극 및 유기 발광 소자(OLED)의 애노드(anode)와 제2 노드(Anode)에서 전기적으로 연결될 수 있다. 이러한 제4 박막 트랜지스터(T4)는 제2 스캔 신호(GW[n-2])에 따라 턴-온되어 초기화 전압(VINT)을 유기 발광 소자(OLED)의 애노드(anode)에 전달하여 유기 발광 소자(OLED)의 커패시터에 충전되어 있는 전하를 제거하여, 누설 전류(leakage current)에 의한 약발광을 방지할 수 있다.
제5 박막 트랜지스터(T5)의 게이트 전극은 제2 스캔 신호(GW[n-2])를 인가 받으며, 제5 박막 트랜지스터(T5)의 소스 전극은 초기화 전압(VINT)을 인가 받으며, 제5 박막 트랜지스터(T5)의 드레인 전극은 Gnode에 연결되어 스토리지 커패시터(Cst)에 충전되어 있는 전하를 제거하여, 데이터 신호(DATA[i])에 대응되는 전압을 제1 트랜지스터(T1)의 게이트 전극에 전달할 수 있다.
초기화 전압(VINT)은 제2 전원 전압(ELVSS)보다 낮은 값을 가질 수 있으나, 이에 한하지 않으며, 제2 전원 전압(ELVSS)와 동일한 전압을 가질 수 있다.
도 9를 참조하면, 발광 제어 신호(EM[n])가 하이 레벨의 전압을 갖는 동안 제1 스캔 신호(GW[n]), 제2 스캔 신호(GW[n-2]), 및 제3 스캔 신호(GW[n-1])이 인가될 수 있다. 제1 스캔 신호(GW[n])는 제3 스캔 신호(GW[n-1])와 1H만큼 시프트되어 있으며, 제2 스캔 신호(GW[n-2])와 2H만큼 시프트되어 있다. 각 스캔 신호는 2H보다 짧은 시간동안 로우 레벨을 유지할 수 있으며, 두번의 로우 레벨을 유지하는 구간을 가질 수 있다.
Anode에 인가되는 전압의 레벨은 발광 제어 신호(EM[n])가 하이 레벨로 상승하여 서서히 하강하다가, 제2 스캔 신호(GW[n-2])의 전압이 로우 레벨로 떨어지는 타이밍에 제2 전원 전압(ELVSS)로 떨어져 일정하게 유지된다. 발광 제어 신호(EM[n])가 로우 레벨로 떨어지는 타이밍부터 상승하여, 일정하게 유지된다.
초기화 전압(VINT)은 제2 전원 전압(ELVSS)보다 낮은 전압을 가질 수 있으며, 일정한 전압의 크기를 계속 유지할 수 있다.
스캔 신호가 2H 시간 정도를 유지되도록 하여 하강 지연(Falling Delay)을 제외하여 스토리지 커패시터(Cst)에 충전하면 충전시간에 유리하기 때문에 큰 RC Delay에서 사용하기 용이할 수 있다. Gnode를 제2 전원 전압(ELVSS)과 같이 낮은 전압으로 초기화하였다가 제1 및 제2 데이터 전압(Data[n-5], Data[n-4])을 인가한 후, 그리고 제2 전원 전압(ELVSS)으로 다시 ON BIAS를 걸다가 제3 데이터 전압(Data[n-1])을 걸어 제1 트랜지스터(T1)의 히스테리시스(Hysteresis)를 복원하고, 최종으로 데이터 전압(DATA[i])을 저장할 수 있다.
도 10 내지 도 11은 본 발명의 다른 실시예에 따른 도 8의 회로 동작을 개략적으로 도시한 회로도이다.
도 10을 참조하면, 발광 제어 신호(EM[n])의 전압 레벨이 하이 레벨로 상승하고, 제1 스캔 신호(GW[n])의 전압 레벨이 로우 레벨로 하강하면, 제3 내지 5 트랜지스터(T3, T4, T5) 및 제1 보상 트랜지스터(TS1)가 턴-오프된다.
제2 트랜지스터는 제1 스캔 신호(GW[n])에 응답하여, 턴-온되며 데이터 신호(DATA[i])를 Gnode에 제공하고, Gnode에 연결된 스토리지 커패시터(Cst)에 데이터 신호(DATA[i])에 대응되는 전압이 저장될 수 있다.
또한 제2 보상 트랜지스터(TS2) 역시, 제1 스캔 신호(GW[n])에 응답하여, 턴-온되어 보상 전압(VSUS)을 Hnode에 인가할 수 있다. 이때, 스토리지 커패시터(Cst)에 저장되는 전압은 보상 전압(VSUS)과 데이터 전압(DATA[i])의 차이(VSUS - DATA[i])일 수 있다.
도 11을 참조하면, 발광 제어 신호(EM[n])의 전압 레벨이 로우 레벨로 하강하고, 제1 스캔 신호(GW[n])의 전압 레벨이 하이 레벨로 상승하면, 제2, 제4, 제5 트랜지스터(T2, T4, T5) 및 제2 보상 트랜지스터(TS2)가 턴-오프된다.
제3 트랜지스터(T3)가 턴-온되면서, 제1 트랜지스터(T1)의 구동 전류가 유기 발광 다이오드(OLED)의 애노드(anode)에 전달되며, 이에 의해 유기 발광 다이오드(OLED)는 발광하게 된다.
다만, 제1 보상 트랜지스터(TS1)이 턴-온되면서, Hnode의 전압이 제1 전원 전압(ELVDD)으로 전환되고, Gnode 전압도 제1 전원 전압(ELVDD)의 전압을 따라 전환되므로, 제1 전원 전압(ELVDD)의 저압 강하(IR-DROP)에 대해 보상을 실시할 수 있다.
제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 데이터 기입 동작 전에 턴-온되어 스토리지 커패시터(Cst) 및 Anode와 연결된 유기 발광 다이오드 커패시터(COLED)에 충전된 전하를 제거할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 표시 장치의 단위 화소를 개략적으로 도시한 등가 회로도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 표시 장치의 단위 화소는 R, G, B 화소를 포함할 수 있다.
단위 화소의 제1 방향으로, H-라인(H-line)이 연장되어 형성되어 있으며, H-라인(H-line)은 R, G, B 화소의 인-픽셀 회로(IPXR, IPXG, IPXB)와 전기적으로 연결될 수 있다.
단위 화소를 관통하는 H-라인(H-line)은 단위 화소마다 하나의 아웃-픽셀(OPX)을 포함할 수 있다. 단, 이에 한정되지 않으며, 적어도 하나 이상의 서브 화소(예를 들면, R, G, B, W 화소)에 아웃-픽셀(OPX)이 형성될 수 있다.
H-라인(H-line)과 제1 전원 전압(ELVDD)이 인가되는 배선은 서로 다른 전위를 가지므로, 서로 이격하여 형성되어야 한다. 데이터 라이팅시 제1 전원 전압(ELVDD)의 전압 강하(IR DROP)를 보상하되, 스토리지 커패시터(Cst)를 차지하여야 하기 때문에, 충분한 시간동안 충전할 수 있도록 스캔 신호의 충전 유지 시간을 2H의 길이로 하여, 복수의 횟수에 걸쳐 인가할 수 있다.
제1 보상 트랜지스터(TS1)의 게이트 전극은 발광 제어 신호(EM[n])를 인가 받으며, 제1 보상 트랜지스터(TS1)의 소스 전극은 제1 전원 전압(ELVDD)이 인가되며, 제1 보상 트랜지스터(TS1)의 드레인 전극은 제1 박막 트랜지스터(T1)의 소스 전극 및 제2 보상 트랜지스터(TS2)의 드레인 전극과 Hnode에서 연결될 수 있다. 제1 보상 트랜지스터(TS1)는 발광 제어 신호(EM[n])에 응답하여, 제1 전원 전압(ELVDD)을 Hnode에 인가할 수 있다.
제2 보상 트랜지스터(TS2)의 게이트 전극은 제1 스캔 신호(GW[n])를 인가 받으며, 제2 보상 트랜지스터(TS2)의 소스 전극은 보상 전압(VSUS)가 인가되며, 제2 보상 트랜지스터(TS1)의 드레인 전극은 제1 박막 트랜지스터(T1)의 소스 전극 및 제1 보상 트랜지스터(TS1)의 드레인 전극과 Hnode에서 연결될 수 있다. 제2 보상 트랜지스터(TS2)는 제1 스캔 신호(GW[n])에 응답하여, 보상 전압(VSUS)을 Hnode에 인가할 수 있다.
제1 보상 트랜지스터(TS1)와 제2 보상 트랜지스터(TS2)는 어느 정도 거리를 갖고 배치가 되어야 화소간의 LAYOUT을 보다 용이하게 설계할 수 있다.
도 13은 본 발명의 다른 실시예에 따른 표시 장치의 보상 전원 라인 및 단위 화소를 개략적으로 도시한 등가 회로도이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 표시 장치의 패널 양쪽에는 H-라인(H-line)과 전기적으로 연결되는 제1 아웃-픽셀(OPXL) 및 제2 아웃-픽셀(OPXR)을 포함할 수 있다.
제1 아웃-픽셀(OPXL)은 발광 제어 신호(EM[n])에 응답하여, H-라인(H-line)에 제1 전원 전압(ELVDD)를 인가하는 제3 보상 트랜지스터(TD1) 및 제1 스캔 신호(GW[n])에 응답하여, 보상 신호(VSUS)를 H-라인(Hline)에 인가하는 제3 보상 트랜지스터(TD2)를 포함할 수 있다.
제2 아웃-픽셀(OPXR)은 발광 제어 신호(EM[n])에 응답하여, H-라인(H-line)에 제1 전원 전압(ELVDD)를 인가하는 제5 보상 트랜지스터(TD3) 및 제1 스캔 신호(GW[n])에 응답하여, 보상 신호(VSUS)를 H-라인(Hline)에 인가하는 제6 보상 트랜지스터(TD4)를 포함할 수 있다.
제1 아웃-픽셀(OPXL) 및 제2 아웃-픽셀(OPXR)을 H-라인(H-line)의 양측에 추가함으로써, H-라인(H-line)에 보상 전압(VSUS)을 보다 효율적으로 인가할 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 표시 장치의 단위 화소를 개략적으로 도시한 등가 회로도이며, 도 15는 본 발명의 또 다른 실시예에 따른 표시 장치의 일반 동작 타이밍을 도시한 타이밍도이다.
도 14 및 도 15는 도 8 및 도 9와 유사하므로, 중복되는 구성요소들에 대한 설명은 생략하도록 한다.
도 14를 참조하면, 본 발명의 또 다른 실시예에 따른 유기 발광 표시 장치의 인-픽셀 회로(IPX)는 제1 방향, 예를 들면, 열 방향으로 연장되어 형성된 데이터 라인 및 상기 제1 방향으로 연장되며, 상기 데이터 라인과 이격되어 형성되는 초기화 전압 라인과 연결될 수 있다. 아웃-픽셀 회로(OPX)는 상기 제1 방향으로 연장되며, 상기 데이터 라인과 이격되어 형성된 보상 전원 라인(VSUS)에 연결될 수 있다.
상기 초기화 전압 라인에는 초기화 스위칭 소자(INIT)와 센싱 소자(SEN)가 연결될 수 있다. 초기화 스위칭 소자(INIT)에 인가되는 신호(ON 또는 OFF)에 따라, 초기화 전압(VINIT)를 제4 트랜지스터(T4)의 소스 전극에 인가할 수 있는지 여부를 결정할 수 있다.
초기화 스위칭 소자(INIT)에 턴온 신호(ON)가 인가되면 제4 트랜지스터(T4)에 흐르는 전류의 대부분은 초기화 스위칭 단자(INIT)에 흐르며, 센싱 소자(SEN)는 구동 전류의 크기를 정확하게 측정할 수 없다.
초기화 스위칭 소자(INIT)에 턴오프 신호(OFF)가 인가되면, 제4 트랜지스터(T4)를 통해 흐르는 화소의 구동 전류가 센싱 소자(SEN)로 흐를 수 있다. 즉, 구동 전류의 크기를 정확하게 측정하여, 개별 소자의 열화 정도를 정확하게 측정할 수 있다. 이하, 도 15를 참조하여, 본 실시예의 유기 발광 소자(OLED)가 발광하는 때의 동작 원리에 대해 설명하도록 한다.
도 15를 참조하면, 발광 제어 신호(EM[n])가 하이 레벨의 전압을 유지하는 동안, 제1 스캔 신호(GW[n]), 제2 스캔 신호(GW[n-2]), 및 제3 스캔 신호(GW[n-1])는 로우 레벨의 게이트 온 전압을 가질 수 있다. 제1 스캔 신호(GW[n])는 제3 스캔 신호(GW[n-1])와 1H만큼 시프트되어 있으며, 제2 스캔 신호(GW[n-2])와 2H만큼 시프트되어 있다. 각 스캔 신호의 게이트 온 전압은 2H보다 짧은 시간동안 유지될 수 있으며, 복수개의 로우 레벨의 전압을 유지하는 구간을 가질 수 있다. 스캔 신호의 게이트 온 전압을 2H동안 유지하여 RC Delay에 따른 스토리지 커패시터(Cst)의 충전율 저하를 방지할 수 있다. 또한, 제1 스캔 신호(GW[n]), 제2 스캔 신호(GW[n-2]), 및 제3 스캔 신호(GW[n-1])의 게이트 온 전압의 유지 시간을 2H보다 짧게 하여, 제1 스캔 신호(GW[n])와 제2 스캔 신호(GW[n-2]) 간의 중첩되는 구간을 없애, 스토리지 커패시터(Cst)의 충전율을 향상시킬 수 있다.
센싱 신호(SENSE)는 제1 트랜지스터의 열화 정도를 판단하기 위해 제공될 수 있다. 다만, 유기 발광 소자(OLED)가 발광하는 동작과 동시에 구동 전류의 양을 센싱할 수 없으므로, 발광 제어 신호(EM[n])가 하이 레벨의 전압을 유지하는 동안, 센싱 신호(SENSE)는 로우 레벨의 전압을 유지할 수 있다. 센싱 동작을 수행하지 않는 동안, 센싱 신호(SENSE)는 Anode에 초기화 전압(VINIT)을 인가하는 역할을 수행할 수 있다. 또한, 발광 제어 신호(EM[n])가 로우 레벨의 전압을 유지하는 동안, 센싱 신호(SENSE)는 하이 레벨의 전압을 유지하여 Anode에 제공되는 구동 전류의 유실을 방지할 수 있다.
발광 제어 신호(EM[n])가 게이트 오프 전압, 즉 하이 레벨의 전압으로 상승함에 따라 제3 트랜지스터(T3)가 턴오프되어 구동 전류가 제공되지 않아, Anode의 전압 레벨은 서서히 하강한다. 센싱 신호(SENSE)에 응답하여 턴온되는 제4 트랜지스터에 의해 초기화 전압(VINIT)의 레벨로 떨어진다. 센싱 신호(SENSE)가 다시 하이 레벨로 상승하여 제4 트랜지스터가 턴오프되더라도, 제3 트랜지스터가 발광 제어 신호(EM[n])에 응답하여 턴온되기 전까지 초기화 전압(VINIT) 레벨을 유지하다가, 발광 제어 신호(EM[n])가 로우 레벨의 전압으로 떨어지는 타이밍에 제2 전원 전압(ELVSS)보다 높은 전압으로 상승한다.
Gnode를 제2 전원 전압(ELVSS)과 같이 낮은 전압으로 초기화하였다가 제1 및 제2 데이터 전압(Data[n-5], Data[n-4])을 인가한 후, 그리고 제2 전원 전압(ELVSS)으로 다시 ON BIAS를 걸다가 제3 데이터 전압(Data[n-1])을 걸어 제1 트랜지스터(T1)의 히스테리시스(Hysteresis)를 복원하고, 최종으로 데이터 전압(DATA[i])을 저장할 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 표시 장치의 단위 화소를 개략적으로 도시한 등가 회로도이며, 도 17은 도 16의 회로가 동작하는 타이밍을 도시한 타이밍도이다.
도 16 및 도 17은 도 14 및 도 15와 유사하므로, 중복되는 설명은 생략하도록 한다.
도 16을 참조하면, 센싱 동작시 초기화 스위칭 소자(INT)에 턴오프 신호(OFF)가 인가되어 Anode에 초기화 전압이 인가되는 것을 방지할 수 있다. 또한, 센싱 동작시 제2 전원 전압(ELVSS)이 제1 전원 전압(ELVDD)으로 전환되어, 유기 발광 소자(OLED)로 전류가 유입되는 것을 방지할 수 있다.
센싱 동작은 제3 트랜지스터(T3)가 턴-오프 되었을 때와, 턴-온 되었을 때로 나뉘며, 제3 트랜지스터(T3)가 턴-오프 되었을 때는 제3 트랜지스터(T3)의 누설 전류량을 측정할 수 있다. 제3 트랜지스터(T3)가 턴-온 되었을 때는 제1 트랜지스터(T1)의 구동 전류량을 측정할 수 있어, 제1 트랜지스터(T1)의 열화 정도를 센싱할 수 있다. 이하, 도 17을 참조하여, 본 실시예의 센싱 동작시 구동 원리에 대해 설명하도록 한다.
도 17을 참조하면, 센싱 신호(SENSE)는 제1 트랜지스터의 열화 정도를 판단하기 위해 제공될 수 있다. 다만, 유기 발광 소자(OLED)가 발광하는 동작과 동시에 구동 전류의 양을 센싱할 수 없으므로, 발광 제어 신호(EM[n])가 하이 레벨의 전압을 유지하는 동안, 센싱 신호(SENSE)는 로우 레벨의 전압을 유지할 수 있다. 발광 제어 신호(EM[n])가 로우 레벨의 전압으로 하강할 때, 센싱 신호(SENSE)도 로우 레벨의 게이트 온 전압으로 하강하여, 구동 전류를 센서(SEN)에 제공할 수 있다.
센싱 동작시, 초기화 스위칭 소자(INT)에 오프(OFF) 신호를 인가하여 구동 전류가 초기화 전압(VINIT) 인가 단자로 유입되는 것을 방지할 수 있다. 즉, 센싱 신호(SENSE)로 로우 레벨의 전압이 인가되기 전, 초기화 스위칭 소자(INT)에 인가되는 신호가 오프(OFF) 전압으로 전환될 수 있다.
Anode에 인가되는 전압의 레벨은 발광 제어 신호(EM[n])가 하이 레벨로 상승하여 서서히 하강하다가, 센싱 신호(SENSE)에 응답하여 턴온되는 제4 트랜지스터에 의해 초기화 전압(VINIT)의 레벨로 떨어진다. 센싱 신호(SENSE)가 다시 하이 레벨로 상승하여 제4 트랜지스터가 턴오프되더라도, 제3 트랜지스터가 발광 제어 신호(EM[n])에 응답하여 턴온되기 전까지 초기화 전압(VINIT) 레벨을 유지하다가, 발광 제어 신호(EM[n])가 로우 레벨의 전압으로 떨어지는 타이밍에 제2 전원 전압(ELVSS)보다 높은 전압으로 상승한다.
Gnode를 제2 전원 전압(ELVSS)과 같이 낮은 전압으로 초기화하였다가 제1 및 제2 데이터 전압(Data[n-5], Data[n-4])을 인가한 후, 그리고 제2 전원 전압(ELVSS)으로 다시 ON BIAS를 걸다가 제3 데이터 전압(Data[n-1])을 걸어 제1 트랜지스터(T1)의 히스테리시스(Hysteresis)를 복원하고, 최종으로 데이터 전압(DATA[i])을 저장할 수 있다.
초기화 스위칭 소자(INT)는 발광시에는 일반적으로 동작하다가, 센싱 라인을 통해 인가되는 외부의 특성(예를 들면, 외부광 또는 패널의 온도)을 반영하여, 이를 보상할 수 있도록 초기화 스위칭 소자(INT)의 온, 오프를 제어할 수 있다.
유기 발광 표시 장치에 인가되는 신호는 제1 스캔 신호(GW[n]), 제2 스캔 신호(GW[n-2]), 발광 제어 신호(En[n]), 데이터 신호(DATA[i]), 제1 전원 전압(ELVDD), 제2 전원 전압(ELVSS), 보상 전압(VSUS), 초기화 전압(VINT), 및 센싱 신호(SENSE[n])를 포함할 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 표시 장치의 보상 전원 라인 및 단위 화소를 개략적으로 도시한 등가 회로도이다.
도 18은 도 12와 유사하므로, 중복되는 설명은 생략하도록 한다. 도 18을 참조하면, 단위 화소의 제1 방향으로, H-라인(H-line)이 연장되어 형성되어 있으며, H-라인(H-line)은 상기 R, G, B 화소는 각각 인-픽셀 회로(IPXR, IPXG, IPXB)와 전기적으로 연결될 수 있다.
단위 화소를 관통하는 H-라인(H-line)은 단위 화소마다 하나의 아웃-픽셀(OPX)을 포함할 수 있다. 단, 이에 한정되지 않으며, 적어도 하나 이상의 서브 화소(예를 들면, R, G, B, W 화소)에 아웃-픽셀(OPX)이 형성될 수 있다.
인-픽셀 회로(IPX)는 제1 방향, 예를 들면, 열 방향으로 연장되어 형성된 데이터 라인 및 상기 제1 방향으로 연장되며, 상기 데이터 라인과 이격되어 형성되는 초기화 전압 라인과 연결될 수 있다. 아웃-픽셀 회로(OPX)는 상기 제1 방향으로 연장되며, 상기 데이터 라인과 이격되어 형성된 보상 전원 라인(VSUS)에 연결될 수 있다.
상기 초기화 전압 라인에는 초기화 스위칭 소자(INIT)와 센싱 소자(SEN)가 연결될 수 있다. 초기화 스위칭 소자(INIT)에 인가되는 신호(ON 또는 OFF)에 따라, 초기화 전압(VINIT)를 제4 트랜지스터(T4)의 소스 전극에 인가할 수 있는지 여부를 결정할 수 있다.
도 19는 본 발명의 또 다른 실시예에 따른 표시 장치의 패널 양단에 형성되는 보상 전원 라인 및 단위 화소를 개략적으로 도시한 등가 회로도이다.
도 19는 도 13과 유사하므로, 중복된 설명은 생략하도록 한다. 도 19를 참조하면, 표시 장치의 패널 양단에는 H-라인(H-line)과 전기적으로 연결되는 제1 아웃-픽셀(OPXL) 및 제2 아웃-픽셀(OPXR)을 포함할 수 있다.
제1 아웃-픽셀(OPXL) 및 제2 아웃-픽셀(OPXR)을 H-라인(H-line)의 양측에 추가함으로써, H-라인(H-line)에 보상 전압(VSUS)을 보다 효율적으로 인가할 수 있다.
인-픽셀 회로(IPX)는 제1 방향, 예를 들면, 열 방향으로 연장되어 형성된 데이터 라인 및 상기 제1 방향으로 연장되며, 상기 데이터 라인과 이격되어 형성되는 초기화 전압 라인과 연결될 수 있다. 아웃-픽셀 회로(OPX)는 상기 제1 방향으로 연장되며, 상기 데이터 라인과 이격되어 형성된 보상 전원 라인(VSUS)에 연결될 수 있다.
상기 초기화 전압 라인에는 초기화 스위칭 소자(INIT)와 센싱 소자(SEN)가 연결될 수 있다. 초기화 스위칭 소자(INIT)에 인가되는 신호(ON 또는 OFF)에 따라, 초기화 전압(VINIT)를 제4 트랜지스터(T4)의 소스 전극에 인가할 수 있는지 여부를 결정할 수 있다.
이상에서 본 발명의 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 본 발명의 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
11: 제어부 12: 데이터 구동부
13: 스캔 구동부 14: 발광 구동부
15: 전원 생성부 100: 표시 패널
IPX: 인-픽셀 IPXR: R화소의 인-픽셀
IPXG: G화소의 인-픽셀 IPXB: B화소의 인-픽셀
OPX: 아웃-픽셀 EM[n]: 발광 제어 신호
GW[n]: 제1 스캔 신호 GW[n-2]: 제2 스캔 신호
H: H노드 G: G노드
A: A노드 OLED: 유기 발광 소자
VSUS: 보상 전압 ELVDD: 제1 전원 전압
ELVSS: 제2 전원 전압 VINIT: 초기화 전압

Claims (20)

  1. 제1 방향으로 연장되어 형성되는 복수의 데이터 라인, 제2 방향으로 연장되어 형성되는 복수의 게이트 라인, 및 상기 데이터 라인 및 상기 게이트 라인에 의해 정의되는 복수의 화소; 및
    상기 제1 방향으로 연장되며, 상기 데이터 라인과 이격되어 형성되는 보상 전원 라인을 포함하되,
    상기 각 화소는 상기 데이터 라인으로부터 데이터 전압을 인가받아 동작하는 제1 트랜지스터 및 상기 제1 트랜지스터의 게이트 전극과 제1 노드를 연결하는 스토리지 커패시터를 포함하는 인-픽셀, 및
    상기 보상 전원 라인으로부터 보상 전압을 인가 받아 제1 노드에 상기 보상 전압을 제공하는 아웃-픽셀을 포함하되,
    상기 제1 노드는 상기 제1 트랜지스터의 제1 전극과 연결되는 표시 장치.
  2. 제1 항에 있어서,
    상기 인-픽셀은 제1 입력 신호에 응답하여, 상기 데이터 라인에 인가되는 데이터 전압을 제2 노드에 전달하는 제2 트랜지스터;
    발광 제어 신호에 응답하여, 상기 제1 트랜지스터의 전압을 제3 노드에 전달하는 제3 트랜지스터; 및
    상기 제3 노드에 연결되는 유기 발광 소자를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    제2 입력 신호에 응답하여, 상기 제3 노드에 공통 전원 전압을 인가하는 제4 트랜지스터; 및
    상기 제2 입력 신호에 응답하여, 상기 제2 노드에 공통 전원 전압을 인가하는 제5 트랜지스터를 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 입력 신호는 상기 제2 입력 신호에 비해 2H만큼 위상이 늦은 표시 장치.
  5. 제2 항에 있어서,
    상기 아웃-픽셀은 상기 발광 제어 신호에 응답하여, 상기 제1 노드에 화소 전원 전압을 제공하는 제1 보상 트랜지스터; 및
    제1 입력 신호에 응답하여, 상기 보상 전원 라인에 인가되는 상기 보상 전압을 제1 노드에 전달하는 제2 보상 트랜지스터를 포함하는 표시 장치.
  6. 제1 항에 있어서,
    상기 복수의 화소 중, 적어도 둘 이상의 화소를 포함하는 단위 화소; 및
    상기 제2 방향으로 연장되어 형성되며, 상기 단위 화소와 전기적으로 연결되는 수평 보상 라인을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 단위 화소는 하나의 상기 보상 전원 라인를 포함하며,
    상기 단위 화소는 하나의 아웃-픽셀을 포함하는 표시 장치.
  8. 제1 항에 있어서,
    상기 복수의 화소 중, 적어도 둘 이상의 화소를 포함하는 단위 화소;
    상기 제2 방향으로 연장되어 형성되며, 상기 단위 화소와 전기적으로 연결되는 수평 보상 라인; 및
    상기 수평 보상 라인의 양단에 형성되며, 상기 보상 전원 라인과 연결되는 제1 아웃-픽셀 및 제2 아웃-픽셀을 포함하는 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 아웃-픽셀은 제1 입력 신호에 응답하여, 상기 보상 전원 라인에 인가되는 보상 전압을 상기 수평 보상 라인에 제공하는 제3 보상 트랜지스터를 포함하며,
    상기 제2 아웃-픽셀은 제1 입력 신호에 응답하여, 상기 보상 전원 라인에 인가되는 보상 전압을 상기 수평 보상 라인에 제공하는 제4 보상 트랜지스터를 포함하는 표시 장치.
  10. 제1 방향으로 연장되어 형성되는 복수의 데이터 라인, 제2 방향으로 연장되어 형성되는 복수의 게이트 라인, 및 상기 데이터 라인 및 상기 게이트 라인에 의해 정의되는 복수의 화소;
    상기 제1 방향으로 연장되며, 상기 데이터 라인과 이격되어 형성되는 보상 전원 라인; 및
    상기 제1 방향으로 연장되며, 상기 데이터 라인 및 상기 보상 전원 라인과 이격되어 형성되는 초기화 전원 라인을 포함하되,
    상기 각 화소는 상기 데이터 라인으로부터 데이터 전압을 인가받아 동작하는 제1 트랜지스터 및 상기 제1 트랜지스터의 게이트 전극과 제1 노드를 연결하는 스토리지 커패시터를 포함하는 인-픽셀, 및
    상기 보상 전원 라인으로부터 보상 전압을 인가 받아 제1 노드에 상기 보상 전압을 제공하는 아웃-픽셀을 포함하되,
    상기 제1 노드는 상기 제1 트랜지스터의 제1 전극과 연결되는 표시 장치.
  11. 제10 항에 있어서,
    상기 인-픽셀은 제1 입력 신호에 응답하여, 상기 데이터 라인에 인가되는 데이터 전압을 제2 노드에 전달하는 제2 트랜지스터;
    발광 제어 신호에 응답하여, 상기 제1 트랜지스터의 전압을 제3 노드에 전달하는 제3 트랜지스터; 및
    상기 제3 노드에 연결되는 유기 발광 소자를 포함하는 표시 장치.
  12. 제11 항에 있어서,
    제2 입력 신호에 응답하여, 상기 제3 노드에 초기화 전압을 인가하는 제4 트랜지스터; 및
    상기 제2 입력 신호에 응답하여, 상기 제2 노드에 상기 초기화 전압을 인가하는 제5 트랜지스터를 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 제1 입력 신호는 상기 제2 입력 신호에 비해 2H만큼 위상이 늦은 표시 장치.
  14. 제11 항에 있어서,
    상기 아웃-픽셀은 상기 발광 제어 신호에 응답하여, 상기 제1 노드에 화소 전원 전압을 제공하는 제1 보상 트랜지스터; 및
    제1 입력 신호에 응답하여, 상기 보상 전원 라인에 인가되는 상기 보상 전압을 제1 노드에 전달하는 제2 보상 트랜지스터를 포함하는 표시 장치.
  15. 제10 항에 있어서,
    상기 복수의 화소 중, 적어도 둘 이상의 화소를 포함하는 단위 화소; 및
    상기 제2 방향으로 연장되어 형성되며, 상기 단위 화소와 전기적으로 연결되는 수평 보상 라인을 포함하되,
    상기 단위 화소는 하나의 상기 보상 전원 라인를 포함하며,
    상기 단위 화소는 하나의 아웃-픽셀을 포함하는 표시 장치.
  16. 제10 항에 있어서,
    상기 복수의 화소 중, 적어도 둘 이상의 화소를 포함하는 단위 화소;
    상기 제2 방향으로 연장되어 형성되며, 상기 단위 화소와 전기적으로 연결되는 수평 보상 라인; 및
    상기 수평 보상 라인의 양단에 형성되며, 상기 보상 전원 라인과 연결되는 제1 아웃-픽셀 및 제2 아웃-픽셀을 포함하되,
    상기 제1 아웃-픽셀은 제1 입력 신호에 응답하여, 상기 보상 전원 라인에 인가되는 보상 전압을 상기 수평 보상 라인에 제공하는 제3 보상 트랜지스터를 포함하며,
    상기 제2 아웃-픽셀은 제1 입력 신호에 응답하여, 상기 보상 전원 라인에 인가되는 보상 전압을 상기 수평 보상 라인에 제공하는 제4 보상 트랜지스터를 포함하는 표시 장치.
  17. 제1 방향으로 연장되어 형성되는 복수의 데이터 라인, 제2 방향으로 연장되어 형성되는 복수의 게이트 라인, 및 상기 데이터 라인 및 상기 게이트 라인에 의해 정의되는 복수의 화소;
    상기 제1 방향으로 연장되며, 상기 데이터 라인과 이격되어 형성되는 보상 전원 라인; 및
    상기 제1 방향으로 연장되며, 상기 데이터 라인 및 상기 보상 전원 라인과 이격되어 형성되는 초기화 전원 라인을 포함하되,
    상기 각 화소는 상기 데이터 라인으로부터 데이터 전압을 인가받아 동작하는 제1 트랜지스터 및 상기 제1 트랜지스터의 게이트 전극과 제1 노드를 연결하는 스토리지 커패시터를 포함하는 인-픽셀, 및
    상기 보상 전원 라인으로부터 보상 전압을 인가 받아 제1 노드에 상기 보상 전압을 제공하는 아웃-픽셀을 포함하며,
    상기 초기화 전원 라인에 연결되는 센서를 포함하고,
    상기 제1 노드는 상기 제1 트랜지스터의 제1 전극과 연결되는 표시 장치.
  18. 제17 항에 있어서,
    상기 인-픽셀은 제1 입력 신호에 응답하여, 상기 데이터 라인에 인가되는 데이터 전압을 제2 노드에 전달하는 제2 트랜지스터;
    발광 제어 신호에 응답하여, 상기 제1 트랜지스터의 전압을 제3 노드에 전달하는 제3 트랜지스터; 및
    상기 제3 노드에 연결되는 유기 발광 소자를 포함하는 표시 장치.
  19. 제18 항에 있어서,
    제2 입력 신호에 응답하여, 상기 제3 노드에 초기화 전압을 인가하는 제4 트랜지스터; 및
    상기 제2 입력 신호에 응답하여, 상기 제2 노드에 상기 초기화 전압을 인가하는 제5 트랜지스터를 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 아웃-픽셀은 상기 발광 제어 신호에 응답하여, 상기 제1 노드에 화소 전원 전압을 제공하는 제1 보상 트랜지스터; 및
    제1 입력 신호에 응답하여, 상기 보상 전원 라인에 인가되는 상기 보상 전압을 제1 노드에 전달하는 제2 보상 트랜지스터를 포함하는 표시 장치.
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