JP4053102B2 - 半導体装置およびその作製方法 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本明細書で開示する発明は、ＳＯＩ（Silicon-On-Insulator）構造を有する絶縁ゲイト型半導体装置、特に絶縁ゲイト型電界効果トランジスタ（以後、単にＩＧ−ＦＥＴと略記する）の構成およびその作製方法に関する。ＳＯＩ構造を有する絶縁ゲイト型半導体装置としてはＳＯＳ（Silicon-On-Sapphire ）基板やＳＩＭＯＸ（Separation-by-Implanted Oxygen）基板などの上に形成された半導体装置を挙げることができる。
【０００２】
特に、チャネル長が0.35μｍ以下（特に、0.1 μｍ以下）の微細素子を作製する場合において効果を発揮する技術である。従って、本発明はＩＧ−ＦＥＴを集積化して構成されたＩＣ、ＶＬＳＩ、ＵＬＳＩなどの様々な半導体集積化回路に応用することが可能である。
【０００３】
なお、本明細書中における「半導体装置」という言葉は「半導体を利用して活用される装置」を意味しており、ＩＧ−ＦＥＴの様な半導体素子は言うに及ばず、半導体素子を集積化した集積化回路、さらにはその集積化回路を組み込んだ電子機器までを「半導体装置」の範疇に含めるものとする。なお、本明細書中では説明の便宜上、必要に応じて半導体素子、集積化回路、電子機器等の言葉を使い分けることとする。
【０００４】
【従来の技術】
近年、ＶＬＳＩなどの集積化回路は益々微細化の一途を辿る傾向にあり、配線の幅も0.35〜0.1 μｍ以下、さらには 0.01 μｍ以下といったディープサブミクロン領域の加工寸法が要求される様になってきている。
【０００５】
それと同時に低消費電力化が要求される様になり、ＣＭＯＳ形ＩＣの低消費電力特性が必要不可欠な構成となりつつある。この様なＣＭＯＳ形ＩＣを微細化するとＮ型ＦＥＴとＰ型ＦＥＴとの間で発生するラッチアップ現象が問題となるが、それを解決したのがＳＯＩ構造のＩＧ−ＦＥＴである。
【０００６】
また、基板と素子とが完全に絶縁されるため、そこに生じる寄生容量を大幅の低減することが可能となり、高速動作性も追及することができる。
【０００７】
以上の様に、ＳＯＩ構造を有する半導体装置は次世代の高速素子として極めて注目されており、今後、益々需要が高まると予想される。
【０００８】
この様な半導体素子の微細化はスケーリング則に従って進められてきており、微細化が集積化回路の特性向上をもたらすことは一般的に知られていた。しかしながら、サブミクロン領域の微細加工となると単純にはスケーリング則に従わない問題が生じる様になる。
【０００９】
その様な問題として短チャネル効果という現象が代表的に知られている。短チャネル効果とは、ゲイト電極の線幅が短くなる、即ちチャネル形成領域が短くなるにつれて、チャネル形成領域の電荷がゲイト電圧だけでなく、ソース／ドレイン領域の空乏層電荷や電界および電位分布の影響を大きく受ける様になるために引き起こされる現象である。
【００１０】
この様子を簡略化して図３に示す。図３はＳＩＭＯＸ基板上に形成された従来の半導体装置であり、３０１はシリコン基板、３０２は酸素注入により形成した埋め込み酸化膜層である。埋め込み酸化膜層３０２の上には結晶半導体（単結晶シリコン層）が配置されており、それを利用してソース領域３０３、ドレイン領域３０４、チャネル領域３０５、ゲイト電極３０６である。また、３０８で示される点線はドレイン電圧Ｖｄが小さい時に形成される空乏層を表している。
【００１１】
通常、チャネル領域３０５を流れる電流はゲイト電圧Ｖｇのみで制御される。この場合、３０８で示される様に、チャネル領域３０５近傍の空乏層はチャネルに概略平行となり、均一な電界が形成される。
【００１２】
しかし、ドレイン電圧Ｖｄが高くなると、ドレイン領域３０４近傍の空乏層がチャネル領域３０５、ソース領域３０３の方へと広がり、３０９で示される実線で表される様に、ドレイン空乏層の電荷や電界がソース領域３０３、チャネル領域３０５近傍の空乏層へと影響を及ぼす様になる。即ち、オン電流が複雑な電界分布により変化し、ゲイト電圧Ｖｇのみで制御することが困難な状況となるのである。
【００１３】
ここで、短チャネル効果が生じる場合におけるチャネル形成領域周辺のエネルギー状態を図４を用いて説明する。図４において実線で示す状態図はドレイン電圧が０Ｖの時のソース領域４０１、チャネル形成領域４０２、ドレイン領域４０３のエネルギーバンド図である。
【００１４】
この状態において十分大きいドレイン電圧Ｖｄが印加されると、図４において点線で示す様な状態へと変化する。即ち、ドレイン電圧Ｖｄにより形成されたドレイン領域４０３の空乏層電荷や電界が、ソースおよびチャネル領域４０１、４０２の空乏層電荷に影響を与え、エネルギー（電位）状態はソース領域４０１からドレイン領域４０３にかけて連続的に変化する様になる。
【００１５】
そして、このような短チャネル効果が半導体素子、例えばＩＧ−ＦＥＴに与える影響としてはしきい値電圧（Ｖth）の低下やパンチスルーによる素子耐圧の低下等の現象がよく知られている。また、パンチスルー現象によってドレイン電流に対するゲイト電圧の影響が低下するとサブスレッショルド特性が悪くなることも知られている。
【００１６】
まず、しきい値電圧の低下はＮチャネル型ＦＥＴに対してもＰチャネル型ＦＥＴに対しても同様に見られる現象である。また、この低下の度合いはドレイン電圧に依存するばかりでなく、基板不純物濃度、ソース／ドレイン拡散層深さ、ゲイト酸化膜厚、基板バイアス等の様々なパラメータに依存する。
【００１７】
しきい値電圧の低下は消費電力を小さくするといった意味では望ましいことであるが、一般的には集積回路の駆動電圧が小さくなることで周波数特性が高くならないといったデメリットが問題となってしまう。
【００１８】
また、チャネル長が短くなるとドレイン側の空乏層がソース側の空乏層と繋がる状態を形成してソース近傍の拡散電位を下げるためチャネルが形成されていなくてもソース／ドレイン間に電流が流れる様になる。これがパンチスルーと呼ばれる現象である。
【００１９】
パンチスルー現象が生じると飽和領域でもドレイン電流が飽和しなくなるためドレイン電圧の増加に伴って大電流が流れる様になり、ソース／ドレイン間の素子耐圧が大幅に低下することが問題となっていた。
【００２０】
また、パンチスルー現象に伴うサブスレッショルド特性の劣化とはサブスレッショルド係数（Ｓ値）が大きくなる、即ちＦＥＴのスイッチング特性が劣化することを意味している。ここでサブスレッショルド特性に及ぼす短チャネル効果の影響を図５に示す。
【００２１】
図５は横軸にゲイト電圧Ｖｇ、縦軸にドレイン電流Ｉｄの対数をとったグラフであり、５０１の領域における傾き（サブスレッショルド特性）の逆数がＳ値である。この図５ではチャネル長を徐々に短くした時の特性の変化を比較しており、矢印の方向に向かってチャネル長は短くなっている。
【００２２】
その結果、チャネル長が短くなるに従って特性の傾きが小さくなる、即ちＳ値が大きくなる傾向にあることが確認できる。このことは、チャネル長が短くなるに従ってＦＥＴのスイッチング特性が劣化することを意味する。
【００２３】
以上説明した様な短チャネル効果を抑制する手段として様々な技術が提案されてきている。例えば、埋め込み酸化膜で基板と素子とを絶縁するタイプのＳＯＩ構造（貼り合わせ技術やイオン注入技術を利用したもの等）では、埋め込み酸化膜の膜厚を薄くすることが短チャネル効果の抑制に効果的であることが報告されている。しかし、これだけでは十分な解決までには至らなかった。
【００２４】
また、チャネル長が0.1 μｍ程度と極めて短いＳＯＩ構造の半導体装置は、チャネル領域における不純物元素の存在確率が極めて小さい（１個乃至数個）という特徴を有しており、室温でも電子の移動速度が通常よりも速くなる現象（速度オーバーシュート効果）が確認されている。（K.Ohuchi et al.,Jpn.J.Appl.Phys. 35, 960（1996）. ）。
【００２５】
さらに、その効果を利用して高速動作性を向上させた高速半導体装置も発表されている。しかしながら、その様な高速半導体装置においては、前述の様な短チャネル効果によるパンチスルー現象とそれに伴う耐圧の劣化といった諸問題は解決されていないのが現状である。
【００２６】
また、短チャネル効果によるしきい値電圧の低下を抑制するための手段としては、チャネル形成領域全体に均一に一導電性を付与する不純物元素を添加して、その添加量でもってしきい値電圧を制御する方法が採られてきた。しかし、この方法では添加した不純物がキャリアを散乱させる原因となるのでキャリアの移動度を低下させてしまうことが問題となっていた。
【００２７】
また、ＳＯＩ基板のマザーサブストレートとなる単結晶シリコン基板の作製方法には、極めて酸素含有量の低いＦＺ法と、応力緩和および反り防止のためにある程度の酸素を含有させたＣＺ法で形成されたものがある。通常、メモリＩＣやロジックＩＣ用にはＣＺ法による単結晶シリコン基板が用いられる。
【００２８】
しかし、ＣＺ法で形成された単結晶シリコン基板は酸素含有量が減少するに従って熱履歴などによる反り量が増加する特徴があり、逆に反り量を十分低減しうるレベルまで酸素含有量を上げる（通常、 1〜2 ×1018atoms/cm3 程度）と、酸素原子がキャリアの移動を妨げてしまう様なことが起こりうる。
【００２９】
【発明が解決しようとする課題】
現状の半導体産業においては、極限まで集積化された半導体集積回路が求められており、個々の半導体素子の微細化をどこまで追求できるかが鍵となっている。しかし、ディープサブミクロン領域のファインパターンを形成する技術が開発されたとしても、前述の様な短チャネル効果の問題が素子の微細化を阻む致命的な障害となっていた。
【００３０】
本発明は上記問題点を鑑みてなされたものであり、半導体素子の微細化に伴う短チャネル効果を効果的に抑制するための技術を開示するものである。そして、短チャネル効果によって実現が困難であったディープサブミクロン領域の微細素子を形成可能とすることを課題とする。
【００３１】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
絶縁性基板または絶縁層上に形成された結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を少なくとも有するＳＯＩ構造で構成される絶縁ゲイト型半導体装置であって、
前記チャネル形成領域はキャリアが移動する領域と、
前記ドレイン領域より前記チャネル形成領域およびソース領域に向かって広がる空乏層をピニングするために人為的かつ局部的に形成された不純物領域と、
を有し、
前記不純物領域にはエネルギーバンド幅（Ｅｇ）を広げる不純物元素が添加されていることを特徴とする。
【００３２】
また、他の発明の構成は、
絶縁性基板または絶縁層上に形成された結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を少なくとも有するＳＯＩ構造で構成される絶縁ゲイト型半導体装置であって、
前記チャネル形成領域はキャリアが移動する領域と、
不純物元素の添加により所定のしきい値電圧に制御するために人為的かつ局部的に形成された不純物領域と、
を有し、
前記不純物領域にはエネルギーバンド幅（Ｅｇ）を広げる不純物元素が添加されていることを特徴とする。
【００３３】
また、他の発明の構成は、
絶縁性基板または絶縁層上に結晶半導体を形成する工程と、
前記結晶半導体を利用してソース領域、ドレイン領域およびチャネル形成領域とを形成する工程と、
前記チャネル形成領域において人為的かつ局部的に不純物領域を形成する工程と、
前記チャネル形成領域上にゲイト絶縁膜およびゲイト電極とを形成する工程と、
を少なくとも有するＳＯＩ構造で構成される絶縁ゲイト型半導体装置の作製方法において、
前記チャネル形成領域はキャリアが移動する領域と前記不純物領域とで構成され、
前記不純物領域にはエネルギーバンド幅（Ｅｇ）を広げる不純物元素が人為的かつ局部的に添加されていることを特徴とする。
【００３４】
本発明の主旨は、チャネル形成領域に対して人為的かつ局部的に形成した不純物領域により、ドレイン領域からチャネル形成領域に向かって広がる空乏層を効果的に抑制し、短チャネル効果によって引き起こされるパンチスルー現象、サブスレッショルド特性の劣化、耐圧の劣化などの諸問題を防止することにある。
【００３５】
なお、本出願人はあたかもチャネル形成領域に不純物領域のピンを形成することに似ていることから、本発明によるデバイスをピニング型半導体装置と呼んでいる。なお、本明細書中において「ピニング」とは「抑止」を意味しており、「ピニングする」とは「抑止する」という意味で用いている。
【００３６】
即ち、チャネル形成領域に対して局部的に不純物領域を形成し、その領域をエネルギー的な障壁として利用するものである。そして、不純物領域をエネルギー的な障壁として利用することでドレイン領域側の空乏層がチャネル形成領域側へ広がるのをエネルギー的に抑止し、それによってチャネル形成領域に形成される電界がゲイト電圧のみによって制御される様にする。
【００３７】
本発明は上記構成をなすために不純物領域を形成する不純物元素としてエネルギーバンド幅（Ｅｇ）を広げる不純物元素を用いている。その様な不純物元素としては炭素（Ｃ）、窒素（Ｎ）、酸素（Ｏ）から選ばれた一種または複数種類の元素が挙げられる。
【００３８】
この場合、添加された不純物はチャネル形成領域に局部的にエネルギーバンド幅の大きいエネルギー障壁を形成する。この様に炭素、窒素、酸素を用いた場合には、図６（Ａ）で示す状態であったチャネル形成領域のエネルギーバンドを図６（Ｂ）で示す状態とし、エネルギーバンド幅（Ｅｇ）を広げることで障壁ΔＥ（拡散電位差またはビルトイン電位差と呼ばれる）が形成される。
【００３９】
また、本発明において「キャリアが移動する領域」が真性または実質的に真性であることはＳＯＩ構造の半導体装置に特有の注目すべき特徴である。なお、本明細書において真性な領域とは、例えばサファイア基板上にエピタキシャル成長させた単結晶シリコン層の様な不純物元素を含有しない領域、またはＮ型やＰ型を付与する不純物元素および炭素、窒素、酸素といった不純物元素を意図的に添加しない領域を指している。
【００４０】
また、実質的に真性とは、結晶半導体（本明細書では単結晶シリコンを代表例とする）中において、意図的にＮ型やＰ型を付与する不純物元素を添加しなくても生ずる導電型を相殺した領域、又はしきい値制御が可能な範囲においてソースおよびドレイン領域と同一導電型を呈する領域を指している。
【００４１】
また、実質的に真性な領域において、結晶半導体（結晶シリコン）表面近傍における一導電性を付与する不純物元素（リンまたはボロン）の濃度は 5×1015atoms/cm3 以下（好ましくは 5×1014atoms/cm3 以下）であり、酸素濃度は 2×1018atoms/cm3 以下（好ましくは 1×1017atoms/cm3 以下）である。
【００４２】
なお、ここで言う結晶半導体表面近傍とはデバイス素子として機能しうる領域を指しており、ＳＯＩ基板の単結晶シリコン層、もしくは、少なくともキャリアが移動する領域（反転層）を含む領域を指す。また、本発明の特徴である不純物領域には不純物元素が大量に含まれていて当然であるので、上記不純物濃度の範囲に当てはまらないことは言うまでもない。
【００４３】
また、本明細書中においては結晶半導体として単結晶シリコンを代表例とするが、この単結晶シリコンとは現在のＩＣ、ＬＳＩレベルで一般的に用いられている水準の単結晶シリコンは勿論のこと、さらに高水準の単結晶シリコン（究極的には宇宙空間で作製された様な理想状態の単結晶シリコン）もその範疇に含まれるものとする。
【００４４】
また、ＳＯＩ構造は大別して２種類があり、一つはＳＯＳ基板に代表される様に絶縁性基板上に単結晶シリコン層を成長させた構造である。もう一つはＳＩＭＯＸ基板やウェーハ接合ＳＯＩに代表される様に単結晶シリコン基板中に絶縁層を形成させた構造である。特にＳＩＭＯＸ基板は1986年以降ＳＯＩ構造の主要な形成技術となっている。
【００４５】
本発明はＳＯＩ構造の作製方法に関係なく、ＳＯＩ基板全般に活用することができる。即ち、半導体装置を作製する際に、どの様な方法でＳＯＩ基板を作製するか、もしくはどの様な方法で単結晶シリコン層を得るかは、作製者が適宜決定することができる。
【００４６】
【発明の実施の形態】
ここでＳＩＭＯＸ基板上に形成された半導体装置に対して本発明を適用した場合について図１を用いて説明する。なお、説明はＮチャネル型ＦＥＴを例にとって行う。
【００４７】
図１（Ａ）に示すのは本発明のＩＧ−ＦＥＴのソース領域、ドレイン領域およびチャネル形成領域を上面から見た時の状態の模式図である。なお、１０１がソース領域、１０２がドレイン領域、１０３がチャネル形成領域である。
【００４８】
そして、本発明の特徴はチャネル形成領域１０３内に人為的かつ局部的に不純物領域１０４が形成されている点である。ここでは不純物領域１０４を線状パターン形状に形成した場合を例とするが、不純物領域はドットパターン状に設けることも可能である。
【００４９】
なお、不純物領域１０４をチャネル方向（ソース−ドレイン間を結ぶ方向またはキャリアが移動する方向）と概略平行な線状パターン形状に設けた場合、不純物領域が側壁となってキャリアの移動を規定するエネルギー的なレールを構成するため、キャリア同士の衝突による散乱の発生確率が低減されて移動度が向上するといった利点が生まれるので望ましい。
【００５０】
また、本出願人はキャリアの移動するパス、即ち不純物領域と不純物領域との間の領域をポテンシャルスリット領域又はレーン領域と呼んでいる。
【００５１】
ここではチャネル形成領域１０３内の一端から他端に向かって（例えば、ソース領域１０１からドレイン領域１０２に向かって）チャネル方向と概略平行に線状パターン形状を有する不純物領域１０４を形成した場合についての説明を行う。また、添加する不純物として酸素を用いた場合を例とする。
【００５２】
添加された不純物（酸素）はチャネル形成領域１０３内に局部的にエネルギーバンド幅の大きいエネルギー障壁を形成する。図１の様に不純物元素として酸素を用いた場合には、前述の様に図６（Ａ）で示す状態であったチャネル形成領域１０３のエネルギーバンドを図６（Ｂ）で示す状態とし、エネルギーバンド幅（Ｅｇ）を広げることで障壁ΔＥを形成する。また、酸素を添加して形成された不純物領域は例えば SiOx で示される様な構造の絶縁性の高抵抗領域となり電気的にも障壁となる。
【００５３】
特に、図１（Ａ）に示す様にドレイン領域１０２とチャネル形成領域１０３との接合部は最も電界の変化の激しい領域であるので、この位置に不純物領域１０４がかかる様にしておくことが望ましい。また、ゲイト電極による電界がドレイン領域１０２内にもおよぶ場合はドレイン領域１０２内部に入り込む様に不純物領域１０４を形成すると良い。逆にソース領域１０１内部にはなるべく不純物領域１０４が入り込まない構成とすることが好ましい。
【００５４】
また、この場合の様に不純物元素として酸素（他にも炭素、窒素等）を用いる場合においては、どの場合も不純物領域を絶縁性のエネルギー障壁として活用するのでＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとで共通化することができる。このことは、本発明をＣＭＯＳ回路に適用した場合に製造工程を簡略する上で有利であることを意味する。
【００５５】
また、これらの不純物元素は、母体基板がシリコンである場合、シリコン原子と強く結合するので加熱処理などにより再拡散する恐れが少ない。
【００５６】
また、本発明は 0.35 μｍ以下（特に、0.1 μｍ以下）、さらには0.01μｍ以下といったディープサブミクロン領域の微細加工を必要とする微細素子を形成する際に極めて効果的である。従って、チャネル形成領域の長さ（チャネル長またはソース／ドレイン間距離）も0.01〜0.35μｍといった短いものとなるため、不純物領域はさらに細かいパターンを切らなければならない。
【００５７】
例えば、線状パターン状の不純物領域を形成する際にレジストマスクを利用する場合にはレジストマスクに開孔を設けるパターニングは解像度の問題から通常の露光法を用いることができない。その様な場合においては、ＫｒＦやＡｒＦ等のエキシマレーザーを用いた露光法、電子（ビーム）描画法、 FIB（Focussed Ion Beam ）法等の技術を用いて行うことでディープサブミクロン領域の微細パターンを実現すれば良い。
【００５８】
また、不純物領域はパターニングにより人為的に配列して形成されるので、図１（Ａ）の様な配置だけでなく、任意の様々な配置とすることが可能である。
【００５９】
次に、図１（Ａ）に示すソース領域／チャネル形成領域／ドレイン領域の構成を有する絶縁ゲイト型半導体装置（ＩＧ−ＦＥＴ）を駆動させた際に、どの様にして短チャネル効果が抑制されるかを以下に説明する。
【００６０】
まず、図１（Ａ）をＡ−Ａ’で切った断面図を図１（Ｂ）に示す。１０５はシリコン基板、１０６は埋め込み酸化膜である。不純物領域１０４はソース領域１０１とドレイン領域１０２とを繋ぐ様にして形成されているので、Ａ−Ａ’で切った断面では図１（Ｂ）の様に不純物領域１０４が現れる。
【００６１】
また、図１（Ａ）をＢ−Ｂ’で切った断面図を図１（Ｃ）に示す。図１（Ｃ）はチャネル方向と垂直にチャネル形成領域１０３を切断した断面を表していることになる。
【００６２】
この時、ある不純物領域１０４の幅はｗpi,nで表され、その不純物領域間の間隔（ポテンシャルスリット領域の幅）はｗpa,mで表される。ここでｎ、ｍはチャネル形成領域１０３内において、ｗpi,nがｎ番目の不純物領域の幅であり、ｗpa,mがｍ番目のポテンシャルスリット領域（キャリアの移動するパス）であることを意味している。
【００６３】
ここまでの説明は単に構造についての説明であったが、次にその効果についての説明を行う。ここで図２（Ａ）に示すのは、本発明のＩＧ−ＦＥＴのチャネル形成領域のみに着目した模式図である。
【００６４】
まず、図１（Ｂ）に示す様な構造を有する半導体装置に対してゲイト電圧、ドレイン電圧を印加した場合には、図２（Ａ）に示す様な状態でソース側空乏層２０１、チャネル側空乏層２０２、ドレイン側空乏層２０３が形成される。即ち、ドレイン側空乏層２０３は不純物領域２０４が障壁となってソース側への広がりを防止された形となる。なお、２０５は埋め込み酸化膜の一部である。
【００６５】
図１（Ｂ）では判りにくいが不純物領域２０４は図１（Ａ）に示す様に配置されており、チャネル方向から見ると図１（Ｃ）の様な状態で配置されている。従って、チャネル形成領域１０３を塞ぐ格子状のフィルターでドレイン側空乏層の広がりを抑えているというモデルで考えれば理解しやすい。
【００６６】
従って、本発明による構造の半導体装置においては、図２（Ａ）に示す様に空乏層が実質的に相互に干渉することなく分断される。即ち、ソース側空乏層２０１、チャネル側空乏層２０２が、ドレイン側空乏層２０３の影響を受けないで分布することになるので、エネルギー状態は図２（Ｂ）に示す状態となる。
【００６７】
即ち、図４に示した従来のエネルギー状態図と異なり、チャネル領域のエネルギー状態は殆どゲイト電圧による電界のみに制御されるので、チャネル領域に対して概略平行な形状を有する。従って、短チャネル効果特有のパンチスルー現象の様な問題がなく、ドレイン耐圧の高い半導体装置を作製することができる。
【００６８】
さらに、図２（Ａ）に示す様に、本発明においてはドレイン電圧が高くなった状態においても空乏層の占める体積が図３に示した様な従来のものと比べて減少しているため、従来よりも空乏層電荷が小さく、空乏層容量が小さい特徴がある。ここで、Ｓ値を導出する式は次式で表される。
【００６９】
【数３】
【００７０】
即ち、前述の様に、図５に示すグラフにおいて５０１で示される領域における傾きの逆数を表していることが判る。また、数３の式は近似的に次式の様に表すことができる。
【００７１】
【数４】
【００７２】
数４において、ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷量、Ｃd は空乏層容量、Ｃitは界面準位の等価容量、Ｃoxはゲイト酸化膜容量である。従って、本発明によれば空乏層容量Ｃd が従来よりも十分小さくなるので、Ｓ値を85mV/decade 以下（好ましくは70mV/decade 以下）の小さな値とすることができる、即ち優れたサブスレッショルド特性を得ることができるのである。
【００７３】
また、本発明が目指すところは、空乏層容量Ｃd および界面準位の等価容量Ｃitを０に可能な限り近づけることである。即ち、Ｃd ＝Ｃit＝０となる理想状態におけるＳ値（60mV/decade ）に近づけることにある。
【００７４】
また、チャネル形成領域が図１（Ｃ）に示す構造となっていることは短チャネル効果によるしきい値電圧の低下を緩和する上で非常に重要である。なぜならば、図１（Ｃ）に示す構造が意図的に狭チャネル効果を生み出すために必要な構成だからである。
【００７５】
この狭チャネル効果とは、元来バルクシリコン上に形成したＭＯＳＦＥＴで確認されている現象であり、チャネル幅が狭くなった時に素子を分離するフィールド酸化膜のバーズビークやチャネルストッパーの不純物拡散の影響等を受けてしきい値電圧が増加するという現象である。
【００７６】
本発明の構成となる思想の一つは、チャネル形成領域に人為的に不純物領域を形成・配置することで意図的に狭チャネル効果を生じさせることである。そして、本発明の構成は不純物領域間の距離（図１（Ｃ）におけるｗpa,mに相当する）を3 〜 300 ｎｍ( 好ましくは3 〜 100 ｎｍ) の範囲で精密に制御することでしきい値電圧の制御を行うという思想に基づいている。
【００７７】
例えば、図１（Ｃ）に示す様にある断面に着目すると、チャネル形成領域の幅Ｗは不純物領域１０４によって分断され、実質的に狭いチャネル幅ｗpa,mを持つ複数のチャネル形成領域の集合体と見なすことができる。
【００７８】
即ち、その複数の狭いチャネル幅ｗpa,mを有する領域において狭チャネル効果が得られると考えられる。マクロ的に見ると図１（Ａ）に示す様にチャネル形成領域全体にこの様な狭チャネル効果が得られる領域が存在するので、全体的にも狭チャネル効果が得られ、しきい値電圧が増加すると考えられる。
【００７９】
従って、チャネル長に短くなることで短チャネル効果によってしきい値電圧が低下したとしても、以上の理由により狭チャネル効果によってしきい値電圧を意図的に増加させてしきい値制御を行うことができるので、結果的にしきい値電圧の変化を緩和することが可能となる。
【００８０】
以上の構成でなる本発明について、以下に記載する実施例でもって詳細な説明を行うこととする。また、これより記載する実施例は、本発明の構成の一例を示すものであり、半導体装置作製者の必要に応じて様々な応用を実施することが可能である。
【００８１】
従って、特許請求の範囲に記載された事項は、以下に記載する実施例以外の応用であっても、本発明の構成をもってなしうる全ての発明をも包含するものと考える。
【００８２】
【実施例】
〔実施例１〕
本発明を用いてＳＩＭＯＸ基板上に絶縁ゲイト型電界効果トランジスタを形成する例を図７を用いて説明する。なお、本実施例ではＮチャネル型ＦＥＴとＰチャネルＦＥＴとを相補的に組み合わせたＣＭＯＳ回路を形成する場合の例について説明する。
【００８３】
まず、弱いＮ型またはＰ型導電性を有する単結晶シリコン基板７０１を用意する。そして、1×1018atoms/cm2 程度のドーズ量で酸素イオンを注入し、800〜1300℃の範囲内で加熱処理を行うことで埋め込み酸化膜７０２を形成する。こうして、厚さ0.05〜0.5 μｍの埋め込み酸化膜７０２と厚さ10 〜 200 ｎｍ（好ましくは、20 〜 60 ｎｍ）の単結晶シリコン層７０３を得る。
【００８４】
この際、ＳＯＩ技術の最も大きな特徴の一つは、得られた単結晶シリコン層７０３に含まれる不純物元素（母体となる単結晶シリコン基板７０１に予め含まれてしまうもの）は１個乃至数個程度と殆ど皆無に等しく、極めて高純度の真性または実質的に真性な単結晶シリコン層が得られる点である。
【００８５】
また、勿論埋め込み酸化膜７０２の膜厚や単結晶シリコン層７０３の膜厚は本実施例で示す範囲の値に限定されるものではなく、必要に応じて適宜調節することは可能である。ＳＩＭＯＸ基板に関する詳細な説明は、例えば、丸善株式会社，志村史夫著，半導体シリコン結晶工学，平成５年９月３０日発行，Ｐ２１７以下を参照すると良い。
【００８６】
こうして図７（Ａ）に示す様なＳＩＭＯＸ基板が得られる。勿論、ＳＩＭＯＸ基板ではなく、ウェーハ貼り合わせ技術を用いて形成したＳＯＩ基板、サファイア基板の様な絶縁性基板上に単結晶シリコン層を成長させたＳＯＳ基板、多孔質シリコンの酸化を利用したＦＩＰＯＳ（Full Isolation by Porous Oxidized Silicon ）基板等、他のタイプのＳＯＩ基板を用いても構わない。
【００８７】
図７（Ａ）の状態が得られたら、熱酸化処理を施すことにより図示しない薄い熱酸化膜を形成し、その上に窒化珪素膜でなるマスクパターン７０４、７０５を形成する。その際、マスクパターン７０４は後のＮチャネル型ＦＥＴ上に、マスクパターン７０５は後のＰチャネル型ＦＥＴ上に配置する。
【００８８】
そして、その状態で1000〜1200℃程度の高温で熱酸化を行い、素子分離のためにフィールド酸化膜７０６を形成する。こうして、Ｎチャネル型ＦＥＴの活性層となる領域７０７とＰチャネル型ＦＥＴの活性層となる領域７０８を得る。
【００８９】
こうして図７（Ｂ）に示す状態が得られたら、マスクパターン７０４、７０５および図示しない熱酸化膜を除去する。そして、Ｐ（リン）を添加してＮチャネル型ＦＥＴのソース領域７０９、ドレイン領域７１０を形成し、さらにＢ（ボロン）を添加してＰチャネル型ＦＥＴのソース領域７１１、ドレイン領域７１２を形成する。
【００９０】
この際、リンおよびボロンはレジストマスクを用いて打ち分ければ良い。また、この際に不純物を添加しない領域は真性または実質的に真性な領域であり、Ｎチャネル型ＦＥＴのチャネル形成領域７１３、Ｐチャネル型ＦＥＴのチャネル形成領域７１４を構成する。（図７（Ｃ））
【００９１】
以上の様に、チャネル形成領域を真性または実質的に真性な領域とした場合、半導体装置の活性層は、Ｎチャネル型ＦＥＴを例にすると、Ｎ+ （ソース領域）−Ｉ（チャネル形成領域）−Ｎ+ （ドレイン領域）の様な構成となる。ここで、Ｎ+ は強いＮ型を示すことを意味しており、Ｉは真性または実質的に真性であることを意味している。
【００９２】
この様な構成の他にも、例えばＮ+ （ソース領域）−Ｎ--（チャネル形成領域）−Ｎ+ （ドレイン領域）、Ｐ+ （ソース領域）−Ｐ--（チャネル形成領域）−Ｐ+ （ドレイン領域）の様な構成を採ることも可能である。なお、Ｎ--は極弱いＮ型を、Ｐ--は極弱いＰ型を示すことを意味している。
【００９３】
この様な構成は、移動度が向上する利点を有する反面、耐圧が低下する欠点が問題となっていた。しかしながら、本発明を利用することで高い耐圧特性を有する半導体装置を作製することが可能であるため、高い移動度と高い耐圧とを同時に満たすことができる。
【００９４】
次に、図７（Ｃ）に示す状態が得られたら、図７（Ｄ）に示す様に、チャネル形成領域７１３、７１４に対して炭素（Ｃ）、窒素（Ｎ）、酸素（Ｏ）から選ばれた一種または複数種類の元素を添加し、空乏層のストッパーとなる不純物領域７１５、７１６を形成する。本実施例では不純物元素として酸素を用い、添加する領域７１５、７１６はパターニングにより図示しないレジストマスクに開孔を設けて選択的に設計する。
【００９５】
なお、不純物領域７１５、７１６は極めて微細な加工寸法で形成する必要があるため精巧なリソグラフィ技術を必要とする。そのためには、電子ビームを用いる技術（電子描画法）、イオンビームを用いる技術（FIB 法) 、エキシマレーザーを用いる技術等を用いて線状パターン形状の露光を行えば良い。
【００９６】
またこの時、ポテンシャルスリット領域の幅（ｗpa,m）は3 〜 300 ｎｍ( 好ましくは3 〜 100 ｎｍ) の範囲内に制御する。また、全ての間隔（ｗpa,m）は±20％以内（好ましくは±5 ％以内）に納まる様に制御する。このポテンシャルスリット領域の幅（ｗpa,m）は狭チャネル効果に直接的に影響を与えるので精密に制御することが重要なのである。
【００９７】
なお、ポテンシャルスリット領域の幅の下限界である3 ｎｍという値は量子効果が起こらない限界値として定めている。本発明ではポテンシャルスリット領域の幅を量子効果の生じない又は現れない範囲内で制御する様に注意している。
【００９８】
従って、図１（Ａ）に示す上面図の様に配置された不純物領域７１５、７１６はポテンシャルスリット領域の幅（ｗpa,m）が全て揃った状態で形成される。そのため、しきい値電圧のバラツキ（狭チャネル効果のバラツキに起因する）や発熱のバラツキ（ポテンシャルスリット領域を流れる電流密度のバラツキに起因する）を効果的に抑制することができる。
【００９９】
また、半導体装置の耐圧を効果的に向上させるためには図７（Ｄ）に示す様に不純物領域７１５、７１６をドレイン領域７１０、７１２に入り込む様に配置することが有効である。その際、ソース領域は入り込む様に配置してもしなくても良いが入り込まない方が好ましい（本実施例ではチャネル形成領域の境界を明確にするためソース領域にも不純物領域が入り込む場合を例とする）。
【０１００】
また、チャネル形成領域とソース／ドレイン領域間にＬＤＤ領域を設ける構成とする場合には、ＬＤＤ領域内部にまで、又はＬＤＤ領域を超えてドレイン領域内部にまで渡って不純物領域を形成することが好ましい。以上の様な構成は、半導体装置の耐圧をより向上させるために有効である。
【０１０１】
図７（Ｄ）に示す様な状態が得られたら、800 〜1200℃程度の温度範囲による熱酸化処理を行い10 〜 50 ｎｍの熱酸化膜７１７、７１８を形成する。この熱酸化処理により形成された薄い熱酸化膜７１７、７１８はそのままゲイト絶縁膜として機能する。また、活性層／ゲイト絶縁膜界面は界面準位の少ない良好なものとなる。
【０１０２】
また、この熱酸化工程によって不純物領域７１５、７１６に添加された酸素がシリコンと反応して酸化絶縁物（酸化シリコン）に変成する。この状態では不純物領域７１５、７１６は共に、電気的に完全な絶縁領域となる。また、この酸化絶縁物中において、含有される酸素濃度の最大値は 1×1019〜 2×1022atoms/cm3 の範囲となる。
【０１０３】
なお、上記熱酸化工程をハロゲン雰囲気で行うことも好ましい。その場合、不純物領域７１５、７１６とポテンシャルスリット領域との界面に偏析したＮｉ（ニッケル）、Ｃｕ（銅）などの重金属をゲッタリング除去することができる。
【０１０４】
これら重金属は単結晶シリコンの形成過程等において内部に少なからず残留するものであり、キャリアの再結合中心となって移動度を低下させてしまう恐れがある。従って、熱酸化工程をハロゲン雰囲気で行えばハロゲン元素（例えば、塩素、弗素など）による金属元素のゲッタリング効果を期待することができる。
【０１０５】
さらに、チャネル形成領域７１３、７１４の上方において熱酸化膜７１７、７１８上にゲイト電極としてポリシリコン膜７１９、７２０を形成する。ゲイト電極７１９、７２０は成膜する段階で予め不純物元素を添加しておいて導電性を持たせれば良い。こうして図８（Ａ）に示す状態が得られる。
【０１０６】
その後、図８（Ｂ）に示す様に、ゲイト電極７１９、７２０を覆う様にして窒化珪素膜を300 ｎｍの厚さに成膜し、エッチバック法を用いてゲイト電極７１９、７２０の側面のみにサイドウォール７２１、７２２を残存させる。この際、ソース／ドレイン領域のゲイト絶縁膜は同時に除去される。
【０１０７】
次に、この状態で全面にスパッタ法により図示しないチタン膜を成膜し、加熱、レーザーアニール、ランプアニールなど手段のよるシリサイド形成を行う。この工程により、Ｎチャネル型ＦＥＴのソース領域７０９およびドレイン領域７１０の表面ならびにゲイト電極７１９の表面にはチタンシリサイド７２３〜７２５が形成される。
【０１０８】
また、同時にＰチャネル型ＦＥＴのソース領域７１１およびドレイン領域７１２の表面ならびにゲイト電極７２０の表面にはチタンシリサイド７２６〜７２８が形成される。
【０１０９】
チタンシリサイド７２３〜７２８は極めて低抵抗であるので、後に形成する配線とのオーミック接触を確保する上で好ましい。（図８（Ｂ））
【０１１０】
シリサイド形成が終了したら、層間絶縁膜として窒化珪素膜７２９を成膜し、コンタクトホールを形成してＮチャネル型ＦＥＴのソース電極７３０、Ｐチャネル型ＦＥＴのソース電極７３１およびＮ／Ｐチャネル型ＦＥＴ兼用のドレイン電極７３２を形成する。こうして図８（Ｃ）に示す様なＣＭＯＳ構造のＩＧ−ＦＥＴが完成する。
【０１１１】
図８（Ｃ）に示す構造のＣＭＯＳ回路は本発明のより短チャネル効果を問題としないで微細化することができるので、極めて集積度の高い集積化回路を構成することが可能である。
【０１１２】
また、本実施例ではシングルゲイト型のＩＧ−ＦＥＴを例としているが、ＳＯＩ構造であるので活性層の上面および下面にチャネルを形成するダブルゲイト型ＦＥＴを作製する場合にも本発明を適用できる。勿論、パワーＭＯＳＦＥＴ、ＭＥＳＦＥＴ、ＭＩＳＦＥＴ等に適用することもできる。
【０１１３】
また、本実施例ではＩＧ−ＦＥＴのチャネル形成領域に線状パターン状に不純物領域を形成することに特徴があるが、線状パターンの形成にはある範囲の条件を満たす必要がある。そのことについて、図９を用いて以下に記載する。
【０１１４】
図９において、９０１はチャネル形成領域の一部を示している。チャネル幅はＷである。ここで、チャネル幅Ｗの内、線状パターン９０２が占有している幅をＷpiと定義する。Ｗpiの値としては例えば1 〜 10 ｎｍもあれば十分である。また、任意の線状パターン９０２の幅をＷpi,1、Ｗpi,2、Ｗpi,3・・・Ｗpi,nとすると、Ｗpiは次式で表される。
【０１１５】
【数１】
【０１１６】
但し、本発明の構成を達成するためにはチャネル形成領域の端部以外の領域に、不純物領域が少なくとも一つ形成されている必要があるのでｎは１以上の整数である。
【０１１７】
また、チャネル幅Ｗの内、ポテンシャルスリット領域（キャリアの移動するパス）９０３が占有している幅をＷpaと定義する。Ｗpaの値としては量子効果の現れないレベル、即ち3 〜 300 ｎｍ（好ましくは3 〜 100 ｎｍ）とする。本発明ではＷpaをチャネル長（0.01〜0.35μｍ）の1/3 〜1/1 程度とすることでＶth,nおよびＶth,pを 0〜±0.3 Ｖの範囲に調節することができる。また、任意のポテンシャルスリット領域９０３をＷpa,1、Ｗpa,2、Ｗpa,3・・・Ｗpa,mとすると、Ｗpaは次式で表される。
【０１１８】
【数２】
【０１１９】
但し、前述の様にチャネル形成領域の端部以外の領域に不純物領域が少なくとも一つ形成されているので、チャネル形成領域は少なくとも２分されてｍは２以上の整数となる。
【０１２０】
即ち、全チャネル幅ＷはＷ＝Ｗpi＋Ｗpa、かつ、ｎ＋ｍは３以上という関係が成り立っている。そして、ＷとＷpi、ＷとＷpaおよびＷpiとＷpaとの関係は、同時に以下の条件を満たすことが望ましい。
Ｗpi／Ｗ＝0.1 〜0.9
Ｗpa／Ｗ＝0.1 〜0.9
Ｗpi／Ｗpa＝1/9 〜9
【０１２１】
これらの数式の意味するところは、Ｗpa／ＷまたはＷpi／Ｗが０または１であってはならないという事である。例えば、Ｗpa／Ｗ＝０（Ｗpi／Ｗ＝１と同義）の場合、図９（Ｂ）に示す様にチャネル形成領域を完全に不純物領域で塞いでしまうので電流の流れるパスが存在しない状態となる。
【０１２２】
逆にＷpa／Ｗ＝１（Ｗpi／Ｗ＝０と同義）の場合、図９（Ｃ）に示す様にチャネル形成領域に不純物領域が全く存在しないのでドレイン側空乏層の広がりを抑えることができない。
【０１２３】
以上の理由により、Ｗpa／ＷおよびＷpi／Ｗの関係式は0.1 〜0.9 （好ましくは0.2 〜0.8 ）の範囲に収まり、また、同時にＷpi／Ｗpa＝1/9 〜9 を満たすことが望ましい。
【０１２４】
また、本発明において線状パターン形状を有する不純物領域を図１（Ａ）に示す様に配置することはＦＥＴの性能を示す代表的なパラメータである移動度の向上に対して非常に大きな意味がある。その理由について以下に説明する。
【０１２５】
移動度は半導体（本実施例ではシリコン基板）中のキャリアの散乱によって決まるが、シリコン基板における散乱は格子散乱と不純物散乱とに大別される。格子散乱はシリコン基板中の不純物濃度が低く、比較的高温で支配的であり、不純物散乱は不純物濃度が高く、比較的低温で支配的である。これらが影響し合って形成される全体的な移動度μは次式で表される。
【０１２６】
【数５】
【０１２７】
この数５で示される式は、全体的な移動度μが、格子散乱の影響を受けた場合の移動度μl （ lはlattice を意味する) の逆数および不純物散乱の影響を受けた場合の移動度μi （ iはimpurityを意味する) の逆数の和に反比例することを意味している。
【０１２８】
ここで、格子散乱ではドリフト電界がそれほど強くなければ音響フォノンが重要な役割を果たし、その時の移動度μl は、次式の様に温度の-3/2乗に比例する。従って、キャリアの有効質量（ｍ＊）と温度（Ｔ）で決まってしまう。
【０１２９】
【数６】
【０１３０】
また、不純物散乱による移動度μi は、次式の様に温度の3/2 乗に比例し、イオン化した不純物の濃度Ｎi に逆比例する。即ち、イオン化した不純物の濃度Ｎi を調節することで変化させることができる。
【０１３１】
【数７】
【０１３２】
これらの式によると、従来の様にチャネル形成領域全体に不純物を添加するチャネルドープでは不純物散乱の影響を受けて移動度を稼ぐことができない。しかしながら、本発明では局部的に不純物領域を形成しているので、ポテンシャルスリット領域（Ｗpaの幅を持つ領域) には不純物が添加されない。
【０１３３】
即ち、理論的には数７においてイオン化した不純物の濃度Ｎi を限りなく０に近づけることを意味するため、移動度μi は限りなく無限大に近づいていくことになる。即ち、数５において１／μi の項を無視することができる程度にまで不純物を減少させることを意味するので全体の移動度μは限りなく移動度μl に近づいていく。
【０１３４】
また、キャリアの有効質量（ｍ＊）を小さくすることで移動度μl をさらに大きくすることも理論的には可能である。これは極低温の領域において、キャリア（特に電子の場合）の有効質量が結晶軸の軸方位に依存して変化する現象を利用することで成しうる。
【０１３５】
文献によれば、ソース／ドレイン間を結ぶチャネル方向（キャリアの移動する方向）が単結晶シリコンの＜１００＞軸方向と一致する様に構成した時、最小の有効質量を得ることができる。
【０１３６】
例えば、図１０に示す様に、（１００）面を有する単結晶シリコン基板１００１上にソース領域１００２、チャネル形成領域１００３、ドレイン領域１００４が形成されているとする。この時、チャネル方向１００５を［１００］とした場合の様な時がこれに相当する。但し、この例は４°Ｋという極低温領域における結果である。
【０１３７】
また、結晶格子間をうまくキャリアがすり抜けて行ける様に、チャネル方向および不純物領域７０７の軸方向（配列方向）と、結晶格子の軸方向とを概略平行（軸方向のずれを±10°以内に収める）にさせることが望ましい。単結晶ならばシリコン原子は規則正しく配列しているので、結晶格子の配列方向と平行に移動するキャリアは格子散乱の影響を殆ど受けないで済む。
【０１３８】
例えば、単結晶シリコン基板において上記の様な方向における回転軸を０°とすると、他にも９０°、１８０°、２７０°の回転軸の場合において同様の効果を得ることができる。
【０１３９】
以上の様に、チャネル形成領域を移動するキャリアはチャネル形成領域内に存在する不純物領域以外の領域を通る。この様子を図１１の模式図を用いて簡単に説明する。
【０１４０】
図１１（Ａ）において、１１０１で示されるのはチャネル形成領域である。即ち、図１１（Ａ）はチャネル形成領域を右斜め上方から見た図である。本実施例を実施したチャネル形成領域は、立体的には図１１（Ａ）の様に不純物領域１１０２が形成されている。
【０１４１】
図１１（Ａ）に記載された矢印１１０３はキャリア（電子または正孔）の進行方向を示すものである。図１１（Ａ）に示す様にチャネル形成領域１１０１内には複数の不純物領域１１０２が配置されており、キャリアはそれら不純物領域１１０２以外の領域を通過する。
【０１４２】
キャリアの進行方向をチャネル形成領域１１０１の上面から見ると図１１（Ｂ）の様に見える。図１１（Ｂ）は図１１（Ａ）において、ＡＣＥＦで表される面を見た図である。図１１（Ｂ）に示される様に、キャリアは不純物領域１１０２を避け、不純物散乱のない領域を移動する。
【０１４３】
即ち、大部分のキャリアは矢印で示す様に、不純物領域１１０２の間を通ってソース／ドレイン間を移動する。勿論、不純物領域がドットパターン形状に設けられている様な場合には、不純物領域を避ける様にしてジグザグに移動する場合も含まれる。
【０１４４】
また、図１１（Ｃ）に示すのは、チャネル形成領域１１０１を側面から見た図である。なお、図１１（Ｃ）は図１１（Ａ）において、ＡＢＣＤで表される面を見た図である。また、１１０３で示されるのは矢印であり、紙面に向かって手前方向に矢先が向いていることを示している。この図もキャリアが不純物領域１１０２の間を移動することを示している。
【０１４５】
また、線状パターン形状を有する不純物領域に挟まれた領域（ポテンシャルスリット領域）におけるエネルギー状態（電位状態）を模式的に表した分布図は図１２（Ａ）の様になっていると考えられる。
【０１４６】
図１２（Ａ）において、１２０１、１２０２で示される領域は不純物領域のエネルギー状態を示しており、エネルギー的に高い障壁となっている。そして、不純物領域から離れるに従って徐々にエネルギー的に低い領域１２０３となる。即ち、チャネル領域を移動するキャリア（ここでは電子を例にとる）は１２０３で示されるエネルギー状態の低い領域を優先的に移動し、１２０１、１２０２で示されるエネルギー障壁（不純物領域）は壁の様な役割を果たす。
【０１４７】
ここで、チャネル領域を移動するキャリア（電子）のイメージを模式的に図１２（Ｂ）で表す。イメージ的には、チャネル領域を移動するキャリア１２００は図１２（Ｂ）に表す様にまるで雨樋の中を転がる球体の様にその方向性が規定され、ソース領域からドレイン領域に向かってほぼ最短距離を移動する。
【０１４８】
本出願人は図１２（Ａ）の様なエネルギー分布を電気的なスリットとして捉えてポテンシャルスリット領域と呼んでいる。また、図１２（Ｂ）の様なモデルからレーンを転がる球体をイメージしてレーン領域とも呼ぶことがある。
【０１４９】
また、図１２（Ｂ）に示す様に、チャネル形成領域には図１２（Ａ）に示した様なポテンシャルスリット領域が複数並列に配置されて構成されているが、１２０１、１２０２で示される領域を越えることがないため、隣接するポテンシャルスリット領域との間においてキャリアの移動は行われない。
【０１５０】
以上の理由によりキャリアが他のキャリアと衝突する確率は大幅に減少するため、移動度が大幅に向上する。即ち、本発明の構成は不純物散乱を低減するのみならず、キャリア同士の自己衝突による散乱をも低減することで大幅な移動度の向上を実現することができる。
【０１５１】
この様に従来においては常に悪影響を及ぼすとされてきたエネルギー障壁（グレインバンダリーなど）を逆に意図的に形成して利用するという本発明の発想は非常に新しいものである。
【０１５２】
〔実施例２〕
本発明において、チャネル形成領域に不純物領域を形成する手段として、不純物の偏析作用を利用した方法をとることもできる。本実施例では、その様な例として熱酸化膜近傍におけるボロン（Ｂ）およびリン（Ｐ）の偏析を利用した方法について図１３を用いて説明する。
【０１５３】
実施例１に示した構造の半導体装置を作製する時、酸素を添加することによって不純物領域を形成した後に800 〜1200℃程度の加熱処理を行うと、添加された酸素とシリコン（Si）とが反応して熱酸化物が形成されることは述べた。
【０１５４】
本実施例はその際に不純物領域の周辺（ポテンシャルスリット領域）に含有されていた不純物元素（ボロンまたはリン）が不純物領域に偏析する現象を利用した技術である。ここで、熱酸化工程により熱酸化膜／シリコン界面近傍のボロンまたはリンの濃度がどの様な分布を示すかを図１３を用いて説明する。
【０１５５】
図１３に示す様に、Si中に存在する添加イオン（Ｂ、Ｐ）は酸化膜が形成されると再分布する。これは、シリコン（Si）中および熱酸化膜（ SiOx ）中において添加イオンの溶解度と拡散速度が異なるために起こる現象である。不純物のSi中における溶解度を [Ｃ] Siとし、 SiOx 中における溶解度を [Ｃ] SiOxとする時、平衡偏析係数ｍは次式で定義される。
ｍ＝ [Ｃ] Si／ [Ｃ] SiOx
【０１５６】
この時、Si/SiOx 界面近傍の不純物の偏析はｍの値に支配される。通常、Si中における不純物の拡散係数が十分大きいとして、ｍ＜１の場合、Si中の不純物は SiOx 中に取り込まれる（図１３（Ａ））。また、ｍ＞１の場合、SiO x が不純物を排斥し、その結果としてSi/SiOx 界面近傍の不純物濃度が増大する（図１３（Ｂ））。
【０１５７】
文献値によると、ボロンのｍの値は0.3 程度であり、リンのｍの値は10程度である。従って、本実施例における熱酸化工程後のボロンの濃度分布は図１３（Ａ）の様になり、熱酸化膜中にボロンが取り込まれ、不純物領域の側面（Si/SiOx 界面近傍）におけるボロン濃度は極めて微量な状態となる。また、逆に形成された熱酸化物中には多量のボロンが含有される。
【０１５８】
この様な熱酸化膜中へのボロンの取込み現象は既に知られていたが、本発明の様にキャリアの移動する領域における不純物濃度を低減するためにこの現象を利用する発想は全く新しいものである。
【０１５９】
なお、図１３（Ｂ）に示す様に、不純物元素としてリンを用いた場合には熱酸化膜とシリコンとの界面に偏析（パイルアップ）する。この現象もまた、リン濃度を低減する上で有効に利用することができる。
【０１６０】
以上の様に、本実施例の様な酸化物へのリンまたはボロンの偏析現象を利用することで大幅な移動度の向上を図ることが可能である。なぜならば、本実施例を実施すると不純物領域（代表的には SiOX で示される酸化物）周辺の不純物（リンまたはボロン）が不純物領域に収集されてしまうので、ポテンシャルスリット領域（キャリアが移動する領域）における不純物散乱の影響を極めて少なくすることができるからである。
【０１６１】
また、本実施例の技術にハロゲン元素による金属元素のゲッタリング効果を組み合わせることで、ポテンシャルスリット領域におけるキャリアの不純物散乱をさらに低減することも可能である。
【０１６２】
このことは、先にも述べた様に数５においてμi が大きくなることに相当するので、全体の移動度μは理想的にμ＝μl に近づいていく。即ち、実質的に格子散乱のみで決まる極めて大きな移動度を実現しうることを示す。
【０１６３】
〔実施例３〕
本実施例では、チャネル形成領域に形成する不純物領域の形状をドットパターン状とする場合の例を示す。説明は図１４を用いて行う。なお、説明の便宜上、図１と同じ符号を併用する。
【０１６４】
図１４に示す半導体装置の構造は、図１において線状パターン形状を有する不純物領域をドットパターン形状に置き換えたものである。まず、図１と異なるのは図１４（Ａ）に示す様に不純物領域１４０１が配置される点である。
【０１６５】
また、図１４（Ａ）をＡ−Ａ’で切断した断面は図１４（Ｂ）に示す様になり、Ｂ−Ｂ’で切断した断面は図１４（Ｃ）に示す様になる。
【０１６６】
なお、本実施例ではドットパターン状の不純物領域の例として円形の不純物領域を記載しているが、楕円形、正方形、長方形などであっても構わない。
【０１６７】
ドットパターン状に不純物領域を形成した場合、実施例１に示したレーン領域の様な役割はなくなるが、キャリアの移動しうる実効チャネル面積は増加するので半導体装置に流せる電流量を増やすことができる。
【０１６８】
〔実施例４〕
実施例１および実施例３では、不純物領域の形状として線状パターン形状の場合とドットパターン形状の場合とを最も単純な形状で説明した。本実施例では、不純物領域の形状の様々なバリエーションについて説明する。
【０１６９】
図１５（Ａ）に示す形状は線状パターン形状の他のバリエーションである。図１５（Ａ）に示す構造は、本発明においてドレイン領域側からチャネル形成領域側へと広がる空乏層をピニング（抑止）する効果をより確実にし、短チャネル効果に起因するパンチスルー現象を防止することを第一とした構造である。
【０１７０】
図１５（Ａ）において、不純物領域１５０１の特徴は、上面から見た場合に線状パターン形状の不純物領域の側面に対して凹凸部１５０２を付与した形となっており、いわゆるフィッシュボーン形状となっていることである。即ち、側面の凹凸部１５０２が空乏層の広がりを効果的に抑止するのである。
【０１７１】
また、図１５（Ａ）の構成をさらに発展させて、よりピニング効果を確実なものとした例が図１５（Ｂ）に示す構成である。即ち、交互にかみ合ったフィッシュボーン形状とすることで空乏層に対する対向面積を増やし、空乏層の広がりを効果的に防止することができる。
【０１７２】
この際、図１５（Ｂ）に示す様に、ある凹凸部（フィッシュボーンの骨に相当する部分）が、隣の不純物領域の凹凸部と交互に重なり合う様に形成することが望ましい（１５０３で示される領域）。
【０１７３】
ただし、この構造とした場合、キャリアが１５０４で示される破線の沿って移動するため移動距離が長くなることを避けられない。そして、移動距離が長くなるということは、その分キャリアの散乱確率が増加して移動度を低下させる要因となりかねない。
【０１７４】
しかし、本発明が効果を発揮する極めて微細な半導体装置においては、チャネル形成領域が真性または実質的に真性である以上、多少移動距離が長くなっても不純物散乱の影響は大きく変化しないと考えられる。それよりも微細化にともなう短チャネル効果（特にパンチスルー現象）の影響を抑制することの方が重要であると言える。
【０１７５】
また、ある一本の不純物領域に着目した場合、隣接する凹凸部同士の間の距離（図中、Ｌpaで表される距離）も制御が必要である。なぜならば、Ｌpaの長さがキャリアの移動度に影響してくるからである。
【０１７６】
即ち、ピニング効果を高めるためには距離Ｌpaを短くし、移動度向上に重きを置くなら距離Ｌpaを長くすることが好ましい。本発明では距離Ｌpaを7 〜 300 ｎｍ（好ましくは10 〜 100 ｎｍ）の範囲で制御する。
【０１７７】
また、本発明は線状パターンのみならず、ドットパターン状の不純物領域を形成する場合においても様々なバリエーションを採りうる。例えば、図１５（Ｃ）に示す様に不純物領域１５０６が交互に配置された構成とすることができる。
【０１７８】
この場合、ドットパターン状の不純物領域１５０６間の隙間を隣接する列で補う構成となるので、空乏層の広がりを抑止する効果が強くなる。また、この場合もキャリアの移動経路は破線１５０７で示す様になるが、前述の様に素子が微細になればさほど問題とはならない。
【０１７９】
また、図１５（Ｄ）に示す様に、ドットパターン形状の不純物領域１５０８をチャネル方向と垂直な楕円形または長方形とすることもできる。図１５（Ｄ）に示す構成は空乏層の抑止を最重点課題とした時に有効な構成であると言える。
【０１８０】
以上の様に、短チャネル効果に起因するパンチスルー現象を効果的に防止するためには、不純物領域の形状を工夫すれば良い。不純物領域は人為的に形成されるので形状も作製者の自由に設計できる。
【０１８１】
特に、本実施例で示した様な図１５（Ａ）〜図１５（Ｄ）に示した形状は、チャネル長が0.1 μｍ以下といった様な極めて微細な半導体装置を形成する場合に効果的である。なぜならば、その様な微細素子となるとパンチスルー現象による耐圧の低下が致命的な問題となるため、移動度の向上よりも耐圧の向上に重きを置くべきだからである。
【０１８２】
〔実施例５〕
本実施例では、本発明の不純物領域を形成する際に実施例４とは異なる工夫を施した例を示す。本実施例の説明は図１６を用いて行なう。
【０１８３】
図１６（Ａ）に示すのは、不純物領域１６０１の幅（Ｗpi）をソース領域１６０２近傍とドレイン領域１６０３近傍とで変化させた例である。具体的には、ドレイン領域１６０３近傍に近づくに従い、徐々にＷpiが増加していく様な構成とする。
【０１８４】
図１６（Ａ）の様な構成とすると、短チャネル効果に伴うパンチスルー現象の原因となるドレイン領域側の空乏層の広がりを効果的に抑制することができる。また、ソース領域側においてはポテンシャルスリット領域１６０４の幅（Ｗpa）が十分に広いのでキャリアの移動がスムーズに行なわれる。
【０１８５】
また、この構成は図１６（Ａ）の様な構成以外に限らず、例えば図１６（Ｂ）の様にフィッシュボーン形状を有する不純物領域１６０５の凹凸部１６０６の長さを、ドレイン領域１６０７に近づくにつれて長くする様な構成としても達成することができる。
【０１８６】
また、図１６（Ｃ）に示す様に、ドレイン領域１６０８近傍において不純物領域１６０９を構成する不純物元素の濃度を高くする構成とすることも可能である。この場合、図１６（Ｃ）に示す様に、上面から見た場合にはソース領域１６１０からドレイン領域１６０８に渡って不純物領域１６０９が形成されている。
【０１８７】
そして、不純物領域１６０９を構成する不純物元素の濃度は、ソース領域１６１０近傍における濃度よりもドレイン領域１６０８近傍における濃度の方が高い構成とすることができる。（図１６（Ｄ））
【０１８８】
なお、図１６（Ｄ）は不純物領域１６０９内の不純物元素濃度の変化を表したグラフであり、横軸は距離、縦軸は濃度を表している。図１６（Ｄ）に示した様に、ソース領域１６１１近傍の濃度プロファイルとドレイン領域１６１２近傍の濃度プロファイルを異なる様にするには、不純物領域１６０９を形成する際に添加する不純物元素の濃度を調節すれば良い。
【０１８９】
即ち、不純物元素の濃度プロファイルは図１６（Ｄ）に示す様な形状にこだわる必要はなく、作製者の必要に応じて適宜不純物添加工程を調節して濃度プロファイルを決定すれば良い。
【０１９０】
以上の様に、本実施例に示した様な構成はソース領域およびドレイン領域の位置が特定されている場合において有効であり、例えば液晶表示装置の画素を駆動する半導体装置の様にソース／ドレインが充放電に応じて逆転する様な場合には必ずしも有効とは言えない。液晶表示装置に用いる場合には、周辺駆動回路を構成するインバータ回路などの様にソース／ドレインが特定される用途に用いるべきであると言える。
【０１９１】
また、本実施例では不純物領域の形状としてチャネル方向に概略平行な線状パターン形状を有する構成とする例を示したが、本実施例の構成をドットパターン形状に不純物領域に適用することは容易である。従って、本実施例は一例を示すのみであって、他の様々な考えうる例は作製者の必要に応じて適宜なされるものであると考える。
【０１９２】
〔実施例６〕
実施例１ではチャネル形成領域に対して人為的かつ局部的に不純物元素（炭素、窒素、酸素）を添加して不純物領域を形成する例を示した。本実施例では、不純物領域の形成方法として他の方法を用いた場合について図１７を用いて説明する。
【０１９３】
図１７（Ａ）に示すのはＳＯＩ基板の単結晶シリコン層のみを拡大した図である。１７０１は絶縁層であり、１７０２が単結晶シリコン層である。ＳＯＩ基板としては、ＳＯＳ基板、ＳＩＭＯＸ基板、ＦＩＰＯＳ基板等を用いることができる。
【０１９４】
そして、電子ビーム法、ＦＩＢ法、エキシマレーザー法などの微細リソグラフィ技術を利用して不純物領域を形成するためのレジストパターン１７０３をチャネル形成領域上に配置する。
【０１９５】
図１７（Ａ）に示す状態が得られたら、Ａｒ（アルゴン）をイオン注入法により添加する。なお、本実施例ではＡｒを用いるが、Ｈｅ（ヘリウム）、Ｎｅ（ネオン）等の希ガスを注入するのであっても良い。（図１７（Ｂ））
【０１９６】
このイオン注入の目的は、単結晶シリコン層に対してダメージを与えることにあるため、電気的に不活性な元素を用いる。なぜならば、本実施例で開示する方法は、単結晶シリコンを熱酸化した際にダメージを受けた領域が優先的に酸化される性質を利用するものだからである。
【０１９７】
従って、図１７（Ｂ）においてＡｒが添加された領域１７０４は、他の領域に比べてダメージを受けた、結晶配列の乱れた領域となる。
【０１９８】
次に、レジストパターン１７０３を除去した後、図１７（Ｃ）に示す様に、800 〜1200℃の温度範囲で加熱処理を行う。本実施例では、1000℃60min の処理の内、最初の30分を酸化性雰囲気で処理し、残りの時間を窒素（Ｎ2 ）９０％、酸素（Ｏ2 ）９％、塩化水素（ＨＣｌ）１％のハロゲン雰囲気に切り換えて処理を続ける構成とする。
【０１９９】
即ち、最初の30分間は熱酸化のための加熱処理であり、後の30分間はハロゲン元素による金属元素のゲッタリング効果を狙った加熱処理である。後者の加熱処理を窒素含有量の多い雰囲気で行うのは、単結晶シリコン層が過剰に酸化されるのを防止するためである。
【０２００】
こうして図１７（Ｃ）に示す様に、単結晶シリコン層には熱酸化膜１７０５が形成される。そして同時に領域１７０４が優先的に酸化反応が進行して、単結晶シリコン層内部まで侵入した不純物領域（この場合、酸化シリコンで成る）１７０６が形成される。なお、図１７（Ｃ）では不純物領域１７０６が下方の絶縁層１７０１にまで達していないが、Ａｒの注入条件によって絶縁層に達する様にする場合もあり得る。
【０２０１】
以上の様に、本実施例で開示する技術は、上記の様な過程で形成された不純物領域１７０６を空乏層をピニングする領域として活用するものである。また、本実施例は、例えば電子ビームや集束イオンビームを直接単結晶シリコン層に照射してダメージを与えても実施することができる。
【０２０２】
また、本実施例はハロゲン元素による金属元素のゲッタリング効果と、実施例２に示したリンやボロンの熱酸化膜への偏析現象を共に利用する構成になるので、真性または実質的に真性な、キャリアが移動する領域（特に、不純物領域１７０６の周辺）１７０７には、不純物散乱の原因や再結合中心となる不純物元素が存在しない。従って、極めて高い移動度を期待しうる半導体装置を作製することができる。
【０２０３】
〔実施例７〕
本発明の特徴はチャネル形成領域に対して人為的かつ局部的に不純物領域を設ける点にあるが、チャネル形成領域に局部的に添加された不純物元素（炭素、窒素、酸素から選ばれた一種または複数種類の元素）は、水素アニール処理を施した低酸素シリコン基板を用いる場合に有効な効果を示す。
【０２０４】
従来例で触れた様に、通常のＬＳＩ回路を構成する半導体装置（サイリスタを除く）はＣＺ法で形成されたシリコン基板を用いており、応力緩和のために所定量の酸素がシリコン基板中に含まれている。しかし、最近ではの酸化膜耐圧の向上、微小欠陥の低減の要求が強まり、水素雰囲気でのアニールによって表面層５μｍ位までの酸素濃度を 1×1017atoms/cm3 以下にまで下げた基板が多く用いられている。
【０２０５】
その反面、この様な低酸素処理を施したシリコン基板は基板表面層が応力に対して非常に脆くなってしまい、半導体装置の製造プロセスの過程でクラックや反りが発生する原因ともなってしまう可能性がある。
【０２０６】
しかしながら、本発明に低酸素処理を施したシリコン基板を用いるとチャネル形成領域に形成された不純物領域に応力が集中する様になるので、不純物領域が結晶半導体に発生する応力を緩和する緩衝領域としての機能を有する。
【０２０７】
この応力を緩和する緩衝領域として機能するという効果は、本発明における不純物領域の特筆すべき効果の一つである。なお、この効果は不純物元素として酸素を用いた場合において特に顕著である。
【０２０８】
従って、低酸素処理を施したシリコン基板を用いて半導体装置を作製する際に製造プロセス過程において発生する応力による影響を緩和することができるので、製造歩留りが大幅に向上する。
【０２０９】
また、この様なシリコン基板は酸化膜耐圧の向上、微小欠陥の低減の効果以外に、キャリアの不純物散乱の影響が低減するといった効果も期待できる。即ち、酸素を低減することはポテンシャルスリット領域をより真性または実質的に真性な領域に近づけることを意味しているので、キャリアの移動度を極めて高いものとしうる。
【０２１０】
〔実施例８〕
本実施例では、本発明を利用した半導体装置（半導体素子）で構成される集積化回路（本明細書では半導体装置の範疇に含まれる）について、いくつかの例を挙げて説明する。説明には図１８および図１９を用いる。
【０２１１】
図１８（Ａ）に示すのは、Ｎチャネル型ＦＥＴとＰチャネル型ＦＥＴとを二階建てに積層して構成したスタックト型ＣＭＯＳ回路に本発明を適用した場合の例である。一般的には動作性能の問題からＰチャネル型ＦＥＴが下層側に形成されることが多い。本実施例も下層側をＰチャネル型ＦＥＴとしている。
【０２１２】
図１８（Ａ）において、下層は通常のＩＣ技術で形成されたＰチャネル型ＦＥＴであり、１８０１はＮ型シリコン基板、１８０２はフィールド酸化膜、１８０３、１８０４はそれぞれソース領域およびドレイン領域である。本実施例では、低濃度不純物領域（ドレイン領域側はＬＤＤ領域と呼ばれる）１８０５、１８０６を設ける構成とする。
【０２１３】
また、１８０７は導電性を有するポリシリコンでなるゲイト電極であり、その直下には本発明の特徴である不純物領域１８０８が配置されている。なお、図１８（Ａ）では不純物領域１８０８の一端は低濃度不純物領域１８０６の内部にあり、他端はＬＤＤ領域１８０５を超えてドレイン領域１８０４の内部にある。
【０２１４】
上層にはＳＯＩ技術を用いてＮチャネル型ＦＥＴが形成されている。Ｎチャネル型ＦＥＴの活性層となる単結晶シリコン層は公知のウェハーの貼り合わせ技術を利用することで得られる。従って、１８０９で示される層間絶縁膜は下層のＦＥＴを覆う層間絶縁膜と、接合するウェハーの熱酸膜との積層膜で構成され、接合面（点線で示される）を含んでいる。
【０２１５】
そして、公知のＴＦＴ技術を用いてソース領域１８１０、チャネル形成領域１８１１、ドレイン領域１８１２を形成する。ここでもチャネル形成領域１８１１を挟み込む様に低濃度不純物領域１８１３、１８１４が配置される。また、チャネル形成領域１８１１対しては本発明である不純物領域１８１５を配置する。
【０２１６】
さらに、ゲイト電極１８１６を覆って層間絶縁膜１８１７が成膜され、配線１８１８、１８１９、１８２０が形成される。なお、配線１８１８はＰチャネル型ＦＥＴのドレイン領域１８０４とＮチャネル型ＦＥＴのドレイン領域１８１２とに共通の配線となる。
【０２１７】
以上説明した構造でなる図１８（Ａ）に示すスタックト型ＣＭＯＳ回路は素子の占有面積を低減することができるため、ＶＬＳＩやＵＬＳＩ回路を構成する際に集積度を向上させることができる。
【０２１８】
また、本発明を適用することで耐圧特性を損ねることなく高速動作性を追及することができるので、周波数特性の優れたＣＭＯＳ回路を構成することが可能となる。
【０２１９】
次に、図１８（Ｂ）に示すのは、ＣＭＯＳ回路とバイポーラトランジスタとを複合したＢｉ−ＣＭＯＳ回路に本発明を適用した例である。ここでは、下層がバイポーラトランジスタであり、上層がＳＯＩ構造の半導体装置で構成されるＣＭＯＳ回路である。
【０２２０】
図１８（Ｂ）において、１８２１はＰ型シリコン基板であり、１８２２は埋め込みＮ+ 領域、１８２３はエピタキシャル成長により形成されたｐウェルであり、埋め込みＮ+ 領域１８２２上のｐウェルはＮ型にドーピングされてコレクタとして機能するｎウェル１８２４となっている。また、１８２５は埋め込みＮ+ 領域１８２２からの取り出し電極となるDeepＮ+ 領域である。また、１８２６は通常の選択酸化法で形成されたフィールド酸化膜である。
【０２２１】
バイポーラトランジスタを構成するｎウェル１８２４には活性ベースとなるｐ- 領域１８２７がまず形成され、次いで外部ベースとなるｐ+ 領域１８２８、エミッタ領域となるｎ+ 領域１８２９が配置される。
【０２２２】
以上の構成でなるバイポーラトランジスタの上方にはウェハー貼り合わせ技術を用いて得られた単結晶シリコン層を活性層とする、ＳＯＩ構造のＣＭＯＳ回路が構成されている。１８３０で示される層間絶縁膜が接合面（点線で示される）を含んでいる。ここでは、ＣＭＯＳ回路の詳細な説明は実施例１で十分に述べたのでここでは省略する。
【０２２３】
図１８（Ｂ）では、Ｎチャネル型ＦＥＴの不純物領域１８３１、Ｐチャネル型ＦＥＴの不純物領域１８３２共に、ソース領域１８３３、１８３４には入り込まず、ドレイン領域１８３５、１８３６のみに入り込む様な配置とする。
【０２２４】
そして、上層のＣＭＯＳ回路と下層のバイポーラトランジスタとを配線１８３７、１８３８で接続してＢｉ−ＣＭＯＳ構造を実現することができる。
【０２２５】
この様にして構成されるＢｉ−ＣＭＯＳ回路はバイポーラトランジスタの高速動作性とＣＭＯＳ回路の低消費電力性を有効に併用するための回路構成である。また、本実施例の様に、ＣＭＯＳ回路とバイポーラトランジスタを積層化する三次元構造とすることで、従来の問題であった占有面積の大きさを大幅に小さくすることが可能である。
【０２２６】
次に、図１９（Ａ）に示すのは、ＳＯＩ技術を用いて作製したＤＲＡＭ（Dynamic Rondom Access Memory）に本発明を適用した例である。ＤＲＡＭとは記憶する情報を電荷としてコンデンサに蓄える形式のメモリである。コンデンサへの情報としての電荷の出し入れは、コンデンサに直列に接続された半導体装置（電界効果トランジスタ）によって制御される。ここでは、スタックトキャパシタ型のＤＲＡＭについて説明する。
【０２２７】
図１９（Ａ）において、１９０１はシリコン基板、１９０２は、シリコン基板１９０１とその上に設けられる容量蓄積用電極１９０３とを分離する絶縁膜である。容量蓄積用電極１９０３の上方には高誘電率材料でなる絶縁膜１９０４を介して容量電極１９０５が設けられている。本実施例では絶縁膜１９０４としてＴa2Ｏ5 を用いるが、他にもＳi3Ｎ4 などを用いることができる。
【０２２８】
この様な構造によって、容量蓄積用電極１９０３と容量電極１９０５との間には大容量のキャパシタが形成される。図１９（Ａ）に示す積層構造において、下層は完全に容量を蓄積する領域として活用している点が特徴である。そして、その容量に蓄積する電荷の出し入れはＳＯＩ技術を用いて上層部に形成されたＩＧ−ＦＥＴによって成される。
【０２２９】
本実施例では上層に配置するデータ信号制御用に半導体装置として、ＬＤＤ領域を設けたＮチャネル型ＦＥＴを用いている。活性層となる単結晶シリコン層はウェハー貼り合わせ技術を用いて得られるが、レーザー又は電子ビームによるポリシリコン（又はアモルファスシリコン）の再結晶化技術を用いても良い。なお、図中の点線で示されるのは貼り合わせの接合界面である。
【０２３０】
単結晶シリコン層でなる活性層はソース領域１９０６、ドレイン領域１９０７で構成され、チャネル形成領域には本発明の不純物領域１９０８が配置されている。なお、不純物領域１９０８はＬＤＤ領域１９０９を突き抜けてドレイン領域１９０７の内部にまで入り込む様にして設けられている。
【０２３１】
ビット線１９１０で送られてきたデータ信号は、ワード線１９１１の電圧を制御することでドレイン電極１９１２に伝えられる。そして、その信号は上層のドレイン電極１９１２と下層の容量電極１９０５とを接続する埋め込みプラグ１９１３を介して下層にキャパシタ（容量）に蓄積される。
【０２３２】
ＤＲＡＭの特徴は１個のメモリを構成する素子数がＩＧ−ＦＥＴとキャパシタだけで非常に少ないので、高集積密度の大規模メモリを構成するのに適していることである。また、製造コストも低く抑えられるので、現在最も大量に使用されている回路であると言える。
【０２３３】
次に、本発明を利用して作製したＦＥＴをＳＲＡＭ（Static Rondom Access Memory ）に適用した例について説明する。説明には図１９（Ｂ）を用いることとする。
【０２３４】
ＳＲＡＭはフリップフロップ等の双安定回路を記憶素子に用いたメモリであって、双安定回路のＯＮ−ＯＦＦあるいはＯＦＦ−ＯＮの２安定状態に対応して２進情報値（０または１）を記憶するものである。電源の供給がある限り記憶が保持される点で有利である。
【０２３５】
記憶回路はＮＭＯＳ回路やＣＭＯＳ回路で構成される。図１９（Ｂ）に示すＳＲＡＭの回路はＣＭＯＳ回路を組み合わせたセルの断面図である。なお、最下層に配置された２つのＦＥＴはどちらもＰチャネル型ＦＥＴであり、中層の２つのＦＥＴはどちらもＮチャネル型ＦＥＴである。従って、説明は基本的に図面に向かって右側の上下ＦＥＴで構成されたＣＭＯＳ回路を中心に説明する。
【０２３６】
図１９（Ｂ）において、Ｎ型シリコン基板１９１４にはＰ型ウェルでなるソース領域１９１５ドレイン領域１９１６が形成され、ゲイト絶縁膜１９１７を介してゲイト電極１９１８が配置される。図面に向かって左右に配置される素子はフィールド酸化膜１９１９で分離されている。
【０２３７】
また、１９２０で示されるのは本発明の不純物領域である。ここではドレイン領域にのみ入り込む様な配置とし、ソース領域には不純物領域が入り込まない様に構成する。
【０２３８】
中層のＮチャネル型ＦＥＴの活性層はＳＯＩ技術の一つであるレーザー（又は電子）ビーム再結晶化法を用いて形成する。この技術は、平坦化された層間絶縁膜１９２１上にポリシリコン又はアモルファスシリコンを形成して、それをレーザービームや電子ビーム等で溶融させて再結晶化させるものである。
【０２３９】
勿論、ウェハー貼り合わせ技術等のＳＯＩ技術を用いても構わないのであるが、本実施例では再結晶化法を用いることで、中層のＮチャネル型ＦＥＴのドレイン領域１９２２を直接Ｐチャネル型ＦＥＴのドレイン領域１９１６と接続する構成としている。
【０２４０】
上記手段によって得られた活性層（単結晶シリコン層）には公知のＴＦＴ技術を用いてソース領域１９２３ドレイン領域１９２２が設けられ、ゲイト絶縁膜１９２４を介してゲイト電極１９２５が配置されている。そのゲイト電極１９２５の直下（チャネル形成領域）には本発明の不純物領域１９２６がドレイン領域１９２２のみに入り込む様な構成で設けられている。
【０２４１】
Ｎチャネル型ＦＥＴのゲイト電極１９２５は導電性を付与してポリシコンで形成されるが、ゲイト電極１９２５の形成と同時に同じ材料で接続配線１９２７を形成する。この接続配線１９２７は右側のＣＭＯＳ回路の出力信号を、左側のＣＭＯＳ回路のゲイト電極１９２８、１９２９へと伝えるための配線である。なお、図１９（Ｂ）において、点線で示したのは図面上では記載されないが接続配線１９２７と各ゲイト電極１９２８、１９２９とが電気的に接続されていることを示している。
【０２４２】
そして、最上層にはトランスファゲートとして機能するＮチャネル型ＦＥＴが配置される。このＦＥＴの活性層はウェハー貼り合わせ技術を用いて得られた単結晶シリコン層である。単結晶シリコン層は島状に加工された後、ソース領域１９３０、ドレイン領域１９３１、本発明の不純物領域１９３２を形成されて活性層となる。
【０２４３】
このトランスファゲートとなるＮチャネル型ＦＥＴのドレイン領域１９３１は接続電極１９３３を介して中層に設けられた接続配線１９２７と電気的に接続されている。そして、ワード線１９３４に電圧を印加することでビット線１９３５からのデータ信号をＣＭＯＳ回路へと伝達する。
【０２４４】
以上説明して様な構成でなるＣＭＯＳ型ＳＲＡＭは動作マージンが広い、データ保持電流が極めて少ないといった長所があり、低電圧のバッテリーバックアップ用に用いられることが多い。また、ＳＲＡＭは、高速動作が可能で、信頼性が高くシステムへの組む込みが容易なことなどの特徴もある。
【０２４５】
以上の様に、本実施例で説明したＢｉ−ＣＭＯＳ回路やＳＲＡＭ回路等の半導体装置は、本発明を適用することで短チャネル効果を防止しつつ微細化することができるので、信頼性（高耐圧特性等）と高速動作特性を同時に追及することが可能となる。即ち、この先必要となるシステム・オン・チップ構想を念頭に置いた超高集積化回路を実現するために、本発明は絶大な効果を発揮する技術であると言える。
【０２４６】
〔実施例９〕
本実施例では、本発明を利用した半導体装置を製品（電子機器）に組み込んだ場合の一例を示す。ここでは、ノート型パソコンに組み込まれたＩＣ回路を例にとって説明する。説明は図２０を用いて行う。
【０２４７】
図２０において、３００１は本体、３００２はフタ部、３００３はキーボード、３００４は画像表示部であり、本体３００１内には様々な集積回路３００５が組み込まれている。
【０２４８】
集積回路３００５を取り出してみると、外部はパッケージ３０１１で覆われて内部の半導体チップは樹脂等で保護されている。また、内部の半導体チップはリード３０１２によって外部と接続される。通常、目にする集積回路（ＩＣチップ）３００５は、外目には黒色のパッケージ３０１１とリード３０１２しか見えないので完全にブラックボックスとなっている。
【０２４９】
そのパッケージ３０１１で保護された半導体チップを取り出して見ると、例えば次の様な構成となっている。まず、基板３０１３上には演算部（プロセッサー）３０１４とメモリ部３０１５が配置されている。なお、３０１６は半導体素子とリード３０１２とを接続するボンディング部である。
【０２５０】
演算部３０１４、メモリ部３０１５はＣＭＯＳ回路、Ｂｉ−ＣＭＯＳ回路、ＤＲＡＭ回路、ＳＲＡＭ回路など、他にも様々な回路を用いて構成されている。本実施例で示した図２０の様な構成は、同一基板上に演算部３０１４とメモリ部３０１５が配置されていることに特徴がある。これは、いわゆるシステム・オン・チップ（システムＩＣ）と呼ばれる構想である。
【０２５１】
この様に演算部３０１４とメモリ部３０１５とが隣接した構成とすると、演算部３０１４とメモリ部３０１５との間のデータのやりとりが非常に高速で行われる様になるため、動作速度の速い回路を形成することが可能となる。
【０２５２】
また、ワンチップ上に必要な回路を全て集積化することも可能であるので、製造コストを大幅に低減することも期待できる。さらには、配置面積を減らすことで製品の小型化を図ることもできる。実施例８で説明した様に、ＳＯＩ技術は三次元的な集積化回路を構成することができるので、今後、集積度は益々高密度となるに違いない。
【０２５３】
加えて、本発明を利用すれば短チャネル効果を問題とせずにＩＧ−ＦＥＴ、さらには集積化回路の微細化を行うことができるので、上記の様なワンチップ化を実現することで半導体装置である応用電子機器のさらなる小型化、携帯化が期待できる。
【０２５４】
〔実施例１０〕
本実施例では、本発明を適用したＩＧ−ＦＥＴおよびそれを組み合わせて構成される集積化回路を組み込んだ電子機器の例を示す。なお、前述の様に本明細書中では便宜上、ＩＧ−ＦＥＴ、集積化回路、電子機器等と記載しているが、基本的には全て半導体を利用して作製される装置であるので「半導体装置」の範疇に含まれているものとする。
【０２５５】
本発明を適用しうる半導体装置（電子機器）としては、一般的にＩＣ回路を必要とする半導体装置全てが含まれる。従って、適用範囲は極めて広く日常の殆どの場面で使用される装置が含まれる。
【０２５６】
具体的には、例えば液晶表示装置、ＥＬ表示装置、ＣＬ表示装置といったアクティブタイプの電気光学装置およびＴＶカメラ、パーソナルコンピュータ、カーナビゲーション、ＴＶプロジェクション、ビデオカメラ、携帯情報端末機器等が挙げられる。携帯情報端末機器としては、携帯電話やモバイル（モービル）コンピュータといった半導体装置が含まれる。以上に挙げた様な半導体装置として代表的な例を図２１を用いて簡単に説明する。
【０２５７】
図２１（Ａ）はＴＶカメラであり、本体２００１、カメラ部２００２、表示装置２００３、操作スイッチ２００４で構成される。本発明は装置内部に組み込まれる集積化回路２００５に適用することができる。
【０２５８】
図２１（Ｂ）はカーナビゲーションであり、本体２１０１、表示装置２１０２、操作ボタン２１０３、アンテナ２１０４で構成される。本発明は装置内部に組み込まれる集積化回路２１０５に適用することができる。なお、表示装置２１０２はモニターとして利用されるが、地図の表示が主な目的なので解像度の許容範囲は比較的広いと言える。
【０２５９】
図２１（Ｃ）は携帯情報端末機器（本実施例では携帯電話）であり、本体２３０１、音声出力部２３０２、音声入力部２３０３、表示装置２３０４、操作ボタン２３０５、アンテナ２３０６で構成される。本発明は装置内部に組み込まれる集積化回路２３０７に適用することができる。
【０２６０】
図２１（Ｃ）に示す様な携帯電話は高周波動作を必要とする半導体装置であるので、極めて高速な動作特性を要求される。そこで本発明を適用することで耐圧を損ねることなく高速動作する集積化回路を組み込むことができる。
【０２６１】
図２１（Ｄ）はビデオカメラであり、本体２４０１、表示装置２４０２、接眼部２４０３、操作ボタン２４０４、テープホルダー２４０５で構成される。本発明は装置内部に組み込まれる集積化回路２４０６に適用することができる。表示装置２４０２に映し出された撮影画像は接眼部２４０３を通してリアルタイムに見ることができるので、使用者は画像を見ながらの撮影が可能となる。
【０２６２】
以上の様に、本発明の応用範囲は極めて広く、半導体集積化回路を有する様々な半導体装置（電子機器を含む）に対して適用することが可能である。
【０２６３】
〔実施例１１〕
本発明による半導体装置の電気特性は非常に優れたものであり、これを用いて構成した集積化回路は高い周波数特性を実現しうる。本実施例では、本発明を利用した半導体装置の性能に関する例を示す。
【０２６４】
本発明を利用して形成された半導体素子単体のデバイス特性（ＩＧ−ＦＥＴの電流−電圧特性）は非常に優れたものとなり、Ｎチャネル型ＦＥＴのしきい値電圧Ｖth,nは-0.3〜3.0 Ｖ、Ｐチャネル型ＦＥＴのしきい値電圧Ｖth,pは-3.0〜0.3 Ｖの範囲（代表的には 0〜±0.3 Ｖの範囲）で必要とする駆動電圧に合わせて調節できる。また、Ｓ値は60〜85mV/decade 、ともすれば60〜70mV/decade の極めて優れたサブスレッショルド特性が得られる。
【０２６５】
また、実施例１で説明した様な理由により高い移動度（1000cm2/Vs以上）を得ることができる。移動度を計算式で求める場合、移動度はチャネル幅Ｗに反比例するので注意が必要である。本発明を実施する場合、チャネル形成領域においては不純物領域によって少なからずチャネル幅が狭くなっているので、実測チャネル幅Ｗpaを代入しなければ実際の移動度は得られない。
【０２６６】
以上の様な優れた電気特性を達しうる本発明の半導体装置で集積化回路を構成すると、極めて良好な周波数特性を得ることができる。例えば、本発明の半導体装置を用いて９段のリングオシレータを構成すると、3.3 Ｖの駆動電圧で２〜１０ＧＨｚの周波数特性を実現しうる。
【０２６７】
また、例えば、高周波電子機器である携帯電話などの様に高い周波数特性を必要とする電子機器に対しても本発明は有効である。携帯電話の入力部等に用いられる集積化回路は、I/O 回路やMUX/DMUX回路等に様に２ＧＨｚ程度（2.4 ＧＨｚ）の周波数特性を必要とするのであるが、本発明はその様な高周波集積化回路に対しても十分に対応することができる。
【０２６８】
また、本発明をＳＯＩ構造の半導体装置に適用しているので、従来のバルクシリコン基板に作製した集積化回路よりも、１０％以上も速い動作特性を有し、７０％以下の消費電力で駆動しうる集積化回路を構成できる。
【０２６９】
【発明の効果】
本発明を利用することでチャネル長が短くなった場合に生じる短チャネル効果を防止することが可能となる。具体的には、まずドレイン側空乏層がソース領域やチャネル形成領域下に広がるのを、チャネル形成領域に局部的に形成した不純物領域で遮り、チャネル形成領域のエネルギー（電位）状態にドレイン電圧が影響しない構成とする。これによりパンチスルー現象やサブスレッショルド特性の劣化を防止することが可能となる。また、同時に高いドレイン耐圧を実現することができる。
【０２７０】
また、短チャネル効果の特徴の一つであるしきい値電圧の低下を狭チャネル効果によるしきい値電圧の増加によって抑制することができる。この狭チャネル効果は、チャネル形成領域に局部的に不純物領域を形成するという本発明の構成によって人為的に成しうる効果である。
【０２７１】
以上の様に、本発明を利用することでチャネル長の極めて短いディープサブミクロン領域における半導体装置においても、短チャネル効果を引き起こすことなく動作させることができる。従って、本発明の半導体装置を利用することで非常に高密度に集積化された集積化回路を構成することができる。
【０２７２】
また、本発明ではチャネル形成領域にエネルギー的にスリット状のレーン領域を形成することでキャリアの移動方向を規定し、キャリア同士の自己衝突による散乱を低減することが可能である。
【０２７３】
即ち、キャリアの移動度低下を招く原因となる不純物散乱、格子散乱、キャリア同士の自己衝突による散乱が大幅に低減され、移動度が大きく向上する。即ち、ＩＧ−ＦＥＴに代表される半導体装置のより一層の性能向上が望める。
【図面の簡単な説明】
【図１】 チャネル形成領域の構成を示す図。
【図２】 チャネル形成領域の構成を示す図。
【図３】 従来の半導体装置を説明するための図。
【図４】 チャネル形成領域のエネルギー状態を示す図。
【図５】 従来の半導体装置の特性を説明するための図。
【図６】 チャネル形成領域のエネルギー状態を示す図。
【図７】 絶縁ゲイト型電界効果トランジスの作製工程を示す図。
【図８】 絶縁ゲイト型電界効果トランジスの作製工程を示す図。
【図９】 不純物領域の形状および配置を説明するための図。
【図１０】 チャネル形成領域の構成を示す図。
【図１１】 チャネル形成領域の構成を示す図。
【図１２】 チャネル形成領域のエネルギー状態を示す図。
【図１３】 不純物の偏析状態を説明するための図。
【図１４】 チャネル形成領域の構成を示す図。
【図１５】 チャネル形成領域の構成を示す図。
【図１６】 チャネル形成領域の構成を示す図。
【図１７】 不純物領域の作製工程を示す図。
【図１８】 半導体装置の構成を示す図。
【図１９】 半導体装置の構成を示す図。
【図２０】 半導体装置の構成を示す図。
【図２１】 半導体装置の構成を示す図。
【符号の説明】
１０１ ソース領域
１０２ ドレイン領域
１０３ チャネル形成領域
１０４ 不純物領域
１０５ シリコン基板
１０６ 埋め込み酸化膜
【発明が属する技術分野】
本明細書で開示する発明は、ＳＯＩ（Silicon-On-Insulator）構造を有する絶縁ゲイト型半導体装置、特に絶縁ゲイト型電界効果トランジスタ（以後、単にＩＧ−ＦＥＴと略記する）の構成およびその作製方法に関する。ＳＯＩ構造を有する絶縁ゲイト型半導体装置としてはＳＯＳ（Silicon-On-Sapphire ）基板やＳＩＭＯＸ（Separation-by-Implanted Oxygen）基板などの上に形成された半導体装置を挙げることができる。
【０００２】
特に、チャネル長が0.35μｍ以下（特に、0.1 μｍ以下）の微細素子を作製する場合において効果を発揮する技術である。従って、本発明はＩＧ−ＦＥＴを集積化して構成されたＩＣ、ＶＬＳＩ、ＵＬＳＩなどの様々な半導体集積化回路に応用することが可能である。
【０００３】
なお、本明細書中における「半導体装置」という言葉は「半導体を利用して活用される装置」を意味しており、ＩＧ−ＦＥＴの様な半導体素子は言うに及ばず、半導体素子を集積化した集積化回路、さらにはその集積化回路を組み込んだ電子機器までを「半導体装置」の範疇に含めるものとする。なお、本明細書中では説明の便宜上、必要に応じて半導体素子、集積化回路、電子機器等の言葉を使い分けることとする。
【０００４】
【従来の技術】
近年、ＶＬＳＩなどの集積化回路は益々微細化の一途を辿る傾向にあり、配線の幅も0.35〜0.1 μｍ以下、さらには 0.01 μｍ以下といったディープサブミクロン領域の加工寸法が要求される様になってきている。
【０００５】
それと同時に低消費電力化が要求される様になり、ＣＭＯＳ形ＩＣの低消費電力特性が必要不可欠な構成となりつつある。この様なＣＭＯＳ形ＩＣを微細化するとＮ型ＦＥＴとＰ型ＦＥＴとの間で発生するラッチアップ現象が問題となるが、それを解決したのがＳＯＩ構造のＩＧ−ＦＥＴである。
【０００６】
また、基板と素子とが完全に絶縁されるため、そこに生じる寄生容量を大幅の低減することが可能となり、高速動作性も追及することができる。
【０００７】
以上の様に、ＳＯＩ構造を有する半導体装置は次世代の高速素子として極めて注目されており、今後、益々需要が高まると予想される。
【０００８】
この様な半導体素子の微細化はスケーリング則に従って進められてきており、微細化が集積化回路の特性向上をもたらすことは一般的に知られていた。しかしながら、サブミクロン領域の微細加工となると単純にはスケーリング則に従わない問題が生じる様になる。
【０００９】
その様な問題として短チャネル効果という現象が代表的に知られている。短チャネル効果とは、ゲイト電極の線幅が短くなる、即ちチャネル形成領域が短くなるにつれて、チャネル形成領域の電荷がゲイト電圧だけでなく、ソース／ドレイン領域の空乏層電荷や電界および電位分布の影響を大きく受ける様になるために引き起こされる現象である。
【００１０】
この様子を簡略化して図３に示す。図３はＳＩＭＯＸ基板上に形成された従来の半導体装置であり、３０１はシリコン基板、３０２は酸素注入により形成した埋め込み酸化膜層である。埋め込み酸化膜層３０２の上には結晶半導体（単結晶シリコン層）が配置されており、それを利用してソース領域３０３、ドレイン領域３０４、チャネル領域３０５、ゲイト電極３０６である。また、３０８で示される点線はドレイン電圧Ｖｄが小さい時に形成される空乏層を表している。
【００１１】
通常、チャネル領域３０５を流れる電流はゲイト電圧Ｖｇのみで制御される。この場合、３０８で示される様に、チャネル領域３０５近傍の空乏層はチャネルに概略平行となり、均一な電界が形成される。
【００１２】
しかし、ドレイン電圧Ｖｄが高くなると、ドレイン領域３０４近傍の空乏層がチャネル領域３０５、ソース領域３０３の方へと広がり、３０９で示される実線で表される様に、ドレイン空乏層の電荷や電界がソース領域３０３、チャネル領域３０５近傍の空乏層へと影響を及ぼす様になる。即ち、オン電流が複雑な電界分布により変化し、ゲイト電圧Ｖｇのみで制御することが困難な状況となるのである。
【００１３】
ここで、短チャネル効果が生じる場合におけるチャネル形成領域周辺のエネルギー状態を図４を用いて説明する。図４において実線で示す状態図はドレイン電圧が０Ｖの時のソース領域４０１、チャネル形成領域４０２、ドレイン領域４０３のエネルギーバンド図である。
【００１４】
この状態において十分大きいドレイン電圧Ｖｄが印加されると、図４において点線で示す様な状態へと変化する。即ち、ドレイン電圧Ｖｄにより形成されたドレイン領域４０３の空乏層電荷や電界が、ソースおよびチャネル領域４０１、４０２の空乏層電荷に影響を与え、エネルギー（電位）状態はソース領域４０１からドレイン領域４０３にかけて連続的に変化する様になる。
【００１５】
そして、このような短チャネル効果が半導体素子、例えばＩＧ−ＦＥＴに与える影響としてはしきい値電圧（Ｖth）の低下やパンチスルーによる素子耐圧の低下等の現象がよく知られている。また、パンチスルー現象によってドレイン電流に対するゲイト電圧の影響が低下するとサブスレッショルド特性が悪くなることも知られている。
【００１６】
まず、しきい値電圧の低下はＮチャネル型ＦＥＴに対してもＰチャネル型ＦＥＴに対しても同様に見られる現象である。また、この低下の度合いはドレイン電圧に依存するばかりでなく、基板不純物濃度、ソース／ドレイン拡散層深さ、ゲイト酸化膜厚、基板バイアス等の様々なパラメータに依存する。
【００１７】
しきい値電圧の低下は消費電力を小さくするといった意味では望ましいことであるが、一般的には集積回路の駆動電圧が小さくなることで周波数特性が高くならないといったデメリットが問題となってしまう。
【００１８】
また、チャネル長が短くなるとドレイン側の空乏層がソース側の空乏層と繋がる状態を形成してソース近傍の拡散電位を下げるためチャネルが形成されていなくてもソース／ドレイン間に電流が流れる様になる。これがパンチスルーと呼ばれる現象である。
【００１９】
パンチスルー現象が生じると飽和領域でもドレイン電流が飽和しなくなるためドレイン電圧の増加に伴って大電流が流れる様になり、ソース／ドレイン間の素子耐圧が大幅に低下することが問題となっていた。
【００２０】
また、パンチスルー現象に伴うサブスレッショルド特性の劣化とはサブスレッショルド係数（Ｓ値）が大きくなる、即ちＦＥＴのスイッチング特性が劣化することを意味している。ここでサブスレッショルド特性に及ぼす短チャネル効果の影響を図５に示す。
【００２１】
図５は横軸にゲイト電圧Ｖｇ、縦軸にドレイン電流Ｉｄの対数をとったグラフであり、５０１の領域における傾き（サブスレッショルド特性）の逆数がＳ値である。この図５ではチャネル長を徐々に短くした時の特性の変化を比較しており、矢印の方向に向かってチャネル長は短くなっている。
【００２２】
その結果、チャネル長が短くなるに従って特性の傾きが小さくなる、即ちＳ値が大きくなる傾向にあることが確認できる。このことは、チャネル長が短くなるに従ってＦＥＴのスイッチング特性が劣化することを意味する。
【００２３】
以上説明した様な短チャネル効果を抑制する手段として様々な技術が提案されてきている。例えば、埋め込み酸化膜で基板と素子とを絶縁するタイプのＳＯＩ構造（貼り合わせ技術やイオン注入技術を利用したもの等）では、埋め込み酸化膜の膜厚を薄くすることが短チャネル効果の抑制に効果的であることが報告されている。しかし、これだけでは十分な解決までには至らなかった。
【００２４】
また、チャネル長が0.1 μｍ程度と極めて短いＳＯＩ構造の半導体装置は、チャネル領域における不純物元素の存在確率が極めて小さい（１個乃至数個）という特徴を有しており、室温でも電子の移動速度が通常よりも速くなる現象（速度オーバーシュート効果）が確認されている。（K.Ohuchi et al.,Jpn.J.Appl.Phys. 35, 960（1996）. ）。
【００２５】
さらに、その効果を利用して高速動作性を向上させた高速半導体装置も発表されている。しかしながら、その様な高速半導体装置においては、前述の様な短チャネル効果によるパンチスルー現象とそれに伴う耐圧の劣化といった諸問題は解決されていないのが現状である。
【００２６】
また、短チャネル効果によるしきい値電圧の低下を抑制するための手段としては、チャネル形成領域全体に均一に一導電性を付与する不純物元素を添加して、その添加量でもってしきい値電圧を制御する方法が採られてきた。しかし、この方法では添加した不純物がキャリアを散乱させる原因となるのでキャリアの移動度を低下させてしまうことが問題となっていた。
【００２７】
また、ＳＯＩ基板のマザーサブストレートとなる単結晶シリコン基板の作製方法には、極めて酸素含有量の低いＦＺ法と、応力緩和および反り防止のためにある程度の酸素を含有させたＣＺ法で形成されたものがある。通常、メモリＩＣやロジックＩＣ用にはＣＺ法による単結晶シリコン基板が用いられる。
【００２８】
しかし、ＣＺ法で形成された単結晶シリコン基板は酸素含有量が減少するに従って熱履歴などによる反り量が増加する特徴があり、逆に反り量を十分低減しうるレベルまで酸素含有量を上げる（通常、 1〜2 ×1018atoms/cm3 程度）と、酸素原子がキャリアの移動を妨げてしまう様なことが起こりうる。
【００２９】
【発明が解決しようとする課題】
現状の半導体産業においては、極限まで集積化された半導体集積回路が求められており、個々の半導体素子の微細化をどこまで追求できるかが鍵となっている。しかし、ディープサブミクロン領域のファインパターンを形成する技術が開発されたとしても、前述の様な短チャネル効果の問題が素子の微細化を阻む致命的な障害となっていた。
【００３０】
本発明は上記問題点を鑑みてなされたものであり、半導体素子の微細化に伴う短チャネル効果を効果的に抑制するための技術を開示するものである。そして、短チャネル効果によって実現が困難であったディープサブミクロン領域の微細素子を形成可能とすることを課題とする。
【００３１】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
絶縁性基板または絶縁層上に形成された結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を少なくとも有するＳＯＩ構造で構成される絶縁ゲイト型半導体装置であって、
前記チャネル形成領域はキャリアが移動する領域と、
前記ドレイン領域より前記チャネル形成領域およびソース領域に向かって広がる空乏層をピニングするために人為的かつ局部的に形成された不純物領域と、
を有し、
前記不純物領域にはエネルギーバンド幅（Ｅｇ）を広げる不純物元素が添加されていることを特徴とする。
【００３２】
また、他の発明の構成は、
絶縁性基板または絶縁層上に形成された結晶半導体を利用して形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記チャネル形成領域上に形成されたゲイト絶縁膜およびゲイト電極と、
を少なくとも有するＳＯＩ構造で構成される絶縁ゲイト型半導体装置であって、
前記チャネル形成領域はキャリアが移動する領域と、
不純物元素の添加により所定のしきい値電圧に制御するために人為的かつ局部的に形成された不純物領域と、
を有し、
前記不純物領域にはエネルギーバンド幅（Ｅｇ）を広げる不純物元素が添加されていることを特徴とする。
【００３３】
また、他の発明の構成は、
絶縁性基板または絶縁層上に結晶半導体を形成する工程と、
前記結晶半導体を利用してソース領域、ドレイン領域およびチャネル形成領域とを形成する工程と、
前記チャネル形成領域において人為的かつ局部的に不純物領域を形成する工程と、
前記チャネル形成領域上にゲイト絶縁膜およびゲイト電極とを形成する工程と、
を少なくとも有するＳＯＩ構造で構成される絶縁ゲイト型半導体装置の作製方法において、
前記チャネル形成領域はキャリアが移動する領域と前記不純物領域とで構成され、
前記不純物領域にはエネルギーバンド幅（Ｅｇ）を広げる不純物元素が人為的かつ局部的に添加されていることを特徴とする。
【００３４】
本発明の主旨は、チャネル形成領域に対して人為的かつ局部的に形成した不純物領域により、ドレイン領域からチャネル形成領域に向かって広がる空乏層を効果的に抑制し、短チャネル効果によって引き起こされるパンチスルー現象、サブスレッショルド特性の劣化、耐圧の劣化などの諸問題を防止することにある。
【００３５】
なお、本出願人はあたかもチャネル形成領域に不純物領域のピンを形成することに似ていることから、本発明によるデバイスをピニング型半導体装置と呼んでいる。なお、本明細書中において「ピニング」とは「抑止」を意味しており、「ピニングする」とは「抑止する」という意味で用いている。
【００３６】
即ち、チャネル形成領域に対して局部的に不純物領域を形成し、その領域をエネルギー的な障壁として利用するものである。そして、不純物領域をエネルギー的な障壁として利用することでドレイン領域側の空乏層がチャネル形成領域側へ広がるのをエネルギー的に抑止し、それによってチャネル形成領域に形成される電界がゲイト電圧のみによって制御される様にする。
【００３７】
本発明は上記構成をなすために不純物領域を形成する不純物元素としてエネルギーバンド幅（Ｅｇ）を広げる不純物元素を用いている。その様な不純物元素としては炭素（Ｃ）、窒素（Ｎ）、酸素（Ｏ）から選ばれた一種または複数種類の元素が挙げられる。
【００３８】
この場合、添加された不純物はチャネル形成領域に局部的にエネルギーバンド幅の大きいエネルギー障壁を形成する。この様に炭素、窒素、酸素を用いた場合には、図６（Ａ）で示す状態であったチャネル形成領域のエネルギーバンドを図６（Ｂ）で示す状態とし、エネルギーバンド幅（Ｅｇ）を広げることで障壁ΔＥ（拡散電位差またはビルトイン電位差と呼ばれる）が形成される。
【００３９】
また、本発明において「キャリアが移動する領域」が真性または実質的に真性であることはＳＯＩ構造の半導体装置に特有の注目すべき特徴である。なお、本明細書において真性な領域とは、例えばサファイア基板上にエピタキシャル成長させた単結晶シリコン層の様な不純物元素を含有しない領域、またはＮ型やＰ型を付与する不純物元素および炭素、窒素、酸素といった不純物元素を意図的に添加しない領域を指している。
【００４０】
また、実質的に真性とは、結晶半導体（本明細書では単結晶シリコンを代表例とする）中において、意図的にＮ型やＰ型を付与する不純物元素を添加しなくても生ずる導電型を相殺した領域、又はしきい値制御が可能な範囲においてソースおよびドレイン領域と同一導電型を呈する領域を指している。
【００４１】
また、実質的に真性な領域において、結晶半導体（結晶シリコン）表面近傍における一導電性を付与する不純物元素（リンまたはボロン）の濃度は 5×1015atoms/cm3 以下（好ましくは 5×1014atoms/cm3 以下）であり、酸素濃度は 2×1018atoms/cm3 以下（好ましくは 1×1017atoms/cm3 以下）である。
【００４２】
なお、ここで言う結晶半導体表面近傍とはデバイス素子として機能しうる領域を指しており、ＳＯＩ基板の単結晶シリコン層、もしくは、少なくともキャリアが移動する領域（反転層）を含む領域を指す。また、本発明の特徴である不純物領域には不純物元素が大量に含まれていて当然であるので、上記不純物濃度の範囲に当てはまらないことは言うまでもない。
【００４３】
また、本明細書中においては結晶半導体として単結晶シリコンを代表例とするが、この単結晶シリコンとは現在のＩＣ、ＬＳＩレベルで一般的に用いられている水準の単結晶シリコンは勿論のこと、さらに高水準の単結晶シリコン（究極的には宇宙空間で作製された様な理想状態の単結晶シリコン）もその範疇に含まれるものとする。
【００４４】
また、ＳＯＩ構造は大別して２種類があり、一つはＳＯＳ基板に代表される様に絶縁性基板上に単結晶シリコン層を成長させた構造である。もう一つはＳＩＭＯＸ基板やウェーハ接合ＳＯＩに代表される様に単結晶シリコン基板中に絶縁層を形成させた構造である。特にＳＩＭＯＸ基板は1986年以降ＳＯＩ構造の主要な形成技術となっている。
【００４５】
本発明はＳＯＩ構造の作製方法に関係なく、ＳＯＩ基板全般に活用することができる。即ち、半導体装置を作製する際に、どの様な方法でＳＯＩ基板を作製するか、もしくはどの様な方法で単結晶シリコン層を得るかは、作製者が適宜決定することができる。
【００４６】
【発明の実施の形態】
ここでＳＩＭＯＸ基板上に形成された半導体装置に対して本発明を適用した場合について図１を用いて説明する。なお、説明はＮチャネル型ＦＥＴを例にとって行う。
【００４７】
図１（Ａ）に示すのは本発明のＩＧ−ＦＥＴのソース領域、ドレイン領域およびチャネル形成領域を上面から見た時の状態の模式図である。なお、１０１がソース領域、１０２がドレイン領域、１０３がチャネル形成領域である。
【００４８】
そして、本発明の特徴はチャネル形成領域１０３内に人為的かつ局部的に不純物領域１０４が形成されている点である。ここでは不純物領域１０４を線状パターン形状に形成した場合を例とするが、不純物領域はドットパターン状に設けることも可能である。
【００４９】
なお、不純物領域１０４をチャネル方向（ソース−ドレイン間を結ぶ方向またはキャリアが移動する方向）と概略平行な線状パターン形状に設けた場合、不純物領域が側壁となってキャリアの移動を規定するエネルギー的なレールを構成するため、キャリア同士の衝突による散乱の発生確率が低減されて移動度が向上するといった利点が生まれるので望ましい。
【００５０】
また、本出願人はキャリアの移動するパス、即ち不純物領域と不純物領域との間の領域をポテンシャルスリット領域又はレーン領域と呼んでいる。
【００５１】
ここではチャネル形成領域１０３内の一端から他端に向かって（例えば、ソース領域１０１からドレイン領域１０２に向かって）チャネル方向と概略平行に線状パターン形状を有する不純物領域１０４を形成した場合についての説明を行う。また、添加する不純物として酸素を用いた場合を例とする。
【００５２】
添加された不純物（酸素）はチャネル形成領域１０３内に局部的にエネルギーバンド幅の大きいエネルギー障壁を形成する。図１の様に不純物元素として酸素を用いた場合には、前述の様に図６（Ａ）で示す状態であったチャネル形成領域１０３のエネルギーバンドを図６（Ｂ）で示す状態とし、エネルギーバンド幅（Ｅｇ）を広げることで障壁ΔＥを形成する。また、酸素を添加して形成された不純物領域は例えば SiOx で示される様な構造の絶縁性の高抵抗領域となり電気的にも障壁となる。
【００５３】
特に、図１（Ａ）に示す様にドレイン領域１０２とチャネル形成領域１０３との接合部は最も電界の変化の激しい領域であるので、この位置に不純物領域１０４がかかる様にしておくことが望ましい。また、ゲイト電極による電界がドレイン領域１０２内にもおよぶ場合はドレイン領域１０２内部に入り込む様に不純物領域１０４を形成すると良い。逆にソース領域１０１内部にはなるべく不純物領域１０４が入り込まない構成とすることが好ましい。
【００５４】
また、この場合の様に不純物元素として酸素（他にも炭素、窒素等）を用いる場合においては、どの場合も不純物領域を絶縁性のエネルギー障壁として活用するのでＮチャネル型ＴＦＴとＰチャネル型ＴＦＴとで共通化することができる。このことは、本発明をＣＭＯＳ回路に適用した場合に製造工程を簡略する上で有利であることを意味する。
【００５５】
また、これらの不純物元素は、母体基板がシリコンである場合、シリコン原子と強く結合するので加熱処理などにより再拡散する恐れが少ない。
【００５６】
また、本発明は 0.35 μｍ以下（特に、0.1 μｍ以下）、さらには0.01μｍ以下といったディープサブミクロン領域の微細加工を必要とする微細素子を形成する際に極めて効果的である。従って、チャネル形成領域の長さ（チャネル長またはソース／ドレイン間距離）も0.01〜0.35μｍといった短いものとなるため、不純物領域はさらに細かいパターンを切らなければならない。
【００５７】
例えば、線状パターン状の不純物領域を形成する際にレジストマスクを利用する場合にはレジストマスクに開孔を設けるパターニングは解像度の問題から通常の露光法を用いることができない。その様な場合においては、ＫｒＦやＡｒＦ等のエキシマレーザーを用いた露光法、電子（ビーム）描画法、 FIB（Focussed Ion Beam ）法等の技術を用いて行うことでディープサブミクロン領域の微細パターンを実現すれば良い。
【００５８】
また、不純物領域はパターニングにより人為的に配列して形成されるので、図１（Ａ）の様な配置だけでなく、任意の様々な配置とすることが可能である。
【００５９】
次に、図１（Ａ）に示すソース領域／チャネル形成領域／ドレイン領域の構成を有する絶縁ゲイト型半導体装置（ＩＧ−ＦＥＴ）を駆動させた際に、どの様にして短チャネル効果が抑制されるかを以下に説明する。
【００６０】
まず、図１（Ａ）をＡ−Ａ’で切った断面図を図１（Ｂ）に示す。１０５はシリコン基板、１０６は埋め込み酸化膜である。不純物領域１０４はソース領域１０１とドレイン領域１０２とを繋ぐ様にして形成されているので、Ａ−Ａ’で切った断面では図１（Ｂ）の様に不純物領域１０４が現れる。
【００６１】
また、図１（Ａ）をＢ−Ｂ’で切った断面図を図１（Ｃ）に示す。図１（Ｃ）はチャネル方向と垂直にチャネル形成領域１０３を切断した断面を表していることになる。
【００６２】
この時、ある不純物領域１０４の幅はｗpi,nで表され、その不純物領域間の間隔（ポテンシャルスリット領域の幅）はｗpa,mで表される。ここでｎ、ｍはチャネル形成領域１０３内において、ｗpi,nがｎ番目の不純物領域の幅であり、ｗpa,mがｍ番目のポテンシャルスリット領域（キャリアの移動するパス）であることを意味している。
【００６３】
ここまでの説明は単に構造についての説明であったが、次にその効果についての説明を行う。ここで図２（Ａ）に示すのは、本発明のＩＧ−ＦＥＴのチャネル形成領域のみに着目した模式図である。
【００６４】
まず、図１（Ｂ）に示す様な構造を有する半導体装置に対してゲイト電圧、ドレイン電圧を印加した場合には、図２（Ａ）に示す様な状態でソース側空乏層２０１、チャネル側空乏層２０２、ドレイン側空乏層２０３が形成される。即ち、ドレイン側空乏層２０３は不純物領域２０４が障壁となってソース側への広がりを防止された形となる。なお、２０５は埋め込み酸化膜の一部である。
【００６５】
図１（Ｂ）では判りにくいが不純物領域２０４は図１（Ａ）に示す様に配置されており、チャネル方向から見ると図１（Ｃ）の様な状態で配置されている。従って、チャネル形成領域１０３を塞ぐ格子状のフィルターでドレイン側空乏層の広がりを抑えているというモデルで考えれば理解しやすい。
【００６６】
従って、本発明による構造の半導体装置においては、図２（Ａ）に示す様に空乏層が実質的に相互に干渉することなく分断される。即ち、ソース側空乏層２０１、チャネル側空乏層２０２が、ドレイン側空乏層２０３の影響を受けないで分布することになるので、エネルギー状態は図２（Ｂ）に示す状態となる。
【００６７】
即ち、図４に示した従来のエネルギー状態図と異なり、チャネル領域のエネルギー状態は殆どゲイト電圧による電界のみに制御されるので、チャネル領域に対して概略平行な形状を有する。従って、短チャネル効果特有のパンチスルー現象の様な問題がなく、ドレイン耐圧の高い半導体装置を作製することができる。
【００６８】
さらに、図２（Ａ）に示す様に、本発明においてはドレイン電圧が高くなった状態においても空乏層の占める体積が図３に示した様な従来のものと比べて減少しているため、従来よりも空乏層電荷が小さく、空乏層容量が小さい特徴がある。ここで、Ｓ値を導出する式は次式で表される。
【００６９】
【数３】
即ち、前述の様に、図５に示すグラフにおいて５０１で示される領域における傾きの逆数を表していることが判る。また、数３の式は近似的に次式の様に表すことができる。
【００７１】
【数４】
数４において、ｋはボルツマン定数、Ｔは絶対温度、ｑは電荷量、Ｃd は空乏層容量、Ｃitは界面準位の等価容量、Ｃoxはゲイト酸化膜容量である。従って、本発明によれば空乏層容量Ｃd が従来よりも十分小さくなるので、Ｓ値を85mV/decade 以下（好ましくは70mV/decade 以下）の小さな値とすることができる、即ち優れたサブスレッショルド特性を得ることができるのである。
【００７３】
また、本発明が目指すところは、空乏層容量Ｃd および界面準位の等価容量Ｃitを０に可能な限り近づけることである。即ち、Ｃd ＝Ｃit＝０となる理想状態におけるＳ値（60mV/decade ）に近づけることにある。
【００７４】
また、チャネル形成領域が図１（Ｃ）に示す構造となっていることは短チャネル効果によるしきい値電圧の低下を緩和する上で非常に重要である。なぜならば、図１（Ｃ）に示す構造が意図的に狭チャネル効果を生み出すために必要な構成だからである。
【００７５】
この狭チャネル効果とは、元来バルクシリコン上に形成したＭＯＳＦＥＴで確認されている現象であり、チャネル幅が狭くなった時に素子を分離するフィールド酸化膜のバーズビークやチャネルストッパーの不純物拡散の影響等を受けてしきい値電圧が増加するという現象である。
【００７６】
本発明の構成となる思想の一つは、チャネル形成領域に人為的に不純物領域を形成・配置することで意図的に狭チャネル効果を生じさせることである。そして、本発明の構成は不純物領域間の距離（図１（Ｃ）におけるｗpa,mに相当する）を3 〜 300 ｎｍ( 好ましくは3 〜 100 ｎｍ) の範囲で精密に制御することでしきい値電圧の制御を行うという思想に基づいている。
【００７７】
例えば、図１（Ｃ）に示す様にある断面に着目すると、チャネル形成領域の幅Ｗは不純物領域１０４によって分断され、実質的に狭いチャネル幅ｗpa,mを持つ複数のチャネル形成領域の集合体と見なすことができる。
【００７８】
即ち、その複数の狭いチャネル幅ｗpa,mを有する領域において狭チャネル効果が得られると考えられる。マクロ的に見ると図１（Ａ）に示す様にチャネル形成領域全体にこの様な狭チャネル効果が得られる領域が存在するので、全体的にも狭チャネル効果が得られ、しきい値電圧が増加すると考えられる。
【００７９】
従って、チャネル長に短くなることで短チャネル効果によってしきい値電圧が低下したとしても、以上の理由により狭チャネル効果によってしきい値電圧を意図的に増加させてしきい値制御を行うことができるので、結果的にしきい値電圧の変化を緩和することが可能となる。
【００８０】
以上の構成でなる本発明について、以下に記載する実施例でもって詳細な説明を行うこととする。また、これより記載する実施例は、本発明の構成の一例を示すものであり、半導体装置作製者の必要に応じて様々な応用を実施することが可能である。
【００８１】
従って、特許請求の範囲に記載された事項は、以下に記載する実施例以外の応用であっても、本発明の構成をもってなしうる全ての発明をも包含するものと考える。
【００８２】
【実施例】
〔実施例１〕
本発明を用いてＳＩＭＯＸ基板上に絶縁ゲイト型電界効果トランジスタを形成する例を図７を用いて説明する。なお、本実施例ではＮチャネル型ＦＥＴとＰチャネルＦＥＴとを相補的に組み合わせたＣＭＯＳ回路を形成する場合の例について説明する。
【００８３】
まず、弱いＮ型またはＰ型導電性を有する単結晶シリコン基板７０１を用意する。そして、1×1018atoms/cm2 程度のドーズ量で酸素イオンを注入し、800〜1300℃の範囲内で加熱処理を行うことで埋め込み酸化膜７０２を形成する。こうして、厚さ0.05〜0.5 μｍの埋め込み酸化膜７０２と厚さ10 〜 200 ｎｍ（好ましくは、20 〜 60 ｎｍ）の単結晶シリコン層７０３を得る。
【００８４】
この際、ＳＯＩ技術の最も大きな特徴の一つは、得られた単結晶シリコン層７０３に含まれる不純物元素（母体となる単結晶シリコン基板７０１に予め含まれてしまうもの）は１個乃至数個程度と殆ど皆無に等しく、極めて高純度の真性または実質的に真性な単結晶シリコン層が得られる点である。
【００８５】
また、勿論埋め込み酸化膜７０２の膜厚や単結晶シリコン層７０３の膜厚は本実施例で示す範囲の値に限定されるものではなく、必要に応じて適宜調節することは可能である。ＳＩＭＯＸ基板に関する詳細な説明は、例えば、丸善株式会社，志村史夫著，半導体シリコン結晶工学，平成５年９月３０日発行，Ｐ２１７以下を参照すると良い。
【００８６】
こうして図７（Ａ）に示す様なＳＩＭＯＸ基板が得られる。勿論、ＳＩＭＯＸ基板ではなく、ウェーハ貼り合わせ技術を用いて形成したＳＯＩ基板、サファイア基板の様な絶縁性基板上に単結晶シリコン層を成長させたＳＯＳ基板、多孔質シリコンの酸化を利用したＦＩＰＯＳ（Full Isolation by Porous Oxidized Silicon ）基板等、他のタイプのＳＯＩ基板を用いても構わない。
【００８７】
図７（Ａ）の状態が得られたら、熱酸化処理を施すことにより図示しない薄い熱酸化膜を形成し、その上に窒化珪素膜でなるマスクパターン７０４、７０５を形成する。その際、マスクパターン７０４は後のＮチャネル型ＦＥＴ上に、マスクパターン７０５は後のＰチャネル型ＦＥＴ上に配置する。
【００８８】
そして、その状態で1000〜1200℃程度の高温で熱酸化を行い、素子分離のためにフィールド酸化膜７０６を形成する。こうして、Ｎチャネル型ＦＥＴの活性層となる領域７０７とＰチャネル型ＦＥＴの活性層となる領域７０８を得る。
【００８９】
こうして図７（Ｂ）に示す状態が得られたら、マスクパターン７０４、７０５および図示しない熱酸化膜を除去する。そして、Ｐ（リン）を添加してＮチャネル型ＦＥＴのソース領域７０９、ドレイン領域７１０を形成し、さらにＢ（ボロン）を添加してＰチャネル型ＦＥＴのソース領域７１１、ドレイン領域７１２を形成する。
【００９０】
この際、リンおよびボロンはレジストマスクを用いて打ち分ければ良い。また、この際に不純物を添加しない領域は真性または実質的に真性な領域であり、Ｎチャネル型ＦＥＴのチャネル形成領域７１３、Ｐチャネル型ＦＥＴのチャネル形成領域７１４を構成する。（図７（Ｃ））
【００９１】
以上の様に、チャネル形成領域を真性または実質的に真性な領域とした場合、半導体装置の活性層は、Ｎチャネル型ＦＥＴを例にすると、Ｎ+ （ソース領域）−Ｉ（チャネル形成領域）−Ｎ+ （ドレイン領域）の様な構成となる。ここで、Ｎ+ は強いＮ型を示すことを意味しており、Ｉは真性または実質的に真性であることを意味している。
【００９２】
この様な構成の他にも、例えばＮ+ （ソース領域）−Ｎ--（チャネル形成領域）−Ｎ+ （ドレイン領域）、Ｐ+ （ソース領域）−Ｐ--（チャネル形成領域）−Ｐ+ （ドレイン領域）の様な構成を採ることも可能である。なお、Ｎ--は極弱いＮ型を、Ｐ--は極弱いＰ型を示すことを意味している。
【００９３】
この様な構成は、移動度が向上する利点を有する反面、耐圧が低下する欠点が問題となっていた。しかしながら、本発明を利用することで高い耐圧特性を有する半導体装置を作製することが可能であるため、高い移動度と高い耐圧とを同時に満たすことができる。
【００９４】
次に、図７（Ｃ）に示す状態が得られたら、図７（Ｄ）に示す様に、チャネル形成領域７１３、７１４に対して炭素（Ｃ）、窒素（Ｎ）、酸素（Ｏ）から選ばれた一種または複数種類の元素を添加し、空乏層のストッパーとなる不純物領域７１５、７１６を形成する。本実施例では不純物元素として酸素を用い、添加する領域７１５、７１６はパターニングにより図示しないレジストマスクに開孔を設けて選択的に設計する。
【００９５】
なお、不純物領域７１５、７１６は極めて微細な加工寸法で形成する必要があるため精巧なリソグラフィ技術を必要とする。そのためには、電子ビームを用いる技術（電子描画法）、イオンビームを用いる技術（FIB 法) 、エキシマレーザーを用いる技術等を用いて線状パターン形状の露光を行えば良い。
【００９６】
またこの時、ポテンシャルスリット領域の幅（ｗpa,m）は3 〜 300 ｎｍ( 好ましくは3 〜 100 ｎｍ) の範囲内に制御する。また、全ての間隔（ｗpa,m）は±20％以内（好ましくは±5 ％以内）に納まる様に制御する。このポテンシャルスリット領域の幅（ｗpa,m）は狭チャネル効果に直接的に影響を与えるので精密に制御することが重要なのである。
【００９７】
なお、ポテンシャルスリット領域の幅の下限界である3 ｎｍという値は量子効果が起こらない限界値として定めている。本発明ではポテンシャルスリット領域の幅を量子効果の生じない又は現れない範囲内で制御する様に注意している。
【００９８】
従って、図１（Ａ）に示す上面図の様に配置された不純物領域７１５、７１６はポテンシャルスリット領域の幅（ｗpa,m）が全て揃った状態で形成される。そのため、しきい値電圧のバラツキ（狭チャネル効果のバラツキに起因する）や発熱のバラツキ（ポテンシャルスリット領域を流れる電流密度のバラツキに起因する）を効果的に抑制することができる。
【００９９】
また、半導体装置の耐圧を効果的に向上させるためには図７（Ｄ）に示す様に不純物領域７１５、７１６をドレイン領域７１０、７１２に入り込む様に配置することが有効である。その際、ソース領域は入り込む様に配置してもしなくても良いが入り込まない方が好ましい（本実施例ではチャネル形成領域の境界を明確にするためソース領域にも不純物領域が入り込む場合を例とする）。
【０１００】
また、チャネル形成領域とソース／ドレイン領域間にＬＤＤ領域を設ける構成とする場合には、ＬＤＤ領域内部にまで、又はＬＤＤ領域を超えてドレイン領域内部にまで渡って不純物領域を形成することが好ましい。以上の様な構成は、半導体装置の耐圧をより向上させるために有効である。
【０１０１】
図７（Ｄ）に示す様な状態が得られたら、800 〜1200℃程度の温度範囲による熱酸化処理を行い10 〜 50 ｎｍの熱酸化膜７１７、７１８を形成する。この熱酸化処理により形成された薄い熱酸化膜７１７、７１８はそのままゲイト絶縁膜として機能する。また、活性層／ゲイト絶縁膜界面は界面準位の少ない良好なものとなる。
【０１０２】
また、この熱酸化工程によって不純物領域７１５、７１６に添加された酸素がシリコンと反応して酸化絶縁物（酸化シリコン）に変成する。この状態では不純物領域７１５、７１６は共に、電気的に完全な絶縁領域となる。また、この酸化絶縁物中において、含有される酸素濃度の最大値は 1×1019〜 2×1022atoms/cm3 の範囲となる。
【０１０３】
なお、上記熱酸化工程をハロゲン雰囲気で行うことも好ましい。その場合、不純物領域７１５、７１６とポテンシャルスリット領域との界面に偏析したＮｉ（ニッケル）、Ｃｕ（銅）などの重金属をゲッタリング除去することができる。
【０１０４】
これら重金属は単結晶シリコンの形成過程等において内部に少なからず残留するものであり、キャリアの再結合中心となって移動度を低下させてしまう恐れがある。従って、熱酸化工程をハロゲン雰囲気で行えばハロゲン元素（例えば、塩素、弗素など）による金属元素のゲッタリング効果を期待することができる。
【０１０５】
さらに、チャネル形成領域７１３、７１４の上方において熱酸化膜７１７、７１８上にゲイト電極としてポリシリコン膜７１９、７２０を形成する。ゲイト電極７１９、７２０は成膜する段階で予め不純物元素を添加しておいて導電性を持たせれば良い。こうして図８（Ａ）に示す状態が得られる。
【０１０６】
その後、図８（Ｂ）に示す様に、ゲイト電極７１９、７２０を覆う様にして窒化珪素膜を300 ｎｍの厚さに成膜し、エッチバック法を用いてゲイト電極７１９、７２０の側面のみにサイドウォール７２１、７２２を残存させる。この際、ソース／ドレイン領域のゲイト絶縁膜は同時に除去される。
【０１０７】
次に、この状態で全面にスパッタ法により図示しないチタン膜を成膜し、加熱、レーザーアニール、ランプアニールなど手段のよるシリサイド形成を行う。この工程により、Ｎチャネル型ＦＥＴのソース領域７０９およびドレイン領域７１０の表面ならびにゲイト電極７１９の表面にはチタンシリサイド７２３〜７２５が形成される。
【０１０８】
また、同時にＰチャネル型ＦＥＴのソース領域７１１およびドレイン領域７１２の表面ならびにゲイト電極７２０の表面にはチタンシリサイド７２６〜７２８が形成される。
【０１０９】
チタンシリサイド７２３〜７２８は極めて低抵抗であるので、後に形成する配線とのオーミック接触を確保する上で好ましい。（図８（Ｂ））
【０１１０】
シリサイド形成が終了したら、層間絶縁膜として窒化珪素膜７２９を成膜し、コンタクトホールを形成してＮチャネル型ＦＥＴのソース電極７３０、Ｐチャネル型ＦＥＴのソース電極７３１およびＮ／Ｐチャネル型ＦＥＴ兼用のドレイン電極７３２を形成する。こうして図８（Ｃ）に示す様なＣＭＯＳ構造のＩＧ−ＦＥＴが完成する。
【０１１１】
図８（Ｃ）に示す構造のＣＭＯＳ回路は本発明のより短チャネル効果を問題としないで微細化することができるので、極めて集積度の高い集積化回路を構成することが可能である。
【０１１２】
また、本実施例ではシングルゲイト型のＩＧ−ＦＥＴを例としているが、ＳＯＩ構造であるので活性層の上面および下面にチャネルを形成するダブルゲイト型ＦＥＴを作製する場合にも本発明を適用できる。勿論、パワーＭＯＳＦＥＴ、ＭＥＳＦＥＴ、ＭＩＳＦＥＴ等に適用することもできる。
【０１１３】
また、本実施例ではＩＧ−ＦＥＴのチャネル形成領域に線状パターン状に不純物領域を形成することに特徴があるが、線状パターンの形成にはある範囲の条件を満たす必要がある。そのことについて、図９を用いて以下に記載する。
【０１１４】
図９において、９０１はチャネル形成領域の一部を示している。チャネル幅はＷである。ここで、チャネル幅Ｗの内、線状パターン９０２が占有している幅をＷpiと定義する。Ｗpiの値としては例えば1 〜 10 ｎｍもあれば十分である。また、任意の線状パターン９０２の幅をＷpi,1、Ｗpi,2、Ｗpi,3・・・Ｗpi,nとすると、Ｗpiは次式で表される。
【０１１５】
【数１】
但し、本発明の構成を達成するためにはチャネル形成領域の端部以外の領域に、不純物領域が少なくとも一つ形成されている必要があるのでｎは１以上の整数である。
【０１１７】
また、チャネル幅Ｗの内、ポテンシャルスリット領域（キャリアの移動するパス）９０３が占有している幅をＷpaと定義する。Ｗpaの値としては量子効果の現れないレベル、即ち3 〜 300 ｎｍ（好ましくは3 〜 100 ｎｍ）とする。本発明ではＷpaをチャネル長（0.01〜0.35μｍ）の1/3 〜1/1 程度とすることでＶth,nおよびＶth,pを 0〜±0.3 Ｖの範囲に調節することができる。また、任意のポテンシャルスリット領域９０３をＷpa,1、Ｗpa,2、Ｗpa,3・・・Ｗpa,mとすると、Ｗpaは次式で表される。
【０１１８】
【数２】
但し、前述の様にチャネル形成領域の端部以外の領域に不純物領域が少なくとも一つ形成されているので、チャネル形成領域は少なくとも２分されてｍは２以上の整数となる。
【０１２０】
即ち、全チャネル幅ＷはＷ＝Ｗpi＋Ｗpa、かつ、ｎ＋ｍは３以上という関係が成り立っている。そして、ＷとＷpi、ＷとＷpaおよびＷpiとＷpaとの関係は、同時に以下の条件を満たすことが望ましい。
Ｗpi／Ｗ＝0.1 〜0.9
Ｗpa／Ｗ＝0.1 〜0.9
Ｗpi／Ｗpa＝1/9 〜9
【０１２１】
これらの数式の意味するところは、Ｗpa／ＷまたはＷpi／Ｗが０または１であってはならないという事である。例えば、Ｗpa／Ｗ＝０（Ｗpi／Ｗ＝１と同義）の場合、図９（Ｂ）に示す様にチャネル形成領域を完全に不純物領域で塞いでしまうので電流の流れるパスが存在しない状態となる。
【０１２２】
逆にＷpa／Ｗ＝１（Ｗpi／Ｗ＝０と同義）の場合、図９（Ｃ）に示す様にチャネル形成領域に不純物領域が全く存在しないのでドレイン側空乏層の広がりを抑えることができない。
【０１２３】
以上の理由により、Ｗpa／ＷおよびＷpi／Ｗの関係式は0.1 〜0.9 （好ましくは0.2 〜0.8 ）の範囲に収まり、また、同時にＷpi／Ｗpa＝1/9 〜9 を満たすことが望ましい。
【０１２４】
また、本発明において線状パターン形状を有する不純物領域を図１（Ａ）に示す様に配置することはＦＥＴの性能を示す代表的なパラメータである移動度の向上に対して非常に大きな意味がある。その理由について以下に説明する。
【０１２５】
移動度は半導体（本実施例ではシリコン基板）中のキャリアの散乱によって決まるが、シリコン基板における散乱は格子散乱と不純物散乱とに大別される。格子散乱はシリコン基板中の不純物濃度が低く、比較的高温で支配的であり、不純物散乱は不純物濃度が高く、比較的低温で支配的である。これらが影響し合って形成される全体的な移動度μは次式で表される。
【０１２６】
【数５】
この数５で示される式は、全体的な移動度μが、格子散乱の影響を受けた場合の移動度μl （ lはlattice を意味する) の逆数および不純物散乱の影響を受けた場合の移動度μi （ iはimpurityを意味する) の逆数の和に反比例することを意味している。
【０１２８】
ここで、格子散乱ではドリフト電界がそれほど強くなければ音響フォノンが重要な役割を果たし、その時の移動度μl は、次式の様に温度の-3/2乗に比例する。従って、キャリアの有効質量（ｍ＊）と温度（Ｔ）で決まってしまう。
【０１２９】
【数６】
また、不純物散乱による移動度μi は、次式の様に温度の3/2 乗に比例し、イオン化した不純物の濃度Ｎi に逆比例する。即ち、イオン化した不純物の濃度Ｎi を調節することで変化させることができる。
【０１３１】
【数７】
これらの式によると、従来の様にチャネル形成領域全体に不純物を添加するチャネルドープでは不純物散乱の影響を受けて移動度を稼ぐことができない。しかしながら、本発明では局部的に不純物領域を形成しているので、ポテンシャルスリット領域（Ｗpaの幅を持つ領域) には不純物が添加されない。
【０１３３】
即ち、理論的には数７においてイオン化した不純物の濃度Ｎi を限りなく０に近づけることを意味するため、移動度μi は限りなく無限大に近づいていくことになる。即ち、数５において１／μi の項を無視することができる程度にまで不純物を減少させることを意味するので全体の移動度μは限りなく移動度μl に近づいていく。
【０１３４】
また、キャリアの有効質量（ｍ＊）を小さくすることで移動度μl をさらに大きくすることも理論的には可能である。これは極低温の領域において、キャリア（特に電子の場合）の有効質量が結晶軸の軸方位に依存して変化する現象を利用することで成しうる。
【０１３５】
文献によれば、ソース／ドレイン間を結ぶチャネル方向（キャリアの移動する方向）が単結晶シリコンの＜１００＞軸方向と一致する様に構成した時、最小の有効質量を得ることができる。
【０１３６】
例えば、図１０に示す様に、（１００）面を有する単結晶シリコン基板１００１上にソース領域１００２、チャネル形成領域１００３、ドレイン領域１００４が形成されているとする。この時、チャネル方向１００５を［１００］とした場合の様な時がこれに相当する。但し、この例は４°Ｋという極低温領域における結果である。
【０１３７】
また、結晶格子間をうまくキャリアがすり抜けて行ける様に、チャネル方向および不純物領域７０７の軸方向（配列方向）と、結晶格子の軸方向とを概略平行（軸方向のずれを±10°以内に収める）にさせることが望ましい。単結晶ならばシリコン原子は規則正しく配列しているので、結晶格子の配列方向と平行に移動するキャリアは格子散乱の影響を殆ど受けないで済む。
【０１３８】
例えば、単結晶シリコン基板において上記の様な方向における回転軸を０°とすると、他にも９０°、１８０°、２７０°の回転軸の場合において同様の効果を得ることができる。
【０１３９】
以上の様に、チャネル形成領域を移動するキャリアはチャネル形成領域内に存在する不純物領域以外の領域を通る。この様子を図１１の模式図を用いて簡単に説明する。
【０１４０】
図１１（Ａ）において、１１０１で示されるのはチャネル形成領域である。即ち、図１１（Ａ）はチャネル形成領域を右斜め上方から見た図である。本実施例を実施したチャネル形成領域は、立体的には図１１（Ａ）の様に不純物領域１１０２が形成されている。
【０１４１】
図１１（Ａ）に記載された矢印１１０３はキャリア（電子または正孔）の進行方向を示すものである。図１１（Ａ）に示す様にチャネル形成領域１１０１内には複数の不純物領域１１０２が配置されており、キャリアはそれら不純物領域１１０２以外の領域を通過する。
【０１４２】
キャリアの進行方向をチャネル形成領域１１０１の上面から見ると図１１（Ｂ）の様に見える。図１１（Ｂ）は図１１（Ａ）において、ＡＣＥＦで表される面を見た図である。図１１（Ｂ）に示される様に、キャリアは不純物領域１１０２を避け、不純物散乱のない領域を移動する。
【０１４３】
即ち、大部分のキャリアは矢印で示す様に、不純物領域１１０２の間を通ってソース／ドレイン間を移動する。勿論、不純物領域がドットパターン形状に設けられている様な場合には、不純物領域を避ける様にしてジグザグに移動する場合も含まれる。
【０１４４】
また、図１１（Ｃ）に示すのは、チャネル形成領域１１０１を側面から見た図である。なお、図１１（Ｃ）は図１１（Ａ）において、ＡＢＣＤで表される面を見た図である。また、１１０３で示されるのは矢印であり、紙面に向かって手前方向に矢先が向いていることを示している。この図もキャリアが不純物領域１１０２の間を移動することを示している。
【０１４５】
また、線状パターン形状を有する不純物領域に挟まれた領域（ポテンシャルスリット領域）におけるエネルギー状態（電位状態）を模式的に表した分布図は図１２（Ａ）の様になっていると考えられる。
【０１４６】
図１２（Ａ）において、１２０１、１２０２で示される領域は不純物領域のエネルギー状態を示しており、エネルギー的に高い障壁となっている。そして、不純物領域から離れるに従って徐々にエネルギー的に低い領域１２０３となる。即ち、チャネル領域を移動するキャリア（ここでは電子を例にとる）は１２０３で示されるエネルギー状態の低い領域を優先的に移動し、１２０１、１２０２で示されるエネルギー障壁（不純物領域）は壁の様な役割を果たす。
【０１４７】
ここで、チャネル領域を移動するキャリア（電子）のイメージを模式的に図１２（Ｂ）で表す。イメージ的には、チャネル領域を移動するキャリア１２００は図１２（Ｂ）に表す様にまるで雨樋の中を転がる球体の様にその方向性が規定され、ソース領域からドレイン領域に向かってほぼ最短距離を移動する。
【０１４８】
本出願人は図１２（Ａ）の様なエネルギー分布を電気的なスリットとして捉えてポテンシャルスリット領域と呼んでいる。また、図１２（Ｂ）の様なモデルからレーンを転がる球体をイメージしてレーン領域とも呼ぶことがある。
【０１４９】
また、図１２（Ｂ）に示す様に、チャネル形成領域には図１２（Ａ）に示した様なポテンシャルスリット領域が複数並列に配置されて構成されているが、１２０１、１２０２で示される領域を越えることがないため、隣接するポテンシャルスリット領域との間においてキャリアの移動は行われない。
【０１５０】
以上の理由によりキャリアが他のキャリアと衝突する確率は大幅に減少するため、移動度が大幅に向上する。即ち、本発明の構成は不純物散乱を低減するのみならず、キャリア同士の自己衝突による散乱をも低減することで大幅な移動度の向上を実現することができる。
【０１５１】
この様に従来においては常に悪影響を及ぼすとされてきたエネルギー障壁（グレインバンダリーなど）を逆に意図的に形成して利用するという本発明の発想は非常に新しいものである。
【０１５２】
〔実施例２〕
本発明において、チャネル形成領域に不純物領域を形成する手段として、不純物の偏析作用を利用した方法をとることもできる。本実施例では、その様な例として熱酸化膜近傍におけるボロン（Ｂ）およびリン（Ｐ）の偏析を利用した方法について図１３を用いて説明する。
【０１５３】
実施例１に示した構造の半導体装置を作製する時、酸素を添加することによって不純物領域を形成した後に800 〜1200℃程度の加熱処理を行うと、添加された酸素とシリコン（Si）とが反応して熱酸化物が形成されることは述べた。
【０１５４】
本実施例はその際に不純物領域の周辺（ポテンシャルスリット領域）に含有されていた不純物元素（ボロンまたはリン）が不純物領域に偏析する現象を利用した技術である。ここで、熱酸化工程により熱酸化膜／シリコン界面近傍のボロンまたはリンの濃度がどの様な分布を示すかを図１３を用いて説明する。
【０１５５】
図１３に示す様に、Si中に存在する添加イオン（Ｂ、Ｐ）は酸化膜が形成されると再分布する。これは、シリコン（Si）中および熱酸化膜（ SiOx ）中において添加イオンの溶解度と拡散速度が異なるために起こる現象である。不純物のSi中における溶解度を [Ｃ] Siとし、 SiOx 中における溶解度を [Ｃ] SiOxとする時、平衡偏析係数ｍは次式で定義される。
ｍ＝ [Ｃ] Si／ [Ｃ] SiOx
【０１５６】
この時、Si/SiOx 界面近傍の不純物の偏析はｍの値に支配される。通常、Si中における不純物の拡散係数が十分大きいとして、ｍ＜１の場合、Si中の不純物は SiOx 中に取り込まれる（図１３（Ａ））。また、ｍ＞１の場合、SiO x が不純物を排斥し、その結果としてSi/SiOx 界面近傍の不純物濃度が増大する（図１３（Ｂ））。
【０１５７】
文献値によると、ボロンのｍの値は0.3 程度であり、リンのｍの値は10程度である。従って、本実施例における熱酸化工程後のボロンの濃度分布は図１３（Ａ）の様になり、熱酸化膜中にボロンが取り込まれ、不純物領域の側面（Si/SiOx 界面近傍）におけるボロン濃度は極めて微量な状態となる。また、逆に形成された熱酸化物中には多量のボロンが含有される。
【０１５８】
この様な熱酸化膜中へのボロンの取込み現象は既に知られていたが、本発明の様にキャリアの移動する領域における不純物濃度を低減するためにこの現象を利用する発想は全く新しいものである。
【０１５９】
なお、図１３（Ｂ）に示す様に、不純物元素としてリンを用いた場合には熱酸化膜とシリコンとの界面に偏析（パイルアップ）する。この現象もまた、リン濃度を低減する上で有効に利用することができる。
【０１６０】
以上の様に、本実施例の様な酸化物へのリンまたはボロンの偏析現象を利用することで大幅な移動度の向上を図ることが可能である。なぜならば、本実施例を実施すると不純物領域（代表的には SiOX で示される酸化物）周辺の不純物（リンまたはボロン）が不純物領域に収集されてしまうので、ポテンシャルスリット領域（キャリアが移動する領域）における不純物散乱の影響を極めて少なくすることができるからである。
【０１６１】
また、本実施例の技術にハロゲン元素による金属元素のゲッタリング効果を組み合わせることで、ポテンシャルスリット領域におけるキャリアの不純物散乱をさらに低減することも可能である。
【０１６２】
このことは、先にも述べた様に数５においてμi が大きくなることに相当するので、全体の移動度μは理想的にμ＝μl に近づいていく。即ち、実質的に格子散乱のみで決まる極めて大きな移動度を実現しうることを示す。
【０１６３】
〔実施例３〕
本実施例では、チャネル形成領域に形成する不純物領域の形状をドットパターン状とする場合の例を示す。説明は図１４を用いて行う。なお、説明の便宜上、図１と同じ符号を併用する。
【０１６４】
図１４に示す半導体装置の構造は、図１において線状パターン形状を有する不純物領域をドットパターン形状に置き換えたものである。まず、図１と異なるのは図１４（Ａ）に示す様に不純物領域１４０１が配置される点である。
【０１６５】
また、図１４（Ａ）をＡ−Ａ’で切断した断面は図１４（Ｂ）に示す様になり、Ｂ−Ｂ’で切断した断面は図１４（Ｃ）に示す様になる。
【０１６６】
なお、本実施例ではドットパターン状の不純物領域の例として円形の不純物領域を記載しているが、楕円形、正方形、長方形などであっても構わない。
【０１６７】
ドットパターン状に不純物領域を形成した場合、実施例１に示したレーン領域の様な役割はなくなるが、キャリアの移動しうる実効チャネル面積は増加するので半導体装置に流せる電流量を増やすことができる。
【０１６８】
〔実施例４〕
実施例１および実施例３では、不純物領域の形状として線状パターン形状の場合とドットパターン形状の場合とを最も単純な形状で説明した。本実施例では、不純物領域の形状の様々なバリエーションについて説明する。
【０１６９】
図１５（Ａ）に示す形状は線状パターン形状の他のバリエーションである。図１５（Ａ）に示す構造は、本発明においてドレイン領域側からチャネル形成領域側へと広がる空乏層をピニング（抑止）する効果をより確実にし、短チャネル効果に起因するパンチスルー現象を防止することを第一とした構造である。
【０１７０】
図１５（Ａ）において、不純物領域１５０１の特徴は、上面から見た場合に線状パターン形状の不純物領域の側面に対して凹凸部１５０２を付与した形となっており、いわゆるフィッシュボーン形状となっていることである。即ち、側面の凹凸部１５０２が空乏層の広がりを効果的に抑止するのである。
【０１７１】
また、図１５（Ａ）の構成をさらに発展させて、よりピニング効果を確実なものとした例が図１５（Ｂ）に示す構成である。即ち、交互にかみ合ったフィッシュボーン形状とすることで空乏層に対する対向面積を増やし、空乏層の広がりを効果的に防止することができる。
【０１７２】
この際、図１５（Ｂ）に示す様に、ある凹凸部（フィッシュボーンの骨に相当する部分）が、隣の不純物領域の凹凸部と交互に重なり合う様に形成することが望ましい（１５０３で示される領域）。
【０１７３】
ただし、この構造とした場合、キャリアが１５０４で示される破線の沿って移動するため移動距離が長くなることを避けられない。そして、移動距離が長くなるということは、その分キャリアの散乱確率が増加して移動度を低下させる要因となりかねない。
【０１７４】
しかし、本発明が効果を発揮する極めて微細な半導体装置においては、チャネル形成領域が真性または実質的に真性である以上、多少移動距離が長くなっても不純物散乱の影響は大きく変化しないと考えられる。それよりも微細化にともなう短チャネル効果（特にパンチスルー現象）の影響を抑制することの方が重要であると言える。
【０１７５】
また、ある一本の不純物領域に着目した場合、隣接する凹凸部同士の間の距離（図中、Ｌpaで表される距離）も制御が必要である。なぜならば、Ｌpaの長さがキャリアの移動度に影響してくるからである。
【０１７６】
即ち、ピニング効果を高めるためには距離Ｌpaを短くし、移動度向上に重きを置くなら距離Ｌpaを長くすることが好ましい。本発明では距離Ｌpaを7 〜 300 ｎｍ（好ましくは10 〜 100 ｎｍ）の範囲で制御する。
【０１７７】
また、本発明は線状パターンのみならず、ドットパターン状の不純物領域を形成する場合においても様々なバリエーションを採りうる。例えば、図１５（Ｃ）に示す様に不純物領域１５０６が交互に配置された構成とすることができる。
【０１７８】
この場合、ドットパターン状の不純物領域１５０６間の隙間を隣接する列で補う構成となるので、空乏層の広がりを抑止する効果が強くなる。また、この場合もキャリアの移動経路は破線１５０７で示す様になるが、前述の様に素子が微細になればさほど問題とはならない。
【０１７９】
また、図１５（Ｄ）に示す様に、ドットパターン形状の不純物領域１５０８をチャネル方向と垂直な楕円形または長方形とすることもできる。図１５（Ｄ）に示す構成は空乏層の抑止を最重点課題とした時に有効な構成であると言える。
【０１８０】
以上の様に、短チャネル効果に起因するパンチスルー現象を効果的に防止するためには、不純物領域の形状を工夫すれば良い。不純物領域は人為的に形成されるので形状も作製者の自由に設計できる。
【０１８１】
特に、本実施例で示した様な図１５（Ａ）〜図１５（Ｄ）に示した形状は、チャネル長が0.1 μｍ以下といった様な極めて微細な半導体装置を形成する場合に効果的である。なぜならば、その様な微細素子となるとパンチスルー現象による耐圧の低下が致命的な問題となるため、移動度の向上よりも耐圧の向上に重きを置くべきだからである。
【０１８２】
〔実施例５〕
本実施例では、本発明の不純物領域を形成する際に実施例４とは異なる工夫を施した例を示す。本実施例の説明は図１６を用いて行なう。
【０１８３】
図１６（Ａ）に示すのは、不純物領域１６０１の幅（Ｗpi）をソース領域１６０２近傍とドレイン領域１６０３近傍とで変化させた例である。具体的には、ドレイン領域１６０３近傍に近づくに従い、徐々にＷpiが増加していく様な構成とする。
【０１８４】
図１６（Ａ）の様な構成とすると、短チャネル効果に伴うパンチスルー現象の原因となるドレイン領域側の空乏層の広がりを効果的に抑制することができる。また、ソース領域側においてはポテンシャルスリット領域１６０４の幅（Ｗpa）が十分に広いのでキャリアの移動がスムーズに行なわれる。
【０１８５】
また、この構成は図１６（Ａ）の様な構成以外に限らず、例えば図１６（Ｂ）の様にフィッシュボーン形状を有する不純物領域１６０５の凹凸部１６０６の長さを、ドレイン領域１６０７に近づくにつれて長くする様な構成としても達成することができる。
【０１８６】
また、図１６（Ｃ）に示す様に、ドレイン領域１６０８近傍において不純物領域１６０９を構成する不純物元素の濃度を高くする構成とすることも可能である。この場合、図１６（Ｃ）に示す様に、上面から見た場合にはソース領域１６１０からドレイン領域１６０８に渡って不純物領域１６０９が形成されている。
【０１８７】
そして、不純物領域１６０９を構成する不純物元素の濃度は、ソース領域１６１０近傍における濃度よりもドレイン領域１６０８近傍における濃度の方が高い構成とすることができる。（図１６（Ｄ））
【０１８８】
なお、図１６（Ｄ）は不純物領域１６０９内の不純物元素濃度の変化を表したグラフであり、横軸は距離、縦軸は濃度を表している。図１６（Ｄ）に示した様に、ソース領域１６１１近傍の濃度プロファイルとドレイン領域１６１２近傍の濃度プロファイルを異なる様にするには、不純物領域１６０９を形成する際に添加する不純物元素の濃度を調節すれば良い。
【０１８９】
即ち、不純物元素の濃度プロファイルは図１６（Ｄ）に示す様な形状にこだわる必要はなく、作製者の必要に応じて適宜不純物添加工程を調節して濃度プロファイルを決定すれば良い。
【０１９０】
以上の様に、本実施例に示した様な構成はソース領域およびドレイン領域の位置が特定されている場合において有効であり、例えば液晶表示装置の画素を駆動する半導体装置の様にソース／ドレインが充放電に応じて逆転する様な場合には必ずしも有効とは言えない。液晶表示装置に用いる場合には、周辺駆動回路を構成するインバータ回路などの様にソース／ドレインが特定される用途に用いるべきであると言える。
【０１９１】
また、本実施例では不純物領域の形状としてチャネル方向に概略平行な線状パターン形状を有する構成とする例を示したが、本実施例の構成をドットパターン形状に不純物領域に適用することは容易である。従って、本実施例は一例を示すのみであって、他の様々な考えうる例は作製者の必要に応じて適宜なされるものであると考える。
【０１９２】
〔実施例６〕
実施例１ではチャネル形成領域に対して人為的かつ局部的に不純物元素（炭素、窒素、酸素）を添加して不純物領域を形成する例を示した。本実施例では、不純物領域の形成方法として他の方法を用いた場合について図１７を用いて説明する。
【０１９３】
図１７（Ａ）に示すのはＳＯＩ基板の単結晶シリコン層のみを拡大した図である。１７０１は絶縁層であり、１７０２が単結晶シリコン層である。ＳＯＩ基板としては、ＳＯＳ基板、ＳＩＭＯＸ基板、ＦＩＰＯＳ基板等を用いることができる。
【０１９４】
そして、電子ビーム法、ＦＩＢ法、エキシマレーザー法などの微細リソグラフィ技術を利用して不純物領域を形成するためのレジストパターン１７０３をチャネル形成領域上に配置する。
【０１９５】
図１７（Ａ）に示す状態が得られたら、Ａｒ（アルゴン）をイオン注入法により添加する。なお、本実施例ではＡｒを用いるが、Ｈｅ（ヘリウム）、Ｎｅ（ネオン）等の希ガスを注入するのであっても良い。（図１７（Ｂ））
【０１９６】
このイオン注入の目的は、単結晶シリコン層に対してダメージを与えることにあるため、電気的に不活性な元素を用いる。なぜならば、本実施例で開示する方法は、単結晶シリコンを熱酸化した際にダメージを受けた領域が優先的に酸化される性質を利用するものだからである。
【０１９７】
従って、図１７（Ｂ）においてＡｒが添加された領域１７０４は、他の領域に比べてダメージを受けた、結晶配列の乱れた領域となる。
【０１９８】
次に、レジストパターン１７０３を除去した後、図１７（Ｃ）に示す様に、800 〜1200℃の温度範囲で加熱処理を行う。本実施例では、1000℃60min の処理の内、最初の30分を酸化性雰囲気で処理し、残りの時間を窒素（Ｎ2 ）９０％、酸素（Ｏ2 ）９％、塩化水素（ＨＣｌ）１％のハロゲン雰囲気に切り換えて処理を続ける構成とする。
【０１９９】
即ち、最初の30分間は熱酸化のための加熱処理であり、後の30分間はハロゲン元素による金属元素のゲッタリング効果を狙った加熱処理である。後者の加熱処理を窒素含有量の多い雰囲気で行うのは、単結晶シリコン層が過剰に酸化されるのを防止するためである。
【０２００】
こうして図１７（Ｃ）に示す様に、単結晶シリコン層には熱酸化膜１７０５が形成される。そして同時に領域１７０４が優先的に酸化反応が進行して、単結晶シリコン層内部まで侵入した不純物領域（この場合、酸化シリコンで成る）１７０６が形成される。なお、図１７（Ｃ）では不純物領域１７０６が下方の絶縁層１７０１にまで達していないが、Ａｒの注入条件によって絶縁層に達する様にする場合もあり得る。
【０２０１】
以上の様に、本実施例で開示する技術は、上記の様な過程で形成された不純物領域１７０６を空乏層をピニングする領域として活用するものである。また、本実施例は、例えば電子ビームや集束イオンビームを直接単結晶シリコン層に照射してダメージを与えても実施することができる。
【０２０２】
また、本実施例はハロゲン元素による金属元素のゲッタリング効果と、実施例２に示したリンやボロンの熱酸化膜への偏析現象を共に利用する構成になるので、真性または実質的に真性な、キャリアが移動する領域（特に、不純物領域１７０６の周辺）１７０７には、不純物散乱の原因や再結合中心となる不純物元素が存在しない。従って、極めて高い移動度を期待しうる半導体装置を作製することができる。
【０２０３】
〔実施例７〕
本発明の特徴はチャネル形成領域に対して人為的かつ局部的に不純物領域を設ける点にあるが、チャネル形成領域に局部的に添加された不純物元素（炭素、窒素、酸素から選ばれた一種または複数種類の元素）は、水素アニール処理を施した低酸素シリコン基板を用いる場合に有効な効果を示す。
【０２０４】
従来例で触れた様に、通常のＬＳＩ回路を構成する半導体装置（サイリスタを除く）はＣＺ法で形成されたシリコン基板を用いており、応力緩和のために所定量の酸素がシリコン基板中に含まれている。しかし、最近ではの酸化膜耐圧の向上、微小欠陥の低減の要求が強まり、水素雰囲気でのアニールによって表面層５μｍ位までの酸素濃度を 1×1017atoms/cm3 以下にまで下げた基板が多く用いられている。
【０２０５】
その反面、この様な低酸素処理を施したシリコン基板は基板表面層が応力に対して非常に脆くなってしまい、半導体装置の製造プロセスの過程でクラックや反りが発生する原因ともなってしまう可能性がある。
【０２０６】
しかしながら、本発明に低酸素処理を施したシリコン基板を用いるとチャネル形成領域に形成された不純物領域に応力が集中する様になるので、不純物領域が結晶半導体に発生する応力を緩和する緩衝領域としての機能を有する。
【０２０７】
この応力を緩和する緩衝領域として機能するという効果は、本発明における不純物領域の特筆すべき効果の一つである。なお、この効果は不純物元素として酸素を用いた場合において特に顕著である。
【０２０８】
従って、低酸素処理を施したシリコン基板を用いて半導体装置を作製する際に製造プロセス過程において発生する応力による影響を緩和することができるので、製造歩留りが大幅に向上する。
【０２０９】
また、この様なシリコン基板は酸化膜耐圧の向上、微小欠陥の低減の効果以外に、キャリアの不純物散乱の影響が低減するといった効果も期待できる。即ち、酸素を低減することはポテンシャルスリット領域をより真性または実質的に真性な領域に近づけることを意味しているので、キャリアの移動度を極めて高いものとしうる。
【０２１０】
〔実施例８〕
本実施例では、本発明を利用した半導体装置（半導体素子）で構成される集積化回路（本明細書では半導体装置の範疇に含まれる）について、いくつかの例を挙げて説明する。説明には図１８および図１９を用いる。
【０２１１】
図１８（Ａ）に示すのは、Ｎチャネル型ＦＥＴとＰチャネル型ＦＥＴとを二階建てに積層して構成したスタックト型ＣＭＯＳ回路に本発明を適用した場合の例である。一般的には動作性能の問題からＰチャネル型ＦＥＴが下層側に形成されることが多い。本実施例も下層側をＰチャネル型ＦＥＴとしている。
【０２１２】
図１８（Ａ）において、下層は通常のＩＣ技術で形成されたＰチャネル型ＦＥＴであり、１８０１はＮ型シリコン基板、１８０２はフィールド酸化膜、１８０３、１８０４はそれぞれソース領域およびドレイン領域である。本実施例では、低濃度不純物領域（ドレイン領域側はＬＤＤ領域と呼ばれる）１８０５、１８０６を設ける構成とする。
【０２１３】
また、１８０７は導電性を有するポリシリコンでなるゲイト電極であり、その直下には本発明の特徴である不純物領域１８０８が配置されている。なお、図１８（Ａ）では不純物領域１８０８の一端は低濃度不純物領域１８０６の内部にあり、他端はＬＤＤ領域１８０５を超えてドレイン領域１８０４の内部にある。
【０２１４】
上層にはＳＯＩ技術を用いてＮチャネル型ＦＥＴが形成されている。Ｎチャネル型ＦＥＴの活性層となる単結晶シリコン層は公知のウェハーの貼り合わせ技術を利用することで得られる。従って、１８０９で示される層間絶縁膜は下層のＦＥＴを覆う層間絶縁膜と、接合するウェハーの熱酸膜との積層膜で構成され、接合面（点線で示される）を含んでいる。
【０２１５】
そして、公知のＴＦＴ技術を用いてソース領域１８１０、チャネル形成領域１８１１、ドレイン領域１８１２を形成する。ここでもチャネル形成領域１８１１を挟み込む様に低濃度不純物領域１８１３、１８１４が配置される。また、チャネル形成領域１８１１対しては本発明である不純物領域１８１５を配置する。
【０２１６】
さらに、ゲイト電極１８１６を覆って層間絶縁膜１８１７が成膜され、配線１８１８、１８１９、１８２０が形成される。なお、配線１８１８はＰチャネル型ＦＥＴのドレイン領域１８０４とＮチャネル型ＦＥＴのドレイン領域１８１２とに共通の配線となる。
【０２１７】
以上説明した構造でなる図１８（Ａ）に示すスタックト型ＣＭＯＳ回路は素子の占有面積を低減することができるため、ＶＬＳＩやＵＬＳＩ回路を構成する際に集積度を向上させることができる。
【０２１８】
また、本発明を適用することで耐圧特性を損ねることなく高速動作性を追及することができるので、周波数特性の優れたＣＭＯＳ回路を構成することが可能となる。
【０２１９】
次に、図１８（Ｂ）に示すのは、ＣＭＯＳ回路とバイポーラトランジスタとを複合したＢｉ−ＣＭＯＳ回路に本発明を適用した例である。ここでは、下層がバイポーラトランジスタであり、上層がＳＯＩ構造の半導体装置で構成されるＣＭＯＳ回路である。
【０２２０】
図１８（Ｂ）において、１８２１はＰ型シリコン基板であり、１８２２は埋め込みＮ+ 領域、１８２３はエピタキシャル成長により形成されたｐウェルであり、埋め込みＮ+ 領域１８２２上のｐウェルはＮ型にドーピングされてコレクタとして機能するｎウェル１８２４となっている。また、１８２５は埋め込みＮ+ 領域１８２２からの取り出し電極となるDeepＮ+ 領域である。また、１８２６は通常の選択酸化法で形成されたフィールド酸化膜である。
【０２２１】
バイポーラトランジスタを構成するｎウェル１８２４には活性ベースとなるｐ- 領域１８２７がまず形成され、次いで外部ベースとなるｐ+ 領域１８２８、エミッタ領域となるｎ+ 領域１８２９が配置される。
【０２２２】
以上の構成でなるバイポーラトランジスタの上方にはウェハー貼り合わせ技術を用いて得られた単結晶シリコン層を活性層とする、ＳＯＩ構造のＣＭＯＳ回路が構成されている。１８３０で示される層間絶縁膜が接合面（点線で示される）を含んでいる。ここでは、ＣＭＯＳ回路の詳細な説明は実施例１で十分に述べたのでここでは省略する。
【０２２３】
図１８（Ｂ）では、Ｎチャネル型ＦＥＴの不純物領域１８３１、Ｐチャネル型ＦＥＴの不純物領域１８３２共に、ソース領域１８３３、１８３４には入り込まず、ドレイン領域１８３５、１８３６のみに入り込む様な配置とする。
【０２２４】
そして、上層のＣＭＯＳ回路と下層のバイポーラトランジスタとを配線１８３７、１８３８で接続してＢｉ−ＣＭＯＳ構造を実現することができる。
【０２２５】
この様にして構成されるＢｉ−ＣＭＯＳ回路はバイポーラトランジスタの高速動作性とＣＭＯＳ回路の低消費電力性を有効に併用するための回路構成である。また、本実施例の様に、ＣＭＯＳ回路とバイポーラトランジスタを積層化する三次元構造とすることで、従来の問題であった占有面積の大きさを大幅に小さくすることが可能である。
【０２２６】
次に、図１９（Ａ）に示すのは、ＳＯＩ技術を用いて作製したＤＲＡＭ（Dynamic Rondom Access Memory）に本発明を適用した例である。ＤＲＡＭとは記憶する情報を電荷としてコンデンサに蓄える形式のメモリである。コンデンサへの情報としての電荷の出し入れは、コンデンサに直列に接続された半導体装置（電界効果トランジスタ）によって制御される。ここでは、スタックトキャパシタ型のＤＲＡＭについて説明する。
【０２２７】
図１９（Ａ）において、１９０１はシリコン基板、１９０２は、シリコン基板１９０１とその上に設けられる容量蓄積用電極１９０３とを分離する絶縁膜である。容量蓄積用電極１９０３の上方には高誘電率材料でなる絶縁膜１９０４を介して容量電極１９０５が設けられている。本実施例では絶縁膜１９０４としてＴa2Ｏ5 を用いるが、他にもＳi3Ｎ4 などを用いることができる。
【０２２８】
この様な構造によって、容量蓄積用電極１９０３と容量電極１９０５との間には大容量のキャパシタが形成される。図１９（Ａ）に示す積層構造において、下層は完全に容量を蓄積する領域として活用している点が特徴である。そして、その容量に蓄積する電荷の出し入れはＳＯＩ技術を用いて上層部に形成されたＩＧ−ＦＥＴによって成される。
【０２２９】
本実施例では上層に配置するデータ信号制御用に半導体装置として、ＬＤＤ領域を設けたＮチャネル型ＦＥＴを用いている。活性層となる単結晶シリコン層はウェハー貼り合わせ技術を用いて得られるが、レーザー又は電子ビームによるポリシリコン（又はアモルファスシリコン）の再結晶化技術を用いても良い。なお、図中の点線で示されるのは貼り合わせの接合界面である。
【０２３０】
単結晶シリコン層でなる活性層はソース領域１９０６、ドレイン領域１９０７で構成され、チャネル形成領域には本発明の不純物領域１９０８が配置されている。なお、不純物領域１９０８はＬＤＤ領域１９０９を突き抜けてドレイン領域１９０７の内部にまで入り込む様にして設けられている。
【０２３１】
ビット線１９１０で送られてきたデータ信号は、ワード線１９１１の電圧を制御することでドレイン電極１９１２に伝えられる。そして、その信号は上層のドレイン電極１９１２と下層の容量電極１９０５とを接続する埋め込みプラグ１９１３を介して下層にキャパシタ（容量）に蓄積される。
【０２３２】
ＤＲＡＭの特徴は１個のメモリを構成する素子数がＩＧ−ＦＥＴとキャパシタだけで非常に少ないので、高集積密度の大規模メモリを構成するのに適していることである。また、製造コストも低く抑えられるので、現在最も大量に使用されている回路であると言える。
【０２３３】
次に、本発明を利用して作製したＦＥＴをＳＲＡＭ（Static Rondom Access Memory ）に適用した例について説明する。説明には図１９（Ｂ）を用いることとする。
【０２３４】
ＳＲＡＭはフリップフロップ等の双安定回路を記憶素子に用いたメモリであって、双安定回路のＯＮ−ＯＦＦあるいはＯＦＦ−ＯＮの２安定状態に対応して２進情報値（０または１）を記憶するものである。電源の供給がある限り記憶が保持される点で有利である。
【０２３５】
記憶回路はＮＭＯＳ回路やＣＭＯＳ回路で構成される。図１９（Ｂ）に示すＳＲＡＭの回路はＣＭＯＳ回路を組み合わせたセルの断面図である。なお、最下層に配置された２つのＦＥＴはどちらもＰチャネル型ＦＥＴであり、中層の２つのＦＥＴはどちらもＮチャネル型ＦＥＴである。従って、説明は基本的に図面に向かって右側の上下ＦＥＴで構成されたＣＭＯＳ回路を中心に説明する。
【０２３６】
図１９（Ｂ）において、Ｎ型シリコン基板１９１４にはＰ型ウェルでなるソース領域１９１５ドレイン領域１９１６が形成され、ゲイト絶縁膜１９１７を介してゲイト電極１９１８が配置される。図面に向かって左右に配置される素子はフィールド酸化膜１９１９で分離されている。
【０２３７】
また、１９２０で示されるのは本発明の不純物領域である。ここではドレイン領域にのみ入り込む様な配置とし、ソース領域には不純物領域が入り込まない様に構成する。
【０２３８】
中層のＮチャネル型ＦＥＴの活性層はＳＯＩ技術の一つであるレーザー（又は電子）ビーム再結晶化法を用いて形成する。この技術は、平坦化された層間絶縁膜１９２１上にポリシリコン又はアモルファスシリコンを形成して、それをレーザービームや電子ビーム等で溶融させて再結晶化させるものである。
【０２３９】
勿論、ウェハー貼り合わせ技術等のＳＯＩ技術を用いても構わないのであるが、本実施例では再結晶化法を用いることで、中層のＮチャネル型ＦＥＴのドレイン領域１９２２を直接Ｐチャネル型ＦＥＴのドレイン領域１９１６と接続する構成としている。
【０２４０】
上記手段によって得られた活性層（単結晶シリコン層）には公知のＴＦＴ技術を用いてソース領域１９２３ドレイン領域１９２２が設けられ、ゲイト絶縁膜１９２４を介してゲイト電極１９２５が配置されている。そのゲイト電極１９２５の直下（チャネル形成領域）には本発明の不純物領域１９２６がドレイン領域１９２２のみに入り込む様な構成で設けられている。
【０２４１】
Ｎチャネル型ＦＥＴのゲイト電極１９２５は導電性を付与してポリシコンで形成されるが、ゲイト電極１９２５の形成と同時に同じ材料で接続配線１９２７を形成する。この接続配線１９２７は右側のＣＭＯＳ回路の出力信号を、左側のＣＭＯＳ回路のゲイト電極１９２８、１９２９へと伝えるための配線である。なお、図１９（Ｂ）において、点線で示したのは図面上では記載されないが接続配線１９２７と各ゲイト電極１９２８、１９２９とが電気的に接続されていることを示している。
【０２４２】
そして、最上層にはトランスファゲートとして機能するＮチャネル型ＦＥＴが配置される。このＦＥＴの活性層はウェハー貼り合わせ技術を用いて得られた単結晶シリコン層である。単結晶シリコン層は島状に加工された後、ソース領域１９３０、ドレイン領域１９３１、本発明の不純物領域１９３２を形成されて活性層となる。
【０２４３】
このトランスファゲートとなるＮチャネル型ＦＥＴのドレイン領域１９３１は接続電極１９３３を介して中層に設けられた接続配線１９２７と電気的に接続されている。そして、ワード線１９３４に電圧を印加することでビット線１９３５からのデータ信号をＣＭＯＳ回路へと伝達する。
【０２４４】
以上説明して様な構成でなるＣＭＯＳ型ＳＲＡＭは動作マージンが広い、データ保持電流が極めて少ないといった長所があり、低電圧のバッテリーバックアップ用に用いられることが多い。また、ＳＲＡＭは、高速動作が可能で、信頼性が高くシステムへの組む込みが容易なことなどの特徴もある。
【０２４５】
以上の様に、本実施例で説明したＢｉ−ＣＭＯＳ回路やＳＲＡＭ回路等の半導体装置は、本発明を適用することで短チャネル効果を防止しつつ微細化することができるので、信頼性（高耐圧特性等）と高速動作特性を同時に追及することが可能となる。即ち、この先必要となるシステム・オン・チップ構想を念頭に置いた超高集積化回路を実現するために、本発明は絶大な効果を発揮する技術であると言える。
【０２４６】
〔実施例９〕
本実施例では、本発明を利用した半導体装置を製品（電子機器）に組み込んだ場合の一例を示す。ここでは、ノート型パソコンに組み込まれたＩＣ回路を例にとって説明する。説明は図２０を用いて行う。
【０２４７】
図２０において、３００１は本体、３００２はフタ部、３００３はキーボード、３００４は画像表示部であり、本体３００１内には様々な集積回路３００５が組み込まれている。
【０２４８】
集積回路３００５を取り出してみると、外部はパッケージ３０１１で覆われて内部の半導体チップは樹脂等で保護されている。また、内部の半導体チップはリード３０１２によって外部と接続される。通常、目にする集積回路（ＩＣチップ）３００５は、外目には黒色のパッケージ３０１１とリード３０１２しか見えないので完全にブラックボックスとなっている。
【０２４９】
そのパッケージ３０１１で保護された半導体チップを取り出して見ると、例えば次の様な構成となっている。まず、基板３０１３上には演算部（プロセッサー）３０１４とメモリ部３０１５が配置されている。なお、３０１６は半導体素子とリード３０１２とを接続するボンディング部である。
【０２５０】
演算部３０１４、メモリ部３０１５はＣＭＯＳ回路、Ｂｉ−ＣＭＯＳ回路、ＤＲＡＭ回路、ＳＲＡＭ回路など、他にも様々な回路を用いて構成されている。本実施例で示した図２０の様な構成は、同一基板上に演算部３０１４とメモリ部３０１５が配置されていることに特徴がある。これは、いわゆるシステム・オン・チップ（システムＩＣ）と呼ばれる構想である。
【０２５１】
この様に演算部３０１４とメモリ部３０１５とが隣接した構成とすると、演算部３０１４とメモリ部３０１５との間のデータのやりとりが非常に高速で行われる様になるため、動作速度の速い回路を形成することが可能となる。
【０２５２】
また、ワンチップ上に必要な回路を全て集積化することも可能であるので、製造コストを大幅に低減することも期待できる。さらには、配置面積を減らすことで製品の小型化を図ることもできる。実施例８で説明した様に、ＳＯＩ技術は三次元的な集積化回路を構成することができるので、今後、集積度は益々高密度となるに違いない。
【０２５３】
加えて、本発明を利用すれば短チャネル効果を問題とせずにＩＧ−ＦＥＴ、さらには集積化回路の微細化を行うことができるので、上記の様なワンチップ化を実現することで半導体装置である応用電子機器のさらなる小型化、携帯化が期待できる。
【０２５４】
〔実施例１０〕
本実施例では、本発明を適用したＩＧ−ＦＥＴおよびそれを組み合わせて構成される集積化回路を組み込んだ電子機器の例を示す。なお、前述の様に本明細書中では便宜上、ＩＧ−ＦＥＴ、集積化回路、電子機器等と記載しているが、基本的には全て半導体を利用して作製される装置であるので「半導体装置」の範疇に含まれているものとする。
【０２５５】
本発明を適用しうる半導体装置（電子機器）としては、一般的にＩＣ回路を必要とする半導体装置全てが含まれる。従って、適用範囲は極めて広く日常の殆どの場面で使用される装置が含まれる。
【０２５６】
具体的には、例えば液晶表示装置、ＥＬ表示装置、ＣＬ表示装置といったアクティブタイプの電気光学装置およびＴＶカメラ、パーソナルコンピュータ、カーナビゲーション、ＴＶプロジェクション、ビデオカメラ、携帯情報端末機器等が挙げられる。携帯情報端末機器としては、携帯電話やモバイル（モービル）コンピュータといった半導体装置が含まれる。以上に挙げた様な半導体装置として代表的な例を図２１を用いて簡単に説明する。
【０２５７】
図２１（Ａ）はＴＶカメラであり、本体２００１、カメラ部２００２、表示装置２００３、操作スイッチ２００４で構成される。本発明は装置内部に組み込まれる集積化回路２００５に適用することができる。
【０２５８】
図２１（Ｂ）はカーナビゲーションであり、本体２１０１、表示装置２１０２、操作ボタン２１０３、アンテナ２１０４で構成される。本発明は装置内部に組み込まれる集積化回路２１０５に適用することができる。なお、表示装置２１０２はモニターとして利用されるが、地図の表示が主な目的なので解像度の許容範囲は比較的広いと言える。
【０２５９】
図２１（Ｃ）は携帯情報端末機器（本実施例では携帯電話）であり、本体２３０１、音声出力部２３０２、音声入力部２３０３、表示装置２３０４、操作ボタン２３０５、アンテナ２３０６で構成される。本発明は装置内部に組み込まれる集積化回路２３０７に適用することができる。
【０２６０】
図２１（Ｃ）に示す様な携帯電話は高周波動作を必要とする半導体装置であるので、極めて高速な動作特性を要求される。そこで本発明を適用することで耐圧を損ねることなく高速動作する集積化回路を組み込むことができる。
【０２６１】
図２１（Ｄ）はビデオカメラであり、本体２４０１、表示装置２４０２、接眼部２４０３、操作ボタン２４０４、テープホルダー２４０５で構成される。本発明は装置内部に組み込まれる集積化回路２４０６に適用することができる。表示装置２４０２に映し出された撮影画像は接眼部２４０３を通してリアルタイムに見ることができるので、使用者は画像を見ながらの撮影が可能となる。
【０２６２】
以上の様に、本発明の応用範囲は極めて広く、半導体集積化回路を有する様々な半導体装置（電子機器を含む）に対して適用することが可能である。
【０２６３】
〔実施例１１〕
本発明による半導体装置の電気特性は非常に優れたものであり、これを用いて構成した集積化回路は高い周波数特性を実現しうる。本実施例では、本発明を利用した半導体装置の性能に関する例を示す。
【０２６４】
本発明を利用して形成された半導体素子単体のデバイス特性（ＩＧ−ＦＥＴの電流−電圧特性）は非常に優れたものとなり、Ｎチャネル型ＦＥＴのしきい値電圧Ｖth,nは-0.3〜3.0 Ｖ、Ｐチャネル型ＦＥＴのしきい値電圧Ｖth,pは-3.0〜0.3 Ｖの範囲（代表的には 0〜±0.3 Ｖの範囲）で必要とする駆動電圧に合わせて調節できる。また、Ｓ値は60〜85mV/decade 、ともすれば60〜70mV/decade の極めて優れたサブスレッショルド特性が得られる。
【０２６５】
また、実施例１で説明した様な理由により高い移動度（1000cm2/Vs以上）を得ることができる。移動度を計算式で求める場合、移動度はチャネル幅Ｗに反比例するので注意が必要である。本発明を実施する場合、チャネル形成領域においては不純物領域によって少なからずチャネル幅が狭くなっているので、実測チャネル幅Ｗpaを代入しなければ実際の移動度は得られない。
【０２６６】
以上の様な優れた電気特性を達しうる本発明の半導体装置で集積化回路を構成すると、極めて良好な周波数特性を得ることができる。例えば、本発明の半導体装置を用いて９段のリングオシレータを構成すると、3.3 Ｖの駆動電圧で２〜１０ＧＨｚの周波数特性を実現しうる。
【０２６７】
また、例えば、高周波電子機器である携帯電話などの様に高い周波数特性を必要とする電子機器に対しても本発明は有効である。携帯電話の入力部等に用いられる集積化回路は、I/O 回路やMUX/DMUX回路等に様に２ＧＨｚ程度（2.4 ＧＨｚ）の周波数特性を必要とするのであるが、本発明はその様な高周波集積化回路に対しても十分に対応することができる。
【０２６８】
また、本発明をＳＯＩ構造の半導体装置に適用しているので、従来のバルクシリコン基板に作製した集積化回路よりも、１０％以上も速い動作特性を有し、７０％以下の消費電力で駆動しうる集積化回路を構成できる。
【０２６９】
【発明の効果】
本発明を利用することでチャネル長が短くなった場合に生じる短チャネル効果を防止することが可能となる。具体的には、まずドレイン側空乏層がソース領域やチャネル形成領域下に広がるのを、チャネル形成領域に局部的に形成した不純物領域で遮り、チャネル形成領域のエネルギー（電位）状態にドレイン電圧が影響しない構成とする。これによりパンチスルー現象やサブスレッショルド特性の劣化を防止することが可能となる。また、同時に高いドレイン耐圧を実現することができる。
【０２７０】
また、短チャネル効果の特徴の一つであるしきい値電圧の低下を狭チャネル効果によるしきい値電圧の増加によって抑制することができる。この狭チャネル効果は、チャネル形成領域に局部的に不純物領域を形成するという本発明の構成によって人為的に成しうる効果である。
【０２７１】
以上の様に、本発明を利用することでチャネル長の極めて短いディープサブミクロン領域における半導体装置においても、短チャネル効果を引き起こすことなく動作させることができる。従って、本発明の半導体装置を利用することで非常に高密度に集積化された集積化回路を構成することができる。
【０２７２】
また、本発明ではチャネル形成領域にエネルギー的にスリット状のレーン領域を形成することでキャリアの移動方向を規定し、キャリア同士の自己衝突による散乱を低減することが可能である。
【０２７３】
即ち、キャリアの移動度低下を招く原因となる不純物散乱、格子散乱、キャリア同士の自己衝突による散乱が大幅に低減され、移動度が大きく向上する。即ち、ＩＧ−ＦＥＴに代表される半導体装置のより一層の性能向上が望める。
【図面の簡単な説明】
【図１】 チャネル形成領域の構成を示す図。
【図２】 チャネル形成領域の構成を示す図。
【図３】 従来の半導体装置を説明するための図。
【図４】 チャネル形成領域のエネルギー状態を示す図。
【図５】 従来の半導体装置の特性を説明するための図。
【図６】 チャネル形成領域のエネルギー状態を示す図。
【図７】 絶縁ゲイト型電界効果トランジスの作製工程を示す図。
【図８】 絶縁ゲイト型電界効果トランジスの作製工程を示す図。
【図９】 不純物領域の形状および配置を説明するための図。
【図１０】 チャネル形成領域の構成を示す図。
【図１１】 チャネル形成領域の構成を示す図。
【図１２】 チャネル形成領域のエネルギー状態を示す図。
【図１３】 不純物の偏析状態を説明するための図。
【図１４】 チャネル形成領域の構成を示す図。
【図１５】 チャネル形成領域の構成を示す図。
【図１６】 チャネル形成領域の構成を示す図。
【図１７】 不純物領域の作製工程を示す図。
【図１８】 半導体装置の構成を示す図。
【図１９】 半導体装置の構成を示す図。
【図２０】 半導体装置の構成を示す図。
【図２１】 半導体装置の構成を示す図。
【符号の説明】
１０１ ソース領域
１０２ ドレイン領域
１０３ チャネル形成領域
１０４ 不純物領域
１０５ シリコン基板
１０６ 埋め込み酸化膜
Claims (15)
- 絶縁性基板または絶縁層上の単結晶半導体に形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記チャネル形成領域上にゲイト絶縁膜を介して形成されたゲイト電極と、
を有する絶縁ゲイト型半導体装置であって、
前記チャネル形成領域は、キャリアが移動する領域と、炭素、窒素、酸素から選ばれた一種または複数種類の元素を含む不純物領域とを有し、
前記不純物領域は、前記チャネル形成領域表面から前記絶縁性基板または前記絶縁層に達する深さを有するとともに、上面からみたとき、前記ソース領域及び前記ドレイン領域の一方から他方へ向かう線状パターンを有し、
前記キャリアが移動する領域と前記不純物領域は、チャネル幅方向において交互に並んでいることを特徴とする絶縁ゲイト型半導体装置。 - 絶縁性基板または絶縁層上の単結晶半導体に形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記チャネル形成領域上にゲイト絶縁膜を介して形成されたゲイト電極と、
をそれぞれ有するＮチャネル型ＦＥＴ及びＰチャネル型ＦＥＴを有する絶縁ゲイト型半導体装置であって、
前記チャネル形成領域は、キャリアが移動する領域と、炭素、窒素、酸素から選ばれた一種または複数種類の元素を含む不純物領域とを有し、
前記不純物領域は、前記チャネル形成領域表面から前記絶縁性基板または前記絶縁層に達する深さを有するとともに、上面からみたとき、前記ソース領域及び前記ドレイン領域の一方から他方へ向かう線状パターンを有し、
前記キャリアが移動する領域と前記不純物領域は、チャネル幅方向において交互に並んでいることを特徴とする絶縁ゲイト型半導体装置。 - 請求項１または請求項２において、上面からみたとき、前記不純物領域がフィッシュボーン形状であることを特徴とする絶縁ゲイト型半導体装置。
- 請求項１または請求項２において、上面からみたとき、前記不純物領域同士が、交互にかみ合ったフィッシュボーン形状であることを特徴とする絶縁ゲイト型半導体装置。
- 請求項１または請求項２において、上面からみたとき、前記不純物領域の幅が、前記ソース領域から前記ドレイン領域へ向かうにつれ増加していくことを特徴とする絶縁ゲイト型半導体装置。
- 請求項１または請求項２において、上面からみたとき、前記不純物領域同士が交互にかみ合ったフィッシュボーン形状であり、前記フィッシュボーンのチャネル幅方向への凸部の長さが、前記ソース領域から前記ドレイン領域へ向かうにつれ長くなることを特徴とする絶縁ゲイト型半導体装置。
- 請求項１または請求項２において、前記不純物領域中の前記元素の濃度が、前記ソース領域近傍における濃度よりも前記ドレイン領域近傍における濃度の方が高いことを特徴とする絶縁ゲイト型半導体装置。
- 絶縁性基板または絶縁層上の単結晶半導体に形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記チャネル形成領域上にゲイト絶縁膜を介して形成されたゲイト電極と、
を有する絶縁ゲイト型半導体装置であって、
前記チャネル形成領域は、キャリアが移動する領域と、酸化シリコンでなる不純物領域とを有し、
前記不純物領域は、前記チャネル形成領域表面から前記絶縁性基板または前記絶縁層に向かって深さを有するとともに、上面からみたとき、前記ソース領域及び前記ドレイン領域の一方から他方へ向かう線状パターンを有し、
前記キャリアが移動する領域と前記不純物領域は、チャネル幅方向において交互に並んでいることを特徴とする絶縁ゲイト型半導体装置。 - 絶縁性基板または絶縁層上の単結晶半導体に形成されたソース領域、ドレイン領域およびチャネル形成領域と、
前記チャネル形成領域上にゲイト絶縁膜を介して形成されたゲイト電極と、
をそれぞれ有するＮチャネル型ＦＥＴ及びＰチャネル型ＦＥＴを有する絶縁ゲイト型半導体装置であって、
前記チャネル形成領域は、キャリアが移動する領域と、酸化シリコンでなる不純物領域とを有し、
前記不純物領域は、前記チャネル形成領域表面から前記絶縁性基板または前記絶縁層に向かって深さを有するとともに、上面からみたとき、前記ソース領域及び前記ドレイン領域の一方から他方へ向かう線状パターンを有し、
前記キャリアが移動する領域と前記不純物領域は、チャネル幅方向において交互に並んでいることを特徴とする絶縁ゲイト型半導体装置。 - 請求項８または請求項９において、前記不純物領域は、Ａｒ、Ｈｅ、またはＮｅを前記単結晶半導体に添加した後、加熱処理をして形成されたものであることを特徴とする絶縁ゲイト型半導体装置。
- 請求項１乃至請求項１０のいずれか一において、前記不純物領域は前記単結晶半導体に発生する応力を緩和する緩衝領域としての機能を有することを特徴とする絶縁ゲイト型半導体装置。
- 請求項１乃至請求項１１のいずれか一において、前記キャリアが移動する領域の幅は３〜３００ｎｍの範囲で制御されることを特徴とする絶縁ゲイト型半導体装置。
- 絶縁性基板または絶縁層上の単結晶半導体に形成されたソース領域、ドレイン領域及びチャネル形成領域と、
前記チャネル形成領域上にゲイト絶縁膜を介して形成されたゲイト電極と、
を有する絶縁ゲイト型半導体装置の作製方法であって、
前記チャネル形成領域にＡｒ、Ｈｅ、またはＮｅを選択的に添加して、当該添加領域を上面からみたとき、前記ソース領域及び前記ドレイン領域の一方から他方へ向かう線状パターンを有するようにし、
加熱処理により前記添加領域を酸化シリコンでなる不純物領域にし、
前記不純物領域は前記チャネル形成領域表面から前記絶縁性基板または前記絶縁層に向かって深さを有することを特徴とする絶縁ゲイト型半導体装置の作製方法。 - 絶縁性基板または絶縁層上の単結晶半導体に形成されたソース領域、ドレイン領域及びチャネル形成領域と、
前記チャネル形成領域上にゲイト絶縁膜を介して形成されたゲイト電極と、
を有する絶縁ゲイト型半導体装置の作製方法であって、
前記チャネル形成領域にＡｒ、Ｈｅ、またはＮｅを選択的に添加して、当該添加領域を上面からみたとき、前記ソース領域及び前記ドレイン領域の一方から他方へ向かう線状パターンを有するようにし、
加熱処理により、前記添加領域を酸化シリコンでなる不純物領域にし、更に前記不純物領域に金属元素をゲッタリングし、
前記不純物領域は前記チャネル形成領域表面から前記絶縁性基板または前記絶縁層に向かって深さを有することを特徴とする絶縁ゲイト型半導体装置の作製方法。 - 請求項１３または請求項１４において、前記ソース領域、前記ドレイン領域、前記チャネル形成領域、及び前記ゲイト電極とをそれぞれ有するＮチャネル型ＦＥＴ及びＰチャネル型ＦＥＴを有することを特徴とする絶縁ゲイト型半導体装置の作製方法。
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