KR100443437B1 - 절연게이트형반도체장치및그제작방법 - Google Patents

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Abstract

단채널 효과를 방지하면서 채널 길이가 짧은 미세한 반도체 장치를 실현하기 위한 것이다.
채널 형성 영역(103)에 대해 채널 방향(전계 방향)과 평행하게 선형 패턴을 갖는 불순물 영역(104)을 형성한다. 상기의 불순물 영역(104)이 드레인측 공핍층의 확장을 억제하면서, 또한, 협채널 효과를 일으키게 하여 단채널 효과를 방지한다. 또한, 채널 형성 영역(103)에 있어서, 불순물 영역(104)은 에너지적으로 캐리어의 이동 경로를 한 방향으로 규정하고, 캐리어끼리의 불규칙적인 충돌에 의한 산란을 억제한다.

Description

절연 게이트형 반도체 장치 및 그 제작 방법
본 명세서에서 개시하는 발명은 결정 반도체 기판, 예를 들면 단결정 실리콘기판 혹은 SOI 기판(SIMOX 등)을 이용하여 형성된 절연 게이트형 반도체 장치, 특히 절연 게이트형 전계 효과 트랜지스터(이후, 단지 IG-FET로 약기한다)의 구성 및 그 제작 방법에 관한 것이다. 특히, 채널 길이가 1μm이하(대표적으로는 0.01 내지 0.35μm)의 미세한 소자를 제작하는 경우에 있어서 효과를 발휘하는 기술이다.
따라서, 본 발명은 IG-FET를 집적화하여 구성된 IC, VLSI, ULSI 등의 다양한 반도체 집적화 회로에 응용하는 것이 가능하다.
최근, VLSI 등의 집적화 회로는 점점 미세화의 일로를 걷는 경향에 있고, 배선의 폭도 0.18μm이하, 또한 0.1μm이하로 된 딥 서브미크론 영역의 가공 치수가 요구되고 있다.
지금까지 반도체 소자의 미세화는 스케일링 규칙에 따라서 발전되고 있고, 미세화가 집적화 회로의 특성 향상을 가져오는 것은 일반적으로 알려져 있었다. 그러나, 서브미크론 영역이 미세 가공으로 되면 단순하게는 스케일링 규칙에 따르지 않는 문제가 생기게 된다.
그 같은 문제로서 단채널 효과라는 현상이 대표적으로 알려져 있다. 단채널 효과란, 게이트 전극의 선폭이 짧게 되는, 즉 채널 형성 영역이 짧게 됨에 따라서, 채널 형성 영역의 전하가 게이트 전압뿐만 아니라, 소스/드레인 영역의 공핍층 전하 또는 전계 및 전위 분포의 영향을 크게 받기 때문에 야기되는 현상이다.
이것을 간략화하여 도 3에 도시한다. 301은 소스 영역, 302는 드레인 영역, 303은 채널 영역, 304는 게이트 전극이다. 또한, 305로 나타내는 점선은 드레인 전압 Vd가 작을 때 형성되는 공핍층을 나타내고 있다.
통상, 채널 영역(303)을 흐르는 전류는 게이트 전압 Vg만으로 제어된다. 상기의 경우, 305로 나타내는 바와 같이, 채널 영역(303) 부근의 공핍층은 채널에 대략 평행하게, 균일한 전계가 형성된다.
그러나, 드레인 전압 Vd가 높게 되면, 드레인 영역(302) 부근의 공핍층이 채널 영역(303), 소스 영역(301)쪽으로 넓어지고, 306으로 나타내는 실선으로 나타낸 바와 같이, 드레인 공핍층의 전하나 전계가 소스 영역(301), 채널 영역(303) 부근의 공핍층에 영향을 미치게 된다. 즉, 온 전류가 복잡한 전계 분포에 의해 변화되어, 게이트 전압 Vg만으로 제어하는 것이 곤란한 상황이 되기 때문이다.
여기에서, 단채널 효과가 생기는 경우에 채널 형성 영역 주변의 에너지 상태를 도 4를 참조하여 설명한다. 도 4에 있어서 실선으로 나타낸 상태도는 드레인 전압이 OV일 때의 소스 영역(401), 채널 형성 영역(02), 드레인 영역(403)의 에너지 밴드도이다.
이 상태에 있어서 충분히 큰 드레인 전압 Vd가 인가되면, 도 4에 있어서 점선으로 나타낸 바와 같은 상태로 변화한다. 즉, 드레인 전압 Vd에 의해 형성된 드레인 영역(103)의 공핍층 전하나 전계가 소스 및 채널 영역(401, 402)의 공핍층 전하에 영향을 주고, 에너지(전위) 상태는 소스 영역(401)에서 드레인 영역(403)에 걸쳐서 연속적으로 변화하게 된다.
그리고, 이러한 단채널 효과가 반도체 소자, 예를 들면 IG-FET에 주어지는 영향으로서는 한계치 전압(Vth)의 저하나 펀치스루 현상이 잘 알려져 있다. 또한, 펀치스루 현상에 의해 드레인 전류에 대한 게이트 전압의 영향이 저하하면 서브스렛숄드 특성이 나쁘게 되는 것도 알려져 있다.
우선, 한계치 전압의 저하는 N채널형 FET에 대하여도 P 채널형 FET에 대하여도 마찬가지로 보이는 현상이다. 또한, 이 저하의 정도는 드레인 전압에 의존할 뿐만 아니라, 기판 불순물 농도, 소스/ 드레인 확산층 깊이, 게이트 산화막 두께, 기판 바이어스 등의 여러 가지 파라미터에 의존한다.
한계치 전압의 저하는 소비 전력을 작게 한다고 하는 의미에서는 바람직한 것이 있지만, 일반적으로는 집적 회로의 구동 전압이 작게 됨으로써 주파수 특성이 높지 않다고 하는 단점이 문제가 된다.
그 때문에, 이제까지는 한계치 전압을 제어하기 위한 수단으로서는 채널 형성 영역 전체에, 균일하게 하나의 전도성을 부여하는 불순물 원소를 첨가하여, 그 첨가량으로써 한계치 전압을 제어하는 것이 일반적이었다. 그러나, 이 방법으로도 그다지 단채널 효과 자체를 방지할 수 없고, 펀치스루 현상 등이 발생하고 있었다. 또한, 첨가한 불순물이 캐리어를 산란시키기 때문에 캐리어의 이동도를 저하시키는 요인을 동반하고 있었다.
또한, 펀치스루 현상에 따른 서브스렛숄드 특성의 열화는 서브스렛숄드 계수(S 값)가 커지는, 즉 FET의 스윗칭 특성이 열화하는 것을 뜻하고 있다. 여기에서 서브스렛숄드 특성에 미치는 단채널 효과의 영향을 도 5에 도시한다.
도 5는 횡축에 게이트 전압 Vg, 세로축에 드레인 전류 Id의 대수를 갖는 그래프이고, 501의 영역에서의 경사(서브스렛숄드 특성)의 역수가 S값이다. 상기의 도 5에서는 채널 길이를 서서히 짧게 했을 때의 특성 변화를 비교하고 있고, 화살표 방향을 향해 채널 길이는 짧게 되어 있다.
그 결과, 채널 길이가 짧게 됨에 따라서 특성의 경사가 작게 되는, 즉 S값이 커지는 경향이 있는 것을 확인할 수 있다. 이것은 채널 길이가 짧게 됨에 따라서 FET의 스윗칭 특성이 열화하는 것을 의미한다.
이상은 반도체 소자의 채널 형성 영역의 길이가 대단히 짧게 된 경우에 생긴 단채널 효과의 설명이지만, 채널 형성 영역의 폭이 극단적으로 좁게 된 경우에는 협채널 효과라는 현상도 발생한다.
도 6에 도시된 것은 일반적인 IG-FET를 채널 방향(소스와 드레인을 연결하는 방향)과 수직인 면에서 분단한 단면도이다. 601은 단결정 실리콘 기판, 602는 선택 산화법으로 형성된 필드 산화막이다. VLSI에서 이용되는 개개의 반도체 소자는 필드 산화막(602)에 의해 각각 분리되어 있다.
또한, 603은 게이트 전극이고, 게이트 전극(603)에 전압을 인가함으로써 채널 영역(604)이 형성된다. 또, 필드 산화막(602) 아래에는 불순물 영역(605)이 배치되어 있고, 채널 스토퍼로서 기능한다.
협채널 효과는 채널폭 W가 좁게 됨에 따라, 채널 영역(604)에 대하여 필드 산화막(602), 불순물 영역(605)의 버즈비크(birds beak)가 크게 영향을 주게 됨에 따라 야기된다. 구체적으로는 임계치 전압의 증가나 실효 채널폭의 전원 전압 의존성 등을 들 수 있다.
현 상태의 반도체 산업에 있어서는 극도로 집적화된 반도체 집적 회로가 요구되고 있고, 개개의 반도체 소자의 미세화를 어디까지 추구할 수 있을지가 열쇠로 되어 있다. 그러나, 딥 서브미크론 영역의 핀 패턴을 형성하는 기술이 개발되었다고 해도, 상술한 바와 같은 단채널 효과의 문제가 소자의 미세화를 저지하는 치명적인 장해로 되어 있다.
본 발명은 상기 문제점을 감안하여 이루어진 것으로서, 반도체 소자의 미세화에 따른 단채널 효과를 효과적으로 억제하기 위한 기술을 개시하는 것이다. 그리고, 단채널 효과에 의해 실현이 곤란했던 딥 서브미크론 영역의 미세한 소자를 형성 가능하게 하는 것을 과제로 한다.
<과제를 해결하기 위한 수단>
본 명세서에서 개시하는 발명의 구성은,
결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과,
상기 채널 형성 영역에서 인위적이고 또한 국부적으로 형성된 불순물 영역과,
상기 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 적어도 갖는 절연 게이트형 반도체 장치에 있어서,
상기 불순물 영역은 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소가 첨가되고, 또한, 해당 불순물 영역에 의해 캐리어의 이동 경로가 규정되는 것을 특징으로 한다.
또한, 다른 발명의 구성은,
결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과,
상기 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 적어도 갖는 절연 게이트형 반도체 장치로서,
상기 채널 형성 영역은 캐리어가 이동하는 영역과,
상기 드레인 영역에서 상기 채널 형성 영역 및 소스 영역을 향해 확장되는 공핍층을 피닝하고, 또한, 캐리어의 이동 경로를 규정하기 위해 인위적이고 또한 국부적으로 형성된 불순물 영역을 구비하고,
상기 불순물 영역에는 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소가 첨가되어 있는 것을 특징으로 한다.
또한, 다른 발명의 구성은,
결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과,
상기 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 적어도 갖는 절연 게이트형 반도체 장치로서,
상기 채널 형성 영역은 캐리어가 이동하는 영역과,
상기 드레인 영역에서 상기 채널 형성 영역 및 소스 영역을 향해 확장되는 공핍층을 피닝하고, 또한, 캐리어의 이동 경로를 규정하기 위해 인위적이고 또한 국부적으로 형성된 불순물 영역을 구비하고,
상기 불순물 영역에는 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소가 첨가되고,
상기 캐리어가 이동하는 영역에 있어서는 캐리어의 불순물 산란을 방지하는 수단 혹은 캐리어의 격자 산란 이외의 요인에 의한 이동도 저하를 방지하는 수단이 행해지고 있는 것을 특징으로 한다.
또한, 다른 발명의 구성은,
결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과,
상기 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 적어도 갖는 절연 게이트형 반도체 장치로서,
상기 채널 형성 영역은 캐리어가 이동하는 영역과,
불순물 원소의 첨가에 의해 소정의 한계치 전압으로 제어하고, 또한, 캐리어의 이동 경로를 규정하기 위해 인위적이고 또한 국부적으로 형성된 불순물 영역을 가지고,
상기 불순물 영역에는 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소가 첨가되어 있는 것을 특징으로 한다.
또한, 다른 발명의 구성은,
결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과,
상기 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 적어도 갖는 절연 게이트형 반도체 장치로서,
상기 채널 형성 영역은 캐리어가 이동하는 영역과,
불순물 원소의 첨가에 의해 소정의 한계치 전압으로 제어하고, 또한, 캐리어의 이동 경로를 규정하기 위해 인위적이고 또한 국부적으로 형성된 불순물 영역을 가지고,
상기 불순물 영역에는 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소가 첨가되며,
상기 캐리어가 이동하는 영역에 있어서는 캐리어의 불순물 산란을 방지하는 수단 혹은 캐리어의 격자 산란 이외의 요인에 의한 이동도 저하를 방지하는 수단이 설치되어 있는 것을 특징으로 한다.
또한, 다른 발명의 구성은,
결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과,
상기 채널 형성 영역에서 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소를 첨가함으로써 인위적이고 또한 국부적으로 형성된 불순물 영역과,
상기 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 적어도 갖는 절연 게이트형 반도체 장치에 있어서,
상기 불순물 영역은 절연성을 가지고 있고,
상기 불순물 영역에 의해 캐리어의 이동 경로가 규정되고, 상기 채널 형성 영역에서 상기 불순물 영역 이외의 영역에는 상기 불순물 원소가 첨가되지 않은 또는 극미량으로 첨가되어 있는 것을 특징으로 한다.
또, 불순물 영역 이외의 영역에 불순물 원소가 첨가되지 않거나 또는 극미량으로 첨가되어 있는 것은 채널을 형성하는 영역(반도체층)은 진성 또는 실질적으로 진성인 영역인 것을 뜻하고 있다.
또, 본 명세서에 있어서 진성인 영역은 N형이나 P형을 부여하는 불순물 원소 및 탄소, 질소, 산소와 같은 불순물 원소를 의도적으로 첨가하지 않은 영역을 가리키고 있다. 또한, 실질적으로 진성인 영역은 의도적으로 N형이나 P형을 부여하는 불순물 원소를 첨가하지 않아도 생기는 전도형을 상쇄한 영역, 또는 한계치 제어가 가능한 범위에 있어서 소스 및 드레인 영역과 동일 전도형을 보이는 영역을 가리키고 있다.
또한, 본 명세서에 있어서 진성 또는 실질적으로 진성인 영역은 인 또는 붕소의 농도가 5×1017atoms/cm3이하이고, 탄소, 질소 또는 산소의 농도가 2×1018atoms/cm3이하인 영역을 가리킨다.
또한, 본 발명에 있어서 상기 불순물 원소로서는 N채널형 FET에 대하여는 P형을 부여하는 억셉터로 될 수 있는 13족의 원소(대표적으로는 붕소)를 이용할 수 있다. 또한, P채널형 FET에 대하여는 N형을 부여하는 도너로 될 수 있는 15족의 원소(대표적으로는 인, 비소)를 사용할 수 있다.
이같은 불순물 원소를 첨가하여 형성된 불순물 영역은 채널 형성 영역의 에너지 밴드폭을 시프트시키어, 한계치 전압을 양, 음 중 어느 한 방향으로 이동시킬 수 있다. 따라서, 해당 불순물 원소의 첨가 농도는 적어도 한계치 전압의 제어가가능한 농도(대표적으로는 1×1017내지 1×1020atoms/cm3, 바람직하게는 1×1018내지 1×1019atoms/cm3)로 한다.
상술의 불순물 영역에서 임계치 전압을 제어하기 위해서는 기판 불순물 농도(전형적인 단결정 실리콘 기판으로서는 약 1×1015atoms/cm3정도)의 적어도 100배 정도의 농도가 필요하기 때문에 1×1017atoms/cm3이 하한으로 된다. 또한, 1×1020atoms/cm3을 초과하면 장치의 부담이 커지기 때문에 바람직하지 못하다.
또한, 본 명세서 중에 있어서는 결정 반도체로서 단결정 실리콘을 대표예로 하지만, 이 단결정 실리콘이란 현재의 VLSI, ULSI 레벨로 일반적으로 이용되고 있는 수준의 단결정 실리콘은 물론이고, 또한 고수준의 단결정 실리콘(극적으로 우주 공간에서 제작될 수 있는 이상 상태의 단결정 실리콘)도 포함한 것으로 한다.
본 발명의 주지는 채널 형성 영역의 한 단부(예를 들면 소스 영역)에서 다른 단부(예를 들면 드레인 영역)를 향해 채널 방향(전계 방향)과 대략 평행하게 인위적으로 형성된 불순물 영역에 의해 드레인 공핍층의 확장을 효과적으로 억제하여, 종래로부터 문제가 되었던 펀치스루 현상이나 그에 따른 서브스렛숄드 특성의 열화를 방지하는 것에 있다.
본 출원인은 마치 채널 형성 영역에 불순물 영역의 핀을 형성하는 것과 유사하기 때문에, 본 발명에 의한 IG-FET을 피닝형 트랜지스터라고 부르고 있다. 또, 본 명세서중에 있어서 「피닝」이란 「억지(抑止)」를 의미하고 있고, 「피닝」이란 「억지한다」또는 「억제한다」라는 의미로 사용하고 있다.
또한, 채널 길이의 미세화에 따른 단채널 효과에 기인하는 대표적 현상인 한계치 전압의 저하를, 인위적으로 협채널 효과를 생기게 함으로써 완화하는 것도 본 발명의 중요한 구성이다.
도 1(A)에 도시된 것은 일반적인 IG-FET의 소스 영역, 드레인 영역 및 채널 형성 영역을 상면에서 보았을 때의 상태 모식도이다. 또, 101이 소스 영역, 102가 드레인 영역, 103이 채널 형성 영역이다.
그리고, 본 발명의 특징은 채널 형성 영역(103)내의 한 단부로부터 타단부를 향해(예를 들면, 소스 영역(101)으로부터 드레인 영역(102)을 향해) 전계 방향과 거의 평행하게 선형 패턴을 갖는 불순물 영역(104)이 형성되어 있는 점이다 . 본 발명에 있어서는 첨가하는 불순물로서 P채널형 FET에 대하여는 인(P) 또는 비소(As), N채널형 FET에 대하여는 붕소(B)를 사용한다.
첨가된 불순물은 채널 형성 영역(103)내에 국부적으로 에너지 밴드폭이 큰 에너지 장벽을 형성한다. 예를 들면, N채널형 FET에 대하여 P형을 부여하는 불순물 원소인 붕소를 첨가한 경우에는 도 15(A)에 도시한 상태이던 에너지 밴드를 도15(B)로 도시한 상태로 하고, 페르미 레벨(Ef)을 시프트시킴으로 장벽 ΔE가 더욱 큰 장벽 ΔE'가 된다. 물론 이 경우, 페르미 레벨을 시프트시키는 것은 결과적으로 채널 형성 영역의 에너지 밴드를 시프트시키는 것이 분명하다.
이 영역은 역전도성을 가지며, 저항값은 낮지만 에너지적으로는 충분히 장벽으로 된다. 마찬가지로 P채널형 FET에 대하여 인 또는 비소를 첨가한 경우에도 역전도성 영역이 형성되어 에너지 장벽으로서 활용할 수 있다.
특히, 도 1(A)에 도시된 바와 같이 드레인 영역(102)과 채널 형성 영역(103)의 접합부는 가장 전계의 변화가 심한 영역이기 때문에, 이 위치에 불순물 영역(104)을 배치해 두는 것이 바람직하다. 또한, 게이트 전극에 의한 전계가 드레인 영역(102)내에도 미치는 경우는 드레인 영역(102)내에 불순물 영역(104)을 형성하는 것도 가능하다. 반대로 소스 영역(101)내에는 불순물 영역(104)은 형성하지 않는 것이 바람직하다.
이와 같이, 탄소, 질소, 산소를 사용하는 경우에 있어서는 어떤 경우도 불순물 영역을 절연성인 에너지 장벽으로서 활용하기 때문에 N채널형 TFT과 P채널형 TFT로 공통화할 수 있다. 이 것은 본 발명을 CMOS 회로에 적용한 경우에 제조 공정을 간략화하는 데에 있어서 유리한 것을 의미한다.
또한, 이들의 불순물 원소는 모체 기판이 실리콘인 경우, 실리콘 원자와 강하게 결합하기 때문에 가열 처리 등에 의해 재확산될 우려가 적다.
또한, 본 발명은 0.2μm, 또한 0.1μm 이라고 하는 딥 서브미크론 영역의 미세 가공을 필요로 하는 미세한 소자를 형성할 때에 극히 효과적이다. 따라서, 채널 형성 영역의 길이(채널 길이 또는 소스/드레인 간 거리)도 0.01 내지 1.0μm, 대표적으로는 0.1 내지 0.35μm 와 같은 짧은 것으로 되기 때문에, 불순물 영역은 또한 미세한 패턴을 절단하지 않으면 안된다.
예를 들면, 선형 패턴의 불순물 영역을 형성할 때에 레지스트 마스크를 이용하는 경우에는 레지스트 마스크에 트인 구멍을 설치하는 패터닝은 해상도의 문제때문에 통상의 노광법을 사용할 수 없다. 그 같은 경우에 있어서는 패터닝을 전자묘화법이나 FIB 법을 사용하여 행함으로써 미세 패턴을 실현하면 된다.
또한, 이 선형 패턴의 불순물 영역은 패터닝에 의해 인위적으로 배열하여 형성되기 때문에, 도 1(A)와 같은 배치뿐만 아니라, 임의의 여러 가지 배치로 하는 것이 가능하다.
다음에, 도 1(A)에 도시된 소스 영역/채널 형성 영역/드레인 영역의 구성을 갖는 절연 게이트형 반도체 장치(IG-FET)를 구동시키었을 때에, 어떻게 단채널 효과가 억제되는가를 이하에 설명한다.
우선, 도 1(A)를 A-A"로 절단한 단면도를 도 1(B)에 도시한다. 105는 필드산화막, 106은 채널 스토퍼이다. 불순물 영역(104)은 소스 영역(101)과 드레인 영역(102)을 잇도록 하여 형성되어 있기 때문에, 도 1(B)에 도시된 바와 같이 A-A'로 절단한 단면에서는 도중에서 끊기지 않게 불순물 영역(104)이 나타난다.
또한, 도 1(A)을 B-B'로 절단한 단면도를 도 1(C)에 도시한다. 107은 필드 산화막이다. 불순물 영역(104)의 깊이 방향의 형상은 조건 설정에 의해 여러 가지 변형을 채용할 수 있지만, 여기에서는 이상적으로 산란이 없는 것으로서 막대 형상으로 주입된 경우를 예로 든다.
또한, 어떤 불순물 영역(104)의 폭은 wpi,n으로 나타내고, 그 간격은 wpa,m으로 나타낸다. 여기에서 n, m은 채널 형성 영역(103)내에서, wpi,n이 n번째의 불순물 영역의 폭이고, wpa,m이 m번째의 불순물 영역의 간격(캐리어의 이동하는 패스)인 것을 뜻하고 있다.
여기까지의 설명은 단지 구조에 대한 설명이지만, 다음에 그 효과에 대해 설명한다. 우선, 도 1(B)에 도시된 바와 같은 구조를 갖는 반도체 장치에 대하여 게이트 전압, 드레인 전압을 인가한 경우에는 도 2(A)에 도시된 바와 같은 상태로 소스측 공핍층(201), 채널측 공핍층(202), 드레인측 공핍층(203)이 형성된다. 즉, 드레인측 공핍층(203)은 불순물 영역(204)이 장벽으로 되어 소스측에의 확장을 방지하는 형태로 된다.
도 1(B)에서는 알기 어렵지만 불순물 영역(204)은 도 1(A)에 도시된 바와 같이 배치되어 있기 때문에, 채널 형성 영역을 폐쇄하는 격자 형상의 필터로 드레인측 공핍층의 확장을 억제하고 있는 모델로 생각하면 이해하기 쉽다.
따라서, 본 발명에 의한 구조의 반도체 장치에 있어서는 도 2(A)에 도시된 바와 같이 공핍층이 실질적으로 서로 간섭하지 않게 분단된다. 즉, 소스측 공핍층(201), 채널측 공핍층(202)이 드레인측 공핍층(203)의 영향을 받지 않는 분포로 되기 때문에, 에너지 상태는 도 2(B)에 도시된 상태로 된다.
즉, 도 5에 도시된 종래의 에너지 상태도와 달리, 채널 영역의 에너지 상태는 거의 게이트 전압에 의한 전계에만 제어되기 때문에, 채널 영역에 대하여 대략 평행한 형상을 갖는다. 따라서, 단채널 효과 특유의 펀치스루 현상과 같은 문제가 없고, 드레인 내압이 높은 반도체 장치를 제작할 수 있다.
또한, 도 2(A)에 도시된 바와 같이 본 발명에 있어서는 공핍층이 차지하는 부피가 도 3에 도시된 바와 같은 종래에 비해 감소하고 있기 때문에, 종래보다도 공핍층 전하가 작고, 공핍층 용량이 작은 특징이 있다. 여기에서, S값을 도출하는식은 다음 식으로 나타낸다.
[수학식 3]
Figure pat00002
즉, 상술과 같이, 도 5에 도시된 그래프에 있어서 501로 나타내는 영역에서의 경사의 역수를 나타낸 것을 알 수 있다. 또한, 수학식 3의 식은 근사적으로 다음 식과 같이 나타낼 수 있다.
[수학식 4]
Figure pat00003
수학식 4에 있어서, k는 볼트먼 정수, T는 절대온도, q는 전하량, Cd는 공핍층 용량, Cit은 계면 준위의 등가용량, Cox는 게이트 산화막 용량이다. 따라서, 본 발명에 의하면 공핍층 용량 Cd가 종래보다도 충분히 작게 되기 때문에, S값을 85mV/decade 이하(바람직하게는 70mV/decade 이하)의 작은 값으로 할 수 있다. 즉 우수한 서브스렛숄드 특성을 얻을 수 있는 것이다.
또한, 본 발명이 목표로 하는 점은 공핍층 용량 Cd 및 계면 준위의 등가용량 Cit을 0에 가능한한 근접하게 하는 것이다. 즉, Cd=Cit=0으로 되는 이상 상태에 있어서의 S값(60mV/decade)에 근접하게 하는 것이다.
또한, 채널 형성 영역이 도 1(C)에 도시된 구조로 되어 있는 것은 단채널 효과에 의한 한계치 전압의 저하를 완화하는 데에 있어서 매우 중요하다. 왜냐하면, 도 1(C)에 도시된 구조가 의도적으로 협채널 효과를 만들어 내기 위해 필요한 구성이기 때문이다.
예를 들면, 도 1(C)에 도시된 바와 같이 어떤 단면에 착안하면, 채널 형성 영역의 폭 W는 불순물 영역(104)에 의해 분단되어, 실질적으로 좁은 채널폭 wpa,m을 갖는 복수의 채널 형성 영역의 집합체로 간주할 수 있다.
즉, 그 복수의 좁은 채널폭 wpa,m을 갖는 영역에 있어서 협채널 효과를 얻게 되는 것이다. 매크로적으로 보면 도 1(A)에 도시된 바와 같이 채널 형성 영역 전체에 이 같은 협채널 효과를 얻게 되는 영역이 존재하기 때문에, 전체적으로도 협채널 효과를 얻게 되고, 한계치 전압이 증가한다고 생각된다.
따라서, 채널 길이가 짧게 됨으로써 단채널 효과에 의해 한계치 전압이 저하했어도, 이상의 이유에 의해 협채널 효과에 의해 한계치 전압을 의도적으로 증가시키어 한계치 제어를 행할 수 있기 때문에, 결과적으로 한계치 전압의 변화를 완화하는 것이 가능하게 된다.
또한, 다른 발명의 구성은,
결정 반도체를 이용하여 소스 영역, 드레인 영역 및 채널 형성 영역을 형성하는 공정과,
상기 채널 형성 영역에서 인위적이고 또한 국부적으로 불순물 영역을 형성하는 공정과,
상기 채널 형성 영역 상에 게이트 절연막 및 게이트 전극을 형성하는 공정을 적어도 갖는 절연 게이트형 반도체 장치 제작 방법에 있어서,
상기 불순물 영역에는 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소가 인위적이고 또한 국부적으로 첨가되고, 또한, 해당 불순물 영역에 의해 캐리어의 이동 경로가 규정되는 것을 특징으로 한다.
또한, 다른 발명의 구성은,
결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역을 형성하는 공정과,
상기 채널 형성 영역 상에 게이트 절연막 및 게이트 전극을 형성하는 공정을 적어도 갖는 절연 게이트형 반도체 장치 제작 방법으로서,
상기 드레인 영역에서 상기 채널 형성 영역 및 소스 영역을 향해 확장되는 공핍층을 피닝하고, 또한, 캐리어의 이동 경로를 규정하기 위한 불순물 영역을 형성하기 위해, 상기 채널 형성 영역에 대하여 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소를 인위적이고 또한 국부적으로 첨가하는 공정을 갖는 것을 특징으로 한다.
또한, 다른 발명의 구성은,
결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역을 형성하는 공정과,
상기 채널 형성 영역 상에 게이트 절연막 및 게이트 전극을 형성하는 공정을 적어도 갖는 절연 게이트형 반도체 장치 제작 방법으로서,
불순물 원소의 첨가에 의해 소정의 한계치 전압으로 제어하고, 또한, 캐리어의 이동 경로를 규정하기 위한 불순물 영역을 형성하기 위해, 상기 채널 형성 영역에 대하여 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소를 인위적이고 또한 국부적으로 첨가하는 공정을 갖는 것을 특징으로 한다.
또한, 다른 발명의 구성은,
결정 반도체를 이용하여 소스 영역, 드레인 영역 및 채널 형성 영역을 형성하는 공정과,
상기 채널 형성 영역에서 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소를 첨가함으로써, 인위적이고 또한 국부적으로 불순물 영역을 형성하는 공정과,
상기 채널 형성 영역 상에 게이트 절연막 및 게이트 전극을 형성하는 공정을 적어도 갖는 절연 게이트형 반도체 장치 제작 방법에 있어서,
상기 불순물 영역은 절연성을 가지고 있고,
상기 불순물 영역에 의해 캐리어의 이동 경로가 규정되며, 상기 채널 형성 영역에서 상기 불순물 영역 이외의 영역에는 상기 불순물 원소가 첨가되지 않은 또는 극미량으로 첨가되어 있는 것을 특징으로 한다.
도 1(A) 내지 1(C)는 채널 형성 영역의 구성을 도시한 도면.
도 2(A) 및 2(B)는 채널 형성 영역의 구성을 도시한 도면.
도 3은 종래의 반도체 장치를 설명하기 위한 도면.
도 4는 채널 형성 영역의 에너지 상태를 도시한 도면.
도 5는 종래의 반도체 장치의 특성을 설명하기 위한 도면.
도 6은 종래의 반도체 장치의 구성을 도시한 도면.
도 7(A) 내지 7(E)는 절연 게이트형 전계 효과 트랜지스터의 제작 공정을 도시한 도면.
도 8(A) 내지 8(C)는 불순물 영역의 형성 조건을 설명하기 위한 도면.
도 9(A) 및 9(B)는 불순물 영역의 깊이 방향의 형상을 도시한 도면.
도 10(A) 및 10(B)는 불순물 영역의 형상 및 배치를 설명하기 위한 도면.
도 11(A) 내지 11(E)는 절연 게이트형 전계 효과 트랜지스터의 구조를 도시한 도면.
도 12(A) 내지 12(C)는 불순물 영역의 제작 공정을 도시한 도면.
도 13(A) 및 13(B)는 소스/드레인간의 에너지 상태를 도시한 도면.
도 14(A) 및 14(B)는 절연 게이트형 전계 효과 트랜지스터의 구조를 도시한도면.
도 15(A) 및 15(B)는 채널 형성 영역의 에너지 상태를 도시한 도면.
도 16은 채널 형성 영역의 구성을 도시한 도면.
도 17(A) 내지 17(C)는 채널 형성 영역의 구성을 도시한 도면.
도 18(A) 및 18(B)는 불순물의 편석 상태를 설명하기 위한 도면.
도 19는 반도체 장치의 응용예를 도시한 도면.
도 20(A) 내지 20(C)은 실시예 9에 의한 반도체 장치의 구조를 도시한 도면.
도 21(A) 내지 21(C)은 실시예 9에 의한 채널 영역의 에너지 상태를 도시한 도면.
도 22(A) 및 22(B)는 본 발명의 FET의 슈미레이션 테스트를 도시한 도면.
도 23은 도 22(A) 및 22(B)의 슈미레이션 테스트의 결과를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명*
101: 소스 영역 102: 드레인 영역
103: 채널 형성 영역
104: 불순물 영역(선형 패턴)
105: 필드 산화막 106: 채널 스토퍼
도 1(A) 내지 1(C)에 있어서, 소스 영역(101), 드레인 영역(102)에서 끼워진 영역이 채널 형성 영역(103)이다. 본 발명은 채널 형성 영역(103)에 대하여 인위적이고, 또한, 국부적으로 불순물을 첨가하여 불순물 영역(104)을 형성한다. 또, 불순물 영역(104)은 채널 형성 영역(103)의 일 단부(예를 들면 소스 영역(101))로부터 타단부(예를 들면 드레인 영역(102))를 향해 채널 방향(전계 방향)과 평행하게 형성된 선형 패턴을 가지고 있다.
본 발명에서는 불순물 영역에 첨가하는 불순물로서 N채널형인 경우에는 붕소가 P채널형인 경우에는 인 또는 비소가 사용되기 때문에, 역도전형을 갖는 불순물 영역을 캐리어가 통과하지 않는다. 즉, 불순물 영역 사이에만 채널 영역이 형성되고, 그곳을 패스로서 캐리어의 이동이 행해진다.
이상과 같은 구성으로 한 반도체 장치를 구동시킨 경우, 드레인 영역(102)의 부근에 형성되는 드레인측 공핍층은 불순물 영역(104)에 저지되어 가로 방향(채널 형성 영역하)으로 확장되지 않는다. 즉, 소스 영역(101) 및 채널 형성 영역(103) 부근의 에너지 상태(전위 상태)가 드레인측 공핍층에 영향을 주지 않기 때문에, 각각의 전계는 실질적으로는 독립으로 형성된다.
따라서, 이른바 단채널 효과에 기인하는 펀치스루 현상이나 서브스렛숄드 특성의 열화가 없고, 높은 드레인 내압을 실현할 수 있다.
또한, 불순물 영역(104)은 실질적으로 채널폭을 좁게 하고 있고, 불순물 영역(104)끼리 간에 있어서는 이른바 협채널 효과가 생긴다. 따라서, 단채널 효과에 기인하는 한계치 전압의 저하를, 협채널 효과에 기인하는 한계치 전압의 증가에 의해 완화 또는 상쇄하는 것이 가능하다.
또한, 본 발명에서는 선형 패턴을 갖는 불순물 영역(104)이 측벽과 같은 역할을 다하여 캐리어가 이동하는 방향을 규정하기 때문에, 캐리어끼리의 자기 충돌에 의한 산란이 감소된다. 즉, 이동도의 향상을 기대할 수 있다.
이상의 구성으로 형성된 본 발명에 대하여, 이하에 기재하는 실시예를 들어 상세한 설명을 하기로 한다.
[실시예 1]
본 발명을 사용하여 단결정 실리콘(규소) 기판 상에 절연 게이트형 전계 효과 트랜지스터를 형성한 예를 도 7(A) 내지 7(E)을 참조하여 설명한다. 또, 본 실시예에서는 설명을 간략화하기 위해 P형 실리콘 기판 상에 단체의 N채널형 FET를 형성하는 경우의 예를 나타낸다.
우선, 701은 P형 실리콘 기판이고, 그 위에는 패드 산화막으로서 산화규소막(702), 또한 그 위에는 후에 선택 산화 시의 마스크로서 기능하는 질화규소막(703)을 형성한다. 산화규소막(702) 및 질화규소막(703)의 막두께는 500 내지 2000Å도이면 양호하다. (도 7(A))
다음에, 패터닝에 의해 소자 형성 영역에만 질화규소막(703)을 남기고, 그 상태로 P형을 부여하는 불순물 원소의 이온 주입을 행하며, 또한 그 후, 1000 내지 1100℃의 온도로 웨트 산화를 행한다.
이 공정에 의해 노출한 실리콘 표면은 선택적으로 열산화되어, 도 7(B)에 도시한 바와 같이 필드 산화막(704)이 형성된다. 필드 산화막(704)은 소자 끼리를 절연 분리하는 기능을 갖는다.
또한, 상술한 이온 주입 공정에 의해 주입된 P형을 부여하는 불순물 원소(B)는 필드 산화막(704) 아래에 채널 스토퍼(705)를 형성한다. 이것은 필드 산화막(704)아래에 채널이 형성되지 않도록 하기 위한 영역이고, 통상, 모체가 되는 기판(본 실시예에서는 P형 실리콘 기판)과 같은 전도성을 갖게 한다.
그리고, 질화규소막(704), 산화규소막(패드 산화막)(705)을 제거하여 도 7(B)에 도시된 상태를 얻게 된다. 이 같은 선택 산화 공정에 있어서는 LOCOS법,PLANOX법, Isoplanar법, SWAMI법 등의 여러 가지 선택 산화 방법을 사용하는 것이 가능하다.
다음에, 채널 형성 영역(706)에 대하여 역전도형을 부여하는 붕소를 첨가하여, 공핍층의 스토퍼가 되는 불순물 영역(707)을 형성한다. 불순물 원소를 첨가한 영역(707)은 패터닝에 의해 도시하지 않은 레지스트에 트인 구멍을 설치하여 선택적으로 설계하면 된다. 또한, 미세한 불순물 영역(707)을 형성하기 위해서는 이온 주입법을 이용하여 불순물 원소를 첨가하는 것이 바람직하다.
또, 불순물 영역(707)을 선형 패턴으로 하기 위해서는 극히 미세한 리소그라피 기술을 필요로 한다. 그 때문에는 전자빔을 사용하는 기술(전자 이미지법)이나 이온 빔을 사용하는 기술(FIB법)을 사용하여 선형 패턴의 노광을 행하면 무방하다.
이 때, 불순물 영역(707)끼리의 간격 wpa,m은 각각 가지런히 하는 것이 바람직하다. 왜냐하면, 한계치 전압의 불균형(협채널 효과의 불균형에 기인한다)이나 발열의 불균형(불순물 영역 사이를 흐르는 전류 밀도의 불균형에 기인한다)이 생길 우려가 있기 때문이다.
또한, 불순물 영역(707)에 첨가한 불순물 원소는 퍼네스어닐링, 레이저 어닐링, 램프 어닐링 등으로 활성화하는 것이 바람직하다. 다만, 열확산을 적극적으로 억제하도록 주의한다. 예를 들면, 퍼네스 어닐링인 경우는 500 내지 800℃(바람직하게는 600 내지 700℃)정도로 행함으로써 불순물의 열확산을 억제하면서, 충분한 활성화를 행할 수 있다.
또한, 이온 주입 시에 기판을 가열함으로 주입과 동시에 불순물 원소를 활성화해도 된다. 또한, 이온 주입 시의 RF파워를 올림으로써 주입 시점에서의 불순물 원소의 활성화 효율이 향상한다. 이 들 단독의 효과를 이용하여 활성화해도 무방하고, 상술의 어닐링 공정과 조합하여 활성화해도 된다.
불순물의 첨가가 종료하면, 열산화 처리를 행하여 100 내지 500Å의 열산화막(708)을 형성한다. 이 열산화 처리에 의해 형성된 얇은 열산화막(708)은 그 대로 게이트 절연막으로서 기능한다.
또한, 채널 형성 영역(706)에 있어서 산화막(708)상에 게이트 전극으로서 폴리실리콘막(709)을 형성한다. 게이트 전극(709)은 막을 형성하는 단계에서 미리 불순물 원소를 첨가해 두어 전도성을 갖게 하면 된다. 이렇게 해서 도 7(C)에 도시된 상태를 얻게 된다.
그 후, 도 7(D)에 도시된 바와 같이 N형을 부여하는 불순물 원소(P 또는 As)를 첨가하여, 자기 정합적으로 소스 영역(710), 드레인 영역(711)을 형성한다. 그후, 게이트 전극(709)을 덮도록 하여 질화규소막을 3000Å의 두께로 형성하여, 에치백법을 사용하여 게이트 전극(709)의 측면에만 사이드웰(712)을 잔존시킨다.
다음에, 이 상태에서 전면에 스팩터법에 의해 티타늄막을 형성하여, 가열, 레이저 어닐링, 램프 어닐링 등 수단에 의한 실리사이드 형성을 행한다. 이 공정에 의해, 소스 영역(710) 및 드레인 영역(711)의 표면 및 게이트 전극(709)의 표면에는 티타늄 실리사이드(713 내지 715)가 형성된다. 티타늄 실리사이드(713 내지 715)는 극히 저저항이기 때문에, 후에 형성하는 배선과의 오믹 접촉을 확보하는 데에 있어서 바람직하다.
실리사이드 형성이 종료하면, 층간 절연막으로서 질화규소막(716)을 형성하고, 컨택트홀을 형성하여 소스 전극(717), 드레인 전극(718)을 형성한다 . 이렇게해서 도 7(E)에 도시한 바와 같은 구조의 IG-FET가 완성한다.
본 발명에서는 IG-FET의 채널 형성 영역에 선형 패턴으로 불순물 영역을 형성하는 것에 특징이 있지만, 선형 패턴의 형성에는 어떤 범위의 조건을 만족할 필요가 있다. 그것에 대해서, 도8(A) 내지 8(C)을 참조하여 이하에 기재한다.
도 8(A) 내지 8(C)에 있어서, 801은 채널 형성 영역의 일부를 나타내고 있다. 채널폭은 W이다. 여기에서, 채널폭 W중, 선형 패턴(802)이 점유하고 있는 폭을 Wpi로 정의한다. Wpi의 값으로서는 예를 들면 10 내지 100Å도 이면 충분하다. 또한, 임의의 선형 패턴(802)의 폭을 Wpi.1, Wpi.2, Wpi.3,..., Wpi.n으로 하면, Wpi는 다음식으로 나타낸다.
[수학식 1]
Figure pat00004
단지, 본 발명의 구성을 달성하기 위해서는 채널 형성 영역의 단부 이외의 영역에, 불순물 영역이 적어도 하나 형성되어 있을 필요가 있으므로 n은 1이상의 정수이다.
또한, 채널폭 W중, 선형 패턴간의 영역(전류가 흐르는 패스)(803)이 점유하고 있는 폭을 Wpa로 정의한다. Wpa의 값으로서는 예를 들면 100 내지 3000Å(대표적으로는 500 내지 1500Å)로 할 수 있다. 또한, 임의의 선형 패턴간의 영역(803)을 Wpa.1, Wpa.2, Wpa.3··· Wpa.m으로 하면, Wpa는 다음 식으로 나타낸다.
[수학식 2]
Figure pat00062
단지, 상술한 바와 같이 채널 형성 영역의 단부 이외의 영역에 불순물 영역이 적어도 한 개 형성되어 있기 때문에, 채널 형성 영역은 적어도 2분할되어 m은 2이상의 정수로 된다.
즉, 전채널폭 W는 W = Wpi + Wpa, 또한, n+m은 3이상이라는 관계가 성립하고, 있다. 그리고, W와 Wpi, W와 Wpa 및 Wpi와 Wpa의 관계는 동시에 이하의 조건을 만족하는 것이 바람직하다.
Wpi/W = 0.1 내지 0.9
Wpa/W = 0.1 내지 0.9
Wpi/Wpa = 1/9 내지 9
이들의 수학식이 의미하는 점은 Wpa/W 또는 Wpi/W가 0 또는 1이어서는 안된다고 하는 것이다. 예를 들면, Wpa/W=0 (Wpi/W=1과 동의)인 경우, 도 8(B)에 도시된 바와 같이 채널 형성 영역을 완전히 불순물 영역에서 폐쇄되기 때문에 전류가 흐르는 패스가 존재하지 않는 상태로 된다.
반대로 Wpa/W=1 (Wpi/W=0와 동의)인 경우, 도 8(C)에 도시된 바와 같이 채널 형성 영역에 불순물 영역이 완전히 존재하지 않기 때문에 드레인측 공핍층의 확장을 억제할 수 없다.
이상의 이유로써, Wpa/W 및 Wpi/W의 관계식은 0.1 내지 0.9(바람직하게는 0.2 내지 0.8)의 범위에 들어가고, 또한, 동시에 Wpi/Wpa=1/9 내지 9를 만족하는 것이 바람직하다. 또, 채널 길이를 L로 하면, 채널 형성 면적은 W×L로 나타낸다.
또한, 본 발명에 있어서 선형 패턴을 갖는 불순물 영역을 도 1(A)에 도시한 바와 같이 배치하는 것은 FET의 성능을 나타내는 대표적인 파라미터의 이동도의 향상에 대하여 매우 큰 의미가 있다. 그 이유에 대하여 이하에 설명한다.
이동도는 반도체(본 실시예에서는 실리콘 기판)내의 캐리어의 산란에 의해 결정되지만, 실리콘 기판에 있어서의 산란은 격자 산란과 불순물 산란으로 대별된다. 격자 산란은 실리콘 기판 내의 불순물 농도가 낮게, 비교적 고온에서 지배적이고, 불순물 산란은 불순물 농도가 높고, 비교적 저온에서 지배적이다. 이들이 영향이 되어 형성되는 전체적인 이동도 μ는 다음 식으로 나타난다.
[수학식 5]
Figure pat00006
이 수학식 5로 나타내는 식은 전체적인 이동도 μ가 격자 산란의 영향을 받은 경우의 이동도 μ1(1은 격자를 의미한다)의 역수 및 불순물 산란의 영향을 받은 경우의 이동도 μi(i는 불순물을 의미한다)의 역수의 합에 반비례하는 것을 뜻하고 있다.
여기에서, 격자 산란은 드리프트 전계가 그다지 강하지 않으면 음향 포논이 중요한 역할을 다하고, 그 때의 이동도 μ1는 다음 식과 같이 온도의 -3/2승에 비례한다. 따라서, 캐리어의 유효 질량(m*)과 온도(T)로 결정된다.
[수학식 6]
Figure pat00063
또한, 불순물 산란에 의한 이동도 μi는 다음 식과 같이 온도의 3/2승에 비례하여, 이온화한 불순물의 농도 Ni에 역비례한다. 즉, 이온화한 불순물의 농도 Ni를 조절함으로써 변화시킬 수 있다.
[수학식 7]
Figure pat00008
이들의 식에 의하면, 종래와 같이 채널 형성 영역 전체에 불순물을 첨가하는 채널 도프에서는 불순물 산란의 영향을 받아 이동도를 벌 수 없다. 그러나, 본 발명에서는 국부적으로 불순물 영역을 형성하고 있기 때문에, 인접하는 불순물 영역간(Wpa의 폭을 갖는 영역)에는 불순물이 첨가되지 않는다. 즉, 이론적으로는 수학식 7에 있어서 이온화한 불순물의 농도Ni를 제한 없이 0에 가깝게 하는 것을 의미하기 때문에, 이동도 μi는 제한없이 무한대에 가깝게 된다. 즉, 수학식 5에 있어서 1/μi의 항을 무시할 수 있는 정도까지 불순물을 감소시키는 것을 의미하기 때문에전체의 이동도 μ는 제한없이 이동도 μ1에 근접하게 된다.
또한, 캐리어의 유효 질량(m*)을 작게 함으로써 이동도 μ1를 또한 크게 하는 것도 이론적으로는 가능하다. 이것은 극저온의 영역에서, 캐리어(특히 전자인 경우)의 유효 질량이 결정축의 축방향에 의존하여 변화하는 현상을 이용함으로써 이룰 수 있다.
문헌에 의하면, 소스/드레인 간을 연결하는 채널 방향(캐리어가 이동하는 방향)이 단결정 실리콘의 <1 0 0> 축방향과 일치하도록 구성했을 때, 최소의 유효 질량을 얻을 수 있다.
예를 들면, 도 16에 도시된 바와 같이, (1 0 0)면을 갖는 단결정 실리콘 기판(1601)상에 소스 영역(1602), 채널 형성 영역(1603), 드레인 영역(1604)이 형성되어 있는 것으로 한다. 이 때, 채널 방향(1605)을 [1 0 0]으로 한 경우와 같은 때가 이것에 상당한다. 단지, 이 예는 4°K라는 극저온 영역에서의 결과이다.
또한, 결정 격자간을 양호하게 캐리어가 빠져나가 갈 수 있도록, 채널 방향 및 불순물 영역(707)의 축방향(배열 방향)과, 결정 격자의 축방향을 대략 평행(축 방향의 어긋남을 ±10°이내에 받아들인다)하게 하는 것이 바람직하다. 단결정이면 실리콘 원자는 규칙적으로 배열되어 있기 때문에, 결정 격자의 배열 방향과 평행하게 이동하는 캐리어는 격자 산란의 영향을 거의 받지 않고 끝난다.
예를 들면, 단결정 실리콘 기판에 있어서 상기와 같은 방향에 있어서의 회전 축을 0°로 하면, 그 외에도 90°, 180°, 270°의 회전축인 경우에 있어서 같은효과를 얻을 수 있다.
또한, 본 발명에서는 P채널형 FET에 대하여 P(인)을 사용하여 불순물 영역을 형성하지만, 인에는 금속 원소를 게터링하는 성질이 있기 때문에, 전류가 흐르는 경로로부터 산란의 원인이 될 수 있는 금속 원소 등을 제거하여, 불순물 영역에 고정하는 효과도 갖고 있다.
이상과 같이, 채널 형성 영역을 이동하는 캐리어는 채널 형성 영역 내에 존재하는 불순물 영역 이외의 영역을 통과한다. 이 상태를 도 17(A) 내지 17(C)의 모식도를 사용하여 간단히 설명한다.
도 17(A)에 있어서, 1701로 나타낸 것은 채널 형성 영역이다. 즉, 도 17(A)은 채널 형성 영역을 오른쪽 경사 상방에서 본 도면이다. 본 발명을 실시한 채널 형성 영역은 입체적으로는 도 17(A)와 같이 불순물 영역(1702)이 형성되어 있다.
도 17(A)에 도시된 화살표 1703은 캐리어(전자 또는 정공)의 진행 방향을 나타내는 것이다. 도 17(A)에 도시된 바와 같이 채널 형성 영역(1701)내에는 복수의 불순물 영역(1702)이 배치되어 있고, 캐리어는 그들 불순물 영역(1702) 이외의 영역을 통과한다.
캐리어의 진행 방향을 채널 형성 영역(1701)의 상면에서 보면 도 17(B)와 같이 보인다. 도 17(B)는 도 17(A)에 있어서, ACEF로 나타내는 면을 본 도면이다. 이 도 17(B)을 보면, 캐리어가 불순물 영역(1702)을 피하여, 불순물 산란이 없는 영역을 이동하고 있는 것을 알 수 있다.
즉, 대부분의 캐리어는 화살표로 도시된 바와 같이 불순물 영역(1702) 사이를 통과하여 소스/드레인 간을 이동한다. 물론, 불순물 영역을 피하도록 하여 지그재그로 이동하는 경우도 포함된다.
또한, 도 17(C)에 도시된 것은 채널 형성 영역(1701)을 측면에서 본 도면이다. 또, 도 17(C)은 도 17(A)에 있어서, ABCD로 나타내는 면을 본 도이다. 또한, 1703으로 나타내는 것은 화살표이고, 지면을 향해 앞쪽으로 화살촉이 향하고 있는 것을 나타내고 있다. 이 도면에서도 캐리어가 불순물 영역(1702) 사이를 이동하는 것을 알 수 있다.
또한, 선형 패턴을 갖는 불순물 영역에 끼워진 영역(이후, 이 영역을 레인 영역이라고 부른다)에 있어서의 에너지 상태(전위 상태)를 모식적으로 도시한 분포도는 도 13(A)와 같이 되어 있다고 생각된다.
도 13(A)에 있어서, 1301, 1302로 나타내는 영역은 불순물 영역의 에너지 상태를 나타내고 있고, 에너지적으로 높은 장벽으로 되어 있다. 그리고, 불순물 영역으로부터 떨어짐에 따라서 서서히 에너지적으로 낮은 영역(1303)으로 된다. 즉, 채널 영역을 이동하는 캐리어(여기에서는 전자를 예로 든다)는 1303으로 나타내는 에너지 상태가 낮은 영역을 우선적으로 이동하여, 1301, 1302로 나타내는 에너지 장벽(불순물 영역)은 벽과 같은 역할을 다한다.
여기에서, 채널 영역을 이동하는 캐리어(전자)의 이미지를 모식적으로 도13(B)에 도시한다. 이미지적으로는 채널 영역을 이동하는 캐리어(1300)는 도13(B)에 도시된 바와 같이 마치 물받이통 속을 굴러가는 구체와 같이 그 방향성이 규정되고, 소스 영역에서 드레인 영역을 향해 거의 최단 거리를 이동한다.
또한, 도 13(B)에 도시된 바와 같이 채널 형성 영역에는 도 13(A)에 도시된 바와 같은 포텐셜 슬릿 영역이 복수 병렬로 배치 구성되어 있지만, 1301, 1302로 나타내는 영역을 초과하지 않기 때문에, 인접하는 포텐셜 슬릿 영역 사이에 있어서 캐리어의 이동은 행해지지 않는다.
이상의 이유에 의해 캐리어가 다른 캐리어와 충돌할 확률은 대폭 감소되기 때문에, 이동도가 대폭 향상된다. 즉, 본 발명의 구성은 불순물 산란을 감소할뿐아니라, 캐리어끼리의 자기 충돌에 의한 산란도 감소시킴으로써 대폭적인 이동도의 향상을 실현할 수 있다.
이와 같이 종래에 있어서는 항상 악영향을 미쳤던 에너지 장벽(grain boundary 등)을 역으로 의도적으로 형성하여 이용하도록 한 본 발명의 발상은 매우 새로운 것이다.
[실시예 2]
본 실시예에서는 본 발명을 이용하여 N채널형 FET(NMOS)와 P채널형 FET(PMOS)를 상보적으로 조합한 CMOS 회로를 구성하는 경우의 예를 예시한다. CMOS 회로의 제작 공정의 상세한 설명에 관하여는 여기에서는 생략하지만, 본 발명에서는 실시예 1에서 설명한 바와 같이, 게이트 절연막을 형성하기 전에 채널 형성 영역에만 도트 패턴의 불순물 영역을 형성한다.
도 14(A)에 본 발명을 이용한 경우에 있어서의 CMOS 회로의 단면을 도시한다. 도 14(A)는 일반적인 제작 방법으로 형성된 CMOS 회로를 채널 방향에서 분단한 단면도이다.
도 14(A)에 있어서, 1401은 N형 실리콘 기판, 1402는 n웰, 1403은 p웰이다. 결국, n웰(1402)상에 P채널형 FET(PMOS), p웰(1403)상에 N채널형 FET(NMOS)가 형성된다.
NMOS 및 PMOS는 각각 선택 산화법으로 형성된 필드 산화막(1404)으로 분리되어, p웰측의 필드 산화막 아래에는 채널 스토퍼(1405)가 배치된다.
또한, n웰(1402)에는 P형을 부여하는 불순물, 예를 들면 붕소가 첨가되어 PMOS의 소스 영역(1406), 드레인 영역(1407)이 배치되어 있다. 또한, p웰(1403)에는 N형을 부여하는 불순물, 예를 들면 인이나 비소가 첨가되어 NMOS의 드레인 영역(1408), 소스 영역(1409)이 배치되어 있다.
또한, 소스 영역(1406), 드레인 영역(1407) 및 소스 영역(1408), 드레인 영역(1409)에 끼워진 채널 형성 영역에는 미리 게이트 절연막(1410)을 형성하기 전에 도트 패턴의 불순물 영역(1411, 1412)을 형성해 둔다.
본 실시예에서 게이트 절연막(1410)의 형성 전에 불순물 영역(1411, 1412)을 형성하는 이유는 게이트 절연막(1410)과 채널 형성 영역의 계면에 손상을 주지 않기 위해서이지만, 게이트 절연막(1410)을 통해서 불순물을 첨가하는 방법으로 하는 것도 가능하다.
또한, 본 실시예에서는 불순물 영역(1311, 1312)을 형성함에 있어서 NMOS와 PMOS로 첨가하는 불순물 원소를 구분하지 않으면 안된다. 본 실시예에서는 NMOS에 대하여 붕소를 사용하고, PMOS에 대하여 인을 사용한다. PMOS에 첨가하는 불순물 원소는 비소라도 상관없다.
또한, 본 실시예와 같은 CMOS 회로를 구성하는 경우, 도 13(A)에 도시된 바와 같이 드레인 영역(1307, 1308)내에도 불순물 영역(1311, 1312)이 걸리도록 형성해 두는 것이 바람직하다.
또, 예를 들면 본 발명의 반도체 장치를 화소 등과 같이 소스와 드레인이 교체되도록 한 소자에 사용할 때는 소스 영역과 드레인 영역의 쌍방에 걸리도록 불순물 영역을 형성하면 된다.
그리고, 채널 형성 영역 상에 전도성 재료로 형성되는 게이트 전극(1413, 1414)을 형성하고, 그것을 덮도록 하여 층간 절연막(1415)이 형성된다. 또한, 층간 절연막(1415)에 컨택트홀을 형성하여, PMOS의 소스 전극(1416), PMOS 및 NMOS의 공통 드레인 전극(1417), NMOS의 소스 전극(1418)을 배치한다.
도 14(A)에 도시된 구조의 CMOS 회로는 본 발명에 의해 단채널 효과를 문제삼지 않게 미세화할 수 있기 때문에, 극히 집적도가 높은 집적화 회로를 구성할 수 있다.
또한, 도 14(A)에 도시된 CMOS 회로와 바이폴러 트랜지스터를 조합한 BiCMOS 회로를 구성하는 것도 가능하다. 본 발명을 이용하여 형성한 BiCMOS 회로의 예를 도 14(B)에 도시한다.
도 14(B)에 있어서, 1419는 P형 실리콘 기판이고, 1420은 매설 N+영역, 1421은 에피텍셜 성장에 의해 형성된 p웰이고, 매설 N+영역(1420)상의 p웰(1421)은 N형으로 도핑되어 콜렉터로서 기능하는 n웰(1422)로 되어 있다. 또한, 1423은 매설 N+영역(1420)에서 꺼내어 전극이 되는 DeepN+영역이다.
1424는 통상의 선택 산화법으로 형성된 필드 산화막이고, p웰(1421)에는 n+영역(1425), n웰영역(1422)에는 p+영역(1426)이 형성되어 있다. 또, 바이폴러 트랜지스터를 구성하는 측의 n웰(1422)에는 활성 베이스가 되는 p-영역(1427)이 우선 형성되고, 이어서 외부 베이스로 되는 p+영역(1428), n+영역(1429)이 배치된다.
또, PMOS 측 및 NMOS 측의 양방향에는 불순물 영역(1330)이 배치된다. 불순물 영역(1330)은 상기 n+영역이나 p+영역을 형성한 후에 형성하여도 무방하고, 그 전이라도 무방하다. 물론, NMOS 이면 13족의 원소(대표적으로는 붕소)를, PMOS 이면 15족의 원소(대표적으로는 인 또는 비소)를 사용한다.
그리고, 게이트 전극(1431), 층간 절연막(1432), 소스/ 드레인 배선(1433)을 배치하여 BiCMOS 회로를 구성한다. BiCMOS 회로는 바이폴러 트랜지스터의 고속 동작성과 CMOS 회로의 저소비 전력성을 유효하게 병용하기 위한 회로 구성이다.
[실시예 3]
실시예 1에서는 불순물 영역(707)의 깊이 방향의 형상을 막대 형상으로 기재하였지만, 이것은 주입 시에 산란이 전혀 없는 경우와 같은 이상 상태로서, 실제로는 이온 주입의 조건에 의해 여러 가지 형상의 불순물 영역을 형성하는 것이 가능하다.
이와 같이 깊이 방향의 형상을 다른 형상으로 한 경우의 채널 형성 영역의 단면을 도9(A) 및 9(B)에 도시한다. 다만, 도9(A) 및 9(B)에 도시된 바와 같은 채널 형성 영역을 채널 방향과 수직인 면에서 분단한 단면도이다.
예를 들면, 보통, 이온 주입법에 의해 첨가된 경우에는 도 9(A)에 도시된 바와 같은 쐐기 형상의 불순물 영역(901)이 형성된다. 또한, 반대로 도 9(B)에 도시된 바와 같은 물방울 형상의 불순물 영역(902)을 형성하는 것도 가능하다. 특히, 도 9(B)에 도시된 바와 같은 형상으로 하면, 불순물 영역(902)의 하부에서 인접하는 불순물 영역끼리 상호 접촉하는 상태로 된다.
이 상태에서는 실질적으로 채널 형성 영역이 벌크 기판과 절연 분리된 SOI 구조로 간주할 수 있게 된다. 이 구조는 드레인측 공핍층이 채널 형성 영역의 공핍층에 영향을 주는 것을 극히 효과적으로 억제할 수 있다. 또한, 채널 형성 영역의 공핍층이 하방으로 확장되는 것을 방지하는 효과도 기대할 수 있다.
[실시예 4]
실시예 1에서는 도 1(A)에 도시된 바와 같이 소스/드레인간의 채널 방향(전계 방향)에 대략 평행한 선형 패턴(불순물 영역)을 복수 배치한 예를 나타내었지만, 설계 패턴을 변경함으로써 다른 여러 가지 배치 패턴으로 할 수 있다.
예를 들면, 도 10(A)에 도시된 바와 같이 선형 패턴(1001)을 지그재그로 배치하는 것도 가능하다. 상기의 경우, 실질적으로 선형 패턴(1001)이 채널 형성 영역을 점유하는 비율 Wpi가 증가하기 때문에, 드레인측 공핍층의 가로 방향으로 확장을 효과적으로 방지할 수 있다. 특히, 채널 길이가 0.1μm 이하로 된 경우와 같이 단채널 효과의 영향이 극히 커지도록 한 IG-FET에 있어서 대단히 효과적인 구성이다.
다만, 캐리어의 이동 거리가 다소 길게 되는 만큼, 이동도가 저하될 가능성도 있다. 그러나, 이 구조가 효과를 발휘하는 채널 길이 0.1μm 이하의 영역에서는 소스 영역에서 나온 캐리어가 일순간에 드레인 영역에 도달하기 때문에, 실질적으로는 다소 이동 거리가 길게 되어도 문제가 되지 않는다고 생각된다.
따라서, 예를 들면 채널 길이가 0.1μm 이상인 경우에는 도 1(A)에 도시된 바와 같이 선형 패턴을 갖는 불순물 영역을 배치하고, 채널 길이가 0.1μm 이하의 경우에는 도 10(A)에 도시된 바와 같이 배치하는 것이 바람직하다.
또한, 도 10(B)에 도시된 바와 같이 피슈본 형상의 선형 패턴(1002)을 배치하는 것도 가능하다. 이 구조도 드레인측 공핍층의 가로 방향의 확장을 방지하기 위해서는 효과적이고, 채널 길이가 0.1μm 이하인 것과 같은 미세한 소자에 있어서 유효하다.
[실시예 5]
본 발명은 실시예 1에서 도시된 바와 같은 횡형 IG-FET뿐만 아니라, 또한 여러 가지 구조의 IG-FET에 대하여도 적용할 수 있다. 예를 들면, 횡형 IG-FET에는 그 외에도 LDD(오프세트) 구조(도 11(A)), 2중 드레인 구조(도 11(B)), 매설 채널 구조(도 11(C)), SOI 구조(도 11(D)), SIMOX 구조(도 11(E)) 등이 있다.
본 실시예에서는 N채널형 FET를 예로 들어, 상기 구조에 응용한 경우에 대하여 설명한다. 또, 도면에서 N+, N-은 N형 전도성의 강약을 상대적으로 나타낸 것이기 때문에, N+는 N-보다도 강한 N형 전도성을 가지고 있는 것을 뜻하고 있다.
도 11(A)는 소스 또는 드레인 영역(1101)과 채널 형성 영역(1102) 사이에 저농도 불순물 영역(1103)을 배치한 구조이다. 저농도 불순물 영역(1103)이 존재하는 만큼, 드레인측 공핍층은 완만히 확장되기 쉽지만, 본 발명에 의해 그 넓이를 억제할 수 있다.
또한, 도 11(B)는 소스 또는 드레인 영역(1104)의 측면에 0.1 내지 0.5μm폭의 전도성 영역(1105)을 형성한 구조이다. 소스 또는 드레인 영역(1104)과 전도성 영역(1105)은 같은 전도성이고, 전도성 영역(1105)인 쪽이 전도성은 약하다. 예를 들면, 소스 또는 드레인 영역(1104)을 As(비소)를 주입하여 형성하고, 약한 전도성 영역(1105)을 P(인)를 주입하여 형성함으로써 구성할 수 있다.
도 11(C)에 도시된 매설 채널 구조는 N채널형 FET와 P채널형 FET로 CMOS 회로를 구성하도록 했을 때에 결과적으로 형성되는 구성인 경우가 대부분이고, 단채널 효과도 영향을 받기 쉬운 구조이다.
구조적으로는 예를 들면 N채널형 FET에서, 채널 형성 영역의 계면 부근에 소스/ 드레인 영역(1106)과 동일 또한 약한 전도성 영역(1107)을 형성하여 구성된다.
따라서, 이 전도성 영역(1107) 바로 아래에 채널이 형성되는 것이지만, 이 같은 경우에 있어서도 본 발명을 실시함으로써 단채널 효과를 억제하여, 펀치스루 현상이나 한계치 전압의 저하를 방지할 수 있다.
또한, SOI 구조는 소자로서 사용하는 반도체층을 박막화하여 공핍층을 저감할 목적도 포함하여 개발된 기술이기 때문에 자체 단채널 효과를 억제하는 효과를 가지고 있다. 예를 들면, 도 11(D)에 도시된 구조는 일반적으로 SOS(silicon-on-sapphire)구조로 불리고, 사파이어 기판(1108)상에 실리콘 단결정을 성장시켜 형성된다.
그러나, 1μm 이하의 단결정 실리콘층을 형성하는 것은 곤란하고, 공핍층의 확장을 억제하는 것에도 한계가 있다. 따라서, 본 발명을 SOI 구조에 응용하면 보다 확실하게 단채널 효과를 방지하는 것이 가능하게 된다.
또, 같은 SOI 구조의 부류에 포함되지만 일반적으로 SIMOX(separation-by-implanted oxygen)로 불리는 기판 상에 IG- FET를 형성한 예가 도 11(E)이다. 상기의 경우, 단결정 실리콘 기판(1109)에 대하여 산소를 주입함으로써 매설 산화층(1110)을 형성한다. 또한, 산소의 주입 깊이를 얕게 함으로써 극히 얇은 단결정 박막을 형성할 수 있다.
이 같은 경우에 있어서도, 본 발명을 사용하는 것은 가능하다. 상기의 경우, 드레인측 공핍층이 채널 형성 영역으로 확장되는 것을 억지하는(피닝한다) 효과를 기대할 수 있다.
[실시예 6]
본 발명에 있어서 채널 형성 영역에 불순물 영역을 형성하는 수단으로서, 레지스트 마스크를 사용한 패터닝에 의한 방법 이외에도, 불순물이 변형으로 편석하는 성질이나 산화물에 들어가는 성질 등을 이용하는 방법도 가능하다.
우선, 실시예 1의 순서에 따라서 도 7(B)와 같은 상태를 얻는다. 즉, 도 12(A)에 있어서, 1201은 실리콘 기판, 1202는 필드 산화막, 1203은 채널 스토퍼이다. 또, 도 12(A) 내지 12(C)는 채널 형성 영역을 채널 방향과 수직인 면에서 분단한 단면도이다.
이 상태에 있어서, 집속 이온 빔 등을 이용하여 실리콘 기판 표면의 국부적인 이방성 에칭 가공을 행하여, 슬릿 형상(홈) 패턴(1204)을 원하는 위치에 원하는 형상으로 묘화한다(도 12(A)).
다음에, 불순물 원소(여기에서는 붕소를 예로 한다)를 기판(1204) 전면에 1016내지 1018cm3의 농도로 첨가한다. 이 불순물 원소는 후에 N채널형 FET의 불순물 영역을 형성하기 위한 도이다. 또한, 주입 깊이는 슬릿 형상 패턴(1204)의 깊이보다도 깊은 것이 바람직하다(도 12(B)).
불순물 원소의 첨가가 종료하면, 다음에 1000 내지 1200℃전후의 고온으로 가열 처리를 행한다. 이 가열 처리에 의해 슬릿 형상 패턴(1204)의 측벽에는 열산화막(1205)이 형성되고, 슬릿 형상 패턴(1204)은 매설된다. 따라서, 이 영역은 실질적으로 SiOx로 나타낸 것과 같은 산화물 영역(1205)으로 된다. 상기의 경우, 가열 처리를 산화성 분위기에서 행하면 산화물 영역(1205)의 형성 속도가 증가하기 때문에 바람직하다.
그리고, 동시에 실리콘 기판(1201) 전체에 첨가되어 있던 불순물 원소(붕소)가 산화물 영역(1205)에 들어간다. 여기에서, 열산화 공정에 의해 열산화막/실리콘계면 부근의 붕소 또는 인의 농도가 어떠한 분포를 나타내는가를 도 18(A) 및 18(B)을 참조하여 설명한다.
도 17(A) 내지 17(C)에 도시된 바와 같이 Si내에 존재하는 첨가 이온(B, P)은 산화막이 형성되면 재분포된다. 이것은 실리콘(Si)내 및 열산화막(SiOx)내에서 첨가 이온의 용해도와 확산 속도가 다르기 때문에 발생하는 현상이다. 불순물의 Si내에서 용해도를 [C]Si로 하고, SiOx내에서 용해도를 [C]SiOx로 했을 때, 평균 편석 계수 m은 다음 식으로 정의된다.
Figure pat00009
이 때, Si/SiOx계면 부근의 불순물의 편석은 m의 값에 지배된다. 통상, Si 내에 있어서의 불순물의 확산 계수가 충분히 크게 하여, m<1인 경우, Si내의 불순물은 SiO2내에 들어간다(도 18(A)). 또한, m>1인 경우, SiOx가 불순물을 배척하고, 그 결과로서 Si/SiOx계면 부근의 불순물 농도가 증대한다(도 18(B)).
문헌에 따르면, 붕소의 m의 값은 0.3 정도이고, 인의 m의 값은 10정도이다. 따라서, 본 실시예에 있어서의 열산화 공정 후의 붕소의 농도 분포는 도 18(A)과 같이 되어, 열산화막내에 붕소가 들어가고, 불순물 영역(1206)의 측면(Si/SiOx계면 부근)에 있어서의 붕소 농도는 극히 미량인 상태로 된다. 또한, 반대로 형성된 산화물(1205)내에는 다량의 붕소가 함유된다.
이 같은 열산화막 내로의 붕소의 취입 현상은 이미 알려져 있었지만, 본 발명과 같이 에너지 장벽(불순물 영역)을 형성하기 위해 이 현상을 이용하는 발상은 전혀 새로운 것이다.
또, 도 18(B)에 도시된 바와 같이 불순물 원소로서 인을 사용하는 경우에는 열산화막과 실리콘의 계면에 편석(파일업)한다. 이 현상도 또, 채널형 FET에 불순물 영역을 형성했을 때에 활용할 수 있다.
또한, 단결정 실리콘 기판(1201)에 전도형을 부여하기 위해 인이나 붕소와 같은 일 전도성을 부여하는 불순물 원소가 첨가되어 있는 경우, 본 실시예와 같은 산화물에의 인 또는 붕소의 편석 현상을 이용함으로써 대폭적인 이동도의 향상을 도모하는 것이 가능하다.
왜냐하면, 본 실시예를 실시하면 불순물 영역(대표적으로는 SiOx로 나타낸 산화물) 주변의 불순물(인 또는 붕소)이 불순물 영역에 수집되기 때문에, 불순물 영역간의 캐리어가 이동하는 영역에서의 불순물 산란의 영향을 극히 적게 할 수 있기 때문이다.
이것은 먼저도 서술된 바와 같이 수학식 5에 있어서 μi가 크게 되는 것에 상당하는 것으로, 전체의 이동도 μ는 이상적으로 μ =μ1에 근접해 간다. 즉, 실질적으로 격자 산란만으로 결정되는 극히 큰 이동도를 실현할 수 있다.
또한, 본 실시예와 같이 홈을 형성하는 방법 이외에도, 예를 들면, 집속 이온 빔과 같은 마스크레스로 이온 주입을 행할 수 있는 장치를 사용하여, 직접 단결정 실리콘 기판 상에 산소 이온을 주입하여, 가열 처리를 행함으로써 이온 주입한영역을 산화물 영역에 변성시키는 것도 가능하다. 접속 이온 빔 이외에도 전자 빔 등을 사용하여도 된다.
[실시예 7]
본 실시예에서는 본 발명을 이용한 반도체 장치를 제품(전자 기기)에 조립된 경우의 일례를 예시한다. 여기에서는 노트북 컴퓨터에 내장된 IC 회로를 예로 들어 설명한다. 설명은 도 19를 참조한다.
도 19에 있어서, 3001은 본체, 3002는 뚜껑부, 3003은 키보드, 3004는 화상 표시부이고, 본체(3001)내에는 여러 가지의 집적 회로(3005)가 내장되어 있다.
집적 회로(3005)를 꺼내어 보면, 외부는 패키지(3011)로 덮어지고 내부의 반도체칩은 수지 등으로 보호되어 있다. 또한, 내부의 반도체칩은 리드(3012)에 의해 외부와 접속된다. 통상, 보이는 집적 회로(IC 칩)(3005)는 외관상으로는 흑색의 패키지(3011)와 리드(3012)외엔 볼 수 없기 때문에 완전히 블랙박스로 되어 있다.
그 패키지(3011)로 보호된 반도체 칩을 꺼내어 보면, 가령, 다음과 같은 구성으로 되어 있다. 우선, 기판(3013)상에는 연산부(프로세서)(3014)와 메모리부(3015)가 배치되어 있다. 또, 3016은 반도체 소자와 리드(3012)를 접속하는 본딩부이다.
연산부(3014), 메모리부(3015)는 CMOS 회로, BiCMOS 회로, DRAM 회로, SRAM 회로 등, 그 외에도 여러 가지 회로를 사용하여 구성되고 있다. 본 실시예에서 예시된 도 15(A) 및 15(B)와 같은 구성은 동일 기판 상에 연산부(3014)와 메모리부(3015)가 배치되어 있는 것에 특징이 있다.
이와 같이 연산부(3014)와 메모리부(3015)가 인접한 구성으로 하면, 연산부(3014)와 메모리부(3015) 사이의 데이터의 주고받음이 매우 고속으로 행해지도록 되기 때문에, 동작 속도가 빠른 회로를 형성하는 것이 가능하게 된다.
또한, 원칩 상에 필요한 회로를 모두 집적화하는 것도 가능하기 때문에, 제조 비용을 대폭 감소하는 것도 기대할 수 있다. 또한, 배치 면적을 줄임으로써 제품의 소형화를 도모할 수 있다.
본 발명을 이용하면 단채널 효과가 문제되지 않게 반도체 소자의 미세화를 행할 수 있기 때문에, 상기와 같은 원칩화와 병용함으로 반도체 전자 기기의 한층 더 소형화, 휴대화를 실현할 수 있다.
[실시예 8]
본 발명은 실시예 7에 예시된 예 이외에도 여러 가지 반도체 전자기기에 응용하는 것이 가능하다. 왜냐하면, 본 발명에 의한 반도체 장치의 전기 특성은 매우 우수한 것이며, 이것을 사용하여 구성한 IC 회로는 높은 주파수 특성을 실현할 수 있기 때문이다.
본 발명을 이용하여 형성된 반도체 소자 단체의 디바이스 특성은 매우 우수한 것으로서, N채널형 FET의 경계치 전압 Vth, n은 -0.5 내지 3.0V, P채널형 FET의 경계치 전압 Vth, p는 -3.0 내지 0.5V의 범위에서 필요로 하는 구동 전압에 맞추어 조절할 수 있다. 또한, S치는 60 내지 85mV/decade, 바람직하게는 60 내지 70mV/decade를 얻게 된다.
또한, 실시예 1에서 설명한 이유로 높은 이동도(1000cm2/ Vs이상)를 얻을 수 있다. 이동도를 계산식으로 구하는 경우, 이동도는 채널폭 W에 반비례하기 때문에 주의가 필요하다. 본 발명을 실시하는 경우, 채널 형성 영역에서는 불순물 영역에 의해 적지 않게 채널폭이 좁게 되어 있기 때문에, 실측 채널폭 Wpa를 대입하지 않으면 실제의 이동도는 얻을 수 없다.
이상과 같은 우수한 전기 특성을 달성할 수 있는 본 발명의 반도체 장치로 IC 회로를 구성하면, 극히 양호한 주파수 특성을 얻을 수 있다. 예를 들면, 본 발명의 반도체 장치를 사용하여 9단의 링 진동자를 구성하면, 3.3V의 구동 전압으로 2 내지 10GHz의 주파수 특성을 실현할 수 있다.
예를 들면, 고주파 전자 기기인 휴대 전화 등과 같이 높은 주파수 특성을 필요로 하는 전자기기에 대하여도 본 발명은 유효하다. 휴대 전화의 입력부 등에 사용되는 IC 회로는 2GHz의 주파수 특성을 필요로 하는 것이지만, 본 발명은 그 같은 고주파 IC 회로에 대하여도 충분히 대응할 수 있다.
[실시예 9]
본 실시예에서는 실시예 5에 도시된 바와 같은 SOI 구조에 본 원 발명을 적용한 경우에 있어서의 다른 구성에 대하여 설명한다. 구체적으로는 단결정 실리콘 층(활성층)의 기초로 되는 절연층(또는 절연 기판)에, 피닝을 위한 불순물 영역과 동일한 원소를 첨가하는 구성이다.
또, 본 실시예에서는 N형 반도체 장치를 예로 하여, 상기 불순물 영역을 붕소의 첨가에 의해 형성하는 경우의 예에 대하여 예시한다. 물론, P형 반도체 장치인 경우, 인(또는 비소)을 첨가하면 된다.
우선, 본 실시예의 반도체 장치의 구조를 도 20(A), 20(B), 20(C)에 도시한다. 도 20(A)는 상면도, 도 20(B)는 도 20(A)를 A-A'로 절단한 단면도, 도 20(C)은 도 20(A)를 B-B'로 절단한 단면도이다. 도 20(A)에 있어서, 11은 단결정 실리콘층으로 형성되는 활성층(실제로는 위에 게이트 절연막이 존재한다), 12는 게이트 전극, 13은 패닝을 위한 불순물 영역이다.
또한, 도 20(B)에 있어서, 14는 기판, 15는 게이트 절연막이고, 16은 단결정 실리콘층의 기초로 되는 절연층이다. 본 실시예의 특징으로서는 이 절연층(16)의 전부 또는 적어도 표면 부근에, 불순물 영역(13)과 동일한 원소가 첨가되어 있는 것에 있다.
또, 도 20(C)에 붙인 부호는 도 20(A), (B)에서 설명한 부위에 대응하기 때문에 설명은 생략한다.
여기에서, 본 실시예를 보다 상세히 설명하기 위해, 도 20(B)의 단면도의 채널 형성 영역(단결정 실리콘층(11)과 불순물 영역(13)주변)을 확대한 것을 도21(A)에 도시한다.
도 21(A)에 도시된 것은 채널 형성 영역을 채널 방향으로 수직인 면에서 절단한 단면도이다. 즉, 동작 시에 캐리어(전자 또는 정구멍)는 지면을 향해 수직인 방향으로 이동하게 된다.
먼저 설명하였듯이, 도 21(A)에 있어서 14는 기판, 16은 절연층(여기에서는산화막)이고, 그 위에 채널 형성 영역으로서 기능하는 단결정 실리콘층(11)이 마련되어 있다. 그리고, 단결정 실리콘층(11)에는 국부적으로 붕소가 첨가되어, 피닝을 위한 불순물 영역(13)이 형성되어 있다.
이 때에, 본 실시예의 특징은 절연층(16)내에 붕소가 함유되어 있는 점에 있다. 이 같은 구조의 제작 방법은 SOI 구조의 제작 공정에 따라 다양하지만, 이하에 웨이퍼 접합 SOI인 경우에 대하여 간단히 설명한다.
웨이퍼 접합 SOI인 경우, 우선 열산화막을 형성한 실리콘 기판(제1의 기판)과 그것을 지지하는 실리콘 기판(제2의 기판)을 준비한다. 이 때, 제1의 기판 상에 열산화막을 형성했을 때에 열산화 공정을 붕소를 함유한 분위기에서 행한다. 이렇게 함으로써 열산화막 내에는 붕소가 첨가된다.
이렇게 해서 제1의 기판과 제2의 기판을 준비하면, 공지의 방법에 의해 양기판을 접합시키고, 제1의 기판을 이면측에서 소정의 위치까지 에치백(연마)함으로써 SOI 구조를 얻을 수 있다.
이렇게해서 SOI 구조를 얻게 된 후, 이온 주입 등에 의해 붕소를 국부적으로 첨가하여 피닝을 위한 불순물 영역을 형성하면 도 21(A)에 도시된 바와 같은 구조를 얻을 수 있다.
여기에서 도 21(A)의 에너지 상태를 모식적으로 나타내면 도 21(B)과 같다. 도 21(B)에 있어서, 20은 에너지 장벽이 낮은 영역(포텐셜 슬릿 영역)이고, 채널 형성 영역으로서 기능하는 영역이다.
또한, 불순물 영역 및 그 부근은 에너지 장벽이 높은 영역(21)을 형성하여,캐리어의 이동을 규정하는 에너지적인 벽의 역할을 다한다. 또, 22로 나타낸 것은 단결정 실리콘층(11)과 절연층(16)의 계면이다.
실시예 1에서 설명하였듯이, 불순물 영역(13)은 그 부근에 에너지적으로 높은 장벽을 형성하기 때문에, 그 장벽에 따른 형으로 캐리어의 이동이 행해진다. 이 것은 붕소를 함유한 절연층(16)에 있어서도 마찬가지이고, 단결정 실리콘층(11)과 절연층(16)의 계면의 에너지 장벽도 당연히 높게 된다.
이상의 것에 의해, 도 21(B)에 도시된 바와 같은 형상에 에너지 장벽이 높은 영역(21)이 형성되고, 그 이외의 영역, 즉 에너지 장벽이 낮은 영역(20)이 캐리어가 이동하는 구성으로 된다.
또한, 채널 형성 영역의 에너지 분포를 도 21(C)에 도시한다. 도 21(C)은 횡축에 채널폭 방향(채널을 가로지르는 방향)에 있어서의 거리, 세로축에 상대적 에너지를 갖는 에너지 분포도이다.
또, 도 21(B)의 에너지 상태의 모식도와 도 21(C)의 에너지 분포도는 상호 대응하도록 기재되어 있다. 즉, 도 21(B)의 포텐셜 슬릿 영역(20)의 에너지 상태는 도 21(C)의 캐리어가 이동하는 영역의 에너지 상태에 대응하고 있다.
이 때, 포텐셜 슬릿 영역(20)의 내부(특히 불순물 영역에서 가장 먼 부분)에서는 상대적 에너지는 가장 작게 된다(a에 상당한다). 또한, 불순물 영역 및 그 부근(21로 나타내는 영역)은 b에 상당하는 큰 상대적 에너지를 갖는다.
본 발명의 경우, 상대적 에너지(a)에 대하여 상대적 에너지(b)를 3배 이상(바람직하게는 10배이상)으로 하는 것이 바람직하다. 이와 같이 함으로써 캐리어의이동을 유효적으로 규정하는 것이 가능하게 된다.
또, 본 실시예에서는 웨이퍼 접합 SOI를 예로 들었지만, 도 21(A)에 도시된 구조까지 얻게 되면 본 실시예의 효과가 얻어진다. 즉, 다른 수단으로 제작된 SOI 구조라도 본 발명을 적용하는 것이 가능하다.
또한, 본 실시예에서는 단결정 실리콘층의 기초가 되는 절연층이 전체적으로 불순물을 함유한 구성을 예시하였지만, 적어도 단결정 실리콘층과 절연층의 계면에 불순물이 존재하면 본 발명의 효과가 얻어진다.
[실시예 10]
실시예 9에 예시된 구성은 매설 채널형으로 구동하는 반도체 장치에 대하여도 적용할 수 있다. 그 경우, 캐리어는 마치 에너지 장벽의 패널 내를 이동하는 구성으로 된다.
또한, 실시예 9에서는 N형 반도체 장치에 적용하는 경우의 예에 대하여 예시하였지만, P형 반도체 장치에 적용하는 것이 용이하다. 또한, N형 및 P형 반도체 장치를 상보적으로 조합한CMOS 구조에 적용할 수 있다.
또한, 경우에 따라서는 N형 반도체 장치와 P형 반도체 장치가 혼재하는 기판 상에 있어서, N형 반도체 장치에만(또는 P형 반도체 장치만) 실시예 9에서 예시된 구성을 적용할 수 있다.
[본원 발명의 모의 실험 결과에 대하여]
본 발명자 등은 본원 발명의 절연 게이트형 반도체 장치의 효과를 모의 실험에 의해 확인하였다. 우선, 모의 실험의 설정 파라미터에 대하여 도 21(A) 내지21(C)을 참조하여 간단히 설명한다.
도 22(A)는 피닝 FET의 채널 길이 방향의 단면이다. 도 22(A)에 도시된 바와 같이 소스/ 드레인의 접합 깊이는 0.1μm로 하고, 피닝을 위한 불순물 영역(이하, 피닝 영역이라고 약기한다)의 깊이는 0.2μm로 하였다. 또한, 실리콘 기판의 두께는 0.5μm으로 하고, 기판 바이어스는 소스 전위와 같은 접지 레벨로 하였다.
또한, 도 22(B)는 피닝 FET의 상면도이다(도 1(A)에 있어서 n=1, m=2의 상태에 상당한다). 도 22(B)에 도시된 바와 같이 소스/드레인 영역의 불순물 농도는 1×1020atoms/cm3로 하여, 간이적으로 1E20으로 나타낸다. 마찬가지로, 피닝 영역(p+)은 1E18로 하고, 채널 형성 영역(p)은 1E15로 하였다.
그리고, 피닝 영역의 폭(도 1(A)의 Wpi, n에 상당)은 0.1μm로 하였다. 또, 채널 형성 영역의 양단에 형성된 피닝 영역은 절반의 0.05μm로 하여 계산하였다. 또한, 실효적인 채널폭(도 1(A)의 Wpa, m에 상당)은 0.4μm로 하였다. 즉, 피닝 영역의 폭과 실효적인 채널폭을 합친 전체적인 채널폭이 1μm로 되도록 조정하였다. 또, 채널 길이는 0.5μm로 하였다.
이상의 설정 파라미터에 따라서 모의 실험을 행한 결과를 도 23에 도시한다. 도 23은 횡축을 게이트 전압, 세로축을 드레인 전류로 한 그래프이고, 트랜지스터의 전기 특성을 평가할 때에 많이 이용되는 그래프이다. 또, 흰 원으로 표시된 곡선은 피닝 영역을 설치하지 않은 경우의 전기 특성이고, 혹 원으로 나타낸 곡선은 피닝 영역을 설치한 경우의 전기 특성이다.
도 23으로부터도 분명하듯이, 피닝 영역을 설치하지 않은 경우는 오프 전류가 매우 높고, 거의 트랜지스터로서 기능하지 않는다. 그런데, 피닝 영역을 설치한 경우에는 오프전류는 실용상 문제없는 레벨에까지 감소하여, 온/오프 변환의 급준성을 나타내는 서브스렛숄드 특성은 현저히 개선되고 있다.
이상과 같이, 채널 형성 영역에 대하여 피닝 영역을 설치하는 것이 단채널 효과 대책으로서 매우 유효한 수단인 것이 모의 실험 결과로부터도 명확하게 되었다.
본 발명을 이용함으로 채널 길이가 짧게 된 경우에 생기는 단채널 효과를 방지하는 것이 가능하게 된다. 구체적으로는 우선 드레인측 공핍층이 소스 영역이나 채널 형성 영역 아래로 확장되는 것을, 채널 형성 영역에 국부적으로 형성한 불순물 영역에서 차단하고, 채널 형성 영역의 에너지(전위) 상태에 드레인 전압이 영향받지 않는 구성으로 한다. 이것에 의해 펀치스루 현상이나 서브스렛숄드 특성의 열화를 방지하는 것이 가능하게 된다. 또한, 동시에 높은 드레인 내압을 실현할 수 있다.
또한, 단채널 효과의 특징 중 하나인 한계치 전압의 저하를 협채널 효과에 의한 한계치 전압의 증가에 의해 억제할 수 있다. 이 협채널 효과는 채널 형성 영역에 국부적으로 불순물 영역을 형성한다고 하는 본 발명의 구성에 따라서 인위적으로 이룰 수 있는 효과이다.
이상과 같이, 본 발명을 이용함으로써 채널 길이가 짧은 딥 서브미크론 영역에서의 반도체 장치에 있어서도, 단채널 효과를 야기하지 않고 동작시킬 수 있다. 따라서, 본 발명의 반도체 장치를 이용함으로써 매우 고밀도로 집적화된 집적화 회로를 구성할 수 있다.
또한, 본 발명에서는 채널 형성 영역에 에너지적으로 슬릿 형상의 레인 영역을 형성함으로, 캐리어의 이동 방향을 규정하고, 캐리어끼리의 자기 충돌에 의한 산란을 감소하는 것이 가능하다.
즉, 캐리어의 이동도 저하를 초래하는 원인이 되는 불순물 산란, 격자 산란, 캐리어끼리의 자기 충돌에 의한 산란이 대폭 감소되어, 이동도가 크게 향상된다. 즉, IG-FET로 대표되는 반도체 장치가 가일층 성능 향상을 바랄 수 있다.

Claims (30)

  1. 결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과,
    상기 채널 형성 영역에서 의도적이고 또한 국부적으로 형성된 불순물 영역과,
    상기 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 적어도 갖는 절연 게이트형 반도체 장치에 있어서,
    상기 불순물 영역은 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소가 첨가되고, 또한 상기 불순물 영역에 의해 캐리어의 이동 경로가 규정되는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  2. 결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과,
    상기 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 적어도 갖는 절연 게이트형 반도체 장치에 있어서,
    상기 채널 형성 영역은 캐리어가 이동하는 영역과,
    상기 드레인 영역으로부터 상기 채널 형성 영역 및 소스 영역을 향해 확장되는 공핍층을 피닝하고, 또한, 캐리어의 이동 경로를 규정하기 위해 의도적이고 또한 국부적으로 형성된 불순물 영역을 구비하고,
    상기 불순물 영역에는 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소가 첨가되어 있는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  3. 결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과,
    상기 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 적어도 갖는 절연 게이트형 반도체 장치에 있어서,
    상기 채널 형성 영역은 캐리어가 이동하는 영역과,
    상기 드레인 영역으로부터 상기 채널 형성 영역 및 소스 영역을 향해 확장되는 공핍층을 피닝하고, 또한, 캐리어의 이동 경로를 규정하기 위해 의도적이고 또한 국부적으로 형성된 불순물 영역을 구비하고,
    상기 불순물 영역에는 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소가 첨가되며,
    상기 캐리어가 이동하는 영역에서는 캐리어의 불순물 산란을 방지하는 수단 혹은 캐리어의 격자 산란 이외의 요인에 의한 이동도 저하를 방지하는 수단이 설치되어 있는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  4. 결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과,
    상기 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 적어도갖는 절연 게이트형 반도체 장치에 있어서,
    상기 채널 형성 영역은 캐리어가 이동하는 영역과,
    불순물 원소의 첨가에 의해 소정의 한계치 전압으로 제어하고, 또한, 캐리어의 이동 경로를 규정하기 위해 의도적이고 또한 국부적으로 형성된 불순물 영역을 구비하고,
    상기 불순물 영역에는 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소가 첨가되어 있는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  5. 결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과,
    상기 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 적어도 갖는 절연 게이트형 반도체 장치에 있어서,
    상기 채널 형성 영역은 캐리어가 이동하는 영역과,
    불순물 원소의 첨가에 의해 소정의 한계치 전압으로 제어하고, 또한, 캐리어의 이동 경로를 규정하기 위해 의도적이고 또한 국부적으로 형성된 불순물 영역을 구비하고,
    상기 불순물 영역에는 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소가 첨가되며,
    상기 캐리어가 이동하는 영역에서는 캐리어의 불순물 산란을 방지하는 수단 혹은 캐리어의 격자 산란 이외의 요인에 의한 이동도 저하를 방지하는 수단이 설치되어 있는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  6. 결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역과,
    상기 채널 형성 영역에서 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소를 첨가함으로써 인위적이고 또한 국부적으로 형성된 불순물 영역과,
    상기 채널 형성 영역 상에 형성된 게이트 절연막 및 게이트 전극을 적어도 갖는 절연 게이트형 반도체 장치에 있어서,
    상기 불순물 영역은 절연성을 가지고 있고,
    상기 불순물 영역에 의해 캐리어의 이동 경로가 규정되고,
    상기 채널 형성 영역에서 상기 불순물 영역 이외의 영역에는 상기 불순물 원소가 첨가되지 않거나 극미량으로 첨가되어 있는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 채널 형성 영역의 폭 W에 대하여 상기 불순물 영역 및 상기 불순물 영역 간의 폭이 점유하는 비율을 각각 Wpi, Wpa로 할 때, 상기 W, Wpi 및 Wpa 사이에는 Wpi/W = 0.1 내지 0.9, Wpa/W = 0.1 내지 0.9, Wpi/Wpa = 1/9 내지 9의 관계식이 성립하는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  8. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 채널 형성 영역의 채널 방향에 수직인 적어도 한 단면은 실질적으로 상기 불순물 영역에 의해 구획된 복수의 채널 형성 영역의 집합체로 간주할 수 있는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  9. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 채널 형성 영역에서 구동 시에 생기는 단채널 효과에 따른 한계치 전압의 저하는, 상기 불순물 영역을 이용함으로써 얻게 되는 협채널 효과에 따른 한계치 전압의 증가에 의해 완화되는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  10. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 불순물 영역은 100 내지 3000Å의 간격으로 배치되는 것을 특징으로 하는 절연 게이트형 반도체 장치.
  11. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 채널 형성 영역 내의 상기 불순물 영역 이외의 영역은 진성 또는 실질적으로 진성인 영역인 것을 특징으로 하는 절연 게이트형 반도체 장치.
  12. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 불순물 영역에 첨가된 불순물 원소의 농도에 의해 한계치 전압이 소정의 값으로 제어되고, 상기 채널 형성 영역 내의 상기 불순물 영역 이외의 영역에서 캐리어가 소스/드레인 영역 사이를 이동하도록 구성된 것을 특징으로 하는 절연 게이트형 반도체 장치.
  13. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 결정 반도체는 단결정 반도체인 것을 특징으로 하는 절연 게이트형 반도체 장치.
  14. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 불순물 원소는 13족 또는 15족의 원소인 것을 특징으로 하는 절연 게이트형 반도체 장치.
  15. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 불순물 원소는 붕소, 인 또는 비소인 것을 특징으로 하는 절연 게이트형 반도체 장치.
  16. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 불순물 영역에 첨가된 불순물 원소의 농도는 1×1017내지 1×1020atoms/cm3인 것을 특징으로 하는 절연 게이트형 반도체 장치.
  17. 제 1 항 내지 제 6 항중 어느 한 항에 있어서,
    상기 불순물 영역은 소스/드레인 사이에 형성된 전계 방향과 대략 평행하게 형성된 선형 패턴인 것을 특징으로 하는 절연 게이트형 반도체 장치.
  18. 결정 반도체를 이용하여 소스 영역, 드레인 영역 및 채널 형성 영역을 형성하는 공정과,
    상기 채널 형성 영역에서 의도적이고 또한 국부적으로 불순물 영역을 형성하는 공정과,
    상기 채널 형성 영역 상에 게이트 절연막 및 게이트 전극을 형성하는 공정을 적어도 갖는 절연 게이트형 반도체 장치 제작 방법에 있어서,
    상기 불순물 영역에는 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소가 인위적이고 또한 국부적으로 첨가되고, 또한, 상기 불순물 영역에 의해 캐리어의 이동 경로가 규정되는 것을 특징으로 하는 절연 게이트형 반도체 장치 제작 방법.
  19. 결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역을 형성하는 공정과,
    상기 채널 형성 영역 상에 게이트 절연막 및 게이트 전극을 형성하는 공정을 적어도 갖는 절연 게이트형 반도체 장치 제작 방법에 있어서,
    상기 드레인 영역으로부터 상기 채널 형성 영역 및 소스 영역을 향해 확장되는 공핍층을 피닝하고, 또한, 캐리어의 이동 경로를 규정하기 위한 불순물 영역을 형성하기 위해, 상기 채널 형성 영역에 대하여 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소를 의도적이고 또한 국부적으로 첨가하는 공정을 갖는 것을 특징으로 하는 절연 게이트형 반도체 장치 제작 방법.
  20. 결정 반도체를 이용하여 형성된 소스 영역, 드레인 영역 및 채널 형성 영역을 형성하는 공정과,
    상기 채널 형성 영역 상에 게이트 절연막 및 게이트 전극을 형성하는 공정을 적어도 갖는 절연 게이트형 반도체 장치 제작 방법에 있어서,
    불순물 원소의 첨가에 의해서 소정의 한계치 전압으로 제어하고, 또한, 캐리어의 이동 경로를 규정하기 위한 불순물 영역을 형성하기 위해, 상기 채널 형성 영역에 대하여 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소를 의도적이고 또한 국부적으로 첨가하는 공정을 갖는 것을 특징으로 하는 절연 게이트형 반도체 장치 제작 방법.
  21. 결정 반도체를 이용하여 소스 영역, 드레인 영역 및 채널 형성 영역을 형성하는 공정과,
    상기 채널 형성 영역에서 에너지 밴드폭(Eg)을 시프트시키는 불순물 원소를 첨가함으로써, 인위적이고 또한 국부적으로 불순물 영역을 형성하는 공정과,
    상기 채널 형성 영역 상에 게이트 절연막 및 게이트 전극을 형성하는 공정을적어도 갖는 절연 게이트형 반도체 장치 제작 방법에 있어서,
    상기 불순물 영역은 절연성을 가지고 있고,
    상기 불순물 영역에 의해 캐리어의 이동 경로가 규정되고,
    상기 채널 형성 영역에서 상기 불순물 영역 이외의 영역에는 상기 불순물 원소가 첨가되지 않거나 또는 극미량으로 첨가되어 있는 것을 특징으로 하는 절연 게이트형 반도체 장치 제작 방법.
  22. 제 18 항 내지 제 21 항중 어느 한 항에 있어서,
    상기 채널 형성 영역 내의 상기 불순물 영역 이외의 영역은 진성 또는 실질적으로 진성인 영역인 것을 특징으로 하는 절연 게이트형 반도체 장치 제작 방법.
  23. 제 18 항 내지 제 21 항 중 어느 한 항에 있어서,
    상기 채널 형성 영역의 폭 W에 대하여 상기 불순물 영역 및 상기 불순물 영역 간의 폭이 점유하는 비율을 각각 Wpi, Wpa로 했을 때, 상기 W, Wpi 및 Wpa 사이에는 Wpi/W = 0.1 내지 0.9, Wpa/W = 0.1 내지 0.9, Wpi/Wpa = 1/9 내지 9의 관계식이 성립하는 것을 특징으로 하는 절연 게이트형 반도체 장치 제작 방법.
  24. 제 18 항 내지 제 21 항중 어느 한 항에 있어서,
    상기 채널 형성 영역의 채널 방향에 수직인 적어도 한 단면은 실질적으로 상기 불순물 영역에 의해 구획지어진 복수의 채널 형성 영역의 집합체로 간주할 수있는 것을 특징으로 하는 절연 게이트형 반도체 장치 제작 방법.
  25. 제 18 항 내지 제 21 항중 어느 한 항에 있어서,
    상기 불순물 영역은 100 내지 3000Å의 간격으로 배치되는 것을 특징으로 하는 절연 게이트형 반도체 장치 제작 방법.
  26. 제 18 항 내지 제 21 항중 어느 한 항에 있어서,
    상기 결정 반도체는 단결정 반도체인 것을 특징으로 하는 절연 게이트형 반도체 장치 제작 방법.
  27. 제 18 항 내지 제 21 항중 어느 한 항에 있어서,
    상기 불순물 원소는 13족 또는 15족의 원소인 것을 특징으로 하는 절연 게이트형 반도체 장치 제작 방법.
  28. 제 18 항 내지 제 21 항중 어느 한 항에 있어서,
    상기 불순물 원소는 붕소, 인 또는 비소인 것을 특징으로 하는 절연 게이트형 반도체 장치 제작 방법.
  29. 제 18 항 내지 제 21 항중 어느 한 항에 있어서,
    상기 불순물 원소는 1×1017내지 1×1020atoms/cm3의 농도로 첨가되는 것을 특징으로 하는 절연 게이트형 반도체 장치 제작 방법.
  30. 제 18 항 내지 제 21 항중 어느 한 항에 있어서,
    상기 불순물 영역은 소스/드레인 사이에 형성되는 전계 방향과 대략 평행하게 형성된 선형 패턴인 것을 특징으로 하는 절연 게이트형 반도체 장치 제작 방법.
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