JPH11233788A - 半導体装置 - Google Patents

半導体装置

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JPH11233788A
JPH11233788A JP10044657A JP4465798A JPH11233788A JP H11233788 A JPH11233788 A JP H11233788A JP 10044657 A JP10044657 A JP 10044657A JP 4465798 A JP4465798 A JP 4465798A JP H11233788 A JPH11233788 A JP H11233788A
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JP
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region
semiconductor device
channel
source
drain
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JP10044657A
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Shunpei Yamazaki
舜平 山崎
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Semiconductor Energy Laboratory Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 高い動作性能と高い信頼性とを同時に実現し
うる新しい構造の半導体装置を提供する。 【解決手段】 結晶性半導体で構成されるソース領域１
０１、ドレイン領域１０３に挟まれた活性領域１０２に
おいて、局所的にゲルマニウムを添加することでSix Ge
1-x 領域１０５を形成する。このSix Ge1-x 領域１０５
とゲルマニウムが添加されなかったSi領域１０６とのバ
ンド構造の差を利用して、ドレイン側からソース側に向
かって広がる空乏層を効果的に抑止する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本明細書で開示する発明は、
結晶性半導体を利用した半導体装置、特に絶縁ゲイト型
トランジスタの構成に関する。また、その様なトランジ
スタ等で構成された半導体回路、電気光学装置及びそれ
らを複合化した電子機器の構成に関する。
【０００２】なお、本明細書中では上記トランジスタ、
半導体回路、電気光学装置および電子機器を全て「半導
体装置」の範疇に含めて扱う。即ち、半導体特性を利用
して機能しうる装置を全て半導体装置と呼ぶ。従って、
上記特許請求の範囲に記載された半導体装置は、トラン
ジスタ等の単体素子だけでなく、それを集積化した半導
体回路、電気光学装置及び電子機器をも包含する。
【０００３】
【従来の技術】現状のＶＬＳＩ、ＵＬＳＩではさらなる
集積度向上を求めて素子サイズが微細化の一途を辿る傾
向にある。この流れはバルク単結晶を用いたＭＯＳＦＥ
Ｔでも薄膜を用いたＴＦＴでも同様に見られる。現在で
は、チャネル長が１μｍ以下、さらには 0.2μｍ以下と
いった素子が求められる様になっている。
【０００４】ところが、微細化を妨げる要因として短チ
ャネル効果という現象が知られている。短チャネル効果
とは、チャネル長が短くなるにつれて引き起こされるソ
ース／ドレイン間耐圧の低下、しきい値電圧の低下など
の諸問題である（サブミクロンデバイスＩ；小柳光正
他，pp88〜138 ，丸善株式会社，1987参照）。
【０００５】同参考書によれば、耐圧低下の原因の一つ
としてパンチスルー現象が最もよく知られている。この
現象は、チャネル長が短くなることでドレイン側空乏層
の電位的な影響がソース側に及び、ソース側の拡散電位
が下げられる（ドレイン誘起障壁低下現象）ことでゲイ
ト電圧による多数キャリアの制御が困難な状況になる現
象である。
【０００６】この様な短チャネル効果は微細化を行う上
で乗り越えなくてはならない課題となっている。また、
短チャネル効果の代表例としてしきい値電圧の低下が挙
げられる。これも空乏層の広がりによって引き起こされ
ると考えられる。
【０００７】以上の様な短チャネル効果に対して様々な
対策がなされているが、最も一般的に行なわれている対
策はチャネルドープである。チャネルドープとは、チャ
ネル形成領域全体に浅くＰ（リン）、Ｂ（ボロン）とい
った不純物元素を微量に添加し、短チャネル効果を抑制
する技術である（特開平4-206971号公報、特開平4-2863
39号公報等）。
【０００８】チャネルドープはしきい値電圧の制御とパ
ンチスルーの抑制とを目的として行われる。しかしなが
ら、チャネルドープ技術はＴＦＴの電界効果移動度（以
下、モビリティと呼ぶ）に重大な制約を与えるという欠
点を持っている。即ち、意図的に添加された不純物元素
によってキャリアの移動が阻害され、キャリア移動度が
大幅に低下してしまうのである。
【０００９】
【発明が解決しようとする課題】本願発明は上記問題点
を鑑みて成されたものであり、高い動作性能（高いモビ
リティ）と高い信頼性（高い耐圧特性）とを同時に実現
しうる全く新しい構造の半導体装置およびその作製方法
を提供することを課題とする。
【００１０】
【課題を解決するための手段】本明細書で開示する発明
の構成は、結晶性半導体を利用して形成されたソース領
域、ドレイン領域および活性領域を構成に含むトランジ
スタでなる回路を有する半導体装置であって、前記活性
領域は局所的にゲルマニウムを添加して形成されたSix
Ge1-x (0<X<1) 領域と前記ゲルマニウムが添加されなか
ったSi領域とで構成され、前記Si領域によって前記ドレ
イン領域から前記ソース領域に向かって広がる空乏層が
抑止されることを特徴とする。
【００１１】また、他の発明の構成は、結晶性半導体を
利用して形成されたソース領域、ドレイン領域および活
性領域を構成に含むトランジスタでなる回路を有する半
導体装置であって、前記活性領域は局部的にゲルマニウ
ムを添加して形成されたSix Ge1-x (0<X<1) 領域と１３
族又は１５族から選ばれた元素が添加されたSi領域とで
構成され、前記Si領域によって前記ドレイン領域から前
記ソース領域に向かって広がる空乏層が抑止され、且つ
しきい値電圧が制御されることを特徴とする。
【００１２】なお、上記構成において前記活性領域は前
記Six Ge1-x (0<X<1) 領域及び前記Si領域が互いに概略
平行に、且つ、交互に並んで構成され、前記Six Ge1-x
(0<X<1) 領域は前記ソース領域から前記ドレイン領域に
かけて形成されている構造とすることが好ましい。
【００１３】また、他の発明の構成は、結晶性半導体を
利用して形成されたソース領域、ドレイン領域および活
性領域を構成に含むトランジスタでなる回路を有する半
導体装置であって、前記活性領域にはゲルマニウムを添
加して形成されたSix Ge1-x (0<X<1) 領域とゲルマニウ
ムが添加されなかったSi領域とが互いに概略平行に、且
つ、交互に並んで配置され、前記Six Ge1-x (0<X<1) 領
域が前記ソース領域から前記ドレイン領域に渡って形成
されていることを特徴とする。
【００１４】また、他の発明の構成は、結晶性半導体を
利用して形成されたソース領域、ドレイン領域および活
性領域を構成に含むトランジスタでなる回路を有する半
導体装置であって、前記活性領域と前記ソース領域との
接合部にはゲルマニウムを添加して形成されたSix Ge
1-x (0<X<1) 領域が間隔を空けて局所的に設けられてい
ることを特徴とする。
【００１５】また、他の発明の構成は、結晶性半導体を
利用して形成されたソース領域、ドレイン領域および活
性領域を構成に含むトランジスタでなる回路を有する半
導体装置であって、前記活性領域と前記ドレイン領域と
の接合部にはゲルマニウムを添加して形成されたSix Ge
1-x (0<X<1) 領域が間隔を空けて局所的に形成されてい
ることを特徴とする。
【００１６】本願発明の主旨は、活性領域に対して局所
的にゲルマニウムを添加することで意図的にバンド構造
の異なる２種類の領域を形成し、そのバンド構造の差を
利用してドレイン側からソース側に向かって広がる空乏
層を抑止することにある。なお、活性領域とはソース／
ドレイン領域間（またはＬＤＤ領域間）に挟まれた領域
のことを指す。
【００１７】また、本発明者らは空乏層を抑止する効果
があたかも空乏層をピン止めする様に捉えられることか
ら、「抑止」という意味で「ピニング」という言葉を定
義している。そして、本願発明を利用した半導体装置を
ピニングＦＥＴ（またはピニングＴＦＴ）と呼び、従来
の半導体装置とは明確に区別している。
【００１８】上述の構成からなる本願発明の半導体装置
は、高い動作性能と高い信頼性とを同時に実現する。本
願発明の半導体装置に関する詳細について以下に示す実
施例でもって説明する。
【００１９】
【実施例】〔実施例１〕本願発明のピニングＦＥＴの構
造について図１を用いて説明する。図１（Ａ）は上面
図、図１（Ｂ）は上面図をＡ−Ａ’で切断した断面図、
図１（Ｃ）は上面図をＢ−Ｂ’で切断した断面図であ
る。
【００２０】図１（Ａ）において、１０１はソース領
域、１０２は活性領域、１０３はドレイン領域、１０４
はフィールド酸化膜である。また、活性領域１０２を横
切る様にして複数設けられた領域１０５は、局部的にゲ
ルマニウム（Ｇｅ）を添加した領域（以下、Six Ge1-x
(0<X<1) 領域と略記する）である。
【００２１】なお、Six Ge1-x で示される組成では０＜
Ｘ＜１の関係が成り立つ。即ち、Six Ge1-x 領域はSiの
み又はGeのみといった組成にはならない。具体的にはｘ
＝0.05〜0.95の範囲に収まる様な濃度でゲルマニウムが
添加されている。
【００２２】また、活性領域１０２内において、ゲルマ
ニウムが添加されなかった領域１０６は、真性または実
質的に真性なシリコンからなる領域（以下、Si領域と略
記する）である。
【００２３】また、活性領域１０２の両端にはＬＤＤ領
域１０７が設けられ、活性領域１０２の上にはゲイト絶
縁膜を介してゲイト電極１０８が設けられている。この
ゲイト電極１０８は導電性を付与したシリコンを用い
る。他にもアルミニウムを主成分とする材料、タンタ
ル、タングステン、モリブデン等を用いることもでき
る。さらに、層間絶縁膜を介してソース電極１０９、ド
レイン電極１１０が設けられ、それぞれソース領域１０
１、ドレイン領域１０３と接している。
【００２４】ここで、本願発明の特徴であるSix Ge1-x
領域とSi領域とについて説明を行う。上述の様に、本願
発明では活性領域１０２がSix Ge1-x 領域１０５とSi領
域１０６とで構成されている。最も典型的な構成は、図
１（Ａ）に示す様にSix Ge1-x 領域１０５とSi領域１０
６とが互いに概略平行に、且つ、交互に並んだ構成であ
る。なお、この様な構成では活性領域１０２がSix Ge
1-x 領域１０５によって複数のSi領域１０６に分断され
ているとも見なせる。
【００２５】このSix Ge1-x 領域１０５は質量分離した
イオンインプランテーション法を用いてゲルマニウムを
添加することで形成することができる。ここでゲルマニ
ウムを添加した場合のバンドギャップの変化について図
２を用いて説明する。
【００２６】図２に示すエネルギーバンド図は、隣接す
るSix Ge1-x 領域とSi領域とのバンド構造の変化を模式
的に示したものである。Si/Si x Ge1-x 界面におけるバ
ンド構造に関しては未だ研究過程にあるが、Six Ge1-x
層とSi層との界面付近では図２に示す様なバンド構造が
形成されると報告されている。
【００２７】即ち、Six Ge1-x 領域では価電子帯（Ｅv
）が伝導帯（Ｅc ）に較べて大幅に持ち上がるためそ
の部分が極端にナローギャップになる。そのため、図２
に示した模式図の様にSix Ge1-x 領域のバンドギャップ
（Ｅｇ2 ）は、Si領域のバンドギャップ（Ｅｇ1 ）に比
べて小さい。
【００２８】この時、Six Ge1-x 領域のバンドギャップ
は組成中に含まれるゲルマニウム量で変化する。本願発
明ではSix Ge1-x で示される組成において０＜Ｘ＜１、
好ましくは 0.05 ＜ｘ＜0.95（代表的には 0.5＜ｘ＜0.
95 ）となる様にｘを変化させる。また、この制御によ
りSix Ge1-x 領域のバンドギャップ（Ｅｇ2 ）は0.66＜
Ｅｇ2 ＜1.6 （代表的には0.66＜Ｅｇ2 ＜1.1 ）の間で
変化する。
【００２９】この様なバンド構造となる場合、ＦＥＴ動
作時のキャリア（電子または正孔）はエネルギーギャッ
プの狭いSix Ge1-x 領域を優先的に移動する様な傾向に
ある。従って、Six Ge1-x 領域がキャリアの移動経路と
して機能する。この様な傾向はＮチャネル型でもＰチャ
ネル型でも同様である。
【００３０】ここでチャネル長およびチャネル幅の定義
を図３を用いて行う。図３においてソース領域３０１と
ドレイン領域３０２との間の距離（活性領域３０３の長
さに相当する）をチャネル長（Ｌ）と定義する。本願発
明はこの長さが２μｍ以下、典型的には30〜500 nm（さ
らに好ましくは50〜200 nm）である場合に特に有効であ
る。また、このチャネル長に沿った方向をチャネル長方
向と呼ぶ。
【００３１】また、チャネル長方向と直交する方向にお
ける活性領域３０３の長さを総合チャネル幅（Ｗ）と呼
ぶ。この総合チャネル幅に沿った方向をチャネル幅方向
と呼ぶことにする。
【００３２】次に、任意のSix Ge1-x 領域３０４の幅
（チャネル幅と呼ぶ）をｗi とする。幅ｖi の最小幅は
量子効果が起こらない程度（約３nm）とし、最大幅はド
レイン側空乏層の最大空乏層幅と同程度とすることが望
ましい。
【００３３】最大空乏層幅は基板濃度（又はウェル濃
度）とドレイン領域の不純物濃度が決まれば必然的に決
まる。例えば、基板またはウェル濃度が 1×1016atoms/
cm3 程度ならば約 300nmである。
【００３４】以上の様な理由からSix Ge1-x 領域３０４
の幅（ｗi ）は２μｍ未満、好ましくは50〜300nm （さ
らに好ましくは１〜50nm）とすれば良い。そして、活性
領域３０３内に存在する全てのSix Ge1-x 領域の幅の総
和をＷとすると、次式の様に定義される。
【００３５】
【数１】
【００３６】なお、Six Ge1-x 領域３０４はキャリアが
移動する領域（以下、チャネル形成領域と呼ぶ）として
機能する。そのため、活性領域３０３に対して少なくと
も一つのSix Ge1-x 領域を設ける必要がある。即ち、i
＝１〜ｍとなり、１本乃至ｍ本のSix Ge1-x 領域を形成
する。また、上述のチャネル幅ｖi の総和（Ｗ）を有効
チャネル幅と呼ぶ。
【００３７】また、Six Ge1-x 領域３０４は 1×1017〜
5×1019atoms/cm3 （好ましくは 1×1018〜 1×1019at
oms/cm3 ）の範囲でゲルマニウムを添加することで形成
することができる。この添加濃度によってSix Ge1-x 領
域３０４のバンドギャップが変化する。ただし、過剰に
ゲルマニウムを添加すると却ってキャリアの移動を妨げ
る恐れもあるので 1×1019atoms/cm3 程度を上限とする
と良い。
【００３８】次に、Si領域３０５の幅（ピニング幅と呼
ぶ）をｖj とする。ピニング幅ｖjもSix Ge1-x 領域３
０４と同様に１μｍ以下、好ましくは50〜300nm （さら
に好ましくは１〜50nm）とすればピニング効果を得るこ
とができる。また、上記Si領域３０５の幅ｖj の総和を
Ｖとすると次式の様に定義される。
【００３９】
【数２】
【００４０】なお、Si領域３０５は、空乏層の広がりを
抑止するための領域として機能するため、活性領域３０
３に対して少なくとも一つのSi領域を設ける必要があ
る。即ち、j ＝１〜ｎとなり、１本乃至ｎ本のSi領域を
形成する。また、上述のピニング幅ｖi の総和（Ｖ）を
有効ピニング幅と呼ぶ。
【００４１】そして、上記有効チャネル幅（Ｗ）と有効
ピニング幅（Ｖ）とを加えた総和を総合チャネル幅（Ｗ
total ）とし、次式で定義する。
【００４２】
【数３】
【００４３】以上の様に定義される本願発明の半導体装
置は、特にチャネル長が極めて小さい半導体装置に適用
することを念頭に置いているので、Six Ge1-x 領域の形
成は極めて微細な寸法で行わなくてはならない。
【００４４】そのため、図１（Ａ）におけるSix Ge1-x
領域１０５の形成には極めて微細な露光技術及びイオン
注入技術が必要となる。即ち、エキシマレーザー、電子
ビームまたはＸ線等による露光技術とイオンインプラン
テーション、プラズマドーピング、レーザードーピング
等によるイオン注入技術とを組み合わせて行うことが好
ましい。また、集束イオンビーム（ＦＩＢ）等を用いて
マスクレスで不純物添加を行うことも可能である。
【００４５】特に、ゲルマニウムの導入量を精密に制御
するためにもイオン注入技術は精密な濃度制御の可能な
技術を利用することが好ましい。
【００４６】次に、図１（Ｂ）についての説明を行う。
なお、図１（Ｂ）において、図１（Ａ）で説明した部分
については同一の符号を用いて説明することにする。
【００４７】図１（Ｂ）において、１１１は単結晶シリ
コン基板であり、Ｎ型またはＰ型シリコン基板を用い
る。なお、シリコン基板１１１としては、通常のＣＺ
法、ＦＺ法またはその他の方法で形成された全てのシリ
コン基板を用いることができる。ただし、キャリアの移
動度を高めるためには、ドーパント量（不純物元素の添
加濃度）の少ない高抵抗シリコン基板を用いることが好
ましい。
【００４８】なお、本実施例ではシリコン基板をそのま
ま利用してピニングＦＥＴを形成する例を示している
が、Ｎ型またはＰ型の不純物ウェルを形成して、その中
にピニングＦＥＴを形成する構成としても良い。
【００４９】また、１１２はフィールド酸化膜１０４の
下に形成されたチャネルストッパー、１１３はゲイト絶
縁膜、１１４は層間絶縁膜である。また、活性領域１０
２内においてSix Ge1-x 領域１０５以外の領域がSi領域
１０６となる。
【００５０】そして、活性領域１０２に対してストライ
プ状にSix Ge1-x 領域１０５が形成されることで、やは
りストライプ状にSi領域１０６が形成される。このSi領
域１０６はドレイン側からソース側に向かって広がる空
乏層を効果的にピニングする様に深く形成することが好
ましい。基本的には、ソース／ドレイン領域の接合深さ
よりも深くすると良い。
【００５１】次に、図１（Ｃ）について説明を行う。図
１（Ｃ）において、ソース領域１０１及びドレイン領域
１０３の内側に設けられた領域１０７がＬＤＤ領域であ
る。このＬＤＤ領域１０７はサイドウォール１１５を利
用して形成される。
【００５２】なお、図１（Ｃ）に示す様にSix Ge1-x 領
域１０５をＬＤＤ領域１０７の内部にまで食い込む様に
形成すると、ＬＤＤ領域に到達するまでキャリアの移動
がスムーズに行われるので有効である。勿論、ドレイン
領域１０３の内部にまで食い込む様に形成することもで
きるし、ＬＤＤ領域内に食い込まない様に形成しておく
ことも可能である。
【００５３】本願発明のピニングＦＥＴは、以上に示し
た様な構成を基本とする。ただし、最も重要なのは活性
領域の構成であり、活性領域とは直接関係しない素子構
造に関しては図１の構造に限定されるものではない。
【００５４】次に、Six Ge1-x 領域１０５及びSi領域１
０６の果たす役割と、それによって得られる効果につい
てＮチャネル型ＦＥＴを例にとって説明する。
【００５５】まず、第１の効果について説明する。本願
発明の最も大きな目的は、ドレイン側からソース側に向
かって広がる空乏層を抑止（ピニング）し、ドレイン電
圧によるソース側の電位障壁の低下を防止することにあ
る。そして、空乏層の広がりを抑止することでしきい値
電圧の低下やパンチスルーによる耐圧の低下を十分に防
ぐことが可能となる。
【００５６】図１において、活性領域１０２に局部的に
残存したSi領域１０６は、ドレイン側から広がる空乏層
に対して電位的なストッパー（障壁）として働き、空乏
層の広がりを効果的に抑止する。従って、空乏層の広が
りによってソース側の拡散電位が引き下げられることも
なくなり、パンチスルー現象が防止される。また、空乏
層の広がりによる空乏層電荷の増加が抑制されるので、
しきい値電圧の低下も避けられる。
【００５７】以上の様に、活性領域に対してSix Ge1-x
領域１０５を形成することでストライプ状のチャネル形
成領域とピニング領域とに区別されるため、微細化に際
して非常に重大な問題であった短チャネル効果を抑止ま
たは防止することが可能となる。この効果は本願発明の
半導体装置の最も重要な効果である。
【００５８】次に第２の効果について説明する。本願発
明のＮチャネル型ＦＥＴではストライプ状に設けられた
Six Ge1-x 領域がチャネル形成領域として機能するので
キャリアの移動経路が規定され、余計なキャリア散乱を
防ぐことができる。
【００５９】図４は本実施例のピニングＴＦＴが動作し
た際の活性領域１０２のエネルギー状態（電位状態）を
示している。図４において、４０１、４０２で示される
領域がSi領域１０６のエネルギー状態に相当し、４０３
で示される領域がSix Ge1-x領域１０５のエネルギー状
態に相当する。
【００６０】図４からも明らかな様に、Six Ge1-x 領域
１０５はSix Ge1-x 領域に較べてバンドギャップの大き
いSi領域１０６に挟まれるため、結果的に電子はエネル
ギー状態の低いSix Ge1-x 領域１０５を優先的に移動す
る。
【００６１】このSix Ge1-x 領域およびSi領域はどちら
も真性または実質的に真性な領域である。即ち、Ｎチャ
ネル型ピニングＦＥＴでは、チャネル形成領域となるSi
x Ge1-x 領域１０５が真性または実質的に真性な領域で
構成され、その領域を電子が移動するという構成にな
る。
【００６２】ここで真性な領域とは、Ｎ型やＰ型を付与
する不純物元素および炭素、窒素、酸素といった不純物
元素を意図的に添加しない領域を呼ぶ。また、実質的に
真性な領域とは、逆導電型不純物の添加により意図的に
導電型を相殺させた領域又はしきい値電圧の制御が可能
な範囲において一導電型を示す領域を指す。
【００６３】例えば、ドーパント濃度（リン、砒素、ボ
ロン、インジウム、アンチモン等の濃度）が 1×1018at
oms/cm3 以下（好ましくは 1×1017atoms/cm3 以下）で
あり、含有する炭素、窒素、酸素の濃度が 2×1018atom
s/cm3 以下である様なシリコン基板は実質的に真性であ
るといって差し支えない。
【００６４】そういった意味で、一般的に半導体用に用
いられる単結晶シリコン基板はプロセス過程で意図的に
一導電型を付与する不純物元素を添加しない限り全て実
質的に真性であると言える。
【００６５】また、一般的なＶＬＳＩプロセスで用いら
れる様に 1×1017〜 1×1018atoms/cm3 の濃度で形成さ
れたＮ型またはＰ型のウェルも、しきい値電圧の制御が
可能といった点で実質的に真性と見なすことができる。
【００６６】キャリアの移動する領域が真性または実質
的に真性である場合、不純物散乱による移動度の低下は
極めて小さくなり高いモビリティが得られる。この点が
本願発明とチャネルドープ法との大きな相違点である。
【００６７】また、図１（Ａ）に示す様に、ソース領域
からドレイン領域にかけて線状のSix Ge1-x 領域を設け
た場合、Si領域によって電子の移動経路が規定されると
いう効果が得られる。
【００６８】前述の様に、Si領域に挟まれたSix Ge1-x
領域のエネルギー状態は図４に示す様な状態となってい
る。図１（Ａ）に示す構成では、図４の様なエネルギー
状態のスリットが複数並んでいると考えられる。
【００６９】この様子を模式的に表したのが図５であ
る。図５において、５０１がSi領域（ピニング領域）、
５０２がSix Ge1-x 領域（チャネル形成領域）を表して
いる。また、５０３が多数キャリア（ここでは電子）で
ある。図５に示す様に、電子５０３はエネルギー的に低
いSix Ge1-x 領域５０２を優先的に移動する。
【００７０】この様に多数キャリアの移動経路を規定す
ることでキャリア同士の自己衝突による散乱（キャリア
散乱）が低減する。この事はＦＥＴのモビリティの向上
に大きく寄与する。
【００７１】さらに、Six Ge1-x 層をチャネル形成領域
とした場合の方がSi層をチャネル形成領域とした場合よ
りもキャリア移動度が高いことが知られている。即ち、
本願発明はSix Ge1-x 領域をキャリアの移動経路として
活用するので、従来のＭＯＳＦＥＴよりも高いモビリテ
ィが実現できるという利点を有する。
【００７２】次に、第３の効果について説明する。本願
発明のピニング領域は衝突電離によるソース／ドレイン
間耐圧の低下を防止する上で非常に重要な役割を果たし
ている。
【００７３】衝突電離（インパクトイオン化現象）によ
って生成した少数キャリア（ここでは正孔）は寄生バイ
ポーラトランジスタを導通させたり、ソース近傍に蓄積
してソース側の拡散電位を下げたりするなど、キャリア
注入誘起型の降伏現象の原因となる。
【００７４】しかしながら、図１に示した様な構造のＮ
チャネル型ピニングＦＥＴの場合、Six Ge1-x 領域１０
５は正孔にとって電位的な溝となる（図２参照）ため、
衝突電離によって発生した正孔はSix Ge1-x 領域１０５
に移動する。
【００７５】ただし、Six Ge1-x 領域の上部（特にゲイ
ト絶縁膜との界面近傍）はゲイト電圧によって電子が誘
起されてチャネルを形成している。インパクトイオン化
によって発生した正孔はゲイト電圧によってチャネルよ
りも下方に払われるので、Six Ge1-x 領域の下部に集ま
ることになる。
【００７６】そして、正孔はソース−ドレイン間の電位
差によってソース領域側に引かれ、Six Ge1-x 領域の下
部を流れてソース領域１０１に到達する。その様にして
ソース領域に引かれた正孔は外部端子を通って引き出さ
れるので、基板端子への正孔の流出または蓄積を防ぐこ
とができる。
【００７７】この様に、本願発明のピニング領域は衝突
電離によって発生した少数キャリア（ここでは正孔）を
多数キャリア（ここでは電子）とは逆の方向に流し、そ
のまま外部へ引き出すためのパスとしても機能する。
【００７８】この第３の効果によって衝突電離によるキ
ャリア注入誘起型の降伏現象を防ぐことが可能であるた
め、第１の効果（パンチスルーによる耐圧の低下防止）
との相乗効果で、非常に高い耐圧を有する信頼性の高い
半導体装置を実現できる。
【００７９】以上の効果によって、本願発明のピニング
ＴＦＴは高い信頼性と高いモビリティとを同時に実現す
ることが可能である。なお、以上の説明はＮチャネル型
ＦＥＴを例にとった説明であるが、Ｐチャネル型ＦＥＴ
でも正孔と電子の取り扱いが異なるだけで基本的に同様
の効果を得ることができる。
【００８０】〔実施例２〕実施例１ではバルク単結晶を
利用したＭＯＳＦＥＴに対して本願発明を適用した場合
の例について説明した。これ以外にも本願発明は結晶性
半導体薄膜を利用した薄膜トランジスタ（ＴＦＴ）に対
して適用することもできる。
【００８１】結晶性半導体薄膜としては、単結晶半導体
薄膜、多結晶半導体薄膜などを用いることができる。単
結晶半導体薄膜は、酸素イオン注入による方法（ＳＩＭ
ＯＸ）、貼り合わせによる方法、ＥＬＴＲＡＮ法、スマ
ートカット法などの公知技術を利用して得ることができ
る。
【００８２】また、多結晶半導体薄膜は特開平7-130652
号公報、特開平9-312260号公報記載の技術、レーザーア
ニールを利用した技術などを利用して非晶質半導体薄膜
を結晶化させる方法、減圧熱ＣＶＤ法で直接成膜する方
法などを利用して得ることができる。
【００８３】特に特開平9-312260号公報記載の技術を利
用することで極めて結晶性に優れた連続粒界結晶シリコ
ン膜（Continuous Grain Silicon：ＣＧＳ）と呼ばれる
シリコン薄膜が得られる。このシリコン膜を用いたＴＦ
Ｔは従来のＭＯＳＦＥＴをも凌駕する電気特性を有する
ので、この先のＬＳＩ技術においてＭＯＳＦＥＴの代替
素子として利用することができる。従って、この様なシ
リコン膜を用いたＴＦＴに本願発明を適用することは非
常に有効であると言える。
【００８４】また、この他にもあらゆる手段で形成され
た結晶性半導体薄膜を利用することが可能である。ここ
で、本願発明をＴＦＴに適用した場合の構成を図６を用
いて説明する。
【００８５】図６において、６０１はソース領域、６０
２はドレイン領域、６０３は活性領域、６０４はSix Ge
1-x 領域、６０５はSi領域、６０６はＬＤＤ領域であ
る。これらは結晶性半導体薄膜を利用して形成される。
【００８６】また、６０７はアルミニウムを主成分とす
るゲイト電極、６０８はゲイト電極を陽極酸化して得ら
れる陽極酸化膜、６０９はソース電極、６１０はドレイ
ン電極である。なお、ゲイト電極６０７はタンタル、タ
ングステン、モリブデンまたは導電性を付与したシリコ
ンを用いることもできる。
【００８７】次に、図６（Ａ）をＡ−Ａ’で切断した断
面図を図６（Ｂ）に示す。図６（Ｂ）において、６１１
は絶縁表面を有する基板、６１２は下地膜であり、その
上に結晶性半導体薄膜が形成される。基板６１１はプロ
セスの最高温度に耐えうる耐熱性を備えた基板を用い
る。また、６１３はゲイト絶縁膜であり、その上のゲイ
ト電極６０７、陽極酸化膜６０８上には層間絶縁膜６１
４が設けられている。
【００８８】次に、図６（Ａ）をＢ−Ｂ’で切断した断
面図を図６（Ｃ）に示す。図６（Ｃ）に示す様に本願発
明のＴＦＴは、基本構造は特開平7-135318号公報に記載
された技術を利用したＴＦＴに似ているが、活性領域６
０３にSix Ge1-x 領域６０４が設けられている点で異な
る。
【００８９】この様に、本願発明は活性領域（ゲイト電
極の直下）に対するエンジニアリングであり、それ以外
のＴＦＴ構造に影響される技術ではない。即ち、本願発
明は図６に示したＴＦＴ構造に限定されず、あらゆる構
造のＴＦＴに適用することが可能である。
【００９０】〔実施例３〕実施例１に示したピニングＦ
ＥＴまたは実施例２に示したピニングＴＦＴは、Ｎチャ
ネル型とＰチャネル型とを相補的に組み合わせることで
容易にＣＭＯＳ回路（インバータ回路）を構成すること
ができる。
【００９１】その場合、Ｎチャネル型とＰチャネル型と
で全く同じ構造のピニングＦＥＴを組み合わせることも
できるが、本実施例で示す様にピニング領域の構成を両
者間で異なるものとすることもできる。
【００９２】ここで図７に示したのは、Ｎチャネル型ピ
ニングＦＥＴとＰチャネル型ピニングＦＥＴとを相補的
に組み合わせたＣＭＯＳ回路の、活性領域とソース／ド
レイン領域のみを示した上面図である。なお、７０１は
Ｎチャネル型ピニングＦＥＴのソース領域、７０２は同
ドレイン領域であり、７０４はＰチャネル型ピニングＦ
ＥＴのソース領域、７０５は同ドレイン領域である。
【００９３】図７ではＰチャネル型ピニングＦＥＴに形
成するSix Ge1-x 領域７０５の幅をＮチャネル型ピニン
グＦＥＴに形成するSix Ge1-x 領域７０６の幅よりも太
くしてある点に特徴がある。換言すれば、Ｐチャネル型
ピニングＦＥＴのSi領域７０７はＮチャネル型ピニング
ＦＥＴに形成するSi領域７０８よりも細くなる。
【００９４】この様な構成とすると、Ｎチャネル型ピニ
ングＦＥＴの方はピニング領域（Si領域）７０８の占め
る面積が大きいので、よりドレイン側からの空乏層の広
がりを抑止するのに適した構造となる。即ち、信頼性を
重視した構造となる。
【００９５】一方、Ｐチャネル型ＦＥＴの方はチャネル
形成領域（Six Ge1-x 領域）７０５の占める面積が大き
くなるので、よりキャリアの移動量を多くするまたは移
動度を高めるのに適した構造となる。即ち、大電流を流
したり、高速動作を行わせることを重視した構造とな
る。
【００９６】従来、ＣＭＯＳ回路ではＮチャネル型の方
はモビリティは高いが信頼性が悪いことが多く、逆にＰ
チャネル型の方は信頼性は高いがモビリティが低いこと
が多いという問題があった。０８８】しかしながら、本
実施例の構造を採用した場合、ピニングＦＥＴでＣＭＯ
Ｓ回路を構成することによってＮチャネル型とＰチャネ
ル型の両者の欠点を補う様な組み合わせが可能となる。
その結果、両者の特性差を是正し、特性バランスが高
く、且つ、信頼性も高いＣＭＯＳ回路を実現することが
できる。
【００９７】〔実施例４〕本実施例では、実施例１乃至
実施例３に示した半導体装置において、ピニング領域と
して機能する領域に対してエネルギー障壁を高めるため
の不純物元素を添加する場合の例を示す。
【００９８】具体的には、Ｎチャネル型ピニングＦＥＴ
の場合にはピニング領域として振る舞うSi領域に対して
１３族から選ばれた元素（代表的にはボロン、ガリウム
またはインジウム）を添加する。また、Ｐチャネル型ピ
ニングＦＥＴの場合にはSi領域に対して１５族から選ば
れた元素（代表的にはリン、砒素またはアンチモン）を
添加する。
【００９９】Ｎチャネル型半導体装置では、多数キャリ
アが電子であるので電子の移動を妨げる方向にバンド構
造をシフトさせる１３族元素を用いる。この場合、１３
族元素はしきい値電圧を正の方向にシフトさせるため、
これを利用してしきい値電圧の制御を行うことも可能で
ある。
【０１００】逆に、Ｐチャネル型半導体装置では、多数
キャリアが正孔であるので正孔の移動を妨げる方向にバ
ンド構造をシフトさせる１５族元素を用いる。この時、
１５族元素はしきい値電圧を負の方向にシフトさせるた
め、これを利用してしきい値電圧を制御しても良い。
【０１０１】この様な構造とすることで、キャリアの移
動する領域（チャネル形成領域）と空乏層の広がりを抑
止する領域（ピニング領域）とがより明確に区別され
る。この様な不純物の添加はイオンプランテーション、
プラズマドーピング、レーザードーピングのいずれかの
手段で行えば良い。
【０１０２】また、この時、１３族または１５族の元素
を添加した領域に対して酸素を同時に添加しておくこと
はさらに効果的である。酸素が添加されることで、ドレ
イン領域との接合部における耐圧が高くなる。また、酸
素の添加は１３族または１５族の元素を添加するのに利
用したマスクをそのまま活用して上述の添加手段のいず
れかを用いて行えば良い。
【０１０３】〔実施例５〕本実施例では、実施例１で説
明した第４の効果を有効に活用するための構成について
説明する。なお、説明には図８を用い、Ｎチャネル型半
導体装置を例にとって説明を行う。
【０１０４】図８において、８０１はソース領域、８０
２はドレイン領域、８０３はSix Ge1-x 領域（チャネル
形成領域）である。また、８０４はソース電極（図示せ
ず）とソース領域８０１との接続箇所（コンタクトホー
ルの位置）を表している。
【０１０５】第４の効果、即ち衝突電離によって発生し
た少数キャリア（正孔）の蓄積を防ぐ効果は、発生した
正孔がSix Ge1-x 領域８０３の下部を伝ってソース領域
に逃げることによって達成される。
【０１０６】そのため、図８に示す様にSix Ge1-x 領域
８０３を接続箇所８０４の内部に到達する程度に長く形
成しておけば、Six Ge1-x 領域８０３に直接的にソース
電極（図示せず）が接触する構成となる。こうすること
で、Six Ge1-x 領域８０３を伝ってソース領域８０１へ
と移動した正孔がソース電極によって外部へと引き出さ
れるのである。
【０１０７】本実施例の効果は、Ｐチャネル型半導体装
置でも同様に得ることができる。また、ＦＥＴやＴＦＴ
等の単体素子だけでなく、ＣＭＯＳ回路などに適用する
ことも有効である。
【０１０８】ただし、もともとＰチャネル型半導体装置
は衝突電離による劣化現象が問題となりにくいので、Ｎ
チャネル型半導体装置のみに本実施例の構成を適用する
のであっても良い。
【０１０９】〔実施例６〕本実施例では、実施例１とは
異なる構成とした活性領域の例について説明する。な
お、説明はＮチャネル型を例にとって行う。
【０１１０】本願発明の最も重要な効果は、ドレイン側
からソース側に向かって広がる空乏層を抑止することで
ある。その効果を得るためには、空乏層を抑止するため
のピニング領域が活性領域のどこかに設けられていれば
良い。
【０１１１】その様な例として図９の様な構成が考えら
れる。図９の構成では、活性領域のほぼ全面にゲルマニ
ウムを添加され、Si領域９０１がソース領域９０２、ド
レイン領域９０３と接触しない様な構成となっている。
【０１１２】この場合、ドレイン側から広がった空乏層
はSi領域９０１の所でカットされる。また、活性領域と
ドレイン領域との接合部９０４にSi領域９０１が接して
いないので、Si領域とドレイン領域との接合部に電界集
中が生じる様なこともなく、耐圧の向上に有効である。
【０１１３】〔実施例７〕本実施例では、Six Ge1-x 領
域の配置に関して実施例１〜６とは異なる構造とした場
合の例について図１０を用いて説明する。
【０１１４】図１０において、１１はソース領域、１２
はドレイン領域、１３はSix Ge1-x領域である。図１０
の構成では、Six Ge1-x 領域１３がソース領域１１の内
部には入り込み、ドレイン領域１２には接しない構成と
なっている。
【０１１５】この様な構成とした場合、ソース領域から
引き出された電子はSix Ge1-x 領域１１を通ってドレイ
ン領域１２へと向かうが、途中でSix Ge1-x 領域１３が
途切れてしまうので、そこから先はSi領域１４を通って
ドレイン領域１２へと到達する構成となる。
【０１１６】この場合、衝突電離によって発生した少数
キャリア（ここでは正孔）はSix Ge1-x 領域１３の価電
子帯に落ち、そのままソース領域１１へと引き抜かれ
る。実施例６の構成と組み合わせればさらに顕著な効果
を得ることができる。
【０１１７】なお、本実施例の構成は、Ｐチャネル型半
導体装置においても同様の効果を得ることができる。ま
た、他の実施例の構成と組み合わせて用いることで他の
実施例の効果を付加し、本実施例の効果をさらに効果的
に利用できる。
【０１１８】〔実施例８〕実施例３に示したＣＭＯＳ回
路を構成する際、どちらか片方のみに本願発明を適用す
ることもできる。例えば、図１１（Ａ）の構成ではＮチ
ャネル型ＦＥＴは従来のチャネルドープを用いたＦＥＴ
（チャネルドープＦＥＴ）を用い、Ｐチャネル型ＦＥＴ
は本願発明のピニングＦＥＴを用いる。
【０１１９】図１１（Ａ）の様な構成では、Ｎチャネル
型ＦＥＴに従来のチャネルドープを用いているのでモビ
リティにある程度の制限が与えられる。逆にＰチャネル
型ＦＥＴはピニングにより高いモビリティを実現する。
従って、Ｎチャネル型とＰチャネル型の特性の出力差が
緩和され、安定な動作のＣＭＯＳ回路を構成しやすくな
る。
【０１２０】勿論、図１１（Ｂ）の様な構成をとること
も可能である。図１１（Ｂ）の構成ではＮチャネル型Ｆ
ＥＴとしてピニングＦＥＴを用い、Ｐチャネル型ＦＥＴ
として従来のチャネルドープを利用したＦＥＴを用いて
いる。
【０１２１】なお、本実施例ではＦＥＴを例にとって説
明しているがＴＦＴに本願発明を適用する場合において
も同様であることは言うまでもない。
【０１２２】本実施例の様に、より好適な回路を形成す
るためには本願発明のピニング半導体装置と従来のチャ
ネルドープを利用した半導体装置とを適所に混在させる
様な工夫も必要である。
【０１２３】〔実施例９〕本願発明はトップゲイト型半
導体装置（代表的にはプレーナ型半導体装置）に適用さ
れるだけでなく、ボトムゲイト型半導体装置（代表的に
は逆スタガ型半導体装置）にも適用することができる。
【０１２４】なお、ボトムゲイト型半導体装置に本願発
明を適用した場合においても、他の実施例の構成と組み
合わせることが可能である。
【０１２５】〔実施例１０〕本実施例では、本願発明の
ピニングＴＦＴを用いて電気光学装置を構成する場合の
例について説明する。なお、電気光学装置とは電気的信
号を光学的信号に変換する装置またはその逆を行う装置
と定義する。
【０１２６】電気光学装置としてはアクティブマトリク
ス型の液晶表示装置、ＥＬ（エレクトロルミネッセン
ス）表示装置、ＥＣ（エレクトロクロミクス）表示装置
などが挙げられる。また、イメージセンサやＣＣＤを作
製することも可能である。
【０１２７】図１２に示すのは液晶モジュールの一部
（素子形成側基板）の配置例を示している。２１は絶縁
表面を有する基板、２２は画素マトリクス回路、２３は
ソース側駆動回路、２４はゲイト側駆動回路、２５はロ
ジック回路である。
【０１２８】ソース側駆動回路２３は主にシフトレジス
タ回路、サンプリング回路、バッファ回路等から構成さ
れる。また、ゲイト側駆動回路２４は主にシフトレジス
タ回路、バッファ回路等から構成される。ロジック回路
２５はクロック発生回路、メモリ回路、演算回路、信号
変換回路など各種信号処理回路から構成される。
【０１２９】本願発明のピニングＴＦＴは上記全ての回
路に対して適用することができる。また、必要とする性
能に応じて部分的に採用する様なこともできる。例え
ば、高速動作特性を必要とする回路（ロジック回路やシ
フトレジスタ回路等）にピニングＴＦＴを適用すること
は有効である。また、高耐圧特性を必要とする画素マト
リクス回路にピニングＴＦＴを適用することも有効であ
る。
【０１３０】一方、バッファ回路やサンプリング回路な
どの様に大電流を必要とする様な回路に対してはピニン
グＴＦＴを使うメリットが生かされない。本願発明のピ
ニングＴＦＴはピニング領域を形成する分だけ有効チャ
ネル幅が狭まるので、同一サイズの従来型ＴＦＴに比べ
てオン電流を稼ぎにくい。
【０１３１】従って、大電流を必要とする回路には従来
のチャネルドープを用いたＴＦＴを用い、大電流を取り
扱うことなく高速動作性と高耐圧性を重視する回路には
本願発明のピニングＴＦＴを用いる様なシステムが好ま
しい。
【０１３２】なお、本実施例では実施例２に示したピニ
ングＴＦＴを用いて電気光学装置を構成する例を示した
が、駆動回路やロジック回路は実施例３に示したＣＭＯ
Ｓ回路を基本回路として組まれる。また、実施例１に示
したピニングＦＥＴを用いて本実施例の液晶モジュール
を構成することもできる。
【０１３３】〔実施例１１〕本願発明のピニングＦＥＴ
またはピニングＴＦＴは実施例１０に示した様な電気光
学装置だけでなく、ＶＬＳＩ、ＵＬＳＩといった半導体
回路を構築することも可能である。なお、半導体回路と
は半導体特性を利用して電気信号の制御、変換を行う電
気回路と定義する。
【０１３４】例えば、ワンチップ上に集積化されたＲＩ
ＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロ
セッサに適用しうる。また、Ｄ／Ａコンバータ等の信号
処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコ
ンピュータ）用の高周波回路に至るまで、半導体を利用
する全ての集積化回路に適用しうる。
【０１３５】図１３に示すのは、マイクロプロセッサの
一例である。マイクロプロセッサは典型的にはＣＰＵコ
ア３１、ＲＡＭ３２、クロックコントローラ３３、キャ
ッシュメモリー３４、キャッシュコントローラ３５、シ
リアルインターフェース３６、Ｉ／Ｏポート３７等から
構成される。
【０１３６】勿論、図１３に示すマイクロプロセッサは
簡略化した一例であり、実際のマイクロプロセッサはそ
の用途によって多種多様な回路設計が行われる。
【０１３７】しかし、どの様な機能を有するマイクロプ
ロセッサであっても中枢として機能するのはＩＣ（Inte
grated Circuit）３８である。ＩＣ３８は半導体チップ
３９上に形成された集積化回路をセラミック等で保護し
た機能回路である。
【０１３８】そして、その半導体チップ３９上に形成さ
れた集積化回路を構成するのが本願発明の構造を有する
ＭＯＳＦＥＴ４０（Ｎチャネル型）、４１（Ｐチャネル
型）である。なお、基本的な回路はＣＭＯＳ回路を最小
単位として構成することで消費電力を抑えることができ
る。
【０１３９】また、本実施例に示したマイクロプロセッ
サは様々な電子機器に搭載されて中枢回路として機能す
る。代表的な電子機器としてはパーソナルコンピュー
タ、携帯型情報端末機器、その他あらゆる家電製品が挙
げられる。また、車両（自動車や電車等）の制御用コン
ピュータなども挙げられる。
【０１４０】また、これ以外にもピニングＦＥＴは携帯
電話の入出力信号制御回路などの様に、高周波を利用す
る回路、具体的にはＭＭＩＣ（マイクロウェイブモジュ
ールＩＣ）などに適用することも有効である。
【０１４１】勿論、実施例１０と同様に大電流を取り扱
う必要のある部分には従来のチャネルドープを用いた半
導体装置を用い、高速動作性能と高耐圧性能とを必要と
する部分には本願発明のピニング半導体装置を用いる様
な構成が望ましい。
【０１４２】また、高耐圧と高速動作を同時に実現する
という特徴を生かして静電対策用の回路を構成する場合
にも本願発明のピニング半導体装置は有効である。
【０１４３】以上の様に、本願発明のピニング半導体装
置は高い動作性能と高い耐圧特性（高い信頼性）とを同
時に満足する半導体装置であるので、あらゆる半導体回
路に対して適用することが可能である。
【０１４４】〔実施例１２〕本願発明のピニング半導体
装置を用いて構成した電気光学装置や半導体回路は、様
々な電子機器の構成部品として利用される。なお、本実
施例に挙げる電子機器とは、半導体回路または電気光学
装置を搭載した製品と定義する。
【０１４５】その様な電子機器としては、ビデオカメ
ラ、スチルカメラ、プロジェクター、ヘッドマウントデ
ィスプレイ、カーナビゲーション、パーソナルコンピュ
ータ、携帯情報端末（モバイルコンピュータ、携帯電話
等）などが挙げられる。それらの一例を図１４に示す。
【０１４６】図１４（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
装置２００４、操作スイッチ２００５、アンテナ２００
６で構成される。本願発明は音声出力部２００２、音声
出力部２００３、表示装置２００４等に適用することが
できる。
【０１４７】図１４（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明は表示装置２１０２、音声
入力部２１０３、受像部２１０６等に適用することがで
きる。
【０１４８】図１４（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明はカメラ部２２
０２、受像部２２０３、表示装置２２０５等に適用でき
る。
【０１４９】図１４（Ｄ）はヘッドマウントディスプレ
イであり、本体２３０１、表示装置２３０２、バンド部
２３０３で構成される。本発明は表示装置２３０２に適
用することができる。
【０１５０】図１４（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。
【０１５１】図１４（Ｆ）はフロント型プロジェクター
であり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に適用することができ
る。
【０１５２】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、実施例１０の電気光学装置や実施例１１の
半導体回路を必要とする製品であれば全てに適用でき
る。
【０１５３】
【発明の効果】本願発明によりチャネル長およびチャネ
ル幅が極めて小さい微細な半導体装置においても短チャ
ネル効果による悪影響を抑制または防止することができ
る。即ち、パンチスルーによるソース−ドレイン間耐圧
の低下としきい値電圧の低下とを解決することができ
る。
【０１５４】さらに、上記効果はチャネル形成領域（キ
ャリアが移動する領域）に余計な不純物を含ませること
なく得られるので、キャリア移動度を損なうことがな
い。その結果、非常に高いモビリティが実現され、高速
動作特性（高周波特性）に優れるという利点がある。
【０１５５】また、Six Ge1-x 領域を少数キャリアの引
き出し配線として活用することで、衝突電離によるソー
ス−ドレイン間耐圧の低下を防ぐことが可能である。
【０１５６】以上の相乗効果によって、高い動作性能と
高い信頼性とを同時に実現する半導体装置を実現するこ
とができる。また、本願発明の半導体装置を採用した電
気光学装置および半導体回路並びにそれらを搭載した電
子機器は、非常に高い性能と高い信頼性を得ることがで
きる。
【図面の簡単な説明】
【図１】 本願発明の半導体装置（ＦＥＴ）の構成を
示す図。
【図２】 活性領域のバンド構造を示す図。
【図３】 チャネル長及びチャネル幅の定義を示す
図。
【図４】 活性領域のエネルギー状態を示す図。
【図５】 活性領域のエネルギー状態を模式的に示す
図。
【図６】 本願発明の半導体装置（ＴＦＴ）の構成を
示す図。
【図７】 活性領域の構成を示す図。
【図８】 活性領域の構成を示す図。
【図９】 活性領域の構成を示す図。
【図１０】 活性領域の構成を示す図。
【図１１】 ＣＭＯＳ回路の構成を説明するための図。
【図１２】 電気光学装置の概略の構成を示す図。
【図１３】 半導体回路の構成を示す図。
【図１４】 電子機器の一例を説明するための図。
【符号の説明】
１０１ ソース領域 １０２ 活性領域 １０３ ドレイン領域 １０４ フィールド酸化膜 １０５ Six Ge1-x 領域 １０６ Si領域 １０７ ＬＤＤ領域 １０８ ゲイト電極 １０９ ソース電極 １１０ ドレイン電極 １１１ 単結晶シリコン基板 １１２ チャネルストッパー １１３ ゲイト絶縁膜 １１４ 層間絶縁膜 １１５ サイドウォール

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】結晶性半導体を利用して形成されたソース
    領域、ドレイン領域および活性領域を構成に含むトラン
    ジスタでなる回路を有する半導体装置であって、 前記活性領域は局所的にゲルマニウムを添加して形成さ
    れたSix Ge1-x (0<X<1) 領域と前記ゲルマニウムが添加
    されなかったSi領域とで構成され、 前記Si領域によって前記ドレイン領域から前記ソース領
    域に向かって広がる空乏層が抑止されることを特徴とす
    る半導体装置。
  2. 【請求項２】結晶性半導体を利用して形成されたソース
    領域、ドレイン領域および活性領域を構成に含むトラン
    ジスタでなる回路を有する半導体装置であって、 前記活性領域は局部的にゲルマニウムを添加して形成さ
    れたSix Ge1-x (0<X<1) 領域と１３族又は１５族から選
    ばれた元素が添加されたSi領域とで構成され、 前記Si領域によって前記ドレイン領域から前記ソース領
    域に向かって広がる空乏層が抑止され、且つしきい値電
    圧が制御されることを特徴とする半導体装置。
  3. 【請求項３】請求項１または請求項２において、前記活
    性領域は前記Six Ge1-x (0<X<1) 領域及び前記Si領域が
    互いに概略平行に、且つ、交互に並んで配置され、 前記Six Ge1-x (0<X<1) 領域は前記ソース領域から前記
    ドレイン領域にかけて形成されていること特徴とする半
    導体装置。
  4. 【請求項４】結晶性半導体を利用して形成されたソース
    領域、ドレイン領域および活性領域を構成に含むトラン
    ジスタでなる回路を有する半導体装置であって、 前記活性領域にはゲルマニウムを添加して形成されたSi
    x Ge1-x (0<X<1) 領域とゲルマニウムが添加されなかっ
    たSi領域とが互いに概略平行に、且つ、交互に並んで配
    置され、前記Six Ge1-x (0<X<1) 領域が前記ソース領域
    から前記ドレイン領域に渡って形成されていることを特
    徴とする半導体装置。
  5. 【請求項５】結晶性半導体を利用して形成されたソース
    領域、ドレイン領域および活性領域を構成に含むトラン
    ジスタでなる回路を有する半導体装置であって、 前記活性領域と前記ソース領域との接合部にはゲルマニ
    ウムを添加して形成されたSix Ge1-x (0<X<1) 領域が間
    隔を空けて局所的に設けられていることを特徴とする半
    導体装置。
  6. 【請求項６】結晶性半導体を利用して形成されたソース
    領域、ドレイン領域および活性領域を構成に含むトラン
    ジスタでなる回路を有する半導体装置であって、 前記活性領域と前記ドレイン領域との接合部にはゲルマ
    ニウムを添加して形成されたSix Ge1-x (0<X<1) 領域が
    間隔を空けて局所的に形成されていることを特徴とする
    半導体装置。
  7. 【請求項７】請求項１乃至請求項６において、前記活性
    領域はＥｇ1 のバンドギャップを有する領域と、Ｅｇ1
    よりも小さなＥｇ2 のバンドギャップを有する領域とを
    有することを特徴とする半導体装置。
  8. 【請求項８】請求項７において、前記Ｅｇ1 のバンドギ
    ャップを有する領域とはSi領域であり、Ｅｇ2 のバンド
    ギャップを有する領域とはSix Ge1-x (0<X<1) 領域であ
    ることを特徴とする半導体装置。
  9. 【請求項９】請求項１乃至請求項６において、前記Six
    Ge1-x (0<X<1) 領域にはｘが0.05〜0.95の範囲に収まる
    様な濃度でゲルマニウムが添加されていることを特徴と
    する半導体装置。
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