JP4282778B2 - 半導体装置 - Google Patents

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Description

【０００１】
【発明が属する技術分野】
本明細書で開示する発明は、結晶性半導体を利用した半導体装置、特に絶縁ゲイト型トランジスタの構成に関する。また、その様なトランジスタ等で構成された半導体回路、電気光学装置及びそれらを複合化した電子機器の構成に関する。
【０００２】
なお、本明細書中では上記トランジスタ、半導体回路、電気光学装置および電子機器を全て「半導体装置」の範疇に含めて扱う。即ち、半導体特性を利用して機能しうる装置を全て半導体装置と呼ぶ。従って、上記特許請求の範囲に記載された半導体装置は、トランジスタ等の単体素子だけでなく、それを集積化した半導体回路、電気光学装置及び電子機器をも包含する。
【０００３】
【従来の技術】
現状のＶＬＳＩ、ＵＬＳＩではさらなる集積度向上を求めて素子サイズが微細化の一途を辿る傾向にある。この流れはバルク単結晶を用いたＭＯＳＦＥＴでも薄膜を用いたＴＦＴでも同様に見られる。現在では、チャネル長が１μｍ以下、さらには 0.2μｍ以下といった素子が求められる様になっている。
【０００４】
ところが、微細化を妨げる要因として短チャネル効果という現象が知られている。短チャネル効果とは、チャネル長が短くなるにつれて引き起こされるソース／ドレイン間耐圧の低下、しきい値電圧の低下などの諸問題である（サブミクロンデバイスＩ；小柳光正他，pp88〜138 ，丸善株式会社，1987参照）。
【０００５】
同参考書によれば、耐圧低下の原因の一つとしてパンチスルー現象が最もよく知られている。この現象は、チャネル長が短くなることでドレイン側空乏層の電位的な影響がソース側に及び、ソース側の拡散電位が下げられる（ドレイン誘起障壁低下現象）ことでゲイト電圧による多数キャリアの制御が困難な状況になる現象である。
【０００６】
この様な短チャネル効果は微細化を行う上で乗り越えなくてはならない課題となっている。また、短チャネル効果の代表例としてしきい値電圧の低下が挙げられる。これも空乏層の広がりによって引き起こされると考えられる。
【０００７】
以上の様な短チャネル効果に対して様々な対策がなされているが、最も一般的に行なわれている対策はチャネルドープである。チャネルドープとは、チャネル形成領域全体に浅くＰ（リン）、Ｂ（ボロン）といった不純物元素を微量に添加し、短チャネル効果を抑制する技術である（特開平4-206971号公報、特開平4-286339号公報等）。
【０００８】
チャネルドープはしきい値電圧の制御とパンチスルーの抑制とを目的として行われる。しかしながら、チャネルドープ技術はＴＦＴの電界効果移動度（以下、モビリティと呼ぶ）に重大な制約を与えるという欠点を持っている。即ち、意図的に添加された不純物元素によってキャリアの移動が阻害され、キャリア移動度が大幅に低下してしまうのである。
【０００９】
【発明が解決しようとする課題】
本願発明は上記問題点を鑑みて成されたものであり、高い動作性能（高いモビリティ）と高い信頼性（高い耐圧特性）とを同時に実現しうる全く新しい構造の半導体装置およびその作製方法を提供することを課題とする。
【００１０】
【課題を解決するための手段】
本明細書で開示する発明の構成は、
結晶性半導体を利用して形成されたソース領域、ドレイン領域および活性領域を含む半導体装置であって、
前記活性領域は局部的にゲルマニウムを添加して形成されたSix Ge1-x 領域及び前記ゲルマニウムが添加されなかったSi領域とで構成され、
局部的に設けられた前記Six Ge1-x 領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止されることを特徴とする。
【００１１】
また、他の発明の構成は、
結晶性半導体を利用して形成されたソース領域、ドレイン領域および活性領域を含む半導体装置であって、
前記活性領域は局部的にゲルマニウムを添加して形成されたSix Ge1-x 領域及び前記ゲルマニウムが添加されなかったSi領域とで構成され、
局部的に設けられた前記Si領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止されることを特徴とする。
【００１２】
また、他の発明の構成は、
結晶性半導体を利用して形成されたソース領域、ドレイン領域および活性領域を含む半導体装置であって、
前記活性領域は局部的にゲルマニウムを添加して形成されたSix Ge1-x 領域及び前記ゲルマニウムが添加されなかったSi領域とで構成され、
局部的に設けられた前記Six Ge1-x 領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止され、且つ、しきい値電圧が制御されることを特徴とする。
【００１３】
また、他の発明の構成は、
結晶性半導体を利用して形成されたソース領域、ドレイン領域および活性領域を含む半導体装置であって、
前記活性領域は局部的にゲルマニウムを添加して形成されたSix Ge1-x 領域及び前記ゲルマニウムが添加されなかったSi領域とで構成され、
局部的に設けられた前記Si領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止され、且つ、しきい値電圧が制御されることを特徴とする。
【００１４】
本願発明の主旨は、活性領域に対して局部的にゲルマニウムを添加することで意図的にバンド構造の異なる２種類の領域を形成し、そのバンド構造の差を利用してドレイン側からソース側に向かって広がる空乏層を抑止することにある。なお、活性領域とはソース／ドレイン領域間（またはＬＤＤ領域間）に挟まれた領域のことを指す。
【００１５】
また、本発明者らは空乏層を抑止する効果があたかも空乏層をピン止めする様に捉えられることから、「抑止」という意味で「ピニング」という言葉を定義している。そして、本願発明を利用した半導体装置をピニングＦＥＴ（またはピニングＴＦＴ）と呼び、従来の半導体装置とは明確に区別している。
【００１６】
上述の構成からなる本願発明の半導体装置は、高い動作性能と高い信頼性とを同時に実現する。本願発明の半導体装置に関する詳細について以下に示す実施例でもって説明する。
【００１７】
【実施例】
〔実施例１〕
本願発明のピニングＦＥＴの構造について図１を用いて説明する。図１（Ａ）は上面図、図１（Ｂ）は上面図をＡ−Ａ’で切断した断面図、図１（Ｃ）は上面図をＢ−Ｂ’で切断した断面図である。
【００１８】
図１（Ａ）において、１０１はソース領域、１０２は活性領域、１０３はドレイン領域、１０４はフィールド酸化膜である。また、活性領域１０２を横切る様にして複数設けられた領域１０５は、局部的にゲルマニウム（Ｇｅ）を添加した領域（以下、Six Ge1-x (0<X<1) 領域と略記する）である。
【００１９】
なお、Six Ge1-x で示される組成では０＜Ｘ＜１の関係が成り立つ。即ち、Six Ge1-x 領域はSiのみ又はGeのみといった組成にはならない。
【００２０】
また、活性領域１０２内において、ゲルマニウムが添加されなかった領域１０６は、真性または実質的に真性なシリコンからなる領域（以下、Si領域と略記する）である。
【００２１】
また、活性領域１０２の両端にはＬＤＤ領域１０７が設けられ、活性領域１０２の上にはゲイト絶縁膜を介してゲイト電極１０８が設けられている。このゲイト電極１０８は導電性を付与したシリコンを用いる。他にもアルミニウムを主成分とする材料、タンタル、タングステン、モリブデン等を用いることもできる。さらに、層間絶縁膜を介してソース電極１０９、ドレイン電極１１０が設けられ、それぞれソース領域１０１、ドレイン領域１０３と接している。
【００２２】
ここで、本願発明の特徴であるSix Ge1-x 領域とSi領域とについて説明を行う。上述の様に、本願発明では活性領域１０２がSix Ge1-x 領域１０５とSi領域１０６とで構成されている。最も典型的な構成は、図１（Ａ）に示す様にSix Ge1-x 領域１０５とSi領域１０６とが互いに概略平行に、且つ、交互に並んだ構成である。なお、この様な構成では活性領域１０２がSix Ge1-x 領域１０５によって複数のSi領域１０６に分断されているとも見なせる。
【００２３】
このSix Ge1-x 領域１０５は質量分離したイオンプランテーション法を用いてゲルマニウムを添加することで形成することができる。ここでゲルマニウムを添加した場合のバンドギャップの変化について図２を用いて説明する。
【００２４】
図２に示すエネルギーバンド図は、隣接するSix Ge1-x 領域とSi領域とのバンド構造の変化を模式的に示したものである。Si/Si x Ge1-x 界面におけるバンド構造に関しては未だ研究過程にあるが、Six Ge1-x 層をSi層で挟み込むと図２に示す様なバンド構造となるという報告（シリコン系ヘテロデバイス，古川 静二郎他，pp.190，丸善，1991）がなされている。
【００２５】
上記報告は積層構造に関する内容であるが、図１に示した構造はSix Ge1-x 層をSi層で挟み込んだ構造となるので、図２に示した模式図の様にSix Ge1-x 領域のバンドギャップ（Ｅｇ2 ）は、Si領域のバンドギャップ（Ｅｇ1 ）に比べて小さくなる。また、Six Ge1-x 領域の価電子体及び伝導体はSi領域のそれよりも上になると予想される。
【００２６】
この時、Six Ge1-x 領域のバンドギャップは組成中に含まれるゲルマニウム量で変化する。本願発明ではSix Ge1-x で示される組成において０＜Ｘ＜１、好ましくは 0.05 ＜ｘ＜0.95（代表的には 0.5＜ｘ＜0.95 ）となる様にｘを変化させる。また、この制御によりSix Ge1-x 領域のバンドギャップ（Ｅｇ2 ）は0.66＜Ｅｇ2 ＜1.6 （代表的には0.66＜Ｅｇ2 ＜1.1 ）の間で変化する。
【００２７】
この場合、Six Ge1-x 領域とSi領域との間には電位障壁が形成される。この障壁は、電子にとってはSi領域からSix Ge1-x 領域への移動を妨げる障壁として振る舞うと考えられる。即ち、多数キャリアが電子であるＮチャネル型動作の場合には、電子はSi領域を優先的に移動する。
【００２８】
逆に、正孔にとってはSix Ge1-x 領域からSi領域への移動を妨げる障壁として振る舞うと考えられる。即ち、多数キャリアが正孔であるＰチャネル型動作の場合には、正孔はSix Ge1-x 領域を優先的に移動する。
【００２９】
ここでチャネル長およびチャネル幅の定義を図３を用いて行う。図３においてソース領域３０１とドレイン領域３０２との間の距離（活性領域３０３の長さに相当する）をチャネル長（Ｌ）と定義する。本願発明はこの長さが２μｍ以下、典型的には30〜500 nm（さらに好ましくは50〜200 nm）である場合に有効である。また、このチャネル長に沿った方向をチャネル長方向と呼ぶ。
【００３０】
また、任意のSix Ge1-x 領域３０４の幅をｖi とする。幅ｖi は２μｍ以下、好ましくは50〜300nm （さらに好ましくは１〜50nm）とすれば良い。そして、活性領域３０３内に存在する全てのSix Ge1-x 領域の幅の総和をＶi とすると、次式の様に定義される。
【００３１】
【数１】
Figure 0004282778
【００３２】
なお、Ｎチャネル型ＦＥＴを作製した場合には、Six Ge1-x 領域３０４が空乏層をピニングするための領域（以下、ピニング領域と略記する）として機能する。そのため、本願発明のピニング効果を得るには活性領域３０３に対して少なくとも一つのSix Ge1-x 領域を設ける必要がある。即ち、i ＝１〜ｍとなり、１本乃至ｍ本のSix Ge1-x 領域を形成する必要がある。
【００３３】
また、Si領域３０５の幅をｖj とする。幅ｖj もSix Ge1-x 領域３０４と同様に２μｍ以下、好ましくは50〜300nm （さらに好ましくは１〜50nm）とすれば良い。また、上記Si領域３０５の幅ｖj の総和をＶj とすると次式の様に定義される。
【００３４】
【数２】
Figure 0004282778
【００３５】
なお、Si領域３０５は、Ｐチャネル型ＦＥＴを作製した場合には空乏層をピニングするための領域として機能する。即ち、本願発明のピニング効果を得るには活性領域３０３に対して少なくとも一つのSi領域を設ける必要がある。即ち、j ＝１〜ｎとなり、１本乃至ｎ本のSi領域を形成する必要がある。
【００３６】
また、Ｎチャネル型ＦＥＴではSix Ge1-x 領域がピニング領域として機能し、Si領域がキャリアが移動する領域（チャネル形成領域）として機能する。従って、Ｎチャネル型ＦＥＴでは、Si領域の幅の総和Ｖj がチャネル幅と定義される。逆に、Ｐチャネル型ＦＥＴでは、Six Ge1-x 領域をキャリアが移動するので、Six Ge1-x 領域の幅の総和Ｖi がチャネル幅となる。
【００３７】
この様に、Ｎチャネル型ＦＥＴとＰチャネル型ＦＥＴとでピニング領域及びチャネル形成領域の役割が逆になるという点が本願発明の大きな特徴である。
【００３８】
上述のチャネル幅は活性領域３０３の幅（活性領域のチャネル長方向に対して垂直な方向の長さ）に相当するものである。また、このチャネル幅に沿った方向をチャネル幅方向と呼ぶことにする。
【００３９】
以上の様に定義される本願発明の半導体装置は、特にチャネル長が極めて小さい半導体装置に適用することを念頭に置いているので、Six Ge1-x 領域の形成は極めて微細な寸法で行わなくてはならない。
【００４０】
そのため、図１（Ａ）におけるSix Ge1-x 領域１０５の形成には極めて微細なフォトリソグラフィ技術及びイオン注入技術が必要となる。即ち、エキシマレーザー、電子ビームまたは集束イオンビーム等を用いた微細露光技術を駆使しなくては、上述の様な微細なパターン形成をすることはできない。
【００４１】
また、当然、ゲルマニウムの導入量を精密に制御するためにもイオンプランテーション（イオン注入とも言う）技術等の如き精密な濃度制御の可能な技術を利用することが好ましい。勿論、質量分離をしないイオンドーピング法（プラズマドーピング法等）を用いることも可能である。
【００４２】
次に、図１（Ｂ）についての説明を行う。なお、図１（Ｂ）において、図１（Ａ）で説明した部分については同一の符号を用いて説明することにする。
【００４３】
図１（Ｂ）において、１１１は単結晶シリコン基板であり、Ｎ型またはＰ型シリコン基板を用いる。なお、シリコン基板１１１としては、通常のＣＺ法、ＦＺ法またはその他の方法で形成された全てのシリコン基板を用いることができる。ただし、キャリアの移動度を高めるためには、ドーパント量（不純物元素の添加濃度）の少ない高抵抗シリコン基板を用いることが好ましい。
【００４４】
また、１１２はフィールド酸化膜１０４の下に形成されたチャネルストッパー、１１３はゲイト絶縁膜、１１４は層間絶縁膜である。また、活性領域１０２内においてSix Ge1-x 領域１０５以外の領域がSi領域１０６となる。
【００４５】
そして、活性領域１０２に対してストライプ状にSix Ge1-x 領域１０５が形成されている。Six Ge1-x 領域１０５はドレイン側からソース側に向かって広がる空乏層を効果的にピニングする様に深く形成することが好ましい。基本的には、ソース／ドレイン領域の接合深さよりも深くすると良い。
【００４６】
次に、図１（Ｃ）について説明を行う。図１（Ｃ）において、ソース領域１０１及びドレイン領域１０３の内側に設けられた領域１０７がＬＤＤ領域である。このＬＤＤ領域１０７はサイドウォール１１５を利用して形成される。
【００４７】
なお、図１（Ｃ）に示す様にSix Ge1-x 領域１０５をＬＤＤ領域１０７の内部にまで食い込む様に形成すると、ドレイン側空乏層に対するピニング効果が強まって効果的である。勿論、ドレイン領域１０３の内部にまで食い込む様に形成するとさらに効果的である。
【００４８】
本願発明のピニングＦＥＴは、以上に示した様な構成を基本とする。ただし、最も重要なのは活性領域の構成であり、活性領域とは直接関係しない素子構造に関しては図１の構造に限定されるものではない。
【００４９】
次に、Six Ge1-x 領域１０５及びSi領域１０６の果たす役割と、それによって得られる効果についてＮチャネル型ＦＥＴを例にとって説明する。
【００５０】
まず、第１の効果について説明する。本願発明の最も大きな目的は、ドレイン側からソース側に向かって広がる空乏層を抑止（ピニング）し、ドレイン電圧によるソース側の電位障壁の低下を防止することにある。そして、空乏層の広がりを抑止することでしきい値電圧の低下やパンチスルーによる耐圧の低下を十分に防ぐことが可能となる。
【００５１】
図１において、活性領域１０２に局部的に形成されたSix Ge1-x 領域１０５は、ドレイン側から広がる空乏層に対して電位的なストッパー（障壁）として働き、空乏層の広がりを効果的に抑止する。従って、空乏層の広がりによってソース側の拡散電位が引き下げられることもなくなり、パンチスルー現象が防止される。また、空乏層の広がりによる空乏層電荷の増加が抑制されるので、しきい値電圧の低下も避けられる。
【００５２】
以上の様に、Six Ge1-x 領域１０５を形成することで、微細化に際して非常に重大な問題であった短チャネル効果を抑止または防止することが可能となる。この効果は本願発明の半導体装置の最も重要な効果である。
【００５３】
次に第２の効果について説明する。本願発明のＮチャネル型ＦＥＴではSix Ge1-x 領域によって意図的に狭チャネル効果を強めることができる。狭チャネル効果とは、チャネル幅が極端に狭い場合に観測される現象であり、しきい値電圧の増加をもたらす（従来例で参照したサブミクロンデバイスＩに詳しい）。
【００５４】
図４は本実施例のピニングＴＦＴが動作した際の活性領域１０２のエネルギー状態（電位状態）を示している。図４において、４０１、４０２で示される領域がSix Ge1-x 領域１０５のエネルギー状態に相当し、４０３で示される領域がSi領域１０６のエネルギー状態に相当する。
【００５５】
図４からも明らかな様に、隣接するSi領域１０６の間にはSix Ge1-x 領域１０５が存在し、電子にとってエネルギー的に高い障壁を形成している。そのため、電子はSix Ge1-x 領域１０５を越えることができず、エネルギー状態の低いSi領域１０６を優先的に移動する。
【００５６】
この様に、Six Ge1-x 領域１０５では電子にとってエネルギー的に高い障壁が形成され、その部分のしきい値電圧が増加する。その結果、全体として観測されるしきい値電圧も増加するのである。この狭チャネル効果はSi領域１０６の幅が狭くなるほど顕著に現れる。
【００５７】
この様なしきい値電圧の制御は、Six Ge1-x 領域１０５の組成（バンドギャップやバンド構造に関わる）を変えることで所望の値を狙うことができる。また、Si領域の幅（ｖj ）を適宜設定することで所望のしきい値電圧に制御することが可能である。
【００５８】
以上に示した様に、本願発明ではSix Ge1-x 領域１０５を適当に設計することで狭チャネル効果の強弱を制御し、しきい値電圧を調節することが可能である。即ち、ピニング効果を制御することで短チャネル効果によるしきい値電圧の低下と狭チャネル効果によるしきい値電圧の増加とのバランスをとって所望の値に調節することも可能である。
【００５９】
次に、第３の効果について説明する。本願発明ではSix Ge1-x 領域およびSi領域はどちらも真性または実質的に真性な領域である。即ち、Ｎチャネル型ピニングＦＥＴでは、チャネル形成領域となるSi領域１０５が真性または実質的に真性な領域で構成され、その領域を多数キャリアが移動するという構成になる。
【００６０】
ここで真性な領域とは、Ｎ型やＰ型を付与する不純物元素および炭素、窒素、酸素といった不純物元素を意図的に添加しない領域を呼ぶ。また、実質的に真性な領域とは、逆導電型不純物の添加により意図的に導電型を相殺させた領域又はしきい値電圧の制御が可能な範囲において一導電型を示す領域を指す。
【００６１】
例えば、ドーパント濃度（リン、砒素、ボロン、インジウム、アンチモン等の濃度）が 5×1017atoms/cm3 以下（好ましくは 5×1015atoms/cm3 以下）であり、含有する炭素、窒素、酸素の濃度が 2×1018atoms/cm3 以下である様なシリコン基板は実質的に真性であるといって差し支えない。
【００６２】
そういった意味で、一般的に半導体用に用いられる単結晶シリコン基板はプロセス過程で意図的に一導電型を付与する不純物元素を添加しない限り全て実質的に真性であると言える。
【００６３】
キャリアの移動する領域が真性または実質的に真性である場合、不純物散乱による移動度の低下は極めて小さくなり高いモビリティが得られる。この点が本願発明とチャネルドープ法との大きな相違点である。
【００６４】
また、図１（Ａ）に示す様に、ソース領域からドレイン領域にかけて線状のSix Ge1-x 領域を設けた場合、Six Ge1-x 領域によって多数キャリアの移動経路が規定されるという効果が得られる。
【００６５】
前述の様に、Six Ge1-x 領域に挟まれたSi領域のエネルギー状態は図４に示す様な状態となっている。図１（Ａ）に示す構成では、図４の様なエネルギー状態のスリットが複数並んでいると考えられる。
【００６６】
この様子を模式的に表したのが図５である。図５において、５０１がSix Ge1-x 領域（ピニング領域）、５０２がSi領域（チャネル形成領域）を表している。また、５０３が多数キャリア（ここでは電子）である。図５に示す様に、電子５０３はSix Ge1-x 領域５０１を越えることができないのでSi領域５０２を優先的に移動する。
【００６７】
この様に多数キャリアの移動経路を規定することでキャリア同士の自己衝突による散乱が低減する。この事はモビリティの向上に大きく寄与する。
【００６８】
次に、第４の効果について説明する。本願発明のピニング領域は短チャネル効果の防止、しきい値電圧の制御といった機能を有することを既に述べたが、その他に衝突電離によるソース／ドレイン間耐圧の低下を防止する上で非常に重要な役割を果たしている。
【００６９】
衝突電離（インパクトイオン化現象）によって生成した少数キャリア（ここでは正孔）は寄生バイポーラトランジスタを導通させたり、ソース近傍に蓄積してソース側の拡散電位を下げたりするなど、キャリア注入誘起型の降伏現象の原因となる。
【００７０】
しかしながら、図１に示した様な構造のＮチャネル型ピニングＦＥＴの場合、Six Ge1-x 領域１０５は正孔にとって電位的な溝として振る舞い、衝突電離によって発生した正孔はSix Ge1-x 領域１０５を流れ、そのままソース領域１０１に到達する。そこで、Six Ge1-x 領域１０５に外部端子を接続して正孔を引き出せば正孔の蓄積を防ぐことができる。
【００７１】
この様に、本願発明のピニング領域は衝突電離によって発生した少数キャリア（正孔）を多数キャリア（電子）とは逆の方向に流し、そのまま外部へ引き出すためのパスとしても機能する。
【００７２】
この第４の効果によって衝突電離によるキャリア注入誘起型の降伏現象を防ぐことが可能であるため、第１の効果（パンチスルーによる耐圧の低下防止）との相乗効果で、非常に高い耐圧を有する信頼性の高い半導体装置を実現できる。
【００７３】
以上の効果によって、本願発明のピニングＴＦＴは高い信頼性と高いモビリティとを同時に実現することが可能である。
【００７４】
以上の説明はＮチャネル型ＦＥＴを例にとった説明であるが、Ｐチャネル型ＦＥＴでも同様の効果を得ることができる。ただし、ＮチャネルＦＥＴではSix Ge1-x 領域がピニング領域として機能し、Si領域がチャネル形成領域として機能するのに対し、Ｐチャネル型ＦＥＴではSix Ge1-x 領域がチャネル形成領域として機能し、Si領域がピニング領域として機能するという相違点がある。
【００７５】
〔実施例２〕
実施例１ではバルク単結晶を利用したＭＯＳＦＥＴに対して本願発明を適用した場合の例について説明した。これ以外にも本願発明は結晶性半導体薄膜を利用した薄膜トランジスタ（ＴＦＴ）に対して適用することもできる。
【００７６】
結晶性半導体薄膜としては、単結晶半導体薄膜、多結晶半導体薄膜などを用いることができる。単結晶半導体薄膜は、酸素イオン注入による方法（ＳＩＭＯＸ）、貼り合わせによる方法、ＥＬＴＲＡＮ法、スマートカット法などの公知技術を利用して得ることができる。
【００７７】
また、多結晶半導体薄膜は特開平7-130652号公報記載の技術、レーザーアニールを利用した技術などを利用して非晶質半導体薄膜を結晶化させる方法、減圧熱ＣＶＤ法で直接成膜する方法などを利用して得ることができる。
【００７８】
特に特開平7-130652号公報記載の技術を利用する場合、結晶化を助長する触媒元素をハロゲン元素によりゲッタリングする技術（特願平8-335152号公報等）やリン元素によりゲッタリングする技術（特願平9-29551 号公報等）を併用すると結晶性に優れた半導体薄膜が得られるので好ましい。
【００７９】
また、この他にもあらゆる手段で形成された結晶性半導体薄膜を利用することが可能である。ここで、本願発明をＴＦＴに適用した場合の構成を図６を用いて説明する。
【００８０】
図６において、６０１はソース領域、６０２はドレイン領域、６０３は活性領域、６０４はSix Ge1-x 領域、６０５はSi領域、６０６はＬＤＤ領域である。これらは結晶性半導体薄膜を利用して形成される。
【００８１】
また、６０７はアルミニウムを主成分とするゲイト電極、６０８はゲイト電極を陽極酸化して得られる陽極酸化膜、６０９はソース電極、６１０はドレイン電極である。なお、ゲイト電極６０７はタンタル、タングステン、モリブデンまたは導電性を付与したシリコンを用いることもできる。
【００８２】
次に、図６（Ａ）をＡ−Ａ’で切断した断面図を図６（Ｂ）に示す。図６（Ｂ）において、６１１は絶縁表面を有する基板、６１２は下地膜であり、その上に結晶性半導体薄膜が形成される。基板６１１はプロセスの最高温度に耐えうる耐熱性を備えた基板を用いる。また、６１３はゲイト絶縁膜であり、その上のゲイト電極６０７、陽極酸化膜６０８上には層間絶縁膜６１４が設けられている。
【００８３】
次に、図６（Ａ）をＢ−Ｂ’で切断した断面図を図６（Ｃ）に示す。図６（Ｃ）に示す様に本願発明のＴＦＴは、基本構造は特開平7-135318号公報に記載された技術を利用したＴＦＴに似ているが、活性領域６０３にSix Ge1-x 領域６０４が設けられている点で異なる。
【００８４】
この様に、本願発明は活性領域（ゲイト電極の直下）に対するエンジニアリングであり、それ以外のＴＦＴ構造に影響される技術ではない。即ち、本願発明は図６に示したＴＦＴ構造に限定されず、あらゆる構造のＴＦＴに適用することが可能である。
【００８５】
〔実施例３〕
実施例１に示したピニングＦＥＴまたは実施例２に示したピニングＴＦＴは、Ｎチャネル型とＰチャネル型とを相補的に組み合わせることで容易にＣＭＯＳ回路（インバータ回路）を構成することができる。
【００８６】
本願発明を適用した半導体装置は、Ｎチャネル型の場合にはSi領域がチャネル形成領域として機能し、Ｐチャネル型の場合にはSix Ge1-x 領域がチャネル形成領域として機能する。従って、Ｎチャネル型かＰチャネル型かによって多数キャリアの移動する領域の物性が異なる。
【００８７】
また、最近ではチャネル形成領域がSiで構成されたＦＥＴよりもSix Ge1-x で構成されたＴＦＴの方が高いモビリティが得られるという報告もなされている。従って、Six Ge1-x 領域がチャネル形成領域として機能するＰチャネル型の方がモビリティの向上には有効であると予想される。この事はＣＭＯＳ回路を構成するにあたって非常に有意なことである。
【００８８】
通常、Ｎチャネル型に比べてＰチャネル型の方がモビリティは小さく、その特性差がＣＭＯＳ回路の動作不良を招く要因の一つであることが指摘されている。しかしながら、本願発明の半導体装置を用いてＣＭＯＳ回路を構成した場合、特にＰチャネル型半導体装置の方のモビリティが向上するので、特性差が結果的に低減される。そのため、非常に安定した動作のＣＭＯＳ回路を構成することが可能である。
【００８９】
〔実施例４〕
本実施例では、実施例１乃至実施例３に示した半導体装置において、ピニング領域として機能する領域に対してエネルギー障壁を高めるための不純物元素を添加する場合の例を示す。
【００９０】
具体的には、Ｎチャネル型半導体装置ではSix Ge1-x 領域に対してボロンまたはインジウムを添加する。一方、Ｐチャネル型半導体装置ではSi領域に対してリン、砒素またはアンチモンを添加する。
【００９１】
Ｎチャネル型半導体装置では、多数キャリアが電子であるので電子の移動を妨げる方向にバンド構造をシフトさせる１３族元素を用いる。この場合、少数キャリアである正孔を引き出すためのパスとしての機能は損なわれない。また、１３族元素はしきい値電圧を正の方向にシフトさせる。
【００９２】
逆に、Ｐチャネル型半導体装置では、多数キャリアが正孔であるので正孔の移動を妨げる方向にバンド構造をシフトさせる１５族元素を用いる。この時、１５族元素はしきい値電圧を負の方向にシフトさせる。
【００９３】
この様な構造とすることで、多数キャリアの移動する領域（ピニング領域）と少数キャリアの移動する領域（チャネル形成領域）とがより明確に区別される。また、ピニング領域に添加された不純物元素によってしきい値電圧の制御を行うことも可能である。また、上記不純物元素の添加はイオンプランテーション法で行えば良い。
【００９４】
また、この時、１３族または１５族の元素を添加した領域に対して酸素を同時に添加しておくことはさらに効果的である。酸素が添加されることで、ドレイン領域との接合部における耐圧が高くなる。また、酸素の添加は１３族または１５族の元素を添加するのに利用したマスクをそのまま活用してイオンプランテーション法により添加すれば良い。
【００９５】
〔実施例５〕
実施例１乃至実施例３に示した半導体装置において、Six Ge1-x 領域及びSi領域の幅をＮチャネル型とＰチャネル型とで異ならせても良い。これは、例えばSix Ge1-x 領域を例にすれば、Ｎチャネル型半導体装置ではピニング領域として機能し、Ｐチャネル型半導体装置ではチャネル形成領域として機能するといった様に、適用する半導体装置の導電型の違いで逆の役割を果たすからである。
【００９６】
例えば、アンプ系回路などの様に大電流を取り扱う必要のある場合には、チャネル形成領域をできるだけ広く、ピニング領域をなるべく狭くするなどの工夫が必要となる。従って、その場合の構成はＮチャネル型とＰチャネル型とで異なるのである。
【００９７】
図７は、大電流を流す必要のある回路に適した構成のＣＭＯＳ回路の一例である。なお、図面を簡略化するため、ソース／ドレイン領域と活性領域の構成のみに着目して説明する。
【００９８】
７０１、７０２はそれぞれＮチャネル型半導体装置のソース領域、ドレイン領域である。また、７０３、７０４はそれぞれＰチャネル型半導体装置のソース領域、ドレイン領域である。
【００９９】
Ｎチャネル型半導体装置では、活性領域にSix Ge1-x 領域７０５、Si領域７０６が形成されている。この場合、Si領域７０６を電子が移動するため、Si領域７０６を広くして大電流を流しやすくする。このSi領域７０６の幅は実施例１に記載した範囲で調節すれば良い。
【０１００】
一方、Ｐチャネル型半導体装置では、活性領域にはSix Ge1-x 領域７０７、Si領域７０８が形成されている。この場合、Six Ge1-x 領域７０７を正孔が移動するので、Six Ge1-x 領域７０７を広く形成する。この幅も実施例１に記載した範囲で調節すれば良い。
【０１０１】
また、ピニング効果を強めたい場合には、Ｎチャネル型半導体装置ではSix Ge1-x 領域を広くし、Ｐチャネル型半導体装置ではSi領域を広くするといった様な構成とすることが好ましい。
【０１０２】
以上の様に、必要とする性能に応じてピニング領域の幅を変えることで所望の特性の素子を形成することができる。そして、その場合にはＮチャネル型とＰチャネル型とで多数キャリアの移動する領域が異なることを十分に考慮した上で必要な設計を施すことが重要である。
【０１０３】
〔実施例６〕
本実施例では、実施例１で説明した第４の効果を有効に活用するための構成について説明する。なお、説明には図８を用い、Ｎチャネル型半導体装置を例にとって説明を行う。
【０１０４】
図８において、８０１はソース領域、８０２はドレイン領域、８０３はSix Ge1-x 領域（ピニング領域）である。また、８０４はソース電極（図示せず）とソース領域８０１との接続箇所（コンタクトホール）を表している。
【０１０５】
第４の効果、即ち衝突電離によって発生した少数キャリア（正孔）の蓄積を防ぐ効果は、発生した正孔がSix Ge1-x 領域８０３を伝ってソース領域に逃げることによって達成される。
【０１０６】
そのため、図８に示す様にSix Ge1-x 領域８０３を接続箇所８０４の内部に到達する程度に長く形成しておけば、Six Ge1-x 領域８０３に直接的にソース電極（図示せず）が接触する構成となる。こうすることで、Six Ge1-x 領域８０２を伝ってソース領域８０１へと移動した正孔がソース電極によって外部へと引き出されるのである。
【０１０７】
本実施例の効果は、Ｐチャネル型半導体装置でも同様に得ることができる。また、ＦＥＴやＴＦＴ等の単体素子だけでなく、ＣＭＯＳ回路などに適用することも有効である。
【０１０８】
ただし、もともとＰチャネル型半導体装置は衝突電離による劣化現象が問題となりにくいので、Ｎチャネル型半導体装置のみに本実施例の構成を適用するのであっても良い。
【０１０９】
〔実施例７〕
本実施例では、実施例１とは異なる構成とした活性領域の例について説明する。なお、説明はＮチャネル型を例にとって行う。
【０１１０】
本願発明の最も重要な効果は、ドレイン側からソース側に向かって広がる空乏層を抑止することである。その効果を得るためには、空乏層を抑止するためのピニング領域が活性領域のどこかに設けられていれば良い。
【０１１１】
その様な例として図９（Ａ）の様な構成が考えられる。図９（Ａ）の構成では、Six Ge1-x 領域９０１がソース領域９０２、ドレイン領域９０３と接触しない様に形成されている。
【０１１２】
この場合、ドレイン側から広がった空乏層はSix Ge1-x 領域９０１の所でカットされる。また、活性領域とドレイン領域との接合部９０４にSix Ge1-x 領域９０１が接していないので、Six Ge1-x 領域とドレイン領域との接合部に電界集中が生じる様なこともなく、耐圧の向上に有効である。
【０１１３】
また、図９（Ｂ）の様な構成も考えられる。図９（Ｂ）の構成では、Six Ge1-x 領域９０５がソース領域９０６の内部には入り込み、ドレイン領域９０７には接しない構成となっている。そのため、ドレイン接合部９０８での電界集中も起こらず、耐圧も高くなる。
【０１１４】
この場合、衝突電離によって発生した少数キャリアをソース領域９０６へと引き抜くのに効果的である。実施例６の構成と組み合わせればさらに顕著な効果を得ることができる。
【０１１５】
なお、本実施例の構成は、Ｐチャネル型半導体装置においても同様の効果を得ることができる。さらに、本実施例は、実施例１乃至実施例３に示した全ての半導体装置に適用可能である。
【０１１６】
〔実施例８〕
実施例３に示したＣＭＯＳ回路を構成する際、どちらか片方のみに本願発明を適用することもできる。例えば、図１０（Ａ）の構成ではＮチャネル型ＦＥＴは従来のチャネルドープを用いたＦＥＴ（チャネルドープＦＥＴ）を用い、Ｐチャネル型ＦＥＴは本願発明のピニングＦＥＴを用いる。
【０１１７】
図１０（Ａ）の様な構成では、Ｎチャネル型ＦＥＴに従来のチャネルドープを用いているのでモビリティにある程度の制限が与えられる。逆にＰチャネル型ＦＥＴはピニングにより高いモビリティを実現する。従って、Ｎチャネル型とＰチャネル型の特性の出力差が緩和され、安定な動作のＣＭＯＳ回路を構成しやすくなる。
【０１１８】
勿論、図１０（Ｂ）の様な構成をとることも可能である。図１０（Ｂ）の構成ではＮチャネル型ＦＥＴとしてピニングＦＥＴを用い、Ｐチャネル型ＦＥＴとして従来のチャネルドープを利用したＦＥＴを用いている。
【０１１９】
なお、本実施例ではＦＥＴを例にとって説明しているがＴＦＴに本願発明を適用する場合においても同様であることは言うまでもない。
【０１２０】
本実施例の様に、より好適な回路を形成するためには本願発明のピニング半導体装置と従来のチャネルドープを利用した半導体装置とを適所に混在させる様な工夫も必要である。
【０１２１】
〔実施例９〕
本願発明はトップゲイト型半導体装置（代表的にはプレーナ型半導体装置）に適用されるだけでなく、ボトムゲイト型半導体装置（代表的には逆スタガ型半導体装置）にも適用することができる。
【０１２２】
なお、ボトムゲイト型半導体装置に本願発明を適用した場合においても、他の実施例の構成と組み合わせることが可能である。
【０１２３】
〔実施例１０〕
本実施例では、本願発明のピニングＴＦＴを用いて電気光学装置を構成する場合の例について説明する。なお、電気光学装置とは電気的信号を光学的信号に変換する装置またはその逆を行う装置と定義する。
【０１２４】
電気光学装置としてはアクティブマトリクス型の液晶表示装置、ＥＬ（エレクトロルミネッセンス）表示装置、ＥＣ（エレクトロクロミクス）表示装置などが挙げられる。また、イメージセンサやＣＣＤを作製することも可能である。
【０１２５】
図１１に示すのは液晶モジュールの一部（素子形成側基板）の配置例を示している。１１は絶縁表面を有する基板、１２は画素マトリクス回路、１３はソース側駆動回路、１４はゲイト側駆動回路、１５はロジック回路である。
【０１２６】
ソース側駆動回路１３は主にシフトレジスタ回路、サンプリング回路、バッファ回路等から構成される。また、ゲイト側駆動回路１４は主にシフトレジスタ回路、バッファ回路等から構成される。ロジック回路１５はクロック発生回路、メモリ回路、演算回路、信号変換回路など各種信号処理回路から構成される。
【０１２７】
本願発明のピニングＴＦＴは上記全ての回路に対して適用することができる。また、必要とする性能に応じて部分的に採用する様なこともできる。例えば、高速動作特性を必要とする回路（ロジック回路やシフトレジスタ回路等）にピニングＴＦＴを適用することは有効である。また、高耐圧特性を必要とする画素マトリクス回路にピニングＴＦＴを適用することも有効である。
【０１２８】
一方、バッファ回路やサンプリング回路などの様に大電流を必要とする様な回路に対してはピニングＴＦＴを使うメリットが生かされない。本願発明のピニングＴＦＴはピニング領域を形成する分だけ有効チャネル幅が狭まるので、同一サイズの従来型ＴＦＴに比べてオン電流を稼ぎにくい。
【０１２９】
従って、大電流を必要とする回路には従来のチャネルドープを用いたＴＦＴを用い、大電流を取り扱うことなく高速動作性と高耐圧性を重視する回路には本願発明のピニングＴＦＴを用いる様なシステムが好ましい。
【０１３０】
なお、本実施例では実施例２に示したピニングＴＦＴを用いて電気光学装置を構成する例を示したが、駆動回路やロジック回路は実施例３に示したＣＭＯＳ回路を基本回路として組まれる。また、実施例１に示したピニングＦＥＴを用いて本実施例の液晶モジュールを構成することもできる。
【０１３１】
〔実施例１１〕
本願発明のピニング半導体装置は実施例１０に示した様な電気光学装置だけでなく、ロジックＩＣ、ロジックＬＳＩといった半導体回路回路を構築することも可能である。なお、半導体回路とは半導体特性を利用して電気信号の制御、変換を行う電気回路と定義する。
【０１３２】
また、携帯電話の入出力信号制御回路などの様に、高周波を利用する回路、具体的にはＭＭＩＣ（マイクロウェイブモジュールＩＣ）などに適用することも有効である。
【０１３３】
勿論、実施例１０と同様に大電流を取り扱う必要のある部分には従来のチャネルドープを用いた半導体装置を用い、高速動作性能と高耐圧性能とを必要とする部分には本願発明のピニング半導体装置を用いる様な構成が望ましい。
【０１３４】
また、高耐圧と高速動作を同時に実現するという特徴を生かして静電対策用の回路を構成する場合にも本願発明のピニング半導体装置は有効である。
【０１３５】
以上の様に、本願発明のピニング半導体装置は高い動作性能と高い耐圧特性（高い信頼性）とを同時に満足する半導体装置であるので、あらゆる半導体回路に対して適用することが可能である。
【０１３６】
〔実施例１２〕
本願発明のピニング半導体装置を用いて構成した電気光学装置や半導体回路は、様々な電子機器の構成部品として利用される。なお、本実施例に挙げる電子機器とは、半導体回路または電気光学装置を搭載した製品と定義する。
【０１３７】
その様な電子機器としては、ビデオカメラ、スチルカメラ、プロジェクター、ヘッドマウントディスプレイ、カーナビゲーション、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話等）などが挙げられる。それらの一例を図１２に示す。
【０１３８】
図１２（Ａ）は携帯電話であり、本体２００１、音声出力部２００２、音声入力部２００３、表示装置２００４、操作スイッチ２００５、アンテナ２００６で構成される。本願発明は音声出力部２００２、音声出力部２００３、表示装置２００４等に適用することができる。
【０１３９】
図１２（Ｂ）はビデオカメラであり、本体２１０１、表示装置２１０２、音声入力部２１０３、操作スイッチ２１０４、バッテリー２１０５、受像部２１０６で構成される。本願発明は表示装置２１０２、音声入力部２１０３、受像部２１０６等に適用することができる。
【０１４０】
図１２（Ｃ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示装置２２０５で構成される。本願発明はカメラ部２２０２、受像部２２０３、表示装置２２０５等に適用できる。
【０１４１】
図１２（Ｄ）はヘッドマウントディスプレイであり、本体２３０１、表示装置２３０２、バンド部２３０３で構成される。本発明は表示装置２３０２に適用することができる。
【０１４２】
図１２（Ｅ）はリア型プロジェクターであり、本体２４０１、光源２４０２、表示装置２４０３、偏光ビームスプリッタ２４０４、リフレクター２４０５、２４０６、スクリーン２４０７で構成される。本発明は表示装置２４０３に適用することができる。
【０１４３】
図１２（Ｆ）はフロント型プロジェクターであり、本体２５０１、光源２５０２、表示装置２５０３、光学系２５０４、スクリーン２５０５で構成される。本発明は表示装置２５０３に適用することができる。
【０１４４】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、実施例１０の電気光学装置や実施例１１の半導体回路を必要とする製品であれば全てに適用できる。
【０１４５】
【発明の効果】
本願発明によりチャネル長およびチャネル幅が極めて小さい微細な半導体装置においても短チャネル効果による悪影響を抑制または防止することができる。即ち、パンチスルーによるソース−ドレイン間耐圧の低下としきい値電圧の低下とを同時に解決することができる。
【０１４６】
さらに、上記効果はチャネル形成領域（キャリアが移動する領域）に余計な不純物を含ませることなく得られるので、キャリア移動度を損なうことがない。その結果、非常に高いモビリティが実現され、高速動作特性（高周波特性）に優れるという利点がある。
【０１４７】
また、チャネル形成領域に形成したピニング領域を少数キャリアの引き出し配線として活用することで、衝突電離によるソース−ドレイン間耐圧の低下を防ぐことが可能である。
【０１４８】
以上の相乗効果によって、高い動作性能と高い信頼性とを同時に実現する半導体装置を実現することができる。また、本願発明の半導体装置を採用した電気光学装置および半導体回路並びにそれらを搭載した電子機器は、非常に高い性能と高い信頼性を得ることができる。
【図面の簡単な説明】
【図１】 本願発明の半導体装置の構成を示す図。
【図２】 活性領域のバンド構造を示す図。
【図３】 チャネル長及びチャネル幅の定義を示す図。
【図４】 活性領域のエネルギー状態を示す図。
【図５】 活性領域のエネルギー状態を模式的に示す図。
【図６】 本願発明の半導体装置の構成を示す図。
【図７】 活性領域の構成を示す図。
【図８】 活性領域の構成を示す図。
【図９】 活性領域の構成を示す図。
【図１０】 ＣＭＯＳ回路の構成を説明するための図。
【図１１】 電気光学装置の概略の構成を示す図。
【図１２】 電子機器の一例を説明するための図。
【符号の説明】
１０１ ソース領域
１０２ 活性領域
１０３ ドレイン領域
１０４ フィールド酸化膜
１０５ Six Ge1-x 領域
１０６ Si領域
１０７ ＬＤＤ領域
１０８ ゲイト電極
１０９ ソース電極
１１０ ドレイン電極
１１１ 単結晶シリコン基板
１１２ チャネルストッパー
１１３ ゲイト絶縁膜
１１４ 層間絶縁膜
１１５ サイドウォール

Claims (8)

  1. 結晶性半導体を用いて形成されたソース領域、ドレイン領域および活性領域を含むＮチャネル型トランジスタを有する半導体装置であって、
    前記活性領域は、複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域と複数のＳｉ領域とで構成され、
    前記複数のＳｉ領域は、真性または実質的に真性な領域であり、且つ、チャネル形成領域として機能し、
    前記活性領域において、前記複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域と前記複数のＳｉ領域とが、互いに概略平行に、且つ、チャネル幅方向に交互に並んで設けられ、
    前記複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域はそれぞれ、前記活性領域と前記ドレイン領域との接合部と接せず、
    前記複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止されることを特徴とする半導体装置。
  2. 結晶性半導体を用いて形成されたソース領域、ドレイン領域および活性領域を含むＮチャネル型トランジスタを有する半導体装置であって、
    前記活性領域は、複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域と複数のＳｉ領域とで構成され、
    前記複数のＳｉ領域は、真性または実質的に真性な領域であり、且つ、チャネル形成領域として機能し、
    前記活性領域において、前記複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域と前記複数のＳｉ領域とが、互いに概略平行に、且つ、チャネル幅方向に交互に並んで設けられ、
    前記複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域はそれぞれ、前記活性領域と前記ドレイン領域との接合部と接せず、
    前記複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止され、且つ、しきい値電圧が制御されることを特徴とする半導体装置。
  3. 請求項１または請求項２において、
    前記Ｓｉ領域は多数キャリアの移動経路となり、且つ、前記ＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域は少数キャリアを前記活性領域の外部へ引き出すための移動経路となることを特徴とする半導体装置。
  4. 結晶性半導体を用いて形成されたソース領域、ドレイン領域および活性領域を含むＰチャネル型トランジスタを有する半導体装置であって、
    前記活性領域は、複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域と複数のＳｉ領域とで構成され、
    前記複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域は、真性または実質的に真性な領域であり、且つ、チャネル形成領域として機能し、
    前記活性領域において、前記複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域と前記複数のＳｉ領域とが、互いに概略平行に、且つ、チャネル幅方向に交互に並んで設けられ、
    前記複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域はそれぞれ、前記活性領域と前記ドレイン領域との接合部と接せず、
    前記複数のＳｉ領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止されることを特徴とする半導体装置。
  5. 結晶性半導体を用いて形成されたソース領域、ドレイン領域および活性領域を含むＰチャネル型トランジスタを有する半導体装置であって、
    前記活性領域は、複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域と複数のＳｉ領域とで構成され、
    前記複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域は、真性または実質的に真性な領域であり、且つ、チャネル形成領域として機能し、
    前記活性領域において、前記複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域と前記複数のＳｉ領域とが、互いに概略平行に、且つ、チャネル幅方向に交互に並んで設けられ、
    前記複数のＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域はそれぞれ、前記活性領域と前記ドレイン領域との接合部と接せず、
    前記複数のＳｉ領域によって前記ドレイン領域から前記ソース領域に向かって広がる空乏層が抑止され、且つ、しきい値電圧が制御されることを特徴とする半導体装置。
  6. 請求項４または請求項５において、
    前記ＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域は多数キャリアの移動経路となり、且つ、前記Ｓｉ領域は少数キャリアを前記活性領域の外部へ引き出すための移動経路となることを特徴とする半導体装置。
  7. 請求項１乃至請求項６のいずれか一項において、
    前記Ｓｉ領域のバンドギャップは前記ＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域のバンドギャップよりも大きいことを特徴とする半導体装置。
  8. 請求項１乃至請求項７のいずれか一項において、
    前記ＳｉｘＧｅ１−ｘ（０＜Ｘ＜１）領域にはＸが０．０５＜Ｘ＜０．９５の範囲の濃度でゲルマニウムが添加されていることを特徴とする半導体装置。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3450376B2 (ja) 1993-06-12 2003-09-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6590230B1 (en) 1996-10-15 2003-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US6335445B1 (en) * 1997-03-24 2002-01-01 Societe De Conseils De Recherches Et D'applications Scientifiques (S.C.R.A.S.) Derivatives of 2-(iminomethyl)amino-phenyl, their preparation, their use as medicaments and the pharmaceutical compositions containing them
JP4017706B2 (ja) * 1997-07-14 2007-12-05 株式会社半導体エネルギー研究所 半導体装置
US6686623B2 (en) 1997-11-18 2004-02-03 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JP4236722B2 (ja) 1998-02-05 2009-03-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000012864A (ja) 1998-06-22 2000-01-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US6271101B1 (en) 1998-07-29 2001-08-07 Semiconductor Energy Laboratory Co., Ltd. Process for production of SOI substrate and process for production of semiconductor device
JP4476390B2 (ja) 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI263336B (en) * 2000-06-12 2006-10-01 Semiconductor Energy Lab Thin film transistors and semiconductor device
JP2002083974A (ja) 2000-06-19 2002-03-22 Semiconductor Energy Lab Co Ltd 半導体装置
US6828587B2 (en) * 2000-06-19 2004-12-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7503975B2 (en) * 2000-06-27 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method therefor
US6724037B2 (en) 2000-07-21 2004-04-20 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and semiconductor device
US6703265B2 (en) 2000-08-02 2004-03-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the same
US7238557B2 (en) * 2001-11-14 2007-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
KR100626372B1 (ko) * 2004-04-09 2006-09-20 삼성전자주식회사 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
JP5395415B2 (ja) * 2007-12-03 2014-01-22 株式会社半導体エネルギー研究所 薄膜トランジスタの作製方法
JP5527966B2 (ja) * 2007-12-28 2014-06-25 株式会社半導体エネルギー研究所 薄膜トランジスタ
US8742460B2 (en) 2010-12-15 2014-06-03 Transphorm Inc. Transistors with isolation regions
US8643062B2 (en) 2011-02-02 2014-02-04 Transphorm Inc. III-N device structures and methods
US8598937B2 (en) 2011-10-07 2013-12-03 Transphorm Inc. High power semiconductor electronic components with increased reliability
WO2013155108A1 (en) 2012-04-09 2013-10-17 Transphorm Inc. N-polar iii-nitride transistors
US9184275B2 (en) * 2012-06-27 2015-11-10 Transphorm Inc. Semiconductor devices with integrated hole collectors
US9087718B2 (en) 2013-03-13 2015-07-21 Transphorm Inc. Enhancement-mode III-nitride devices
US9245993B2 (en) 2013-03-15 2016-01-26 Transphorm Inc. Carbon doping semiconductor devices
US9443938B2 (en) 2013-07-19 2016-09-13 Transphorm Inc. III-nitride transistor including a p-type depleting layer
US9318593B2 (en) 2014-07-21 2016-04-19 Transphorm Inc. Forming enhancement mode III-nitride devices
US9536967B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Recessed ohmic contacts in a III-N device
US9536966B2 (en) 2014-12-16 2017-01-03 Transphorm Inc. Gate structures for III-N devices
US11322599B2 (en) 2016-01-15 2022-05-03 Transphorm Technology, Inc. Enhancement mode III-nitride devices having an Al1-xSixO gate insulator
WO2017210323A1 (en) 2016-05-31 2017-12-07 Transphorm Inc. Iii-nitride devices including a graded depleting layer

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5859443A (en) 1980-06-30 1999-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
GB2081018B (en) * 1980-07-31 1985-06-26 Suwa Seikosha Kk Active matrix assembly for display device
US4549336A (en) 1981-12-28 1985-10-29 Mostek Corporation Method of making MOS read only memory by specified double implantation
DE3542482A1 (de) 1985-11-30 1987-06-04 Licentia Gmbh Modulationsdotierter feldeffekttransistor
US5272365A (en) 1990-03-29 1993-12-21 Kabushiki Kaisha Toshiba Silicon transistor device with silicon-germanium electron gas hetero structure channel
US5210437A (en) 1990-04-20 1993-05-11 Kabushiki Kaisha Toshiba MOS device having a well layer for controlling threshold voltage
US5461250A (en) * 1992-08-10 1995-10-24 International Business Machines Corporation SiGe thin film or SOI MOSFET and method for making the same
US5324960A (en) 1993-01-19 1994-06-28 Motorola, Inc. Dual-transistor structure and method of formation
US5792679A (en) * 1993-08-30 1998-08-11 Sharp Microelectronics Technology, Inc. Method for forming silicon-germanium/Si/silicon dioxide heterostructure using germanium implant
JP3184065B2 (ja) 1994-07-25 2001-07-09 セイコーインスツルメンツ株式会社 半導体集積回路装置及び電子機器
US5786618A (en) 1996-03-21 1998-07-28 United Microelectronics, Corp. ROM memory cell with non-uniform threshold voltage
JP4059939B2 (ja) 1996-08-23 2008-03-12 株式会社半導体エネルギー研究所 パワーｍｏｓデバイス及びその作製方法
JPH11233788A (ja) * 1998-02-09 1999-08-27 Semiconductor Energy Lab Co Ltd 半導体装置

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US6307220B1 (en) 2001-10-23

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