JPH1140815A - 半導体装置およびその作製方法 - Google Patents
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-
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Abstract
(57)【要約】
【課題】 高い動作性能と高い信頼性とを同時に実現し
うる新しい構造の半導体装置を提供する。 【解決手段】 絶縁表面を有する基板１０６上の結晶半
導体薄膜を利用した半導体装置において、活性領域１０
２に局部的な不純物注入を施し、ピニング領域１０４を
形成する。このピニング領域１０４はドレイン側からの
空乏層の広がりを抑止し、短チャネル効果を効果的に防
止する。また、チャネル形成領域１０５は真性または実
質的に真性であるので高いモビリティが実現される。
うる新しい構造の半導体装置を提供する。 【解決手段】 絶縁表面を有する基板１０６上の結晶半
導体薄膜を利用した半導体装置において、活性領域１０
２に局部的な不純物注入を施し、ピニング領域１０４を
形成する。このピニング領域１０４はドレイン側からの
空乏層の広がりを抑止し、短チャネル効果を効果的に防
止する。また、チャネル形成領域１０５は真性または実
質的に真性であるので高いモビリティが実現される。
Description
【０００１】
【発明が属する技術分野】本明細書で開示する発明は、
結晶性半導体薄膜を利用した半導体装置、特に絶縁ゲイ
ト型の薄膜トランジスタ（Thin Film Transistor：ＴＦ
Ｔ）の構成に関する。また、ＴＦＴ等で構成された半導
体回路または表示装置或いはそれらを複合化した電気光
学装置等の構成に関する。
結晶性半導体薄膜を利用した半導体装置、特に絶縁ゲイ
ト型の薄膜トランジスタ（Thin Film Transistor：ＴＦ
Ｔ）の構成に関する。また、ＴＦＴ等で構成された半導
体回路または表示装置或いはそれらを複合化した電気光
学装置等の構成に関する。
【０００２】なお、本明細書中では上記ＴＦＴ、半導体
回路、電気光学装置および電子機器を全て「半導体装
置」の範疇に含めて扱う。即ち、半導体特性を利用して
機能しうる装置を全て半導体装置と呼ぶ。従って、上記
特許請求の範囲に記載された半導体装置は、ＴＦＴ等の
単体素子だけでなく、それを集積化した半導体回路や電
気光学装置およびそれらを部品として搭載した電子機器
をも包含する。
回路、電気光学装置および電子機器を全て「半導体装
置」の範疇に含めて扱う。即ち、半導体特性を利用して
機能しうる装置を全て半導体装置と呼ぶ。従って、上記
特許請求の範囲に記載された半導体装置は、ＴＦＴ等の
単体素子だけでなく、それを集積化した半導体回路や電
気光学装置およびそれらを部品として搭載した電子機器
をも包含する。
【０００３】
【従来の技術】近年、薄膜トランジスタに関する研究が
非常に速い速度で進められている。当初はアクティブマ
トリクス型表示装置の画素スイッチとして利用されてい
たが、膨大な研究によって飛躍的に性能が向上し、現在
では従来のＩＣに匹敵する性能を有する集積化回路を形
成しうる段階にまで到達している。
非常に速い速度で進められている。当初はアクティブマ
トリクス型表示装置の画素スイッチとして利用されてい
たが、膨大な研究によって飛躍的に性能が向上し、現在
では従来のＩＣに匹敵する性能を有する集積化回路を形
成しうる段階にまで到達している。
【０００４】現状のＶＬＳＩ、ＵＬＳＩではさらなる集
積度向上を求めて素子サイズが微細化の一途を辿る傾向
にある。この流れはＴＦＴにおいても同様であり、現在
では、チャネル長（Ｌ）が１μｍ以下、さらには 0.2μ
ｍ以下といったＴＦＴが求められる様になっている。
積度向上を求めて素子サイズが微細化の一途を辿る傾向
にある。この流れはＴＦＴにおいても同様であり、現在
では、チャネル長（Ｌ）が１μｍ以下、さらには 0.2μ
ｍ以下といったＴＦＴが求められる様になっている。
【０００５】ところが、ＭＯＳＦＥＴの世界では微細化
を妨げる要因として短チャネル効果という現象が知られ
ている。短チャネル効果とは、チャネル長が短くなるに
つれて引き起こされるソース／ドレイン間耐圧の低下、
しきい値電圧の低下などの諸問題である（サブミクロン
デバイスＩ；小柳光正他，pp88〜138 ，丸善株式会社，
1987参照）。
を妨げる要因として短チャネル効果という現象が知られ
ている。短チャネル効果とは、チャネル長が短くなるに
つれて引き起こされるソース／ドレイン間耐圧の低下、
しきい値電圧の低下などの諸問題である（サブミクロン
デバイスＩ；小柳光正他，pp88〜138 ，丸善株式会社，
1987参照）。
【０００６】同参考書によれば、耐圧低下の原因の一つ
としてパンチスルー現象が最もよく知られている。この
現象は、チャネル長が短くなることでドレイン側空乏層
の電位的な影響がソース側に及び、ソース側の拡散電位
が下げられる（ドレイン誘起障壁低下現象）ことでゲイ
ト電圧によるキャリアの制御が困難な状況になる現象で
ある。
としてパンチスルー現象が最もよく知られている。この
現象は、チャネル長が短くなることでドレイン側空乏層
の電位的な影響がソース側に及び、ソース側の拡散電位
が下げられる（ドレイン誘起障壁低下現象）ことでゲイ
ト電圧によるキャリアの制御が困難な状況になる現象で
ある。
【０００７】この様な短チャネル効果はＴＦＴにおいて
も同様に問題となり、微細化を行う上で乗り越えなくて
はならない課題となっている。ここで短チャネル効果の
発生機構について図２の簡略図を用いて説明する。
も同様に問題となり、微細化を行う上で乗り越えなくて
はならない課題となっている。ここで短チャネル効果の
発生機構について図２の簡略図を用いて説明する。
【０００８】図２（Ａ）において２０１は絶縁表面を有
する基板、２０２はソース領域、２０３はドレイン領
域、２０４は一対の低濃度不純物領域（ＬＤＤ領域）、
２０５はチャネル形成領域である。これらの領域２０２
〜２０５は結晶性半導体層で構成されている。また、２
０６はゲイト絶縁膜、２０７はゲイト電極である。
する基板、２０２はソース領域、２０３はドレイン領
域、２０４は一対の低濃度不純物領域（ＬＤＤ領域）、
２０５はチャネル形成領域である。これらの領域２０２
〜２０５は結晶性半導体層で構成されている。また、２
０６はゲイト絶縁膜、２０７はゲイト電極である。
【０００９】ここで図２（Ａ）のチャネル形成領域２０
４に注目したのが図２（Ｂ）に示す簡略図である。な
お、図２（Ｂ）において２０８で示される斜線部は、チ
ャネル形成領域内に広がる空乏層である。
４に注目したのが図２（Ｂ）に示す簡略図である。な
お、図２（Ｂ）において２０８で示される斜線部は、チ
ャネル形成領域内に広がる空乏層である。
【００１０】通常（チャネル長が長い場合）ならば、ゲ
イト電極２０７の直下に形成されるチャネルの下には均
一な深さの空乏層が形成される。ところが、チャネル長
（Ｌ）が極端に短くなるとドレイン側から伸びてきた空
乏層がソース領域の方向に向かって広がり、ソース側の
空乏層と接する様になる（図２（Ｂ））。
イト電極２０７の直下に形成されるチャネルの下には均
一な深さの空乏層が形成される。ところが、チャネル長
（Ｌ）が極端に短くなるとドレイン側から伸びてきた空
乏層がソース領域の方向に向かって広がり、ソース側の
空乏層と接する様になる（図２（Ｂ））。
【００１１】その結果、ドレイン電圧によってソース近
傍の電位障壁が引き下げられ、ゲイト電圧に電圧を印加
しない状態でも勝手に電流が流れてしまう様になる。こ
の場合、ソース−ドレイン間のエネルギーバンド図は図
２（Ｃ）の様に連続的に変化する。これがパンチスルー
であり、ソース／ドレイン間耐圧の低下を招く。
傍の電位障壁が引き下げられ、ゲイト電圧に電圧を印加
しない状態でも勝手に電流が流れてしまう様になる。こ
の場合、ソース−ドレイン間のエネルギーバンド図は図
２（Ｃ）の様に連続的に変化する。これがパンチスルー
であり、ソース／ドレイン間耐圧の低下を招く。
【００１２】また、短チャネル効果の代表例としてしき
い値電圧の低下が挙げられる。これも空乏層の広がりに
よって引き起こされると考えられる。
い値電圧の低下が挙げられる。これも空乏層の広がりに
よって引き起こされると考えられる。
【００１３】以上の様な短チャネル効果に対して様々な
対策がなされているが、最も一般的に行なわれている対
策はチャネルドープである。チャネルドープとは、チャ
ネル形成領域全体に浅くＰ（リン）、Ｂ（ボロン）とい
った不純物元素を微量に添加し、短チャネル効果を抑制
する技術である（特開平4-206971号公報、特開平4-2863
39号公報等）。
対策がなされているが、最も一般的に行なわれている対
策はチャネルドープである。チャネルドープとは、チャ
ネル形成領域全体に浅くＰ（リン）、Ｂ（ボロン）とい
った不純物元素を微量に添加し、短チャネル効果を抑制
する技術である（特開平4-206971号公報、特開平4-2863
39号公報等）。
【００１４】チャネルドープはしきい値電圧の制御とパ
ンチスルーの抑制とを目的として行われる。しかしなが
ら、チャネルドープ技術はＴＦＴの電界効果移動度（以
下、モビリティと呼ぶ）に重大な制約を与えるという欠
点を持っている。即ち、意図的に添加された不純物元素
によってキャリアの移動が阻害され、キャリア移動度が
大幅に低下してしまうのである。
ンチスルーの抑制とを目的として行われる。しかしなが
ら、チャネルドープ技術はＴＦＴの電界効果移動度（以
下、モビリティと呼ぶ）に重大な制約を与えるという欠
点を持っている。即ち、意図的に添加された不純物元素
によってキャリアの移動が阻害され、キャリア移動度が
大幅に低下してしまうのである。
【００１５】
【発明が解決しようとする課題】本願発明は上記問題点
を鑑みて成されたものであり、高い動作性能（高いモビ
リティ）と高い信頼性（高い耐圧特性）とを同時に実現
しうる全く新しい構造の半導体装置およびその作製方法
を提供することを課題とする。
を鑑みて成されたものであり、高い動作性能（高いモビ
リティ）と高い信頼性（高い耐圧特性）とを同時に実現
しうる全く新しい構造の半導体装置およびその作製方法
を提供することを課題とする。
【００１６】
【課題を解決するための手段】本明細書で開示する発明
の構成は、絶縁表面を有する基板上の結晶半導体薄膜を
利用して形成されたソース領域、ドレイン領域および活
性領域と、ゲイト絶縁膜およびゲイト電極と、を構成の
少なくとも一部に含む半導体装置であって、前記活性領
域はチャネル形成領域と、前記結晶半導体薄膜のエネル
ギーバンドをシフトさせてなる不純物領域と、から構成
され、局部的に設けられた前記不純物領域によって前記
ドレイン領域より前記ソース領域に向かって広がる空乏
層が抑止されることを特徴とする。
の構成は、絶縁表面を有する基板上の結晶半導体薄膜を
利用して形成されたソース領域、ドレイン領域および活
性領域と、ゲイト絶縁膜およびゲイト電極と、を構成の
少なくとも一部に含む半導体装置であって、前記活性領
域はチャネル形成領域と、前記結晶半導体薄膜のエネル
ギーバンドをシフトさせてなる不純物領域と、から構成
され、局部的に設けられた前記不純物領域によって前記
ドレイン領域より前記ソース領域に向かって広がる空乏
層が抑止されることを特徴とする。
【００１７】また、他の発明の構成は、絶縁表面を有す
る基板上の結晶半導体薄膜を利用して形成されたソース
領域、ドレイン領域および活性領域と、ゲイト絶縁膜お
よびゲイト電極と、を構成の少なくとも一部に含む半導
体装置であって、前記活性領域はチャネル形成領域と、
前記結晶半導体薄膜のエネルギーバンドをシフトさせて
なる不純物領域と、から構成され、局部的に設けられた
前記不純物領域によってしきい値電圧が制御されること
を特徴とする。
る基板上の結晶半導体薄膜を利用して形成されたソース
領域、ドレイン領域および活性領域と、ゲイト絶縁膜お
よびゲイト電極と、を構成の少なくとも一部に含む半導
体装置であって、前記活性領域はチャネル形成領域と、
前記結晶半導体薄膜のエネルギーバンドをシフトさせて
なる不純物領域と、から構成され、局部的に設けられた
前記不純物領域によってしきい値電圧が制御されること
を特徴とする。
【００１８】また、他の発明の構成は、絶縁表面を有す
る基板上の結晶半導体薄膜を利用して形成されたソース
領域、ドレイン領域および活性領域と、ゲイト絶縁膜お
よびゲイト電極と、を構成の少なくとも一部に含む半導
体装置であって、前記活性領域はチャネル形成領域と、
前記結晶半導体薄膜のエネルギーバンドをシフトさせて
なる不純物領域と、から構成され、局部的に設けられた
前記不純物領域によって前記ドレイン領域より前記ソー
ス領域に向かって広がる空乏層が抑止され、且つ、しき
い値電圧が制御されることを特徴とする。
る基板上の結晶半導体薄膜を利用して形成されたソース
領域、ドレイン領域および活性領域と、ゲイト絶縁膜お
よびゲイト電極と、を構成の少なくとも一部に含む半導
体装置であって、前記活性領域はチャネル形成領域と、
前記結晶半導体薄膜のエネルギーバンドをシフトさせて
なる不純物領域と、から構成され、局部的に設けられた
前記不純物領域によって前記ドレイン領域より前記ソー
ス領域に向かって広がる空乏層が抑止され、且つ、しき
い値電圧が制御されることを特徴とする。
【００１９】本願発明の主旨は、活性領域に対して局部
的に不純物領域を形成し、その不純物領域によってドレ
イン側からソース側に広がる空乏層を抑止することにあ
る。なお、活性領域とは従来のＴＦＴではチャネル形成
領域に相当するが、本願発明ではチャネル形成領域と上
記不純物領域とを分けて考えるので、便宜上、活性領域
という言葉で定義している。
的に不純物領域を形成し、その不純物領域によってドレ
イン側からソース側に広がる空乏層を抑止することにあ
る。なお、活性領域とは従来のＴＦＴではチャネル形成
領域に相当するが、本願発明ではチャネル形成領域と上
記不純物領域とを分けて考えるので、便宜上、活性領域
という言葉で定義している。
【００２０】また、本発明者らは空乏層を抑止する効果
があたかも空乏層をピン止めする様に捉えられることか
ら、「抑止」という意味で「ピニング」という言葉を定
義している。そして、本明細書で開示する発明を利用し
たＴＦＴをピニングＴＦＴと呼び、従来のＴＦＴと明確
に区別している。
があたかも空乏層をピン止めする様に捉えられることか
ら、「抑止」という意味で「ピニング」という言葉を定
義している。そして、本明細書で開示する発明を利用し
たＴＦＴをピニングＴＦＴと呼び、従来のＴＦＴと明確
に区別している。
【００２１】また、他の発明の構成は、絶縁表面を有す
る基板上に結晶半導体薄膜を形成する工程と、前記結晶
半導体薄膜のうち、後に活性領域となる部分に対して当
該結晶半導体薄膜のエネルギーバンドをシフトさせる不
純物元素を添加して局部的に不純物領域を形成する工程
と、を有し、前記不純物領域はチャネル形成領域とドレ
イン領域との接合部において不連続となる様に形成され
ることを特徴とする。
る基板上に結晶半導体薄膜を形成する工程と、前記結晶
半導体薄膜のうち、後に活性領域となる部分に対して当
該結晶半導体薄膜のエネルギーバンドをシフトさせる不
純物元素を添加して局部的に不純物領域を形成する工程
と、を有し、前記不純物領域はチャネル形成領域とドレ
イン領域との接合部において不連続となる様に形成され
ることを特徴とする。
【００２２】また、他の発明の構成は、絶縁表面を有す
る基板上に結晶半導体薄膜を形成する工程と、前記結晶
半導体薄膜のうち、後に活性領域となる部分に対して当
該結晶半導体薄膜のエネルギーバンドをシフトさせる不
純物元素を添加して局部的に不純部領域を形成する工程
と、を有し、前記不純物領域によって前記活性領域は複
数のチャネル形成領域に分断されることを特徴とする。
る基板上に結晶半導体薄膜を形成する工程と、前記結晶
半導体薄膜のうち、後に活性領域となる部分に対して当
該結晶半導体薄膜のエネルギーバンドをシフトさせる不
純物元素を添加して局部的に不純部領域を形成する工程
と、を有し、前記不純物領域によって前記活性領域は複
数のチャネル形成領域に分断されることを特徴とする。
【００２３】以上の構成によって、本願発明の課題であ
る高い動作性能と高い信頼性とを同時に得られる半導体
装置が実現される。本願発明のピニングＴＦＴに関する
詳細は以下に示す実施例でもって説明する。
る高い動作性能と高い信頼性とを同時に得られる半導体
装置が実現される。本願発明のピニングＴＦＴに関する
詳細は以下に示す実施例でもって説明する。
【００２４】
〔実施例１〕本願発明のピニングＴＦＴの活性層の構成
について図１を用いて説明する。図１（Ａ）は上面図、
図１（Ｂ）は上面図をＡ−Ａ’で切断した断面図、図１
（Ｃ）は上面図をＢ−Ｂ’で切断した断面図である。
について図１を用いて説明する。図１（Ａ）は上面図、
図１（Ｂ）は上面図をＡ−Ａ’で切断した断面図、図１
（Ｃ）は上面図をＢ−Ｂ’で切断した断面図である。
【００２５】図１（Ａ）において、１０１はソース領
域、１０２は活性領域、１０３はドレイン領域である。
これらをまとめて活性層と呼ぶ。本実施例の活性層は多
結晶シリコン膜（ポリシリコン膜）からなる。なお、多
結晶シリコン膜の形成方法は全ての公知の手段を用いる
ことができる。
域、１０２は活性領域、１０３はドレイン領域である。
これらをまとめて活性層と呼ぶ。本実施例の活性層は多
結晶シリコン膜（ポリシリコン膜）からなる。なお、多
結晶シリコン膜の形成方法は全ての公知の手段を用いる
ことができる。
【００２６】また、その膜厚は10〜75 nm （好ましくは
15〜45 nm ）である。膜厚を10nm以下とするとソース／
ドレインコンタクトの接触抵抗が高くなり好ましくな
い。また、膜厚を75nmよりも薄くすると薄くするにつれ
てオフ電流（ＴＦＴがオフの時の漏れ電流）を小さくす
ることができる。
15〜45 nm ）である。膜厚を10nm以下とするとソース／
ドレインコンタクトの接触抵抗が高くなり好ましくな
い。また、膜厚を75nmよりも薄くすると薄くするにつれ
てオフ電流（ＴＦＴがオフの時の漏れ電流）を小さくす
ることができる。
【００２７】また、図１（Ａ）において、ソース領域１
０１からドレイン領域１０３にかけて複数設けられた不
純物領域１０４が空乏層をピニングするための領域（以
下、ピニング領域と呼ぶ）であり、その間の領域がチャ
ネル形成領域１０５である。即ち、本願発明では活性領
域１０２の基本構成が複数のピニング領域１０４と複数
のチャネル形成領域１０５とで構成されている。
０１からドレイン領域１０３にかけて複数設けられた不
純物領域１０４が空乏層をピニングするための領域（以
下、ピニング領域と呼ぶ）であり、その間の領域がチャ
ネル形成領域１０５である。即ち、本願発明では活性領
域１０２の基本構成が複数のピニング領域１０４と複数
のチャネル形成領域１０５とで構成されている。
【００２８】最も典型的な構成は、図１（Ａ）に示す様
にピニング領域１０４とチャネル形成領域１０５とが互
いに概略平行に、且つ、交互に並んだ構成である。な
お、この様な構成では活性領域１０２がピニング領域１
０４によって複数のチャネル形成領域に分断されている
とも見なせる。
にピニング領域１０４とチャネル形成領域１０５とが互
いに概略平行に、且つ、交互に並んだ構成である。な
お、この様な構成では活性領域１０２がピニング領域１
０４によって複数のチャネル形成領域に分断されている
とも見なせる。
【００２９】また、活性領域１０２とドレイン領域１０
３との接合部では少なくとも一部に多数キャリアがチャ
ネル形成領域１０５からドレイン領域１０３に向かって
流れ込むためのパスを残しておく必要がある。即ち、上
記接合部に着目すればピニング領域が不連続に設けられ
た構成とする。これは、本願発明のピニングＴＦＴが高
い動作性能を示すことと密接に関係する。
３との接合部では少なくとも一部に多数キャリアがチャ
ネル形成領域１０５からドレイン領域１０３に向かって
流れ込むためのパスを残しておく必要がある。即ち、上
記接合部に着目すればピニング領域が不連続に設けられ
た構成とする。これは、本願発明のピニングＴＦＴが高
い動作性能を示すことと密接に関係する。
【００３０】このピニング領域１０４は多結晶シリコン
のエネルギーバンドをシフトさせる不純物元素を添加す
ることによって形成できる。従って、エネルギーバンド
をシフトさせてなる領域と呼ぶこともできる。
のエネルギーバンドをシフトさせる不純物元素を添加す
ることによって形成できる。従って、エネルギーバンド
をシフトさせてなる領域と呼ぶこともできる。
【００３１】ここでエネルギーバンドをシフトさせる不
純物元素について図３に示す様な概念図で説明する。図
３（Ａ）はアンドープの多結晶シリコンのエネルギーバ
ンド状態を表している。そこに電子の移動を妨げる方向
にエネルギーバンドをシフトさせる不純物元素（例え
ば、ボロンまたはインジウム等）を添加すると、図３
（Ｂ）の様なエネルギー状態に変化する。
純物元素について図３に示す様な概念図で説明する。図
３（Ａ）はアンドープの多結晶シリコンのエネルギーバ
ンド状態を表している。そこに電子の移動を妨げる方向
にエネルギーバンドをシフトさせる不純物元素（例え
ば、ボロンまたはインジウム等）を添加すると、図３
（Ｂ）の様なエネルギー状態に変化する。
【００３２】この時、添加領域ではエネルギーバンドギ
ャップに変化はないがフェルミレベル（Ｅｆ）が価電子
帯（Ｅｖ）側に移動する。その結果、見かけ上、上側に
エネルギー状態がシフトする。そのため、アンドープな
領域に比べて△Ｅだけ（電子にとって）高いエネルギー
障壁が形成される。
ャップに変化はないがフェルミレベル（Ｅｆ）が価電子
帯（Ｅｖ）側に移動する。その結果、見かけ上、上側に
エネルギー状態がシフトする。そのため、アンドープな
領域に比べて△Ｅだけ（電子にとって）高いエネルギー
障壁が形成される。
【００３３】また、図３（Ａ）の状態に正孔の移動を妨
げる方向にエネルギーバンドをシフトさせる不純物元素
（例えば、リン、砒素またはアンチモン等）を添加する
と、エネルギー状態は図３（Ｃ）の様に変化する。
げる方向にエネルギーバンドをシフトさせる不純物元素
（例えば、リン、砒素またはアンチモン等）を添加する
と、エネルギー状態は図３（Ｃ）の様に変化する。
【００３４】この場合、添加領域のフェルミレベルは伝
導帯（Ｅｃ）側に移動し、見かけ上、下側にエネルギー
状態がシフトする。そのため、アンドープな領域に比べ
て△Ｅだけ（正孔にとって）高いエネルギー障壁が形成
される。
導帯（Ｅｃ）側に移動し、見かけ上、下側にエネルギー
状態がシフトする。そのため、アンドープな領域に比べ
て△Ｅだけ（正孔にとって）高いエネルギー障壁が形成
される。
【００３５】以上の様に、不純物を添加しない（アンド
ープの）領域とピニング領域との間にはΔＥに相当する
エネルギー差が生まれる。このエネルギー的（電位的）
な障壁の高さは不純物元素の添加濃度によって変化す
る。
ープの）領域とピニング領域との間にはΔＥに相当する
エネルギー差が生まれる。このエネルギー的（電位的）
な障壁の高さは不純物元素の添加濃度によって変化す
る。
【００３６】この様に、本願発明ではアンドープな半導
体薄膜に対してエネルギーバンドをシフトさせる不純物
元素を添加し、それによってピニング領域を形成してい
る。この様な不純物元素としては、ソース／ドレイン領
域とは逆の導電型を呈する不純物元素を用いれば良い。
体薄膜に対してエネルギーバンドをシフトさせる不純物
元素を添加し、それによってピニング領域を形成してい
る。この様な不純物元素としては、ソース／ドレイン領
域とは逆の導電型を呈する不純物元素を用いれば良い。
【００３７】例えば、Ｎチャネル型ピニングＴＦＴを作
製する場合にはピニング領域に１３族から選ばれた元
素、代表的にはＢ（ボロン）またはＩｎ（インジウム）
のうちの少なくとも一種を用いれば良い。また、Ｐチャ
ネル型ピニングＴＦＴを作製する場合にはピニング領域
に１５族から選ばれた元素、代表的にはＰ（リン）、Ａ
ｓ（砒素）またはＳｂ（アンチモン）のうちの少なくと
も一種を用いれば良い。
製する場合にはピニング領域に１３族から選ばれた元
素、代表的にはＢ（ボロン）またはＩｎ（インジウム）
のうちの少なくとも一種を用いれば良い。また、Ｐチャ
ネル型ピニングＴＦＴを作製する場合にはピニング領域
に１５族から選ばれた元素、代表的にはＰ（リン）、Ａ
ｓ（砒素）またはＳｂ（アンチモン）のうちの少なくと
も一種を用いれば良い。
【００３８】なお、ピニング領域１０４に添加する不純
物の濃度は、基本的にはピニング領域１０４がチャネル
形成領域１０５に対して十分に高い電位障壁となる様に
調節する。典型的には 1×1017〜 1×1020atoms/cm3
（好ましくは 1×1018〜 1×1019atoms/cm3 ）とすれば
良い。
物の濃度は、基本的にはピニング領域１０４がチャネル
形成領域１０５に対して十分に高い電位障壁となる様に
調節する。典型的には 1×1017〜 1×1020atoms/cm3
（好ましくは 1×1018〜 1×1019atoms/cm3 ）とすれば
良い。
【００３９】また、活性領域１０２の側端部（ソース／
ドレイン領域と接しない端部）にはできるだけピニング
領域１０４が形成される様にすることが好ましい。側端
部にピニングのための不純物元素を打ち込んでおくと、
側端部を伝わるリーク電流を低減することが可能となり
有効である。
ドレイン領域と接しない端部）にはできるだけピニング
領域１０４が形成される様にすることが好ましい。側端
部にピニングのための不純物元素を打ち込んでおくと、
側端部を伝わるリーク電流を低減することが可能となり
有効である。
【００４０】また、ピニング領域１０４は少なくとも活
性領域１０２とドレイン領域１０３との接合部にかかる
様に形成されていれば良い。なぜならば、ドレイン側接
合部を出発点としてドレイン側空乏層が広がるからであ
る。勿論、図１（Ａ）に示す様にソース領域１０１から
ドレイン領域１０３にかけて形成することが最も望まし
い構成である。
性領域１０２とドレイン領域１０３との接合部にかかる
様に形成されていれば良い。なぜならば、ドレイン側接
合部を出発点としてドレイン側空乏層が広がるからであ
る。勿論、図１（Ａ）に示す様にソース領域１０１から
ドレイン領域１０３にかけて形成することが最も望まし
い構成である。
【００４１】ここでチャネル長およびチャネル幅の定義
を図４を用いて行う。図４においてソース領域４０１と
ドレイン領域４０２との間の距離（活性領域４０３の長
さに相当する）をチャネル長（Ｌ）と定義する。本願発
明はこの長さが２μｍ以下、典型的には30〜500 nm（さ
らに好ましくは50〜200 nm）である場合に有効である。
また、このチャネル長に沿った方向をチャネル長方向と
呼ぶ。
を図４を用いて行う。図４においてソース領域４０１と
ドレイン領域４０２との間の距離（活性領域４０３の長
さに相当する）をチャネル長（Ｌ）と定義する。本願発
明はこの長さが２μｍ以下、典型的には30〜500 nm（さ
らに好ましくは50〜200 nm）である場合に有効である。
また、このチャネル長に沿った方向をチャネル長方向と
呼ぶ。
【００４２】また、任意のピニング領域４０４の幅をピ
ニング幅（ｖj ）とする。ピニング幅は２μｍ以下、好
ましくは50〜300nm （さらに好ましくは１〜50nm）とす
れば良い。そして、活性領域４０３内に存在する全ての
ピニング領域の幅の総和を有効ピニング幅（Ｖ）とする
と、次式の様に定義される。
ニング幅（ｖj ）とする。ピニング幅は２μｍ以下、好
ましくは50〜300nm （さらに好ましくは１〜50nm）とす
れば良い。そして、活性領域４０３内に存在する全ての
ピニング領域の幅の総和を有効ピニング幅（Ｖ）とする
と、次式の様に定義される。
【００４３】
【数１】
【００４４】なお、ピニング効果を得るには活性領域４
０３に対して少なくとも一つのピニング領域を設ける必
要がある。即ち、ｊ＝１以上が条件として必要である。
また、活性領域４０３の側端部にピニング領域を設ける
場合には少なくともｊ＝２以上が必要条件となる。
０３に対して少なくとも一つのピニング領域を設ける必
要がある。即ち、ｊ＝１以上が条件として必要である。
また、活性領域４０３の側端部にピニング領域を設ける
場合には少なくともｊ＝２以上が必要条件となる。
【００４５】また、チャネル形成領域４０５の幅をチャ
ネル幅（ｗi ）とする。チャネル幅は１μｍ以下、好ま
しくは50〜300nm （さらに好ましくは３〜50nm）とすれ
ば良い。なお、チャネル幅が活性領域の膜厚の10倍以上
となるとピニング効果の効き目が小さくなり好ましくな
い。また、チャネル幅が３nm以下となると量子効果が現
れる恐れがあり好ましくない。
ネル幅（ｗi ）とする。チャネル幅は１μｍ以下、好ま
しくは50〜300nm （さらに好ましくは３〜50nm）とすれ
ば良い。なお、チャネル幅が活性領域の膜厚の10倍以上
となるとピニング効果の効き目が小さくなり好ましくな
い。また、チャネル幅が３nm以下となると量子効果が現
れる恐れがあり好ましくない。
【００４６】また、上記チャネル幅（ｗi ）の総和を有
効チャネル幅（Ｗ）とすると次式の様に定義される。
効チャネル幅（Ｗ）とすると次式の様に定義される。
【００４７】
【数２】
【００４８】なお、ピニング領域を活性領域４０３の側
端部のみに設ける様な場合にはｉ＝１となる。また、効
果的にピニング効果を得るためには活性領域４０３の側
端部以外にもピニング領域を設けた方が良い。その場合
にはｉ＝２以上となる。
端部のみに設ける様な場合にはｉ＝１となる。また、効
果的にピニング効果を得るためには活性領域４０３の側
端部以外にもピニング領域を設けた方が良い。その場合
にはｉ＝２以上となる。
【００４９】また、以上のピニング領域の総和（有効ピ
ニング幅）とチャネル形成領域の総和（有効チャネル
幅）とを加えた総和を総合チャネル幅（Ｗtotal ）と
し、次式で定義する。
ニング幅）とチャネル形成領域の総和（有効チャネル
幅）とを加えた総和を総合チャネル幅（Ｗtotal ）と
し、次式で定義する。
【００５０】
【数３】
【００５１】この総合チャネル幅（Ｗtotal ）は活性領
域４０３の幅（活性領域のチャネル長方向に対して垂直
な方向の長さ）に相当するものである。また、この総合
チャネル幅に沿った方向をチャネル幅方向と呼ぶことに
する。
域４０３の幅（活性領域のチャネル長方向に対して垂直
な方向の長さ）に相当するものである。また、この総合
チャネル幅に沿った方向をチャネル幅方向と呼ぶことに
する。
【００５２】以上の様に定義される本願発明の半導体装
置は、特にチャネル長が極めて小さい半導体装置に適用
することを念頭に置いているので、ピニング領域および
チャネル形成領域は極めて微細な寸法で形成しなくては
ならない。
置は、特にチャネル長が極めて小さい半導体装置に適用
することを念頭に置いているので、ピニング領域および
チャネル形成領域は極めて微細な寸法で形成しなくては
ならない。
【００５３】そのため、図１（Ａ）におけるピニング領
域１０４の形成には極めて微細なフォトリソグラフィ技
術が必要となる。即ち、エキシマレーザー、電子ビーム
または集束イオンビーム等を用いた微細露光技術を駆使
しなくては、上述の様な微細なピニング領域およびチャ
ネル形成領域を形成することはできない。
域１０４の形成には極めて微細なフォトリソグラフィ技
術が必要となる。即ち、エキシマレーザー、電子ビーム
または集束イオンビーム等を用いた微細露光技術を駆使
しなくては、上述の様な微細なピニング領域およびチャ
ネル形成領域を形成することはできない。
【００５４】また、当然、不純物元素の導入量を精密に
制御するためにもイオン注入技術（質量分離をしたイオ
ン添加）等の如き精密な濃度制御の可能な技術を利用す
ることが好ましい。勿論、質量分離をしないイオンドー
ピング法（プラズマドーピング法等）を用いることも可
能である。
制御するためにもイオン注入技術（質量分離をしたイオ
ン添加）等の如き精密な濃度制御の可能な技術を利用す
ることが好ましい。勿論、質量分離をしないイオンドー
ピング法（プラズマドーピング法等）を用いることも可
能である。
【００５５】なお、ピニング領域１０４に添加した不純
物元素はファーネスアニール、レーザーアニール、ラン
プアニール等で活性化を行うことが好ましい。この活性
化工程はゲイト絶縁膜の形成などの後工程におけるアニ
ール処理と同時に行っても良いし、それとは別に単独で
行っても良い。
物元素はファーネスアニール、レーザーアニール、ラン
プアニール等で活性化を行うことが好ましい。この活性
化工程はゲイト絶縁膜の形成などの後工程におけるアニ
ール処理と同時に行っても良いし、それとは別に単独で
行っても良い。
【００５６】次に、図１（Ａ）に示した上面図をＡ−
Ａ’で切断した断面図を図１（Ｂ）に示す。なお、図１
（Ｂ）において、図１（Ａ）で説明した部分については
同一の符号を用いて説明することにする。
Ａ’で切断した断面図を図１（Ｂ）に示す。なお、図１
（Ｂ）において、図１（Ａ）で説明した部分については
同一の符号を用いて説明することにする。
【００５７】図１（Ｂ）において、１０６は絶縁表面を
有する基板である。絶縁表面を有する基板としては、下
地膜を設けたガラス基板、石英基板（下地の有無は問わ
ない）、熱酸化膜を設けたシリコン基板、下地膜を設け
たセラミックス基板等を用いることができる。
有する基板である。絶縁表面を有する基板としては、下
地膜を設けたガラス基板、石英基板（下地の有無は問わ
ない）、熱酸化膜を設けたシリコン基板、下地膜を設け
たセラミックス基板等を用いることができる。
【００５８】ピニング領域１０４の到達深さ（深さ方向
の長さ）は少なくとも活性領域１０２の膜厚以上である
ことが望ましい。なお、絶縁表面を有する基板１０６と
して下地膜を設けた基板を利用する場合、下地膜内部に
ピニング領域１０４が食い込む様に形成することも有効
である。
の長さ）は少なくとも活性領域１０２の膜厚以上である
ことが望ましい。なお、絶縁表面を有する基板１０６と
して下地膜を設けた基板を利用する場合、下地膜内部に
ピニング領域１０４が食い込む様に形成することも有効
である。
【００５９】次に、図１（Ａ）をＢ−Ｂ’で切断した断
面図を図１（Ｃ）に示す。Ｂ−Ｂ’での切断面では図１
（Ｃ）の様にピニング領域１０４が見える。なお、図１
（Ｃ）に示す様にピニング領域１０４をドレイン領域１
０３の内部にまで食い込む様に形成すると、ドレイン側
空乏層に対するピニング効果が強まって効果的である。
また、ピニング領域１０４の形状は本実施例に限定され
るものではない。
面図を図１（Ｃ）に示す。Ｂ−Ｂ’での切断面では図１
（Ｃ）の様にピニング領域１０４が見える。なお、図１
（Ｃ）に示す様にピニング領域１０４をドレイン領域１
０３の内部にまで食い込む様に形成すると、ドレイン側
空乏層に対するピニング効果が強まって効果的である。
また、ピニング領域１０４の形状は本実施例に限定され
るものではない。
【００６０】本願発明のピニングＴＦＴは、以上に示し
た様な構成の活性領域を有する半導体装置である。次
に、ピニング領域１０４およびチャネル形成領域１０５
の果たす役割と、それによって得られる効果について説
明する。
た様な構成の活性領域を有する半導体装置である。次
に、ピニング領域１０４およびチャネル形成領域１０５
の果たす役割と、それによって得られる効果について説
明する。
【００６１】まず、第１の効果について説明する。本願
発明の最も大きな目的は、ドレイン側からソース側に向
かって広がる空乏層を抑止（ピニング）し、ドレイン電
圧によるソース側の電位障壁の低下を防止することにあ
る。そして、空乏層の広がりを抑止することでしきい値
電圧の低下やパンチスルーによる耐圧の低下を十分に防
ぐことが可能となる。
発明の最も大きな目的は、ドレイン側からソース側に向
かって広がる空乏層を抑止（ピニング）し、ドレイン電
圧によるソース側の電位障壁の低下を防止することにあ
る。そして、空乏層の広がりを抑止することでしきい値
電圧の低下やパンチスルーによる耐圧の低下を十分に防
ぐことが可能となる。
【００６２】図１において、活性領域１０２に局部的
（例えば線状またはドット状）に形成されたピニング領
域１０４は、ドレイン側から広がる空乏層に対してスト
ッパーとして働き、空乏層の広がりを効果的に抑止す
る。なお、空乏層の深さ方向への広がりは活性領域の膜
厚によって制限される。
（例えば線状またはドット状）に形成されたピニング領
域１０４は、ドレイン側から広がる空乏層に対してスト
ッパーとして働き、空乏層の広がりを効果的に抑止す
る。なお、空乏層の深さ方向への広がりは活性領域の膜
厚によって制限される。
【００６３】従って、空乏層の広がりによってソース側
の拡散電位が引き下げられることもなくなり、パンチス
ルー現象が防止される。また、空乏層の広がりによる空
乏層電荷の増加が抑制されるので、しきい値電圧の低下
も避けられる。
の拡散電位が引き下げられることもなくなり、パンチス
ルー現象が防止される。また、空乏層の広がりによる空
乏層電荷の増加が抑制されるので、しきい値電圧の低下
も避けられる。
【００６４】以上の様に、ピニング領域１０４を形成す
ることで、微細化に際して非常に重大な問題であった短
チャネル効果を抑止または防止することが可能となる。
この効果は本願発明の半導体装置の最も重要な効果であ
る。
ることで、微細化に際して非常に重大な問題であった短
チャネル効果を抑止または防止することが可能となる。
この効果は本願発明の半導体装置の最も重要な効果であ
る。
【００６５】次に第２の効果について説明する。本願発
明ではピニング領域によって意図的に狭チャネル効果を
強めることができる。狭チャネル効果とは、チャネル幅
が極端に狭い場合に観測される現象であり、しきい値電
圧の増加をもたらす（従来例で参照したサブミクロンデ
バイスＩに詳しい）。
明ではピニング領域によって意図的に狭チャネル効果を
強めることができる。狭チャネル効果とは、チャネル幅
が極端に狭い場合に観測される現象であり、しきい値電
圧の増加をもたらす（従来例で参照したサブミクロンデ
バイスＩに詳しい）。
【００６６】図５は本実施例のピニングＴＦＴが動作し
た際の活性領域１０２のエネルギー状態（電位状態）を
示している。図５において、５０１、５０２で示される
領域がピニング領域１０４のエネルギー状態に相当し、
５０３で示される領域がチャネル形成領域１０５のエネ
ルギー状態に相当する。
た際の活性領域１０２のエネルギー状態（電位状態）を
示している。図５において、５０１、５０２で示される
領域がピニング領域１０４のエネルギー状態に相当し、
５０３で示される領域がチャネル形成領域１０５のエネ
ルギー状態に相当する。
【００６７】図５からも明らかな様に、ピニング領域１
０４はエネルギー的に高い障壁を形成し、チャネル形成
領域１０５はエネルギー障壁の低い領域を形成する形と
なる。そのため、キャリアはエネルギー状態の低いチャ
ネル形成領域１０５を優先的に移動する。
０４はエネルギー的に高い障壁を形成し、チャネル形成
領域１０５はエネルギー障壁の低い領域を形成する形と
なる。そのため、キャリアはエネルギー状態の低いチャ
ネル形成領域１０５を優先的に移動する。
【００６８】この様に、ピニング領域１０４ではエネル
ギー的に高い障壁が形成され、その部分のしきい値電圧
が増加する。その結果、全体として観測されるしきい値
電圧も増加するのである。この狭チャネル効果は有効チ
ャネル幅が狭くなるほど顕著に現れる。
ギー的に高い障壁が形成され、その部分のしきい値電圧
が増加する。その結果、全体として観測されるしきい値
電圧も増加するのである。この狭チャネル効果は有効チ
ャネル幅が狭くなるほど顕著に現れる。
【００６９】以上に示した様に、本願発明ではピニング
領域１０４に添加する不純物濃度や有効チャネル幅を自
由に設計することで狭チャネル効果の強弱を制御し、し
きい値電圧を調節することが可能である。即ち、ピニン
グ効果を制御することで短チャネル効果によるしきい値
電圧の低下と狭チャネル効果によるしきい値電圧の増加
とのバランスをとって所望の値に調節することも可能で
ある。
領域１０４に添加する不純物濃度や有効チャネル幅を自
由に設計することで狭チャネル効果の強弱を制御し、し
きい値電圧を調節することが可能である。即ち、ピニン
グ効果を制御することで短チャネル効果によるしきい値
電圧の低下と狭チャネル効果によるしきい値電圧の増加
とのバランスをとって所望の値に調節することも可能で
ある。
【００７０】また、ピニング領域にはＮチャネル型なら
ば１３族元素が添加され、Ｐチャネル型ならば１５族元
素が添加されるので、その部分ではしきい値電圧が増加
する方向（Ｎチャネル型の場合は正、Ｐチャネル型の場
合は負の方向）にシフトする。即ち、局部的にしきい値
電圧が増加するので、その分全体的なしきい値電圧も増
加する。従って、所望のしきい値電圧に調節するために
はピニング領域に添加する不純物濃度を適切な値とする
ことが重要である。
ば１３族元素が添加され、Ｐチャネル型ならば１５族元
素が添加されるので、その部分ではしきい値電圧が増加
する方向（Ｎチャネル型の場合は正、Ｐチャネル型の場
合は負の方向）にシフトする。即ち、局部的にしきい値
電圧が増加するので、その分全体的なしきい値電圧も増
加する。従って、所望のしきい値電圧に調節するために
はピニング領域に添加する不純物濃度を適切な値とする
ことが重要である。
【００７１】次に、第３の効果について説明する。本実
施例に示したピニングＴＦＴでは、チャネル形成領域１
０５が真性または実質的に真性な領域で構成され、その
領域を多数キャリアが移動するという利点がある。
施例に示したピニングＴＦＴでは、チャネル形成領域１
０５が真性または実質的に真性な領域で構成され、その
領域を多数キャリアが移動するという利点がある。
【００７２】ここで真性な領域とは、Ｎ型やＰ型を付与
する不純物元素および炭素、窒素、酸素といった不純物
元素を意図的に添加しない領域を呼ぶ。また、実質的に
真性な領域とは、スピン密度よりも不純物濃度が低い領
域、活性化エネルギーがほぼ1/2 である領域、またはし
きい値電圧の制御が可能な範囲において一導電型を有す
る領域を指す。
する不純物元素および炭素、窒素、酸素といった不純物
元素を意図的に添加しない領域を呼ぶ。また、実質的に
真性な領域とは、スピン密度よりも不純物濃度が低い領
域、活性化エネルギーがほぼ1/2 である領域、またはし
きい値電圧の制御が可能な範囲において一導電型を有す
る領域を指す。
【００７３】キャリアの移動する領域が真性または実質
的に真性である場合、不純物散乱による移動度の低下は
極めて小さくなり高いモビリティが得られる。この点が
本願発明とチャネルドープ法との大きな相違点である。
的に真性である場合、不純物散乱による移動度の低下は
極めて小さくなり高いモビリティが得られる。この点が
本願発明とチャネルドープ法との大きな相違点である。
【００７４】キャリアの散乱は格子散乱と不純物散乱と
に大別され、これらの影響によって全体的なモビリティ
が決定される。例えば、格子散乱の影響を受けた場合の
モビリティ（μlattice ）は温度（Ｔ）の-3/2乗に比例
し、キャリアの有効質量（ｍ＊）の-5/2乗に比例する。
この関係を式に表すと数４の様になる。
に大別され、これらの影響によって全体的なモビリティ
が決定される。例えば、格子散乱の影響を受けた場合の
モビリティ（μlattice ）は温度（Ｔ）の-3/2乗に比例
し、キャリアの有効質量（ｍ＊）の-5/2乗に比例する。
この関係を式に表すと数４の様になる。
【００７５】
【数４】
【００７６】また、不純物散乱による影響を受けたモビ
リティ（μimpurity）は温度（Ｔ）の3/2 乗に比例し、
キャリアの有効質量（ｍ＊）の-1/2乗に比例する。さら
に、イオン化した不純物の濃度（Ｎ）に比例する。この
関係を式に表すと数５の様になる。
リティ（μimpurity）は温度（Ｔ）の3/2 乗に比例し、
キャリアの有効質量（ｍ＊）の-1/2乗に比例する。さら
に、イオン化した不純物の濃度（Ｎ）に比例する。この
関係を式に表すと数５の様になる。
【００７７】
【数５】
【００７８】そして、これらが影響しあって観測される
全体的なモビリティ（μtotal ）は次式で表される。
全体的なモビリティ（μtotal ）は次式で表される。
【００７９】
【数６】
【００８０】即ち、チャネル形成領域が真性または実質
的に真性であるということは数５において不純物濃度Ｎ
が限りなく０に近づくことを意味しており、μimpurity
は無限大に近づく。
的に真性であるということは数５において不純物濃度Ｎ
が限りなく０に近づくことを意味しており、μimpurity
は無限大に近づく。
【００８１】その結果、数６において１／μimpurityの
項が無視しうるまでに小さくなるので全体的なモビリテ
ィ（μtotal ）は格子散乱の影響を受けた場合のモビリ
ティ（μlattice ）に近づく。即ち、格子散乱のみを考
慮したモビリティとして捉えることが可能となる。
項が無視しうるまでに小さくなるので全体的なモビリテ
ィ（μtotal ）は格子散乱の影響を受けた場合のモビリ
ティ（μlattice ）に近づく。即ち、格子散乱のみを考
慮したモビリティとして捉えることが可能となる。
【００８２】また、図１（Ａ）に示す様に、ソース領域
からドレイン領域に渡って線状のピニング領域を設けた
場合、ピニング領域によって多数キャリアの移動経路が
規定されるという効果が得られる。
からドレイン領域に渡って線状のピニング領域を設けた
場合、ピニング領域によって多数キャリアの移動経路が
規定されるという効果が得られる。
【００８３】前述の様に、ピニング領域に挟まれたチャ
ネル形成領域のエネルギー状態は図５に示す様な状態と
なっている。図１（Ａ）に示す構成では、図５の様なエ
ネルギー状態のスリットが複数並んでいると考えられ
る。
ネル形成領域のエネルギー状態は図５に示す様な状態と
なっている。図１（Ａ）に示す構成では、図５の様なエ
ネルギー状態のスリットが複数並んでいると考えられ
る。
【００８４】この様子を模式的に表したのが図６であ
る。図６において、６０１がピニング領域、６０２がチ
ャネル形成領域を表している。また、６０３が多数キャ
リア（電子または正孔）である。図６に示す様に、キャ
リア６０３はピニング領域６０１を越えることができな
いのでチャネル形成領域６０２を優先的に移動する。即
ち、ピニング領域によって多数キャリアの移動経路が規
定されるのである。
る。図６において、６０１がピニング領域、６０２がチ
ャネル形成領域を表している。また、６０３が多数キャ
リア（電子または正孔）である。図６に示す様に、キャ
リア６０３はピニング領域６０１を越えることができな
いのでチャネル形成領域６０２を優先的に移動する。即
ち、ピニング領域によって多数キャリアの移動経路が規
定されるのである。
【００８５】多数キャリアの移動経路を規定することで
キャリア同士の自己衝突による散乱が低減する。この事
はモビリティの向上に大きく寄与する。また、チャネル
／ドレイン接合部ではピニング領域１０４が不連続に設
けられているので、多数キャリアはその隙間をぬってド
レイン領域１０３へと流れ込む。
キャリア同士の自己衝突による散乱が低減する。この事
はモビリティの向上に大きく寄与する。また、チャネル
／ドレイン接合部ではピニング領域１０４が不連続に設
けられているので、多数キャリアはその隙間をぬってド
レイン領域１０３へと流れ込む。
【００８６】さらに、真性または実質的に真性なチャネ
ル形成領域には極めて僅かな不純物元素しか存在しない
ため、室温でも電子の移動度が通常よりも速くなる速度
オーバーシュート効果（K.Ohuchi et al.,Jpn.J.Appl.P
hys. 35,pp.960,1996 参照）が生じるので、モビリティ
は極めて大きなものとなる。
ル形成領域には極めて僅かな不純物元素しか存在しない
ため、室温でも電子の移動度が通常よりも速くなる速度
オーバーシュート効果（K.Ohuchi et al.,Jpn.J.Appl.P
hys. 35,pp.960,1996 参照）が生じるので、モビリティ
は極めて大きなものとなる。
【００８７】以上の効果によって、本願発明のピニング
ＴＦＴは高い信頼性と高いモビリティとを同時に実現す
ることが可能である。
ＴＦＴは高い信頼性と高いモビリティとを同時に実現す
ることが可能である。
【００８８】なお、本願発明は絶縁ゲイト型トランジス
タの活性領域に対して行われるエンジニアリングであ
り、基本的にトランジスタ構造に限定される技術ではな
い。従って、本願発明は全ての構造および構成の絶縁ゲ
イト型トランジスタに対して適用することができる。
タの活性領域に対して行われるエンジニアリングであ
り、基本的にトランジスタ構造に限定される技術ではな
い。従って、本願発明は全ての構造および構成の絶縁ゲ
イト型トランジスタに対して適用することができる。
【００８９】〔実施例２〕本実施例では実施例１に示し
た構成からなるピニングＴＦＴの作製工程について説明
する。説明には図７を用いる。
た構成からなるピニングＴＦＴの作製工程について説明
する。説明には図７を用いる。
【００９０】まず、ガラス基板７０１を用意し、その上
に酸化珪素膜でなる下地膜７０２を形成する。そして、
その上に多結晶シリコン膜（図示せず）を形成し、パタ
ーニングにより活性層７０３を形成する。多結晶シリコ
ン膜７０３は、ＣＶＤ法により直接成膜したものでも良
いし、非晶質シリコン膜を結晶化したものでも良い。
（図７（Ａ））
に酸化珪素膜でなる下地膜７０２を形成する。そして、
その上に多結晶シリコン膜（図示せず）を形成し、パタ
ーニングにより活性層７０３を形成する。多結晶シリコ
ン膜７０３は、ＣＶＤ法により直接成膜したものでも良
いし、非晶質シリコン膜を結晶化したものでも良い。
（図７（Ａ））
【００９１】また、非晶質シリコン膜の結晶化はファー
ネスアニール、レーザーアニール、ランプアニールいず
れの手段によっても良い。さらに、シリコンの結晶化を
助長する触媒元素を利用しても良い。
ネスアニール、レーザーアニール、ランプアニールいず
れの手段によっても良い。さらに、シリコンの結晶化を
助長する触媒元素を利用しても良い。
【００９２】本実施例では本発明者らによる特開平7-13
0652号公報の実施例１に記載の技術を用いる。同公報で
は非晶質シリコン膜全面に触媒元素を含有した極薄膜を
スピンコート法で形成し、触媒作用を利用して非晶質シ
リコン膜を結晶化する技術が開示されている。
0652号公報の実施例１に記載の技術を用いる。同公報で
は非晶質シリコン膜全面に触媒元素を含有した極薄膜を
スピンコート法で形成し、触媒作用を利用して非晶質シ
リコン膜を結晶化する技術が開示されている。
【００９３】なお、上記触媒元素としては、ニッケル
（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム
（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、ゲ
ルマニウム（Ｇｅ）、鉛（Ｐｂ）、インジウム（Ｉｎ）
から選ばれた一種または複数種の元素を用いることがで
きる。
（Ｎｉ）、コバルト（Ｃｏ）、鉄（Ｆｅ）、パラジウム
（Ｐｄ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、ゲ
ルマニウム（Ｇｅ）、鉛（Ｐｂ）、インジウム（Ｉｎ）
から選ばれた一種または複数種の元素を用いることがで
きる。
【００９４】次に、活性層７０３上にレジストマスク７
０４を設け、活性層７０３に対してエネルギーバンドを
シフトさせる不純物元素を局部的に添加する。この不純
物元素の添加工程によってピニング領域７０５が形成さ
れる。添加する不純物元素については実施例１に従えば
良い。（図７（Ｂ））
０４を設け、活性層７０３に対してエネルギーバンドを
シフトさせる不純物元素を局部的に添加する。この不純
物元素の添加工程によってピニング領域７０５が形成さ
れる。添加する不純物元素については実施例１に従えば
良い。（図７（Ｂ））
【００９５】レジストマスク７０４はエキシマレーザ
ー、電子ビーム、集束イオンビーム等を利用したフォト
リソグラフィ技術によって露光され、極めて微細な開口
部が形成される。そして、その状態で不純物元素（１３
族元素または１５族元素）をイオン注入法により添加す
ることでピニング領域７０５が形成される。
ー、電子ビーム、集束イオンビーム等を利用したフォト
リソグラフィ技術によって露光され、極めて微細な開口
部が形成される。そして、その状態で不純物元素（１３
族元素または１５族元素）をイオン注入法により添加す
ることでピニング領域７０５が形成される。
【００９６】以上の工程により活性層７０３には実施例
１において図１（Ａ）で説明した様な配置でピニング領
域７０５が形成される。また、不純物元素の添加濃度は
実施例１で説明した条件を満たす様に調節すれば良い。
１において図１（Ａ）で説明した様な配置でピニング領
域７０５が形成される。また、不純物元素の添加濃度は
実施例１で説明した条件を満たす様に調節すれば良い。
【００９７】こうして不純物元素の添加工程が終了した
ら、レジストマスク７０４を除去した後、450 〜650 ℃
（好ましくは 550〜600 ℃）の加熱処理を行い、ピニン
グ領域７０５に添加された不純物元素の活性化を行う。
活性化を行わなくてもピニング効果を得ることはできる
が、活性化を行った方がＴＦＴの電気特性を安定させる
上で有効である。
ら、レジストマスク７０４を除去した後、450 〜650 ℃
（好ましくは 550〜600 ℃）の加熱処理を行い、ピニン
グ領域７０５に添加された不純物元素の活性化を行う。
活性化を行わなくてもピニング効果を得ることはできる
が、活性化を行った方がＴＦＴの電気特性を安定させる
上で有効である。
【００９８】ピニング領域７０５を形成したら、活性層
７０３の上にゲイト絶縁膜７０６を形成する。ゲイト絶
縁膜７０６は酸化シリコン膜、窒化シリコン膜またはそ
れらの積層膜で構成すれば良い。
７０３の上にゲイト絶縁膜７０６を形成する。ゲイト絶
縁膜７０６は酸化シリコン膜、窒化シリコン膜またはそ
れらの積層膜で構成すれば良い。
【００９９】なお、本実施例ではピニング領域７０５の
形成後にゲイト絶縁膜７０６を形成しているが、ゲイト
絶縁膜の形成後にスルードーピングによりピニング領域
を形成することも可能である。
形成後にゲイト絶縁膜７０６を形成しているが、ゲイト
絶縁膜の形成後にスルードーピングによりピニング領域
を形成することも可能である。
【０１００】次に、アルミニウムまたはアルミニウムを
主成分とする金属薄膜（図示せず）を成膜し、パターニ
ングによって後のゲイト電極の原型となる金属パターン
７０７を形成する。本実施例では２wt% のスカンジウム
を含有したアルミニウム膜を用いる。なお、これ以外に
もタンタル膜、アルミニウムとチタンの積層膜などを用
いても良い。（図７（Ｃ））
主成分とする金属薄膜（図示せず）を成膜し、パターニ
ングによって後のゲイト電極の原型となる金属パターン
７０７を形成する。本実施例では２wt% のスカンジウム
を含有したアルミニウム膜を用いる。なお、これ以外に
もタンタル膜、アルミニウムとチタンの積層膜などを用
いても良い。（図７（Ｃ））
【０１０１】ここで本発明者らによる特開平7-135318号
公報記載の技術を利用する。同公報には、陽極酸化によ
り形成した酸化膜を利用して自己整合的にソース／ドレ
イン領域と低濃度不純物領域とを形成する技術が開示さ
れている。
公報記載の技術を利用する。同公報には、陽極酸化によ
り形成した酸化膜を利用して自己整合的にソース／ドレ
イン領域と低濃度不純物領域とを形成する技術が開示さ
れている。
【０１０２】まず、アルミニウム膜のパターニングに使
用したレジストマスク（図示せず）を残したまま３％シ
ュウ酸水溶液中で陽極酸化処理を行い、多孔性の陽極酸
化膜７０８を形成する。この時、上面にレジストマスク
が残っているので多孔性の陽極酸化膜７０８はゲイト電
極の原型７０７の側面のみに形成される。なお、特開平
7-135318号公報記載の技術では、この膜厚が後に低濃度
不純物領域（ＬＤＤ領域とも呼ばれる）の長さになる。
用したレジストマスク（図示せず）を残したまま３％シ
ュウ酸水溶液中で陽極酸化処理を行い、多孔性の陽極酸
化膜７０８を形成する。この時、上面にレジストマスク
が残っているので多孔性の陽極酸化膜７０８はゲイト電
極の原型７０７の側面のみに形成される。なお、特開平
7-135318号公報記載の技術では、この膜厚が後に低濃度
不純物領域（ＬＤＤ領域とも呼ばれる）の長さになる。
【０１０３】次に、図示しないレジストマスクを除去し
た後、エチレングリコール溶液に３％の酒石酸を混合し
た電解溶液中で陽極酸化処理を行う。この処理では緻密
な無孔性の陽極酸化膜７０９が形成される。なお、多孔
性の陽極酸化膜の内部にも電解溶液が浸透するので、そ
の内側にも形成される。
た後、エチレングリコール溶液に３％の酒石酸を混合し
た電解溶液中で陽極酸化処理を行う。この処理では緻密
な無孔性の陽極酸化膜７０９が形成される。なお、多孔
性の陽極酸化膜の内部にも電解溶液が浸透するので、そ
の内側にも形成される。
【０１０４】そして、上述の２回に渡る陽極酸化処理の
後に残ったアルミニウム膜７１０が実質的にゲイト電極
として機能する。（図７（Ｄ））
後に残ったアルミニウム膜７１０が実質的にゲイト電極
として機能する。（図７（Ｄ））
【０１０５】次にゲイト電極７１０、多孔性の陽極酸化
膜７０８をマスクとしてゲイト絶縁膜７０６をドライエ
ッチング法によりエッチングする。そして、多孔性の陽
極酸化膜７０８を除去する。こうして形成されるゲイト
絶縁膜７１１の端部は多孔性の陽極酸化膜７０８の膜厚
分だけ露出した状態となる。（図８（Ａ））
膜７０８をマスクとしてゲイト絶縁膜７０６をドライエ
ッチング法によりエッチングする。そして、多孔性の陽
極酸化膜７０８を除去する。こうして形成されるゲイト
絶縁膜７１１の端部は多孔性の陽極酸化膜７０８の膜厚
分だけ露出した状態となる。（図８（Ａ））
【０１０６】次に、一導電性を付与する不純物元素の添
加工程を行う。不純物元素としてはＮ型ならばリンまた
は砒素、Ｐ型ならばボロンまたはインジウムを用いれば
良い。本実施例ではリンを添加してＮチャネル型ピニン
グＴＦＴを作製する場合の例を示す。勿論、前述のピニ
ング領域７０５に添加した不純物元素は、ここで添加す
る不純物元素とは逆の導電型を呈するものである。
加工程を行う。不純物元素としてはＮ型ならばリンまた
は砒素、Ｐ型ならばボロンまたはインジウムを用いれば
良い。本実施例ではリンを添加してＮチャネル型ピニン
グＴＦＴを作製する場合の例を示す。勿論、前述のピニ
ング領域７０５に添加した不純物元素は、ここで添加す
る不純物元素とは逆の導電型を呈するものである。
【０１０７】本実施例では、まず１回目の不純物添加を
高加速電圧で行い、ｎ- 領域７１２、７１３を形成す
る。この時、加速電圧が80keV 程度と高いので不純物元
素は活性層表面だけでなく露出したゲイト絶縁膜の端部
の下にも添加される。（図８（Ｂ））
高加速電圧で行い、ｎ- 領域７１２、７１３を形成す
る。この時、加速電圧が80keV 程度と高いので不純物元
素は活性層表面だけでなく露出したゲイト絶縁膜の端部
の下にも添加される。（図８（Ｂ））
【０１０８】さらに、２回目の不純物添加を低加速電圧
で行い、ｎ+ 領域７１４、７１５を形成する。この時は
加速電圧が10keV 程度と低いのでゲイト絶縁膜がマスク
として機能する。また、このｎ+ 領域７１４、７１５は
シート抵抗が 500Ω以下（好ましくは 300Ω以下）とな
る様に調節する。（図８（Ｃ））
で行い、ｎ+ 領域７１４、７１５を形成する。この時は
加速電圧が10keV 程度と低いのでゲイト絶縁膜がマスク
として機能する。また、このｎ+ 領域７１４、７１５は
シート抵抗が 500Ω以下（好ましくは 300Ω以下）とな
る様に調節する。（図８（Ｃ））
【０１０９】以上の工程で形成された不純物領域は、ｎ
+ 領域がソース領域７１４、ドレイン領域７１５とな
り、ｎ- 領域が低濃度不純物領域７１６、７１７とな
る。また、ゲイト電極直下の活性領域７１８には不純物
元素が添加されない。そのため、活性領域７１８は図１
で説明した様にピニング領域７０５と真性または実質的
に真性なチャネル形成領域（図示せず）とで構成され
る。
+ 領域がソース領域７１４、ドレイン領域７１５とな
り、ｎ- 領域が低濃度不純物領域７１６、７１７とな
る。また、ゲイト電極直下の活性領域７１８には不純物
元素が添加されない。そのため、活性領域７１８は図１
で説明した様にピニング領域７０５と真性または実質的
に真性なチャネル形成領域（図示せず）とで構成され
る。
【０１１０】なお、低濃度不純物領域７１６、７１７は
チャネル形成領域とドレイン領域７１５との間にかかる
高電界を緩和する効果があり、ＬＤＤ（ライトドープド
レイン）領域とも呼ばれる。ＬＤＤ領域もドレイン領域
の一部として考えられる。
チャネル形成領域とドレイン領域７１５との間にかかる
高電界を緩和する効果があり、ＬＤＤ（ライトドープド
レイン）領域とも呼ばれる。ＬＤＤ領域もドレイン領域
の一部として考えられる。
【０１１１】また、本実施例ではピニング領域７０５の
端部が低濃度不純物領域７１６、７１７の内部に到達す
る様に形成されているが、到達しない構成でも良いし、
ソース／ドレイン領域の内部にまで突き抜けた構成でも
良い。
端部が低濃度不純物領域７１６、７１７の内部に到達す
る様に形成されているが、到達しない構成でも良いし、
ソース／ドレイン領域の内部にまで突き抜けた構成でも
良い。
【０１１２】以上の様にして不純物元素の添加工程が終
了したら、ファーネスアニール、レーザーアニール、ラ
ンプアニール等の組み合わせによって不純物元素の活性
化を行う。それと同時に添加工程で受けた活性層の損傷
も修復される。
了したら、ファーネスアニール、レーザーアニール、ラ
ンプアニール等の組み合わせによって不純物元素の活性
化を行う。それと同時に添加工程で受けた活性層の損傷
も修復される。
【０１１３】次に、層間絶縁膜７１９を500 nmの厚さに
形成する。層間絶縁膜７１９としては酸化珪素膜、窒化
珪素膜、酸化窒化珪素膜、有機性樹脂膜、或いはそれら
の積層膜を用いることができる。なお、有機性樹脂膜と
してはポリイミド、アクリル、ポリアミド、ポリイミド
アミド等が用いられる。有機性樹脂膜の利点は、成膜
方法が簡単である点、容易に膜厚を厚くできる点、
比誘電率が低いので寄生容量を低減できる点、平坦性
に優れている点などが挙げられる。
形成する。層間絶縁膜７１９としては酸化珪素膜、窒化
珪素膜、酸化窒化珪素膜、有機性樹脂膜、或いはそれら
の積層膜を用いることができる。なお、有機性樹脂膜と
してはポリイミド、アクリル、ポリアミド、ポリイミド
アミド等が用いられる。有機性樹脂膜の利点は、成膜
方法が簡単である点、容易に膜厚を厚くできる点、
比誘電率が低いので寄生容量を低減できる点、平坦性
に優れている点などが挙げられる。
【０１１４】次に、コンタクトホールを形成した後、ソ
ース電極７２０、ドレイン電極７２１を形成する。最後
に、基板全体を350 ℃の水素雰囲気で１〜２時間加熱
し、素子全体の水素化を行うことで膜中（特に活性層
中）のダングリングボンド（不対結合手）を終端する。
以上の工程によって、図８（Ｄ）に示す様な構造のＴＦ
Ｔを作製することができる。
ース電極７２０、ドレイン電極７２１を形成する。最後
に、基板全体を350 ℃の水素雰囲気で１〜２時間加熱
し、素子全体の水素化を行うことで膜中（特に活性層
中）のダングリングボンド（不対結合手）を終端する。
以上の工程によって、図８（Ｄ）に示す様な構造のＴＦ
Ｔを作製することができる。
【０１１５】なお、本実施例では、ソース／ドレイン領
域を形成する前にピニング領域を形成しているが、ソー
ス／ドレイン領域形成後にピニング領域を形成すること
もできる。この場合、本実施例の様なセルフアライン構
造とはならず、パターニングでソース／ドレイン領域を
形成しなければならない。
域を形成する前にピニング領域を形成しているが、ソー
ス／ドレイン領域形成後にピニング領域を形成すること
もできる。この場合、本実施例の様なセルフアライン構
造とはならず、パターニングでソース／ドレイン領域を
形成しなければならない。
【０１１６】ここで、本実施例に示した工程に従って作
製されたピニングＴＦＴの全体的な構造を図９に示す。
なお、図９（Ａ）は上面図、図９（Ｂ）はチャネル幅方
向の断面図（Ａ−Ａ’の切断面）、図９（Ｃ）はチャネ
ル長方向の断面図（Ｂ−Ｂ’の切断面）である。
製されたピニングＴＦＴの全体的な構造を図９に示す。
なお、図９（Ａ）は上面図、図９（Ｂ）はチャネル幅方
向の断面図（Ａ−Ａ’の切断面）、図９（Ｃ）はチャネ
ル長方向の断面図（Ｂ−Ｂ’の切断面）である。
【０１１７】また、図９（Ａ）、（Ｂ）、（Ｃ）では本
実施例（図７、図８）で用いた符号をそのまま用いる。
ただし、図９（Ａ）、（Ｂ）、（Ｃ）に付した各符号に
ついては既に十分に説明したのでここでの説明は省略す
る。
実施例（図７、図８）で用いた符号をそのまま用いる。
ただし、図９（Ａ）、（Ｂ）、（Ｃ）に付した各符号に
ついては既に十分に説明したのでここでの説明は省略す
る。
【０１１８】〔実施例３〕本実施例では、実施例２とは
異なる構成のＴＦＴ作製工程について説明する。説明に
は図１０を用いるが、基本的には実施例２で説明した作
製工程と同じであるので、相違点のみを詳細に説明す
る。
異なる構成のＴＦＴ作製工程について説明する。説明に
は図１０を用いるが、基本的には実施例２で説明した作
製工程と同じであるので、相違点のみを詳細に説明す
る。
【０１１９】まず、絶縁表面を有する基板として熱酸化
膜１２を表面に設けたシリコン基板１１を用意する。こ
の基板１１は水素を用いて脱酸素化したシリコン基板を
ＨＣｌ（塩化水素）を含む雰囲気中で熱酸化することで
得られる。その他、石英基板や表面に下地膜を設けたセ
ラミックス基板でも良い。石英基板は高価であるので、
安価な石英基板をＣＭＰ等で研磨して用いるなどの工夫
を行うと良い。
膜１２を表面に設けたシリコン基板１１を用意する。こ
の基板１１は水素を用いて脱酸素化したシリコン基板を
ＨＣｌ（塩化水素）を含む雰囲気中で熱酸化することで
得られる。その他、石英基板や表面に下地膜を設けたセ
ラミックス基板でも良い。石英基板は高価であるので、
安価な石英基板をＣＭＰ等で研磨して用いるなどの工夫
を行うと良い。
【０１２０】次に、熱酸化膜１２上に結晶半導体薄膜を
形成するのだが、本実施例では結晶化の手段として特開
平7-130652号公報の実施例２に記載の技術（特開平8-78
329号公報に詳しい）を用いる。勿論、同公報の実施例
２の技術を用いることもできる。
形成するのだが、本実施例では結晶化の手段として特開
平7-130652号公報の実施例２に記載の技術（特開平8-78
329号公報に詳しい）を用いる。勿論、同公報の実施例
２の技術を用いることもできる。
【０１２１】特開平8-78329 号公報記載の技術は、まず
非晶質半導体薄膜（本実施例では非晶質シリコン膜を例
にとる）１３を形成したら触媒元素の添加領域を選択す
るマスク絶縁膜１４を形成する。マスク絶縁膜１４は触
媒元素を添加するために複数箇所の開口部を有してい
る。この開口部の位置によって結晶領域の位置を決定す
ることができる。
非晶質半導体薄膜（本実施例では非晶質シリコン膜を例
にとる）１３を形成したら触媒元素の添加領域を選択す
るマスク絶縁膜１４を形成する。マスク絶縁膜１４は触
媒元素を添加するために複数箇所の開口部を有してい
る。この開口部の位置によって結晶領域の位置を決定す
ることができる。
【０１２２】そして、非晶質シリコン膜の結晶化を助長
する触媒元素（本実施例ではニッケルを例にとる）を含
有した溶液をスピンコート法により塗布し、Ｎｉ含有層
１５を形成する。（図１０（Ａ））
する触媒元素（本実施例ではニッケルを例にとる）を含
有した溶液をスピンコート法により塗布し、Ｎｉ含有層
１５を形成する。（図１０（Ａ））
【０１２３】次に、触媒元素の添加工程が終了したら、
450 ℃１時間程度の水素出しの後、不活性雰囲気、水素
雰囲気または酸素雰囲気中において 500〜700 ℃（代表
的には 550〜650 ℃）の温度で 4〜24時間の加熱処理を
加えて非晶質シリコン膜１３の結晶化を行う。本実施例
では窒素雰囲気で570 ℃14時間の加熱処理を行う。
450 ℃１時間程度の水素出しの後、不活性雰囲気、水素
雰囲気または酸素雰囲気中において 500〜700 ℃（代表
的には 550〜650 ℃）の温度で 4〜24時間の加熱処理を
加えて非晶質シリコン膜１３の結晶化を行う。本実施例
では窒素雰囲気で570 ℃14時間の加熱処理を行う。
【０１２４】この時、非晶質シリコン膜１３の結晶化は
ニッケルを添加した領域１６で発生した核から優先的に
進行し、基板１１の基板面に対してほぼ平行に成長した
結晶領域１７が形成される。本発明者らはこの結晶領域
１７を横成長領域と呼んでいる。横成長領域は比較的揃
った状態で個々の結晶が集合しているため、全体的な結
晶性に優れるという利点がある。（図１０（Ｂ））
ニッケルを添加した領域１６で発生した核から優先的に
進行し、基板１１の基板面に対してほぼ平行に成長した
結晶領域１７が形成される。本発明者らはこの結晶領域
１７を横成長領域と呼んでいる。横成長領域は比較的揃
った状態で個々の結晶が集合しているため、全体的な結
晶性に優れるという利点がある。（図１０（Ｂ））
【０１２５】結晶化のための加熱処理が終了したら、マ
スク絶縁膜１４を除去して触媒元素のゲッタリング工程
を行う。この工程はハロゲン元素を含む雰囲気中で加熱
処理を行い、ハロゲン元素による金属元素のゲッタリン
グ効果を利用して結晶化に用いた触媒元素を除去する技
術である。
スク絶縁膜１４を除去して触媒元素のゲッタリング工程
を行う。この工程はハロゲン元素を含む雰囲気中で加熱
処理を行い、ハロゲン元素による金属元素のゲッタリン
グ効果を利用して結晶化に用いた触媒元素を除去する技
術である。
【０１２６】なお、ハロゲン元素によるゲッタリング効
果を十分に得るためには、上記加熱処理を700 ℃を超え
る温度で行なうことが好ましい。この温度以下では処理
雰囲気中のハロゲン化合物の分解が困難となり、ゲッタ
リング効果が得られなくなる恐れがある。そのため本実
施例ではこの加熱処理を700 ℃を超える温度で行い、好
ましくは800 〜1000℃（代表的には950 ℃）とし、処理
時間は 0.1〜 6hr、代表的には 0.5〜 1hrとする。
果を十分に得るためには、上記加熱処理を700 ℃を超え
る温度で行なうことが好ましい。この温度以下では処理
雰囲気中のハロゲン化合物の分解が困難となり、ゲッタ
リング効果が得られなくなる恐れがある。そのため本実
施例ではこの加熱処理を700 ℃を超える温度で行い、好
ましくは800 〜1000℃（代表的には950 ℃）とし、処理
時間は 0.1〜 6hr、代表的には 0.5〜 1hrとする。
【０１２７】なお、本実施例では酸素雰囲気中に対して
塩化水素（ＨＣｌ）を0.5 〜10体積％（本実施例では３
体積％）の濃度で含有させた雰囲気中において、950
℃、30分の加熱処理を行う例を示す。ＨＣｌ濃度を上記
濃度以上とすると、シリコン膜表面に膜厚程度の凹凸が
生じてしまうため好ましくない。
塩化水素（ＨＣｌ）を0.5 〜10体積％（本実施例では３
体積％）の濃度で含有させた雰囲気中において、950
℃、30分の加熱処理を行う例を示す。ＨＣｌ濃度を上記
濃度以上とすると、シリコン膜表面に膜厚程度の凹凸が
生じてしまうため好ましくない。
【０１２８】また、ハロゲン元素を含む化合物してＨＣ
ｌガスを用いる例を示したが、それ以外のガスとして、
代表的にはＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ2 、ＣｌＦ3 、
ＢＣｌ3 、Ｆ2 、Ｂｒ2 等のハロゲンを含む化合物から
選ばれた一種または複数種のものを用いることが出来
る。
ｌガスを用いる例を示したが、それ以外のガスとして、
代表的にはＨＦ、ＮＦ3 、ＨＢｒ、Ｃｌ2 、ＣｌＦ3 、
ＢＣｌ3 、Ｆ2 、Ｂｒ2 等のハロゲンを含む化合物から
選ばれた一種または複数種のものを用いることが出来
る。
【０１２９】この工程においてはシリコン膜中のニッケ
ルが塩素の作用によりゲッタリングされ、揮発性の塩化
ニッケルとなって処理雰囲気中へ離脱して除去されると
考えられる。そして、この工程を行った後、横成長領域
１８中のニッケルの濃度は 5×1017atoms/cm3 以下にま
で低減される。（図１０（Ｃ））
ルが塩素の作用によりゲッタリングされ、揮発性の塩化
ニッケルとなって処理雰囲気中へ離脱して除去されると
考えられる。そして、この工程を行った後、横成長領域
１８中のニッケルの濃度は 5×1017atoms/cm3 以下にま
で低減される。（図１０（Ｃ））
【０１３０】なお、 5×1017atoms/cm3 という値はＳＩ
ＭＳ（質量二次イオン分析）の検出下限である。本発明
者らが試作したＴＦＴを解析した結果、 1×1018atoms/
cm3以下（好ましくは 5×1017atoms/cm3 以下）ではＴ
ＦＴ特性に対するニッケルの影響は確認されなかった。
ＭＳ（質量二次イオン分析）の検出下限である。本発明
者らが試作したＴＦＴを解析した結果、 1×1018atoms/
cm3以下（好ましくは 5×1017atoms/cm3 以下）ではＴ
ＦＴ特性に対するニッケルの影響は確認されなかった。
【０１３１】以上の様にして触媒元素（ニッケル）を除
去したら、パターニングによって横成長領域１８のみか
らなる活性層１９を形成する。この際、横成長領域１８
を構成する個々の結晶粒の延在する方向とチャネル長方
向とを一致させる様にすることが好ましい。
去したら、パターニングによって横成長領域１８のみか
らなる活性層１９を形成する。この際、横成長領域１８
を構成する個々の結晶粒の延在する方向とチャネル長方
向とを一致させる様にすることが好ましい。
【０１３２】そして、実施例１と同様にレジストマスク
２０を設け、不純物元素を添加してピニング領域２１を
形成する。（図１０（Ｄ））
２０を設け、不純物元素を添加してピニング領域２１を
形成する。（図１０（Ｄ））
【０１３３】次に、珪素を含む絶縁膜でなるゲイト絶縁
膜２２を形成する。ゲイト絶縁膜２２の膜厚は後の熱酸
化工程による増加分も考慮して20〜250nm の範囲で調節
すれば良い。また、成膜方法は公知の気相法（プラズマ
ＣＶＤ法、スパッタ法等）を用いれば良い。
膜２２を形成する。ゲイト絶縁膜２２の膜厚は後の熱酸
化工程による増加分も考慮して20〜250nm の範囲で調節
すれば良い。また、成膜方法は公知の気相法（プラズマ
ＣＶＤ法、スパッタ法等）を用いれば良い。
【０１３４】そして、ゲイト絶縁膜２２を形成した後に
熱酸化のための加熱処理を行う。なお、この加熱処理は
酸素雰囲気でも良いし、ハロゲン元素を含ませた酸化性
雰囲気であっても良い。ハロゲン元素を含ませるとさら
なるゲッタリング効果を期待できる。
熱酸化のための加熱処理を行う。なお、この加熱処理は
酸素雰囲気でも良いし、ハロゲン元素を含ませた酸化性
雰囲気であっても良い。ハロゲン元素を含ませるとさら
なるゲッタリング効果を期待できる。
【０１３５】上記加熱処理により活性層１９とゲイト絶
縁膜２２との界面では熱酸化反応が進行し、熱酸化膜の
分だけゲイト絶縁膜２２の膜厚は増加する。この様にし
て熱酸化膜を形成すると、非常に界面準位の少ない半導
体／絶縁膜界面を得ることができる。また、活性層端部
における熱酸化膜の形成不良（エッジシニング）を防ぐ
効果もある。
縁膜２２との界面では熱酸化反応が進行し、熱酸化膜の
分だけゲイト絶縁膜２２の膜厚は増加する。この様にし
て熱酸化膜を形成すると、非常に界面準位の少ない半導
体／絶縁膜界面を得ることができる。また、活性層端部
における熱酸化膜の形成不良（エッジシニング）を防ぐ
効果もある。
【０１３６】この後は、実施例１と同様の工程に従って
ゲイト電極等を形成すれば図９に示す様な構造のピニン
グＴＦＴが完成する。こうして作製されたＴＦＴは実施
例１で説明したと同様のピニング効果を実現する。
ゲイト電極等を形成すれば図９に示す様な構造のピニン
グＴＦＴが完成する。こうして作製されたＴＦＴは実施
例１で説明したと同様のピニング効果を実現する。
【０１３７】なお、本実施例ではゲッタリング工程を行
った後にピニング領域を形成しているが、ピニング領域
を形成した後にゲッタリング工程を行うこともできる。
この場合、ピニング領域の活性化がゲッタリング工程と
同時に行われるという利点があるが、ピニング領域に添
加された不純物元素の熱拡散を抑える様に注意する必要
がある。
った後にピニング領域を形成しているが、ピニング領域
を形成した後にゲッタリング工程を行うこともできる。
この場合、ピニング領域の活性化がゲッタリング工程と
同時に行われるという利点があるが、ピニング領域に添
加された不純物元素の熱拡散を抑える様に注意する必要
がある。
【０１３８】また、本実施例の作製工程に従って作製さ
れた結晶性シリコン膜は特異な結晶構造を有している。
本発明者らはこの結晶性シリコン膜を電子線回折、Ｘ線
回折、ＨＲＴＥＭ（高分解能透過型電子顕微鏡法）、Ｓ
ＩＭＳ（質量二次イオン分析）等、様々な分析手法を駆
使して分析している。（本発明者らによる特願平9-1652
16号明細書に詳細が記載されている。）
れた結晶性シリコン膜は特異な結晶構造を有している。
本発明者らはこの結晶性シリコン膜を電子線回折、Ｘ線
回折、ＨＲＴＥＭ（高分解能透過型電子顕微鏡法）、Ｓ
ＩＭＳ（質量二次イオン分析）等、様々な分析手法を駆
使して分析している。（本発明者らによる特願平9-1652
16号明細書に詳細が記載されている。）
【０１３９】そうした実験結果から、本実施例の結晶性
シリコン膜は主たる配向面が｛１１０｝面であることが
判明している。また、結晶粒界近傍の格子縞をＨＲＴＥ
Ｍで詳細に観察した結果、結晶粒界の殆どが一般的に低
角粒界と分類される粒界群に含まれるものであり、電気
的に不活性であることが判明している。
シリコン膜は主たる配向面が｛１１０｝面であることが
判明している。また、結晶粒界近傍の格子縞をＨＲＴＥ
Ｍで詳細に観察した結果、結晶粒界の殆どが一般的に低
角粒界と分類される粒界群に含まれるものであり、電気
的に不活性であることが判明している。
【０１４０】従って、結晶粒界はキャリアにとってトラ
ップとして振る舞わず、キャリアの移動を何ら妨げない
と見なせる。即ち、本実施例の結晶性シリコン膜は実質
的に単結晶と見なせる構造を有する結晶半導体薄膜であ
ると言える。
ップとして振る舞わず、キャリアの移動を何ら妨げない
と見なせる。即ち、本実施例の結晶性シリコン膜は実質
的に単結晶と見なせる構造を有する結晶半導体薄膜であ
ると言える。
【０１４１】〔実施例４〕本実施例では、実施例２とは
異なる構成のＴＦＴ作製工程について説明する。説明に
は図１１を用いるが、基本的には実施例２で説明した作
製工程と同じであるので、相違点のみを詳細に説明す
る。
異なる構成のＴＦＴ作製工程について説明する。説明に
は図１１を用いるが、基本的には実施例２で説明した作
製工程と同じであるので、相違点のみを詳細に説明す
る。
【０１４２】まず、図１１（Ａ）に示す様に、絶縁表面
を有する基板２３を用意し、次に、減圧熱ＣＶＤ法（ま
たはプラズマＣＶＤ法）により、非晶質半導体薄膜（本
実施例は非晶質シリコン膜を例にとる）２４を形成す
る。本実施例の場合、絶縁表面を有する基板２３はプロ
セス中の最高加熱温度によって決定される。最高温度が
650 ℃位までならばガラス基板を用いることができる
が、それ以上の温度では耐熱性の高い基板（シリコン基
板や石英基板等）を用いなくてはならない。
を有する基板２３を用意し、次に、減圧熱ＣＶＤ法（ま
たはプラズマＣＶＤ法）により、非晶質半導体薄膜（本
実施例は非晶質シリコン膜を例にとる）２４を形成す
る。本実施例の場合、絶縁表面を有する基板２３はプロ
セス中の最高加熱温度によって決定される。最高温度が
650 ℃位までならばガラス基板を用いることができる
が、それ以上の温度では耐熱性の高い基板（シリコン基
板や石英基板等）を用いなくてはならない。
【０１４３】次に、非晶質シリコン膜２４上に触媒元素
の含有層２５を形成する。なお、本実施例では結晶化手
段として特開平7-130652号公報の実施例１を用いた場合
について説明する。勿論、同公報の実施例２に記載され
た技術を用いても良い。また、使用しうる触媒元素は実
施例２で説明した通りである。（図１１（Ａ））
の含有層２５を形成する。なお、本実施例では結晶化手
段として特開平7-130652号公報の実施例１を用いた場合
について説明する。勿論、同公報の実施例２に記載され
た技術を用いても良い。また、使用しうる触媒元素は実
施例２で説明した通りである。（図１１（Ａ））
【０１４４】次に、結晶化のための加熱処理を行い、多
結晶シリコン膜２６を得る。加熱処理は電熱炉において
500〜700 ℃（好ましくは 550〜650 ℃）で行う。そし
て、得られた多結晶シリコン膜２６に対してレーザー光
の照射を行い、結晶性の改善を図る。レーザー光源とし
てはＫｒＦエキシマレーザー、ＸｅＣｌエキシマレーザ
ーまたはＹＡＧレーザー等を用いれば良い。なお、この
レーザーアニール工程は省略することも可能である。
（図１１（Ｂ））
結晶シリコン膜２６を得る。加熱処理は電熱炉において
500〜700 ℃（好ましくは 550〜650 ℃）で行う。そし
て、得られた多結晶シリコン膜２６に対してレーザー光
の照射を行い、結晶性の改善を図る。レーザー光源とし
てはＫｒＦエキシマレーザー、ＸｅＣｌエキシマレーザ
ーまたはＹＡＧレーザー等を用いれば良い。なお、この
レーザーアニール工程は省略することも可能である。
（図１１（Ｂ））
【０１４５】レーザー光の照射が終了したら、その上に
レジストマスク２７を形成する。次に１５族から選ばれ
た元素のドーピング工程をプラズマドーピング法（また
はイオン注入法）で行う。１５族元素としては、Ｎ（窒
素）、Ｐ（リン）、Ａｓ（砒素）、Ｓｂ（アンチモ
ン）、Ｂｉ（ビスマス）が挙げられる。特に顕著な作用
効果を示すのはリンであるので、本実施例ではリンを用
いる。
レジストマスク２７を形成する。次に１５族から選ばれ
た元素のドーピング工程をプラズマドーピング法（また
はイオン注入法）で行う。１５族元素としては、Ｎ（窒
素）、Ｐ（リン）、Ａｓ（砒素）、Ｓｂ（アンチモ
ン）、Ｂｉ（ビスマス）が挙げられる。特に顕著な作用
効果を示すのはリンであるので、本実施例ではリンを用
いる。
【０１４６】また、ドーピング条件はＲＦ電力を20W 、
加速電圧を 5〜30keV （代表的には10keV)に設定し、Ｐ
元素のドーズ量は 1×1013ions/cm2以上（好ましくは 5
×1013〜 5×1014ions/cm2）で行えば良い。
加速電圧を 5〜30keV （代表的には10keV)に設定し、Ｐ
元素のドーズ量は 1×1013ions/cm2以上（好ましくは 5
×1013〜 5×1014ions/cm2）で行えば良い。
【０１４７】こうして高濃度にリンを含有した領域２
８、２９が形成される。この領域をゲッタリング領域と
呼ぶ。また、３０で示される領域は、レジストマスク２
７によって保護されるためリンは注入されない。この領
域は後に活性層として利用する領域であり、被ゲッタリ
ング領域と呼ぶ。（図１１（Ｃ））
８、２９が形成される。この領域をゲッタリング領域と
呼ぶ。また、３０で示される領域は、レジストマスク２
７によって保護されるためリンは注入されない。この領
域は後に活性層として利用する領域であり、被ゲッタリ
ング領域と呼ぶ。（図１１（Ｃ））
【０１４８】リンのイオン注入工程が終了したら、レジ
ストマスク２７を除去した後ゲッタリングのための加熱
処理を行い、被ゲッタリング領域３０の内部に残存する
触媒元素を、ゲッタリング領域２８、２９に移動させる
（矢印の方向）。こうして触媒元素濃度が低減された被
ゲッタリング領域３１を得る。（図１１（Ｄ））
ストマスク２７を除去した後ゲッタリングのための加熱
処理を行い、被ゲッタリング領域３０の内部に残存する
触媒元素を、ゲッタリング領域２８、２９に移動させる
（矢印の方向）。こうして触媒元素濃度が低減された被
ゲッタリング領域３１を得る。（図１１（Ｄ））
【０１４９】この時、加熱処理は電熱炉中において不活
性雰囲気、水素雰囲気、酸化性雰囲気またはハロゲン元
素を含む酸化性雰囲気にいずれかで行えば良い。また、
温度は 500℃〜1050℃とすれば良い。ただし、リンが被
ゲッタリング領域３１に逆拡散しない程度の温度を上限
とする。
性雰囲気、水素雰囲気、酸化性雰囲気またはハロゲン元
素を含む酸化性雰囲気にいずれかで行えば良い。また、
温度は 500℃〜1050℃とすれば良い。ただし、リンが被
ゲッタリング領域３１に逆拡散しない程度の温度を上限
とする。
【０１５０】なお、基板２３としてガラス基板を用いる
場合には上記加熱処理は 550〜650℃とするのが好まし
い。また、耐熱性の高いシリコン基板や石英基板を用い
る場合には 700〜950 ℃とするのが好ましい。
場合には上記加熱処理は 550〜650℃とするのが好まし
い。また、耐熱性の高いシリコン基板や石英基板を用い
る場合には 700〜950 ℃とするのが好ましい。
【０１５１】そして、パターニングによって活性層３２
を形成する。この時、ゲッタリング領域２８、２９は除
去する。こうすることで活性層３２は十分に触媒元素濃
度が低減された領域となる。なお、被ゲッタリング領域
３１とゲッタリング領域２８、２９との界面近傍には触
媒元素が高濃度に存在する傾向にあるので、パターニン
グ時に一緒に除去することが望ましい。（図１１
（Ｅ））
を形成する。この時、ゲッタリング領域２８、２９は除
去する。こうすることで活性層３２は十分に触媒元素濃
度が低減された領域となる。なお、被ゲッタリング領域
３１とゲッタリング領域２８、２９との界面近傍には触
媒元素が高濃度に存在する傾向にあるので、パターニン
グ時に一緒に除去することが望ましい。（図１１
（Ｅ））
【０１５２】こうして実施例１の図７（Ａ）と同じ状態
が得られる。この後は、実施例１と同様の工程に従って
ピニング領域を形成し、ゲイト電極等を形成すれば図９
に示す様な構造のピニングＴＦＴが完成する。こうして
作製されたＴＦＴは実施例１で説明したと同様のピニン
グ効果を実現する。
が得られる。この後は、実施例１と同様の工程に従って
ピニング領域を形成し、ゲイト電極等を形成すれば図９
に示す様な構造のピニングＴＦＴが完成する。こうして
作製されたＴＦＴは実施例１で説明したと同様のピニン
グ効果を実現する。
【０１５３】なお、本実施例ではゲッタリング領域を形
成するにあたってイオン注入法を利用する例を示した
が、ＰＳＧ等を用いることもできる。また、１５族から
選ばれた元素を含む雰囲気中で加熱処理してゲッタリン
グすることもできる。
成するにあたってイオン注入法を利用する例を示した
が、ＰＳＧ等を用いることもできる。また、１５族から
選ばれた元素を含む雰囲気中で加熱処理してゲッタリン
グすることもできる。
【０１５４】また、本実施例の作製工程に従って作製さ
れた結晶シリコン膜をＨＲＴＥＭや電子線回折等の手法
を用いて分析した結果、実施例３で説明したのと同様
に、主たる配向面は｛１１０｝面であり、実質的に単結
晶と見なせる構造を有する結晶半導体薄膜であることが
判明している。
れた結晶シリコン膜をＨＲＴＥＭや電子線回折等の手法
を用いて分析した結果、実施例３で説明したのと同様
に、主たる配向面は｛１１０｝面であり、実質的に単結
晶と見なせる構造を有する結晶半導体薄膜であることが
判明している。
【０１５５】〔実施例５〕実施例１乃至実施例４におい
て、非晶質シリコン膜を多結晶シリコン膜に変成させる
手段として特開平7-130652号公報を用いる場合、同公報
の実施例１記載の技術を利用するか、実施例２の技術を
利用するかで多結晶シリコン膜の結晶構造が異なる。
て、非晶質シリコン膜を多結晶シリコン膜に変成させる
手段として特開平7-130652号公報を用いる場合、同公報
の実施例１記載の技術を利用するか、実施例２の技術を
利用するかで多結晶シリコン膜の結晶構造が異なる。
【０１５６】同公報の実施例１に従った場合、多結晶シ
リコン膜は不規則な形状の結晶粒が集合して構成され
る。そのため、従来のＴＦＴ（ピニング領域を設けない
ＴＦＴ）では結晶粒界を伝わるキャリアによってリーク
電流（オフ電流）が高くなるなどの問題があった。
リコン膜は不規則な形状の結晶粒が集合して構成され
る。そのため、従来のＴＦＴ（ピニング領域を設けない
ＴＦＴ）では結晶粒界を伝わるキャリアによってリーク
電流（オフ電流）が高くなるなどの問題があった。
【０１５７】しかしながら、本願発明のピニングＴＦＴ
は結晶粒界とは無関係に形成されるピニング領域によっ
てキャリアの移動経路が概略一方向に規定されるので、
結晶粒界を伝わるリーク電流等の問題が低減されるとい
う利点を持つ。
は結晶粒界とは無関係に形成されるピニング領域によっ
てキャリアの移動経路が概略一方向に規定されるので、
結晶粒界を伝わるリーク電流等の問題が低減されるとい
う利点を持つ。
【０１５８】図１２（Ａ）は上記公報の実施例１に示し
た手段によって結晶化した結晶性シリコン膜にピニング
領域を形成した例である。３３は結晶粒、３４は結晶粒
界、３５はピニング領域である。
た手段によって結晶化した結晶性シリコン膜にピニング
領域を形成した例である。３３は結晶粒、３４は結晶粒
界、３５はピニング領域である。
【０１５９】また、上記公報の実施例２に従った場合、
結晶性シリコン膜は微視的に見れば複数の棒状または偏
平棒状結晶が互いに概略平行に特定方向への規則性をも
って並んだ結晶構造を有することがＴＥＭ（透過型電子
顕微鏡）による観察で確認されている。
結晶性シリコン膜は微視的に見れば複数の棒状または偏
平棒状結晶が互いに概略平行に特定方向への規則性をも
って並んだ結晶構造を有することがＴＥＭ（透過型電子
顕微鏡）による観察で確認されている。
【０１６０】図１２（Ｂ）において、３６は棒状または
偏平棒状結晶、３７は結晶粒界、３８はピニング領域で
ある。この際、ピニング領域は結晶粒界に重ねて形成し
ても良いし、結晶粒界と並べて概略平行に形成しても良
い。例えば、任意の２本のピニング領域の間に１本乃至
数本の結晶粒界が存在する様な構成でも良い。
偏平棒状結晶、３７は結晶粒界、３８はピニング領域で
ある。この際、ピニング領域は結晶粒界に重ねて形成し
ても良いし、結晶粒界と並べて概略平行に形成しても良
い。例えば、任意の２本のピニング領域の間に１本乃至
数本の結晶粒界が存在する様な構成でも良い。
【０１６１】また、場合によっては結晶粒界の延びる方
向と垂直にピニング領域を設ける構成にしても良い。そ
の場合、オン電流は低下してしまうが、低オフ電流特性
を実現できる。
向と垂直にピニング領域を設ける構成にしても良い。そ
の場合、オン電流は低下してしまうが、低オフ電流特性
を実現できる。
【０１６２】また、上述のどちらの結晶構造体を有する
結晶性シリコン膜も実施例２および実施例３に示した様
な触媒元素のゲッタリング工程を経過することで結晶性
が飛躍的に向上することが本発明者の実験により確認さ
れている。
結晶性シリコン膜も実施例２および実施例３に示した様
な触媒元素のゲッタリング工程を経過することで結晶性
が飛躍的に向上することが本発明者の実験により確認さ
れている。
【０１６３】本発明者らの解析によれば、その様な結晶
性シリコン膜は結晶粒界が電気的に不活性であり、単な
るエネルギー障壁として振る舞うと推測される。従っ
て、特に特開平130652号公報の実施例２に記載された技
術に対して本願明細書の実施例３または実施例４の技術
を適用した場合、結晶粒界そのものが本願発明のピニン
グ領域と似た様な機能を果たしていると考えられる。
性シリコン膜は結晶粒界が電気的に不活性であり、単な
るエネルギー障壁として振る舞うと推測される。従っ
て、特に特開平130652号公報の実施例２に記載された技
術に対して本願明細書の実施例３または実施例４の技術
を適用した場合、結晶粒界そのものが本願発明のピニン
グ領域と似た様な機能を果たしていると考えられる。
【０１６４】この場合、互いに概略平行に特定方向への
規則性をもって並んだ結晶粒の結晶粒界が図１（Ａ）の
ピニング領域１０４に相当し、結晶粒がチャネル形成領
域１０５に相当する。ただし、キャリアの移動経路を規
定する障壁としての効果はピニング領域よりも小さく、
ある程度のキャリアは障壁（結晶粒界）を横切って移動
する。従って、結晶粒界の延びる方向と一致させてピニ
ング領域を設ければより効果的にピニング効果を得るこ
とができる。
規則性をもって並んだ結晶粒の結晶粒界が図１（Ａ）の
ピニング領域１０４に相当し、結晶粒がチャネル形成領
域１０５に相当する。ただし、キャリアの移動経路を規
定する障壁としての効果はピニング領域よりも小さく、
ある程度のキャリアは障壁（結晶粒界）を横切って移動
する。従って、結晶粒界の延びる方向と一致させてピニ
ング領域を設ければより効果的にピニング効果を得るこ
とができる。
【０１６５】なお、本実施例では実施例２乃至実施例４
に示した全ての半導体装置に適用することができる。ま
た、他の全ての実施例と組み合わせることができる。
に示した全ての半導体装置に適用することができる。ま
た、他の全ての実施例と組み合わせることができる。
【０１６６】〔実施例６〕実施例２に示したピニングＴ
ＦＴでは、ゲイト電極としてアルミニウムまたはアルミ
ニウムを主成分とする金属薄膜を用いているが、一導電
性を持たせたシリコンゲイト電極を用いることもでき
る。
ＦＴでは、ゲイト電極としてアルミニウムまたはアルミ
ニウムを主成分とする金属薄膜を用いているが、一導電
性を持たせたシリコンゲイト電極を用いることもでき
る。
【０１６７】シリコンゲイト電極を用いた場合には、ゲ
イト電極形成後に行いうる加熱処理の上限温度が上がる
ので、ＴＦＴの作製工程のマージンが向上してスループ
ットの向上や特性改善効果を期待することができる。
イト電極形成後に行いうる加熱処理の上限温度が上がる
ので、ＴＦＴの作製工程のマージンが向上してスループ
ットの向上や特性改善効果を期待することができる。
【０１６８】なお、本実施例では実施例２乃至実施例４
に示した全ての半導体装置に適用することができる。ま
た、他の全ての実施例と組み合わせることができる。
に示した全ての半導体装置に適用することができる。ま
た、他の全ての実施例と組み合わせることができる。
【０１６９】〔実施例７〕本実施例では、実施例４に示
したリンによる金属元素のゲッタリング効果を利用して
ソース／ドレイン領域に結晶化を助長する触媒元素のゲ
ッタリングを行う場合の例について説明する。
したリンによる金属元素のゲッタリング効果を利用して
ソース／ドレイン領域に結晶化を助長する触媒元素のゲ
ッタリングを行う場合の例について説明する。
【０１７０】まず、実施例２に示した工程に従って図８
（Ｃ）に示す状態を得る。この状態ではソース領域７１
４およびドレイン領域７１５が高濃度のリンを含有して
いる。そして、この状態で 400〜650 ℃（好ましくは 4
50〜500 ℃）の加熱処理を行い、活性領域７１８に残存
する触媒元素をソース領域７１４およびドレイン領域７
１５にゲッタリングする。
（Ｃ）に示す状態を得る。この状態ではソース領域７１
４およびドレイン領域７１５が高濃度のリンを含有して
いる。そして、この状態で 400〜650 ℃（好ましくは 4
50〜500 ℃）の加熱処理を行い、活性領域７１８に残存
する触媒元素をソース領域７１４およびドレイン領域７
１５にゲッタリングする。
【０１７１】加熱処理温度を 400〜650 ℃と設定したの
は、ゲイト電極として利用するアルミニウムを主成分と
する金属薄膜の耐熱性を考慮したためである。従って、
実施例７に示した様にゲイト電極としてシリコンゲイト
を用いる場合には、加熱処理温度を 600〜1050℃（好ま
しくは 700〜950 ℃）とすることができる。
は、ゲイト電極として利用するアルミニウムを主成分と
する金属薄膜の耐熱性を考慮したためである。従って、
実施例７に示した様にゲイト電極としてシリコンゲイト
を用いる場合には、加熱処理温度を 600〜1050℃（好ま
しくは 700〜950 ℃）とすることができる。
【０１７２】また、Ｐチャネル型ピニングＴＦＴの場
合、ソース／ドレイン領域には高濃度のボロンまたはイ
ンジウムが添加される。これらボロンまたはインジウム
だけでは触媒元素をゲッタリングすることはできない。
合、ソース／ドレイン領域には高濃度のボロンまたはイ
ンジウムが添加される。これらボロンまたはインジウム
だけでは触媒元素をゲッタリングすることはできない。
【０１７３】ところが本発明者らの実験によれば、ある
程度のリン（ドーズ量は 5×1014atoms/cm2 程度）とそ
れを超える濃度のボロン（ドーズ量は 1×1015〜 1.5×
1015atoms/cm2 程度）とが混在した状態では、優れたゲ
ッタリング効果を示すことが判明した。これを利用すれ
ば、Ｐチャネル型ピニングＴＦＴでもソース／ドレイン
領域に触媒元素のゲッタリングを行うことが可能であ
る。
程度のリン（ドーズ量は 5×1014atoms/cm2 程度）とそ
れを超える濃度のボロン（ドーズ量は 1×1015〜 1.5×
1015atoms/cm2 程度）とが混在した状態では、優れたゲ
ッタリング効果を示すことが判明した。これを利用すれ
ば、Ｐチャネル型ピニングＴＦＴでもソース／ドレイン
領域に触媒元素のゲッタリングを行うことが可能であ
る。
【０１７４】なお、本実施例では実施例２乃至実施例４
に示した全ての半導体装置に適用することができる。ま
た、他の全ての実施例と組み合わせることができる。
に示した全ての半導体装置に適用することができる。ま
た、他の全ての実施例と組み合わせることができる。
【０１７５】〔実施例８〕実施例１乃至実施例８では活
性層として結晶性シリコン膜（多結晶シリコン膜または
実質的に単結晶と見なせるシリコン膜）を用いる例を示
したが、本願発明に利用することのできる結晶半導体薄
膜は結晶性シリコン膜に限定されるものではない。
性層として結晶性シリコン膜（多結晶シリコン膜または
実質的に単結晶と見なせるシリコン膜）を用いる例を示
したが、本願発明に利用することのできる結晶半導体薄
膜は結晶性シリコン膜に限定されるものではない。
【０１７６】まず、本願発明であるピニングＦＥＴにお
いて、活性領域の少なくとも一部を化合物半導体膜、或
いは化合物半導体膜と結晶性シリコン膜との積層構造と
することも可能である。
いて、活性領域の少なくとも一部を化合物半導体膜、或
いは化合物半導体膜と結晶性シリコン膜との積層構造と
することも可能である。
【０１７７】例えば、化合物半導体膜としてはガリウム
砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）またはシ
リコンゲルマニウム（Ｓｉx Ｇｅ1-x ：ただし、ｘは0.
5 〜9.5 ）などを材料とした薄膜を用いても良い。
砒素（ＧａＡｓ）、インジウムリン（ＩｎＰ）またはシ
リコンゲルマニウム（Ｓｉx Ｇｅ1-x ：ただし、ｘは0.
5 〜9.5 ）などを材料とした薄膜を用いても良い。
【０１７８】特に、Ｓｉx Ｇｅ1-x で示される化合物半
導体膜を活性領域として利用する場合、結晶性シリコン
膜よりも高いキャリア移動度が得られる。即ち、この効
果に本願発明の効果を組み合わせることで、さらに高い
モビリティを有する半導体装置を実現することが可能で
ある。
導体膜を活性領域として利用する場合、結晶性シリコン
膜よりも高いキャリア移動度が得られる。即ち、この効
果に本願発明の効果を組み合わせることで、さらに高い
モビリティを有する半導体装置を実現することが可能で
ある。
【０１７９】なお、本実施例は実施例２乃至実施例４に
示した全ての半導体装置に適用することができる。ま
た、他の全ての実施例と組み合わせることも可能であ
る。
示した全ての半導体装置に適用することができる。ま
た、他の全ての実施例と組み合わせることも可能であ
る。
【０１８０】〔実施例９〕本実施例では、本願発明のピ
ニングＴＦＴに対して基板浮遊効果を防ぐための構成を
加えた例について説明する。基板浮遊効果とは衝突電離
によって生成した少数キャリアがチャネル下に蓄積さ
れ、寄生バイポーラトランジスタを導通させてソース−
ドレイン間耐圧を低下させる現象である。
ニングＴＦＴに対して基板浮遊効果を防ぐための構成を
加えた例について説明する。基板浮遊効果とは衝突電離
によって生成した少数キャリアがチャネル下に蓄積さ
れ、寄生バイポーラトランジスタを導通させてソース−
ドレイン間耐圧を低下させる現象である。
【０１８１】これを解決するために、本実施例ではピニ
ング領域の配置を図１３に示す様な構成とした。なお、
基本的な構成は図１（Ａ）と同様であるので、必要な箇
所のみ符号を付して説明する。また、基板浮遊効果はＰ
チャネル型ではさほど問題とならず、Ｎチャネル型で顕
著な問題となる。そのため、本実施例ではＮチャネル型
ピニングＴＦＴを例にとって説明する。
ング領域の配置を図１３に示す様な構成とした。なお、
基本的な構成は図１（Ａ）と同様であるので、必要な箇
所のみ符号を付して説明する。また、基板浮遊効果はＰ
チャネル型ではさほど問題とならず、Ｎチャネル型で顕
著な問題となる。そのため、本実施例ではＮチャネル型
ピニングＴＦＴを例にとって説明する。
【０１８２】図１３に示した様な構造のピニングＴＦＴ
の場合、衝突電離によって発生した少数キャリア（正
孔）はピニング領域３９を流れ、そのままソース領域４
０に到達する。そこで、ピニング領域３９に外部端子を
接続して正孔を引き出せば正孔の蓄積を防ぐことができ
る。外部端子としては、例えば４１で示されるコンタク
トホールでソース領域４０と接するソース電極を用いれ
ば良い。
の場合、衝突電離によって発生した少数キャリア（正
孔）はピニング領域３９を流れ、そのままソース領域４
０に到達する。そこで、ピニング領域３９に外部端子を
接続して正孔を引き出せば正孔の蓄積を防ぐことができ
る。外部端子としては、例えば４１で示されるコンタク
トホールでソース領域４０と接するソース電極を用いれ
ば良い。
【０１８３】この様に、本願発明のピニング領域は衝突
電離によって発生した少数キャリア（正孔）を多数キャ
リア（電子）とは逆の方向に流し、そのまま外部へ引き
出すためのパスとしても機能する。
電離によって発生した少数キャリア（正孔）を多数キャ
リア（電子）とは逆の方向に流し、そのまま外部へ引き
出すためのパスとしても機能する。
【０１８４】なお、本実施例の場合、ピニング領域３９
はＰ型の導電性を有するため、正孔は移動できるが電子
が移動することはない。即ち、多数キャリアである電子
はチャネル形成領域４２のみを流れる。
はＰ型の導電性を有するため、正孔は移動できるが電子
が移動することはない。即ち、多数キャリアである電子
はチャネル形成領域４２のみを流れる。
【０１８５】本実施例の様な構成とすることで基板浮遊
効果を防ぐことが可能であるため、実施例１で説明した
パンチスルーによる耐圧の低下防止効果との相乗効果
で、非常に高い耐圧を有する信頼性の高い半導体装置を
実現できる。
効果を防ぐことが可能であるため、実施例１で説明した
パンチスルーによる耐圧の低下防止効果との相乗効果
で、非常に高い耐圧を有する信頼性の高い半導体装置を
実現できる。
【０１８６】勿論、基板浮遊効果対策として他の公知の
技術（代表的にはソース領域にゲルマニウムを添加して
ボテンシャル井戸を形成する技術等）を利用しても良い
し、その様な公知技術と組み合わせても良い。
技術（代表的にはソース領域にゲルマニウムを添加して
ボテンシャル井戸を形成する技術等）を利用しても良い
し、その様な公知技術と組み合わせても良い。
【０１８７】本実施例の構成は、実施例２乃至４に示し
た全ての構成の半導体装置に適用することが可能であ
る。また、他の全ての実施例と組み合わせることができ
る。
た全ての構成の半導体装置に適用することが可能であ
る。また、他の全ての実施例と組み合わせることができ
る。
【０１８８】〔実施例１０〕本実施例では、実施例１と
は異なる構成の活性領域を形成する場合の例について説
明する。具体的には、活性領域においてピニング領域以
外にしきい値電圧を制御するための不純物元素を添加す
る場合に例である。なお、説明には図１４を用いるが、
基本的な構成は実施例１で説明した図１（Ａ）とほぼ同
じであるので、必要箇所のみに符号を付して説明する。
は異なる構成の活性領域を形成する場合の例について説
明する。具体的には、活性領域においてピニング領域以
外にしきい値電圧を制御するための不純物元素を添加す
る場合に例である。なお、説明には図１４を用いるが、
基本的な構成は実施例１で説明した図１（Ａ）とほぼ同
じであるので、必要箇所のみに符号を付して説明する。
【０１８９】図１４において、４３はソース領域、４４
はドレイン領域、４５はチャネル形成領域である。そし
て、４６〜４８はソース／ドレイン領域４３、４４とは
逆の導電型を呈する不純物領域（ピニング領域）であ
る。
はドレイン領域、４５はチャネル形成領域である。そし
て、４６〜４８はソース／ドレイン領域４３、４４とは
逆の導電型を呈する不純物領域（ピニング領域）であ
る。
【０１９０】本実施例の特徴は、ピニング領域４６〜４
８以外に、しきい値電圧制御用の不純物領域４９、５０
が設けられている点にある。このしきい値電圧制御用の
不純物領域４９、５０はソース／ドレイン領域４３、４
４と同一導電型の不純物領域である。
８以外に、しきい値電圧制御用の不純物領域４９、５０
が設けられている点にある。このしきい値電圧制御用の
不純物領域４９、５０はソース／ドレイン領域４３、４
４と同一導電型の不純物領域である。
【０１９１】なお、図１４ではソース／ドレイン領域４
３、４４双方と接する様にしきい値電圧制御用の不純物
領域４９、５０が設けられているが、ソース／ドレイン
領域のどちらか片方のみに接する様に形成しても良い。
また、ソース／ドレイン領域のどちらとも接しない様に
形成しても良い。
３、４４双方と接する様にしきい値電圧制御用の不純物
領域４９、５０が設けられているが、ソース／ドレイン
領域のどちらか片方のみに接する様に形成しても良い。
また、ソース／ドレイン領域のどちらとも接しない様に
形成しても良い。
【０１９２】ところで、一般的にＴＦＴのしきい値電圧
は活性領域とゲイト電極との仕事関数差やゲイト絶縁膜
の膜厚などによってしきい値電圧が正負いずれかの方向
にシフトしてしまうことがある。このしきい値電圧の変
動はＴＦＴで半導体回路を構築する際に動作電圧の設定
に大きく関与するため大きな問題となっている。
は活性領域とゲイト電極との仕事関数差やゲイト絶縁膜
の膜厚などによってしきい値電圧が正負いずれかの方向
にシフトしてしまうことがある。このしきい値電圧の変
動はＴＦＴで半導体回路を構築する際に動作電圧の設定
に大きく関与するため大きな問題となっている。
【０１９３】本願発明のピニングＴＦＴは、ピニング領
域に添加された不純物元素による効果とピニング領域に
よって制御された狭チャネル効果とによってしきい値電
圧を制御できるという特徴を持つが、仕事関数差による
しきい値電圧のシフトが大きい場合などはそれだけでは
制御が困難な場合がありうる。
域に添加された不純物元素による効果とピニング領域に
よって制御された狭チャネル効果とによってしきい値電
圧を制御できるという特徴を持つが、仕事関数差による
しきい値電圧のシフトが大きい場合などはそれだけでは
制御が困難な場合がありうる。
【０１９４】その様な場合に、意図的且つ局部的に設け
たしきい値電圧制御用の不純物領域４９、５０によって
強制的に所望のしきい値電圧を実現するのが本実施例の
ピニングＴＦＴの特徴である。
たしきい値電圧制御用の不純物領域４９、５０によって
強制的に所望のしきい値電圧を実現するのが本実施例の
ピニングＴＦＴの特徴である。
【０１９５】なお、しきい値電圧を正の方向に動かす場
合はしきい値電圧制御用の不純物領域４９、５０を１３
族から選ばれた元素（代表的にはボロンまたはインジウ
ム）で形成すれば良い。ただし、Ｎチャネル型ピニング
ＴＦＴの場合にはピニング領域が同様の役割を果たすの
で必要ない。
合はしきい値電圧制御用の不純物領域４９、５０を１３
族から選ばれた元素（代表的にはボロンまたはインジウ
ム）で形成すれば良い。ただし、Ｎチャネル型ピニング
ＴＦＴの場合にはピニング領域が同様の役割を果たすの
で必要ない。
【０１９６】また、負の方向に動かす場合には１５族か
ら選ばれた元素（代表的にはリンまたは砒素）で形成す
れば良い。勿論、Ｐチャネル型ピニングＴＦＴの場合に
はピニング領域が同様の役割を果たすので必要ない。
ら選ばれた元素（代表的にはリンまたは砒素）で形成す
れば良い。勿論、Ｐチャネル型ピニングＴＦＴの場合に
はピニング領域が同様の役割を果たすので必要ない。
【０１９７】なお、しきい値電圧制御用の不純物領域４
９、５０は多数キャリアにとってエネルギー障壁とはな
らないので、多数キャリアの移動経路として機能する。
そのため、しきい値電圧制御用の不純物領域４９、５０
が有効チャネル幅を狭める様なことはないと考えられ
る。
９、５０は多数キャリアにとってエネルギー障壁とはな
らないので、多数キャリアの移動経路として機能する。
そのため、しきい値電圧制御用の不純物領域４９、５０
が有効チャネル幅を狭める様なことはないと考えられ
る。
【０１９８】なお、本実施例の構成は、実施例２乃至実
施例４に示した全ての半導体装置の構成に対して適用す
ることが可能である。また、他の全ての実施例と組み合
わせることが可能である。
施例４に示した全ての半導体装置の構成に対して適用す
ることが可能である。また、他の全ての実施例と組み合
わせることが可能である。
【０１９９】〔実施例１１〕実施例５ではピニング領域
の配置と結晶粒界の関係について記載したが、本実施例
ではその特殊な場合について説明する。なお、本実施例
は特にＮチャネル型ＴＦＴにおいて効果を発揮する技術
である。
の配置と結晶粒界の関係について記載したが、本実施例
ではその特殊な場合について説明する。なお、本実施例
は特にＮチャネル型ＴＦＴにおいて効果を発揮する技術
である。
【０２００】実施例１で説明した様に、本願発明のピニ
ングＴＦＴは不純物散乱によるモビリティ低下を避ける
ことができるので、実質的に数４で示される格子散乱の
みで決まると考えられる。本実施例では数４においてキ
ャリアの有効質量（ｍ＊）を極力小さくする（結果的に
μtotal は大きくなる）構成を示す。
ングＴＦＴは不純物散乱によるモビリティ低下を避ける
ことができるので、実質的に数４で示される格子散乱の
みで決まると考えられる。本実施例では数４においてキ
ャリアの有効質量（ｍ＊）を極力小さくする（結果的に
μtotal は大きくなる）構成を示す。
【０２０１】文献によると、電子の移動方向とシリコン
結晶の〈１００〉方向とが一致した時に電子の有効質量
が最も小さくなると報告されている。この現象は特に４
〔Ｋ：ケルビン〕という極低温において顕著に現れる。
結晶の〈１００〉方向とが一致した時に電子の有効質量
が最も小さくなると報告されている。この現象は特に４
〔Ｋ：ケルビン〕という極低温において顕著に現れる。
【０２０２】図１５（Ａ）は絶縁表面を有する基板上に
特開平8-78329 号公報に記載された技術を利用して形成
した結晶性シリコン膜である。ただし、上記公報記載の
技術と実施例２（または実施例３）とを組み合わせて形
成している。
特開平8-78329 号公報に記載された技術を利用して形成
した結晶性シリコン膜である。ただし、上記公報記載の
技術と実施例２（または実施例３）とを組み合わせて形
成している。
【０２０３】上述の手段で得られた結晶性シリコン膜は
｛１１０｝面を主たる配向面とする特徴がある。また、
結晶性シリコン膜を構成する個々の棒状または偏平棒状
結晶５１の成長方向は〈１１１〉軸方向に概略一致す
る。これらの結果は、電子回折パターンから確認されて
いる。その様子を図１５（Ｂ）に示す。
｛１１０｝面を主たる配向面とする特徴がある。また、
結晶性シリコン膜を構成する個々の棒状または偏平棒状
結晶５１の成長方向は〈１１１〉軸方向に概略一致す
る。これらの結果は、電子回折パターンから確認されて
いる。その様子を図１５（Ｂ）に示す。
【０２０４】図１５（Ｂ）に示す様に、結晶面が｛１１
０｝面である場合、面内に〈１１１〉軸と〈１００〉軸
とが存在する。本実施例では、上述の文献に報告された
効果を利用するために図１５（Ａ）の様な配置でピニン
グ領域５２を形成する点に特徴がある。
０｝面である場合、面内に〈１１１〉軸と〈１００〉軸
とが存在する。本実施例では、上述の文献に報告された
効果を利用するために図１５（Ａ）の様な配置でピニン
グ領域５２を形成する点に特徴がある。
【０２０５】即ち、通常ならば結晶粒界５３に沿って
〈１１１〉軸方向に向かってキャリア（電子を例にと
る）が移動するのだが、本実施例ではピニング領域５２
を概略〈１００〉軸に一致する様に形成することで、強
制的に電子の進行方向と〈１００〉軸とを一致させてい
る。こうすることで電子の有効質量を小さくして格子散
乱を低減できるので、全体的なモビリティが向上する。
〈１１１〉軸方向に向かってキャリア（電子を例にと
る）が移動するのだが、本実施例ではピニング領域５２
を概略〈１００〉軸に一致する様に形成することで、強
制的に電子の進行方向と〈１００〉軸とを一致させてい
る。こうすることで電子の有効質量を小さくして格子散
乱を低減できるので、全体的なモビリティが向上する。
【０２０６】なお、本実施例の構成は、実施例２乃至実
施例４に示した全ての半導体装置に対して適用すること
が可能である。また、他の全ての実施例と組み合わせる
ことが可能である。
施例４に示した全ての半導体装置に対して適用すること
が可能である。また、他の全ての実施例と組み合わせる
ことが可能である。
【０２０７】〔実施例１２〕実施例２乃至実施例４に示
した半導体装置の作製方法に従えばＮチャネル型ピニン
グＴＦＴもＰチャネル型ピニングＴＦＴも作製すること
ができる。従って、公知のＣＭＯＳ技術を踏襲すれば、
Ｎチャネル型ピニングＴＦＴとＰチャネル型ピニングＴ
ＦＴとを相補的に組み合わせたＣＭＯＳ回路（インバー
タ回路）を構成することも可能である。
した半導体装置の作製方法に従えばＮチャネル型ピニン
グＴＦＴもＰチャネル型ピニングＴＦＴも作製すること
ができる。従って、公知のＣＭＯＳ技術を踏襲すれば、
Ｎチャネル型ピニングＴＦＴとＰチャネル型ピニングＴ
ＦＴとを相補的に組み合わせたＣＭＯＳ回路（インバー
タ回路）を構成することも可能である。
【０２０８】この場合、ＣＭＯＳ回路の構成は図１６
（Ａ）、（Ｂ）、（Ｃ）のいずれかの様な構成をとるこ
とができる。図１６（Ａ）は二つのピニングＴＦＴ５
４、５５を用いて形成している。なお、上段がＰチャネ
ル型、下段がＮチャネル型のピニングＴＦＴを表してい
る。
（Ａ）、（Ｂ）、（Ｃ）のいずれかの様な構成をとるこ
とができる。図１６（Ａ）は二つのピニングＴＦＴ５
４、５５を用いて形成している。なお、上段がＰチャネ
ル型、下段がＮチャネル型のピニングＴＦＴを表してい
る。
【０２０９】また、図１６（Ｂ）はＰチャネル型の方に
従来のチャネルドープを用いたＴＦＴ（チャネルドープ
ＴＦＴ）５６を用い、Ｎチャネル型の方にピニングＴＦ
Ｔ５７を用いている。また、図１６（Ｃ）は、図１６
（Ｂ）とは逆にＰチャネル型の方にピニングＴＦＴ５８
を用い、Ｐチャネル型の方にチャネルドープＴＦＴ５９
を用いた構成としている。
従来のチャネルドープを用いたＴＦＴ（チャネルドープ
ＴＦＴ）５６を用い、Ｎチャネル型の方にピニングＴＦ
Ｔ５７を用いている。また、図１６（Ｃ）は、図１６
（Ｂ）とは逆にＰチャネル型の方にピニングＴＦＴ５８
を用い、Ｐチャネル型の方にチャネルドープＴＦＴ５９
を用いた構成としている。
【０２１０】通常、Ｐチャネル型よりもＮチャネル型の
方がモビリティが高いので、図１６（Ｂ）の様な構成は
Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとの出力バラ
ンスをとるという意味で好ましい。
方がモビリティが高いので、図１６（Ｂ）の様な構成は
Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとの出力バラ
ンスをとるという意味で好ましい。
【０２１１】また、本実施例のＣＭＯＳ半導体装置には
他の全ての実施例を適用することが可能である。また、
Ｎチャネル型ピニングＴＦＴとＰチャネル型ピニングＴ
ＦＴのどちらか片方のみの他の実施例を適用することも
可能である。
他の全ての実施例を適用することが可能である。また、
Ｎチャネル型ピニングＴＦＴとＰチャネル型ピニングＴ
ＦＴのどちらか片方のみの他の実施例を適用することも
可能である。
【０２１２】〔実施例１３〕実施例１ではピニング領域
に対して１３族または１５族から選ばれた元素を添加す
る例を示したが、その代わりにＣ（炭素）、Ｎ（窒素）
またはＯ（酸素）を用いることも可能である。
に対して１３族または１５族から選ばれた元素を添加す
る例を示したが、その代わりにＣ（炭素）、Ｎ（窒素）
またはＯ（酸素）を用いることも可能である。
【０２１３】Ｃ、Ｎ、Ｏのいずれかの元素を用いた場
合、結晶半導体薄膜のエネルギーバンド幅が広がるので
結果的に高い障壁が形成される。そのため、Ｎチャネル
型にもＰチャネル型にも共用できる点に特徴がある。
合、結晶半導体薄膜のエネルギーバンド幅が広がるので
結果的に高い障壁が形成される。そのため、Ｎチャネル
型にもＰチャネル型にも共用できる点に特徴がある。
【０２１４】また、その際の添加濃度は 1×1017〜 1×
1020atoms/cm3 （代表的には 1×1018〜 1×1019atoms/
cm3 ）とすれば良い。この場合、ピニング領域自体には
しきい値電圧をシフトさせる能力はないが、狭チャネル
効果によるしきい値電圧の制御は可能である。
1020atoms/cm3 （代表的には 1×1018〜 1×1019atoms/
cm3 ）とすれば良い。この場合、ピニング領域自体には
しきい値電圧をシフトさせる能力はないが、狭チャネル
効果によるしきい値電圧の制御は可能である。
【０２１５】〔実施例１４〕本実施例では、実施例１で
説明した図１（Ａ）の構成においてピニング領域の形状
をドットパターン形状とする場合の例について説明す
る。説明には図１７を用いるが、必要箇所以外は図１
（Ａ）と同じ符号を用いる。
説明した図１（Ａ）の構成においてピニング領域の形状
をドットパターン形状とする場合の例について説明す
る。説明には図１７を用いるが、必要箇所以外は図１
（Ａ）と同じ符号を用いる。
【０２１６】図１７に示す様に、本実施例のピニング領
域６０はドットパターン状（点状）に形成される。ま
た、その周りを囲む様にしてチャネル形成領域６１が形
成される。このピニング領域６０の形状は円状に限定さ
れず楕円状、棒状等に形成することもできる。また、個
々のピニング領域の配置をずらしてちどり状に形成する
ことも可能である。
域６０はドットパターン状（点状）に形成される。ま
た、その周りを囲む様にしてチャネル形成領域６１が形
成される。このピニング領域６０の形状は円状に限定さ
れず楕円状、棒状等に形成することもできる。また、個
々のピニング領域の配置をずらしてちどり状に形成する
ことも可能である。
【０２１７】〔実施例１５〕実施例２に示したピニング
ＴＦＴの作製工程において、図７（Ａ）の下地膜７０２
の表面（上面）にピニング領域と同一導電型の不純物元
素を添加しておくことも有効である。
ＴＦＴの作製工程において、図７（Ａ）の下地膜７０２
の表面（上面）にピニング領域と同一導電型の不純物元
素を添加しておくことも有効である。
【０２１８】この場合、図５で説明した様なエネルギー
状態においてチャネル形成領域５０３のエネルギー状態
が底上げされた形となる。その様な構成とすることで下
地膜と活性領域との界面におけるキャリア散乱が低減さ
れるので、モビリティの向上に大きく寄与する。
状態においてチャネル形成領域５０３のエネルギー状態
が底上げされた形となる。その様な構成とすることで下
地膜と活性領域との界面におけるキャリア散乱が低減さ
れるので、モビリティの向上に大きく寄与する。
【０２１９】本実施例の構成は活性層を構成する多結晶
シリコン膜の下地となる絶縁層に対して行われる技術で
ある。従って、どの様な構造のピニングＴＦＴに対して
も適用することが可能である。
シリコン膜の下地となる絶縁層に対して行われる技術で
ある。従って、どの様な構造のピニングＴＦＴに対して
も適用することが可能である。
【０２２０】〔実施例１６〕本願発明はトップゲイト型
ＴＦＴ（代表的にはプレーナ型ＴＦＴ）に適用されるだ
けでなく、ボトムゲイト型ＴＦＴ（代表的には逆スタガ
型ＴＦＴ）にも適用することができる。
ＴＦＴ（代表的にはプレーナ型ＴＦＴ）に適用されるだ
けでなく、ボトムゲイト型ＴＦＴ（代表的には逆スタガ
型ＴＦＴ）にも適用することができる。
【０２２１】なお、ボトムゲイト型ＴＦＴに本願発明を
適用した場合においても、他の実施例の構成と組み合わ
せることが可能である。
適用した場合においても、他の実施例の構成と組み合わ
せることが可能である。
【０２２２】〔実施例１７〕本実施例では、本願発明の
ピニングＴＦＴを用いて電気光学装置を構成する場合の
例について説明する。なお、電気光学装置とは電気的信
号を光学的信号に変換する装置またはその逆を行う装置
と定義する。電気光学装置としてはアクティブマトリク
ス型の液晶表示装置、ＥＬ（エレクトロルミネッセン
ス）表示装置、ＥＣ（エレクトロクロミクス）表示装置
などが挙げられる。また、イメージセンサやＣＣＤを作
製することも可能である。
ピニングＴＦＴを用いて電気光学装置を構成する場合の
例について説明する。なお、電気光学装置とは電気的信
号を光学的信号に変換する装置またはその逆を行う装置
と定義する。電気光学装置としてはアクティブマトリク
ス型の液晶表示装置、ＥＬ（エレクトロルミネッセン
ス）表示装置、ＥＣ（エレクトロクロミクス）表示装置
などが挙げられる。また、イメージセンサやＣＣＤを作
製することも可能である。
【０２２３】図１８に示すのは液晶モジュールの一部
（ＴＦＴ形成側基板）の配置例を示している。６２は絶
縁表面を有する基板、６３は画素マトリクス回路、６４
はソース側駆動回路、６５はゲイト側駆動回路、６６は
ロジック回路である。
（ＴＦＴ形成側基板）の配置例を示している。６２は絶
縁表面を有する基板、６３は画素マトリクス回路、６４
はソース側駆動回路、６５はゲイト側駆動回路、６６は
ロジック回路である。
【０２２４】ソース側駆動回路６４は主にシフトレジス
タ回路、サンプリング回路、バッファ回路等から構成さ
れる。また、ゲイト側駆動回路６５は主にシフトレジス
タ回路、バッファ回路等から構成される。ロジック回路
６６はクロック発生回路、メモリ回路、演算回路、信号
変換回路など各種信号処理回路から構成される。
タ回路、サンプリング回路、バッファ回路等から構成さ
れる。また、ゲイト側駆動回路６５は主にシフトレジス
タ回路、バッファ回路等から構成される。ロジック回路
６６はクロック発生回路、メモリ回路、演算回路、信号
変換回路など各種信号処理回路から構成される。
【０２２５】本願発明のピニングＴＦＴは上記全ての回
路に対して適用することができる。また、必要とする性
能に応じて部分的に採用する様なこともできる。例え
ば、高速動作特性を必要とする回路（ロジック回路やシ
フトレジスタ回路等）にピニングＴＦＴを適用すること
は有効である。また、高耐圧特性を必要とする画素マト
リクス回路にピニングＴＦＴを適用することも有効であ
る。
路に対して適用することができる。また、必要とする性
能に応じて部分的に採用する様なこともできる。例え
ば、高速動作特性を必要とする回路（ロジック回路やシ
フトレジスタ回路等）にピニングＴＦＴを適用すること
は有効である。また、高耐圧特性を必要とする画素マト
リクス回路にピニングＴＦＴを適用することも有効であ
る。
【０２２６】一方、バッファ回路やサンプリング回路な
どの様に大電流を必要とする様な回路に対してはピニン
グＴＦＴを使うメリットが生かされない。本願発明のピ
ニングＴＦＴはピニング領域を形成する分だけ有効チャ
ネル幅が狭まるので、同一サイズの従来型ＴＦＴに比べ
てオン電流を稼ぎにくい。
どの様に大電流を必要とする様な回路に対してはピニン
グＴＦＴを使うメリットが生かされない。本願発明のピ
ニングＴＦＴはピニング領域を形成する分だけ有効チャ
ネル幅が狭まるので、同一サイズの従来型ＴＦＴに比べ
てオン電流を稼ぎにくい。
【０２２７】従って、大電流を必要とする回路には従来
のチャネルドープを用いたＴＦＴを用い、大電流を取り
扱うことなく高速動作性と高耐圧性を重視する回路には
本願発明のピニングＴＦＴを用いる様なシステムが好ま
しい。
のチャネルドープを用いたＴＦＴを用い、大電流を取り
扱うことなく高速動作性と高耐圧性を重視する回路には
本願発明のピニングＴＦＴを用いる様なシステムが好ま
しい。
【０２２８】〔実施例１８〕本願発明のピニングＴＦＴ
は実施例１７に示した様な電気光学装置だけでなく、ロ
ジックＩＣ、ロジックＬＳＩといった半導体回路回路を
構築することも可能である。特に、実施例３または実施
例４に示したピニングＴＦＴは従来のＭＯＳＦＥＴに匹
敵する性能を実現する。なお、半導体回路とは半導体特
性を利用して電気信号の制御、変換を行う電気回路と定
義する。
は実施例１７に示した様な電気光学装置だけでなく、ロ
ジックＩＣ、ロジックＬＳＩといった半導体回路回路を
構築することも可能である。特に、実施例３または実施
例４に示したピニングＴＦＴは従来のＭＯＳＦＥＴに匹
敵する性能を実現する。なお、半導体回路とは半導体特
性を利用して電気信号の制御、変換を行う電気回路と定
義する。
【０２２９】また、携帯電話の入出力信号制御回路など
の様に、高周波を利用する回路、具体的にはＭＭＩＣ
（マイクロウェイブモジュールＩＣ）などに適用するこ
とも有効である。
の様に、高周波を利用する回路、具体的にはＭＭＩＣ
（マイクロウェイブモジュールＩＣ）などに適用するこ
とも有効である。
【０２３０】勿論、実施例１７と同様に大電流を取り扱
う必要のある部分には従来のチャネルドープを用いたＴ
ＦＴを用い、高速動作性能と高耐圧性能とを必要とする
部分には本願発明のピニングＴＦＴを用いる様な構成も
良い。
う必要のある部分には従来のチャネルドープを用いたＴ
ＦＴを用い、高速動作性能と高耐圧性能とを必要とする
部分には本願発明のピニングＴＦＴを用いる様な構成も
良い。
【０２３１】以上の様に、本願発明のピニングＴＦＴは
高い動作性能と高い耐圧特性（高い信頼性）とを同時に
満足するＴＦＴであるので、あらゆる半導体回路に対し
て適用することが可能である。
高い動作性能と高い耐圧特性（高い信頼性）とを同時に
満足するＴＦＴであるので、あらゆる半導体回路に対し
て適用することが可能である。
【０２３２】〔実施例１９〕本願発明のピニングＴＦＴ
を用いて構成した電気光学装置や半導体回路は、様々な
電子機器の構成部品として利用される。なお、本実施例
に挙げる電子機器とは、半導体回路または電気光学装置
を搭載した製品と定義する。
を用いて構成した電気光学装置や半導体回路は、様々な
電子機器の構成部品として利用される。なお、本実施例
に挙げる電子機器とは、半導体回路または電気光学装置
を搭載した製品と定義する。
【０２３３】その様な電子機器としては、ビデオカメ
ラ、スチルカメラ、プロジェクター、ヘッドマウントデ
ィスプレイ、カーナビゲーション、パーソナルコンピュ
ータ、携帯情報端末（モバイルコンピュータ、携帯電話
等）などが挙げられる。それらの一例を図１９に示す。
ラ、スチルカメラ、プロジェクター、ヘッドマウントデ
ィスプレイ、カーナビゲーション、パーソナルコンピュ
ータ、携帯情報端末（モバイルコンピュータ、携帯電話
等）などが挙げられる。それらの一例を図１９に示す。
【０２３４】図１９（Ａ）は携帯電話であり、本体２０
０１、音声出力部２００２、音声入力部２００３、表示
装置２００４、操作スイッチ２００５、アンテナ２００
６で構成される。本願発明は音声出力部２００２、音声
出力部２００３、表示装置２００４等に適用することが
できる。
０１、音声出力部２００２、音声入力部２００３、表示
装置２００４、操作スイッチ２００５、アンテナ２００
６で構成される。本願発明は音声出力部２００２、音声
出力部２００３、表示装置２００４等に適用することが
できる。
【０２３５】図１９（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明は表示装置２１０２、音声
入力部２１０３、受像部２１０６等に適用することがで
きる。
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本願発明は表示装置２１０２、音声
入力部２１０３、受像部２１０６等に適用することがで
きる。
【０２３６】図１９（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明はカメラ部２２
０２、受像部２２０３、表示装置２２０５等に適用でき
る。
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本願発明はカメラ部２２
０２、受像部２２０３、表示装置２２０５等に適用でき
る。
【０２３７】図１９（Ｄ）はヘッドマウントディスプレ
イであり、本体２３０１、表示装置２３０２、バンド部
２３０３で構成される。本発明は表示装置２３０２に適
用することができる。
イであり、本体２３０１、表示装置２３０２、バンド部
２３０３で構成される。本発明は表示装置２３０２に適
用することができる。
【０２３８】図１９（Ｅ）はリア型プロジェクターであ
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。
り、本体２４０１、光源２４０２、表示装置２４０３、
偏光ビームスプリッタ２４０４、リフレクター２４０
５、２４０６、スクリーン２４０７で構成される。本発
明は表示装置２４０３に適用することができる。
【０２３９】図１９（Ｆ）はフロント型プロジェクター
であり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に適用することができ
る。
であり、本体２５０１、光源２５０２、表示装置２５０
３、光学系２５０４、スクリーン２５０５で構成され
る。本発明は表示装置２５０３に適用することができ
る。
【０２４０】以上の様に、本願発明の適用範囲は極めて
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、実施例１６の電気光学装置や実施例１７の
半導体回路を必要とする製品であれば全てに適用でき
る。
広く、あらゆる分野の電子機器に適用することが可能で
ある。また、実施例１６の電気光学装置や実施例１７の
半導体回路を必要とする製品であれば全てに適用でき
る。
【０２４１】
【発明の効果】本願発明によりチャネル長およびチャネ
ル幅が極めて小さい微細な半導体装置においても短チャ
ネル効果による悪影響を抑制または防止することができ
る。即ち、パンチスルーによるソース−ドレイン間耐圧
の低下としきい値電圧の低下とを同時に解決することが
できる。
ル幅が極めて小さい微細な半導体装置においても短チャ
ネル効果による悪影響を抑制または防止することができ
る。即ち、パンチスルーによるソース−ドレイン間耐圧
の低下としきい値電圧の低下とを同時に解決することが
できる。
【０２４２】さらに、上記効果はチャネル形成領域（キ
ャリアが移動する領域）に余計な不純物を含ませること
なく得られるので、キャリア移動度を損なうことがな
い。その結果、非常に高いモビリティが実現され、高速
動作特性（高周波特性）に優れるという利点がある。
ャリアが移動する領域）に余計な不純物を含ませること
なく得られるので、キャリア移動度を損なうことがな
い。その結果、非常に高いモビリティが実現され、高速
動作特性（高周波特性）に優れるという利点がある。
【０２４３】また、チャネル形成領域に形成したピニン
グ領域を少数キャリアの引き出し配線として活用するこ
とで、衝突電離によるソース−ドレイン間耐圧の低下を
防ぐことが可能である。
グ領域を少数キャリアの引き出し配線として活用するこ
とで、衝突電離によるソース−ドレイン間耐圧の低下を
防ぐことが可能である。
【０２４４】以上の相乗効果によって、高い動作性能と
高い信頼性とを同時に実現する半導体装置を実現するこ
とができる。また、本願発明の半導体装置を採用した電
気光学装置および半導体回路並びにそれらを搭載した電
子機器は、非常に高い性能と高い信頼性を得ることがで
きる。
高い信頼性とを同時に実現する半導体装置を実現するこ
とができる。また、本願発明の半導体装置を採用した電
気光学装置および半導体回路並びにそれらを搭載した電
子機器は、非常に高い性能と高い信頼性を得ることがで
きる。
【図１】 ピニングＴＦＴの概略を説明するための
図。
図。
【図２】 短チャネル効果を説明するための図。
【図３】 チャネル形成領域のエネルギー状態を示す
図。
図。
【図４】 活性領域周辺の定義を説明するための図。
【図５】 チャネル形成領域のエネルギー状態を示す
図。
図。
【図６】 キャリアの移動経路を模式的に示す図。
【図７】 半導体装置の作製工程を示す図。
【図８】 半導体装置の作製工程を示す図。
【図９】 半導体装置の全体構造を示す図。
【図１０】 半導体装置の作製工程を示す図。
【図１１】 半導体装置の作製工程を示す図。
【図１２】 ピニング領域と結晶粒界の関係を示す図。
【図１３】 活性領域の構成を説明するための図。
【図１４】 活性領域の構成を説明するための図。
【図１５】 ピニング領域と結晶粒界の関係を示す図。
【図１６】 ＣＭＯＳ（インバータ）回路の構成を示す
図。
図。
【図１７】 活性領域の構成を説明するための図。
【図１８】 電気光学装置の概略を示す図。
【図１９】 電子機器の一例を説明するための図。
１０１ ソース領域 １０２ 活性領域 １０３ ドレイン領域 １０４ ピニング領域 １０５ チャネル形成領域 １０６ 絶縁表面を有する基板
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三津木 亨 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 福永 健司 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内
Claims (27)
- 【請求項１】絶縁表面を有する基板上の結晶半導体薄膜
を利用して形成されたソース領域、ドレイン領域および
活性領域と、 ゲイト絶縁膜およびゲイト電極と、 を構成の少なくとも一部に含む半導体装置であって、 前記活性領域はチャネル形成領域と、前記結晶半導体薄
膜のエネルギーバンドをシフトさせてなる不純物領域
と、 から構成され、 局部的に設けられた前記不純物領域によって前記ドレイ
ン領域より前記ソース領域に向かって広がる空乏層が抑
止されることを特徴とする半導体装置。 - 【請求項２】絶縁表面を有する基板上の結晶半導体薄膜
を利用して形成されたソース領域、ドレイン領域および
活性領域と、 ゲイト絶縁膜およびゲイト電極と、 を構成の少なくとも一部に含む半導体装置であって、 前記活性領域はチャネル形成領域と、前記結晶半導体薄
膜のエネルギーバンドをシフトさせてなる不純物領域
と、 から構成され、 局部的に設けられた前記不純物領域によってしきい値電
圧が制御されることを特徴とする半導体装置。 - 【請求項３】絶縁表面を有する基板上の結晶半導体薄膜
を利用して形成されたソース領域、ドレイン領域および
活性領域と、 ゲイト絶縁膜およびゲイト電極と、 を構成の少なくとも一部に含む半導体装置であって、 前記活性領域はチャネル形成領域と、前記結晶半導体薄
膜のエネルギーバンドをシフトさせてなる不純物領域
と、 から構成され、 局部的に設けられた前記不純物領域によって前記ドレイ
ン領域より前記ソース領域に向かって広がる空乏層が抑
止され、且つ、しきい値電圧が制御されることを特徴と
する半導体装置。 - 【請求項４】請求項１乃至請求項３において、前記活性
領域は前記不純物領域およびチャネル形成領域が互いに
概略平行に、且つ、交互に並んで構成され、 前記不純物領域は前記ソース領域から前記ドレイン領域
にかけて形成されていることを特徴とする半導体装置。 - 【請求項５】請求項１乃至請求項３において、前記不純
物領域によって多数キャリアの移動経路が規定されるこ
とを特徴とする半導体装置。 - 【請求項６】請求項１乃至請求項３において、前記チャ
ネル形成領域は多数キャリアの移動経路となり、且つ、
前記不純物領域は少数キャリアを前記活性領域の外部へ
引き出すための移動経路となることを特徴とする半導体
装置。 - 【請求項７】請求項１乃至請求項３において、前記チャ
ネル形成領域は真性または実質的に真性であることを特
徴とする半導体装置。 - 【請求項８】請求項１乃至請求項３において、前記結晶
半導体薄膜は多結晶構造または実質的な単結晶と見なせ
る構造を有することを特徴とする半導体装置。 - 【請求項９】請求項８において、前記実質的に単結晶と
見なせる構造を有する結晶半導体薄膜の主たる配向面は
｛１１０｝面であることを特徴とする半導体装置。 - 【請求項１０】請求項１乃至請求項３において、前記結
晶半導体薄膜とは非晶質半導体薄膜を結晶化させて得ら
れた薄膜であることを特徴とする半導体装置。 - 【請求項１１】請求項１乃至請求項５において、前記不
純物領域には１３族から選ばれた元素が 1×1017〜 1×
1020atoms/cm3 の濃度で添加されていることを特徴とす
る半導体装置。 - 【請求項１２】請求項１１において、前記１３族から選
ばれた元素とはボロンまたはインジウムであることを特
徴とする半導体装置。 - 【請求項１３】請求項１乃至請求項５において、前記不
純物領域には１５族から選ばれた元素が 1×1017〜 1×
1020atoms/cm3 の濃度で添加されていることを特徴とす
る半導体装置。 - 【請求項１４】請求項１３において、前記１５族から選
ばれた元素とはリン、砒素またはアンチモンであること
を特徴とする半導体装置。 - 【請求項１５】絶縁表面を有する基板上に結晶半導体薄
膜を形成する工程と、 前記結晶半導体薄膜のうち、後に活性領域となる部分に
対して当該結晶半導体薄膜のエネルギーバンドをシフト
させる不純物元素を添加して局部的に不純物領域を形成
する工程と、 を有し、 前記不純物領域はチャネル形成領域とドレイン領域との
接合部において不連続となる様に形成されることを特徴
とする半導体装置の作製方法。 - 【請求項１６】絶縁表面を有する基板上に結晶半導体薄
膜を形成する工程と、 前記結晶半導体薄膜のうち、後に活性領域となる部分に
対して当該結晶半導体薄膜のエネルギーバンドをシフト
させる不純物元素を添加して局部的に不純部領域を形成
する工程と、 を有し、 前記不純物領域によって前記活性領域は複数のチャネル
形成領域に分断されることを特徴とする半導体装置の作
製方法。 - 【請求項１７】請求項１５または請求項１６において、
前記結晶半導体薄膜の形成方法は、絶縁表面を有する基
板上に非晶質半導体薄膜を形成する工程と、 前記非晶質半導体薄膜の全部または一部に当該非晶質半
導体薄膜の結晶化を助長する触媒元素を保持させる工程
と、 加熱処理により前記非晶質半導体薄膜を結晶化して、結
晶半導体薄膜に変成させる工程と、 ハロゲン元素を含む雰囲気中での加熱処理により前記結
晶半導体薄膜中に残存する触媒元素を処理雰囲気中へと
ゲッタリングする工程と、 を有することを特徴とする半導体装置の作製方法。 - 【請求項１８】請求項１５または請求項１６において、
前記結晶半導体薄膜の形成方法は、絶縁表面を有する基
板上に非晶質半導体薄膜を形成する工程と、 前記非晶質半導体薄膜の全部または一部に当該非晶質半
導体薄膜の結晶化を助長する触媒元素を保持させる工程
と、 加熱処理により前記非晶質半導体薄膜を結晶化し、結晶
半導体薄膜に変成させる工程と、 前記結晶半導体薄膜の所定の領域に対して１５族から選
ばれた元素を導入する工程と、 加熱処理により前記１５族から選ばれた元素を導入した
領域に前記触媒元素をゲッタリングする工程と、 を有することを特徴とする半導体装置の作製方法。 - 【請求項１９】請求項１５または請求項１６において、
前記不純物領域には１３族から選ばれた元素が 1×1017
〜 1×1020atoms/cm3 の濃度で添加されることを特徴と
する半導体装置の作製方法。 - 【請求項２０】請求項１９において、前記１３族から選
ばれた元素とはボロンまたはインジウムであることを特
徴とする半導体装置の作製方法。 - 【請求項２１】請求項１５または請求項１６において、
前記不純物領域には１５族から選ばれた元素が 1×1017
〜 1×1020atoms/cm3 の濃度で添加されることを特徴と
する半導体装置の作製方法。 - 【請求項２２】請求項２１において、前記１５族から選
ばれた元素とはリン、砒素またはアンチモンであること
を特徴とする半導体装置の作製方法。 - 【請求項２３】請求項１５または請求項１６において、
前記結晶半導体薄膜は多結晶構造または実質的に単結晶
と見なせる構造を有することを特徴とする半導体装置の
作製方法。 - 【請求項２４】請求項２３において、前記実質的に単結
晶と見なせる構造を有する結晶半導体薄膜の主たる配向
面は｛１１０｝面であることを特徴とする半導体装置の
作製方法。 - 【請求項２５】請求項１５または請求項１６において、
前記結晶半導体薄膜は非晶質半導体薄膜を結晶化させて
得られることを特徴とする半導体装置の作製方法。 - 【請求項２６】請求項１５または請求項１６において、
前記触媒元素とは、Ｎｉ、Ｃｏ、Ｆｅ、Ｐｄ、Ｐｔ、Ｃ
ｕ、Ａｕ、Ｇｅ、Ｐｂ、Ｉｎから選ばれた一種または複
数種の元素であることを特徴とする半導体装置の作製方
法。 - 【請求項２７】請求項１５または請求項１６において、
前記不純物領域はイオン注入法により形成されることを
特徴とする半導体装置の作製方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20534797A JP4017706B2 (ja) | 1997-07-14 | 1997-07-14 | 半導体装置 |
| US09/115,094 US6693299B1 (en) | 1997-07-14 | 1998-07-13 | Semiconductor device and method of manufacturing the same |
| US10/765,952 US7326604B2 (en) | 1997-07-14 | 2004-01-29 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20534797A JP4017706B2 (ja) | 1997-07-14 | 1997-07-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1140815A true JPH1140815A (ja) | 1999-02-12 |
| JP4017706B2 JP4017706B2 (ja) | 2007-12-05 |
Family
ID=16505389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20534797A Expired - Fee Related JP4017706B2 (ja) | 1997-07-14 | 1997-07-14 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6693299B1 (ja) |
| JP (1) | JP4017706B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001067018A (ja) * | 1999-06-21 | 2001-03-16 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置およびその駆動方法並びに電子装置 |
| JP2002222957A (ja) * | 2001-01-26 | 2002-08-09 | Hitachi Ltd | 薄膜トランジスタ装置 |
| JP2002222959A (ja) * | 2001-01-29 | 2002-08-09 | Hitachi Ltd | 薄膜半導体装置、多結晶半導体薄膜製造方法及び製造装置 |
| JP2003228083A (ja) * | 2002-02-05 | 2003-08-15 | Seiko Epson Corp | アクティブマトリクス基板、電気光学装置、電子機器 |
| US6724037B2 (en) | 2000-07-21 | 2004-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and semiconductor device |
| KR100682892B1 (ko) | 2004-09-25 | 2007-02-15 | 삼성전자주식회사 | 박막 트랜지스터의 제조방법 |
| JP2008199041A (ja) * | 2008-03-14 | 2008-08-28 | Hitachi Ltd | 薄膜半導体装置及び薄膜半導体装置を用いた画像表示装置 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4236722B2 (ja) * | 1998-02-05 | 2009-03-11 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6512504B1 (en) | 1999-04-27 | 2003-01-28 | Semiconductor Energy Laborayory Co., Ltd. | Electronic device and electronic apparatus |
| US6906344B2 (en) * | 2001-05-24 | 2005-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistor with plural channels and corresponding plural overlapping electrodes |
| JP3961240B2 (ja) * | 2001-06-28 | 2007-08-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3961310B2 (ja) | 2002-02-21 | 2007-08-22 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| KR100626372B1 (ko) * | 2004-04-09 | 2006-09-20 | 삼성전자주식회사 | 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법 |
| US20070069237A1 (en) * | 2005-09-29 | 2007-03-29 | Toppoly Optoelectronics Corp. | Systems for providing electrostatic discharge protection |
| US7427713B2 (en) * | 2006-03-13 | 2008-09-23 | Panduit Corp. | Network cabinet |
| KR100891647B1 (ko) * | 2007-02-01 | 2009-04-02 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
| US7855362B1 (en) * | 2007-10-25 | 2010-12-21 | Kla-Tencor Technologies Corporation | Contamination pinning for auger analysis |
| CN111653578A (zh) * | 2020-06-22 | 2020-09-11 | 昆山国显光电有限公司 | 薄膜晶体管阵列基板及其制备方法、显示面板和显示装置 |
Family Cites Families (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60134468A (ja) | 1983-12-23 | 1985-07-17 | Hitachi Ltd | 半導体装置 |
| JPS62248255A (ja) | 1986-04-21 | 1987-10-29 | Nissan Motor Co Ltd | 薄膜トランジスタ |
| JPH01501272A (ja) | 1986-10-27 | 1989-04-27 | ヒユーズ・エアクラフト・カンパニー | ストライプ状のチャンネルのトランジスタおよびその製造方法 |
| US5164805A (en) * | 1988-08-22 | 1992-11-17 | Massachusetts Institute Of Technology | Near-intrinsic thin-film SOI FETS |
| US5210437A (en) | 1990-04-20 | 1993-05-11 | Kabushiki Kaisha Toshiba | MOS device having a well layer for controlling threshold voltage |
| JP3470133B2 (ja) | 1994-06-03 | 2003-11-25 | セイコーインスツルメンツ株式会社 | 半導体装置の製造方法 |
| US6498376B1 (en) * | 1994-06-03 | 2002-12-24 | Seiko Instruments Inc | Semiconductor device and manufacturing method thereof |
| JPH08293598A (ja) | 1995-04-21 | 1996-11-05 | Seiko Instr Inc | 半導体装置とその製造方法 |
| JP2826982B2 (ja) | 1994-07-07 | 1998-11-18 | エルジイ・セミコン・カンパニイ・リミテッド | 結晶化方法及びこれを用いた薄膜トランジスタの製造方法 |
| JP3326014B2 (ja) | 1994-07-14 | 2002-09-17 | 株式会社半導体エネルギー研究所 | 薄膜半導体装置 |
| JP3364081B2 (ja) * | 1995-02-16 | 2003-01-08 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| JP3522441B2 (ja) * | 1996-03-12 | 2004-04-26 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| US5843811A (en) * | 1996-04-10 | 1998-12-01 | University Of Florida | Method of fabricating a crystalline thin film on an amorphous substrate |
| JP4014676B2 (ja) | 1996-08-13 | 2007-11-28 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置およびその作製方法 |
| JP4014677B2 (ja) * | 1996-08-13 | 2007-11-28 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| JP3634086B2 (ja) * | 1996-08-13 | 2005-03-30 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置の作製方法 |
| JP3949193B2 (ja) | 1996-08-13 | 2007-07-25 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| JP4059939B2 (ja) | 1996-08-23 | 2008-03-12 | 株式会社半導体エネルギー研究所 | パワーｍｏｓデバイス及びその作製方法 |
| JP4103968B2 (ja) | 1996-09-18 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 絶縁ゲイト型半導体装置 |
| KR100500033B1 (ko) * | 1996-10-15 | 2005-09-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치 |
| US6118148A (en) | 1996-11-04 | 2000-09-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| JP4104701B2 (ja) | 1997-06-26 | 2008-06-18 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP3859821B2 (ja) | 1997-07-04 | 2006-12-20 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JP4282778B2 (ja) | 1997-08-05 | 2009-06-24 | 株式会社半導体エネルギー研究所 | 半導体装置 |
| JPH11233788A (ja) | 1998-02-09 | 1999-08-27 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
-
1997
- 1997-07-14 JP JP20534797A patent/JP4017706B2/ja not_active Expired - Fee Related
-
1998
- 1998-07-13 US US09/115,094 patent/US6693299B1/en not_active Expired - Lifetime
-
2004
- 2004-01-29 US US10/765,952 patent/US7326604B2/en not_active Expired - Fee Related
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001067018A (ja) * | 1999-06-21 | 2001-03-16 | Semiconductor Energy Lab Co Ltd | Ｅｌ表示装置およびその駆動方法並びに電子装置 |
| US8941565B2 (en) | 1999-06-21 | 2015-01-27 | Semiconductor Energy Laboratory Co., Ltd. | EL display device, driving method thereof, and electronic equipment provided with the EL display device |
| US9659524B2 (en) | 1999-06-21 | 2017-05-23 | Semiconductor Energy Laboratory Co., Ltd. | Light-emitting device including substrate having cavity, and method for fabricating the light-emitting device |
| US6724037B2 (en) | 2000-07-21 | 2004-04-20 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and semiconductor device |
| US6885059B2 (en) | 2000-07-21 | 2005-04-26 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile memory and semiconductor device |
| JP2002222957A (ja) * | 2001-01-26 | 2002-08-09 | Hitachi Ltd | 薄膜トランジスタ装置 |
| JP4732599B2 (ja) * | 2001-01-26 | 2011-07-27 | 株式会社日立製作所 | 薄膜トランジスタ装置 |
| JP2002222959A (ja) * | 2001-01-29 | 2002-08-09 | Hitachi Ltd | 薄膜半導体装置、多結晶半導体薄膜製造方法及び製造装置 |
| JP2003228083A (ja) * | 2002-02-05 | 2003-08-15 | Seiko Epson Corp | アクティブマトリクス基板、電気光学装置、電子機器 |
| KR100682892B1 (ko) | 2004-09-25 | 2007-02-15 | 삼성전자주식회사 | 박막 트랜지스터의 제조방법 |
| US7611932B2 (en) | 2004-09-25 | 2009-11-03 | Samsung Electronics Co., Ltd. | Method of manufacturing a thin film transistor |
| JP2008199041A (ja) * | 2008-03-14 | 2008-08-28 | Hitachi Ltd | 薄膜半導体装置及び薄膜半導体装置を用いた画像表示装置 |
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