KR100626372B1 - 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법 - Google Patents

전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR100626372B1
KR100626372B1 KR1020040024599A KR20040024599A KR100626372B1 KR 100626372 B1 KR100626372 B1 KR 100626372B1 KR 1020040024599 A KR1020040024599 A KR 1020040024599A KR 20040024599 A KR20040024599 A KR 20040024599A KR 100626372 B1 KR100626372 B1 KR 100626372B1
Authority
KR
South Korea
Prior art keywords
pattern
gate electrode
device active
active pattern
support
Prior art date
Application number
KR1020040024599A
Other languages
English (en)
Other versions
KR20050099328A (ko
Inventor
오창우
박동건
김동원
최정동
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020040024599A priority Critical patent/KR100626372B1/ko
Priority to US11/090,740 priority patent/US7247896B2/en
Publication of KR20050099328A publication Critical patent/KR20050099328A/ko
Application granted granted Critical
Publication of KR100626372B1 publication Critical patent/KR100626372B1/ko
Priority to US11/764,751 priority patent/US7510932B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6831—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using electrostatic chucks
    • H01L21/6833—Details of electrostatic chucks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/933—Germanium or silicon or Ge-Si on III-V

Abstract

전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법을 제공한다. 이 소자는 기판의 소정영역 상에 배치된 소자 활성 패턴을 포함한다. 게이트 전극이 게이트 절연막을 개재하여 소자 활성 패턴을 가로지른다. 소오스/드레인 영역이 게이트 전극 양측의 소자 활성 패턴에 형성된다. 서포트 패턴(support pattern)이 소자 활성 패턴과 기판 사이에 개재된다. 이때, 서포트 패턴은 게이트 전극의 아래에 배치된다. 소자 활성 패턴과 기판 사이에 매몰 절연 패턴이 배치된다. 매몰 절연 패턴은 소오스/드레인 영역 아래에 배치된다. 게이트 전극 아래의 소자 활성 패턴은 실리콘 격자에 비하여 넓은 격자 폭을 갖는 팽창된 실리콘(strained silicon)이다.

Description

전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICES HAVING A FIELD EFFECT TRANSISTOR AND METHODS OF FABRICATING THE SAME}
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이다.
도 3은 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 변형예를 나타내기 위하여 도 1의 Ⅰ-Ⅰ'를 따라 취해진 단면도이다.
도 5a 내지 도 13a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이다.
도 5b 내지 도 13b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 14 및 도 15는 도 4에 도시된 반도체 소자의 제조 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'를 따라 취해진 단면도들이다.
도 16은 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 17은 도 16의 Ⅲ-Ⅲ'을 따라 취해진 단면도이다.
도 18은 도 16의 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 19a 내지 도 22a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방 법을 설명하기 위하여 도 16의 Ⅲ-Ⅲ'을 따라 취해진 단면도들이다.
도 20b 내지 도 22b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 16의 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히, 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화 경향에 따라, 반도체 소자의 전계 효과 트랜지스터(이하, 트랜지스터라고 함)는 여러가지 문제점들이 발생하고 있다. 예컨대, 채널 길이가 감소됨으로써, 트랜지스터의 소오스/드레인 영역들 간의 펀치 스루(punch through) 특성이 열화되고 있다. 또한, 소오스/드레인 영역들이 얕은 접합(shallow junction)을 갖도록 형성됨으로써, 소오스/드레인 영역의 접합 누설 전류가 증가되고 있다. 이러한 현상은 트랜지스터의 오동작을 유발시키거나, 반도체 소자의 소비전력을 증가시킬 수 있다. 이에 더하여, 트랜지스터의 채널 폭이 감소되어 트랜지스터의 턴온 전류가 감소되고 있다. 트랜지스터의 턴온 전류가 감소되면, 트랜지스터의 동작 속도가 감소되어 반도체 소자의 동작속도가 저하될 수 있다.
현 반도체 산업에 있어서, 반도체 소자의 고집적화와 더불어, 반도체 소자의 고속화 및 저전력화를 요구하고 있다. 이에 따라, 상술한 여러가지 문제점들을 해결할 수 있는 방안들에 대해 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 소오스/드레인 영역의 접합(junction) 누설 전류를 감소시킬 수 있는 트랜지스터를 갖는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 소오스/드레인 영역들 간의 펀치 스루 특성을 향상시킬 수 있는 트랜지스터를 갖는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 턴온 전류를 증가시킬 수 있는 트랜지스터를 갖는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 고속화 또는 고집적화에 적합한 트랜지스터를 갖는 반도체 소자 및 그 제조 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 트랜지스터를 갖는 반도체 소자를 제공한다. 이 소자는 기판의 소정영역 상에 배치된 소자 활성 패턴을 포함한다. 게이트 전극이 게이트 절연막을 개재하여 상기 소자 활성 패턴을 가로지른다. 소오스/드레인 영역이 상기 게이트 전극 양측의 상기 소자 활성 패턴에 형성된다. 서포트 패턴(support pattern)이 상기 소자 활성 패턴과 상기 기판 사이에 개재된다. 이때, 상기 서포트 패턴은 상기 게이트 전극의 아래에 배치된다. 상기 소자 활성 패턴과 상기 기판 사이에 매몰 절연 패턴이 배치된다. 상기 매몰 절연 패턴은 상기 소오스/드레인 영역 아래에 배치된다. 상기 게이트 전극 아래의 상기 소자 활성 패 턴은 실리콘 격자에 비하여 넓은 격자 폭을 갖는 팽창된 실리콘(strained silicon)이다.
구체적으로, 상기 게이트 전극은 상기 소자 활성 패턴의 상부면을 가로지를 수 있다. 이와는 달리, 상기 게이트 전극은 상기 소자 활성 패턴의 상부면 및 양측벽을 감싸는 형태일 수 있다. 상기 게이트 전극이 상기 소자 활성 패턴의 상부면 및 양측벽을 감싸는 경우에, 상기 소자는 상기 게이트 전극과 상기 소자 활성 패턴의 상부면 사이에 개재된 캐핑 패턴을 더 포함할 수 있다. 상기 서포트 패턴은 실리콘게르마늄으로 이루어지는 것이 바람직하다. 특히, 상기 실리콘게르마늄은 불순물들에 의해 도핑될 수 있다. 이 경우에, 상기 서포트 패턴 및 상기 소오스/드레인 영역은 서로 다른 타입의 불순물들에 의해 도핑되는 것이 바람직하다. 상기 매몰 절연 패턴은 공극을 포함할 수 있다. 상기 소자는 상기 게이트 전극 양측벽에 형성된 스페이서를 더 포함할 수 있다. 이때, 상기 매몰 절연 패턴은 상기 스페이서와 동일한 물질을 포함할 수 있다. 상기 소자는 상기 게이트 전극 양측의 상기 소자 활성 패턴 및 매몰 절연 패턴의 측벽들을 둘러싸는 보조 매립 패턴을 더 포함할 수 있다. 이때, 상기 매몰 절연 패턴은 상기 보조 매립 패턴과 동일한 물질을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 기판의 소정영역 상에 배치된 소자 활성 패턴을 포함할 수 있다. 게이트 전극이 게이트 절연막을 개재하여 상기 소자 활성 패턴의 상부면을 가로지른다. 상기 소자 활성 패턴의 양측에 배치된 게이트 전극의 일부분과 상기 기판 사이에 소자 분리막이 개재된다. 상기 소자분리막은 상기 게이트 전극 아래에 위치한 상기 소자 활성 패턴의 양측벽들을 덮는다. 소오스/드레인 영역이 상기 게이트 전극 양측의 상기 소자 활성 패턴에 형성된다. 상기 소자 활성 패턴과 상기 기판 사이에 서포트 패턴이 배치된다. 이때, 상기 서포트 패턴은 상기 게이트 전극의 하부(under)에 배치된다. 상기 소자 활성 패턴과 상기 기판 사이에 매몰 절연 패턴이 배치된다. 상기 매몰 절연 패턴은 상기 소오스/드레인 영역의 아래에 위치한다. 상기 게이트 전극 아래의 상기 소자 활성 패턴은 실리콘 격자에 비하여 넓은 격자 폭을 갖는 팽창된 실리콘이다.
본 발명의 다른 실시예에 따른 반도체 소자는 기판의 소정영역 상에 배치된 핀 형태의 소자 활성 패턴을 포함할 수 있다. 게이트 전극이 게이트 절연막을 개재하여 상기 소자 활성 패턴을 가로지른다. 상기 게이트 전극은 상기 소자 활성 패턴의 상부면 및 양측벽을 감싼다. 상기 게이트 전극 양측의 상기 소자 활성 패턴에 소오스/드레인 영역이 형성된다. 상기 소자 활성 패턴과 상기 기판 사이에 서포트 패턴이 개재된다. 이때, 상기 서포트 패턴은 상기 게이트 전극의 하부(under)에 배치된다. 상기 소자 활성 패턴과 상기 기판 사이에 매몰 절연 패턴이 배치된다. 상기 매몰 절연 패턴은 상기 소오스/드레인 영역의 아래에 위치한다. 상기 게이트 전극 아래의 상기 소자 활성 패턴은 실리콘 격자에 비하여 넓은 격자 폭을 갖는 팽창된 실리콘이다.
상술한 기술적 과제들을 해결하기 위한 트랜지스터를 갖는 반도체 소자의 제조 방법을 제공한다. 이 방법은 다음의 단계들을 포함한다. 기판에 차례로 적층된 서포트 패턴 및 소자 활성 패턴을 형성한다. 상기 서포트 패턴의 일부를 도핑한다. 상기 서포트 패턴의 도핑된 부분 상부(over)에 배치되되, 게이트 절연막을 개재하여 상기 소자 활성 패턴을 가로지르는 게이트 전극을 형성한다. 상기 서포트 패턴의 미도핑된 부분을 제거하여 언더컷 영역을 형성한다. 상기 언더컷 영역내에 매몰 절연 패턴을 형성한다. 상기 게이트 전극 양측의 상기 소자 활성 패턴에 소오스/드레인 영역을 형성한다. 이때, 상기 게이트 전극 아래의 상기 소자 활성 패턴은 실리콘 격자에 비하여 넓은 격자 폭을 갖는 팽창된 실리콘으로 형성된다.
구체적으로, 상기 방법은 상기 게이트 전극을 형성하기 전에, 상기 서포트 패턴 및 소자 활성 패턴의 측벽들을 둘러싸는 소자분리막을 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 언더컷 영역을 형성하는 단계는 상기 소자분리막의 일부를 리세스하여 상기 서포트 패턴의 미도핑된 부분의 측벽을 노출시키는 단계, 및 상기 서포트 패턴의 미도핑된 부분을 제거하여 상기 언더컷 영역을 형성하는 단계을 포함할 수 있다.
상기 서포트 패턴의 일부를 도핑하는 단계 및 상기 게이트 전극을 형성하는 단계는 상기 소자 활성 패턴 및 소자분리막을 덮되, 상기 소자 활성 패턴을 가로지르는 그루브를 갖는 몰드층을 형성하는 단계; 상기 몰드층을 마스크로 사용하여 불순물 이온들을 주입하여 상기 서포트 패턴의 일부를 도핑하는 단계; 게이트 절연막을 개재하여 상기 그루브를 채우는 게이트 전극을 형성하는 단계; 및 상기 몰드층을 제거하는 단계를 포함할 수 있다.
이와는 다르게, 상기 서포트 패턴의 일부를 도핑하는 단계 및 상기 게이트 전극을 형성하는 단계는 상기 소자 활성 패턴 및 소자분리막을 덮되, 상기 소자 활 성 패턴을 가로지르고 상기 소자분리막의 일부를 노출시키는 그루브를 갖는 몰드층을 형성하는 단계; 상기 그루브에 노출된 소자분리막을 이방성 식각하여 상기 소자 활성 패턴의 양측벽들을 노출시키는 단계; 상기 몰드층을 마스크로 사용하여 불순물 이온들을 주입하여 상기 서포트 패턴의 일부를 도핑하는 단계; 게이트 절연막을 개재하여 상기 그루브 및 상기 소자분리막의 이방성 식각된 영역을 채우는 게이트 전극을 형성하는 단계; 및 상기 몰드층을 제거하는 단계를 포함할 수 있다. 이 경우에, 상기 방법은 상기 몰드층을 형성하기 전에, 상기 소자 활성 패턴 상에 배치된 캐핑 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 서포트 패턴의 일부를 도핑하기 위한 불순물 이온들은 경사지게 주입될 수 있다. 이와는 달리, 상기 불순물 이온들을 주입하기 전에, 상기 그루브의 내측벽에 희생 스페이서를 형성하고, 상기 불순물 이온들을 주입한 후에, 상기 희생 스페이서를 제거할 수 있다.
상기 서포트 패턴의 도핑된 부분과 상기 소오스/드레인 영역은 서로 다른 타입의 불순물들로 도핑되는 것이 바람직하다. 상기 서포트 패턴은 실리콘게르마늄으로 형성하는 것이 바람직하다. 상기 매몰 절연 패턴은 공극을 포함할 수 있다. 상기 방법은 상기 게이트 전극의 양측벽에 게이트 스페이서를 형성하는 단계를 더 포함할 수 있다. 이때, 상기 매몰 절연 패턴은 상기 게이트 스페이서와 동일한 물질을 포함할 수 있다. 상기 방법은 상기 게이트 전극 양측의 상기 소자 활성 패턴 및 매몰 절연 패턴의 측벽들을 둘러싸는 보조 매립 패턴을 형성하는 단계를 더 포함할 수 있다. 이때, 상기 매몰 절연 패턴은 상기 보조 매립 패턴과 동일한 물질을 포함 할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 기판에 차례로 적층된 서포트 패턴 및 소자 활성 패턴을 형성하는 단계를 포함할 수 있다. 상기 패턴들의 측벽들을 둘러싸는 소자분리막을 형성하고, 상기 서포트 패턴의 일부를 도핑한다. 게이트 절연막을 개재하여 상기 소자 활성 패턴의 상부면을 가로지르되, 상기 서포트 패턴의 도핑된 부분 상에 게이트 전극을 형성한다. 상기 게이트 전극 양측에 위치한 상기 소자분리막의 일부를 리세스하여 상기 서포트 패턴의 미도핑된 부분의 측벽을 노출시킨다. 상기 서포트 패턴의 미도핑된 부분을 선택적 등방성식각으로 제거하여 언더컷 영역을 형성하고, 상기 언더컷 영역 내에 매몰 절연 패턴을 형성한다. 상기 게이트 전극 양측의 상기 소자 활성 패턴에 소오스/드레인 영역을 형성한다. 상기 게이트 전극 아래의 상기 소자 활성 패턴은 실리콘 격자에 비하여 넓은 격자 폭을 갖는 팽창된 실리콘으로 형성된다.
본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 기판 상에 차례로 적층된 서포트 패턴 및, 핀 형태의 소자 활성 패턴을 형성하는 단계를 포함할 수 있다. 상기 패턴들의 측벽들을 둘러싸는 소자분리막을 형성하고, 상기 서포트 패턴의 일부를 도핑한다. 상기 서포트 패턴의 도핑된 부분 위에 위치한 상기 소자 활성 패턴의 양측벽들을 노출시킨다. 게이트 절연막을 개재하여 상기 소자 활성 패턴의 노출된 양측벽들 및 상부면을 가로지르되, 상기 서포트 패턴의 도핑된 부분 상에 게이트 전극을 형성한다. 상기 소자분리막의 일부를 리세스하여 상기 서포트 패턴의 미도핑된 부분의 측벽을 노출시킨다. 상기 서포트 패턴의 미도핑된 부분을 선택 적 등방성식각으로 제거하여 언더컷 영역을 형성하고, 상기 언더컷 영역 내에 매몰 절연 패턴을 형성한다. 상기 게이트 전극 양측의 상기 소자 활성 패턴에 소오스/드레인 영역을 형성한다. 상기 게이트 전극 아래의 상기 소자 활성 패턴은 실리콘 격자에 비하여 넓은 격자 폭을 갖는 팽창된 실리콘으로 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도이며, 도 3은 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도이다.
도 1, 도 2 및 도 3을 참조하면, 기판(100) 상에 소자 활성 패턴(104)이 배치된다. 상기 소자 활성 패턴(104)과 상기 기판(100) 사이에 도핑된 서포트 패턴(102a)이 개재된다. 상기 도핑된 서포트 패턴(102a)은 상기 소자 활성 패턴(104)의 중앙부와 상기 기판(100) 사이에 개재되는 것이 바람직하다. 상기 도핑된 서포트 패턴(102a) 양측의 언더컷 영역(120) 내에 매몰 절연 패턴(130)이 배치된다. 상기 매몰 절연 패턴(130)은 상기 소자 활성 패턴(104) 및 기판(100) 사이에 배치된다.
상기 기판(100)은 실리콘기판일 수 있다. 상기 도핑된 서포트 패턴(102a)은 상기 기판(100) 및 상기 소자 활성 패턴(104)에 대하여 식각선택비를 갖고, 실리콘 격자에 비하여 넓은 격자 폭을 갖는 반도체층으로 이루어지는 것이 바람직하다. 예컨대, 상기 도핑된 서포트 패턴(102a)은 실리콘게르마늄으로 이루어진 것이 바람직하다. 이에 더하여, 상기 도핑된 서포트 패턴(102a)은 소정의 불순물들에 의해 도핑된 실리콘게르마늄인것이 바람직하다. 예컨대, 상기 도핑된 서포트 패턴(102a)은 보론 또는 포스포러스등의 불순물들에 의해 도핑된 실리콘게르마늄일 수 있다. 상기 소자 활성 패턴(104)은 실리콘층인 것이 바람직하다. 특히, 상기 도핑된 서포트 패턴(102a) 상에 위치한 상기 소자 활성 패턴(104)의 일부분은 실리콘 격자에 비하여 넓은 격자 폭을 갖는 팽창된 실리콘(strained silicon)인 것이 바람직하다. 상기 팽창된 실리콘은 상기 도핑된 서포트 패턴(102a)에 기인하여 팽창된 상태를 유지할 수 있다. 상기 매몰 절연 패턴(130)은 절연 물질로 이루어진다.
상기 패턴들(104,102a,130)을 둘러싸는 트렌치(105)가 배치된다. 상기 트렌치(105)는 상기 소자 활성 패턴(104)을 정의한다. 상기 트렌치(105)의 측벽은 상기 패턴들(104,102a,130)의 측벽들을 포함하며, 상기 트렌치(105)의 바닥면은 상기 기판(100)으로 이루어진다. 상기 트렌치(104)의 바닥면은 상기 패턴들(104,102a,130) 아래에 위치한 상기 기판(100)의 상부면에 비하여 낮게 배치될 수 있다. 즉, 상기 패턴들(104,102a,130) 아래의 상기 기판(100)은 위로 돌출될 수 있다. 상기 트렌치(105) 내에 소자분리막(106)이 배치된다. 상기 소자분리막(106)은 절연 물질로 이루어진다. 예컨대, 상기 소자분리막(106)은 실리콘산화막으로 이루어질 수 있다.
게이트 전극(114')이 상기 소자 활성 패턴(104)을 가로지른다. 상기 게이트 전극(114')은 상기 도핑된 서포트 패턴(102a)의 상부(over)에 배치되는 것이 바람직하다. 즉, 상기 게이트 전극(114')은 상기 팽창된 실리콘의 상부에 배치된다. 상기 게이트 전극(114')과 상기 소자 활성 패턴(104) 사이에 게이트 절연막(112)이 개재된다. 상기 게이트 전극(114')은 상기 도핑된 서포트 패턴(102a)과 동일한 폭을 갖도록 도시되어 있으나, 상기 게이트 전극(114')은 상기 도핑된 서포트 패턴(102a)에 비하여 넓거나, 혹은 좁은 폭을 가질수도 있다. 상기 게이트 전극(114')은 상기 소자분리막(106) 위로 연장된다. 상기 게이트 전극(114') 아래에 위치한 상기 소자분리막(106)의 일부는 상기 게이트 전극(114') 아래의 상기 소자 활성 패턴(104)의 측벽을 덮는다. 다시 말해서, 상기 게이트 전극(114')의 아래의 상기 소자분리막(106)의 일부는 상기 소자 활성 패턴(104)의 상부면과 동일하거나 높은 높이를 가질 수 있다. 따라서, 상기 게이트 전극(114')은 상기 소자 활성 패턴(104)의 상부면을 가로지른다. 상기 게이트 전극(114') 양측에 배치된 상기 소자분리막(106)의 일부의 상부면은 상기 매몰 절연 패턴(130)에 비하여 낮게 배치되는 것이 바람직하다. 상기 게이트 전극(114') 상에 게이트 마스크 패턴(116)이 배 치될 수 있다. 상기 게이트 마스크 패턴(116)은 상기 게이트 전극(114')의 측벽에 정렬된 측벽을 갖는다. 상기 게이트 전극(114')의 양측벽에 게이트 스페이서(126a)가 배치될 수 있다.
상기 게이트 전극(114')은 도전막으로 이루어진다. 예컨대, 상기 게이트 전극(114')은 도핑된 폴리실리콘으로 이루어질 수 있다. 또한, 상기 게이트 전극(114')은 차례로 적층된 도핑된 폴리실리콘 및 금속실리사이드로 구성된 폴리사이드로 이루어질 수 있다. 이에 더하여, 상기 게이트 전극(114')은 도전성 금속 함유 물질로 이루어질 수 있다. 상기 도전성 금속 함유 물질은 텅스텐 또는 몰리브덴과 같은 금속, 질화티탄늄 또는 질화탄탈늄과 같은 도전성 금속질화물, 또는 코발트실리사이드 또는 티타늄실리사이드와 같은 금속실리사이드 중에 하나일 수 있다. 상기 게이트 마스크 패턴(116)은 절연막으로 이루어진다. 예컨대, 실리콘질화막 또는 실리콘산화질화막으로 이루어질 수 있다. 상기 게이트 스페이서(126a)도 절연막으로 이루어진다. 예컨대, 상기 게이트 스페이서(126a)는 실리콘산화막, 실리콘질화막 또는 실리콘산화질화막으로 이루어질 수 있다.
상기 게이트 전극(114') 양측의 상기 소자 활성 패턴(104)내에 소오스/드레인 영역(135)이 배치된다. 상기 소오스/드레인 영역(135)은 제1 도핑층(124) 및 제2 도핑층(132)을 가질 수 있다. 상기 제1 도핑층(124)은 상기 제2 도핑층(132)에 비하여 낮은 도핑농도를 가져 상기 제1 및 제2 도핑층들(124,132)은 엘디디 구조일 수 있다. 이와는 달리, 상기 제1 도핑층(124)이 상기 제2 도핑층(132)과 유사한 도핑농도를 가질 수도 있다. 상기 소오스/드레인 영역(135)은 상기 매몰 절연 패턴(130) 상에 배치된다. 특히, 상기 소오스/드레인 영역(135)의 하부면은 상기 매몰 절연 패턴(130)과 접촉할 수 있다. 상기 소오스/드레인 영역(135)은 불순물들이 도핑된 불순물도핑층이다. 이때, 상기 소오스/드레인 영역(135)은 상기 도핑된 서포트 패턴(102a)과 서로 다른 타입의 불순물들로 도핑된다. 예컨대, 상기 소오스/드레인 영역(135)이 p형 불순물들로 도핑되면, 상기 도핑된 서포트 패턴(102a)은 n형 불순물들로 도핑된다. 이에 반하여, 상기 소오스/드레인 영역(135)이 n형 불순물들로 도핑되면, 상기 도핑된 서포트 패턴(102a)은 p형 불순물들로 도핑된다.
상기 게이트 전극(114') 양측의 상기 소자 활성 패턴(104)의 표면에 표면 절연층(122)이 배치될 수 있다. 상기 표면 절연층(122)은 열산화막으로 이루어질 수 있다.
상기 매몰 절연 패턴(130)은 상기 표면 절연층(122)과 동일한 물질을 포함할 수 있다. 상기 매몰 절연 패턴(130)은 그것의 내부일부가 비어 있는 공극(vacantness)을 포함할 수 있다. 상기 매몰 절연 패턴(130)은 상기 게이트 스페이서(126a)와 동일한 물질을 포함할 수 있다. 이 경우에, 상기 게이트 전극(114') 양측의 상기 매몰 절연 패턴(130) 및 소자 활성 패턴(104)의 측벽들에 잔여 스페이서(126b)가 배치될 수 있다. 상기 잔여 스페이서(126b)는 상기 게이트 스페이서(126a)와 동일한 물질이다.
상기 결과물 전면을 덮는 층간절연막(140)이 배치될 수 있다. 상기 층간절연막(140)은 실리콘산화막으로 이루어질 수 있다. 상기 층간절연막(140)은 상기 게이 트 전극 양측(114')에 위치한 트렌치(105)의 비어 있는 부분을 채울수 있다. 즉, 상기 게이트 전극 양측(114')에 위치한 소자분리막(106)의 상부면은 상기 매몰 절연 패턴(130) 아래에 위치함으로써, 상기 트렌치(105)의 상부(upper portion)는 비어 있다. 상기 트렌치(105)의 비어 있는 부분을 상기 층간절연막(140)이 채울 수 있다. 상기 게이트 스페이서(126a)가 생략될 경우, 상기 잔여 스페이서(126b)도 생략되며, 상기 매몰 절연 패턴(130)은 상기 층간절연막(140)과 동일한 물질을 포함할 수 있다.
이와는 다르게, 상기 트랜치(105)의 비어있는 부분은 다른 물질로 채워질 수도 있다. 이를 도 4를 참조하여 설명한다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 변형예를 나타내기 위하여 도 1의 Ⅰ-Ⅰ'를 따라 취해진 단면도이다.
도 4를 참조하면, 게이트 전극(114') 양측의 상기 트렌치(105)의 비어 있는 부분을 보조 매립 패턴(142a)이 채운다. 상기 보조 매립 패턴(142a)의 상부면은 상기 소자 활성 패턴(104)의 상부면에 근접할 수 있다. 이때, 매몰 절연 패턴(130')은 상기 보조 매립 패턴(142a)과 동일한 물질을 포함할 수 있다. 층간절연막(140')이 상기 보조 매립 패턴(142a) 및 게이트 전극(114')을 덮는다. 이 변형예에 따르면, 도 3의 잔여 스페이서(126b)가 생략될 수 있다. 상기 보조 매립 패턴(142a)은 캡필 특성이 우수하고, 평탄화가 우수한 절연막으로 이루어질 수 있다. 상기 보조 매립 패턴(142a)은 SOG막으로 이루어질 수 있다.
상술한 구조의 트랜지스터를 갖는 반도체 소자에 있어서, 상기 소오스/드레 인 영역(135)의 아래에는 상기 매몰 절연 패턴(130)이 배치된다. 이에 따라, 상기 소오스/드레인 영역(135)의 접합 누설 전류를 최소화할 수 있다. 또한, 상기 소오스/드레인 영역들(135) 간에 펀치 스루 특성을 크게 향상시킬 수 있다. 결과적으로, 고집적화된 반도체 소자를 구현할 수 있다.
또한, 상기 게이트 전극(114') 아래의 채널영역은 실리콘 격자에 비하여 넓은 격자 폭을 갖는 팽창된 실리콘으로 이루어진다. 이에 따라, 상기 트랜지스터의 턴온 전류가 증가된다. 상기 트랜지스터의 턴온 전류가 증가됨으로써, 상기 트랜지스터의 동작속도가 향상되어 고속의 반도체 소자를 구현할 수 있다.
이에 더하여, 상기 소자 활성 패턴(104)은 상기 도핑된 서포트 패턴(102a)에 의해 상기 기판(100)과 연결되어 있다. 이에 따라, SOI기판에서 발생할 수 있는 부동체 효과(floating body effect)를 방지할 수 있으며, 상기 트랜지스터의 반복적인 동작에 의해 발생할 수 있는 열을 효율적으로 방출할 수 있다.
도 5a 내지 도 13a는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'을 따라 취해진 단면도들이고, 도 5b 내지 도 13b는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 1의 Ⅱ-Ⅱ'을 따라 취해진 단면도들이다.
도 5a 내지 도 5b를 참조하면, 기판(100) 상에 서포트층 및 소자 활성층을 차례로 형성한다. 상기 기판(100)은 실리콘기판일 수 있다. 상기 서포트층은 상기 기판(100)과 상기 소자 활성층에 대하여 식각선택비를 갖고, 실리콘 격자에 비하여 넓은 격자폭을 갖는 반도체층으로 형성한다. 상기 서포트층은 실리콘게르마늄층으 로 형성하는 것이 바람직하다. 상기 서포트층은 상기 기판(100)에 실리콘 소스 가스 및 게르마늄 소스 가스를 사용하는 에피택시얼 성장법으로 형성하는 것이 바람직하다. 상기 소자 활성층은 실리콘 격자에 비하여 넓은 격자 폭을 갖는 팽창된 실리콘(strained silicon)으로 형성하는 것이 바람직하다. 상기 소자 활성층은 상기 서포트층 상에 실리콘 소스 가스를 사용하는 에피택시얼 성장법으로 형성하는 것이 바람직하다. 이에 따라, 상기 소자 활성층은 상기 서포트층에 기인하여 상기 팽창된 실리콘으로 형성된다.
상기 소자 활성층, 서포트층 및 기판(100)을 연속적으로 패터닝하여 활성영역을 한정하는 트렌치(105)를 형성한다. 이에 따라, 상기 기판(100) 상에는 차례로 적층된 서포트 패턴(102) 및 소자 활성 패턴(104)이 형성된다. 상기 소자 활성 패턴(104) 아래의 상기 기판(100)은 상기 트렌치(105)의 바닥면에 비하여 높게 돌출될 수 있다. 상기 트렌치(105)를 채우는 소자분리막(106)을 형성한다. 상기 소자분리막(106)은 실리콘산화막, 특히, 고밀도 플라즈마(High Density Plasma) 실리콘산화막으로 형성할 수 있다. 상기 트렌치(105) 및 소자분리막(106)은 하드마스크 패턴(미도시함)을 사용하는 공지된 기술을 사용하여 형성할 수 있다.
상기 소자 활성 패턴(104) 및 소자분리막(106)을 덮는 몰드층(108)을 기판(100) 전면에 형성한다. 상기 몰드층(108)은 상기 소자분리막(106) 및 상기 소자 활성 패턴(104)에 대하여 식각선택비를 갖는 물질막으로 형성한다. 예컨대, 탄소를 다량함유하는 유기 중합체로 형성할 수 있다. 상기 유기 중합체는 유기 반사방지막으로 사용되는 물질일 수 있다. 경우에 따라, 상기 몰드층(108)은 실리콘질 화막 또는 실리콘산화질화막으로 형성될 수도 있다.
도 6a, 도 6b, 도 7a, 도 7b, 도 8a 및 도 8b를 참조하면, 상기 몰드층(108)을 패터닝하여 상기 소자 활성 패턴(104)을 가로지르는 그루브(110)를 형성한다. 상기 그루브(110)는 상기 소자 활성 패턴(104)의 일부를 노출시킬 수 있다. 상기 그루브(110)의 양단은 상기 소자분리막(106)의 위로 연장되어 상기 소자분리막(106)의 일부를 노출시킬 수 있다.
이어서, 상기 몰드층(108)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 그루브(110) 아래의 상기 서포트 패턴(102)를 도핑한다. 이에 따라, 상기 그루브(110) 아래에는 도핑된 서포트 패턴(102a) 및 상기 도핑된 서포트 패턴(102a) 양측에 미도핑된 서포트 패턴(102b)이 형성된다. 상기 도핑된 서포트 패턴(102a)은 상기 그루브(110)에 자기정렬된다. 이때, 상기 도핑된 서포트 패턴(102a)은 상기 그루브(110)의 폭과 다른 폭을 갖도록 조절될 수 있다. 예컨대, 상기 불순물 이온들을 경사지게 주입하여 상기 도핑된 서포트 패턴(102a)과 상기 그루브(110)의 폭이 서로 상이하게 형성될 수 있다. 이와는 달리, 상기 불순물 이온들을 주입하기 전에, 상기 그루브(110)의 측벽에 희생 스페이서(111)를 형성하고, 불순물 이온들을 주입하여, 상기 도핑된 서포트 패턴(102a)의 폭이 상기 그루브(110)의 폭에 비하여 작게 형성할 수도 있다. 상기 희생 스페이서(111)는 상기 몰드층(108)에 대하여 식각선택비를 갖는 물질로 형성한다. 상기 도핑된 서포트 패턴(102a)을 형성한 후에, 상기 희생 스페이서(111)는 제거한다. 이러한 경우들에서도, 상기 도핑된 서포트 패턴(102a)은 상기 그루브(110)에 자기 정렬되어 형성된다. 도 6a에 있어서, 상기 도핑된 서포트 패턴(102a)은 상기 희생 스페이서(111)가 생략되고, 상기 불순물 이온들이 경사지지 않은 상태로 주입한 상태를 도시하였다. 엔모스 트랜지스터일 경우, 상기 불순물 이온들은 p형 불순물 이온들일 수 있다. 이에 반하여, 피모스 트랜지스터일 경우, 상기 불순물 이온들은 n형 불순물 이온들일 수 있다. 상기 불순물 이온들은 트랜지스터의 문턱전압을 조절하는 역할도 수행할 수 있다.
상기 불순물 이온들을 주입하기 전에, 상기 그루브(110)에 노출된 소자 활성 패턴(104)의 표면에 이온주입을 위한 버퍼산화막을 형성할 수 있다. 이와는 다르게, 상기 이온주입을 위한 버퍼산화막은 상기 몰드층(108)을 형성하기 전에 형성될 수도 있다.
상기 그루브(110)에 노출된 소자 활성 패턴(104)의 표면에 게이트 절연막(112)을 형성한다. 상기 이온주입을 위한 버퍼산화막이 존재한다면, 상기 버퍼산화막은 상기 게이트 절연막(112)이 형성되기 전에, 제거되는 것이 바람직하다. 상기 게이트 절연막(112)은 실리콘 산화막, 특히, 열산화막으로 형성할 수 있다.
상기 게이트 절연막(112)을 갖는 기판(100) 전면에 상기 그루브(110)를 채우는 게이트 도전막을 형성하고, 상기 게이트 도전막을 상기 몰드층(108)이 노출될때까지 평탄화시키어 게이트 전극(114)을 형성한다. 상기 게이트 도전막은 도핑된 폴리실리콘 또는 도전성 금속 함유 물질로 형성할 수 있다. 상기 게이트 도전막이 도핑된 폴리실리콘막으로 형성될 경우, 상기 게이트 전극(114)을 형성한 후에, 상기 게이트 전극(114) 상부면에 선택적 실리사이드화 공정을 수행할 수 있다. 상기 선택적 실리사이드화 공정은 상기 게이트 전극(114)을 갖는 기판(100)에 금속막을 증 착하고, 상기 증착된 금속막 및 상기 게이트 전극(114)이 반응하도록 열공정을 수행한 후에, 미반응된 금속막을 제거하는 공정을 포함할 수 있다. 상기 증착된 금속막은 니켈, 코발트, 티타늄 또는 텅스텐일 수 있다.
이어서, 상기 몰드층(108)을 마스크로 사용하여 상기 게이트 전극(114)을 리세스할 수 있다. 상기 리세스된 게이트 전극(114')을 갖는 기판(100) 전면에 게이트 마스크막을 형성하고, 상기 게이트 마스크막을 상기 몰드층(108)이 노출될때까지 평탄화시키어 게이트 마스크 패턴(116)을 형성한다. 상기 게이트 마스크 패턴(116)은 상기 게이트 전극(114)의 리세스된 영역을 채운다. 상기 게이트 마스크 패턴(116)은 실리콘질화막 또는 실리콘산화질화막으로 형성할 수 있다. 이 경우에, 상기 몰드층(108)은 유기 중합체로 형성할 수 있다. 상기 게이트 마스크 패턴(116)이 생략될 경우, 상기 몰드층(108)은 실리콘질화막 또는 실리콘산화질화막으로 형성할 수도 있다.
도 9a, 도 9b, 도 10a 및 도 10b를 참조하면, 상기 몰드층(108)을 제거하여 상기 게이트 전극(114') 양측에 위치한 상기 소자분리막(106)을 노출시킨다. 상기 노출된 소자분리막(106)을 선택적 이방성 식각하여 상기 미도핑된 서포트 패턴(102b)의 측벽을 노출시킨다. 상기 노출된 소자분리막(106)은 상기 게이트 마스크 패턴(116) 또는 게이트 전극(114')을 마스크로 사용하여 식각될 수 있다.
이어서, 선택적 등방성 식각 공정을 수행하여 상기 미도핑된 서포트 패턴(102b)을 제거한다. 이때, 상기 도핑된 서포트 패턴(102a)은 그대로 잔존하여 상기 도핑된 서포트 패턴(102a)의 양측에 언더컷 영역(120)이 형성된다. 상기 미도 핑된 서포트 패턴(102b)은 상기 소자 활성 패턴(104) 및 기판(100)에 대하여 식각선택비를 갖는다. 또한, 상기 미도핑된 서포트 패턴(102b)은 상기 도핑된 서포트 패턴(102a)에 대해서도 식각선택비를 갖는다.
실리콘게르마늄은 도핑된 불순물의 농도에 따라 식각율이 달라진다. 이에 대한 실험을 수행하였다. 실험을 위하여 시료1, 시료2 및 시료3을 준비하였다. 상기 시료1은 기판 상에 미도핑된 상태의 실리콘게르마늄층 및 실리콘층을 차례로 형성하였다. 상기 시료2는 기판 상에 포스포러스의 농도가 5E12으로 도핑된 실리콘게르마늄층과 실리콘층을 차례로 형성하였다. 상기 시료3은 기판 상에 포스포러스의 농도가 1E13으로 도핑된 실리콘게르마늄층 및 실리콘층을 차례로 형성하였다. 상기 시료들은 소정의 패터닝 공정을 수행하여 각각의 실리콘게르마늄층 및 실리콘층의 측벽들이 노출된 상태이다. 상기 시료들에 사용된 서로 대응하는 층들은 서로 동일한 두께로 형성하였다.
상기 시료1, 시료2 및 시료3을 순수, 인산, CH3COOH 및 HNO3를 포함하는 식각매체를 사용하여 동일한 시간(10초)동안 식각하였다. 그 결과, 상기 시료1의 실리콘게르마늄층의 노출된 측벽은 실리콘층의 노출된 측벽으로부터 약 1500nm 옆으로 리세스되었다. 이와는 달리, 상기 시료2의 실리콘게르마늄층의 노출된 측벽은 실리콘층의 노출된 측벽으로부터 약 116nm 옆으로 리세스되었으며, 상기 시료3의 실리콘게르마늄층의 노출된 측벽은 실리콘층의 노출된 측벽에 비하여 약 30nm 옆으로 리세스되었다. 즉, 상기 시료1의 실리콘게르마늄층과 상기 시료2의 실리콘게르 마늄층은 약 12 : 1의 식각선택비를 나타냈었으며, 상기 시료1의 실리콘게르마늄층과 상기 시료3의 실리콘게르마늄층은 약 50 : 1의 식각선택비를 나타냈었다. 한편, 불순물이 보론 및 아세닉일 경우에도 상술한 것과 유사한 결과를 확인하였다. 상기 불순물은 Ar과 같은 불활성 기체를 사용할 수도 있다. 결과적으로, 실리콘게르마늄은 도핑된 불순물의 농도에 따라 식각율이 달라지며, 불순물의 농도가 증가될수록 식각율이 감소되는 것을 알 수 있다. 따라서, 상기 도핑된 서포트 패턴(102a)은 대략 유지한채로, 상기 미도핑된 서포트 패턴(102b)을 선택적으로 제거할 수 있다.
도 11a, 도 11b, 도 12a, 도 12b, 도 13a 및 도 13b를 참조하면, 상기 언더컷 영역(120)을 갖는 기판(100)에 열산화 공정을 수행하여 표면 절연층(122)을 형성한다. 이때, 상기 언더컷(120)의 내부 측벽들에도 상기 표면 절연층(122)이 형성된다.
상기 게이트 전극(114')을 마스크로 사용하여 제1 소오스/드레인 불순물 이온들을 주입하여 제1 도핑층(124)을 형성한다.
상기 제1 도핑층(124)을 갖는 기판(100)에 스페이서막(126)을 콘포말하게 형성한다. 상기 스페이서막(126)은 단차도포성이 우수한 CVD법 또는 ALD법으로 형성할 수 있다. 상기 스페이서막(126)의 일부는 상기 언더컷 영역(120) 내에 형성될 수 있다. 상기 스페이서막(126)은 절연막으로 형성한다. 예컨대, 상기 스페이서막(126)은 실리콘산화막, 실리콘질화막 또는 실리콘산화질화막으로 형성할 수 있다.
상기 스페이서막(126)을 이방성 식각하여 상기 게이트 전극(114') 양측벽에 게이트 스페이서(126a)를 형성한다. 이때, 상기 리세스된 소자분리막(106)으로 인해 노출된 트렌치(105)의 측벽에 잔여 스페이서(126b)가 형성될 수 있다.
상기 언더컷 영역(120) 내에 형성된 절연 물질은 매몰 절연 패턴(130)으로 정의한다. 상기 매몰 절연 패턴(130)은 상기 표면 절연층(122)의 일부분을 포함한다. 또한, 상기 매몰 절연 패턴(130)은 상기 스페이서막(126)의 일부를 포함할 수 있다. 즉, 상기 매몰 절연 패턴(130)은 상기 게이트 스페이서(126a)와 동일한 물질을 포함할 수 있다. 또한, 상기 매몰 절연 패턴(130)은 공극(vacantness)을 포함할 수도 있다. 즉, 상기 언더컷 영역(130)은 그것의 내부가 절연 물질로 완전히 채워지지 않고, 그것의 일부가 비어(vacant) 있을 수 있다. 상기 제1 도핑층(124)은 상기 매몰 절연 패턴(130)과 접촉하도록 형성할 수 있다.
상기 게이트 전극(114') 및 게이트 스페이서(126a)를 마스크로 사용하여 제2 소오스/드레인 불순물 이온들을 주입하여 제2 도핑층(132)을 형성한다. 상기 제2 소오스/드레인 불순물 이온들의 도즈량은 상기 제1 소오스/드레인 불순물 이온들의 도즈량에 비하여 크거나 유사할 수 있다. 상기 제1 및 제2 도핑층들(124,132)은 소오스/드레인 영역(135)을 구성한다. 상기 소오스/드레인 영역(135)은 상기 매몰 절연 패턴(130)과 접촉되도록 형성하는 것이 바람직하다.
상기 결과물의 전면에 도 1 내지 도 3의 층간절연막(140)을 형성하여 도 1 내지 도 3의 반도체 소자를 구현할 수 있다.
상술한 반도체 소자의 제조 방법에 있어서, 상기 소오스/드레인 영역(135) 아래에 상기 매몰 절연 패턴(130)이 형성된다. 이에 따라, 상기 소오스/드레인 영 역(135)의 접합 누설 전류를 최소화할 수 있으며, 상기 소오스/드레인 영역들(135)간의 펀치스루 특성을 크게 향상시킬 수 있다.
또한, 상기 서포트 패턴(102)에 기인하여 상기 게이트 전극(114') 아래의 채널 영역은 상기 팽창된 실리콘으로 형성된다. 이에 따라, 캐리어들의 이동도가 증가되어 트랜지스터의 턴온전류가 증가된다.
이에 더하여, 상기 서포트 패턴(102)의 일부를 도핑시켜 상기 도핑된 서포트 패턴(102a) 및 상기 미도핑된 서포트 패턴(102b)간의 식각선택비를 가지게 함으로써, 상기 언더컷 영역(120)을 매우 용이하게 형성할 수 있다. 더 나아가서, 상기 몰드층(108)에 형성된 그루브(110)에 의해 상기 게이트 전극(114')과 상기 도핑된 서포트 패턴(102a)은 서로 자기정렬적으로 형성된다. 이에 따라, 상기 팽창된 실리콘으로 형성된 채널 영역과 상기 게이트 전극(114')의 정렬이 매우 용이하다.
이러한 효과들에 의해 고속화 및 고직접화된 반도체 소자를 구현할 수 있다.
다음으로, 도 4에 도시된 반도체 소자의 제조 방법을 도 14 및 도 15를 참조하여 설명한다.
도 14 및 도 15는 도 4에 도시된 반도체 소자의 제조 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'를 따라 취해진 단면도들이다.
도 14 및 도 15를 참조하면, 언터컷 영역(120) 및 표면 절연층(122)을 형성하는 방법은 도 10a 및 도 10b를 참조하여 설명한 상술한 방법과 동일하게 형성할 수 있다. 상기 표면 절연층(122)을 갖는 기판(100) 전면에 보조 매립막(142)을 형성한다. 상기 보조 매립막(142)은 갭필 특성 및 평탄 특성이 우수한 절연막으로 형 성하는 것이 바람직하다. 또한, 상기 보조 매립막(142)은 상기 게이트 전극(114')(또는, 게이트 마스크 패턴(116)에 대하여 식각선택비를 갖는 것이 바람직하다. 예컨대, 상기 보조 매립막(142)은 SOG막으로 형성할 수 있다. 상기 보조 매립막(142)은 상기 언더컷 영역(120)의 형성을 위해 소자분리막(106)의 리세스된 영역을 채운다. 이때, 상기 보조 매립막(142)은 상기 언더컷 영역(120) 내에도 형성될 수 있다.
상기 보조 매립막(142)을 상기 표면 절연층(122) 또는 소자 활성 패턴(104)이 노출될때까지 에치백(etch back)하여 보조 매립 패턴(142a)을 형성한다. 이어서, 상기 게이트 전극(114')의 양측벽에 게이트 스페이서(126a)를 형성하고, 제2 소오스/드레인 불순물 이온들을 주입하여 제2 도핑층(132)을 형성한다. 상기 결과물의 전면에 층간절연막(140')을 형성하여 도 4의 반도체 소자를 구현할 수 있다. 상기 보조 매립막(142)이 상기 언더컷 영역(120) 내에도 형성됨으로써, 도 4의 매몰 절연 패턴(130')은 상기 보조 매립 패턴(142a)과 동일한 물질을 포함할 수 있다.
(제2 실시예)
도 16은 본 발명의 다른 실시예에 따른 반도체 소자를 나타내는 사시도이고, 도 17은 도 16의 Ⅲ-Ⅲ'을 따라 취해진 단면도이며, 도 18은 도 16의 Ⅳ-Ⅳ'을 따라 취해진 단면도이다.
도 16, 도 17 및 도 18을 참조하면, 기판(200) 상에 소자 활성 패턴(204)이 배치된다. 상기 소자 활성 패턴(204)은 수직으로 연장된 핀(fin) 형태이다. 상기 소자 활성 패턴(204)의 일부와 상기 기판(200) 사이에 도핑된 서포트 패턴(202a)이 개재된다. 상기 도핑된 서포트 패턴(202a)의 양측에 각각 매몰 절연 패턴(230)이 배치된다. 상기 매몰 절연 패턴(230)은 상기 도핑된 서포트 패턴(202a) 양측의 언더컷 영역(220) 내에 배치된다. 상기 언더컷 영역(220)은 상기 도핑된 서포트 패턴(202a)의 측벽, 상기 기판(200) 및 상기 소자 활성 패턴(204)의 하부면 일부로 둘러싸인 영역이다. 상기 매몰 절연 패턴(230)은 상기 소자 활성 패턴(204) 및 기판(200) 사이에 배치된다.
상기 기판(200)은 실리콘기판일 수 있다. 상기 도핑된 서포트 패턴(202a)은 상기 기판(200) 및 소자 활성 패턴(204)에 대하여 식각선택비를 갖고, 실리콘 격자에 비하여 넓은 격자 폭을 갖는 반도체층으로 이루어진다. 또한, 상기 도핑된 서포트 패턴(202a)은 소정의 불순물들로 도핑된 것이 바람직하다. 상기 도핑된 서포트 패턴(202a)은 도핑된 실리콘게르마늄인 것이 바람직하다. 상기 소자 활성 패턴(204)은 실리콘층인 것이 바람직하다. 특히, 상기 도핑된 서포트 패턴(202a) 상에 위치한 상기 소자 활성 패턴(204)은 팽창된 실리콘인 것이 바람직하다. 상기 팽창된 실리콘은 일반적인 실리콘 격자에 비하여 넓은 격자 폭을 갖는다. 상기 팽창된 실리콘은 상기 도핑된 서포트 패턴(202a)에 의해 팽창된 상태를 유지할 수 있다. 상기 매몰 절연 패턴(230)은 절연 물질로 이루어진다. 상기 매몰 절연 패턴(230)은 그것의 내부에 공극을 포함할 수도 있다.
상기 소자 활성 패턴(204)을 정의하는 트렌치(205)가 상기 패턴들(204,202a,230)을 둘러싼다. 상기 트렌치(205)의 바닥면은 상기 기판(200)으 로 이루어진다. 상기 소자 활성 패턴(204) 아래에 위치한 상기 기판(200)의 상부면은 상기 트렌치(205)의 바닥면에 비하여 위로 돌출될 수 있다. 소자분리막(206)이 상기 트렌치(205)의 일부를 채운다. 상기 소자분리막(206)의 상부면은 상기 매몰 절연 패턴(230)의 아래에 위치한다.
게이트 전극(214)이 상기 소자 활성 패턴(204)을 가로지른다. 특히, 상기 게이트 전극(214)은 상기 도핑된 서포트 패턴(202a) 위에 위치한 상기 소자 활성 패턴(204)의 상부면 및 양측벽들을 감싼다. 상기 게이트 전극(214) 아래의 상기 소자 활성 패턴(204)은 상기 팽창된 실리콘으로 이루어진다. 상기 게이트 전극(214)과 상기 소자 활성 패턴(204) 사이에 게이트 절연막(212)이 개재된다. 상기 도핑된 서포트 패턴(202a)은 상기 게이트 전극(214)과 서로 동일한 폭을 가질 수 있다. 이와는 달리, 상기 도핑된 서포트 패턴(202a)은 상기 게이트 전극(214)과 서로 다른 폭을 가질수도 있다. 상기 소자 활성 패턴(204)의 상부면과 상기 게이트 전극(214) 사이에 캐핑 패턴(250)이 개재될 수 있다. 상기 캐핑 패턴(250)은 상기 게이트 절연막(212)에 비하여 두꺼운것이 바람직하다. 이로써, 상기 게이트 전극(214) 아래에 위치한 상기 소자 활성 패턴(204)의 상부면에는 채널이 형성되지 않을 수 있다. 상기 캐핑 패턴(250)은 상기 게이트 전극(214) 양측의 상기 소자 활성 패턴(204)의 상부면으로 연장될 수 있다. 상기 캐핑 패턴(250)은 상기 소자 활성 패턴(204)의 상부면과 접촉할 수 있다. 상기 캐핑 패턴(250)은 절연막으로 이루어진다. 상기 캐핑 패턴(250)은 실리콘 산화막, 실리콘질화막 또는 실리콘산화질화막으로 이루어질 수 있다. 상기 캐핑 패턴(250)은 생략될 수도 있다.
상기 캐핑 패턴(250)이 생략될 경우, 상기 게이트 전극(214) 아래의 채널영역은 상기 소자 활성 패턴(204)의 상부면 및 양측벽들을 포함한다. 이와는 달리, 상기 캐핑 패턴(250)이 존재할 경우, 상기 채널 영역은 상기 소자 활성 패턴(204)의 양측벽들을 포함한다.
상기 게이트 전극(214) 양측의 상기 소자 활성 패턴(204)내에 소오스/드레인 영역(235)이 형성된다. 상기 소오스/드레인 영역(235)의 하부면은 상기 매몰 절연 패턴(230)과 접촉하는 것이 바람직하다. 상기 소오스/드레인 영역(235)은 불순물들이 도핑된 불순물도핑층이다. 상기 소오스/드레인 영역(235)은 상기 도핑된 서포트 패턴(202a)과 서로 다른 타입의 불순물들로 도핑된다. 예컨대, 상기 소오스/드레인 영역(235)이 p형 불순물들로 도핑되면, 상기 도핑된 서포트 패턴(202a)은 n형 불순물들로 도핑된다. 이에 반하여, 상기 소오스/드레인 영역(235)이 n형 불순물들로 도핑되면, 상기 도핑된 서포트 패턴(202a)은 p형 불순물들로 도핑된다.
도 18에 있어서, 상기 게이트 전극(214)은 상기 도핑된 서포트 패턴(202a)의 측벽 상에도 배치된다. 하지만, 상기 도핑된 서포트 패턴(202a)는 채널영역이 형성되지 않는다. 이는, 상기 도핑된 서포트 패턴(202a)의 양측에 상기 매몰 절연 패턴(230)이 배치되어, 상기 소오스/드레인 영역(235)이 형성되지 않기 때문이다.
상기 게이트 전극(214) 양측에 위치한 상기 소자 활성 패턴(204)의 측벽에는 표면 절연층(222)이 배치될 수 있다. 상기 캐핑 패턴(250)이 생략될 경우, 상기 표면 절연층(222)은 상기 게이트 전극(214) 양측의 상기 소자 활성 패턴(204)의 상부면으로 연장될 수 있다. 상기 매몰 절연 패턴(230)은 상기 표면 절연층(222)과 동 일한 물질을 포함할 수 있다.
상기 소자분리막(206) 상에 상기 트렌치(205)를 채우는 보조 매립 패턴(225a)이 배치될 수 있다. 이때, 상기 매몰 절연 패턴(230)은 상기 보조 매립 패턴(225a)과 동일한 물질을 포함할 수 있다. 경우에 따라, 상기 보조 매립 패턴(225a)은 생략될수도 있다. 상기 보조 매립 패턴(225a)이 생략될 경우, 상기 트렌치(205)는 층간절연막에 의해 채워질 수 있다. 이때, 상기 매몰 절연 패턴(230)은 상기 층간절연막과 동일한 물질을 포함할 수도 있다.
상술한 제1 실시예와 같이, 상기 게이트 전극(214)의 상부면 상에 게이트 마스크 패턴이 배치될 수도 있다. 또한, 상기 게이트 전극(214)의 양측벽에는 게이트 스페이서가 배치될 수 있다. 이 경우에, 상기 매몰 절연 패턴(230)은 상기 게이트 스페이서와 동일한 물질을 포함할 수 있다. 상기 게이트 마스크 패턴 및 게이트 스페이서는 각각 상술한 제1 실시예의 게이트 마스크 패턴(116) 및 게이트 스페이서(126a)와 동일한 물질로 이루어질 수 있다.
상술한 구조의 반도체 소자에 있어서, 상기 소오스/드레인 영역(235)의 아래에 상기 매몰 절연 패턴(230)이 배치된다. 이에 따라, 상기 소오스/드레인 영역(235)의 접합 누설 전류를 최소화할 수 있으며, 상기 소오스/드레인 영역들(235)간의 펀치스루 특성을 향상시킬 수 있다. 또한, 상기 게이트 전극(214) 아래의 채널영역은 상기 팽창된 실리콘으로 이루어짐으로써, 캐리어들의 이동도가 증가되어 트랜지스터의 턴온전류를 증가시킬 수 있다. 즉, 제한된 면적에서 턴온전류가 증가된 트랜지스터를 구현할 수 있다. 그 결과, 고속화 및 고집적화된 반도체 소자를 구현할 수 있다.
이에 더하여, 상기 게이트 전극(214)은 상기 채널영역의 양측에서 제어한다. 이에 따라, 상기 게이트 전극(214)의 상기 채널 영역에 대한 컨트롤 능력이 향상될 수 있다.
더 나아가서, 상기 소자 활성 패턴(204)은 상기 도핑된 서포트 패턴(202a)을 통하여 상기 기판(200)에 연결되어 있다. 이에 따라, 부동체 효과를 방지하고, 동작에 의해 발생할 수 있는 열을 효율적으로 방출할수 있다.
도 19a 내지 도 22a는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 16의 Ⅲ-Ⅲ'을 따라 취해진 단면도들이고, 도 20b 내지 도 22b는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 도 16의 Ⅳ-Ⅳ'을 따라 취해진 단면도들이다.
도 19a 및 도 19b를 참조하면, 기판(200) 상에 서포트층, 소자 활성층 및 캐핑층을 차례로 형성한다. 상기 서포트층은 상기 기판(200)과 상기 소자 활성층에 대하여 식각선택비를 갖고, 실리콘 격자에 비하여 넓은 격자폭을 갖는 반도체층으로 형성한다. 상기 서포트층은 실리콘 소스 가스 및 게르마늄 소스 가스를 사용하는 에피택시얼 성장법으로 형성하는 것이 바람직하다. 상기 소자 활성층은 상기 서포트층 상에 실리콘 소스 가스를 사용하는 에피택시얼 성장법으로 형성하는 것이 바람직하다. 따라서, 상기 서포트층은 실리콘게르마늄층으로 형성되고, 상기 소자 활성층은 상기 서포트층에 기인하여 팽창된 실리콘층으로 형성된다. 상기 캐핑층은 절연막으로서, 실리콘산화막, 실리콘질화막 또는 실리콘산화질화막으로 형성할 수 있다.
상기 캐핑층, 소자 활성층, 서포트층 및 기판(200)을 연속적으로 패터닝하여 활성영역을 한정하는 트렌치(205)를 형성한다. 상기 활성영역내에는 차례로 적층된 서포트 패턴(202), 소자 활성 패턴(204) 및 캐핑 패턴(250)이 형성된다. 상기 소자 활성 패턴(204)은 수직으로 연장된 핀 형태이다. 상기 캐핑 패턴(250)은 생략될 수도 있다. 상기 트렌치(205)를 채우는 소자분리막(206)을 형성한다.
상기 캐핑 패턴(250) 및 소자분리막(206)을 덮는 몰드층(208)을 기판(200) 전면에 형성한다. 상기 몰드층(208)은 상기 소자분리막(206) 및 상기 캐핑 패턴(250)에 대하여 식각선택비를 갖는 물질막으로 형성한다. 예컨대, 상기 몰드층(208)은 탄소를 다량함유하는 유기 중합체로 형성할 수 있다. 경우에 따라, 상기 몰드층(208)은 실리콘질화막 또는 실리콘산화질화막으로 형성될 수도 있다.
도 20a, 도 20b, 도 21a 및 도 21b를 참조하면, 상기 몰드층(208)을 패터닝하여 상기 캐핑 패턴(250)을 가로지르는 그루브(210)를 형성한다. 상기 그루브(210)는 연장되어 상기 소자분리막(206)의 일부를 노출시킨다.
상기 몰드층(208)을 마스크로 사용하여 상기 노출된 소자분리막(206)을 이방성 식각하여 상기 그루브(210) 아래의 상기 소자 활성 패턴(204)의 양측벽을 노출시킨다. 이어서, 상기 몰드층(208)을 마스크로 사용하여 불순물 이온들을 주입하여 상기 그루브(210) 아래의 상기 서포트 패턴(202)을 도핑한다. 이에 따라, 상기 그루브(210) 아래에 도핑된 서포트 패턴(202a)이 형성된다. 상기 몰드층(208) 아래에는 미도핑된 서포트 패턴(202b)이 배치된다. 이와는 반대로, 상기 서포트 패턴(202)의 일부를 도핑한 후에, 상기 노출된 소자분리막(206)을 이방성 식각하여 상기 소자 활성 패턴(204)의 양측벽을 노출시킬수도 있다. 상기 불순물 이온들은 도시된 바와 같이, 상기 그루브(210)의 길이방향을 따라 경사지게 주입될 수 있다.
한편, 상기 도핑된 서포트 패턴(202a)의 폭은 상술한 제1 실시예와 같이, 조절될 수 있다. 즉, 상기 불순물 이온들을 경사지게 주입하여 상기 도핑된 서포트 패턴(202a)의 폭을 조절할 수 있다. 이 경우에, 상기 불순물 이온들은 상기 그루브(210)의 폭 방향을 따라 경사지게 주입된다. 또한, 상기 그루브(210)의 내측벽에 도 6a에 도시된 희생 스페이서(111)를 형성하고, 상기 불순물 이온들을 주입하여 상기 도핑된 서포트 패턴(202a)의 폭을 조절할 수 있다. 이 경우에, 상기 불순물 이온들을 주입한 후에, 상기 희생 스페이서(111)를 제거한다.
상기 그루브(210) 내에 게이트 절연막(212)을 형성한다. 상기 게이트 절연막(212)은 적어도 상기 노출된 소자 활성 패턴(204)의 양측벽 상에 형성된다. 상기 캐핑 패턴(250)이 생략될 경우에, 상기 게이트 절연막(212)은 상기 그루브(210)에 노출된 상기 소자 활성 패턴(204)의 상부면 상에도 형성된다. 상기 게이트 절연막(212)은 열산화막으로 형성할 수 있다.
상기 게이트 절연막(212) 상에 상기 그루브(210) 및 상기 소자분리막(206)의 이방성 식각된 영역을 채우는 게이트 전극(214)을 형성한다. 상기 게이트 전극(214)은 상기 그루브(210) 아래의 상기 소자 활성 패턴(204)의 상부면 및 양측벽들을 감싼다. 따라서, 상기 캐핑 패턴(250)이 존재할 경우, 상기 게이트 전극(214) 아래의 채널영역은 상기 소자 활성 패턴(204)의 양측벽들로 구성될 수 있다. 상기 캐핑 패턴(250)이 생략될 경우, 상기 채널 영역은 상기 소자 활성 패턴(204)의 양측벽들 및 상부면으로 구성될 수 있다.
이어서, 상술한 제1 실시예와 같이, 상기 게이트 전극(214)을 선택적으로 리세스하고, 상기 그루브(210)내 상기 게이트 전극(214)의 리세스된 영역을 채우는 게이트 마스크 패턴을 형성하는 단계를 더 수행할 수도 있다.
도 17, 도 22a 및 도 22b를 참조하면, 상기 몰드층(208)을 제거하여 상기 게이트 전극(214) 양측에 위치한 상기 소자분리막(206)을 노출시킨다. 상기 노출된 소자분리막(206)을 선택적으로 리세스하여 상기 미도핑된 서포트 패턴(202b)의 측벽을 노출시킨다. 상기 노출된 미도핑된 서포트 패턴(202b)을 선택적 등방성 식각으로 제거하여 언더컷 영역(220)을 형성한다. 상기 도핑된 서포트 패턴(202a)은 상기 미도핑된 서포트 패턴(202b)에 대하여 식각선택비를 가짐으로, 상기 미도핑된 서포트 패턴(202b)은 선택적으로 제거될 수 있다. 이에 따라, 상기 언더컷 영역(220)을 정의하는 것이 매우 용이하다.
상기 언더컷 영역(220)을 갖는 기판(200)에 열산화 공정을 수행하여 표면 절연층(222)을 형성한다. 이때, 상기 표면 절연층(222)의 일부는 상기 언더컷 영역(220)의 일부를 채울수 있다. 경우에 따라, 상기 표면 절연층(222)의 일부는 상기 언더컷 영역(220)을 완전히 채울수 있다. 상기 언더컷 영역(220)내에 형성되는 절연 물질은 도 17의 매몰 절연 패턴(230)에 해당한다. 즉, 상기 매몰 절연 패턴(230)은 상기 표면 절연층(222)과 동일한 물질을 포함할 수 있다. 또한, 상기 매몰 절연 패턴(230)은 공극을 포함할 수도 있다.
상기 기판(200) 전면에 보조 매립막(225)을 형성한다. 상기 보조 매립막(225)은 갭필 특성 및 평탄화 특성이 우수한 절연 물질로 형성할 수 있다. 예컨대, 상기 보조 매립막(225)은 SOG막으로 형성할 수 있다. 상기 보조 매립막(225)의 일부는 상기 언더컷 영역(220) 내에 형성될 수 있다. 따라서, 상기 매몰 절연 패턴(230)은 상기 보조 매립막(225)과 동일한 물질을 포함할 수 있다.
상기 보조 매립막(225)을 상기 캐핑 패턴(250)이 노출될때까지 에치백하여 도 17의 보조 매립 패턴(225a)을 형성한다. 상기 게이트 전극(214)을 마스크로 사용하여 소오스/드레인 불순물 이온들을 주입하여 상기 게이트 전극(214) 양측의 상기 소자 활성 패턴(204) 내에 도 17의 소오스/드레인 영역(235)을 형성한다. 상기 소오스/드레인 영역(235)은 상기 매몰 절연 패턴(230)과 접촉하는 것이 바람직하다. 상기 소오스/드레인 영역(235)은 상기 보조 매립막(225)을 형성하기 전에, 형성할 수도 있다. 즉, 상기 표면 절연층(222)을 형성한 후에, 상기 소오스/드레인 영역(235)을 형성하고, 이 후에, 상기 보조 매립막(225)을 형성할 수 있다.
상기 보조 매립막(225)을 형성하기 전에, 상술한 제1 실시예와 같이, 상기 게이트 전극(214)의 양측벽에 게이트 스페이서를 형성할 수도 있다. 이 경우에, 상기 매몰 절연 패턴(230)은 상기 게이트 스페이서와 동일한 물질을 포함할 수 있다. 상술한 제1 실시예와 같이, 상기 게이트 스페이서를 이용하여 상기 소오스/드레인 영역(235)은 엘디디 구조 또는 확장영역을 갖는 구조로 형성될 수 있다. 상기 게이트 스페이서를 형성할 경우, 상기 보조 매립막(225)을 형성하는 단계는 생략될 수도 있다.
상술한 반도체 소자의 제조 방법에 있어서, 상기 소오스/드레인 영역(235) 아래에는 상기 매몰 절연 패턴(230)이 형성된다. 이로써, 상기 소오스/드레인 영역(235)의 접합 누설 전류를 최소화할 수 있으며, 펀치스루 특성을 향상시킬 수 있다. 상기 게이트 전극(214) 아래의 채널영역은 상기 팽창된 실리콘으로 형성됨으로써, 트랜지스터의 턴온전류를 증가시킬 수 있다. 이로써, 고속의 반도체 소자를 구현할 수 있다.
또한, 상기 서포트 패턴(202)의 일부를 도핑시켜 상기 도핑된 서포트 패턴(202a) 및 미도핑된 서포트 패턴(202b)간의 식각선택비를 가지게 함으로써, 상기 언더컷 영역(220)을 매우 용이하게 형성할 수 있다. 이에 더하여, 상기 그루브(210)에 의해 상기 게이트 전극(214)과 팽창된 실리콘으로 형성된 채널영역을 자기정렬시킬 수 있다. 더 나아가서, 상기 채널 영역은 상기 소자 활성 패턴(204)의 양측벽, 또는 양측벽/상부면으로 구성됨으로써, 채널폭의 증가에 따른 턴온전류를 증가시킬 수 있다.
상술한 제1 및 제2 실시예들에서, 서로 대응되는 구성요소들은 서로 동일한 물질들로 형성될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 소오스/드레인 영역 아래에 매몰 절연 패턴이 형성된다. 이로써, 소오스/드레인 영역의 접합 누설 전류를 방지할 수 있으며, 펀치스루 특성을 향상시킬 수 있다. 상기 소오스/드레인 영역이 형성된 소자 활성 패턴은 서포트 패턴의 도핑된 부분을 통하여 기판에 연결됨으로써, 부동체 효 과를 방지하고, 트랜지스터 동작에 의한 열을 효율적으로 방출시킬 수 있다.
또한, 게이트 전극 아래의 채널영역은 실리콘 격자에 비하여 넓은 격자폭을 갖는 팽창된 실리콘으로 형성된다. 이로써, 트랜지스터의 턴온전류를 증가시켜 고속의 반도체 소자를 구현할 수 있다.
이에 더하여, 상기 서포트 패턴의 일부를 도핑시킴으로써, 도핑된 부분과 미도핑된 부분간의 식각선택비를 가지게 함으로써, 상기 매몰 절연 패턴이 형성되는 언더컷 영역을 매우 용이하게 형성할 수 있다.
더 나아가서, 상기 게이트 전극과 상기 서포트 패턴의 도핑된 부분은 자기정렬적으로 형성됨으로써, 게이트 전극과 상기 팽창된 실리콘으로 형성된 채널 영역의 정렬이 매우 용이하다.
결과적으로 이러한 효과들을 인하여 보다 고집적화되고, 보다 고속화된 반도체 소자를 구현할 수 있다.

Claims (34)

  1. 기판의 소정영역 상에 배치된 소자 활성 패턴;
    게이트 절연막을 개재하여 상기 소자 활성 패턴을 가로지르는 게이트 전극;
    상기 게이트 전극 양측의 상기 소자 활성 패턴에 형성된 소오스/드레인 영역;
    상기 소자 활성 패턴과 상기 기판 사이에 개재되고 상기 게이트 전극의 하부(under)에 배치된 서포트 패턴(support pattern); 및
    상기 소자 활성 패턴과 상기 기판 사이에 개지되고 상기 소오스/드레인 영역의 아래에 위치한 매몰 절연 패턴을 포함하되,
    상기 서포트 패턴은 상기 소자 활성 패턴 및 기판과 접촉하고, 상기 서포트 패턴은 반도체로 이루어지며, 상기 게이트 전극 아래의 상기 소자 활성 패턴은 실리콘 격자에 비하여 넓은 격자 폭을 갖는 팽창된 실리콘인 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 전극은 상기 소자 활성 패턴의 상부면을 가로지르는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트 전극은 상기 소자 활성 패턴의 상부면 및 양측벽들 감싸는 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 게이트 전극과 상기 소자 활성 패턴의 상부면 사이에 개재된 캐핑 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 서포트 패턴은 실리콘 격자에 비하여 넓은 격자 폭을 갖고 상기 소자 활성 패턴 및 기판에 대하여 식각선택비를 갖는 반도체로 이루어진 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 서포트 패턴은 실리콘게르마늄으로 이루어진 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 서포트 패턴은 도핑된 실리콘게르마늄으로 이루어지되, 상기 서포트 패턴 및 상기 소오스/드레인 영역은 서로 다른 타입의 불순물들에 의해 도핑된 것을 특징으로 하는 반도체 소자.
  8. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 매몰 절연 패턴은 공극(vacantness)을 포함하는 것을 특징으로 하는 반도체 소자.
  9. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 게이트 전극 양측벽에 형성된 스페이서를 더 포함하되, 상기 매몰 절연 패턴은 상기 스페이서와 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 게이트 전극 양측의 상기 소자 활성 패턴 및 매몰 절연 패턴의 측벽들을 둘러싸는 보조 매립 패턴을 더 포함하되, 상기 매몰 절연 패턴은 상기 보조 매립 패턴과 동일한 물질을 포함하는 것을 특징으로 하는 반도체 소자.
  11. 기판의 소정영역 상에 배치된 소자 활성 패턴;
    게이트 절연막을 개재하여 상기 소자 활성 패턴의 상부면을 가로지르는 게이트 전극;
    상기 소자 활성 패턴의 양측에 배치된 게이트 전극의 일부분과 상기 기판 사이에 개재되되, 상기 게이트 전극 아래에 위치한 상기 소자 활성 패턴의 양측벽들을 덮는 소자 분리막;
    상기 게이트 전극 양측의 상기 소자 활성 패턴에 형성된 소오스/드레인 영역;
    상기 소자 활성 패턴과 상기 기판 사이에 개재되고 상기 게이트 전극의 하부(under)에 배치된 서포트 패턴; 및
    상기 소자 활성 패턴과 상기 기판 사이에 개재되고 상기 소오스/드레인 영역의 아래에 위치한 매몰 절연 패턴을 포함하되,
    상기 서포트 패턴은 상기 소자 활성 패턴 및 기판과 접촉하고, 상기 서포트 패턴은 반도체로 이루어지며, 상기 게이트 전극 아래의 상기 소자 활성 패턴은 실리콘 격자에 비하여 넓은 격자 폭을 갖는 팽창된 실리콘인 것을 특징으로 하는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 서포트 패턴은 실리콘게르마늄으로 이루어지되, 상기 실리콘게르마늄은 불순물들에 의해 도핑된 것을 특징으로 하는 반도체 소자.
  13. 기판의 소정영역 상에 배치된 핀 형태의 소자 활성 패턴;
    게이트 절연막을 개재하여 상기 소자 활성 패턴을 가로지르되, 상기 소자 활성 패턴의 상부면 및 양측벽들을 감싸는 게이트 전극;
    상기 게이트 전극 양측의 상기 소자 활성 패턴에 형성된 소오스/드레인 영역;
    상기 소자 활성 패턴과 상기 기판 사이에 개재되고 상기 게이트 전극의 하부(under)에 배치된 서포트 패턴; 및
    상기 소자 활성 패턴과 상기 기판 사이에 개재되고 상기 소오스/드레인 영역의 아래에 위치한 매몰 절연 패턴을 포함하되,
    상기 서포트 패턴은 상기 소자 활성 패턴 및 기판과 접촉하고, 상기 서포트 패턴은 반도체로 이루어지며, 상기 게이트 전극 아래의 상기 소자 활성 패턴은 실리콘 격자에 비하여 넓은 격자 폭을 갖는 팽창된 실리콘인 것을 특징으로 하는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 서포트 패턴은 실리콘게르마늄으로 이루어지되, 상기 실리콘게르마늄은 불순물들에 의해 도핑된 것을 특징으로 하는 반도체 소자.
  15. 제 13 항에 있어서,
    상기 소자 활성 패턴의 상부면과 상기 게이트 전극 사이에 개재된 캐핑 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  16. 기판에 차례로 적층된 서포트 패턴 및 소자 활성 패턴을 형성하는 단계;
    상기 서포트 패턴의 일부를 도핑하는 단계;
    상기 서포트 패턴의 도핑된 부분 위에 배치되되, 게이트 절연막을 개재하여 상기 소자 활성 패턴을 가로지르는 게이트 전극을 형성하는 단계;
    상기 서포트 패턴의 미도핑된 부분을 제거하여 언더컷 영역을 형성하는 단계;
    상기 언더컷 영역내에 매몰 절연 패턴을 형성하는 단계; 및
    상기 게이트 전극 양측의 상기 소자 활성 패턴에 소오스/드레인 영역을 형성하는 단계를 포함하되, 상기 게이트 전극 아래의 상기 소자 활성 패턴은 실리콘 격자에 비하여 넓은 격자 폭을 갖는 팽창된 실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  17. 제 16 항에 있어서,
    상기 게이트 전극을 형성하기 전에,
    상기 서포트 패턴 및 소자 활성 패턴의 측벽들을 둘러싸는 소자분리막을 형성하는 단계를 더 포함하되,
    상기 언더컷 영역을 형성하는 단계는,
    상기 소자분리막의 일부를 리세스하여 상기 서포트 패턴의 미도핑된 부분의 측벽을 노출시키는 단계; 및
    상기 서포트 패턴의 미도핑된 부분을 제거하여 상기 언더컷 영역을 형성하는 단계을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  18. 제 17 항에 있어서,
    상기 서포트 패턴의 일부를 도핑하는 단계 및 상기 게이트 전극을 형성하는 단계는,
    상기 소자 활성 패턴 및 소자분리막을 덮되, 상기 소자 활성 패턴을 가로지르는 그루브를 갖는 몰드층을 형성하는 단계;
    상기 몰드층을 마스크로 사용하여 불순물 이온들을 주입하여 상기 서포트 패턴의 일부를 도핑하는 단계;
    게이트 절연막을 개재하여 상기 그루브를 채우는 게이트 전극을 형성하는 단계; 및
    상기 몰드층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  19. 제 17 항에 있어서,
    상기 서포트 패턴의 일부를 도핑하는 단계 및 상기 게이트 전극을 형성하는 단계는,
    상기 소자 활성 패턴 및 소자분리막을 덮되, 상기 소자 활성 패턴을 가로지르고 상기 소자분리막의 일부를 노출시키는 그루브를 갖는 몰드층을 형성하는 단계;
    상기 그루브에 노출된 소자분리막을 이방성 식각하여 상기 소자 활성 패턴의 양측벽들을 노출시키는 단계;
    상기 몰드층을 마스크로 사용하여 불순물 이온들을 주입하여 상기 서포트 패턴의 일부를 도핑하는 단계;
    게이트 절연막을 개재하여 상기 그루브 및 상기 소자분리막의 이방성 식각된 영역을 채우는 게이트 전극을 형성하는 단계; 및
    상기 몰드층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  20. 제 19 항에 있어서,
    상기 몰드층을 형성하기 전에,
    상기 소자 활성 패턴 상에 배치된 캐핑 패턴을 형성하는 단계를 더 포함하되, 상기 게이트 전극은 상기 캐핑 패턴의 상부면 및 상기 소자 활성 패턴의 양측벽을 감싸도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  21. 제 18 항 또는 제 19 항에 있어서,
    상기 서포트 패턴의 일부를 도핑하기 위한 불순물 이온들은 경사지게 주입되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  22. 제 18 항 도는 제 19 항에 있어서,
    상기 서포트 패턴의 일부를 도핑하기 위한 불순물 이온들은 주입하기 전에,
    상기 그루브의 내측벽에 희생 스페이서를 형성하는 단계; 및
    상기 불순물 이온들을 주입하여 상기 서포트 패턴의 일부를 도핑한 후에,
    상기 희생 스페이서를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  23. 제 16 항, 제 18 항, 제 19 항 또는 제 20 항 중 어느 한 항에 있어서,
    상기 서포트 패턴의 도핑된 부분과 상기 소오스/드레인 영역은 서로 다른 타입의 불순물들로 도핑되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  24. 제 16 항, 제 18 항, 제 19 항 또는 제 20 항 중 어느 한 항에 있어서,
    상기 서포트 패턴은 실리콘게르마늄으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  25. 제 16 항, 제 18 항, 제 19 항 또는 제 20 항 중 어느 한 항에 있어서,
    상기 매몰 절연 패턴은 공극(vacantness)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  26. 제 16 항, 제 18 항, 제 19 항 또는 제 20 항 중 어느 한 항에 있어서,
    상기 게이트 전극의 양측벽에 게이트 스페이서를 형성하는 단계를 더 포함하되, 상기 매몰 절연 패턴은 상기 게이트 스페이서와 동일한 물질을 포함하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  27. 제 16 항, 제 18 항, 제 19 항 또는 제 20 항 중 어느 한 항에 있어서,
    상기 게이트 전극 양측의 상기 소자 활성 패턴 및 매몰 절연 패턴의 측벽들을 둘러싸는 보조 매립 패턴을 형성하는 단계를 더 포함하되, 상기 매몰 절연 패턴은 상기 보조 매립 패턴과 동일한 물질을 포함하도록 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  28. 기판에 차례로 적층된 서포트 패턴 및 소자 활성 패턴을 형성하는 단계;
    상기 패턴들의 측벽들을 둘러싸는 소자분리막을 형성하는 단계;
    상기 서포트 패턴의 일부를 도핑하는 단계;
    게이트 절연막을 개재하여 상기 소자 활성 패턴의 상부면을 가로지르되, 상기 서포트 패턴의 도핑된 부분 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극 양측에 위치한 상기 소자분리막의 일부를 리세스하여 상기 서포트 패턴의 미도핑된 부분의 측벽을 노출시키는 단계;
    상기 서포트 패턴의 미도핑된 부분을 선택적 등방성식각으로 제거하여 언더컷 영역을 형성하는 단계;
    상기 언더컷 영역 내에 매몰 절연 패턴을 형성하는 단계; 및
    상기 게이트 전극 양측의 상기 소자 활성 패턴에 소오스/드레인 영역을 형성하는 단계를 포함하되, 상기 게이트 전극 아래의 상기 소자 활성 패턴은 실리콘 격자에 비하여 넓은 격자 폭을 갖는 팽창된 실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  29. 제 28 항에 있어서,
    상기 서포트 패턴은 실리콘게르마늄으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  30. 제 28 항에 있어서,
    상기 서포트 패턴의 일부를 도핑하는 단계 및 상기 게이트 전극을 형성하는 단계는,
    상기 소자 활성 패턴 및 소자분리막을 덮는 몰드층을 형성하는 단계;
    상기 몰드층을 패터닝하여 상기 소자 활성 패턴을 가로지르는 그루브를 형성하는 단계;
    상기 몰드층을 마스크로 사용하여 불순물 이온들을 주입하여 상기 서포트 패턴의 일부를 도핑하는 단계;
    상기 게이트 절연막을 개재하여 상기 그루브를 채우는 게이트 전극을 형성하는 단계; 및
    상기 몰드층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  31. 기판 상에 차례로 적층된 서포트 패턴 및, 핀 형태의 소자 활성 패턴을 형성하는 단계;
    상기 패턴들의 측벽들을 둘러싸는 소자분리막을 형성하는 단계;
    상기 서포트 패턴의 일부를 도핑하는 단계;
    상기 서포트 패턴의 도핑된 부분 위에 위치한 상기 소자 활성 패턴의 양측벽들을 노출시키는 단계;
    게이트 절연막을 개재하여 상기 소자 활성 패턴의 노출된 양측벽들 및 상부면을 가로지르되, 상기 서포트 패턴의 도핑된 부분 상에 게이트 전극을 형성하는 단계;
    상기 소자분리막의 일부를 리세스하여 상기 서포트 패턴의 미도핑된 부분의 측벽을 노출시키는 단계;
    상기 서포트 패턴의 미도핑된 부분을 선택적 등방성식각으로 제거하여 언더컷 영역을 형성하는 단계;
    상기 언더컷 영역 내에 매몰 절연 패턴을 형성하는 단계; 및
    상기 게이트 전극 양측의 상기 소자 활성 패턴에 소오스/드레인 영역을 형성하는 단계를 포함하되, 상기 게이트 전극 아래의 상기 소자 활성 패턴은 실리콘 격자에 비하여 넓은 격자 폭을 갖는 팽창된 실리콘으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  32. 제 31 항에 있어서,
    상기 서포트 패턴은 실리콘게르마늄으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  33. 제 31 항에 있어서,
    상기 게이트 전극을 형성하기 전에,
    상기 소자 활성 패턴 상에 배치된 캐핑 패턴을 형성하는 단계를 더 포함하되, 상기 게이트 전극은 상기 캐핑 패턴의 상부면 및 상기 소자 활성 패턴의 양측벽을 감싸도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  34. 제 31 항에 있어서,
    상기 서포트 패턴의 일부를 도핑하는 단계 및 상기 게이트 전극을 형성하는 단계는,
    상기 소자 활성 패턴 및 소자분리막을 덮는 몰드층을 형성하는 단계;
    상기 몰드층을 패터닝하여 상기 소자 활성 패턴을 가로지르고, 상기 소자분리막의 일부를 노출시키는 그루브를 형성하는 단계;
    상기 몰드층을 마스크로 사용하여 상기 노출된 소자분리막을 이방성 식각하여 상기 소자 활성 패턴의 양측벽들을 노출시키는 단계;
    상기 몰드층을 마스크로 사용하여 불순물 이온들을 주입하여 상기 서포트 패턴의 일부를 도핑하는 단계;
    상기 게이트 절연막을 개재하여 상기 그루브 및 상기 소자분리막의 이방성 식각된 영역을 채우는 게이트 전극을 형성하는 단계; 및
    상기 몰드층을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR1020040024599A 2004-04-09 2004-04-09 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법 KR100626372B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020040024599A KR100626372B1 (ko) 2004-04-09 2004-04-09 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
US11/090,740 US7247896B2 (en) 2004-04-09 2005-03-24 Semiconductor devices having a field effect transistor and methods of fabricating the same
US11/764,751 US7510932B2 (en) 2004-04-09 2007-06-18 Semiconductor devices having a field effect transistor and methods of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040024599A KR100626372B1 (ko) 2004-04-09 2004-04-09 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20050099328A KR20050099328A (ko) 2005-10-13
KR100626372B1 true KR100626372B1 (ko) 2006-09-20

Family

ID=35061085

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040024599A KR100626372B1 (ko) 2004-04-09 2004-04-09 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법

Country Status (2)

Country Link
US (2) US7247896B2 (ko)
KR (1) KR100626372B1 (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100626372B1 (ko) * 2004-04-09 2006-09-20 삼성전자주식회사 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
KR100652427B1 (ko) * 2005-08-22 2006-12-01 삼성전자주식회사 Ａｌｄ에 의한 도전성 폴리실리콘 박막 형성 방법 및 이를이용한 반도체 소자의 제조 방법
US7517764B2 (en) * 2006-06-29 2009-04-14 International Business Machines Corporation Bulk FinFET device
US7851859B2 (en) * 2006-11-01 2010-12-14 Samsung Electronics Co., Ltd. Single transistor memory device having source and drain insulating regions and method of fabricating the same
KR100891647B1 (ko) * 2007-02-01 2009-04-02 삼성전자주식회사 반도체 장치 및 그 형성 방법
US8735990B2 (en) * 2007-02-28 2014-05-27 International Business Machines Corporation Radiation hardened FinFET
US8779495B2 (en) * 2007-04-19 2014-07-15 Qimonda Ag Stacked SONOS memory
KR101004549B1 (ko) * 2008-07-29 2011-01-03 주식회사 하이닉스반도체 반도체 장치의 제조 방법
FR2937463B1 (fr) * 2008-10-17 2010-12-24 Commissariat Energie Atomique Procede de fabrication de composants empiles et auto-alignes sur un substrat
US8330170B2 (en) 2008-12-05 2012-12-11 Micron Technology, Inc. Semiconductor device structures including transistors with energy barriers adjacent to transistor channels and associated methods
WO2011064891A1 (ja) * 2009-11-30 2011-06-03 富士通セミコンダクター株式会社 半導体装置の製造方法、ダイナミックスレッショルドトランジスタの製造方法
CN102157554A (zh) * 2010-02-12 2011-08-17 中国科学院微电子研究所 鳍式晶体管结构及其制作方法
US8716798B2 (en) 2010-05-13 2014-05-06 International Business Machines Corporation Methodology for fabricating isotropically recessed source and drain regions of CMOS transistors
US8431995B2 (en) * 2010-05-13 2013-04-30 International Business Machines Corporation Methodology for fabricating isotropically recessed drain regions of CMOS transistors
JP5915181B2 (ja) * 2011-04-05 2016-05-11 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US8455307B2 (en) * 2011-05-19 2013-06-04 GlobalFoundries, Inc. FINFET integrated circuits and methods for their fabrication
WO2013022753A2 (en) * 2011-08-05 2013-02-14 Suvolta, Inc. Semiconductor devices having fin structures and fabrication methods thereof
CN103928334B (zh) * 2013-01-15 2017-06-16 中国科学院微电子研究所 半导体器件及其制造方法
US9112495B1 (en) 2013-03-15 2015-08-18 Mie Fujitsu Semiconductor Limited Integrated circuit device body bias circuits and methods
US20150024584A1 (en) * 2013-07-17 2015-01-22 Global Foundries, Inc. Methods for forming integrated circuits with reduced replacement metal gate height variability
US9929044B2 (en) * 2014-01-30 2018-03-27 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US9710006B2 (en) 2014-07-25 2017-07-18 Mie Fujitsu Semiconductor Limited Power up body bias circuits and methods
US9319013B2 (en) 2014-08-19 2016-04-19 Mie Fujitsu Semiconductor Limited Operational amplifier input offset correction with transistor threshold voltage adjustment
US10903210B2 (en) * 2015-05-05 2021-01-26 International Business Machines Corporation Sub-fin doped bulk fin field effect transistor (FinFET), Integrated Circuit (IC) and method of manufacture
US20180108732A1 (en) * 2016-10-13 2018-04-19 Globalfoundries Inc. Notched fin structures and methods of manufacture
EP3729514A4 (en) * 2017-12-20 2021-07-07 INTEL Corporation TRANSISTOR WITH INSULATION UNDER THE SOURCE AND DRAIN
US10672643B2 (en) 2018-08-22 2020-06-02 International Business Machines Corporation Reducing off-state leakage current in Si/SiGe dual channel CMOS
CN114078706B (zh) * 2020-08-21 2023-09-22 天津大学 一种硅纳米薄膜柔性底栅晶体管的制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3030368B2 (ja) * 1993-10-01 2000-04-10 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US6118148A (en) * 1996-11-04 2000-09-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4017706B2 (ja) * 1997-07-14 2007-12-05 株式会社半導体エネルギー研究所 半導体装置
JP4282778B2 (ja) * 1997-08-05 2009-06-24 株式会社半導体エネルギー研究所 半導体装置
US6573195B1 (en) * 1999-01-26 2003-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device by performing a heat-treatment in a hydrogen atmosphere
FR2791180B1 (fr) 1999-03-19 2001-06-15 France Telecom Dispositif semi-conducteur a courant de fuite reduit et son procede de fabrication
JP4562835B2 (ja) * 1999-11-05 2010-10-13 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3647777B2 (ja) 2001-07-06 2005-05-18 株式会社東芝 電界効果トランジスタの製造方法及び集積回路素子
JP2003031803A (ja) 2001-07-19 2003-01-31 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
JP2003318110A (ja) 2002-04-23 2003-11-07 Hitachi Ltd 半導体基板とその製法，半導体装置の製法
JP3873012B2 (ja) 2002-07-29 2007-01-24 株式会社東芝 半導体装置の製造方法
KR100552058B1 (ko) * 2004-01-06 2006-02-20 삼성전자주식회사 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
KR100626372B1 (ko) * 2004-04-09 2006-09-20 삼성전자주식회사 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법

Also Published As

Publication number Publication date
US20050227424A1 (en) 2005-10-13
US20080032469A1 (en) 2008-02-07
US7510932B2 (en) 2009-03-31
KR20050099328A (ko) 2005-10-13
US7247896B2 (en) 2007-07-24

Similar Documents

Publication Publication Date Title
KR100626372B1 (ko) 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 제조 방법
US10763368B2 (en) Stacked gate-all-around FinFET and method forming the same
US10374063B2 (en) FinFETs and methods for forming the same
US10868127B2 (en) Gate-all-around structure and manufacturing method for the same
KR102295721B1 (ko) 반도체 장치 및 그 제조 방법
KR100763542B1 (ko) 다중 채널 모오스 트랜지스터를 포함하는 반도체 장치의제조 방법
US8110458B2 (en) Fabrication of germanium nanowire transistors
KR100505113B1 (ko) 모스 트랜지스터 및 그 제조방법
US7368348B2 (en) Methods of forming MOS transistors having buried gate electrodes therein
US20100327363A1 (en) Semiconductor device and method for fabricating the same
US20080036001A1 (en) Semiconductor devices having field effect transistors
CN103247537A (zh) 制造鳍片器件的方法和鳍片器件
US20060286757A1 (en) Semiconductor product and method for forming a semiconductor product
KR102241974B1 (ko) 반도체 장치 및 그 제조 방법
US7122431B2 (en) Methods of fabrication metal oxide semiconductor (MOS) transistors having buffer regions below source and drain regions
US20090085075A1 (en) Method of fabricating mos transistor and mos transistor fabricated thereby
KR101674179B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법
KR101147527B1 (ko) 일함수 차이를 이용한 단전자 트랜지스터 및 그 제조방법
JP5172264B2 (ja) 半導体装置
JP5055697B2 (ja) 絶縁ゲート電界効果トランジスタ及びその動作方法
US20240097038A1 (en) Semiconductor device and method of fabricating the same
US20220406774A1 (en) Doped well for semiconductor devices
US20240105846A1 (en) Transistor structure and formation method thereof
CN115799335A (zh) 一种堆叠纳米片gaa-fet器件及其制作方法
CN115910794A (zh) 一种堆叠纳米片gaa-fet器件及其制作方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120831

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130902

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150831

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20180831

Year of fee payment: 13