JP2003031803A

JP2003031803A - 半導体装置とその製造方法

Info

Publication number: JP2003031803A
Application number: JP2001219257A
Authority: JP
Inventors: Takeshi Takagi; 剛高木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-07-19
Filing date: 2001-07-19
Publication date: 2003-01-31

Abstract

(57)【要約】【課題】不純物濃度を高めたボディ領域とソース・ド
レイン領域との接合容量を小さくすることにより、高速
動作が可能な半導体装置を提供する。【解決手段】ＳＯＩ基板２０と、素子分離用絶縁膜２
と、第１のＳｉ層２３ａと、ＳｉＧｅ層２２ａと、第２
のＳｉ層２１ａと、第２のＳｉ層２１ａの上のゲート絶
縁膜７と、バリアメタル３１と、メタルゲート３２とが
設けられ、ＳＯＩ基板２０のうちゲートの両側方にはソ
ース・ドレイン領域６が、ゲート絶縁膜７の側面上には
サイドウォール８が設けられている。ＳＯＩ基板２０の
ボディ領域とメタルゲートとは電気的に接続されてお
り、ＳＯＩ基板２０内には不純物を含む深いウェル３
と、部分ボディ領域４とが設けられている。これによ
り、ソース・ドレイン領域とボディ領域との接合容量を
増大させることなくボディ領域の不純物濃度を高めるこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＩＳトランジス
タ構造を有し、チャネル領域に選択的に不純物が導入さ
れた高速で動作する半導体装置に関する。

【０００２】

【従来の技術】近年、電池駆動による携帯情報端末装置
は広く使用されている。このような装置においては、電
池寿命を延ばすために、高速動作を犠牲にすることなく
電源電圧を低減することが強く望まれている。低電源電
圧においても高速動作を実現するためには、しきい値電
圧を下げることが有効であるが、この場合、ゲートオフ
時のリーク電流が大きくなるため、おのずとしきい値電
圧には下限が存在する。

【０００３】図１０は、従来のＭＯＳＦＥＴを模式的に
示す断面図である。同図に示すように、従来のＭＯＳＦ
ＥＴは、ｐ型不純物がドーピングされたＳｉ基板と、Ｓ
ｉ基板上に、活性領域を囲むように形成された素子分離
用絶縁膜と、Ｓｉ基板の活性領域上に設けられたゲート
絶縁膜と、ゲート絶縁膜の上に設けられたポリシリコン
からなるゲート電極と、ゲート電極の側面上に形成され
たサイドウォールと、Ｓｉ基板の活性領域のうちゲート
電極の両側方に形成され、ｎ型の不純物を含むエクステ
ンション領域と、エクステンション領域の外側に形成さ
れ、高濃度でｎ型不純物を含むソース・ドレイン領域と
を備えている。

【０００４】このＭＯＳＦＥＴの上述のような問題を解
決し、低電圧時にもリーク電流が小さくかつ、高駆動能
力を有するデバイスとしてＤＴＭＯＳ (Dynamic Thresh
oldVoltage MOSFET) (F.Assaderaghi et. al., "A Dyna
mic Threshold Voltage MOSFET(DTMOS) for Ultra-Low
Voltage Operation," IEDM94 Ext. Abst. p.809)が提案
されている。

【０００５】図１１及び図１２は、それぞれ上記文献に
おいて提案されている従来のＤＴＭＯＳの断面図及び従
来のＤＴＭＯＳの平面図である。

【０００６】図１１に示すように、従来のＤＴＭＯＳ
は、ｐ型シリコン基板上に埋め込み酸化膜層と基板活性
領域となる半導体層とを有するＳＯＩ基板を用いてい
る。そして、従来のＤＴＭＯＳは、基板活性領域の上に
設けられたゲート絶縁膜と、ゲート絶縁膜上に設けられ
たゲートと、基板活性領域のうちゲートの両側方に位置
する領域に設けられたソース・ドレイン領域と、基板活
性領域のうちソース・ドレイン領域の間に位置する領域
に設けられたチャネル領域とを備えている。そして、チ
ャネルの下方や側方に位置する基板領域（ボディ）とゲ
ート電極とが配線により電気的に短絡するように接続さ
れている。このように、ゲートとボディとが短絡された
状態で、ゲートにバイアス電圧Ｖｇが印加されると、ボ
ディを介してチャネル領域にゲートバイアス電圧Ｖｇと
同じ大きさの順方向バイアス電圧が印加されることにな
る。これにより、ゲートバイアスオフ時には通常のＭＯ
Ｓトランジスタと同じ状態となり、また、ゲートバイア
スオン時には、ゲートバイアス電圧Ｖｇの増大にともな
ってボディが順方向にバイアスされていくため（図１１
に示すｎチャネル型ＤＴＭＯＳでは、チャネル領域の伝
導帯端のエネルギーレベルが低下するため）、しきい値
電圧Ｖｔが低下していく。

【０００７】このようなＤＴＭＯＳは、ＳＯＩ基板に形
成された通常のＭＯＳトランジスタ（ゲートとボディー
とが短絡されていないトランジスタ）と比較すると、ゲ
ートバイアスオフ時には、そのリーク電流は通常のトラ
ンジスタのリーク電流と同等となる。一方、ゲートバイ
アスオン時には、前述したようにしきい値が減少するの
で、ゲートオーバードライブ効果が増大し、駆動力が著
しく増大する。また、ＤＴＭＯＳでは、ゲートとチャネ
ル領域との電位差がほとんどないため、基板表面での縦
方向電界が通常のトランジスタに比べて著しく小さくな
る。その結果、縦方向電界の増大にともなうキャリアの
移動度の劣化が抑制されるので、駆動力が著しく増大す
る。

【０００８】このように、ＤＴＭＯＳは、ｎ型のゲート
−ｐ型のボディ（ベース）−ｎ型のソース領域（エミッ
タ）・ドレイン領域（コレクタ）間に発生する横方向の
寄生バイポーラトランジスタがオンしてボディ電流が実
用上問題となる程度に大きくなるまでの動作電圧範囲
（０．６Ｖ程度以下）においては、低しきい値電圧、つ
まり低電源電圧で高速動作が可能なトランジスタとして
機能することになる。

【０００９】

【発明が解決しようとする課題】しかしながら、このよ
うなＤＴＭＯＳ構造の場合、スタンバイ電流を抑制する
ためには、ゲートに印加する電圧は、横方向の寄生バイ
ポーラトランジスタがオンするまでの電圧である０．６
Ｖ程度以下に制限する必要がある。これは、横方向寄生
バイポーラトランジスタのベース電流（ＤＴＭＯＳ構造
においてはゲート電流またはボディ電流）がソース領域
とボディ領域に形成されるＰＮ接合のビルトインポテン
シャルによりほぼ決まるため、ゲート電圧（ボディ電圧
またはベース電圧）が０．６Ｖ程度となるとベース電流
（ゲート電流またはボディ電流）が非常に大きくなるか
らである。このように、従来のＤＴＭＯＳにおいては動
作電圧範囲が小さいという問題点があった。

【００１０】また、従来のＤＴＭＯＳにおいては、しき
い値電圧を低くする必要上ボディ濃度を高くすることが
できない（実際１．５〜３×１０¹⁷ cm^-3程度、(F. Ass
aderaghi et. al., "A Dynamic Threshold Voltage MOS
FET(DTMOS) for Ultra-Low Voltage Operation," IEDM9
4 Ext. Abst. p.809)ため、ボディ抵抗が非常に高くな
り、このボディ抵抗による電圧降下のためボディ電極の
電位が伝わらず、ＣＲ遅延がダイナミックな動作に支障
を与え、高速動作の妨げとなるという問題点があった。

【００１１】さらに、ボディ濃度が低いために、ゲート
長を短くしていった場合に生じるショートチャネル効果
が顕著となるという問題点があった。これは、ゲート長
が短い場合には、ソース・ドレイン間でパンチスルーを
起こしやすくなるためである。また、高性能化に向け
て、次のようなトレードオフの関係が存在する。

【００１２】ＤＴＭＯＳの場合、ボディ電流による制限
のため、しきい値電圧を低く設定する必要があるが、し
きい値が低い場合には、ボディバイアス係数γ（ΔＶｔ
ｈ/ΔＶｂｓ）が小さくなってしまう。（ΔＶｔｈ:しき
い値電圧の変化，ΔＶｂｓ：基板バイアス電圧の変化）
このボディバイアス係数γは、ＤＴＭＯＳにおいてオン
電流を決める非常に重要なパラメータである。ゲートオ
ーバードライブ量はＶｄｄ−Ｖｔｈで表わされるが（Ｖ
ｄｄ：電源電圧）、ＤＴＭＯＳの場合、ゲート電圧によ
りボディバイアスが動的に変化するため、しきい値がΔ
Ｖｔｈだけ低下する。

【００１３】ゲート電圧ＶｇがＶｄｄのとき（オンの
時）ΔＶｂｓはＶｄｄとなり、ΔＶｔｈはγＶｄｄとな
る。したがって、ＤＴＭＯＳのゲートオーバードライブ
量は、Ｖｄｄ−Ｖｔｈ−γＶｄｄとなる。γが大きいと
オン電流を大きく取れることになる。しかしながら、Ｖ
ｔｈを小さくするとγも小さくなるという課題も存在す
る。このように従来のＤＴＭＯＳでは、素子性能の向上
や、ゲート長の微細化に限界があった。

【００１４】これを解決する手段としてボディ領域の不
純物濃度を高めることが考えられるが、この利点は次の
とおりである。・ボディバイアス係数の増大に伴う、オン電流の増大・ボディ電流の低減および動作電圧範囲の拡大・ボディ抵抗の低減によるＣＲ遅延時間の低減、高速
動作このように、ボディ領域の不純物濃度を高めることによ
り、様々なデバイス特性の向上が図られる。

【００１５】また、ゲートとボディが短絡されていない
従来のＭＯＳＦＥＴにおいても、ショートチャネル効果
を抑制することができる。

【００１６】しかしながら、ボディ不純物濃度を高くす
ると、ゲートとボディを短絡したＤＴＭＯＳにおいて
は、容量が増大するという問題が生じ、高速動作が妨げ
られる。ゲート入力端子に与えられた電位が、ボディ領
域に伝達されるまでに要する時間の目安τは、以下のよ
うに表される。

【００１７】τ ＝ＣＲＣ＝Ｃｓ＋Ｃｄ＋Ｃｄｅｐここで、Ｃｓはソース領域とボディ領域の接合容量、Ｃ
ｄはドレイン領域とボディ領域の接合容量、Ｃｄｅｐは
ゲート空乏層容量であり、Ｒはボディの抵抗である。
この式から、ボディの抵抗を低く抑えつつ、ソース・ド
レイン拡散領域とボディ領域との接合容量の低減を図る
ことが、素子の高速化に対して必要不可欠であることが
分かる。

【００１８】このような課題に対して、活性領域の面積
を低減し、低寄生容量化を図った例が報告されている
(H.Kotaki et al., "Novel Low Capacitance Sidewall
Elevated Drain Dynamic Threshold MOSFET(LCSED) for
Ultra Low Power Dual Gate CMOS Technology," IEDM9
8 Ext. Abst. p.415)。

【００１９】この例では、素子活性領域を低減するため
に、積み上げソース・ドレイン構造をとっている。

【００２０】しかしながら、このような構造において
は、活性領域の面積が低減されて寄生容量が低減される
一方、ゲート電極と積み上げられたソース・ドレイン間
に新たに余分な容量が発生し、十分に寄生容量を低減さ
せることができない。また、製造工程が複雑となるとい
う欠点も有している。

【００２１】本発明の目的は、簡単な製造方法で、ソー
ス・ドレイン領域とボディ領域との接合容量を増大させ
ることなくボディ不純物濃度を高めることにより、半導
体装置の高速動作を可能にすることにある。

【００２２】

【課題を解決するための手段】本発明の半導体装置は、
第１導電型の不純物を含むチャネル領域を有する半導体
基板と、上記半導体基板上に形成されたゲート絶縁膜
と、上記ゲート絶縁膜上に形成された導電体からなるゲ
ート電極と、上記半導体基板内の上記ゲート電極の両側
方に形成された第２導電型の不純物を含むソース・ドレ
イン領域と、上記半導体基板内のチャネル領域の下方に
形成され、上記ゲート電極とほぼ相似の平面形状を有
し、上記チャネル領域よりも高濃度に第１導電型の不純
物を含む部分ボディ領域とを備えている。

【００２３】これにより、部分ボディ領域に高濃度の不
純物が導入されているのでパンチスルーが抑制され、ゲ
ート長を短くすることができる。特に、ＤＴＭＯＳの場
合はボディ抵抗が低減され、ＣＲ遅延時間の低減による
高速動作が実現される。また、ボディバイアス係数の増
大に伴いオン電流が増大する。

【００２４】上記半導体基板のうち上記部分ボディ領域
の下方に形成され、第１導電型の不純物を含む層状の深
いウェルをさらに備えていることによってもボディ抵抗
は低減される。

【００２５】上記部分ボディ領域がゲート電極と自己整
合的に形成されていることにより、部分ボディ領域がソ
ース・ドレイン領域にまで拡散するのが防がれ、ソース
・ドレイン領域と部分ボディ領域との間の接合容量が小
さくなっている。このため、ＣＲ遅延が低減され、装置
の高速動作が実現される。

【００２６】上記ソース・ドレイン領域と上記深いウェ
ルとの接合位置が、上記深いウェル上部の第１導電型の
不純物濃度が低い領域にあることにより、ソース・ドレ
イン領域と深いウェルとの間の接合容量が小さく抑えら
れ、装置の高速動作が可能となる。

【００２７】また、上記チャネル領域が、少なくとも１
つのゲルマニウムまたは炭素を含んでいることにより、
例えばチャネル層がＳｉＧｅからなるときには、バンド
ギャップがＳｉよりも小さくなり、ＤＴＭＯＳの場合に
しきい値を小さくすることができる。また、ＳｉＧｅ層
にＣを加えた場合には、イオン注入の際にチャネル層に
起こる結晶欠陥を抑制することができる。

【００２８】上記ゲート電極が金属類から構成されてい
ることにより、ゲート抵抗を低減することができる。

【００２９】上記ゲート電極が多結晶シリコンから構成
されていることにより、例えばＤＴＭＯＳの場合、しき
い値を低く抑えることが可能となる。

【００３０】上記半導体基板がＳＯＩ構造をとることに
より、寄生容量が低減され、Ｓｉ基板を用いたときに比
べ装置の高速動作が可能になる。

【００３１】上記ゲート電極と上記部分ボディ領域とが
電気的に接続されていることにより、ゲートバイアスが
オンの状態ではしきい値が減少し、駆動力が大きくな
る。

【００３２】本発明の半導体装置の製造方法は、活性領
域を有する半導体基板上にダミーゲート電極を形成する
工程（ａ）と、上記ダミーゲート電極をマスクとして不
純物をイオン注入し、自己整合的にソース・ドレイン領
域を形成する工程（ｂ）と、基板上に層間絶縁膜を形成
する工程（ｃ）と、上記ダミーゲート電極を選択的に除
去する工程（ｄ）と、上記ダミーゲート電極が除去され
た領域の下方にイオン注入により不純物を導入して自己
整合的に部分ボディ領域を形成する工程（ｅ）と、ゲー
ト電極を形成する工程（ｆ）とを含んでいる。

【００３３】この方法により、上記工程（ｂ）では部分
ボディ領域が自己整合的に形成されるため、ボディ領域
がソース・ドレイン領域にまで拡散することを防げる。
このため、ボディ領域とソース・ドレイン領域との間の
接合容量を小さくすることができる。

【００３４】上記ダミーゲート電極を形成工程（ａ）の
前に、上記半導体基板に不純物を導入して活性領域全域
に深いウェルを形成する工程をさらに含んでもよい。

【００３５】

【発明の実施の形態】（第１の実施形態）図１は、本発
明の第１の実施形態におけるＭＯＳＦＥＴの構造を示す
断面図である。

【００３６】同図に示すように、本実施形態のＭＯＳＦ
ＥＴは、ｐ型の不純物を導入され、活性領域を有するＳ
ｉ基板１と、Ｓｉ基板１上に設けられ活性領域を囲む素
子分離用絶縁膜２と、Ｓｉ基板１上に設けられた絶縁膜
１２と、Ｓｉ基板１の上方に設けられたポリシリコンか
らなるゲート電極９と、Ｓｉ基板１とゲート電極９との
間及びゲート電極９の側面上に形成されたＴａ₂Ｏ₅から
なるゲート絶縁膜７と、ゲート絶縁膜７の側面上に設け
られたＳｉＮからなるサイドウォール８と、Ｓｉ基板１
のうちゲート電極９の両側方で絶縁膜１２の下に設けら
れたｎ型不純物を含むエクステンション領域５と、Ｓｉ
基板１のうちエクステンション領域５の外側に形成され
た高濃度のｎ型不純物を含むソース・ドレイン領域６
と、基板上に形成された層間絶縁膜１０と、層間絶縁膜
１０及び絶縁膜１２を貫通してソース・ドレイン領域６
に達する金属製のプラグ１１とを備えている。

【００３７】本実施形態のＭＯＳＦＥＴの特徴は、Ｓｉ
基板１の内部に基板表面に対して平行な層として存在し
ｐ型不純物を含む深いウェル３と、Ｓｉ基板１のうちゲ
ート電極９の下方のボディ領域に形成されたｐ型不純物
を含む部分ボディ領域４とを備えていることである。

【００３８】図２（ａ）〜（ｄ）は、本実施形態のＭＯ
ＳＦＥＴにおける不純物プロファイルを示す断面図であ
る。

【００３９】まず、図２（ｂ）に示すように、図２
（ａ）のＡ−Ａ’断面では、Ｓｉ基板１のうちゲート電
極の下方の部分ボディ領域４に高濃度の不純物が含まれ
ており、不純物の濃度は約２×１０¹⁸ｃｍ^-3程度であ
る。

【００４０】次に、図２（ｃ）に示すように、図２
（ａ）のＢ−Ｂ’断面では、ゲート絶縁膜の直下から下
方に向かうにつれて部分ボディ領域４の不純物濃度が高
くなり、表面から深さ約０．１μｍの部分での濃度約２
×１０¹⁸ｃｍ^-3をピークとして、下方に向かうにつれ不
純物濃度が減少する。一方、深いウェルに含まれる不純
物の濃度は、部分ボディ領域の不純物濃度のピーク位置
から下方に向かって上昇していき、表面から深さ約０．
３μｍの部分で１×１０¹⁹ｃｍ^-3と濃度のピークを示し
てから下方に向かうにつれ減少していく。

【００４１】また、図２（ｄ）に示すように、図２
（ａ）のＣ−Ｃ’断面では、Ｓｉ基板の表面近くではソ
ース・ドレイン領域に含まれるｎ型不純物が存在し、下
方に向かうに従ってその濃度が減少する。さらに下方の
ｎ型不純物とほとんど接しない領域に深いウェルのｐ型
不純物が存在する。

【００４２】従来のＭＯＳＦＥＴがボディ領域の横方向
の不純物プロファイルが均一であるのに対して、本実施
形態のＭＯＳＦＥＴではソース・ドレイン領域と接する
ボディ領域で不純物濃度が低く、チャネル領域下部のボ
ディ領域で不純物濃度が濃くなっている。このため、本
実施形態においては、ソース領域とボディ領域との接合
容量、ドレイン領域とボディ領域との接合容量がともに
小さく抑制されている。また、ボディ抵抗の低減及び基
板バイアス係数の増大も図られている。

【００４３】これにより、本実施形態のＭＯＳＦＥＴは
動作の高速化及び駆動力の向上が達成されている。さら
に、しきい値電圧も低くでき、ショートチャネル効果に
も強くなっている。

【００４４】なお、本実施形態ではｎチャネル型ＭＯＳ
ＦＥＴについて説明したが、ｐチャネル型ＭＯＳＦＥＴ
についても同様の効果を得ることができる。

【００４５】次に、本実施形態のＭＯＳＦＥＴの製造方
法について説明する。

【００４６】図３（ａ）〜（ｄ）及び図４（ａ）〜
（ｄ）は、本実施形態のＭＯＳＦＥＴの製造工程を示す
断面図である。

【００４７】まず、図３（ａ）に示す工程で、Ｓｉ基板
１上に活性領域を囲む素子分離用絶縁膜２を形成する。
次いで、イオン注入によりｐ型の不純物イオンをＳｉ基
板１内に導入して深いウェル３を形成する。その後、基
板を熱酸化してＳｉ基板１の表面に絶縁膜１２を形成す
る。

【００４８】次に、図３（ｂ）に示す工程で、基板上に
ＬＰ−ＣＶＤ法によりポリシリコン層及びＳｉＮ層を順
次堆積した後エッチバックし、ポリシリコンからなるダ
ミーゲート１３とＳｉＮ膜１４とを形成する。続いて、
ダミーゲート１３及びＳｉＮ膜１４をマスクとしてＳｉ
基板１にｎ型不純物イオンを注入しエクステンション領
域５を形成する。

【００４９】次に、図３（ｃ）に示す工程で、基板上に
ＳｉＮを堆積した後エッチバックすることにより、ダミ
ーゲート１３及びＳｉＮ膜１４の側面上にサイドウォー
ル８を形成する。その後、サイドウォール８をマスクと
してＳｉ基板１にエクステンション領域よりも高濃度に
なるようにｎ型不純物イオンを注入し、エクステンショ
ン領域５の外側にソース・ドレイン領域６を形成する。

【００５０】続いて、図３（ｄ）に示す工程で、ＳｉＯ
₂ を基板上に堆積後、ＣＭＰによりＳｉＮ膜１４が露出
するまで研磨することで基板上に層間絶縁膜１０を形成
する。この際にＳｉＮ膜１４がＣＭＰのストッパーとな
る。その後、ＳｉＮ膜１４を熱リン酸を用いたウェット
エッチングにより除去し、続いてドライエッチングによ
りダミーゲート１３を除去する。

【００５１】次に、図４（ａ）に示す工程で、ダミーゲ
ート１３を除去した後の開口部からチャネル領域にのみ
ｐ型不純物イオンの注入を行ない、部分ボディ領域４を
形成する。

【００５２】次に、図４（ｂ）に示す工程で、絶縁膜１
２のうちダミーゲートの下にあった部分を選択的にエッ
チングして除去した後、基板上にＴａ₂Ｏ₅膜，ポリシリ
コンを順次堆積する。このとき、ポリシリコンの堆積と
同時に不純物を導入する（insituドーピング）。ただ
し、不純物の導入はイオン注入によっても可能である。

【００５３】その後、図４（ｃ）に示す工程で、ＣＭＰ
により層間絶縁膜１０及びサイドウォール８が露出する
まで研磨を行なってゲート電極９及びゲート絶縁膜７を
形成する。

【００５４】次に、絶縁膜１２及び層間絶縁膜１０を貫
通してソース・ドレイン領域に接続するプラグ１１を形
成する。以上の工程により、本実施形態のＭＯＳＦＥＴ
を製造することができる。

【００５５】この方法によると、図４（ａ）に示す工程
でボディ領域へサイドウォール８及び層間絶縁膜１０を
マスクとしたイオン注入を行なうため、自己整合的に部
分ボディ領域４を形成することができる。

【００５６】また、部分ボディ領域の位置はイオン注入
の際の注入エネルギーを変化させることにより容易に調
整することができるので、設計が異なるＭＯＳＦＥＴに
おいても最適の位置に部分ボディ領域４を形成すること
ができる。本実施形態のおいては、部分ボディ領域４の
深さは表面から０．１μｍであったが、ＭＯＳＦＥＴの
設計によっては深さを調整してもよい。

【００５７】また、部分ボディ領域４に含まれる不純物
濃度のピーク値についても、本実施形態では２×１０¹⁸
ｃｍ^-3程度であったが、半導体装置の設計に合わせて適
宜濃度を変えることもできる。

【００５８】また、従来のＭＯＳＦＥＴでは、深いウェ
ル３がしきい値の制御に関わっていたために深いウェル
３の位置をソース・ドレイン領域から離せなかったが、
本実施形態のＭＯＳＦＥＴでは、部分ボディ領域４があ
るために深いウェル３をソース・ドレイン領域から十分
離して形成することが可能になり、ソース・ドレイン領
域と深いウェルとの間の接合容量を効果的に減少させる
ことができる。

【００５９】なお、本実施形態では、ゲート電極９をポ
リシリコンで形成したが、Ｗ（タングステン）などの金
属でゲート電極を形成してもよい。これにより、ゲート
電極の空乏化の防止及びゲートの低抵抗化が実現され
る。

【００６０】また、本実施形態では、ゲート絶縁膜をＴ
ａ₂Ｏ₅で形成したが、これに代えてＳｉＯ₂を用いても
よいし、その他の絶縁体を用いてもよい。

【００６１】また、図５（ａ）〜（ｃ）は、本実施形態
のＭＯＳＦＥＴの変形例を示す図である。

【００６２】まず、図５（ａ）に示すのは、Ｓｉ基板１
内に深いウェルを形成せず、部分ボディ領域のみを形成
した例である。この場合、ソース・ドレイン領域におけ
る容量を最小にすることができる。

【００６３】図５（ｂ），（ｃ）に示すのは、Ｓｉ基板
１の代わりにＳＯＩ基板２０を用いたＭＯＳＦＥＴであ
る。これにより素子分離が容易になり、基板に付随する
容量を低減することができる。

【００６４】（第２の実施形態）図６は、本発明の第２
の実施形態のＭＯＳＦＥＴの構造を示す断面図である。

【００６５】本実施形態では、基板材料であるＳｉとバ
ンドギャップが異なるＳｉＧｅをチャネル層としたｐチ
ャネル型のヘテロＭＯＳＦＥＴについて説明する。

【００６６】本実施形態のヘテロＭＯＳＦＥＴは、埋め
込みＳｉＯ₂ 層を有するＳＯＩ基板２０上に素子分離用
絶縁膜２を形成し、ＳＯＩ基板２０上には順に第１のＳ
ｉ層２３ａ，ＳｉＧｅ層２２ａ及び第２のＳｉ層２１ａ
が設けられている。ＳｉＧｅ層２２ａのうちチャネルと
して機能する領域がＳｉＧｅチャネル層２２、第１のＳ
ｉ層２３ａのうちＳｉＧｅチャネル層２２の下に位置す
る領域がＳｉバッファ層２３、第２のＳｉ層２１ａのう
ちＳｉＧｅチャネル層２２の上に位置する領域がＳｉキ
ャップ層２１である。Ｓｉキャップ層２１の上方にはポ
リシリコンからなるゲート電極９が設けられ、ゲート電
極９の下及び側面上で、Ｓｉキャップ層２１の上にＴａ
₂Ｏ₅からなるゲート絶縁膜７が設けられ、ＳＯＩ基板２
０のうちゲート電極９の両側方にはエクステンション領
域が設けられ、エクステンション領域の外側にはｐ型の
不純物を高濃度で含むソース・ドレイン領域６が設けら
れている。また、ゲート絶縁膜７の側面上にサイドウォ
ール８が設けられ、第２のＳｉ層２１ａの上のゲート絶
縁膜の側方に絶縁膜１２が設けられている。また、素子
分離用絶縁膜２及び絶縁膜１２の上に層間絶縁膜１０が
設けられ、層間絶縁膜１０と絶縁膜１２を貫通してソー
ス・ドレイン領域に接続するプラグ１１が設けられてい
る。また、第１の実施形態のＭＯＳＦＥＴ同様、ＳＯＩ
基板内にはｎ型不純物を含む深いウェル３と、部分ボデ
ィ領域４とがそれぞれ設けられている。

【００６７】本実施形態においては、ＳｉＧｅのように
Ｓｉよりもバンドギャップの小さい材料をチャネル層と
して用いることにより、しきい値電圧を下げることがで
き、ボディ領域の不純物濃度を高くしても低いしきい値
電圧を維持することができる。本実施形態においては、
ボディ領域の不純物濃度を高くしても寄生容量の増大を
抑制できるので、低いしきい値電圧を維持しながらも従
来のＭＯＳＦＥＴに比べ動作速度の向上が図られる。

【００６８】また、本実施形態において、ＳｉＧｅ層２
２ａに微量（０．２％程度）のＣ（炭素）を添加する
と、チャネル層をエピタキシャル成長後部分ボディ領域
を形成する際に、注入ダメージによる結晶欠陥の発生を
抑制することができる。

【００６９】なお、ＳｉＧｅＣの他にも、ＳｉＧｅ層に
代えてＳｉＣなどの材料を用いてもよい。

【００７０】また、ｎチャネル型のＭＯＳＦＥＴも本実
施形態と同様に作成することができる。

【００７１】なお、本実施形態ではゲート絶縁膜をＴａ
₂Ｏ₅で形成したが、これに代えてＳｉＯ₂を用いてもよ
いし、その他の絶縁体を用いてもよい。

【００７２】（第３の実施形態）図７（ａ），（ｂ）は
本発明の第３の実施形態におけるＤＴＭＯＳの構造を示
す断面図である。

【００７３】図７（ａ）に示すように、本実施形態のＤ
ＴＭＯＳは、図５（ｂ）に示す第１の実施形態のＭＯＳ
ＦＥＴの変形例において、ゲート電極とボディ領域（部
分ボディ領域周辺）とを電気的に接続した構造をとる。
ここで、図７（ｂ）は図７（ａ）のゲートを縦方向に切
った断面図であるが、同図のように不純物を含むポリシ
リコン等からなるコンタクト３０によりゲート電極とボ
ディ領域とが接続されている。

【００７４】従来のＤＴＭＯＳにおいては、ボディ領域
の不純物濃度を高めると、ソースとボディ間及びドレイ
ンとボディ間の接合容量が増加し、装置の高速動作が妨
げられるという不具合があったが、本実施形態のＤＴＭ
ＯＳでは、ゲート電極の下方のチャネル領域付近に選択
的に不純物が導入されているため、ボディ領域の不純物
濃度を高めながらソースとボディ間及びドレインとボデ
ィ間の接合容量の増大を抑制することができる。このた
め、本実施形態のＤＴＭＯＳではＣＲ遅延が抑制され、
装置の高速動作が可能になっている。

【００７５】また、ボディ領域の不純物濃度を高めるこ
とにより、・ボディバイアス係数の増大に伴う、オン電流の増大・ボディ電流の低減および動作電圧範囲の拡大・ボディ抵抗の低減によるＣＲ遅延時間の低減、高速
動作など、様々なデバイス特性の向上が図られる。

【００７６】また、本実施形態のＤＴＭＯＳによれば、
ボディ領域の不純物濃度を高くできるため、ソース・ド
レイン間でのパンチスルーが抑制され、ゲート長の短い
デバイスにおいても正常に動作させることが可能とな
る。

【００７７】なお、本実施形態のＤＴＭＯＳはｎチャネ
ル型及びｐチャネル型のどちらについても形成すること
ができる。また、ＳＯＩ基板の代わりにＳｉ基板であっ
てもよい。また、部分ボディ領域の位置はイオン注入の
際の打ち込みエネルギーによって任意に変えることがで
きる。

【００７８】また、本実施形態において、ゲート電極を
ポリシリコンで形成したが、タングステン等の金属でゲ
ート電極を形成してもよい。

【００７９】また、本実施形態では、ゲート絶縁膜をＴ
ａ₂Ｏ₅で形成したが、これに代えてＳｉＯ₂を用いても
よいし、その他の絶縁体を用いてもよい。

【００８０】（第４の実施形態）図８は、本発明の第４
の実施形態におけるヘテロＤＴＭＯＳの構造を示す断面
図である。

【００８１】同図に示すように、本実施形態のヘテロＤ
ＴＭＯＳは、第２の実施形態のＭＯＳＦＥＴのメタルゲ
ート３２とボディ領域とを電気的に接続させた構造をと
っている。また、第２の実施形態のＭＯＳＦＥＴにおい
ては、ゲート電極がポリシリコンで構成されていたのに
対し、本実施形態のヘテロＤＴＭＯＳではゲート絶縁膜
７の内側にＴｉＮからなるバリアメタル３１と、バリア
メタル３１の内側にＷからなるメタルゲート３２とが設
けられている。

【００８２】本実施形態においては、第３の実施形態の
ＤＴＭＯＳと同様に、ボディ領域の不純物濃度を従来の
ＤＴＭＯＳに比べて高めることができるので、ソースと
ボディ間及びドレインとボディ間の接合容量の増大を抑
制することができる。また、・ボディバイアス係数の増大に伴う、オン電流の増大・ボディ電流の低減および動作電圧範囲の拡大・ボディ抵抗の低減によるＣＲ遅延時間の低減、高速
動作などの利点も備えている。

【００８３】また、チャネル層としてＳｉＧｅ層を用い
ることにより、しきい値電圧を下げることが可能になっ
ている。

【００８４】一般的に、ＤＴＭＯＳにおいてＷなどの、
仕事関数がｍｉｄｇａｐとなる材料を用いた場合、しき
い値が０．６Ｖ程度と高くなってしまい、実用化が困難
であった。ところが、ＳｉＧｅ層をチャネルとして用い
ることによりしきい値が下がるため、メタルゲートを採
用することが可能となる。そして、Ｗなどからなるメタ
ルゲートを採用することにより、ゲートにおける抵抗の
削減が可能になり、装置を高速動作させることが可能に
なる。

【００８５】次に、本実施形態のヘテロＤＴＭＯＳの製
造方法について説明する。

【００８６】図９（ａ）〜（ｄ）は、本実施形態のヘテ
ロＤＴＭＯＳの製造方法を示す工程断面図である。

【００８７】まず、図９（ａ）に示す工程において、ダ
ミーゲートを形成してから除去し、部分ボディ領域４を
形成するまでの工程は、第１の実施形態で説明したＭＯ
ＳＦＥＴの製造方法に準じて行なう。ただし、ＳＯＩ基
板２０上には第１のＳｉ層２３ａ，ＳｉＧｅ層２２ａ，
第２のＳｉ層２１ａが下から順に形成されている。

【００８８】次に、図９（ｂ）に示す工程で、基板上に
Ｔａ₂Ｏ₅層７ａ，ＴｉＮ層３１ａ及びタングステン層３
２ａをそれぞれ堆積する。

【００８９】次に、図９（ｃ）に示す工程で、層間絶縁
膜１０及びサイドウォール８が露出するまでＣＭＰによ
り基板表面を研磨する。これにより、ゲート絶縁膜７、
バリアメタル３１及びメタルゲート３２をそれぞれ形成
する。

【００９０】続いて、図９（ｄ）に示す工程で、層間絶
縁膜１０及び絶縁膜１２を貫通してソース・ドレイン領
域６に接続するプラグ１１を形成する。以上の手順によ
り本実施形態のヘテロＤＴＭＯＳが形成される。

【００９１】本実施形態のヘテロＤＴＭＯＳにおいて
は、ゲート電極としてメタルゲートを採用しているの
で、ゲート電極の抵抗が低く抑えられるとともに、ポリ
シリコン電極の場合に比べて製造が容易になっている。
ポリシリコンの場合には、ｎチャネル型ＭＯＳＦＥＴで
あればゲートにｎ型不純物を、ｐチャネル型ＭＯＳＦＥ
Ｔであればゲートにｐ型不純物を導入してディアルゲー
トとするのが一般的で、ノンドープのポリシリコン電極
を堆積した後に不純物を導入するステップが必要であっ
た。それに対し、Ｗなどのｍｉｄｇａｐの材料を電極と
して用いる場合にはシングルゲートでよいので、ゲート
電極に不純物イオンを注入する工程を省くことができ
る。

【００９２】本実施形態においては、ＳｉＧｅのように
Ｓｉよりもバンドギャップの小さい材料をチャネル層と
して用いることにより、しきい値電圧を下げることがで
き、ボディ領域の不純物濃度を高くしても低いしきい値
電圧を維持することができる。本実施形態においては、
ボディ領域の不純物濃度を高くしても寄生容量の増大を
抑制できるので、低いしきい値電圧を維持しながらも従
来のＭＯＳＦＥＴに比べ動作速度の向上が図られる。

【００９３】また、本実施形態において、ＳｉＧｅ層２
２ａに微量（０．２％程度）のＣ（炭素）を添加する
と、チャネル層をエピタキシャル成長後部分ボディ領域
を形成する際に、注入ダメージによる結晶欠陥の発生を
抑制することができる。

【００９４】なお、このようなＳｉＧｅＣの他にも、Ｓ
ｉＧｅ層に代えてＳｉＣなどの材料を用いてもよい。ま
た、本実施形態のヘテロＤＴＭＯＳの製造方法により、
ｎチャネル型及びｐチャネル型の両方を製造することが
できる。

【００９５】また、本実施形態ではゲートをＷで形成し
たが、これ以外の金属でゲートを形成してもよいし、他
の実施形態と同様にポリシリコンでゲート電極を構成す
ることもできる。ポリシリコンでゲートを形成した場
合、しきい値電圧をより低くすることができる。

【００９６】また、本実施形態では、ゲート絶縁膜をＴ
ａ₂Ｏ₅で形成したが、これに代えてＳｉＯ₂を用いても
よいし、その他の絶縁体を用いてもよい。

【００９７】また、本実施形態では基板としてＳＯＩ基
板を用いたが、Ｓｉ基板を用いてもよい。

【００９８】

【発明の効果】本発明の半導体装置及びその製造方法に
よれば、ゲート電極下方のチャネル領域に不純物を選択
的に注入することにより、ソースとボディ間及びドレイ
ンとボディ間の接合容量が低く抑えられるとともに基板
バイアス係数の増大が図れるため、半導体装置の高速
化、及び高駆動力化を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態におけるＭＯＳＦＥＴ
の構造を示す断面図である。

【図２】本発明の第１の実施形態におけるＭＯＳＦＥＴ
での不純物プロファイルを示す図である。

【図３】（ａ）〜（ｄ）は、本発明の第１の実施形態に
おけるＭＯＳＦＥＴの製造工程のうち、ダミーゲートを
除去する工程までを示す断面図である。

【図４】（ａ）〜（ｄ）は、本発明の第１の実施形態に
おけるＭＯＳＦＥＴの製造工程のうち、プラグを形成す
る工程までを示す断面図である。

【図５】（ａ）〜（ｃ）は、本発明の第１の実施形態に
おけるＭＯＳＦＥＴの変形例を示す断面図である。

【図６】本発明の第２の実施形態におけるＭＯＳＦＥＴ
の構造を示す断面図である。

【図７】（ａ），（ｂ）は、本発明の第３の実施形態に
おけるＤＴＭＯＳの構造を示す断面図である。

【図８】本発明の第４の実施形態におけるヘテロＤＴＭ
ＯＳの構造を示す断面図である。

【図９】（ａ）〜（ｄ）は、本発明の第４の実施形態に
おけるヘテロＤＴＭＯＳの製造方法を示す工程断面図で
ある。

【図１０】従来のＭＯＳＦＥＴの構造を示す断面図であ
る。

【図１１】従来のＤＴＭＯＳの構造を示す断面図であ
る。

【図１２】従来のＤＴＭＯＳを示す平面図である。

【符号の説明】

１Ｓｉ基板２素子分離用絶縁膜３深いウェル４部分ボディ領域５エクステンション領域６ソース・ドレイン領域７ａＴａ₂Ｏ₅層７ゲート絶縁膜８サイドウォール９ゲート電極１０層間絶縁膜１１プラグ１２ａＳｉＯ₂膜１２絶縁膜１３ダミーゲート１４ＳｉＮ膜２０ＳＯＩ基板２１ａ第２のＳｉ層２１Ｓｉキャップ層２２ａＳｉＧｅ層２２ＳｉＧｅチャネル層２３ａ第１のＳｉ層２３Ｓｉバッファ層３０コンタクト３１ａＴｉＮ層３１バリアメタル３２ａタングステン層３２メタルゲート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/336 Ｈ０１Ｌ 29/78 ３０１Ｐ 29/43 ６２２ 29/786 ６２６Ｚ６１８Ｂ６１８Ｆ 29/62 Ｇ 21/265 ＺＦターム(参考） 4M104 AA01 AA02 AA07 AA09 BB01 BB18 BB30 CC05 DD02 DD03 DD04 DD26 DD75 FF18 GG09 5F110 AA01 BB20 CC02 DD05 DD13 EE01 EE04 EE09 EE14 EE32 EE42 FF01 FF02 FF27 GG01 GG02 GG12 GG19 GG22 GG33 GG34 GG36 GG42 HJ04 HJ13 HM15 NN03 NN23 NN33 NN37 NN62 QQ01 QQ11 5F140 AA01 AA05 AA12 AA21 AC10 AC36 BA01 BA05 BA17 BB13 BB16 BB18 BC12 BD12 BE09 BF01 BF04 BF07 BF10 BF11 BF17 BG03 BG04 BG08 BG14 BG27 BG36 BG40 BG51 BG53 BH14 BH15 BH40 BH49 BJ27 BK02 BK05 BK13 CB01 CC01 CC03 CC11 CD02 CE07

Claims

【特許請求の範囲】

【請求項１】第１導電型の不純物を含むチャネル領域
を有する半導体基板と、上記半導体基板上に形成されたゲート絶縁膜と、上記ゲート絶縁膜上に形成された導電体からなるゲート
電極と、上記半導体基板内の上記ゲート電極の両側方に形成され
た第２導電型の不純物を含むソース・ドレイン領域と、上記半導体基板内のチャネル領域の下方に形成され、上
記ゲート電極とほぼ相似の平面形状を有し、上記チャネ
ル領域よりも高濃度に第１導電型の不純物を含む部分ボ
ディ領域とを備えた半導体装置。
【請求項２】請求項１に記載の半導体装置において、上記半導体基板のうち上記部分ボディ領域の下方に形成
され、第１導電型の不純物を含む層状の深いウェルをさ
らに備えていることを特徴とする半導体装置。
【請求項３】請求項１または２に記載の半導体装置に
おいて、上記部分ボディ領域がゲート電極と自己整合的に形成さ
れていることを特徴とする半導体装置。
【請求項４】請求項２または３に記載の半導体装置に
おいて、上記ソース・ドレイン領域と上記深いウェルとの接合位
置が、上記深いウェル上部の第１導電型の不純物濃度が
低い領域にあることを特徴とする半導体装置。
【請求項５】請求項１〜４のうちいずれか１つに記載
の半導体装置において、上記チャネル領域が、少なくとも１つのゲルマニウムま
たは炭素を含んでいることを特徴とする半導体装置。
【請求項６】請求項５に記載の半導体装置において、上記ゲート電極が金属類から構成されていることを特徴
とする半導体装置。
【請求項７】請求項１〜５のうちいずれか１つに記載
の半導体装置において、上記ゲート電極が多結晶シリコンから構成されているこ
とを特徴とする半導体装置。
【請求項８】請求項１〜７のうちいずれか１つに記載
の半導体装置において、上記半導体基板がＳＯＩ構造をとることを特徴とする半
導体装置。
【請求項９】請求項１〜８のうちいずれか１つに記載
の半導体装置において、上記ゲート電極と上記部分ボディ領域とが電気的に接続
されていることを特徴とする半導体装置。
【請求項１０】活性領域を有する半導体基板上にダミ
ーゲート電極を形成する工程（ａ）と、上記ダミーゲート電極をマスクとして不純物をイオン注
入し、自己整合的にソース・ドレイン領域を形成する工
程（ｂ）と、基板上に層間絶縁膜を形成する工程（ｃ）と、上記ダミーゲート電極を選択的に除去する工程（ｄ）
と、上記ダミーゲート電極が除去された領域の下方にイオン
注入により不純物を導入して自己整合的に部分ボディ領
域を形成する工程（ｅ）と、ゲート電極を形成する工程（ｆ）とを含む半導体装置の
製造方法。
【請求項１１】請求項１０に記載の半導体装置の製造
方法において、上記ダミーゲート電極を形成工程（ａ）の前に、上記半
導体基板に不純物を導入して活性領域全域に深いウェル
を形成する工程をさらに含むことを特徴とする半導体装
置の製造方法。