CN100464397C - 场效应晶体管及其制造方法 - Google Patents
场效应晶体管及其制造方法 Download PDFInfo
- Publication number
- CN100464397C CN100464397C CNB2006101437092A CN200610143709A CN100464397C CN 100464397 C CN100464397 C CN 100464397C CN B2006101437092 A CNB2006101437092 A CN B2006101437092A CN 200610143709 A CN200610143709 A CN 200610143709A CN 100464397 C CN100464397 C CN 100464397C
- Authority
- CN
- China
- Prior art keywords
- layer
- source electrode
- drain
- semiconductor
- insulator layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 25
- 230000005669 field effect Effects 0.000 title abstract description 8
- 239000012212 insulator Substances 0.000 claims abstract description 34
- 125000006850 spacer group Chemical group 0.000 claims abstract description 32
- 239000004020 conductor Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 17
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 229910052710 silicon Inorganic materials 0.000 claims description 45
- 239000010703 silicon Substances 0.000 claims description 45
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 44
- 229910021332 silicide Inorganic materials 0.000 claims description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 14
- 238000005530 etching Methods 0.000 claims description 11
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 6
- 238000002347 injection Methods 0.000 claims description 6
- 239000007924 injection Substances 0.000 claims description 6
- 238000009413 insulation Methods 0.000 claims description 6
- 230000008569 process Effects 0.000 claims description 6
- 150000004767 nitrides Chemical class 0.000 claims description 5
- KCFIHQSTJSCCBR-UHFFFAOYSA-N [C].[Ge] Chemical compound [C].[Ge] KCFIHQSTJSCCBR-UHFFFAOYSA-N 0.000 claims description 3
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 claims description 3
- 229910052732 germanium Inorganic materials 0.000 claims description 3
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 3
- 230000004224 protection Effects 0.000 claims description 3
- 229920001296 polysiloxane Polymers 0.000 claims 1
- 239000007943 implant Substances 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 14
- 239000000463 material Substances 0.000 description 10
- 230000003071 parasitic effect Effects 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 7
- 238000000407 epitaxy Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 6
- 239000000203 mixture Substances 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000010899 nucleation Methods 0.000 description 5
- 230000006911 nucleation Effects 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 210000000746 body region Anatomy 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 238000011982 device technology Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 206010010144 Completed suicide Diseases 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 238000007669 thermal treatment Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78639—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a drain or source connected to a bulk conducting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
- H01L29/458—Ohmic electrodes on silicon for thin film silicon, e.g. source or drain electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
Abstract
一种用于形成场效应晶体管(FET)器件的方法，包括在半导体晶片的有源器件区域上形成栅极导体和栅极介质，半导体晶片包括在体衬底上形成的掩埋绝缘层和在掩埋绝缘层上最初形成的绝缘体上半导体层。在绝缘体上半导体层中邻近栅极导体的相对侧形成源极和漏极延伸，并且邻近栅极导体形成源极和漏极侧壁隔离物。除去绝缘体上半导体层邻近侧壁隔离物的剩余部分以暴露部分掩埋绝缘层。除去掩埋绝缘层的暴露部分以暴露部分体衬底。在体衬底的暴露部分和源极和漏极延伸上外延生长半导体层，并且在外延生长层中形成源极和漏极注入。
Description
技术领域
本发明一般涉及半导体器件工艺技术，更具体地说涉及用于减小场效应晶体管(FET)中米勒电容的结构和方法。
背景技术
在半导体器件的制造中，提高某些集成电路器件，如微处理器，存储器件以及类似器件的运行速度，是永恒的动力。消费者对在日益提高的速度下运行的计算机和其它电子器件的要求提供了此动力。作为对提高速度的要求的结果，如晶体管的半导体器件的尺寸持续缩小。例如，在如场效应晶体管(FET)的器件中，如沟道长度，结深度和栅极介质厚度的器件参数都在不断减小。
一般来说，FET的沟道长度越小，晶体管的运行速度越快。此外，通过减小典型的晶体管部件的尺寸和/或比例，还增加了在给定的晶片区域上可以制造的晶体管的密度和数目，从而减小了每个晶体管的整体成本以及包括这样的晶体管的集成电路的成本。
不幸的是，晶体管沟道长度的减小还增加了在长沟道晶体管中相对不重要的“短沟道”效应，以及“边缘效应”。短沟道效应的一个实例包括，除了其它方面，当晶体管被设定在“截止”或非导通状态时，漏极到源极的泄漏电流增加，因为相对于短沟道长度耗尽区域增大。另外，还可能对晶体管的性能有不利影响的一种边缘效应是公知的米勒电容。在CMOS应用中，米勒电容是主要由寄生重叠电容(COV)部分支配的栅极到漏极电容的放大。重叠电容主要以掺杂多晶硅栅极电极和栅极介质与FET的较重掺杂源极/漏极区域和/或较轻掺杂源极/漏极延伸(SDE)区域(如果存在)重叠(几乎总是)的结果存在。当栅极长度下降时，重叠电容对整个器件电容的相对贡献增加。例如，当MOSFET具有下降到约30纳米的栅极长度时COV会占到整个电容的50％。
因此，期望能够制造一种FET，该FET依赖于器件的应用在器件的栅极和漏极之间以及栅极和源极之间保持低串联电阻，而同时保持有益的短沟道效应并且最小化由漏极重叠和/或源极重叠引起的寄生米勒电容。
发明内容
前面讨论的现有技术的缺点和不足可以通过形成场效应晶体管(FET)器件的方法克服或减轻。在示例性实施例中，该方法包括在半导体晶片的有源器件区域上的栅极导体和栅极介质，半导体晶片包括在体衬底上形成的掩埋绝缘层和在掩埋绝缘层上最初形成的绝缘体上半导体层。在绝缘体上半导体层中邻近栅极导体的相对侧形成源极和漏极延伸，并且邻近栅极导体形成源极和漏极侧壁隔离物。除去绝缘体上半导体层的邻近侧壁隔离物的剩余部分以暴露部分掩埋绝缘层。除去掩埋绝缘层的暴露部分以暴露部分体衬底。在体衬底和源极和漏极延伸的暴露部分上外延生长半导体层并且在外延生长层中形成源极和漏极注入。
在另一个实施例中，场效应晶体管(FET)器件包括在绝缘体上半导体层上形成的栅极导体和栅极介质，邻近栅极导体形成的源极和漏极侧壁隔离物，在绝缘体上半导体层中和源极和漏极侧壁隔离物下形成的源极和漏极延伸，掩埋绝缘结构，其上形成绝缘体上半导体层，以及邻近掩埋绝缘结构的相对侧壁形成的掺杂源极和漏极区域，掺杂源极和漏极区域的至少一部分设置在源极和漏极延伸下。掺杂源极和漏极区域具有足够的厚度用于在其中形成硅化物接触。
附图说明
参考示意图，其中在几幅图中类似的元件用相似的标号标记。
图1是常规形成的MOS晶体管的截面图，示出了寄生电容的各个部分。
图2是可选方案的超薄SOI MOS晶体管(具有抬升源极和漏极)的截面图，示出了寄生电容的各个部分。
图3(a)到3(j)示出了根据本发明的实施例用于形成掩埋源极/漏极MOSFET的代表性工艺流程。
图4(a)到4(e)示出了在图3(f)中示出的工艺步骤后，掩埋源极/漏极形成工艺的可选实施例；以及
图5(a)到5(i)仍示出了在图3(d)中示出的工艺步骤后，掩埋源极/漏极形成工艺的可选实施例。
具体实施方式
这里公开的是用于减小在全耗尽场效应晶体管(FET)中的寄生米勒电容的方法和结构，其中通过除去掩埋绝缘(如，氧化物)层与源极/漏极位置对应的部分并且在暴露的体材料上生长外延层(例如硅)制造掩埋源极/漏极MOSFET。这制造了用于源极/漏极接触硅化的足够硅厚度而不需要增加米勒电容的抬升源极/漏极结构。
首先参考图1，它示出了一类常规绝缘体上硅(SOI)MOS晶体管100的截面图，其中体衬底102(例如，硅)具有在其上形成的掩埋氧化物层(BOX)104。在BOX层104上形成硅薄层106(即，SOI层)，其中限定有源晶体管器件。如技术上公知的，当体硅的大多数通过BOX层104与有源晶体管的主体107分离时，与SOI器件相关的优点是减小了结电容。
减小的MOSFET 100，具有亚微米或纳米尺寸，包括在SOI层106的有源器件区域中形成的源极延伸108和漏极延伸110。对于此SOI FET的特殊构造，SOI层106的总厚度(tSOI)可以在约20纳米(nm)到约150nm的量级。源极延伸108和漏极延伸110是浅掺杂结，如此设计以最小化在具有亚微米或纳米尺寸的MOSFET 100中的短沟道效应，如集成电路制造领域的普通技术人员所公知的。
MOSFET 100还包括深源极掺杂区域112和深漏极掺杂区域114，每一个都具有硅化物区域116用于提供到MOSFET 100的源极和漏极的接触。另外，SOI MOSFET 100可以包括在器件的源极和漏极上的倾斜晕圈注入区域118，120(用于进一步减小短沟道效应)，其中晕圈注入区域具有与深源极和漏极区域112，114的极性相反的掺杂剂。换句话说，对n型晶体管，深源极和漏极区域用n型掺杂剂掺杂，而晕圈注入包括p型掺杂剂。
仍如图1中所示，MOSFET 100包括栅极介质122(例如，氧化物)和在其上形成的栅极结构124，例如，其可以是多晶硅材料。在具有源极和漏极区域的情况下，在多晶硅栅极124上形成栅极硅化物126用于提供到其上的低电阻接触。薄(补偿)隔离物128也设置在多晶硅栅极124和栅极氧化物122的侧壁上，并且也可以是作为对氮化物隔离物130的过渡衬里的氧化物材料。
在这样的器件中，存在寄生电容部分。例如，在典型的CMOS应用中，由于米勒效应栅极到漏极的电容相比于栅极到源极的电容典型地被放大，因为源极电势一般被固定(例如，NFET源极与逻辑低电势耦合，而PFET源极与逻辑高电势耦合)。另外，CMOS器件的漏极电压还在栅极电压改变的同时改变，从而导致米勒效应的放大。如在图1中所示，整个栅极到漏极电容的一部分来自由漏极侧的栅极导体124的侧壁，隔离物材料128，130的介质，以及漏极延伸110限定的“外边缘”电容(Cof)。
另外，“内边缘”电容(Cif)由栅极导体124的底部，晶体管主体107和深漏极区域114限定。然而，寄生电容的此部分主要存在于栅极电压小于或等于器件的阈值电压(VT)情况下。一旦栅极电压到达并超过VT，沟道中的反向电荷从栅极124隔离主体和深漏极区域，致使Cif最明显。栅极到漏极电容的其它部分(并且通常对于缩小的器件最明显)是在栅极导体124和栅极氧化物122下的漏极延伸区域110的重叠电容，如上所述。仍然对栅极到漏极电容有贡献的另一部分由将硅化物接触116连接到器件的上层布线级的过孔柱(未示出)导致。
整体上说，图1的MOSFET100的栅极到漏极电容(例如对CMOS应用的米勒电容)的单个部分对期望的器件性能一般是可以接受的。另一方面，通过如晕圈注入118，120更有可能认识到对图1中示出的缩小的器件类型的提高的短沟道效应。然而，晕圈注入的更高的掺杂剂浓度将增加结电容并且降低器件的击穿电压。
图2是另一个以前提出的SOI MOSFET设计200的截面图，其目标是改善短沟道效应。如所示，图2的抬升源极/漏极MOSFET 200通过超薄SOI主体厚度表征(例如，厚度在约3nm到约30nm的量级)，其还指与图1的部分耗尽SOI器件相反的完全耗尽SOI器件。虽然这样的结构相对于图1的器件改善了短沟道效应，但是在图2的结构中寄生电容效应整体增加。
一方面，因为主体厚度减小和不存在晕圈注入，MOSFET 200的结电容相对于图1的有减小。同理，因为与主体厚度的减小相关，漏极的周长减小，所以“内边缘”电容(Cif)同样减小。然而，这被作为MOSFET 200的抬升源极/漏极结构的结果的“外边缘”电容(Cof)的增加抵消。为了防止来自超薄硅/硅化物接触区域的串联电阻的下降，存在另外的硅和硅化物厚度邻近氮化物隔离物130。因此，这相对于图1增加了Cof的值，并到达抑制Cof和Cif下降的程度。
相应地，图3(a)到3(j)示出了根据本发明的实施例用于形成掩埋源极/漏极MOSFET的代表性工艺流程。虽然这里出现的实施例根据超薄SOI器件进行描述，但是应该知道公开的方法和结构还适用于各种类型的半导体体衬底，掩埋绝缘体材料和有源器件半导体材料，及其厚度。
在图3(a)中，该器件进行到在源极漏极/延伸注入之后，但是在源极/漏极隔离物形成之前。对MOSFET器件300(具有完全耗尽沟道301)，在设置在掩埋氧化物层(BOX)306上的超薄硅层中形成源极延伸302和漏极延伸304。如还可以从超薄SOI器件认识到的，在载体晶片的体硅区域308上形成BOX层306。浅沟槽隔离(STI)区域310(如，氧化物)将FET与相邻器件隔离。
除牺牲氮化硅覆层312以外，栅极和源极/漏极延伸注入的形成可以用常规器件工艺，包括栅极氧化物314，栅极电极316(例如，多晶硅)和用于限定源极和漏极延伸302和304的补偿隔离物318。可以在形成栅极电极期间构图并蚀刻的氮化物覆层312的功能，在以后会更明显。
如在图3(b)中所示，在器件上形成制造源极/漏极侧壁隔离物中使用的层。这可以包括，例如隔离物衬里层320和隔离物层322(例如氮化硅)。随后构图并蚀刻层320，322以便形成源极/漏极侧壁隔离物324，如图3(c)中所示。然后，如图3(d)中所示，除去存在于源极/漏极区域中的掺杂硅以便暴露BOX层306下的对应部分，仅剩下源极延伸302和漏极延伸304(通过源极/漏极侧壁隔离物324和衬里层320保护其不被蚀刻)。在此硅的除去期间，氮化硅覆层312还保护栅极电极316。
在图3(e)中，在器件上构图光致抗蚀剂层326以暴露与掩埋源极/漏极的形成对应的BOX层306，以及保护STI区域310。随后除去暴露的BOX区域以便暴露体硅层308，如图3(f)中所示。此步骤可以通过如干蚀刻工艺执行。为了制造具有期望类型的掺杂剂的衬底，一旦衬底被暴露，就可以随意地被注入。然后除去抗蚀剂层，如在图3(g)中所示。
现在参考图3(h)，在器件的暴露硅部分上生长选择外延硅层328(虚线指体层308最初的上表面)。再次，虽然这里公开的典型实施例以硅作为外延材料，应该理解，在体衬底上可以外延生长其它材料包括如硅锗(SiGe)，硅碳(SiC)，硅锗碳(SiGeC)，锗(Ge)及其组合。
根据FET器件，暴露硅仅位于与FET的源极/漏极和源极/漏极延伸302，304对应的体硅区域308处。结晶接缝330发生在体硅308上成核的选择外延硅与在源极/漏极延伸302，304上成核的选择外延硅相遇的地方。如图3(i)中所示，注入源极和漏极区域332，334，从而导致具有足够的硅厚度用于接触硅化的“掩埋源极/漏极”器件。此外，因为此源极/漏极硅厚度与栅极下的BOX层306的剩余部分邻近，避免了与完全耗尽、抬升源极/漏极FET相关的米勒电容问题。
最后，在图3(j)中，除去(如，通过RIE)栅极电极顶部的氮化物覆层312并且通过快速热退火激活源极和漏极注入。随后以技术上公知的合适的方式形成用于源极，漏极和栅极的硅化物接触336。源极和漏极区域的硅化还避免了通过外延生长工艺产生的接缝330。
图4(a)到4(e)示出了上述掩埋源极/漏极形成工艺的可选实施例。在此实施例中，如前执行图3(a)到3(e)中示出的步骤。然而，在除去光致抗蚀剂层326前在蚀刻初始BOX层后，进行BOX材料的另外(侧壁)蚀刻，如图4(a)中所示。设计此另外的蚀刻(可以是干蚀刻或湿蚀刻)以除去在侧壁隔离物324和源极/漏极延伸302，304下的剩余BOX层306的一部分。本质上，在图4(a)的实施例中的栅极下的BOX层306在长度上短于图3(f)中的。此外，此时，可以注入暴露体硅308以改变其掺杂剂类型。
在附加BOX蚀刻后，剥离抗蚀剂层，如图4(b)中所示，并且在图4(c)中的器件的暴露硅上生长选择外延层328。如在前面的实施例情况下，在与FET的源极/漏极和源极/漏极延伸302，304对应的体硅区域308上形成外延硅层328。由氮化硅封装的栅极电极316，在其上没有生长任何外延硅。然后，在图4(d)中，注入源极/漏极区域332，334。当与图3(i)和3(j)的实施例比较时，提供图4(d)的减小长度的BOX 306用于掺杂源极/漏极外延硅的宽度增加/电阻减小，并且因此使其接近栅极下的沟道区域。图4(e)中示出了栅极，源极和漏极接触336的硅化(在快速热处理以激活源极/漏极注入和除去氮化物覆层后)。此外，通过硅化避免了在外延硅生长期间产生的接缝330。
在图5(a)到5(i)中示出了用于形成掩埋源极/漏极FET的另一实施例。在此实施例中，如前执行图3(a)到3(d)中示出的步骤。即除去超薄硅以暴露BOX层306，仅剩下在侧壁隔离物324下的源极和漏极延伸302，304。然而，在施加用于选择除去BOX的构图光致抗蚀剂层前，图5(a)示出了另一组隔离物502的形成，如邻近侧壁隔离物324的二氧化硅或氮化硅材料(及相关衬里)。如将在下面示出的，附加隔离物502将用于在外延硅生长期间，保护源极和漏极延伸302，304的外侧壁不暴露，从而防止在侧壁上成核。反过来，这将促进具有低电阻和高产量的改善的，更平滑的硅化物轮廓。
在附加隔离物502的形成后，图5(b)示出了在BOX凹进的准备中的光致抗蚀剂层326的构图。在图5(c)中，垂直蚀刻暴露BOX层306(例如用干RIE蚀刻)以暴露体硅308。如在当前的实施例中，可以在此处执行注入步骤以制造衬底的掺杂类型。进入图5(d)，使用垂直蚀刻以除去附加BOX侧壁材料(如在当前的实施例中所做的)以减小在栅极下的BOX 306的长度。还要注意，还可以在此步骤后掺杂体衬底308。
在图5(e)中，剥离抗蚀剂层，以及在图5(f)中，在暴露硅上，包括体硅308和源极和漏极延伸302，304的底表面上，生长选择外延层328。又一次，在体硅308上成核的选择外延硅与在源极/漏极延伸302，304上成核的选择外延硅相遇的地方形成结晶接缝330。在此处，通过干RIE蚀刻除去附加隔离物502和氮化物覆层312，如在图5(g)中所示。然后，注入源极和漏极区域，如图5(h)中所示，其后激活以扩散其中的掺杂剂。
最后，在图5(i)中，硅化栅极，源极和漏极接触336，避免在外延硅生长期间形成接缝330。如图5(i)所示，在外延生长期间最初形成的小，较薄突出物在硅化工艺期间被消耗(即，转化为硅化物)。另外，此较平滑的轮廓还使源极和漏极的硅化物接触336的倾斜部分，相比于前面的实施例更靠近沟道。特别是，将会观察到源极/漏极硅化物接触将与隔离物324在隔离物的底部接触，而不是如在图3(j)和4(e)的实施例中与隔离物324的侧面接触。
虽然参考优选实施例描述了本发明，本领域的技术人员应该明白，在不脱离本发明的范围内，可以进行各种变化和其元件的等同替代。另外，在不脱离其本质范围的情况下，对本发明的教导可以进行许多修正以适合特殊情况或材料。因此，旨在本发明没有限于如用于执行本发明的最好模式公开的特殊实施例，而是包括落入附加权利要求范围内的所有实施例。
Claims (17)
1.一种用于形成场效应晶体管器件的方法，所述方法包括如下步骤:
在半导体晶片的有源器件区域上形成栅极导体和栅极介质，所述半导体晶片包括在体衬底上形成的掩埋绝缘层和在所述掩埋绝缘层上最初形成的绝缘体上半导体层；
在所述绝缘体上半导体层中，邻近所述栅极导体的相对侧形成源极和漏极延伸；
邻近所述栅极导体形成源极和漏极侧壁隔离物；
除去所述绝缘体上半导体层邻近所述侧壁隔离物的剩余部分以暴露部分所述掩埋绝缘层；
除去所述掩埋绝缘层的所述暴露部分以暴露部分所述体衬底；
在所述体衬底的所述暴露部分和所述源极和漏极延伸上外延生长半导体层；
在所述外延生长的半导体层中形成源极和漏极注入。
2.根据权利要求1的方法，其中:
所述体衬底包括硅；
所述掩埋绝缘层还包括掩埋氧化物层；以及
所述绝缘体上半导体层还包括薄绝缘体上硅层。
3.根据权利要求2的方法，其中所述外延生长的半导体层还包括硅(Si)，硅锗(SiGe)，硅碳(SiC)，硅锗碳(SiGeC)，锗(Ge)及其组合中的一种或多种。
4.根据权利要求2的方法，还包括如下步骤:
在所述形成所述源极和漏极注入之后，除去所述栅极导体上的保护氮化物覆层；以及
在所述源极区域、所述漏极区域和所述栅极导体上形成硅化物接触。
5.根据权利要求2的方法，其中所述除去所述掩埋氧化物层的所述暴露部分的步骤还包括对其垂直蚀刻。
6.根据权利要求5的方法，其中在所述栅极导体下的所述掩埋氧化物层的剩余部分具有等于在所述源极和漏极侧壁隔离物之间的外部距离的长度。
7.根据权利要求2的方法，其中所述除去所述掩埋氧化物层的所述暴露部分的步骤还包括对其垂直蚀刻，接着对其水平、凹进蚀刻。
8.根据权利要求7的方法，其中在所述栅极导体下的所述掩埋氧化物层的剩余部分具有一长度以在所述外延生长硅层之前暴露所述源极和漏极延伸的底表面。
9.根据权利要求2的方法，还包括在所述除去所述薄硅层的剩余部分的步骤之前，邻近所述源极和漏极侧壁隔离物形成附加侧壁隔离物。
10.根据权利要求9的方法，其中所述除去所述掩埋氧化物层的所述暴露部分的步骤还包括对其垂直蚀刻，接着对其水平、凹进蚀刻。
11.根据权利要求10的方法，其中在所述栅极导体下的所述掩埋氧化物层的剩余部分具有一长度以在所述外延生长硅层之前仅暴露所述源极和漏极延伸的底表面。
12.一种场效应晶体管器件，包括:
栅极导体和栅极介质，在绝缘体上半导体层上形成；
源极和漏极侧壁隔离物，邻近所述栅极导体形成；
源极和漏极延伸，在所述绝缘体上半导体层中和所述源极和漏极侧壁隔离物下形成；
掩埋绝缘结构，其上形成所述绝缘体上半导体层；
掺杂源极和漏极区域，邻近所述掩埋绝缘结构的相对侧壁形成，所述掺杂源极和漏极区域的至少一部分设置在所述源极和漏极延伸下面；
其中所述掺杂源极和漏极区域具有足够的厚度用于在其中形成硅化物接触。
13.根据权利要求12的场效应晶体管器件，其中:
所述掩埋绝缘结构还包括掩埋氧化物结构；以及
所述绝缘体上半导体层还包括薄绝缘体上硅层。
14.根据权利要求13的场效应晶体管器件，其中所述掺杂源极和漏极区域还包括硅(Si)，硅锗(SiGe)，硅碳(SiC)，硅锗碳(SiGeC)，锗(Ge)及其组合中的一种或多种。
15.根据权利要求13的场效应晶体管器件，其中所述掩埋氧化物结构具有等于在所述源极和漏极侧壁隔离物之间的外部距离的长度。
16.根据权利要求13的场效应晶体管器件，其中所述掩埋氧化物结构具有小于在所述源极和漏极侧壁隔离物之间的外部距离的长度。
17.根据权利要求13的场效应晶体管器件，其中在所述源极和漏极区域中形成的硅化物接触与所述源极和漏极侧壁隔离物在所述源极和漏极侧壁隔离物的底表面相遇。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/164,343 US7659172B2 (en) | 2005-11-18 | 2005-11-18 | Structure and method for reducing miller capacitance in field effect transistors |
| US11/164,343 | 2005-11-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1967793A CN1967793A (zh) | 2007-05-23 |
| CN100464397C true CN100464397C (zh) | 2009-02-25 |
Family
ID=38054097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006101437092A Expired - Fee Related CN100464397C (zh) | 2005-11-18 | 2006-11-02 | 场效应晶体管及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7659172B2 (zh) |
| JP (1) | JP5153121B2 (zh) |
| CN (1) | CN100464397C (zh) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2881273B1 (fr) * | 2005-01-21 | 2007-05-04 | St Microelectronics Sa | Procede de formation d'un substrat semi-conducteur de circuit integre |
| US20080164523A1 (en) * | 2007-01-04 | 2008-07-10 | Macronix International Co., Ltd. | Dynamic random access memory cell and manufacturing method thereof |
| US8106456B2 (en) * | 2009-07-29 | 2012-01-31 | International Business Machines Corporation | SOI transistors having an embedded extension region to improve extension resistance and channel strain characteristics |
| US8492838B2 (en) | 2009-11-16 | 2013-07-23 | International Business Machines Corporation | Isolation structures for SOI devices with ultrathin SOI and ultrathin box |
| US20130050166A1 (en) * | 2011-08-24 | 2013-02-28 | Qualcomm Mems Technologies, Inc. | Silicide gap thin film transistor |
| FR2985089B1 (fr) * | 2011-12-27 | 2015-12-04 | Commissariat Energie Atomique | Transistor et procede de fabrication d'un transistor |
| US9093564B2 (en) | 2013-03-20 | 2015-07-28 | International Business Machines Corporation | Integrated passive devices for FinFET technologies |
| FR3025941A1 (fr) * | 2014-09-17 | 2016-03-18 | Commissariat Energie Atomique | Transistor mos a resistance et capacites parasites reduites |
| US9502505B2 (en) * | 2014-12-31 | 2016-11-22 | Stmicroelectronics, Inc. | Method and structure of making enhanced UTBB FDSOI devices |
| US9685535B1 (en) * | 2016-09-09 | 2017-06-20 | International Business Machines Corporation | Conductive contacts in semiconductor on insulator substrate |
| FR3079616B1 (fr) * | 2018-03-30 | 2021-02-12 | Soitec Silicon On Insulator | Micro-capteur pour detecter des especes chimiques et procede de fabrication associe |
| WO2020100112A1 (en) * | 2018-11-16 | 2020-05-22 | Vermon S.A. | Capacitive micromachined ultrasonic transducer and method of manufacturing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4797718A (en) * | 1986-12-08 | 1989-01-10 | Delco Electronics Corporation | Self-aligned silicon MOS device |
| CN1510756A (zh) * | 2002-12-23 | 2004-07-07 | �Ҵ���˾ | 双栅极场效应晶体管及其制造方法 |
| CN1519946A (zh) * | 2003-01-15 | 2004-08-11 | ��ʽ���������Ƽ� | 半导体器件 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05121744A (ja) * | 1991-10-28 | 1993-05-18 | Fujitsu Ltd | Ｓｏｉ型半導体装置とその製造方法 |
| JPH05206455A (ja) | 1992-01-27 | 1993-08-13 | Nec Corp | 半導体装置およびその製造方法 |
| JP4348757B2 (ja) * | 1998-11-12 | 2009-10-21 | ソニー株式会社 | 半導体装置 |
| KR100350575B1 (ko) | 1999-11-05 | 2002-08-28 | 주식회사 하이닉스반도체 | 소오스-바디-기판이 접촉된 이중막 실리콘 소자 및 제조방법 |
| JP2001284598A (ja) * | 2000-03-31 | 2001-10-12 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6566198B2 (en) * | 2001-03-29 | 2003-05-20 | International Business Machines Corporation | CMOS structure with non-epitaxial raised source/drain and self-aligned gate and method of manufacture |
| US6521949B2 (en) | 2001-05-03 | 2003-02-18 | International Business Machines Corporation | SOI transistor with polysilicon seed |
| US20020171107A1 (en) * | 2001-05-21 | 2002-11-21 | Baohong Cheng | Method for forming a semiconductor device having elevated source and drain regions |
| US6902980B2 (en) | 2003-06-05 | 2005-06-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of fabricating a high performance MOSFET device featuring formation of an elevated source/drain region |
| JP2004228365A (ja) * | 2003-01-23 | 2004-08-12 | Fujitsu Ltd | Ｓｏｉ型電界効果トランジスタ、ｓｏｉ型半導体装置及びその製造方法 |
| US7081655B2 (en) | 2003-12-03 | 2006-07-25 | Advanced Micro Devices, Inc. | Formation of abrupt junctions in devices by using silicide growth dopant snowplow effect |
| US7045407B2 (en) * | 2003-12-30 | 2006-05-16 | Intel Corporation | Amorphous etch stop for the anisotropic etching of substrates |
| US6958516B2 (en) | 2004-01-08 | 2005-10-25 | International Business Machines Corporation | Discriminative SOI with oxide holes underneath DC source/drain |
| US20060115949A1 (en) * | 2004-12-01 | 2006-06-01 | Freescale Semiconductor, Inc. | Semiconductor fabrication process including source/drain recessing and filling |
| US7091071B2 (en) * | 2005-01-03 | 2006-08-15 | Freescale Semiconductor, Inc. | Semiconductor fabrication process including recessed source/drain regions in an SOI wafer |
| US7226820B2 (en) * | 2005-04-07 | 2007-06-05 | Freescale Semiconductor, Inc. | Transistor fabrication using double etch/refill process |
| WO2007034553A1 (ja) * | 2005-09-22 | 2007-03-29 | Fujitsu Limited | 半導体装置およびその製造方法 |
-
2005
- 2005-11-18 US US11/164,343 patent/US7659172B2/en not_active Expired - Fee Related
-
2006
- 2006-11-02 CN CNB2006101437092A patent/CN100464397C/zh not_active Expired - Fee Related
- 2006-11-08 JP JP2006303408A patent/JP5153121B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4797718A (en) * | 1986-12-08 | 1989-01-10 | Delco Electronics Corporation | Self-aligned silicon MOS device |
| CN1510756A (zh) * | 2002-12-23 | 2004-07-07 | �Ҵ���˾ | 双栅极场效应晶体管及其制造方法 |
| CN1519946A (zh) * | 2003-01-15 | 2004-08-11 | ��ʽ���������Ƽ� | 半导体器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7659172B2 (en) | 2010-02-09 |
| US20070117334A1 (en) | 2007-05-24 |
| CN1967793A (zh) | 2007-05-23 |
| JP2007142402A (ja) | 2007-06-07 |
| JP5153121B2 (ja) | 2013-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100464397C (zh) | 场效应晶体管及其制造方法 | |
| US8890245B2 (en) | Raised source/drain structure for enhanced strain coupling from stress liner | |
| US7652332B2 (en) | Extremely-thin silicon-on-insulator transistor with raised source/drain | |
| US7482656B2 (en) | Method and structure to form self-aligned selective-SOI | |
| US6821856B2 (en) | Method of manufacturing semiconductor device having source/drain regions included in a semiconductor layer formed over an isolation insulating film and a semiconductor device fabricated thereby | |
| JP2004241755A (ja) | 半導体装置 | |
| JPH07312423A (ja) | Ｍｉｓ型半導体装置 | |
| US20060033155A1 (en) | Method of making and structure for LDMOS transistor | |
| JP2701762B2 (ja) | 半導体装置及びその製造方法 | |
| US8647939B2 (en) | Non-relaxed embedded stressors with solid source extension regions in CMOS devices | |
| US20080116514A1 (en) | Method and structure for reducing floating body effects in mosfet devices | |
| US7648880B2 (en) | Nitride-encapsulated FET (NNCFET) | |
| US20190043967A1 (en) | Post gate silicon germanium channel condensation and method for producing the same | |
| CN103377947A (zh) | 一种半导体结构及其制造方法 | |
| US6693018B2 (en) | Method for fabricating DRAM cell transistor having trench isolation structure | |
| US6657261B2 (en) | Ground-plane device with back oxide topography | |
| JP2003031803A (ja) | 半導体装置とその製造方法 | |
| JP5160709B2 (ja) | Ｓｏｉ型ｍｏｓ電界効果トランジスタ及びその製造方法 | |
| US9373639B2 (en) | Thin channel-on-insulator MOSFET device with n+ epitaxy substrate and embedded stressor | |
| JP2002246601A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US7187000B2 (en) | High performance tunneling-biased MOSFET and a process for its manufacture | |
| JP2003086799A (ja) | 半導体装置及びその製造方法 | |
| KR100464535B1 (ko) | 반도체소자의 트랜지스터 형성 방법 | |
| KR20040025070A (ko) | Ｓｏｉ 모스 트랜지스터 구조 및 그 제조 방법 | |
| JPH118386A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090225 Termination date: 20181102 |