KR100644811B1 - 전계 효과 트랜지스터 - Google Patents
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Abstract
본 발명은 전력소모 특성이 개선된 전계 효과 트랜지스터에 관한 것이다. 본 발명에 따른 전계 효과 트랜지스터는 절연층상에 형성되며 소스 및 드레인과, 소스 및 드레인 사이에 형성되는 채널을 구비하고 채널 형성 물질이 게르마늄인 반도체층과, 소스와 채널 사이에 형성되며 동작 상태에 따라 가변하는 포텐샬 베리어, 그리고 게이트 절연층을 사이에 두고 채널과 마주하는 게이트를 포함하며, 큰 온-전류, 높은 문턱전압, 낮은 오프-전류, 및 감소된 DIBL 특성을 나타낸다.
FET, GOI(Germanium-on-Insulator), 게르마늄 채널, 포텐샬 베리어
Description
도 1은 본 발명의 제1 실시예에 따른 전계 효과 트랜지스터의 단면 구조를 나타내는 도면이다.
도 2는 본 발명의 제2 실시예에 따른 전계 효과 트랜지스터의 단면 구조를 나타내는 도면이다.
* 도면의 주요 부분에 대한 부호의 설명 *
100 : 지지 기판 110 : 절연층
120 : 반도체층 130 : 소스
132 : 소스 확장영역 140 : 드레인
142 : 드레인 확장영역 150 : 채널 영역
160 : 게이트 절연막 170 : 게이트 전극
180 : 측벽
본 발명은 절연층 상에 반도체층이 형성되는 구조의 트랜지스터에 관한 것으 로, 특히 게르마늄을 반도체층으로 사용하면서 전력소모 특성을 개선할 수 있는 새로운 구조를 갖는 전계 효과 트랜지스터에 관한 것이다.
반도체 소자의 고성능, 고속, 저소비 전력화를 구현하고 저가격화를 추구하기 위해 트랜지스터의 크기를 줄이는 스케일링이 필요하다. 특히 저소비 전력화를 위해서는 완전 공핍형 SOI(Semiconductor on Insulator) 구조가 우수한 분계점 이하 경사(subthreshold slope) 특성을 갖고, 래치-업(latch-up), 동적 커플링(dynamic coupling), 기생 접합 용량(parasitic junction capacitance)를 효과적으로 제거하며, 채널에 이온 주입을 하지 않을 수 있어 상대적으로 큰 온 전류(on current)를 얻을 수 있는 장점이 있다.
그러나 스케일링이 심화될수록 낮은 동작 전압에서 트랜지스터의 안정적 동작에 필요한 일정한 크기 이상의 온 전류를 얻기 위해 문턱 전압(threshold voltage)을 낮추어야 하는 문제가 있는데 이에 의해 상대적으로 오프 전류(off current)가 증가하게 되어 전력 소모에 악영향을 미치게 된다. 또한 완전 공핍형 SOI의 많은 장점들에도 불구하고 드레인에 의해 소스와 채널 사이의 전위(potential)가 낮아져 생기게 되는 DIBL(drain induced barrier lowering)은 저소비 전력화의 관점에서 완전 공핍형 SOI가 갖는 단점 중의 하나이다.
트랜지스터를 제작하는 데 있어서 성능에 영향을 미치지 않으면서 소자의 스케일링이 가능하도록 하기 위해 실리콘 대신 전자나 정공의 이동도가 큰 게르마늄(gerumanium)을 채널 물질로 쓰는 방법이 있는데 게르마늄이 갖는 물질의 장점과 트랜지스터의 구조가 갖는 장점을 접합하여 GOI(Germanium on Insulator) 구조가 미합중국 특허 제6,501,135호에 제안된 바 있다.
그러나 게르마늄이 실리콘에 비해 높은 전자나 정공의 이동도와 저온 공정이 가능하다는 이점이 있음에도 실리콘보다 작은 에너지 밴드 갭을 가지므로 문턱 전압의 저하와 DIBL은 물질 특성에 의해 게르마늄에서 더욱 악화 될 수밖에 없다.
전술한 바와 같이, 종래의 게르마늄을 채널 형성 물질로 이용하는 트랜지스터는 저소비 전력화를 위해 트랜지스터가 동작중인 상태에서 충분히 큰 온 전류와 우수한 문턱 전압(threshold voltage)을 가지며 낮은 동작 전압을 사용할 수 있지만, 트랜지스터가 대기중인 상태에서 큰 오프 전류의 발생에 의해 많은 전력 소모를 나타낸다. 이와 같이, 전술한 종래의 트랜지스터 기술에서는 트랜지스터의 동작 상태에서 저소비 전력을 위한 조건을 만족하며 낮은 오프 전류를 가져야 하는 것이 여전히 해결해야 할 문제이다.
본 발명은 전술한 저소비 전력을 위한 트랜지스터의 문제점을 해결하고자 도출된 것으로, 본 발명의 목적은 큰 온 전류를 게르마늄과 우수한 저전력 특성을 가지는 SOI(Semiconductor on Insulator) 구조를 접합함과 동시에, 게르마늄의 작은 밴드갭과 낮은 동작전압에서 큰 온 전류를 가지기 위해 스케일링이 심화할수록 낮아지게 되는 문턱 전압과 트랜지스터의 구조적 특성에 기인해 커지는 오프 전류를 낮출 수 있는 전계 효과 트랜지스터의 구조를 제공하는 것이다.
상술한 목적을 달성하기 위하여 본 발명의 바람직한 측면에 의하면, 절연층 상에 형성되며, 소스 및 드레인과, 소스 및 드레인 사이에 형성되는 채널을 구비하는 반도체층; 소스와 채널 사이에 형성되며 동작 상태에 따라 가변하는 포텐샬 베리어; 및 게이트 절연층을 사이에 두고 채널과 마주하는 게이트를 포함하는 전계 효과 트랜지스터가 제공된다.
바람직하게, 상기 채널을 형성하는 물질은 게르마늄, 실리콘게르마늄, 실리콘 중 어느 하나이다.
상기 포텐샬 베리어의 크기 및 폭은 소스와 채널의 분리된 거리에 의해 조절된다. 상기 소스와 채널의 분리된 거리는 소스의 확장 영역이 제거된 구조에 의해 만들어지는 것이 더욱 바람직하다.
상기 포텐샬 베리어는 소스 및 채널 사이에 이온 주입을 통해 만들어진다. 상기 이온은 소스에 도핑된 제1 도전형 이온과 다른 타입의 제2 도전형 이온인 것이 더욱 바람직하다.
상기 포텐샬 베리어의 크기 및 폭은 소스의 확장 영역의 이온 주입을 통해 조절되며, 상기 이온은 소스에 도핑된 제1 도전형 이온과 다른 타입의 제2 도전형 이온이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세하게 설명하기로 한다. 이하의 실시예는 본 기술 분야에서 통상적인 지식을 가진 자에게 본 발명을 충분히 이해하도록 하기 위한 것이다.
본 발명의 전계 효과 트랜지스터 구조의 특징 중의 하나는 절연층 위에 형성되어 있는 게르마늄 반도체층을 구비하는 것이다. 즉, 본 발명은 채널 형성 물질로써 게 르마늄을 사용하는 전계 효과 트랜지스터(이하 게르마늄 채널 트랜지스터라고도 함)를 제공한다. 이러한 구조의 트랜지스터는 게르마늄의 물질 특성에 의해 채널 영역은 실리콘보다 더 큰 전자, 정공의 이동도를 구비한다. 그리고 우수한 분계점 이하 경사(subthreshold slope) 특성과 일정한 문턱 전압을 가지며, 래치-업(latch-up), 동적 결합(dynamic coupling), 기생 접합 용량(parasitic junction capacitance)을 효과적으로 제거할 수 있다.
상기 트랜지스터 구조에 있어서, 절연층 위에 형성되는 게르마늄 반도체층의 두께는 동작 전압에서 게르마늄 반도체층의 채널 영역이 완전 공핍이 되는 두께 이하로 형성되는 것이 바람직하다. 또한, 게르마늄 반도체층에서는 채널에 이온 주입을 하지 않아 상대적으로 큰 온 전류를 얻을 수 있다.
전술한 대로 저전력 관점에서 오프 전류를 낮추기 위해 큰 문턱 전압과 DIBL을 억제할 필요가 있는데 본 발명의 또 다른 특징 중의 하나는 채널과 소스 사이에 포텐샬 베리어를 만들어 채널에 이온 주입을 하여 문턱 전압을 높이는 것이 아니고 구조적인 방법으로 문턱 전압을 높이는 것이며, DIBL을 이용하여 채널에 전자나 정공을 공급하게 하는 것이다.
채널과 소스 사이에 형성되는 포텐샬 베리어는 게이트 전압과 드레인 전압에 의해 조절되는데, 게이트 전압과 드레인 전압이 높아질수록 포텐샬 베리어는 낮아지게 된다. 따라서 게이트에 전압이 가해질 때에는 소스와 채널 사이에 형성되어 있던 포텐샬 베리어가 게이트와 가장 가까운 부분에서 가장 낮은 값을 갖게 되고 게이트에서 멀어질수록 게이트에 의해 포텐셜 베리어가 낮아지므로 DIBL을 억제할 수 있 으며, 트랜지스터 대기시에는 소스에 있는 전자 또는 정공이 포텐셜 베리어를 넘어야만 채널로 이동할 수 있으므로 이 포텐샬 베리어에 의해 트랜지스터의 문턱 전압이 높아진 것과 같은 효과를 갖는다. 분계점 이하 경사(subthreshold slope)는 게르마늄 반도체층의 두께에 의해 결정되므로 본 발명에 의한 분계점 이하 경사 악화는 미미하게 된다.
한편, 채널과 소스 사이에 포텐샬 베리어를 만들게 되면 온 전류의 감소를 피할 수 없게 된다. 하지만 상기 언급한 게르마늄은 실리콘 대비 전자, 정공의 이동도가 크며 소스와 채널간의 스캐터링(scattering)이 적고, 에너지 밴드갭이 작으므로 같은 스케일, 같은 동작 전압의 일반적 SOI 구조의 온 전류보다 높은 온 전류를 가지면서도 매우 낮은 오프 전류를 가지게 된다.
또한, 상기 트랜지스터 구조에 있어서, 일정한 동작 전압에서 온 전류와 오프 전류의 크기는 채널과 소스 사이에 형성시킨 포텐샬 베리어의 크기나 폭에 의해 조절될 수 있다. 포텐샬 베리어는 채널과 소스를 분리시키는 구조에 의해서도 생성될 수 있으며, 채널과 소스를 분리시키지 않은 구조에서도 소스에 도핑된 이온, 예컨대, p형 이온 또는 n형 이온(제1 전도형 이온)과 다른 타입의 제2 전도형 이온(n형 이온 또는 p형 이온)을 이용하여 채널과 소스 사이에 포텐샬 베리어의 크기를 크게 만들 수 있다.
도 1은 본 발명의 제1 실시예에 따른 게르마늄 채널 트랜지스터의 단면 구조를 나타내는 도면이다.
도 1을 참조하면, 본 실시예에 따른 게르마늄 채널 트랜지스터는 절연층(110) 상에 채널 형성 물질이 게르마늄인 반도체층(120)(이하, 게르마늄 반도체층이라고도 함)이 형성되고, 게르마늄 반도체층(120) 상에 게이트 절연막(160)과 게이트 전극(170)(이하, 게이트라고도 함) 및 측벽(spacers, 180)이 형성된 구조를 구비한다. 게르마늄 반도체층(120)에는 소스 영역(130)(이하, 소스라고도 함) 및 드레인 영역(140)(이하, 드레인이라고도 함)과 채널 영역(150)(이하, 채널이라고도 함)이 규정된다.
상기 구조에 있어서, 게이트 절연막(160)은 게르마늄 반도체층(120)과 게이트(170) 사이에 존재하며, 따라서 게르마늄 반도체층(120)에서 게이트(170)와 마주하는 부분이 채널(150)로 동작하고 채널(150)의 양측에 소스와 드레인 영역(130, 140)이 형성된다. 드레인 확장영역(142)은 채널(150)과 드레인(140)이 셀프 얼라인(self-align)이 될 수 있도록 형성되며, 드레인 확장영역(142) 상에는 측벽(180)이 된다. 되도록 채널 영역(150)에 접하여 형성된다. 게르마늄 반도체층(120)의 두께(h)는 채널 형성시 채널(150) 하부가 완전 공핍될 수 있는 두께 이하로 형성되는 것이 바람직하다.
소스 영역(130)과 채널 영역(150)을 분리시키기 위해, 소스 영역(130)은 채널 영역(150)으로부터 소정 거리(d) 분리된 위치에 형성되며, 그것에 의해 소스(130)와 채널 영역(150) 사이에 포텐샬 베리어(potential barrier)가 만들어지고, 상기 분리된 거리(d)에 의해 포텐샬 베리어의 크기와 폭이 조절된다. 포텐샬 베리어는 트랜지스터의 동작 상태에 따라 그 높이가 가변되며, 그것에 의해 트랜지스터의 동작상태에서 큰 온 전류를 전달하고, 대기상태에서 오프 전류를 감소시킨다. 즉, 포텐샬 베리어에 의해 트랜지스터의 문턱 전압이 높아지는 효과가 있으므로, 오프 전류는 감소하게 되고 향상된 DIBL을 갖게 된다.
전술한 게르마늄 채널 트랜지스터는 큰 온 전류를 가지면서도 매우 낮은 오프 전류를 갖는 위치에 소스를 형성함으로써 즉, 채널과 분리된 거리를 갖는 위치에 소스를 형성함으로써, 같은 스케일, 같은 동작 전압의 일반적인 SOI 구조의 트랜지스터의 온 전류보다 큰 온 전류를 가지면서도 매우 낮은 오프 전류를 갖는다.
도 2는 본 발명의 제2 실시예에 따른 게르마늄 채널 트랜지스터의 단면 구조를 나타내는 도면이다.
도 2를 참조하면, 본 실시예에 따른 게르마늄 채널 트랜지스터는 지지기판(supporting substrate, 100), 지지기판 상에 형성되는 절연층(110), 절연층 상에 형성되는 게르마늄 반도체층(120), 반도체층 상에 형성되는 게이트 절연막(160), 게이트 절연막 상에 형성되는 게이트 전극(170), 및 게이트 절연막(160)과 게이트 전극(170) 측면에 형성되는 측벽(180)으로 이루어진다. 여기서, 게르마늄 반도체층(120)에는 소스(130), 드레인(140), 소스와 드레인 사이에 위치하는 채널(150), 및 소스와 채널 사이에 위치하는 포텐샬 베리어(190)가 형성된다.
상기 구조에 있어서, 지지기판(100)으로는 실리콘(silicon), 카바이드(carbide), 게르마늄(germanium) 등이 사용될 수 있다. 지지기판(100)과 절연층(110)은 SOI 구조의 기판이 된다. 트랜지스터의 소스와 드레인 영역(130, 140)은 STI(Shallow Trench Isolation) 영역 등에 의해 독립적으로 규정될 수 있다. 절연층(110)의 두께는 대략 500Å 내지 2000Å이며, 게르마늄 반도체층(120)의 두께는 대략 100Å 내지 500Å이다. 다만, 게르마늄 반도체층(120)의 두께는 채널 형성시 채널(150) 하부가 완전 공핍될 수 있는 두께 이하로 형성되는 것이 바람직하다.
게이트 절연막(160)은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O5) 등의 게이트 유전체 물질로 형성될 수 있고, 게이트 절연막(160)의 두께는 대략 30Å이다. 게이트 전극(170)은 폴리실리콘, Si/Ge, 금속 등의 기존의 게이트 전극 물질로 형성될 수 있고, 게이트 전극(170)의 두께는 대략 250Å 내지 750Å이다. 측벽(180)은 게이트 전극(170) 상부로 연장될 수 있고, 측벽(180)의 높이는 대략 260Å 내지 760Å이다.
소스 영역(130)과 드레인 영역(140)은 기존 트랜지스터의 제조 공정을 그대로 따라서 형성된다. 다만, 포텐샬 베리어(190) 형성을 위하여 소스 영역(130)으로부터 셀프 얼라인을 위한 소스 확장영역은 제거되며, 제거된 영역에는 이온이 주사된다. 제거된 영역에 주사되는 이온은 소스 영역(130)에 도핑된 제1 전도형 이온과 다른 타입의 제2 전도형 이온이다. 상기 구성에 의해, 소스(130)와 채널 영역(150) 사이에 포텐샬 베리어(190)가 만들어지고, 상기 제거된 영역에 주사되는 이온에 의해 포텐샬 베리어의 크기와 폭이 조절된다. 포텐샬 베리어(190)는 트랜지스터의 동작 상태에 따라 그 높이가 가변되며, 그것에 의해 트랜지스터의 동작상태에서 큰 온 전류를 전달하고, 대기상태에서 오프 전류를 감소시킨다. 즉, 포텐샬 베리어(190)에 의해 트랜지스터의 문턱 전압이 높아지는 효과가 있으므로, 오프 전류는 감소하게 되고 향상된 DIBL을 갖게 된다.
전술한 구성에 의하면, 기존 트랜지스터의 제조 공정을 그대로 따르면서도 소스 부분만 셀프 얼라인을 위한 소스 확장영역을 제거한 후 이온 주사를 통해 포텐샬 베리어를 형성함으로써, 같은 스케일, 같은 동작 전압의 일반적인 SOI 구조의 트랜지스터의 온 전류보다 큰 온 전류를 가지면서도 매우 낮은 오프 전류를 갖는 GOI(Germanium on Insulator) 구조의 트랜지스터가 구현될 수 있다.
한편, 전술한 실시예의 게르마늄 채널 트랜지스터는 기존 SOI 기술 등의 반도체 공정을 이용한 다양한 제작 방법에 의해 구현될 수 있고, n-채널 또는 p-채널 트랜지스터로 구현되는 경우, 트랜지스터의 종류에 따라 반도체층과 소스 및 드레인의 전도형(p형 또는 n형)이 적절히 선택될 수 있다.
아울러, 전술한 실시예의 트랜지스터의 구조에서는 채널 형성 물질로써 게르마늄(Ge)을 사용하고 있다. 하지만 본 발명은 그러한 구성으로 한정되지 않고, 채널 형성 물질로써 실리콘(Si)이나 실리콘게르마늄(SiGe) 혹은 적절한 다른 채널 형성 물질을 적용한 저전력 트랜지스터 구조에도 용이하게 적용할 수 있다. 이 경우, 채널 형성 물질로써 Si 혹은 SiGe를 사용하는 트랜지스터의 성능(performance)은 Ge를 사용하는 트랜지스터의 성능보다 약간 저하될 뿐이다.
이상에서 설명한 본 발명은 전술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경 가능하다는 것은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 전계 효과 트랜지스터는 게르마 늄을 채널 형성 물질로 이용하여 같은 동작전압에서 기존의 SOI 구조의 전계 효과 트랜지스터의 온 전류보다 큰 온 전류를 가진다. 또한, 소스와 채널 사이에 형성시킨 포텐샬 베리어에 의해 문턱 전압이 커진 효과를 가지며 따라서 같은 동작전압에서 기존의 SOI 구조보다 작은 오프 전류를 가지고 향상된 DIBL을 가질 수 있다. 아울러, 트랜지스터의 소비전력을 감소시킬 수 있다.
Claims (8)
- 절연층 상에 형성되며, 소스 및 드레인과, 상기 소스 및 상기 드레인 사이에 형성되는 채널을 구비하는 반도체층;상기 소스와 상기 채널 사이에 형성되며 동작 상태에 따라 가변하는 포텐샬 베리어; 및게이트 절연층을 사이에 두고 상기 채널과 마주하는 게이트를 포함하는 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 채널을 형성하는 물질은 게르마늄, 실리콘게르마늄, 실리콘 중 어느 하나인 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 포텐샬 베리어의 크기 및 폭은 상기 소스와 상기 채널의 분리된 거리에 의해 조절되는 전계 효과 트랜지스터.
- 제 3 항에 있어서,상기 소스와 상기 채널의 분리된 거리는 상기 소스의 확장 영역이 제거된 구조에 의해 만들어지는 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 포텐샬 베리어는 상기 소스 및 상기 채널 사이에 이온 주입을 통해 형성되며, 상기 이온은 상기 소스에 도핑된 제1 도전형 이온과 다른 타입의 제2 도전형 이온인 전계 효과 트랜지스터.
- 제 1 항에 있어서,상기 포텐샬 베리어의 크기 및 폭은 상기 소스의 확장 영역으로의 이온 주입을 통해 조절되며, 상기 이온은 상기 소스에 도핑된 제1 도전형 이온과 다른 타입의 제2 도전형 이온인 전계 효과 트랜지스터.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 게르마늄 반도체층의 두께는 상기 채널 형성시 상기 채널 하부가 완전 공핍되는 두께 이하인 전계 효과 트랜지스터.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 반도체층에는 드레인 확산 영역이 더 구비되는 전계 효과 트랜지스터.
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| US9245990B2 (en) | 2013-11-29 | 2016-01-26 | Gachon University Of Industry-Academic Cooperation Foundation | Silicon-compatible germanium-based transistor with high-hole-mobility |
| KR20200071347A (ko) * | 2018-12-11 | 2020-06-19 | 한국과학기술연구원 | 제일 원리에 기초한 mos 소자의 유효 게이트 산화막 두께 결정 방법 |
| CN114551579A (zh) * | 2020-11-25 | 2022-05-27 | 苏州华太电子技术有限公司 | Ldmos器件、抑制热载流子效应所导致ldmos器件退化的方法 |
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2005
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