CN101022132A - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN101022132A
CN101022132A CNA2007100879678A CN200710087967A CN101022132A CN 101022132 A CN101022132 A CN 101022132A CN A2007100879678 A CNA2007100879678 A CN A2007100879678A CN 200710087967 A CN200710087967 A CN 200710087967A CN 101022132 A CN101022132 A CN 101022132A
Authority
CN
China
Prior art keywords
layer
semiconductor layer
raceway groove
sige
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2007100879678A
Other languages
English (en)
Other versions
CN100517759C (zh
Inventor
入泽寿史
沼田敏典
高木信一
杉山直治
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN101022132A publication Critical patent/CN101022132A/zh
Application granted granted Critical
Publication of CN100517759C publication Critical patent/CN100517759C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H01L29/78687—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys with a multilayer structure or superlattice structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled

Abstract

一种半导体器件，其中包括在多个表面上具有沟道的多栅极MIS晶体管，在绝缘膜(12)上的沿给定方向形成的岛状半导体层(21)的侧表面上的栅极绝缘薄膜(23)上形成栅电极(24)，并且形成源电极/漏电极(27a、27b)使其与半导体层(21)接触。半导体层(21)沿给定方向具有多个侧表面。由相邻的侧表面形成的所有的角均大于90°。垂直于给定方向的截面为垂直和水平对称。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种包括在多个表面上具有沟道的多栅极金属-绝缘体-半导体(MIS)晶体管的半导体器件及其制造方法。
背景技术
近来，具有较强的抗短沟道效应作用的多栅极MISFET引起了注意。多栅极MISFET的例子有在作为有源区的凸出部分(鳍)的左右两个表面上都具有栅极的双栅极MISFET，在三个表面(即，上表面以及左右表面)上具有栅极的三栅极MISFET，以及其中栅极覆盖全部鳍的栅极环绕(GAA)MISFET。与常规的平面型MISFET相比，每种结构都提高了栅极的支配力度，由此抑制短沟道效应。也有人提出了为增加沟道迁移率而使用Ge作为沟道的方法。作为高迁移率材料的Ge和这些多栅极MISFET中的任何一个的组合大概都可以很好地适用于低功耗、高性能元件。
如上所述的多栅极MISFET通常具有矩形鳍部分，因此存在一个问题，容易在拐角处发生电场集中，而这容易导致栅极绝缘膜的击穿。因此，为了使每个鳍角为钝角并减轻场集中，提出了具有五个或更多个角的多边形沟道的多栅极MISFET(JP-A2005-203798(KOKAI))。
然而，JP-A 2005-203798的方法通过从初始衬底的选择性外延生长形成沟道部分，并且使用选择性外延生长中出现的平面表面，这样沟道区不具有垂直对称性。因此，通过该方法形成的多边形沟道不适用于具有最强的抗短沟道效应作用的GAA-MISFET。这是因为电场没有垂直对称地起作用，致使器件不稳定。同样，为了增加电流驱动，向由该方法制造的多栅极MISFET施加应变，需要所谓的异质外延生长，其生长不同于初始衬底材料的沟道材料晶体。不幸的是，像这样的不同材料的异质界面成为缺陷形成源，因此对器件的可靠性和泄漏特性具有不良的影响。
另一方面，使用Ge作为沟道材料的多栅极Ge-MISFET通常可以通过使用Ge体衬底或绝缘体上锗(GOI)衬底作为初始衬底来制造。然而，Ge与Si在工艺条件上有很大的差异，然而目前还没有建立通过使用Ge形成窄鳍的工艺。而且，在具有大直径的整个衬底上形成GOI层使得很难减少缺陷密度。由此具有很多缺陷的GOI衬底极大地增加了漏电流。
发明内容
根据本发明的一个方案，提供一种半导体器件，包括：
半导体层，其沿给定方向以岛状形成在绝缘膜上并且沿给定方向具有多个侧表面，由相邻的侧表面形成的所有的角均大于90°，并且半导体层的垂直于给定方向的截面是垂直和水平对称的；
形成在侧表面上的用作沟道的区域上的栅极绝缘膜；
形成在栅极绝缘膜上的栅电极；以及
形成为与半导体层接触且栅电极设置在其间的源电极和漏电极。
根据本发明的另一方案，提供一种制造半导体器件的方法，包括：
在绝缘膜上形成SiGe层；
根据MIS晶体管形成区域以岛状沿给定方向选择性刻蚀SiGe层，以形成岛状SiGe层；
氧化岛状SiGe层以形成沿给定方向具有多个侧表面的Ge层，由相邻的侧表面形成的所有的角均大于90°，并且Ge层垂直于给定方向的截面是垂直和水平对称的；
在Ge层的侧表面上的区域上形成栅极绝缘膜，该区域用作沟道；
在栅极绝缘膜上形成栅电极；以及
通过使用栅电极作为掩膜，形成与Ge层接触的源电极和漏电极。
附图说明
图1是示出根据第一实施例的多栅极MISFET的布置概况的平面图；
图2是示出根据第一实施例的多栅极MISFET的布置概况的透视图；
图3是示出沿图1中的A-A’线截取的截面的示图；
图4是示出沿图1中的B-B’线截取的截面的示图；
图5A至5D是示出根据第一实施例的多栅极MISFET的制造步骤的截面图；
图6是说明在第一实施例中使用的初始衬底的另一实例的截面图，并且示出Si/Ge/Si层叠结构；
图7是对应于图5B的平面图并示出SiGe层形成为岛状时的状态；
图8是示出图7的变型的平面图；
图9是说明第一实施例的变型并示出除去SiGe层沟道下方的BOX层的一个实例的平面图；
图10是示出沿图9中的B-B’线截取的截面的示图；
图11A和11B是示出了根据第一实施例的多栅极MISFET的其它制造步骤的截面图；
图12是示出根据第二实施例的多栅极MISFET的布置概况的平面图；
图13是示出沿图12中的A-A’线截取的截面的示图；
图14是示出沿图12中的C-C’线截取的截面的示图；
图15A和15B是示出根据第二实施例的多栅极MISFET的制造步骤的截面图；以及
图16A和16B是示出第二实施例的制造步骤的其它实例的截面视图。
具体实施方式
下面将参考附图详细说明本发明的具体实施例。
(第一实施例)
图1至图4是用于说明根据本发明第一实施例的多栅极MISFET的布置概况的示图。图1为平面图，图2为透视图，图3是沿图1中的A-A’线截取的截面图，图4是沿图1中的B-B’线截取的截面图。
在(100)Si衬底11上形成诸如氧化硅膜的掩埋绝缘膜12，并且在掩埋绝缘膜12上沿<110>轴方向形成岛状的Ge层(半导体层)21(图1至4)。Ge层21的岛(凸出部分)是FinFET的有源区。Ge层21具有垂直于<110>轴方向的六边形的截面，因此由相邻侧表面形成的所有角均大于90°(图2)。
将栅极绝缘膜23形成在Ge层21的侧表面上，以便环绕Ge层21的中心部分，并且将栅电极24形成在栅极绝缘膜23上(图4)。就是说，在与<110>轴方向垂直的方向上将栅电极24形成在掩埋绝缘层12上，并且与Ge层21的中心部分相交(图1和2)。通过凭借使用栅电极24作为掩膜将杂质掺杂到Ge层21中来形成源极/漏极扩展层25(25a和25b)(图3)。
通过使用侧壁回蚀技术在栅电极24的侧面部分上形成侧壁绝缘膜26(图2和3)。将栅电极24和栅极侧壁绝缘膜26用作掩膜，来形成与Ge层21和扩展层25相接触的源电极/漏电极27(27a和27b)(图2和3)。以这种方式制造多栅极MISFET。
本实施例的MISFET的沟道由Ge制成，并且沟道宽度方向上的截面(沿与沟道长度方向垂直的方向截取的截面)为六边形。从沟道长度方向上观察的四个右和左表面是(111)表面，而从相同方向上观察的两个上和下表面是(100)表面。栅绝缘膜23可以由SiO2或介电常数比SiO2高的绝缘膜材料(高k绝缘膜)制成。例如SiON、Si3N4、Al2O3、Ta2O5、TiO2、La2O5、CeO2、ZrO2、HfO2、SrTiO3和Pr2O3。通过将金属离子混合在氧化硅中而形成的诸如硅酸锆和硅酸铪的材料也是有效的，而且还可以组合这些材料。
可以适当地选择每一代晶体管所需的材料作为栅电极24。例如多晶硅、SiGe、硅化物、二价锗硅化物、以及各种金属。锗化物、二价锗硅化物或硅化物可以用作源电极/漏电极27。参照图3，将掺杂杂质的半导体层25形成在源电极/漏电极27和沟道之间。然而，整个结构也可以由金属制成。就是说，在没有将掺杂杂质的半导体层25形成在源电极/漏电极27和沟道之间的情况下，也可以形成所谓的金属源极/漏极结构。栅极侧壁绝缘膜26优选为氧化硅膜、氮化硅膜或这些膜的层叠膜。
图5A至5D是示出用来说明根据第一实施例的MISFET结构的制造工艺的主要步骤的示意图。
如图5A所示，初始衬底是绝缘体上SiGe(SGOI)衬底，或者是通过在绝缘体上Si(SOI)衬底上外延生长含有SiGe的层而得到的衬底。就是说，将掩埋绝缘膜12形成在Si衬底11上，而将SiGe层13形成在掩埋绝缘膜12上。
也可以通过在SOI衬底上外延生长SiGe之后使用氧化引起的Ge浓缩来形成SGOI衬底(T.Tezuka et al.，“ANovel Fabrication Techniqueof Ultrathin and Relaxed SiGe Buffer Layers with High Ge Fraction forSub-100-nm Strained Silicon-on-Insulator MOSFETs”，Japanese Journalof Applied Physics，vol.40，pp.2866-74，2001)。层叠的SGOI衬底也可以用作SGOI衬底。尽管SGOI衬底的制造方法没有受到限制，但为了以后通过与硅等同的工艺来进行鳍处理，SGOI中的Ge组分期望为50％或更低。
如图6所示，也可以使用包括Si层15/SiGe层16/Si层17的三层结构来代替SiGe层13。
如图5B中所示，将用作多栅极MISFET的有源区的鳍形成在包括如上所述的SiGe层的衬底上。图7是示出这种状态的平面图。图5B是沿图7中的B-B’线截取的截面图。如图7所示，沿<110>轴方向形成具有由SiGe层13形成具有长方体部分的岛状鳍。
也可以在通过常规光刻或电子束光刻处理掩膜材料后，通过各向异性刻蚀形成鳍。也可以使用所谓的侧壁转移(SWT)工艺，该工艺在衬底上的虚拟元件(dummy member)上形成侧壁并使用侧壁作为掩膜来形成鳍(Y.-K Choi et al.，“Sub-20-nm CMOS FinFETTechnologies”，Technical Digest of International Electron DevicesMeeting，pp.421-24，2001)。鳍的形成方法根本不受限制。尽管本实施例公开的MISFET具有一个鳍，但是也可以制造如图8所示的具有多个鳍的MISFET。
然后，如图5C所示，氧化如上所述形成的含有SiGe的鳍。虽然氧化环境不需要是100％氧气的环境，但必须是干燥的环境。氧化温度不高于鳍中的SiGe的熔点。氧化温度和氧化气体分压在氧化过程中无需恒定，并且可以适当地调节。当在干燥环境中氧化SiGe时，Si被选择性地氧化，而Ge被浓缩为母体半导体。即，通过进行氧化直到鳍中的Si被完全消耗为止，整个鳍可以被转换为Ge层21。在这种情况下，Si氧化物膜22形成在Ge层21的周围。
可以通过氧化前的Ge组分(x)、鳍的宽度(Wfin)和鳍的高度(Hfin)很容易地确定将鳍完全转换为Ge所需的氧化量。假定在氧化前鳍的形状是完全的长方体，则氧化速率是恒定的而与平面取向无关，并且经过氧化没有出现新的表面取向。例如当x＝0.2，Wfin＝50nm，Hfin＝50nm时，如果氧化物膜厚度是39nm或更大，则鳍完全转换为Ge。然而，实际情况比这更复杂，也就是，氧化速率取决于平面取向。
而且，在氧化引起的Ge浓缩过程中新的表面((多面体的)面)出现。更具体地，当使用(100)衬底并且在相同的方向上形成鳍作为其中电流方向为<110>方向(鳍侧表面是(110)表面)的常规平面MISFET的有源区时，(111)面在氧化引起的Ge浓缩工艺中出现在鳍侧表面上。这些面使沟道宽度方向上的截面为六边形。因此，与具有矩形截面的常规多栅极MISFET相比，本实施例的多栅极MISFET减轻了在鳍拐角处的场集中，并且抑制了栅极绝缘膜的击穿。
另外，沟道截面形状在垂直和水平方向上都是对称的。因此，这种沟道截面形状在理论上适用于具有最强的抗短沟道效应作用的GAA-MISFET。也可以向这样制造的Ge鳍结构施加应变而没有任何的半导体异质界面。更具体地，可以在源极/漏极方向上施加压应变，这对增加空穴迁移率有很大的作用。因为在氧化引起的Ge浓缩工艺中，半导体层具有在浓缩前保持横向晶格常数不变的特性，因此将应变施加到Ge鳍中。就是说，因为SiGe的晶格常数＜Ge的晶格常数，因此将压应变施加到浓缩的Ge鳍。
此外，Ge的(111)面是电子传导特性最好的平面取向(S.Takagiet al.，“Re-examination of subband structure engineering in ultra-shortchannel MOSFETs under ballistic carrier transport”，VLSI Technology2003，Digest of Technical Papers，pp.115-16，2003)。因此，当与使用形成在常规鳍上的(110)侧表面的情况相比时，可以推测nMISFET的电流驱动将显著增加(nMISFET的驱动电流：(111)＞(100)＞(110)，pMISFET的驱动电流：(110)＞(111)＞(100))。
当像鳍的三维结构氧化时，如果该结构是由Si形成的，则在作用在氧化物膜上的应力的影响下，氧化在特定膜厚度处停止。这种自动氧化停止机制很可能自然地出现在SiGe的氧化过程中。这大概使得可以通过在氧化前适当地设置鳍尺寸和Ge组分，而在鳍完全转换为Ge时自动停止氧化。这意味着，与通过平面上的氧化引起的Ge浓缩形成GOI相比，氧化工艺裕度增加。
同样，当通过在类似鳍的台式结构中进行氧化引起的Ge浓缩形成SGOI层时，与在整个衬底上进行氧化引起的Ge浓缩的情况相比，缺陷密度显著减小(T.Tezuka et al.，“Dislocation-free relaxedSiGe-on-insulator mesa structures fabricated by high-temperatureoxidation”，Journal of Applied Physics，vol.94，pp.7533-59，2001)。因此，在本实施例中，与在整个衬底上形成GOI之后形成鳍的情况相比，缺陷密度很可能显著减小。这估计可能减少漏电流。
如图5D所示，在除去通过氧化引起的Ge浓缩形成的氧化物膜22之后，形成栅极绝缘膜23。随后，通过常规的微MISFET制造工艺，例如形成栅电极24、扩展掺杂层25、栅极侧壁绝缘膜26、以及源电极/漏电极27，来制造多栅极Ge MISFET。也可以通过在形成栅极绝缘膜之前刻蚀掉下面的掩埋氧化物膜(BOX)层，并且用栅极覆盖整个沟道来制造GAA-MISFET。
如上所述，通过使由鳍的相邻侧表面形成的所有的角均大于90°，并且使沟道宽度方向上的截面为垂直和水平对称，本实施例可以减轻在鳍拐角处的场集中。这使得可以抑制多栅极MISFET的栅极绝缘膜的击穿，并且形成具有在沟道宽度方向上垂直和水平对称的截面且适合于GAA-MISFET的鳍形状。
此外，在包括SiGe层的鳍形成之后，通过氧化引起的Ge浓缩形成Ge鳍。与在整个衬底上制造GOI的情况相比，这显著地降低了缺陷密度并减小了漏电流。另外，因为可以减小在氧化引起的Ge浓缩之前的鳍的SiGe层中的Ge浓度，所以可以通过使用与Si相似的工艺来制造鳍。此外，可以向鳍施加应变而不引入任何的半导体异质界面。
此外，使用自动氧化停止机制增加了氧化引起的Ge浓缩的氧化工艺裕度。除了这些优点之外，在其中扩展区由Si或SiGe形成的结构中，可以在pMISFET的源极端注入热载流子。这增加了驱动电流。
值得注意的是，本实施例是基于以下假设：在形成在BOX层上的鳍上进行氧化引起的Ge浓缩。然而，如图9和10所示，也可以在刻蚀掉沟道下方的BOX层之后进行氧化引起的Ge浓缩。图9为平面图，而图10是沿图9中的B-B’线截取的截面图。图10中的虚线表示通过氧化引起的Ge浓缩形成的Ge层21。
在这种情况下，也可以在Ge层21的底表面侧上形成栅极。因此，可以制造GAA-MISFET。而且，SiGe层13和绝缘膜12之间的界面完全消失，这显著地降低了在氧化引起的Ge浓缩期间引入诸如位错的缺陷的可能性。因此，可以进一步减小漏电流。
此外，本实施例基于Ge层21的上表面也用作沟道的假设，但是也可以只使用除上表面和下表面外的侧表面作为沟道。例如，如图11A所示，当在鳍的形成中使用的掩膜材料(例如，氮化硅膜)18遗留在鳍的上表面上时进行氧化引起的Ge浓缩。之后，如图11B所示，除去通过氧化引起的Ge浓缩形成的氧化物膜22，并且形成栅极绝缘膜23。这实现了只使用Ge层21的除上表面和下表面外的侧表面作为沟道的多栅极MISFET。
(第二实施例)
图12至14是用于说明根据本发明第二实施例的多栅极MISFET的布置概况的示图。图12为平面图，图13是沿图12中的A-A’线截取的截面图；图14是沿图1 2中的C-C’线截取的截面图。值得注意的是，与图1至4相同的参考标记表示相同的部分，并且将省略对其进行的详细说明。
由Ge层21形成的沟道、栅极绝缘膜23、以及栅电极24与第一实施例相同。本实施例与第一实施例的不同之处在于，在作为连接沟道和源电极/漏电极27的重掺杂区的扩展区上以及在源电极/漏电极27上外延生长Si或SiGe，从而形成所谓的高位扩展(elevatedextension)结构。
就是说，薄侧壁绝缘膜31形成在栅极绝缘膜23和栅电极24的侧表面上。栅电极24和侧壁绝缘膜31用作进行外延生长的掩膜，从而在沟道的两侧上形成由Si层32和SiGe层33形成的扩展区。扩展区的上表面位置高于沟道的位置。将源电极/漏电极27形成为将扩展区夹在中间。源电极/漏电极27由二价锗硅化合物或硅化物制成。
图15A、15B、16A、以及16B是示出为了说明根据第二实施例的MISFET结构的制造工艺的主要步骤的示意图。
初始衬底、鳍形状的形成、鳍的氧化引起的Ge浓缩、栅极绝缘膜的形成、以及栅电极的形成与第一实施例相同。在栅电极形成之后，如图15A所示，通过使用膜沉积和各向异性刻蚀的常规侧壁回蚀工艺在栅极侧表面上形成1至20nm厚的侧壁绝缘膜31。绝缘膜31的材料期望为氮化硅膜。
之后，适当地执行离子注入和激活退火，并且如图15B所示，选择性地外延生长1至50nm厚的Si或SiGe层。即使当外延生长Si时，也会在外延生长的Si层32和下面的Ge层之间发生相互扩散。因此，在外延界面中形成具有几nm厚度的SiGe层33。在外延生长之后也可以进行退火以便促进Si和Ge之间的相互扩散。
如图16A所示，也可以在图15A所示的步骤中刻蚀掉扩展区，以从沟道表面降低扩展区表面。通过之后选择性地外延生长Si或SiGe，如图16B所示，可以实现高位扩展结构。
因为如上所述扩展区由SiGe(Si)形成而沟道由Ge形成，所以会在扩展区和沟道之间的价带中产生能隙(能带偏移)。更具体地，沟道中的Ge的价带边缘的能量比扩展区中的SiGe的低。因此，在pMISFET中，在源极端注入热载流子，与扩展区也是由Ge形成的情况相比，这增加了载流子的注入速度。因此，驱动电流增大。通过使用如上所述的源极端能带偏移的热载流子注入来增大驱动电流的效应是公知的(T.Mizuno et al.，“High velocity electron injectionMOSFETs for ballistic transistors using SiGe/strained-Si heterojunctionsource structures”，VLSI Technology 2004，Digest of Technical Papers，pp.202-3，2004)。
此外，SiGe(Si)的带隙大于Ge的带隙。这减小了由漏极端处的带间隧穿或者由本征载流子引起的漏电流，所述带间隧穿可能是由诸如Ge的窄带隙材料产生的。值得注意的是，也可以通过在选择性外延生长Si之后再次适当地执行离子注入、激活退火、以及栅极侧壁的形成，然后进行常规的源极/漏极形成工艺来形成多栅极Ge-MISFET。
与第一实施例类似，本实施例基于以下的假设：在形成在BOX层上的鳍上进行氧化引起的Ge浓缩。然而，如图9和10所示，氧化引起的Ge浓缩也可以在刻蚀掉沟道下方的BOX层之后进行。此外，本实施例基于以下的假设：Ge层21的上表面也用作沟道。然而，如图11A和11B所示，也可以将在鳍的形成中使用的掩膜材料遗留在鳍的上表面上，从而只使用侧表面作为沟道。
(修改例)
值得注意的是，本发明不局限于上述实施例。
每一实施例对使用氧化物膜作为栅极绝缘膜的所谓MOS结构进行了说明。然而，本发明也适用于使用除氧化物膜之外的绝缘膜作为栅极绝缘膜的MIS结构。半导体层不必局限于Ge，并且可以使用各种半导体材料。
此外，半导体形成方向不必局限于<110>轴方向。沿<110>轴方向形成半导体层是有效的，因为通过氧化引起的Ge浓缩，可以将除上表面和下表面以外的侧表面转换为(111)表面。然而，这些侧表面不必总是(111)表面。要点是，由相邻侧表面形成的角度只需大于90°。另外，由半导体层的相邻侧表面形成的角也可以稍微地成圆形。
此外，掩埋绝缘膜的下面的衬底不必局限于单晶Si衬底，并且可以使用各种半导体衬底。
本领域技术人员很容易想到其它的优点和修改。因此，本发明在其更宽的方面上不限于在本文中示出和描述的具体细节和典型实施例。因此，在不脱离通过附加的权利要求和它们的等价物所限定的总的发明思想的精神或范围的情况下可以作出各种修改。

Claims (20)

1、一种半导体器件，其特征在于包括：
半导体层(21)，其沿给定方向在绝缘膜(12)上形成为岛状并且沿所述给定方向具有多个侧表面，由相邻的所述侧表面形成的所有的角均大于90°，并且该半导体层(21)垂直于所述给定方向的截面为垂直和水平对称；
形成在所述侧表面上的用作沟道的区域上的栅极绝缘膜(23)；
形成在所述栅极绝缘膜上的栅电极(24)；以及
形成为与所述半导体层(21)接触的源电极和漏电极(27a、27b)，所述栅电极(24)设置在所述源电极和漏电极(27a、27b)之间。
2、根据权利要求1所述的器件，其特征在于：
所述栅极绝缘膜(23)和所述栅电极(24)形成在所有的所述侧表面上，以便包围所述半导体层(21)的一部分。
3、根据权利要求1所述的器件，其特征在于：所述半导体层(21)由Ge形成。
4、根据权利要求1所述的器件，其特征在于：所述半导体层(21)的所述沟道由Ge形成，并且由从Si和SiGe组成的组中选择的材料形成的扩展层(25a、25b)形成在所述源电极和漏电极(27a、27b)中的每一个与所述沟道之间。
5、根据权利要求1所述的器件，其特征在于：所述半导体层(21)的所述沟道由Ge形成，并且所述源电极和漏电极(27a、27b)由从锗化物，二价锗硅化物和硅化物组成的组中选择的材料形成，并形成为与所述沟道接触。
6、根据权利要求1所述的器件，其特征在于：所述绝缘膜(12)形成在(100)单晶半导体衬底(11)上，并且沿所述衬底(11)的<110>轴方向形成所述半导体层(21)。
7、根据权利要求1所述的器件，其特征在于：所述侧表面中的四个是(111)表面。
8、根据权利要求1所述的器件，其特征在于：垂直于给定方向的所述半导体层(21)的所述截面是六边形。
9、根据权利要求1所述的器件，其特征在于：所述栅电极(24)沿与所述给定方向相交的方向形成在所述绝缘膜(12)上。
10、一种半导体器件，其特征在于包括：
(100)衬底(11)；
形成在所述衬底(11)上的掩埋绝缘膜(12)；
半导体层(21)，其沿所述衬底(11)的<110>轴方向以岛状形成在所述掩埋绝缘膜(12)上并且沿所述<110>轴方向具有多个侧表面，由邻近的所述侧表面形成的所有的角均大于90°，并且所述半导体层(21)垂直于所述<110>轴方向的截面为垂直和水平对称的六边形；
栅极绝缘膜(23)，其形成在所述侧表面上的用作沟道的区域上以便包围所述半导体层(21)的一部分；
栅电极(24)，其形成在所述栅极绝缘膜(23)上以便包围所述半导体层(21)的一部分；以及
源电极和漏电极(27a、27b)，形成为与所述半导体层(21)接触以将由所述栅电极(24)所包围的所述半导体层(21)的所述沟道夹在中间。
11、根据权利要求10所述的器件，其特征在于：
所述栅极绝缘膜(23)和所述栅电极(24)沿所述<110>轴方向形成在所有的所述侧表面上，以便包围所述半导体层(21)的一部分。
12、根据权利要求10所述的器件，其特征在于：所述半导体层(21)由Ge形成。
13、根据权利要求10所述的器件，其特征在于：所述半导体层(21)的所述沟道由Ge形成，并且由从Si和SiGe所组成的组中选择的材料形成的扩展层形成在所述源电极和漏电极(27a、27b)中的每一个与所述沟道之间。
14、根据权利要求10所述的器件，其特征在于：所述半导体层(21)的所述沟道由Ge形成，并且所述源电极和漏电极(27a、27b)由从锗化物、二价锗硅化物和硅化物所组成的组中选择的材料形成，并且形成为与所述沟道区接触。
15、根据权利要求10所述的器件，其特征在于：所述半导体层(21)的沿所述<110>轴方向的所述侧表面中的四个是(111)表面。
16、根据权利要求10所述的器件，其特征在于：所述栅电极(24)沿与所述<110>轴方向相交的方向形成在所述绝缘膜(12)上。
17、一种制造半导体器件的方法，其特征在于包括：
在绝缘膜(12)上形成SiGe层(13)；
根据MIS晶体管形成区域沿给定方向将所述SiGe层(13)选择性刻蚀成岛状，以形成岛SiGe层；
氧化所述岛SiGe层(21)以形成沿所述给定方向具有多个侧表面的Ge层，由邻近的所述侧表面形成的所有的角均大于90°，并且所述Ge层(21)垂直于所述给定方向的截面为垂直和水平对称；
在所述Ge层(21)的所述侧表面上的区域上形成栅极绝缘膜(23)，该区域用作沟道；
在所述栅极绝缘膜(23)上形成栅电极(24)；以及
通过使用所述栅电极(24)作为掩膜，形成与所述Ge层(21)接触的源电极和漏电极(27a、27b)。
18、根据权利要求17所述的方法，其特征在于：所述绝缘膜(12)形成在(100)单晶半导体衬底(11)上，且沿所述衬底(11)的<110>轴方向将所述SiGe层(13)刻蚀成岛状。
19、根据权利要求17所述的方法，其特征在于：垂直于所述<110>轴方向的所述Ge层(21)的截面是六边形，并且所述Ge层(21)的沿所述<110>轴方向的所述侧表面中的四个是(111)表面。
20、根据权利要求17所述的方法，其特征在于：在形成所述源电极和漏电极(27a、27b)之前，通过使用所述栅电极(24)作为掩膜对从由Si和SiGe组成的组中选择的材料进行外延生长和退火，在与所述沟道相邻的区域中形成SiGe层(33)。
CNB2007100879678A 2006-02-15 2007-02-15 半导体器件及其制造方法 Active CN100517759C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2006038252A JP4635897B2 (ja) 2006-02-15 2006-02-15 半導体装置及びその製造方法
JP038252/2006 2006-02-15

Publications (2)

Publication Number Publication Date
CN101022132A true CN101022132A (zh) 2007-08-22
CN100517759C CN100517759C (zh) 2009-07-22

Family

ID=38289025

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2007100879678A Active CN100517759C (zh) 2006-02-15 2007-02-15 半导体器件及其制造方法

Country Status (5)

Country Link
US (1) US7622773B2 (zh)
JP (1) JP4635897B2 (zh)
KR (1) KR100819643B1 (zh)
CN (1) CN100517759C (zh)
DE (1) DE102007007261B4 (zh)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102082175A (zh) * 2009-10-27 2011-06-01 台湾积体电路制造股份有限公司 集成电路结构
CN102169853A (zh) * 2010-02-26 2011-08-31 台湾积体电路制造股份有限公司 集成电路结构的形成方法
CN103378156A (zh) * 2012-04-26 2013-10-30 台湾积体电路制造股份有限公司 具有替换沟道的多栅极器件及其形成方法
CN103579108A (zh) * 2012-07-27 2014-02-12 格罗方德半导体公司 制造高载子迁移率鳍式场效晶体管结构的方法
CN103794498A (zh) * 2012-10-29 2014-05-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
CN104518026A (zh) * 2013-09-27 2015-04-15 台湾积体电路制造股份有限公司 带有梯度含锗沟道的FinFET
CN109887994A (zh) * 2017-12-06 2019-06-14 南亚科技股份有限公司 无接面晶体管元件及其制造方法

Families Citing this family (48)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4504390B2 (ja) * 2007-02-27 2010-07-14 株式会社東芝 相補型半導体装置
JP2009032955A (ja) * 2007-07-27 2009-02-12 Toshiba Corp 半導体装置、およびその製造方法
US20110012090A1 (en) * 2007-12-07 2011-01-20 Agency For Science, Technology And Research Silicon-germanium nanowire structure and a method of forming the same
US7727830B2 (en) * 2007-12-31 2010-06-01 Intel Corporation Fabrication of germanium nanowire transistors
US20110057163A1 (en) * 2008-06-09 2011-03-10 National Institute Of Advanced Industrial Science And Technology Nano-wire field effect transistor, method for manufacturing the transistor, and integrated circuit including the transistor
DE102008030853B4 (de) * 2008-06-30 2014-04-30 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Dreidimensionaler Transistor mit einer Doppelkanal-Konfiguration
US7504654B1 (en) * 2008-07-29 2009-03-17 International Business Machines Corporation Structure for logical “OR” using ballistics transistor technology
JP4724231B2 (ja) * 2009-01-29 2011-07-13 株式会社東芝 半導体装置およびその製造方法
JP5645368B2 (ja) * 2009-04-14 2014-12-24 株式会社日立製作所 半導体装置およびその製造方法
US8053299B2 (en) * 2009-04-17 2011-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabrication of a FinFET element
JP2010267713A (ja) * 2009-05-13 2010-11-25 Panasonic Corp 半導体装置及びその製造方法
US8362575B2 (en) * 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US7993999B2 (en) * 2009-11-09 2011-08-09 International Business Machines Corporation High-K/metal gate CMOS finFET with improved pFET threshold voltage
US8269209B2 (en) 2009-12-18 2012-09-18 Intel Corporation Isolation for nanowire devices
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US9312179B2 (en) * 2010-03-17 2016-04-12 Taiwan-Semiconductor Manufacturing Co., Ltd. Method of making a finFET, and finFET formed by the method
US8796759B2 (en) * 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US20120199888A1 (en) * 2011-02-09 2012-08-09 United Microelectronics Corporation Fin field-effect transistor structure
US8236634B1 (en) * 2011-03-17 2012-08-07 International Business Machines Corporation Integration of fin-based devices and ETSOI devices
TWI538215B (zh) 2011-03-25 2016-06-11 半導體能源研究所股份有限公司 場效電晶體及包含該場效電晶體之記憶體與半導體電路
US9035774B2 (en) 2011-04-11 2015-05-19 Lone Star Ip Holdings, Lp Interrogator and system employing the same
KR20160134872A (ko) * 2011-12-19 2016-11-23 인텔 코포레이션 비평면 iii-n 트랜지스터
US9466696B2 (en) 2012-01-24 2016-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and methods for forming the same
US9281378B2 (en) 2012-01-24 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Fin recess last process for FinFET fabrication
US9559189B2 (en) 2012-04-16 2017-01-31 United Microelectronics Corp. Non-planar FET
US8847281B2 (en) 2012-07-27 2014-09-30 Intel Corporation High mobility strained channels for fin-based transistors
US20140054705A1 (en) * 2012-08-27 2014-02-27 International Business Machines Corporation Silicon germanium channel with silicon buffer regions for fin field effect transistor device
EP2717316B1 (en) * 2012-10-05 2019-08-14 IMEC vzw Method for producing strained germanium fin structures
US9443962B2 (en) 2012-11-09 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase fin height in fin-first process
US9349837B2 (en) 2012-11-09 2016-05-24 Taiwan Semiconductor Manufacturing Company, Ltd. Recessing STI to increase Fin height in Fin-first process
US9299809B2 (en) * 2012-12-17 2016-03-29 Globalfoundries Inc. Methods of forming fins for a FinFET device wherein the fins have a high germanium content
US8768271B1 (en) 2012-12-19 2014-07-01 Intel Corporation Group III-N transistors on nanoscale template structures
US8963258B2 (en) * 2013-03-13 2015-02-24 Taiwan Semiconductor Manufacturing Company FinFET with bottom SiGe layer in source/drain
US8796093B1 (en) * 2013-03-14 2014-08-05 International Business Machines Corporation Doping of FinFET structures
KR102038486B1 (ko) 2013-04-09 2019-10-30 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US20160056244A1 (en) * 2013-06-28 2016-02-25 Intel Corporation NANOSTRUCTURES AND NANOFEATURES WITH Si (111) PLANES ON Si (100) WAFERS FOR III-N EPITAXY
WO2015047341A1 (en) * 2013-09-27 2015-04-02 Intel Corporation Non-planar semiconductor devices having multi-layered compliant substrates
US9299768B2 (en) * 2013-10-06 2016-03-29 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with non-linear surface
US9837537B2 (en) * 2014-02-17 2017-12-05 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and formation thereof
US9196479B1 (en) 2014-07-03 2015-11-24 International Business Machines Corporation Method of co-integration of strained silicon and strained germanium in semiconductor devices including fin structures
US9472575B2 (en) * 2015-02-06 2016-10-18 International Business Machines Corporation Formation of strained fins in a finFET device
US9577099B2 (en) * 2015-03-09 2017-02-21 Globalfoundries Inc. Diamond shaped source drain epitaxy with underlying buffer layer
US9954107B2 (en) 2015-05-05 2018-04-24 International Business Machines Corporation Strained FinFET source drain isolation
US9761667B2 (en) 2015-07-30 2017-09-12 International Business Machines Corporation Semiconductor structure with a silicon germanium alloy fin and silicon germanium alloy pad structure
WO2017111806A1 (en) 2015-12-24 2017-06-29 Intel Corporation Methods of forming doped source/drain contacts and structures formed thereby
US10622208B2 (en) 2017-12-22 2020-04-14 International Business Machines Corporation Lateral semiconductor nanotube with hexagonal shape
US11195764B2 (en) * 2018-04-04 2021-12-07 International Business Machines Corporation Vertical transport field-effect transistors having germanium channel surfaces
US11670675B2 (en) 2020-12-04 2023-06-06 United Semiconductor Japan Co., Ltd. Semiconductor device

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3647777B2 (ja) 2001-07-06 2005-05-18 株式会社東芝 電界効果トランジスタの製造方法及び集積回路素子
JP2003060065A (ja) * 2001-08-09 2003-02-28 Sanyo Electric Co Ltd 半導体装置のパターンレイアウト方法
JP3782021B2 (ja) * 2002-02-22 2006-06-07 株式会社東芝 半導体装置、半導体装置の製造方法、半導体基板の製造方法
WO2004010552A1 (en) 2002-07-19 2004-01-29 President And Fellows Of Harvard College Nanoscale coherent optical components
US7051945B2 (en) * 2002-09-30 2006-05-30 Nanosys, Inc Applications of nano-enabled large area macroelectronic substrates incorporating nanowires and nanowire composites
WO2004088755A1 (en) * 2003-04-04 2004-10-14 Startskottet 22286 Ab Nanowhiskers with pn junctions and methods of fabricating thereof
US6911383B2 (en) * 2003-06-26 2005-06-28 International Business Machines Corporation Hybrid planar and finFET CMOS devices
US7612416B2 (en) * 2003-10-09 2009-11-03 Nec Corporation Semiconductor device having a conductive portion below an interlayer insulating film and method for producing the same
EP1555688B1 (en) 2004-01-17 2009-11-11 Samsung Electronics Co., Ltd. Method of manufacturing a multi-sided-channel finfet transistor
US7385247B2 (en) * 2004-01-17 2008-06-10 Samsung Electronics Co., Ltd. At least penta-sided-channel type of FinFET transistor
KR100526887B1 (ko) * 2004-02-10 2005-11-09 삼성전자주식회사 전계효과 트랜지스터 및 그의 제조방법
WO2005096076A1 (en) * 2004-03-30 2005-10-13 Ecole Polytechnique Federale De Lausanne (Epfl) Light phase modulator
KR100613338B1 (ko) 2004-05-18 2006-08-22 동부일렉트로닉스 주식회사 모스 트랜지스터 및 그 제조 방법
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7554621B2 (en) * 2006-06-26 2009-06-30 Panasonic Corporation Nanostructured integrated circuits with capacitors

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102082175A (zh) * 2009-10-27 2011-06-01 台湾积体电路制造股份有限公司 集成电路结构
CN102082175B (zh) * 2009-10-27 2013-06-12 台湾积体电路制造股份有限公司 集成电路结构
CN102169853A (zh) * 2010-02-26 2011-08-31 台湾积体电路制造股份有限公司 集成电路结构的形成方法
CN102169853B (zh) * 2010-02-26 2013-08-21 台湾积体电路制造股份有限公司 集成电路结构的形成方法
CN103378156A (zh) * 2012-04-26 2013-10-30 台湾积体电路制造股份有限公司 具有替换沟道的多栅极器件及其形成方法
CN103378156B (zh) * 2012-04-26 2016-05-18 台湾积体电路制造股份有限公司 具有替换沟道的多栅极器件及其形成方法
CN103579108A (zh) * 2012-07-27 2014-02-12 格罗方德半导体公司 制造高载子迁移率鳍式场效晶体管结构的方法
CN103794498A (zh) * 2012-10-29 2014-05-14 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
CN103794498B (zh) * 2012-10-29 2016-12-21 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法
CN104518026A (zh) * 2013-09-27 2015-04-15 台湾积体电路制造股份有限公司 带有梯度含锗沟道的FinFET
CN104518026B (zh) * 2013-09-27 2018-06-26 台湾积体电路制造股份有限公司 带有梯度含锗沟道的FinFET
CN109887994A (zh) * 2017-12-06 2019-06-14 南亚科技股份有限公司 无接面晶体管元件及其制造方法

Also Published As

Publication number Publication date
DE102007007261A1 (de) 2007-08-23
KR20070082528A (ko) 2007-08-21
JP2007220809A (ja) 2007-08-30
KR100819643B1 (ko) 2008-04-04
US7622773B2 (en) 2009-11-24
CN100517759C (zh) 2009-07-22
DE102007007261B4 (de) 2010-03-18
US20070241399A1 (en) 2007-10-18
JP4635897B2 (ja) 2011-02-23

Similar Documents

Publication Publication Date Title
CN100517759C (zh) 半导体器件及其制造方法
US7872303B2 (en) FinFET with longitudinal stress in a channel
US7781771B2 (en) Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7728324B2 (en) Field effect transistor, integrated circuit element, and method for manufacturing the same
US6720619B1 (en) Semiconductor-on-insulator chip incorporating partially-depleted, fully-depleted, and multiple-gate devices
US8330229B2 (en) Hybrid orientation inversion mode GAA CMOSFET
US8247275B2 (en) Strain engineering in three-dimensional transistors based on globally strained semiconductor base layers
US8350298B2 (en) Hybrid material inversion mode GAA CMOSFET
US20050093154A1 (en) Multiple gate semiconductor device and method for forming same
US8264042B2 (en) Hybrid orientation accumulation mode GAA CMOSFET
US20120025312A1 (en) Strain Engineering in Three-Dimensional Transistors Based on a Strained Channel Semiconductor Material
US20110254099A1 (en) Hybrid material accumulation mode GAA CMOSFET
US8274119B2 (en) Hybrid material accumulation mode GAA CMOSFET
US8354721B2 (en) Gate-all-around CMOSFET devices
WO2011066729A1 (zh) 混合材料反型模式圆柱体全包围栅cmos场效应晶体管
KR20100098516A (ko) 헤테로 구조의 반전된 ｔ형 전계 효과 트랜지스터
US20230014586A1 (en) Horizontal gaa nano-wire and nano-slab transistors
WO2013063975A1 (zh) 隧穿场效应晶体管结构及其形成方法
KR102131902B1 (ko) 터널링 전계효과 트랜지스터 및 이의 제조방법
US20230142609A1 (en) Integrated circuit devices including stacked transistors and methods of forming the same
US20240063298A1 (en) Semiconductor structure and formation method thereof
CN115274836A (zh) 一种降低寄生电容的负电容纳米带环栅晶体管器件结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant