CN109887994A - 无接面晶体管元件及其制造方法 - Google Patents

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Abstract

本公开提供一种无接面晶体管元件，包括：一半导体基底、一通道、一第一源/漏极、一第二源/漏极、一栅极及一栅极介电层。该通道包括一横向延伸的一第一通道及一垂直延伸的一第二通道。该第一源/漏极接触该第一通道，该第二源/漏极接触该第二通道。该通道、该第一源/漏极及该第二源/漏极具有相同的第一掺杂形态。该栅极沉积在该第一通道的一上表面及该第二通道的侧表面上，且该栅极具有与该第一掺杂形态不同的一第二掺杂形态。该栅极介电层沉积在该栅极与该通道之间。

Description

无接面晶体管元件及其制造方法
本公开主张2017年12月6日申请的美国临时申请案第62/595,248号及2018年1月4日申请的美国正式申请案第15/862,158号的优先权及益处，该美国临时申请案及该美国正式申请案的内容以全文引用的方式并入本文中。
技术领域
本公开提供一种无接面晶体管元件及其制造方法，特别涉及一种具有垂直通道栅极全环(gate-all-around)的无接面晶体管及其制造方法。
背景技术
传统金属氧化物半导体场效晶体管(MOSFET)元件具有四个端点，包括一栅极端点、一源极端点、一漏极端点及一基极(基底)端点。MOSFET的源/漏极(S/D)与通道具有不同的掺杂形态，因此，在S/D及通道之间产生一空乏区。当MOSFET晶体管元件尺寸缩小，空乏区将出现击穿(punch)现象，导致高漏电流、更大次临限摆幅(subthreshold swing)及漏极偏压导致通道能障降低效应(Drain Induced Barrier Lowering effect,DIBL)。换言之，短通道效应(SCE)将愈发严重。另外，S/D与基极界面之间亦可能出现空乏区。
上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明公开本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本公开的任一部分。
发明内容
本公开的一实施例提供一种无接面晶体管元件，包括：一半导体基底，具有一表面；一通道，形成在该半导体基底上，且该通道包括一第一通道，其实质平行该半导体基底的该表面并横向延伸，以及一第二通道，其实质垂直该半导体基底的该表面并垂直延伸，其中该第一通道及该第二通道在一末端相接触，且该通道具有一第一掺杂形态；一第一源/漏极形成在该半导体基底上，并与该第一通道接触，其中该第一源/漏极具有该第一掺杂形态；一第二源/漏极形成在该半导体基底上，并与该第二通道接触，其中该第二源/漏极具有该第一掺杂形态；以及一栅极，形成在该第一通道的一上表面及该第二通道的侧表面上，该栅极具有一第二掺杂形态，其中该第二掺杂形态与该第一掺杂形态不同。
在一些实施例中，该第一源/漏极的掺杂浓度、该第二源/漏极的掺杂浓度及通道的掺杂浓度实质上相同。
在一些实施例中，该栅极的掺杂浓度高于该通道的掺杂浓度。
在一些实施例中，该半导体基底另包括一掺杂井，该掺杂井位于该通道下方且具有该第二掺杂形态。
在一些实施例中，该掺杂井的掺杂浓度低于该通道的掺杂浓度。
在一些实施例中，该无接面晶体管元件另包括：一第一电性接点以电性连接该第一源/漏极；及一第二电性接点以电性连接该第二源/漏极。
在一些实施例中，该栅极环绕该第二通道的多个侧表面。
本公开的一实施例提供一种无接面晶体管元件的制造方法，其步骤包括：提供一半导体基底；形成一半导体掺杂结构于该半导体基底上，该半导体掺杂结构具有一第一掺杂形态，且该半导体掺杂结构包括一第一掺杂结构及一第二掺杂结构，其中该第一掺杂结构实质平行该半导体基底的一表面并横向延伸，第二掺杂结构实质垂直该半导体基底的该表面并垂直延伸；以及形成一栅极介电层及一栅极于该半导体掺杂结构上，其中该栅极具有一第二掺杂形态，且该第二掺杂形态与该第一掺杂形态不同。
在一些实施例中，形成该半导体掺杂结构步骤包括：形成一掺杂区于该半导体基底中，该掺杂区具有一第一掺杂形态；图案化该掺杂区以形成该半导体掺杂结构。
在一些实施例中，该栅极介电层及该栅极覆盖该第一掺杂结构的一上表面及该第二掺杂结构的侧表面，并露出该第二通道的一上表面。
在一些实施例中，形成该栅极介电层及该栅极于该半导体掺杂结构上的步骤包括：形成该栅极介电层于该半导体掺杂结构上方；形成该栅极于该栅极介电层上方；掺杂该栅极；及移除部分该栅极与该栅极介电层，露出该第二掺杂结构的该上表面。
在一些实施例中，形成该栅极介电层于该半导体掺杂结构上的步骤包括热成长一热氧化层。
在一些实施例中，该第一掺杂结构的掺杂浓度与该第二掺杂结构的掺杂浓度实质上相同。
在一些实施例中，该栅极的掺杂浓度高于该半导体掺杂结构的掺杂浓度。
在一些实施例中，该第一掺杂结构的一末端经设置为一第一源/漏极，该第二掺杂结构的一末端经设置为一第二源/漏极，该第一掺杂结构及该第二掺杂结构经设置为一通道。
上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文公开的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的构思和范围。
附图说明
参阅实施方式与权利要求合并考量附图时，可得以更全面了解本公开的公开内容，附图中相同的元件符号是指相同的元件。
图1是根据本公开的一些实施例的流程图，例示一无接面晶体管元件的制造方法。
图2A、图2B、图2C、图2D、图2E、图2F是根据本公开的一些实施例的示意图，例示图1的制造方法。
图3A是根据本公开的一些实施例的立体图，例示一无接面晶体管元件。
图3B是根据本公开的一些实施例的剖面图(沿着图3A中A-A线)，例示一无接面晶体管元件。
图3C是根据本公开的一些实施例的上视图，例示一无接面晶体管元件。
图4是根据本公开的一些实施例的电气特性图，例示一无接面晶体管元件在漏极电压为1伏特(Vd＝1V)时，漏极电流(Id)对栅极电压(Vg)的电气特性。
附图标记说明：
1 无接面晶体管元件
2 无接面晶体管元件
10 半导体基底
10S 表面
12 掺杂井
14 隔离结构
20 掺杂区
22 牺牲层
30 半导体掺杂结构
32 第一掺杂结构
32U 上表面
34 第二掺杂结构
34S 侧表面
34U 上表面
40 栅极介电层
50 栅极
60 介电层
62 第一电性接点
64 第二电性接点
70 通道
72 第一通道
72U 侧表面
74 第二通道
74S 侧表面
74U 上表面
76 第一源/漏极
78 第二源/漏极
100 方法
110 步骤
120 步骤
130 步骤
L1 方向
L2 方向
具体实施方式
本公开的以下说明伴随并入且组成说明书的一部分的附图，说明本公开的实施例，然而本公开并不受限于该实施例。此外，以下的实施例可适当整合以下实施例以完成另一实施例。
“一实施例”、“实施例”、“例示实施例”、“其他实施例”、“另一实施例”等是指本公开所描述的实施例可包含特定特征、结构或是特性，然而并非每一实施例必须包含该特定特征、结构或是特性。再者，重复使用“在实施例中”一语并非必须指相同实施例，然而可为相同实施例。
为了使得本公开可被完全理解，以下说明提供详细的步骤与结构。显然，本公开的实施不会限制本领域技术人员已知的特定细节。此外，已知的结构与步骤不再详述，以免不必要地限制本公开。本公开的优选实施例详述如下。然而，除了实施方式之外，本公开亦可广泛实施于其他实施例中。本公开的范围不限于实施方式的内容，而是由权利要求定义。
图1是本公开的一些实施例的流程图，例示无接面晶体管元件的制造方法100。参照图1，制造方法100从步骤120开始，提供一半导体基底。继续步骤120，形成一掺杂结构于半导体基底上。该掺杂结构具有一第一掺杂形态且包括一第一掺杂结构及一第二掺杂结构。其中，第一掺杂结构实质平行半导体基底的一表面并横向延伸；第二掺杂结构实质垂直半导体基底的该表面并垂直延伸。继续步骤130，形成一栅极介电层及一栅极在半导体掺杂结构上。栅极具有与第一掺杂形态不同的一第二掺杂形态。
制造方法100为本公开的一实施例，应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
图2A、图2B、图2C、图2D、图2E、图2F是根据本公开的一些实施例的示意图，例示图1的制造方法。参照图2A，提供一半导体基底10。半导体基底10的材料包括硅、锗的元素半导体；硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟的化合物半导体；其组合；或其他合适的材料。
参照图2B，半导体基底10中形成一掺杂区20。在一些实施例中，掺杂区20具有一第一掺杂形态，而半导体基底10具有与第一掺杂形态不同的一第二掺杂形态。例如，第一掺杂形态为N型，第二掺杂形态为P型。在一些实施例中，掺杂区20可利用植入工艺或其它合适的掺杂技术形成。在一些实施例中，掺杂区20的深度可通过控制植入的掺杂能量实现。在一些实施例中，半导体基10的一部分为具有第二掺杂形态的一掺杂井(图中未示出)，且掺杂井与掺杂区20相接触。
参照图2C，掺杂区20经图案化形成一半导体掺杂结构30。在一些实施例中，掺杂区20的图案化是经由黄光及蚀刻技术形成。例如，一牺牲层22形成在掺杂区20之上。牺牲层22包括硬遮罩层，如氮化硅层，遮罩部分掺杂区20。之后，通过蚀刻未遮罩的掺杂区20以形成半导体掺杂结构30。
在一些实施例中，半导体掺杂结构30包括一第一掺杂结构32及一第二掺杂结构34，且第一掺杂结构32及一第二掺杂结构34相连接。第一掺杂结构32位于半导体基底10上方，并沿一横向L1方向延伸，其中该L1与半导体基底一表面10S实质平行。第二掺杂结构34沿一垂直方向L2延伸，其中该L2与半导体基底一表面10S实质垂直。因此，半导体掺杂结构30为一L形状(L-sharped)结构或一T形状(T-sharped)结构。
在一些实施例中，第一掺杂结构32与第二掺杂结构相接触。第一掺杂结构32的一末端经设置为一第一源/漏极，第二掺杂结构34的一末端经设置为一第二源/漏极，第一掺杂结构32及第二掺杂结构经设置为一通道。由于第一掺杂结构32及第二掺杂结构34由掺杂区20所形成，因此第一掺杂结构32与第二掺杂结构34的掺杂浓度实质上相同。如此，通道与第一源/漏极、通道与第二源/漏极间的界面是无接面(junctionless)。另外，掺杂第一源/漏极与掺杂第二源/漏极的植入工艺及退火工艺亦可省略。
参照图2D，一栅极介电层40形成在半导体掺杂结构30上方。栅极介电层40包括一热氧化层，例如通过热成长形成的氧化硅层。在一些实施例中，栅极介电层40通过热氧化形成，但本公开不以此限。
参照图2E，一栅极50在栅极介电层40上形成。一些实施中，栅极50材料包括一半导体材料如多晶硅。栅极50具有一第二掺杂形态，该第二掺杂形态与半导体结构30的第一掺杂形态不同。在一些实施例中，栅极50的掺杂是通过植入的工艺。在一些实施例中，栅极50掺杂浓度高于半导体掺杂结构30的浓度。
接着，移除部分的栅极50与栅极介电层40，露出第二掺杂结构34的一上表面34U，且第二掺杂结构34的侧表面34S及第一掺杂结构32的一上表面32U由栅极介电层40及栅极50覆盖。在一些实施例中，栅极50及栅极介电层40覆盖第二掺杂结构34的二侧表面34S，或环绕第二掺杂结构34的侧表面34S。在一些实施例中，通过黄光及蚀刻技术移除部分栅极50及栅极介电层40。
参照图2F，至少一介电层60在半导体基底10上形成。一些实施例中，形成一第一电性接点62及一第二电性接点64以制造本公开一些实施例中所述一无接面晶体管元件1。第一电性接点62可贯穿至少一介电层60并与第一掺杂结构32的一部分(亦即第一源/漏极)电性连接。第二电性接点64可贯穿至少一介电层60并与第二掺杂结构34的一部分(亦即第二源/漏极)电性连接。
图3A、图3B及图3C是本公开的一些实施例的示意图，例示一无接面晶体管元件2，其中图3A是立体图，图3B是沿着图3A中A-A线的剖面图，图3C是上视图。参照图3A、图3B及图3C，无接面晶体管2包括一半导体基底10、一通道70、一第一源/漏极76、一第二源/漏极78、一栅极50及一栅极介电层40。在一些实施例中，半导体基底10具有一第二掺杂形态，例如P型。在一些实施例中，半导体基底10另包括一掺杂井12位于通道70下方。在一些实施例中，掺杂井12具有第二掺杂形态，例如P型。在一些实施例中，掺杂井12的掺杂浓度高于半导体基底10的掺杂浓度，但低于通道70的掺杂浓度。在一些例示实施例中，掺杂井12的掺杂浓度大约1.375×1017atom/cm3，但本公开不限于此。在一些实施例中，无接面晶体管2的半导体基底10中另包括一隔离结构14，例如一浅沟隔离(STI)。
通道70形成在半导体基底10上方。在一些实施例中，通道70包括一第一通道72及一第二通道74。第一通道72，沿一横向L1方向延伸，其中该L1与半导体基底一表面10S实质平行。第二通道74沿一垂直方向L2延伸，其中该L2与半导体基底一表面10S实质垂直。第一通道72及第二通道74在一末端相接触，且通道70具有一第一掺杂形态，例如N型。在一些例示实施例中，通道70的厚度，例如通道74厚度约为5nm，但本公开不以此限。在一些例示实施例中，通道70的长度，例如第一通道72长度加上第二通道74长度大约100nm，但本公开不以此限。
在一些实施例中，第一源/漏极76形成在半导体基底10上，并与第一通道72接触。在一些实施例中，第二源/漏极78成在第二通道74上方，并与第二通道74接触。第一源/漏极76及第二源/漏极78与通道70具有相同的掺杂形态，因此一无接面的界面在第一源/汲76和第一通道72之间，与第二源/漏极78和第二通道74之间形成。在一些实施例中，第一源/漏极76、第二源/漏极78、及通道70的掺杂浓度实质上相同。在一些例示实施例中，第一源/漏极76、第二源/漏极78及通道70的掺杂浓度大约1×1019atom/cm3，但本公开不限于此。
栅极50形成在第一通道72的一上表面72U及第二通道74侧表面74S之上。栅极50露出第二通道74的一上表面74U。在一些实施例中，栅极50具有第二掺杂形态，例如P型，与第一掺杂形态不同。在一些实施例中，栅极50的掺杂浓度高于通道70的掺杂浓度。在一些例示实施例中，栅极50掺杂浓度大约1×1020atom/cm3，但本公开不限于止。
栅极介电层40形成在栅极50和通道70之间。在一些实施例中，栅极介电层40包括一氧化物层，例如氧化硅层。一些例示实施例中，栅极介电层40的厚度大约1nm，但本公开不限于此。栅极50、通道70、第一源/漏极76及第二源/漏极78的掺杂浓度，与栅极介电层40及通道70的厚度可经设置以调整空乏区的位置。如此，无接面晶体管元件2是处于“常关”状态。亦即，截取电压(Vt)是正值。
在一些实施例中，无接面晶体管元件2另包括一第一电性接点62以电性连接第一源/漏极76、一第二电性接点64以电性连接第二源/漏极78并应用或接收电压。在一些实施例中，无接面晶体管元件2另包括其它电性接点(图中未示出)以连接栅极50并提供电压于栅极50。
在一些实施例中，栅极50环绕第二通道74的侧边74S形成一栅极全环(gate-all-around,GAA)结构。于是，通道70的宽度实质上等于第二通道74的周长。例如，第二通道74具有一长方体结构，其四侧边74S均被栅极50环绕，如图3C列示。
图4是根据本公开的一些实施例的电气特性图，例示一无接面晶体管元件在漏极电压为1伏特(Vd＝1V)时，漏极电流(Id)对栅极电压(Vg)的电气特性。参照图4，提供较低的栅极电压(Vg＝1.6V)，无接面晶体管的漏极电流(Id)具有较大电流，亦即无接面晶体管元件具有较大的载子迁移率(carrier mobility)。
根据本公开的一些实施中，无接面晶体管元件是一垂直通道栅极全环无接面场效晶体管(gate-all-around junctionless field effect transistor,GAAJLFET)。GAAJLFET元件优势在于其较低热预算、较低漏电流、较大开/关比及较大摆动(swing)。且垂直通道结构可以节省布局面积，容易整合至不同电子元件制造的过程，例如DRAM。
相反地，场效晶体管元件具有PN接面，元件尺寸缩小，将面临短通道效应(SCE)，导致高漏电流、更大次临限摆幅(subthreshold swing)及漏极偏压导致通道能障降低效应(Drain Induced Barrier Lowering effect,DIBL)。
本公开提供一种无接面晶体管元件，包括：一半导体基底、一通道、一第一源/漏极、一第二源/漏极、一栅极及一栅极介电层。该半导体基底具有一表面。该通道形成在该半导体基底上。该通道包括一第一通道，实质平行半导体基底的一表面并横向延伸，以及一第二通道，实质垂直半导体基底的该表面并垂直延伸。第一通道及第二通道在一末端相接触，且通道具有一第一掺杂形态。第一源/漏极形成在半导体基底上，并与第一通道接触。第一源/漏极具有一第一掺杂形态。第二源/漏极形成在半导体基底上，并与第二通道接触。第二源/漏极具有一第二掺杂形态。栅极沉积在该第一通道的一上表面及该第二通道的侧表面上，且该栅极具有与该第一掺杂形态不同的一第二掺杂形态。栅极介电层沉积在栅极与通道之间。
本公开提供一种无接面晶体管元件的制造方法。该制造方法包括以下步骤。提供一半导体基底。形成一半导体掺杂结构于半导体基底上，该半导体掺杂结构具有一第一掺杂形态。该半导体掺杂结构包括一第一掺杂结构及一第二掺杂结构，其中，第一掺杂结构实质平行半导体基底的一表面并横向延伸，第二掺杂结构实质垂直半导体基底的该表面并垂直延伸。形成一栅极介电层及一栅极在半导体掺杂结构上。栅极具有与第一掺杂形态不同的一第二掺杂形态。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。
再者，本公开的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的公开内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本公开的权利要求内。

Claims (15)

1.一种无接面晶体管元件，包括：
一半导体基底，具有一表面；
一通道，形成在该半导体基底上，且该通道包括一第一通道，其实质平行该半导体基底的该表面并横向延伸，以及一第二通道，其实质垂直该半导体基底的该表面并垂直延伸，其中该第一通道及该第二通道在一末端相接触，且该通道具有一第一掺杂形态；
一第一源/漏极，形成在该半导体基底上，并与该第一通道接触，其中该第一源/漏极具有该第一掺杂形态；
一第二源/漏极，形成在该半导体基底上，并与该第二通道接触，其中该第二源/漏极具有该第一掺杂形态；以及
一栅极，形成在该第一通道的一上表面及该第二通道的侧表面上，该栅极具有一第二掺杂形态，其中该第二掺杂形态与该第一掺杂形态不同。
2.如权利要求1所述的无接面晶体管元件，其中该第一源/漏极的掺杂浓度、该第二源/漏极的掺杂浓度及通道的掺杂浓度实质上相同。
3.如权利要求2所述的无接面晶体管元件，其中该栅极的掺杂浓度高于该通道的掺杂浓度。
4.如权利要求1所述的无接面晶体管元件，其中该半导体基底另包括一掺杂井，该掺杂井位于该通道下方且具有该第二掺杂形态。
5.如权利要求4所述的无接面晶体管元件，其中该掺杂井的掺杂浓度低于该通道的掺杂浓度。
6.如权利要求1所述的无接面晶体管元件，另包括：
一第一电性接点，以电性连接该第一源/漏极；及
一第二电性接点，以电性连接该第二源/漏极。
7.如权利要求1所述的无接面晶体管元件，其中该栅极环绕该第二通道的多个侧表面。
8.一种无接面晶体管元件的制造方法，其步骤包括：
提供一半导体基底；
形成一半导体掺杂结构于该半导体基底上，该半导体掺杂结构具有一第一掺杂形态，且该半导体掺杂结构包括一第一掺杂结构及一第二掺杂结构，其中该第一掺杂结构实质平行该半导体基底的一表面并横向延伸，第二掺杂结构实质垂直该半导体基底的该表面并垂直延伸；以及
形成一栅极介电层及一栅极于该半导体掺杂结构上，其中该栅极具有一第二掺杂形态，且该第二掺杂形态与该第一掺杂形态不同。
9.如权利要求8所述的制造方法，其中形成该半导体掺杂结构的步骤包括：
形成一掺杂区于该半导体基底中，该掺杂区具有一第一掺杂形态；
图案化该掺杂区以形成该半导体掺杂结构。
10.如权利要求8所述的制造方法，其中该栅极介电层及该栅极覆盖该第一掺杂结构的一上表面及该第二掺杂结构的侧表面，并露出一第二通道的一上表面。
11.如权利要求10所述的制造方法，其中形成该栅极介电层及该栅极于该半导体掺杂结构上的步骤包括：
形成该栅极介电层于该半导体掺杂结构上方；
形成该栅极于该栅极介电层上方；
掺杂该栅极；及
移除部分该栅极与该栅极介电层，露出该第二掺杂结构的该上表面。
12.如权利要求11所述的制造方法，其中形成该栅极介电层于该半导体掺杂结构上的步骤包括热成长一热氧化层。
13.如权利要求8所述的制造方法，其中该第一掺杂结构的掺杂浓度与该第二掺杂结构的掺杂浓度实质上相同。
14.如权利要求8所述的制造方法，其中该栅极的掺杂浓度高于该半导体掺杂结构的掺杂浓度。
15.如权利要求8所述的制造方法，其中该第一掺杂结构的一末端经设置为一第一源/漏极，该第二掺杂结构的一末端经设置为一第二源/漏极，该第一掺杂结构及该第二掺杂结构经设置为一通道。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11227926B2 (en) * 2020-06-01 2022-01-18 Nanya Technology Corporation Semiconductor device and method for fabricating the same

Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1855511A (zh) * 2005-02-28 2006-11-01 英飞凌科技股份公司 具有电荷捕获存储单元的半导体存储器及其制造方法
US7211864B2 (en) * 2003-09-15 2007-05-01 Seliskar John J Fully-depleted castellated gate MOSFET device and method of manufacture thereof
CN101022132A (zh) * 2006-02-15 2007-08-22 株式会社东芝 半导体器件及其制造方法
CN101286477A (zh) * 2007-04-11 2008-10-15 联华电子股份有限公司 半导体元件及其制造方法
US20090042346A1 (en) * 2007-06-08 2009-02-12 Seiko Epson Corporation Electrolyte pattern and method for manufacturing an electrolyte pattern
US7504678B2 (en) * 2002-08-23 2009-03-17 Intel Corporation Tri-gate devices and methods of fabrication
CN101572121A (zh) * 2008-04-29 2009-11-04 南亚科技股份有限公司 降低存储器漏电流的方法
US20100244148A1 (en) * 2009-03-27 2010-09-30 National Semiconductor Corporation Structure and fabrication of field-effect transistor having nitrided gate dielectric layer with tailored vertical nitrogen concentration profile
US20100276749A1 (en) * 2004-09-01 2010-11-04 Micron Technology, Inc. Vertical transistors
US20110263090A1 (en) * 2008-04-10 2011-10-27 Hynix Semiconductor Inc. Semiconductor device ahving vertical pillar transistors and method for manufacturing the same
CN102339851A (zh) * 2010-07-15 2012-02-01 科轩微电子股份有限公司 具有沟槽底部多晶硅结构的功率半导体及其制造方法
US8174081B2 (en) * 2003-10-09 2012-05-08 Micron Technology, Inc. Fully depleted silicon-on-insulator CMOS logic
JP2013021274A (ja) * 2011-07-14 2013-01-31 Toshiba Corp 半導体装置
US20130087836A1 (en) * 2010-06-07 2013-04-11 Panasonic Corporation Semiconductor device
CN103066110A (zh) * 2011-10-24 2013-04-24 茂达电子股份有限公司 超级接面晶体管及其制作方法
CN103576141A (zh) * 2012-07-30 2014-02-12 财团法人交大思源基金会 移动参数估计方法、角度估计方法及判断方法
CN104916697A (zh) * 2014-03-13 2015-09-16 旺宏电子股份有限公司 高压场效晶体管及其应用电路
CN106471624A (zh) * 2014-07-14 2017-03-01 英特尔公司 用于基于鳍状物的电子设备的固体源扩散结
CN106876447A (zh) * 2015-12-11 2017-06-20 上海新昇半导体科技有限公司 具有渐变沟道的高压无结场效应器件及其形成方法

Patent Citations (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7504678B2 (en) * 2002-08-23 2009-03-17 Intel Corporation Tri-gate devices and methods of fabrication
US7211864B2 (en) * 2003-09-15 2007-05-01 Seliskar John J Fully-depleted castellated gate MOSFET device and method of manufacture thereof
US8174081B2 (en) * 2003-10-09 2012-05-08 Micron Technology, Inc. Fully depleted silicon-on-insulator CMOS logic
US20100276749A1 (en) * 2004-09-01 2010-11-04 Micron Technology, Inc. Vertical transistors
CN1855511A (zh) * 2005-02-28 2006-11-01 英飞凌科技股份公司 具有电荷捕获存储单元的半导体存储器及其制造方法
CN101022132A (zh) * 2006-02-15 2007-08-22 株式会社东芝 半导体器件及其制造方法
CN101286477A (zh) * 2007-04-11 2008-10-15 联华电子股份有限公司 半导体元件及其制造方法
US20090042346A1 (en) * 2007-06-08 2009-02-12 Seiko Epson Corporation Electrolyte pattern and method for manufacturing an electrolyte pattern
US20110263090A1 (en) * 2008-04-10 2011-10-27 Hynix Semiconductor Inc. Semiconductor device ahving vertical pillar transistors and method for manufacturing the same
CN101572121A (zh) * 2008-04-29 2009-11-04 南亚科技股份有限公司 降低存储器漏电流的方法
US20100244148A1 (en) * 2009-03-27 2010-09-30 National Semiconductor Corporation Structure and fabrication of field-effect transistor having nitrided gate dielectric layer with tailored vertical nitrogen concentration profile
US20130087836A1 (en) * 2010-06-07 2013-04-11 Panasonic Corporation Semiconductor device
CN102339851A (zh) * 2010-07-15 2012-02-01 科轩微电子股份有限公司 具有沟槽底部多晶硅结构的功率半导体及其制造方法
JP2013021274A (ja) * 2011-07-14 2013-01-31 Toshiba Corp 半導体装置
CN103066110A (zh) * 2011-10-24 2013-04-24 茂达电子股份有限公司 超级接面晶体管及其制作方法
CN103576141A (zh) * 2012-07-30 2014-02-12 财团法人交大思源基金会 移动参数估计方法、角度估计方法及判断方法
CN104916697A (zh) * 2014-03-13 2015-09-16 旺宏电子股份有限公司 高压场效晶体管及其应用电路
CN106471624A (zh) * 2014-07-14 2017-03-01 英特尔公司 用于基于鳍状物的电子设备的固体源扩散结
CN106876447A (zh) * 2015-12-11 2017-06-20 上海新昇半导体科技有限公司 具有渐变沟道的高压无结场效应器件及其形成方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
MING-HUNG HAN; CHUN-YEN CHANG; HUNG-BIN CHEN; ET AL.: "Performance Comparison Between Bulk and SOI Junctionless Transistors", 《IEEE ELECTRON DEVICE LETTERS》 *

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