TWI660512B - 無接面電晶體元件及其製造方法 - Google Patents

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Kung-Ming Fan
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Abstract

本揭露提供一種無接面電晶體元件，包括：一半導體基底、一通道、一第一源/汲極、一第二源/汲極、一閘極及一閘極介電層。該通道包括一橫向延伸之一第一通道及一垂直延伸之一第二通道。該第一源/汲極接觸該第一通道，該第二源/汲極接觸該第二通道。該通道、該第一源/汲極及該第二源/汲極具有相同之第一摻雜型態。該閘極沈積在該第一通道之一上表面及該第二通道之側表面上，且該閘極具有與該第一摻雜型態不同的一第二摻雜型態。該閘極介電層沈積在該閘極與該通道之間。

Description

無接面電晶體元件及其製造方法
本申請案主張2017年12月6日申請之美國臨時申請案第62/595,248號及2018年1月4日申請之美國正式申請案第15/862,158號的優先權及益處，該美國臨時申請案及該美國正式申請案之內容以全文引用之方式併入本文中。 本揭露提供一種無接面電晶體元件及其製造方法，特別是關於一種具有垂直通道閘極全環(gate-all-around)之無接面電晶體及其製造方法。
傳統金氧半場效電晶體(MOSFET)元件具有四個端點，包括一閘極端點、一源極端點、一汲極端點及一基極(基底)端點。MOSFET之源/汲極(S/D)與通道具有不同的摻雜型態，因此，在S/D及通道之間產生一空乏區。當MOSFET電晶體元件尺寸縮小，空乏區將出現擊穿(punch)現象，導致高漏電流、更大次臨限擺幅 (subthreshold swing)及汲極偏壓導致通道能障降低效應(Drain Induced Barrier Lowering effect, DIBL)。換言之，短通道效應(SCE)將易發嚴重。另外，S/D與基極界面之間亦可能出現空乏區。 上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種無接面電晶體元件，包括：一半導體基底，具有一表面；一通道，形成在該半導體基底上，且該通道包括一第一通道，其係實質平行該半導體基底之該表面並橫向延伸，以及一第二通道，係實質垂直該半導體基底之該表面並垂直延伸，其中該第一通道及該第二通道在一末端相接觸，且該通道具有一第一摻雜型態；一第一源/汲極形成在該半導體基底上，並與該第一通道接觸，其中該第一源/汲極具有該第一摻雜型態；一第二源/汲極形成在該半導體基底上，並與該第二通道接觸，其中該第二源/汲極具有該第一摻雜型態；以及一閘極，形成在該第一通道之一上表面及該第二通道之側表面上，該閘極具有一第二摻雜型態，其中該第二摻雜型態與該第一摻雜型態不同。 在一些實施例中，該第一源/汲極之摻雜濃度、該第二源/汲極之摻雜濃度及通道之摻雜濃度實質上相同。 在一些實施例中，該閘極之摻雜濃度高於該通道之摻雜濃度。 在一些實施例中，該半導體基底另包括一摻雜井，該摻雜井位於該通道下方且具有該第二摻雜型態。 在一些實施例中，該摻雜井之摻雜濃度低於該通道之摻雜濃度。 在一些實施例中，該無接面電晶體元件另包括：一第一電性接點以電性連接該第一源/汲極；及一第二電性接點以電性連接該第二源/汲極。 在一些實施例中，該閘極環繞該第二通道之複數側表面。 本揭露之一實施例提供一種無接面電晶體元件之製造方法，其步驟包括：提供一半導體基底；形成一半導體摻雜結構於該半導體基底上，該半導體摻雜結構係具有一第一摻雜型態，且該半導體摻雜結構包括一第一摻雜結構及一第二摻雜結構，其中該第一摻雜結構實質平行該半導體基底之一表面並橫向延伸，第二摻雜結構實質垂直該半導體基底之該表面並垂直延伸；以及形成一閘極介電層及一閘極於該半導體摻雜結構上，其中該閘極具有一第二摻雜型態，且該第二摻雜型態與該第一摻雜型態不同。 在一些實施例中，形成該半導體摻雜結構步驟包括：形成一摻雜區於該半導體基底中，該摻雜區具有一第一摻雜型態；圖案化該摻雜區以形成該半導體摻雜結構。 在一些實施例中，該閘極介電層及該閘極覆蓋該第一摻雜結構之一上表面及該第二摻雜結構之側表面，並露出該第二通道之一上表面。 在一些實施例中，形成該閘極介電層及該閘極於該半導體摻雜結構上之步驟包括：形成該閘極介電層於該半導體摻雜結構上方；形成該閘極於該閘極介電層上方；摻雜該閘極；及移除部份該閘極與該閘極介電層，露出該第二摻雜結構之該上表面。 在一些實施例中，形成該閘極介電層於該半導體摻雜結構上之步驟包括熱成長一熱氧化層。 在一些實施例中，該第一摻雜結構之摻雜濃度與該第二摻雜結構之摻雜濃度實質上相同。 在一些實施例中，該閘極之摻雜濃度高於該半導體摻雜結構之摻雜濃度。 在一些實施例中，該第一摻雜結構之一末端經設置為一第一源/汲極，該第二摻雜結構之一末端經設置為一第二源/汲極，該第一摻雜結構及該第二摻雜結構經設置為一通道。 上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
本揭露之以下說明伴隨併入且組成說明書之一部分的圖式，說明本揭露之實施例，然而本揭露並不受限於該實施例。此外，以下的實施例可適當整合以下實施例以完成另一實施例。 「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。 為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。 「一實施例」、「實施例」、「例示實施例」、「其他實施例」、「另一實施例」等係指本揭露所描述之實施例可包含特定特徵、結構或是特性，然而並非每一實施例必須包含該特定特徵、結構或是特性。再者，重複使用「在實施例中」一語並非必須指相同實施例，然而可為相同實施例。 為了使得本揭露可被完全理解，以下說明提供詳細的步驟與結構。顯然，本揭露的實施不會限制該技藝中的技術人士已知的特定細節。此外，已知的結構與步驟不再詳述，以免不必要地限制本揭露。本揭露的較佳實施例詳述如下。然而，除了實施方式之外，本揭露亦可廣泛實施於其他實施例中。本揭露的範圍不限於實施方式的內容，而是由申請專利範圍定義。 圖1是本揭露之一些實施例之流程圖，例示無接面電晶體元件的製造方法100。參照圖1，製造方法100從步驟120開始，提供一半導體基底。繼續步驟120，形成一摻雜結構於半導體基底上。該摻雜結構具有一第一摻雜型態且包括一第一摻雜結構及一第二摻雜結構。其中，第一摻雜結構實質平行半導體基底之一表面並橫向延伸；第二摻雜結構實質垂直半導體基底之該表面並垂直延伸。繼續步驟130，形成一閘極介電層及一閘極在半導體摻雜結構上。閘極具有與第一摻雜型態不同之一第二摻雜型態。 製造方法100為本揭露之一實施例，應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。 圖2A、圖2B、圖2C、圖2D、圖2E、圖2F是根據本揭露之一些實施例的示意圖，例示圖1之製造方法。參照圖2A，提供一半導體基底10。半導體基底10的材料包括矽、鍺之元素半導體；矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦之化合物半導體；其組合；或其他合適之材料。 參照圖2B，半導體基底10中形成一摻雜區20。在一些實施例中，摻雜區20具有一第一摻雜型態，而半導體基底10具有與第一摻雜型態不同之一第二摻雜型態。例如，第一摻雜型態為N型，第二摻雜型態為P型。在一些實施例中，摻雜區20可利用植入製程或其它合適之摻雜技術形成。在一些實施例中，摻雜區20的深度可透過控制植入之摻雜能量達成。在一些實施例中，半導體基10之一部份為具有第二摻雜型態的一摻雜井(圖未繪示)，且摻雜井與摻雜區20相接觸。 參照圖2C，摻雜區20經圖案化形成一半導體摻雜結構30。在一些實施例中，摻雜區20之圖案化是經由黃光及蝕刻技術形成。例如，一犧牲層22形成在摻雜區20之上。犧牲層22包括硬遮罩層，如氮化矽層，遮罩部份摻雜區20。之後，藉由蝕刻未遮罩之摻雜區20以形成半導體摻雜結構30。 在一些實施例中，半導體摻雜結構30包括一第一摻雜結構32及一第二摻雜結構34，且第一摻雜結構32及一第二摻雜結構34相連接。第一摻雜結構32位於半導體基底10上方，並沿一橫向L1方向延伸，其中該L1與半導體基底一表面10S實質平行。第二摻雜結構34沿一垂直方向L2延伸，其中該L2與半導體基底一表面10S實質垂直。因此，半導體摻雜結構30為一L形狀(L-sharped)結構或一T形狀(T-sharped)結構。 在一些實施例中，第一摻雜結構32與第二摻雜結構相接觸。第一摻雜結構32的一末端經設置為一第一源/汲極，第二摻雜結構34的一末端經設置為一第二源/汲極，第一摻雜結構32及第二摻雜結構經設置為一通道。由於第一摻雜結構32及第二摻雜結構34由摻雜區20所形成，因此第一摻雜結構32與第二摻雜結構34之摻雜濃度實質上相同。如此，通道與第一源/汲極、通道與第二源/汲極間之界面是無接面(junctionless)。另外，摻雜第一源/汲極與摻雜第二源/汲極之植入製程及退火製程亦可省略。 參照圖2D，一閘極介電層40形成在半導體摻雜結構30上方。閘極介電層40包括一熱氧化層，例如藉由熱成長形成的氧化矽層。在一些實施例中，閘極介電層40藉由熱氧化形成，但本揭露不以此限。 參照圖2E，一閘極50在閘極介電層40上形成。一些實施中，閘極50材料包括一半導體材料如多晶矽。閘極50具有一第二摻雜型態，該第二摻雜型態與半導體結構30之第一摻雜型態不同。在一些實施例中，閘極50的摻雜是藉由植入的製程。在一些實施例中，閘極50摻雜濃度高於半導體摻雜結構30的濃度。 接著，移除部份之閘極50與閘極介電層40，露出第二摻雜結構34之一上表面34U，且第二摻雜結構34之側表面34S及第一摻雜結構32之一上表面32U由閘極介電層40及閘極50覆蓋。在一些實施例中，閘極50及閘極介電層40覆蓋第二摻雜結構34之二側表面34S，或環繞第二摻雜結構34之側表面34S。在一些實施例中，藉由黃光及蝕刻技術移除部份閘極50及閘極介電層40。 參照圖2F，至少一介電層60在半導體基底10上形成。一些實施中，形成一第一電性接點62及一第二電性接點64以製造本揭露一些實施例中所述一無接面電晶體元件1。第一電性接點62可貫穿至少一介電層60並與第一摻雜結構32之一部份(亦即第一源/汲極)電性連接。第二電性接點64可貫穿至少一介電層60並與第二摻雜結構34之一部份(亦即第二源/汲極)電性連接。 圖3A、圖3B及圖3C是本揭露之一些實施例的示意圖，例示一無接面電晶體元件2，其中圖3A是透視圖，圖3B是沿著圖3A中A-A線之剖面圖，圖3C是上視圖。參照圖3A、圖3B及圖3C，無接面電晶體2包括一半導體基底10、一通道70、一第一源/汲極76、一第二源/汲極78、一閘極50及一閘極介電層40。在一些實施例中，半導體基底10具有一第二摻雜型態，例如P型。在一些實施例中，半導體基底10另包括一摻雜井12位於通道70下方。在一些實施例中，摻雜井12具有第二摻雜型態，例如P型。在一些實施例中，摻雜井12之摻雜濃度高於半導體基底10之摻雜濃度，但低於通道70之摻雜濃度。在一些例示實施例中，摻雜井12之摻雜濃度大約1.375*10 17atom/cm 3，但本揭露不限於此。在一些實施例中，無接面電晶體2之半導體基底10中另包括一隔離結構14，例如一淺溝隔離(STI)。 通道70形成在半導體基底10上方。在一些實施例中，通道70包括一第一通道72及一第二通道74。第一通道72，沿一橫向L1方向延伸，其中該L1與半導體基底一表面10S實質平行。第二通道74沿一垂直方向L2延伸，其中該L2與半導體基底一表面10S實質垂直。第一通道72及第二通道74在一末端相接觸，且通道70具有一第一摻雜型態，例如N型。在一些例示實施例中，通道70之厚度，例如通道74厚度約為5nm，但本揭露不以此限。在一些例示實施例中，通道70之長度，例如第一通道72長度加上第二通道74長度大約100nm，但本揭露不以此限。 在一些實施例中，第一源/汲極76形成在半導體基底10上，並與第一通道72接觸。在一些實施例中，第二源/汲極78成在第二通道74上方，並與第二通道74接觸。第一源/汲極76及第二源/汲極78與通道70具有相同的摻雜型態，因此一無接面的界面在第一源/汲76和第一通道72之間，與第二源/汲極78和第二通道74之間形成。在一些實施例中，第一源/汲極76、第二源/汲極78、及通道70之摻雜濃度實質上相同。在一些例示實施例中，第一源/汲極76、第二源/汲極78及通道70之摻雜濃度大約1*10 19atom/cm 3，但本揭露不限於此。 閘極50形成在第一通道72之一上表面72U及第二通道74側表面74S之上。閘極50露出第二通道74之一上表面74U。在一些實施例中，閘極50具有第二摻雜型態，例如P型，係與第一摻雜型態不同。在一些實施例中，閘極50之摻雜濃度高於通道70之摻雜濃度。在一些例示實施例中，閘極50摻雜濃度大約1*10 20atom/cm 3，但本揭露不限於止。 閘極介電層40形成在閘極50和通道70之間。在一些實施例中，閘極介電層40包括一氧化物層，例如氧化矽層。一些例示實施例中，閘極介電層40之厚度大約1nm，但本揭露不限於此。閘極50、通道70、第一源/汲極76及第二源/汲極78之摻雜濃度，與閘極介電層40及通道70之厚度可經設置以調整空乏區的位置。如此，無接面電晶體元件2是處於”常關”狀態。亦即，截取電壓(Vt)是正值。 在一些實施例中，無接面電晶體元件2另包括一第一電性接點62以電性連接第一源/汲極76、一第二電性接點64以電性連接第二源/汲極78並應用或接收電壓。在一些實施例中，無接面電晶體元件2另包括其它電性接點(圖未繪示)以連接閘極50並提供電壓于閘極50。 在一些實施例中，閘極50環繞第二通道74之側邊74S形成一閘極全環(gate-all-around, GAA)結構。於是，通道70的寬度實質上等於第二通道74之周長。例如，第二通道74具有一長方體結構，其四側邊74S均被閘極50環繞，如圖3C列示。 圖4是根據本揭露之一些實施例的電氣特性圖，例示一無接面電晶體元件在汲極電壓為1伏特(Vd=1V)時，汲極電流(Id)對閘極電壓(Vg)的電氣特性。參照圖4，提供較低之閘極電壓(Vg=1.6V)，無接面電晶體之汲極電流(Id)具有較大電流，亦即無接面電晶體元件具有較大之載子遷移率(carrier mobility)。 根據本揭露之一些實施中，無接面電晶體元件是一垂直通道閘極全環無接面場效電晶體(gate-all-around junctionless field effect transistor , GAAJLFET)。GAAJLFET元件優勢在於其較低熱預算、較低漏電流、較大開/關比及較大擺動(swing)。且垂直通道結構可以節省佈局面積，容易整合至不同電子元件製造的過程，例如DRAM。 相反地，場效電晶體元件具有PN接面，在元件尺寸縮小，將面臨短通道效應(SCE)，導致高漏電流、更大次臨限擺幅 (subthreshold swing)及汲極偏壓導致通道能障降低效應(Drain Induced Barrier Lowering effect, DIBL)。 本揭露提供一種無接面電晶體元件，包括：一半導體基底、一通道、一第一源/汲極、一第二源/汲極、一閘極及一閘極介電層。該半導體基底具有一表面。該通道形成在該半導體基底上。該通道包括一第一通道，係實質平行半導體基底之一表面並橫向延伸，以及一第二通道，係實質垂直半導體基底之該表面並垂直延伸。第一通道及第二通道在一末端相接觸，且通道具有一第一摻雜型態。第一源/汲極形成在半導體基底上，並與第一通道接觸。第一源/汲極具有一第一摻雜型態。第二源/汲極形成在半導體基底上，並與第二通道接觸。第二源/汲極具有一第二摻雜型態。閘極沈積在該第一通道之一上表面及該第二通道之側表面上，且該閘極具有與該第一摻雜型態不同的一第二摻雜型態。閘極介電層沈積在閘極與通道之間。 本揭露提供一種無接面電晶體元件之製造方法。該製造方法包括以下步驟。提供一半導體基底。形成一半導體摻雜結構於半導體基底上，該半導體摻雜結構具有一第一摻雜型態。該半導體摻雜結構包括一第一摻雜結構及一第二摻雜結構，其中，第一摻雜結構實質平行半導體基底之一表面並橫向延伸，第二摻雜結構實質垂直半導體基底之該表面並垂直延伸。形成一閘極介電層及一閘極在半導體摻雜結構上。閘極具有與第一摻雜型態不同之一第二摻雜型態。 雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。 再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
1‧‧‧無接面電晶體元件
2‧‧‧無接面電晶體元件
10‧‧‧半導體基底
10S‧‧‧表面
12‧‧‧摻雜井
14‧‧‧隔離結構
20‧‧‧摻雜區
22‧‧‧犧牲層
30‧‧‧半導體摻雜結構
32‧‧‧第一摻雜結構
32U‧‧‧上表面
34‧‧‧第二摻雜結構
34S‧‧‧側表面
34U‧‧‧上表面
40‧‧‧閘極介電層
50‧‧‧閘極
60‧‧‧介電層
62‧‧‧第一電性接點
64‧‧‧第二電性接點
70‧‧‧通道
72‧‧‧第一通道
72U‧‧‧側表面
74‧‧‧第二通道
74S‧‧‧側表面
74U‧‧‧上表面
76‧‧‧第一源/汲極
78‧‧‧第二源/汲極
100‧‧‧方法
110‧‧‧步驟
120‧‧‧步驟
130‧‧‧步驟
L1‧‧‧方向
L2‧‧‧方向
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1是根據本揭露之一些實施例的流程圖，例示一無接面電晶體元件之製造方法。 圖2A、圖2B、圖2C、圖2D、圖2E、圖2F是根據本揭露之一些實施例的示意圖，例示圖1之製造方法。 圖3A是根據本揭露之一些實施例的透視圖，例示一無接面電晶體元件。 圖3B是根據本揭露之一些實施例的剖面圖（沿著圖3A中A-A線），例示一無接面電晶體元件。 圖3C是根據本揭露之一些實施例的上視圖，例示一無接面電晶體元件。 圖4是根據本揭露之一些實施例的電氣特性圖，例示一無接面電晶體元件在汲極電壓為1伏特(Vd=1V)時，汲極電流(Id)對閘極電壓(Vg)的電氣特性。

Claims (8)

  1. 一種無接面電晶體元件，包括：一半導體基底，具有一表面；一通道，形成在該半導體基底上，且該通道包括一第一通道，其係實質平行該半導體基底之該表面並橫向延伸，以及一第二通道，係實質垂直該半導體基底之該表面並垂直延伸，其中該第一通道及該第二通道在一末端相接觸，且該通道具有一第一摻雜型態；一第一源/汲極形成在該半導體基底上，並與該第一通道接觸，其中該第一源/汲極具有該第一摻雜型態；一第二源/汲極形成在該半導體基底上，並與該第二通道接觸，其中該第二源/汲極具有該第一摻雜型態；以及一閘極，形成在該第一通道之一上表面及該第二通道之側表面上，該閘極具有一第二摻雜型態，其中該第二摻雜型態與該第一摻雜型態不同；其中該第一源/汲極之摻雜濃度、該第二源/汲極之摻雜濃度及通道之摻雜濃度實質上相同。
  2. 如請求項1所述之無接面電晶體元件，其中該閘極之摻雜濃度高於該通道之摻雜濃度。
  3. 一種無接面電晶體元件，包括：一半導體基底，具有一表面；一通道，形成在該半導體基底上，且該通道包括一第一通道，其係實質平行該半導體基底之該表面並橫向延伸，以及一第二通道，係實質垂直該半導體基底之該表面並垂直延伸，其中該第一通道及該第二通道在一末端相接觸，且該通道具有一第一摻雜型態；一第一源/汲極形成在該半導體基底上，並與該第一通道接觸，其中該第一源/汲極具有該第一摻雜型態；一第二源/汲極形成在該半導體基底上，並與該第二通道接觸，其中該第二源/汲極具有該第一摻雜型態；以及一閘極，形成在該第一通道之一上表面及該第二通道之側表面上，該閘極具有一第二摻雜型態，其中該第二摻雜型態與該第一摻雜型態不同；其中該半導體基底另包括一摻雜井，該摻雜井位於該通道下方且具有該第二摻雜型態。
  4. 如請求項3所述之無接面電晶體元件，其中該摻雜井之摻雜濃度低於該通道之摻雜濃度。
  5. 一種無接面電晶體元件之製造方法，其步驟包括：提供一半導體基底；形成一半導體摻雜結構於該半導體基底上，該半導體摻雜結構係具有一第一摻雜型態，且該半導體摻雜結構包括一第一摻雜結構及一第二摻雜結構，其中該第一摻雜結構實質平行該半導體基底之一表面並橫向延伸，第二摻雜結構實質垂直該半導體基底之該表面並垂直延伸；以及形成一閘極介電層及一閘極於該半導體摻雜結構上，其中該閘極具有一第二摻雜型態，且該第二摻雜型態與該第一摻雜型態不同；其中形成該半導體摻雜結構步驟包括：形成一摻雜區於該半導體基底中，該摻雜區具有一第一摻雜型態；圖案化該摻雜區以形成該半導體摻雜結構。
  6. 一種無接面電晶體元件之製造方法，其步驟包括：提供一半導體基底；形成一半導體摻雜結構於該半導體基底上，該半導體摻雜結構係具有一第一摻雜型態，且該半導體摻雜結構包括一第一摻雜結構及一第二摻雜結構，其中該第一摻雜結構實質平行該半導體基底之一表面並橫向延伸，第二摻雜結構實質垂直該半導體基底之該表面並垂直延伸；以及形成一閘極介電層及一閘極於該半導體摻雜結構上，其中該閘極具有一第二摻雜型態，且該第二摻雜型態與該第一摻雜型態不同；其中該閘極介電層及該閘極覆蓋該第一摻雜結構之一上表面及該第二摻雜結構之側表面，並露出該第二通道之一上表面；其中形成該閘極介電層及該閘極於該半導體摻雜結構上之步驟包括：形成該閘極介電層於該半導體摻雜結構上方；形成該閘極於該閘極介電層上方；摻雜該閘極；及移除部份該閘極與該閘極介電層，露出該第二摻雜結構之該上表面；其中形成該閘極介電層於該半導體摻雜結構上之步驟包括熱成長一熱氧化層。
  7. 一種無接面電晶體元件之製造方法，其步驟包括：提供一半導體基底；形成一半導體摻雜結構於該半導體基底上，該半導體摻雜結構係具有一第一摻雜型態，且該半導體摻雜結構包括一第一摻雜結構及一第二摻雜結構，其中該第一摻雜結構實質平行該半導體基底之一表面並橫向延伸，第二摻雜結構實質垂直該半導體基底之該表面並垂直延伸；以及形成一閘極介電層及一閘極於該半導體摻雜結構上，其中該閘極具有一第二摻雜型態，且該第二摻雜型態與該第一摻雜型態不同；其中該第一摻雜結構之摻雜濃度與該第二摻雜結構之摻雜濃度實質上相同。
  8. 一種無接面電晶體元件之製造方法，其步驟包括：提供一半導體基底；形成一半導體摻雜結構於該半導體基底上，該半導體摻雜結構係具有一第一摻雜型態，且該半導體摻雜結構包括一第一摻雜結構及一第二摻雜結構，其中該第一摻雜結構實質平行該半導體基底之一表面並橫向延伸，第二摻雜結構實質垂直該半導體基底之該表面並垂直延伸；以及形成一閘極介電層及一閘極於該半導體摻雜結構上，其中該閘極具有一第二摻雜型態，且該第二摻雜型態與該第一摻雜型態不同；其中該閘極之摻雜濃度高於該半導體摻雜結構之摻雜濃度。
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