CN100552920C - 半导体元件及其制造方法 - Google Patents

Abstract

一种半导体元件的制造方法，先提供基底，基底包括了高压元件区与低压元件区，且高压元件区具有源极/漏极预定区、接点预定区与沟道预定区。于基底上形成一层第一介电层。然后，移除低压元件区的第一介电层，同时，一并移除高压元件区的源极/漏极预定区、接点预定区的第一介电层。接着，于低压元件区上形成一层第二介电层，其中第二介电层的厚度小于第一介电层的厚度。继而，于沟道预定区与低压元件区上分别形成栅极，而后，于源极/漏极预定区的基底中形成源极/漏极区。

Description

半导体元件及其制造方法

技术领域

本发明涉及一种集成电路结构及其制造方法，尤其涉及一种半导体元件及其制造方法。

背景技术

随着集成电路领域的快速发展，高效能、高集成度、低成本、轻薄短小已成为电子产品设计制造上所追寻的目标。对目前的半导体产业而言，为了符合上述目标，往往需要在同一芯片上，制造出多种功能的元件。

将高压元件与低压元件整合在同一芯片上，例如系统单芯片(system onchip，简称SOC)是可以达到上述要求的一种方法。然而，为了能够承受较高的击穿电压(breakdown voltage)，高压元件中栅氧化层的厚度往往会远厚于低压元件中栅氧化层的厚度。这么一来，将使得高压元件与低压元件的整合工艺当中，出现种种难题。

为了因应栅氧化层厚度不同的需求，一般的作法是先形成一整层厚度约大于300埃的高压栅氧化层，然后利用光刻蚀刻的方式，移除低压元件区部分的高压栅氧化层。之后，再形成低压元件区的低压栅氧化层。而且，由于高压栅氧化层同样会覆盖于高压元件区上预定进行离子注入的区域，如源极/漏极区、井区接点掺杂区等处，因此，为了便于控制离子注入的浓度、深度与轮廓，往往需要再以另一道光刻蚀刻工艺，移除这些区域上的高压栅氧化层。此种方法需要的光掩模数多，不但会拉长制造流程、增加工艺的复杂度，也会提高制造成本。

发明内容

有鉴于此，本发明提供一种半导体元件的制造方法，利用同一道工艺，于移除低压元件区上介电层的同时，一并移除高压元件区中，预定形成源极/漏极区与井区接点掺杂区上的介电层。

本发明提出一种半导体元件，在高压元件区中，预定形成掺杂区的基底上所设置的介电层，与低压元件区中的栅介电层约略相同，有助于后续掺杂剂注入的工艺。

本发明提出一种半导体元件的制造方法，先提供基底，基底包括了高压元件区与低压元件区，且高压元件区具有源极/漏极预定区、接点预定区与沟道预定区。于基底上形成一层第一介电层。然后，移除低压元件区的第一介电层，同时，一并移除源极/漏极预定区、接点预定区的第一介电层。接着，至少于低压元件区上形成一层第二介电层，其中第二介电层的厚度小于第一介电层的厚度。继而，于沟道预定区与低压元件区上分别形成栅极，而后，于源极/漏极预定区的基底中形成源极/漏极区。

在本发明的一实施例中，上述的半导体元件的制造方法，其中，第二介电层还包括形成于源极/漏极预定区与接点预定区的基底上。

在本发明的一实施例中，上述的半导体元件的制造方法，其中第二介电层的形成方法包括热氧化法。

在本发明的一实施例中，上述的半导体元件的制造方法，其中移除低压元件区的第一介电层，同时，一并移除源极/漏极预定区、接点预定区的第一介电层的方法例如是先于第一介电层上形成一层图案化光致抗蚀剂层，裸露出低压元件区、源极/漏极预定区与接点预定区的第一介电层。再移除裸露出的第一介电层以及图案化光致抗蚀剂层。

在本发明的一实施例中，上述的半导体元件的制造方法，还包括于移除裸露出的第一介电层之前，进行一离子注入工艺。

在本发明的一实施例中，上述的半导体元件的制造方法，其中，于形成第一介电层之前，基底中已形成有多个隔离结构，分隔高压元件区与低压元件区。

在本发明的一实施例中，上述的半导体元件的制造方法，其中，高压元件区包括一N型元件区与一P型元件区。

在本发明的一实施例中，上述的半导体元件的制造方法，其中，这些隔离结构为多个浅沟渠隔离结构，分隔N型元件区、P型元件区与低压元件区。

在本发明的一实施例中，上述的半导体元件的制造方法，其中，这些隔离结构为多个场氧化层，分隔N型元件区、P型元件区与低压元件区，且这些场氧化层还包括分隔源极/漏极预定区、接点预定区与沟道预定区。

在本发明的一实施例中，上述的半导体元件的制造方法，其中第一介电层的形成方法包括热氧化法。

在本发明的一实施例中，上述的半导体元件的制造方法，其中，栅极的材料包括掺杂多晶硅。

本发明提出一种半导体元件，包括了基底、高压晶体管、高压井区、井区接点掺杂区、低压晶体管与介电层。基底具有高压元件区与低压元件区。高压晶体管设置于高压元件区的基底上，高压晶体管包括由下而上堆叠设置的一高压栅介电层与一栅极，以及设置于栅极两侧的一源极/漏极区。高压井区设置于高压元件区的基底中。井区接点掺杂区则设置于高压井区的基底中。低压晶体管设置于低压元件区的基底上，低压晶体管包括由下而上堆叠设置的低压栅介电层与栅极。介电层设置于源极/漏极区与井区接点掺杂区的基底上，低压栅介电层的厚度小于高压栅介电层的厚度，且介电层与低压栅介电层的厚度约略相等。

在本发明的一实施例中，上述的半导体元件，其中介电层与低压栅介电层是在同一个步骤中所形成的。

在本发明的一实施例中，上述的半导体元件，其中介电层与低压栅介电层的形成方法包括热氧化法。

在本发明的一实施例中，上述的半导体元件，其中基底中设置有多个隔离结构，分隔高压元件区与低压元件区。

在本发明的一实施例中，上述的半导体元件，高压元件区包括一N型元件区与一P型元件区。

在本发明的一实施例中，上述的半导体元件，其中，这些隔离结构为多个浅沟渠隔离结构，分隔N型元件区、P型元件区与低压元件区。

在本发明的一实施例中，上述的半导体元件，其中，这些隔离结构为多个场氧化层，分隔N型元件区、P型元件区与低压元件区，且这些场氧化层还包括分隔栅极、源极/漏极区与井区接点掺杂区。

本发明提供的半导体元件及其制造方法，可以减少工艺所需的光掩模数，于同一道光掩模，一并移除低压元件区上的介电层，以及高压元件区上部分区域的介电层，而无须于形成掺杂区之前，再利用另一道光掩模，除去高压元件区上的部分介电层。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举优选实施例，并配合附图，作详细说明如下。

附图说明

图1A至图1D是绘示本发明一实施例的一种半导体元件的制造流程剖面图。

主要元件符号说明

100：基底

102：高压元件区

104：低压元件区

102a：源极/漏极预定区

102b：接点预定区

102c：沟道预定区

112a：高压P井

112b：高压N井

114a：低压P井

114b：低压N井

116a：N型渐进区

116b：N型漂移区

116c：N型沟道掺杂区

118a：P型渐进区

118b：P型漂移区

118c：P型沟道掺杂区

120：隔离结构

130、140b：介电层

135：高压栅介电层

140a：介电层(低压栅介电层)

150：高压晶体管

151、161：栅极

153、163：间隙壁

155、165：源极/漏极区

157：井区接点掺杂区

160：低压晶体管

具体实施方式

图1A至图1D为本发明一实施例的一种半导体元件的制造方法。

请参照图1A，此制造方法例如是先提供基底100，基底100包括有高压元件区102与低压元件区104，且高压元件区102具有源极/漏极预定区102a、接点预定区102b与沟道预定区102c。基底100例如是硅基底，高压元件区102的基底100中例如是已形成有高压P井112a与高压N井112b，以作为后续N型晶体管与P型晶体管的井区。高压P井112a的掺杂剂例如是硼或二氟化硼等P型掺杂剂。高压N井112b的掺杂剂例如是砷离子或磷离子等N型掺杂剂。低压元件区104的基底100中例如是同样形成有低压P井114a与低压N井114b。

在一实施例中，基底100中还形成有多个隔离结构120，分隔高压元件区102与低压元件区104，隔离结构120也用来分隔高压元件区102中的高压P井112a与高压N井112b。隔离结构120例如是浅沟渠隔离结构或是场氧化层，其材料为绝缘材料，其例如是氧化硅。至于其形成方法为熟悉本领域者所周知，于此不多赘述。

在本实施例中，隔离结构120例如是场氧化层，其不仅用来隔离相邻的晶体管，还可以将高压元件区102的源极/漏极预定区102a、接点预定区102b与沟道预定区102c隔离开来。

另外，由于高压元件区102上的晶体管需要承受较大的电压，为了避免因高压所产生的漏电或不正常导通，于高压P井112a的源极/漏极预定区102a中，还会形成N型渐进(grade)区116a、N型漂移(drift)区116b，于高压P井112a的沟道预定区102c中形成N型沟道掺杂区116c。另外，于高压N井112b的源极/漏极预定区102a中，则形成P型渐进(grade)区118a、P型漂移(drift)区118b，以及于高压N井112b的沟道预定区102c中形成P型沟道掺杂区118c。

请继续参照图1A，于基底100上形成一层介电层130。介电层130的材料例如是氧化硅，其形成方法例如是热氧化法或化学气相沉积法。

然后，请参照图1B，移除低压元件区104的介电层130，同时，一并移除源极/漏极预定区102a、接点预定区102b的介电层130，以于沟道预定区102c的基底100上定义出一层高压栅介电层135。移除这些区域的介电层130的方法例如是先于基底100上形成一层图案化掩模层(未绘示)，裸露出低压元件区104、源极/漏极预定区102a与接点预定区102b，然后利用湿式蚀刻法或干式蚀刻法移除裸露出的介电层130，接着以湿式去光致抗蚀剂或干式去光致抗蚀剂移除图案化光致抗蚀剂层。

继而，请继续参照图1B，至少于低压元件区104上形成一层介电层140a，这层介电层140a就是作为低压元件的低压栅介电层之用，介电层140a的厚度小于介电层130的厚度。在一实施例中，介电层140a的厚度例如是40～100埃。以栅极电压约3伏特的低压元件来说，较常用的厚度例如是65埃。介电层140a的材料例如是氧化硅，其形成方法例如是热氧化法。由于源极/漏极预定区102a、接点预定区102b的介电层130在上一步骤已经移除，裸露出这些区域的基底100，因此，在热氧化法的过程中，源极/漏极预定区102a与接点预定区102b的基底100上也同时会形成一层介电层140b。

之后，请参照图1C，于沟道预定区102c与低压元件区104的基底100上分别形成栅极151与栅极161。栅极151、161的材料例如是掺杂多晶硅，其形成方法例如是先形成一层共形的掺杂多晶硅层(未绘示)，然后再进行光刻蚀刻工艺以形成的。其中，掺杂多晶硅层例如是利用化学气相沉积法形成一层未掺杂多晶硅层后，进行离子注入步骤以形成的，当然也可以采用原位注入掺杂剂的方式以化学气相沉积法形成。

在形成栅极151、161之后，还可以在栅极151、161侧壁形成间隙壁153、163，间隙壁153、163的材料例如是氧化硅之类的介电材料，其形成方法例如是先在基底100上形成一层间隙壁材料层(未绘示)，然后进行各向同性蚀刻，移除部分间隙壁材料层，以形成栅极侧壁的间隙壁153、163。为了增加导电性，栅极151、161上还可以形成金属硅化物(未绘示)，如硅化钨。

接下去，请参照图1D，进行掺杂剂注入工艺，以于源极/漏极区预定区102a的基底100中形成源极/漏极区155与井区接点掺杂区157。其中，源极/漏极区155的位置例如是与先前的渐进区(116a、118a)至少有部分重叠。高压元件区102的基底100上例如是形成有不同导电型的晶体管，在高压P井112a上会形成N型晶体管，在高压N井112b上会形成P型晶体管。

在一实施例中，例如是先进行一道P型离子注入工艺，于高压N井112b中形成P型的源极/漏极区155，于高压P井112a中形成P型的井区接点掺杂区157。当然，低压N井114b中也可以一并形成P型的源极/漏极区165。

之后进行一道N型离子注入工艺，于高压P井112a中形成N型的源极/漏极区155，于高压N井112b中形成N型的井区接点掺杂区157。当然，低压P井114a中也可以一并形成N型的源极/漏极区165。至于后续形成接触窗与井区接点(pick-up)的步骤，为熟知本技艺者所周知，于此不赘述。

因为原本形成于源极/漏极预定区102a与接点预定区102b上的介电层130已经在移除低压元件区104的介电层130的同时被移除了，因此，在进行上述离子注入工艺之前，不必再使用另一道光掩模工艺以打开这些区域。所形成的掺杂区浓度与轮廓也可以受到良好的控制。换言之，本实施例的半导体元件的制造方法可以节省一道光掩模而缩短制造流程，并且降低制造成本，此外，还有助于后续掺杂剂注入工艺的控制。

以下说明本发明一实施例的一种半导体元件。

请参照图1D，此半导体元件包括基底100、高压井区、高压晶体管150、井区接点掺杂区157、低压晶体管160与介电层140b。

基底100具有高压元件区102与低压元件区104。高压井区设置于高压元件区102的基底100中。在一实施例，高压井区例如是有高压P井112a与高压N井112b，设置于高压元件区102上，以配合不同导电型的高压晶体管150。

高压晶体管150包括由下而上堆叠设置的高压栅介电层135与栅极151，以及设置于栅极151两侧的高压井区中的源极/漏极区155。高压栅介电层135的材料例如是氧化硅，其厚度例如是大于500埃，例如介于700～900埃，视元件的需求而定。栅极151的材料例如是掺杂多晶硅、金属或金属硅化物等材料。栅极151两侧还可以设置有间隙壁153，间隙壁153的材料例如是氧化硅之类的介电材料。

源极/漏极区155例如是N型掺杂区或P型掺杂区。高压P井112a之中的源极/漏极区155为N型掺杂区，其例如是含有浓度为1×10¹⁵/立方厘米的砷离子或磷离子的掺杂剂，设置于高压P井112a上的高压晶体管150为N型的晶体管。高压N井112b之中的源极/漏极区155为P型掺杂区，其例如是含有浓度为1×10¹⁵/立方厘米的硼离子，设置于高压N井112b上的高压晶体管150为P型的晶体管。

高压井区(高压P井112a与高压N井112b)之中，还设置有井区接点掺杂区157，依照不同导电型井区，而为P型或N型的井区接点掺杂区157。

低压元件区104的基底100中例如是设置有低压井区(低压P井114a与低压N井114b)。低压晶体管160设置低压井区的基底100上。低压晶体管160包括有由下而上堆叠设置的低压栅介电层140a与栅极161，以及栅极161两侧的低压井区中的源极/漏极区165。低压栅介电层140a的厚度小于高压栅介电层135的厚度，其例如是40～100埃之间，例如是65埃。

介电层140b设置于高压元件区102的源极/漏极区155与井区接点掺杂区157的基底100。介电层140b与低压介电层140a的厚度约略相等。在一实施例中，介电层140b例如是与低压栅介电层140a在同一步骤中所形成的。

高压元件区102与低压元件区104之间设置有隔离结构120。隔离结构120例如是场氧化层或是浅沟渠隔离结构，其材料例如是氧化硅。隔离结构120还可以设置于高压元件区102的基底100中，隔离高压P井112a与高压N井112b。在一实施例中，高压元件区102的源极/漏极区155、栅极151、井区接点掺杂区157之间也可以设置有场氧化层的隔离结构120。

综上所述，上述实施例中，利用同一道光掩模，将低压元件区104与高压元件区102的源极/漏极预定区102a、接点预定区102b上的介电层130一并移除。因此，在后续形成掺杂区(源极/漏极区155、井区接点掺杂区157)的步骤前，无须再以另一道光掩模，将高压元件区102的源极/漏极预定区102a、接点预定区102b上的介电层130除去，而可以直接进行掺杂剂注入的步骤。如此一来，不但可以降低制造成本、缩短制造流程，对于后续的掺杂剂轮廓与浓度也可以获得更好的掌握。

虽然本发明已以优选实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的前提下，可作些许的更动与润饰，因此本发明的保护范围当视所附权利要求所界定者为准。

Claims (10)

1.一种半导体元件的制造方法，包括：

提供基底，该基底包括高压元件区与低压元件区，且该高压元件区包括源极/漏极预定区、接点预定区与沟道预定区；

于该基底上形成第一介电层；

移除该低压元件区的该第一介电层，同时，一并移除该源极/漏极预定区、该接点预定区的该第一介电层，而留下沟道预定区的该第一介电层；

至少于该低压元件区上形成第二介电层，其中该第二介电层的厚度小于该第一介电层的厚度；

于该沟道预定区与该低压元件区上分别形成栅极；以及

于该源极/漏极预定区的该基底中形成源极/漏极区。

2.如权利要求1所述的半导体元件的制造方法，其中该第二介电层还包括形成于该源极/漏极预定区与该接点预定区的该基底上。

3.如权利要求1所述的半导体元件的制造方法，其中该第二介电层的形成方法包括热氧化法。

4.如权利要求1所述的半导体元件的制造方法，其中移除该低压元件区的该第一介电层，同时，一并移除该源极/漏极预定区、该接点预定区的该第一介电层的方法包括：

于该第一介电层上形成图案化光致抗蚀剂层，裸露出该低压元件区、该源极/漏极预定区与该接点预定区的该第一介电层；

移除裸露出的该第一介电层；以及

移除该图案化光致抗蚀剂层。

5.如权利要求4所述的半导体元件的制造方法，还包括于移除裸露出的该第一介电层之前，进行离子注入工艺。

6.如权利要求1所述的半导体元件的制造方法，其中，于形成该第一介电层之前，该基底中已形成有多个隔离结构，分隔该高压元件区与该低压元件区。

7.如权利要求6所述的半导体元件的制造方法，其中，该高压元件区包括N型元件区与P型元件区。

8.如权利要求7所述的半导体元件的制造方法，其中，该些隔离结构为多个浅沟渠隔离结构，分隔该N型元件区、该P型元件区与该低压元件区。

9.如权利要求7所述的半导体元件的制造方法，其中，该些隔离结构为多个场氧化层，分隔该N型元件区、该P型元件区与该低压元件区，且该些场氧化层还包括分隔该源极/漏极预定区、该接点预定区与该沟道预定区。

10.如权利要求1所述的半导体元件的制造方法，其中该第一介电层的形成方法包括热氧化法。

Images