TWI632620B

TWI632620B - 半導體裝置及其製造方法

Info

Publication number: TWI632620B
Application number: TW106109108A
Authority: TW
Inventors: 陳立哲; 邱建維; 宋建憲
Original assignee: 世界先進積體電路股份有限公司
Priority date: 2017-03-20
Filing date: 2017-03-20
Publication date: 2018-08-11
Also published as: TW201836019A

Abstract

半導體裝置的製造方法包含在半導體基底上形成第一閘極結構，第一閘極結構包含第一閘極介電層和形成於第一閘極介電層上的第一閘極電極層，在半導體基底上形成絕緣材料層，絕緣材料層覆蓋半導體基底和第一閘極結構，移除位於高壓元件區之絕緣材料層的一部分，以在半導體基底上之高壓元件區形成第二閘極介電層，以及在第二閘極介電層上形成第二閘極電極層。

Description

半導體裝置及其製造方法

本發明是關於半導體裝置及其製造方法，特別是關於高壓元件的製造方法。

半導體積體電路(integrated circuit，IC)工業在過去數十年間經歷了快速的成長，在半導體裝置的尺寸依循摩爾定律(Moore’s Law)持續縮小的演進下，裝置的運算速度與製程技術也不斷地在提升。另一方面，為了實現更多元化以及高效能的設計，高壓元件的應用在電子產品中的需求逐漸成長。在高壓元件的製程中，為了在縮小裝置尺寸的同時節省製程成本以及提供最佳的元件效能，半導體積體電路工業在材料與製程設計方面皆不斷地在進步。

雖然目前的半導體裝置及其製造方法已足夠應付它們原先預定的用途，但它們仍未在各個方面皆徹底的符合要求，因此半導體積體電路的製程技術目前仍有需努力的方向。

根據一些實施例，提供半導體裝置的製造方法。半導體裝置的製造方法包含在半導體基底上形成第一閘極結構，第一閘極結構包含第一閘極介電層和形成於第一閘極介電層上的第一閘極電極層。半導體裝置的製造方法也包含在半導體基底上形成絕緣材料層，絕緣材料層覆蓋半導體基底和第一閘極結構。半導體裝置的製造方法更包含移除位於高壓元件區之絕緣材料層的一部分，以在半導體基底上之高壓元件區形成第二閘極介電層，以及在第二閘極介電層上形成第二閘極電極層。

根據一些實施例，提供半導體裝置。半導體裝置包含設置於半導體基底上的第一閘極結構，第一閘極結構包含第一閘極介電層和位於第一閘極介電層上的第一閘極電極層。半導體裝置也包含設置於半導體基底上的絕緣層，絕緣層覆蓋半導體基底的一部分和第一閘極結構。半導體裝置更包含設置於半導體基底上的第二閘極介電層，以及設置於第二閘極介電層上的第二閘極電極層，其中絕緣層和第二閘極介電層係由絕緣材料層製成，且第二閘極介電層的厚度大於第一閘極介電層的厚度。

根據另一些實施例，提供半導體裝置。半導體裝置包含設置於半導體基底上的閘極介電層，以及設置於閘極介電層上的金屬閘極電極層，其中閘極介電層和金屬閘極電極層組成閘極結構。半導體裝置也包含分別設置於閘極結構的兩側的源極區和汲極區，其中閘極結構為高壓元件的閘極結構。

為讓本發明之特徵和優點能更明顯易懂，下文特舉出一些實施例，並配合所附圖式，作詳細說明如下。

100‧‧‧低壓元件區

101‧‧‧半導體基底

103‧‧‧隔離結構

105‧‧‧第一閘極介電層

107‧‧‧第一閘極電極層

109‧‧‧第一閘極結構

111、311‧‧‧間隙壁

113‧‧‧第一源極區

115‧‧‧第一汲極區

117‧‧‧絕緣材料層

119、121‧‧‧絕緣層

123‧‧‧層間介電層

125‧‧‧第一源極接觸窗

127‧‧‧第一汲極接觸窗

200‧‧‧高壓元件區

205‧‧‧第二閘極介電層

207‧‧‧第二閘極電極層

209‧‧‧第二閘極結構

213‧‧‧第二源極區

215‧‧‧第二汲極區

225‧‧‧第二源極接觸窗

227‧‧‧第二汲極接觸窗

300‧‧‧電容元件區

307‧‧‧多晶矽電極

317‧‧‧金屬電極

325、327‧‧‧接觸窗

400‧‧‧低壓元件

500‧‧‧高壓元件

600‧‧‧電容元件

SL1、SL2‧‧‧切割線

藉由以下的詳述配合所附圖式，我們能更加理解本發明的觀點。值得注意的是，根據工業上的標準慣例，一些部件(feature)可能沒有按照比例繪製。事實上，為了能清楚地討論，這些部件的尺寸可能被增加或減少。

第1-6圖是根據本發明的一些實施例，顯示形成半導體裝置之方法的各個階段的剖面示意圖；第7圖是根據本發明的一些實施例，顯示半導體裝置之高壓元件的剖面示意圖；第8圖是根據本發明的一些實施例，顯示半導體裝置之高壓元件的電性曲線圖。

以下內容提供了很多不同的實施例或範例，用於實施所提供的半導體裝置之不同部件。各部件和其配置的具體範例描述如下，以簡化本發明的實施例。當然，這些僅僅是範例，並非用以限定本發明。舉例而言，敘述中若提及第一部件形成在第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的部件形成在第一和第二部件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複使用參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或形態之間的關係。

以下描述實施例的一些變化。在不同圖式和說明的實施例中，相似的參考數字被用來標明相似的部件。可以理解的是，在所述方法的前、中、後可以提供額外的操作，且一些敘述的操作可為了該方法的其他實施例被取代或刪除。

本發明的一些實施例係在具有金屬-絕緣層-多晶矽(metal-insulator-polysilicon，MIP)結構之半導體裝置的製程中，藉由寄生的方式來製造高壓元件，例如具有可承受高閘極電壓的電晶體，一方面同時形成具有低壓元件和高壓元件的半導體裝置，另一方面減少製程中所需的遮罩數目，使得製造成本大幅降低。

本發明的一些實施例提供製造半導體裝置的方法。第1-6圖是根據本發明的一些實施例，顯示形成包含低壓元件400、高壓元件500和電容元件600之半導體裝置的方法之各個階段的剖面示意圖。

根據一些實施例，如第1圖所示，在半導體基底101內形成一些隔離結構103。一些實施例中，半導體基底101可由矽或其他半導體材料製成，或者，半導體基底101可包含其他元素半導體材料，例如鍺(Ge)。一些實施例中，半導體基底101可由化合物半導體製成，例如碳化矽、氮化鎵、砷化鎵、砷化銦或磷化銦。一些實施例中，半導體基底101由合金半導體製成，例如矽鍺、碳化矽鍺、磷化砷鎵或磷化銦鎵。一些實施例中，半導體基底101包含絕緣層上覆矽(silicon-on-insulator，SOI)基底。

如第1圖所示，上述之隔離結構103可定義出低壓元件區100和高壓元件區200之主動區的位置，而電容元件區300的位置係在一部分的隔離結構103之上。隔離結構103可使用矽局部氧化(local oxidation of silicon，LOCOS)隔離技術或淺溝槽隔離(shallow trench isolation，STI)技術而形成。當隔離結構103為淺溝槽隔離結構，而非矽局部氧化結構，使用蝕刻製程取代氧化製程來製作隔離結構103，因此可進一步縮小半導體裝置的尺寸。一些實施例中，隔離結構103係由氧化矽、氮化矽、氮氧化矽或其他合適的介電材料形成。

根據一些實施例，如第2圖所示，在由隔離結構103所定義出之低壓元件區100的主動區內，在半導體基底101上形成第一閘極介電層105。在本實施例中，第一閘極介電層105可利用熱氧化(thermal oxidation)製程和圖案化製程形成。在其他實施例中，第一閘極介電層105可利用化學氣相沉積(chemical vapor deposition，CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、原子層沉積(atomic layer deposition,ALD)製程、其他合適的製程和圖案化製程形成。此外，第一閘極介電層105之材料可為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、其它合適之材料或前述之組合。

接著，在半導體基底101上形成多晶矽層(未繪示)，且對多晶矽層進行蝕刻製程，例如乾蝕刻製程、濕蝕刻製程、電漿蝕刻(plasma etching)製程、反應性離子蝕刻(reactive ion etching，RIE)製程或其他適合的製程，以在第一閘極介電層105上形成圖案化的第一閘極電極層107，以及在電容元件區300的一部分的隔離結構103上形成圖案化的多晶矽電極307。第一閘極介電層105和第一閘極電極層107組成第一閘極結構109，第一閘極結構109位於低壓元件區100內，而多晶矽電極307則位於電容元件區300內。

接續前述，如第2圖所示，可透過沉積製程及蝕刻製程，在第一閘極結構109和多晶矽電極307的側壁上分別形成間隙壁111和311。一些實施例中，間隙壁111和311係藉由順應性地沉積間隙物層(未繪示)，再將間隙物層圖案化以形成間隙壁111和311，例如藉由非等向性地蝕刻以自先前形成之結構的水平表面移除間隙物層。此外，間隙壁111和311可包括氮化矽(SiN)、氮氧化物、碳化矽(SiC)、氮氧化矽(SiON)、氧化物或其他合適之材料，且係藉由化學氣相沉積(CVD)製程、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)製程、濺鍍(sputter)或其他合適的製程沉積。

根據一些實施例，如第3圖所示，在低壓元件區100之半導體基底101內，於第一閘極結構109的兩側形成第一源極區113和第一汲極區115，且在高壓元件區200之半導體基底101內形成第二源極區213和第二汲極區215。在本實施例中，半導體基底101為P型基底，藉由植入適當的N型摻雜物，例如磷(P)、砷(As)或其他相似者，以形成第一源極區113、第一汲極區115、第二源極區213和第二汲極區215。在另一實施例中，半導體基底101可為N型基底，藉由植入適當的P型摻雜物，例如硼(B)、鎵(Ga)、銦(In)或其他相似者，以形成第一源極區113、第一汲極區115、第二源極區213和第二汲極區215。

值得注意的是，第一源極區113和第一汲極區115係使用第一閘極結構109和間隙壁111為遮罩，植入摻雜物而形成。第二源極區213和第二汲極區215的形成係藉由在高壓元件區200之半導體基底101上形成遮罩(未繪示)，實施摻雜製程後再將遮罩移除。第二源極區213與第二汲極區215之間需預留後續將形成之閘極結構的位置。

根據一些實施例，如第4圖所示，在半導體基底101上形成絕緣材料層117，以順應性地覆蓋第一閘極結構109和多晶矽電極307。此外，絕緣材料層117更覆蓋半導體基底101內的第一源極區113、第一汲極區115、第二源極區213和第二汲極區215。一些實施例中，絕緣材料層117可包括氮氧化物、氧化物(例如，電漿增強氧化物)、氮化層-氧化層-氮化層堆疊結構、高介電常數材料層或其他適合的絕緣材料，且絕緣材料層117係藉由沉積製程而形成，例如化學氣相沉積(CVD)製程、電漿增強化學氣相沉積(PECVD)製程、濺鍍或其他合適的製程。

值得注意的是，絕緣材料層117的厚度大於低壓元件區100之第一閘極介電層105的厚度。一些實施例中，絕緣材料層117的厚度在約300Å至1200Å的範圍內。

接續前述，如第5圖所示，對絕緣材料層117實施圖案化製程，例如蝕刻製程，移除在高壓元件區200中覆蓋第二源極區213和第二汲極區215之一部分的絕緣材料層117，以形成低壓元件區100的絕緣層119、高壓元件區200的第二閘極介電層205和電容元件區300的絕緣層121。

然後，實施沉積製程以全面性地在絕緣層119、121和第二閘極介電層205上形成金屬層(未繪示)，且對金屬層進行蝕刻製程，以在第二閘極介電層205上形成第二閘極電極層207，以及在絕緣層121上形成金屬電極317。第二閘極介電層205和第二閘極電極層207組成第二閘極結構209，第二閘極結構209位於高壓元件區200內。

形成第二閘極電極層207和金屬電極317的金屬層材料可包括氮化鈦、氮化鉭、銅鋁合金或其他適合的導電材料。一些實施例中，形成第二閘極電極層207和金屬電極317的金屬層的厚度在約200Å至約800Å的範圍內。在另一些實施例中，形成第二閘極電極層207和金屬電極317的金屬層的厚度在約400Å至約600Å的範圍內。

接續前述，如第6圖所示，在半導體基底101上形成層間介電層123(inter-layer dielectric layer，ILD)。層間介電層123覆蓋低壓元件區100內的絕緣層119、高壓元件區200內的第二源極區213、第二閘極結構209和第二汲極區215，以及電容元件區300內的絕緣層121和金屬電極317。一些實施例中，層間介電層123係藉由沉積製程而形成，且層間介電層123可包括氧化物、氮化物、氮氧化物或其他適合的介電材料。

然後，實施蝕刻製程，在層間介電層123和絕緣層119、121內形成一些開口(後續用於形成接觸窗125、127、225、227、325和327)，以暴露出一部份的第一源極區113、第一汲極區115、第二源極區213、第二汲極區215以及金屬電極317。

接著，實施沉積製程，以在這些開口內和層間介電層123上形成金屬層(未繪示)，然後再對金屬層實施圖案化製程，例如蝕刻製程，以形成如第6圖所示之接觸窗125、127、225、227、325和327。此外，此蝕刻製程移除了接觸窗125、127、225、227、325和327周圍的一部份的層間介電層123。一些實施例中，第一源極接觸窗125和第一汲極接觸窗127穿過層間介電層123和絕緣層119，且分別與第一源極區113和第一汲極區115電性連接。第二源極接觸窗225和第二汲極接觸窗227穿過層間介電層123，且分別與第二源極區213和第二汲極區215電性連接。接觸窗325穿過層間介電層123和絕緣層121，且與多晶矽電極307電性連接。接觸窗327穿過層間介電層123，且與金屬電極317電性連接。一些實施例中，金屬層可包括金屬或其他適合的導電材料。

此外，在形成第一源極接觸窗125、第一汲極接觸窗127、第二源極接觸窗225、第二汲極接觸窗227、接觸窗325和327之後，完成包含低壓元件400、高壓元件500和電容元件600之半導體裝置的製程。一些實施例中，低壓元件400為可承受低閘極電壓的電晶體，高壓元件500為可承受高閘極電壓的電晶體。

一些實施例中，第一閘極結構109為低壓元件400的閘極結構，第一閘極結構109的閘極電壓約在5伏特以下，第二閘極結構209為高壓元件500的閘極結構，第二閘極結構209的閘極電壓在約6伏特至約30伏特的範圍內。第二閘極結構209與第一閘極結構109相比具有較厚的閘極介電層，例如第二閘極介電層205之厚度大於第一閘極介電層105之厚度，且第二閘極結構209具有由金屬製成的閘極電極層，例如第二閘極電極層207。

另一方面，電容元件600係由多晶矽電極307、絕緣層121和金屬電極317組成，多晶矽電極307作為電容元件600的下電極，絕緣層121作為電容元件200的電容介電層，而金屬電極317作為電容元件600的上電極。

此外，在本實施例中，由於高壓元件500的第二閘極電極層207和電容元件600的金屬電極317係由金屬製成，第二閘極電極層207和金屬電極317的厚度，例如在約200Å至約800Å的範圍內，小於採用多晶矽材料作為電極的厚度，多晶矽電極層的厚度例如在約1500Å至約3000Å的範圍內，因此可降低後續形成的層間介電層123之厚度，進而可降低製作低壓元件400、高壓元件500和電容元件600之接觸窗125、127、225、227、325和327時形成之開口的深寬比(aspect ratio，AR)，並可縮小半導體裝置的尺寸，且提升半導體裝置的品質及效能。

再者，採用多晶矽材料作為電極時，需要對多晶矽電極進行摻雜製程，以及對多晶矽電極下方的絕緣層(例如對應於本實施例中高壓元件500的第二閘極介電層205和電容元件600的絕緣層121)進行高溫緻密化(densification)製程，因此採用多晶矽材料作為電極的元件具有高製程成本及高熱預算。相對來說，根據本發明之一些實施例，採用金屬材料作為電極，無需進行摻雜製程及高溫緻密化製程，可簡化製程步驟，降低製程成本及熱預算，進而避免高溫製程影響源/汲極區的特性。

第7圖是根據本發明的一些實施例，顯示半導體裝置之高壓元件500的剖面示意圖。根據一些實施例，沿著第6圖所示之切割線SL1和SL2對包含低壓元件400、高壓元件500和電容元件600之半導體裝置實施切割製程，可單獨得出高壓元件500。

第8圖是根據本發明的一些實施例，顯示半導體裝置的高壓元件500之源極電流(I_D)的log值對源極電壓(V_D)的電性曲線圖。由第8圖可得知，源極電壓(V_D)在8伏特(Volts)以下時，高壓元件500的源極電流(I_D)為線性曲線，顯示高壓元件500在非飽和區及飽和區的運作皆無異常。另一方面，當源極電壓(V_D)大於8伏特時，源極電流(I_D)的log值可達到-9安培/微米(Amps/μm)，顯示高壓元件500在擊穿區可承受較高的崩潰電壓(breakdown voltage，V_b)。

在包含低壓元件和高壓元件之半導體裝置的製造過程中，由於高壓元件所需的閘極介電層的厚度大於低壓元件所需的閘極介電層，因此，這兩種元件的閘極介電層無法在同一道製程中同時完成。在一些實施例中，先形成厚度較大的介電材料層，然後在特定區域(例如高壓元件區)形成遮罩，藉由遮罩作為蝕刻遮罩，蝕刻移除低壓元件區內部分的介電材料層，以形成低壓元件所需之厚度較小的閘極介電層，由於製程中需要額外的遮罩，製造成本也因此提高。

本發明之實施例係在包含金屬-絕緣層-多晶矽(MIP)結構之半導體裝置的製造過程中，藉由寄生的方式來製造高壓元件，例如具有可承受高閘極電壓的電晶體，在此製造過程中，一方面同時形成包含低壓元件、高壓元件和MIP結構的半導體裝置，另一方面減少製程中所需的遮罩數目，使得製造成本被大幅降低。

以上概述數個實施例為範例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

Claims

一種半導體裝置的製造方法，包括：在一半導體基底上形成一第一閘極結構，該第一閘極結構包括一第一閘極介電層和形成於該第一閘極介電層上的一第一閘極電極層；在該半導體基底上形成一絕緣材料層，該絕緣材料層覆蓋該半導體基底和該第一閘極結構；移除位於一高壓元件區之該絕緣材料層的一部分，以在該半導體基底上之該高壓元件區形成一第二閘極介電層；以及在該第二閘極介電層上形成一第二閘極電極層。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第二閘極介電層的厚度大於該第一閘極介電層的厚度。
如申請專利範圍第1項所述之半導體裝置的製造方法，其中該第二閘極介電層和該第二閘極電極層組成一第二閘極結構，該第一閘極結構為一低壓元件的閘極結構，且該第二閘極結構為一高壓元件的閘極結構。
如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：在形成該絕緣材料層之前，在該第一閘極結構所在的一低壓元件區形成一第一源極區和一第一汲極區，以及在該高壓元件區形成一第二源極區和一第二汲極區。
如申請專利範圍第4項所述之半導體裝置的製造方法，其中在形成該第二閘極介電層之前，該絕緣材料層覆蓋該第一源極區、該第一汲極區、該第二源極區、該第二汲極區，以及該第二源極區和該第二汲極區之間的該半導體基底。
如申請專利範圍第5項所述之半導體裝置的製造方法，其中形成該第二閘極介電層的步驟包括實施一蝕刻製程，以移除覆蓋該第二源極區和該第二汲極區之該絕緣材料層的該部分，且在該第一閘極結構上形成一第一絕緣層。
如申請專利範圍第1項所述之半導體裝置的製造方法，更包括：在該半導體基底內形成一隔離結構；以及在該隔離結構上形成一電容元件，該電容元件包括一多晶矽電極，其中該多晶矽電極和該第一閘極電極層係藉由同一道製程形成；其中形成該第二閘極介電層的步驟包括實施一蝕刻製程，以移除覆蓋該第二源極區和該第二汲極區之該絕緣材料層的該部分，且在該多晶矽電極上形成一第二絕緣層。
如申請專利範圍第7項所述之半導體裝置的製造方法，其中該電容元件更包括一金屬電極形成於該第二絕緣層上，且該金屬電極和該第二閘極電極層係藉由同一道製程形成。
一種半導體裝置，包括：一第一閘極結構，設置於一半導體基底上，該第一閘極結構包括一第一閘極介電層和位於該第一閘極介電層上的一第一閘極電極層；一第一絕緣層，設置於該半導體基底上，該第一絕緣層覆蓋該半導體基底的一部分和該第一閘極結構；一第二閘極介電層，設置於該半導體基底上，其中該第一絕緣層和該第二閘極介電層係由一絕緣材料層製成，且該第二閘極介電層的厚度大於該第一閘極介電層的厚度；以及一第二閘極電極層，設置於該第二閘極介電層上。
如申請專利範圍第9項所述之半導體裝置，其中該第二閘極介電層和該第二閘極電極層組成一第二閘極結構，該第一閘極結構為一低壓元件的閘極結構，且該第二閘極結構為一高壓元件的閘極結構。
如申請專利範圍第9項所述之半導體裝置，更包括一電容元件設置於該半導體基底上，該電容元件包括一多晶矽電極和位於該多晶矽電極上的一第二絕緣層，其中該多晶矽電極和該第一閘極電極層係由一多晶矽層製成。
如申請專利範圍第11項所述之半導體裝置，其中該電容元件更包括一金屬電極設置於該第二絕緣層上，且該金屬電極和該第二閘極電極層係由一金屬層製成。
一種半導體裝置，包括：一閘極介電層，設置於一半導體基底上；一金屬閘極電極層，設置於該閘極介電層上，其中該閘極介電層和該金屬閘極電極層組成一閘極結構；一源極區和一汲極區，分別設置於該閘極結構的兩側，其中該閘極結構為一高壓元件的閘極結構；一多晶矽電極，設置於該半導體基底上；一絕緣層，設置於該多晶矽電極上，其中該絕緣層與該閘極介電層係由一絕緣材料層製成；以及一金屬電極，設置於該絕緣層上，其中該金屬電極和該閘極電極層係由一金屬層製成。