KR100948306B1 - 고전압 트랜지스터의 제조 방법 - Google Patents
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Abstract
고전압 트랜지스터의 제조 방법이 개시된다. 폴리 핑거 타입의 게이트 패턴을 갖는 고전압 트랜지스터의 제조 방법은, 활성 영역과 소자 분리 영역으로 정의되는 반도체 기판상에 소자 분리막을 형성하는 단계와, 소자 분리막 사이에 웰 픽업 접합 영역 및 실리사이드층을 형성하는 단계와, 반도체 기판상에 게이트 절연층과 폴리 실리콘층을 형성하는 단계와, 사진 및 식각 공정에 의해 게이트 절연층과 폴리 실리콘층을 패터닝하여 게이트 패턴을 형성하는 단계 및 게이트 패턴의 측부 전면의 가장 자리에 불순물 이온을 주입하는 단계를 구비하는 것을 특징으로 한다. 그러므로, 일반적인 폴리 핑거 타입 고전압 트랜지스터의 GOI PCM 페턴은 그대로 유지한 채 게이트 패턴의 측면 가장자리에 별도의 패턴을 추가하지 않으면서 이온을 주입하여 게이트 패턴의 엣지 부분의 막질을 강화하여, 폴리 핑거 타입의 커패시턴스 항복 전압을 개선시킬 수 있는 효과를 갖는다.
고전압 트랜지스터, 항복 전압, 게이트 전류, 게이트 전압
Description
본 발명은 액정 디스플레이(LCD:Liquid Crystal Display) 구동 집적 회로(LDI)등에 사용되는 고전압 트랜지스터에 관한 것으로서, 특히 고전압 트랜지스터의 제조 방법에 관한 것이다.
근래에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
이에 따라, 대표적인 반도체 장치인 메모리 장치뿐만 아니라, LCD 구동 집적 회로(LDI)에 대한 요구가 증가되고 있다. LCD 구동 집적 회로의 경우, LCD를 구동시키기 위하여 5 내지 100V급의 고전압이 인가되는 고전압 트랜지스터가 채용된다.
도 1은 폴리 핑거(Poly Finger) 형태의 일반적인 고전압 트랜지스터의 커패시턴스(capacitance) 모듈(module) 항복 전압(BV:Breakdown Voltage)을 설명하기 위한 그래프로서, 횡축은 게이트 전압(Vg)을 나타내고, 종축은 게이트 전류(Ig)를 각각 나타낸다.
흔히 프로세스 콘트롤 모니터링(PCM:Process Control Monitoring)에 존재하는 모듈 중에서, 게이트 산화막 집적(GOI:Gate Oxide Integration)과 관련하여 블럭(Block)형, 모드 핑거(Moat Finger)형, 폴리 핑거형 등의 패턴(pattern)이 그려지게 된다. 항복 전압(BV)은 게이트 막질(quality), 즉 GOI 측면에서 중요한 척도가 되는 PCM 인자(item) 중의 하나이다. 따라서, 전술한 3개의 패턴 관련 GOI item의 BV가 모두 일정 수준 이상 확보되어야 한다. 그러나, 폴리 핑거 형태의 경우 폴리 실리콘의 엣지(edge)부분이 취약할 때 그 항복 전압(BV)이 도 1에 도시된 바와 같이 낮게 측정되는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 폴리 핑거 타입의 항복 전압 특성을 개선시킬 수 있는 고전압 트랜지스터의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위해, 폴리 핑거 타입의 게이트 패턴을 갖는 고전압 트랜지스터의 본 발명에 의한 제조 방법은, 활성 영역과 소자 분리 영역으로 정의되는 반도체 기판상에 소자 분리막을 형성하는 단계와, 상기 소자 분리막 사이에 웰 픽업 접합 영역 및 실리사이드층을 형성하는 단계와, 상기 반도체 기판상에 게이트 절연층과 폴리 실리콘층을 형성하는 단계와, 사진 및 식각 공정에 의해 상기 게이트 절연층과 폴리 실리콘층을 패터닝하여 게이트 패턴을 형성하는 단계 및 상기 게이트 패턴의 측부 전면의 가장 자리에 불순물 이온을 주입하는 단계로 이루어지는 것이 바람직하다.
본 발명에 의한 고전압 트랜지스터의 제조 방법은 일반적인 폴리 핑거 타입 고전압 트랜지스터의 GOI PCM 페턴은 그대로 유지한 채 게이트 패턴의 측면 가장자리에 별도의 패턴을 추가하지 않으면서 이온을 주입하여 게이트 패턴의 엣지 부분의 막질을 강화하여, 폴리 핑거 타입의 커패시턴스 항복 전압을 개선시킬 수 있는 효과를 갖는다.
본 발명을 설명하기에 앞서, 폴리 핑거 타입의 고전압 트랜지스터에 대해 다 음과 같이 첨부된 도면들을 참조하여 설명한다.
도 2는 폴리 핑거(poly finger) 타입의 게이트 패턴을 갖는 고전압 트랜지스터의 평면도를 나타내고, 도 3a는 도 2에 도시된 고전압 트랜지스터를 Y축으로 절단한 단면도를 나타내고, 도 3b는 도 2에 도시된 고전압 트랜지스터를 X축으로 절단한 단면도를 나타낸다.
도 2에 도시된 고전압 트랜지스터는 모트(moat)(10)와 폴리 실리콘(20)으로 구성된다. 폴리 실리콘(20)은 도 2에 도시된 바와 같이 핑거(finger) 형태로 이루어져 있음을 알 수 있다.
도 3a 및 도 3b를 참조하면, 웰(well)(30)에 소자 분리막(40)이 형성되어 있고, 소자 분리막들(40)의 사이에 웰 픽업(well pick-up) 접합 영역(50)이 형성되어 있고, 웰 픽업 소자 접합 영역(50)의 상부에 실리사이드층(60)가 형성되어 있다. 실리사이드층(60)을 통해 웰 픽업 소자 접합 영역(50)은 웰 픽업 금속 배선(120 및 121)과 연결된다. 웰 픽업 금속 배선(120 및 121)은 웰측의 접지 단자의 역할을 수행한다.
또한, 소자 분리막(40) 사이에 게이트 패턴(70 및 80)이 형성되어 있고, 게이트 패턴(70 및 80)의 측벽에 스페이서(100)가 형성되어 있으며, 게이트(80)의 상부에 실리사이드층(90)이 형성되어 있다. 실리사이드층(90)을 통해 게이트(80)는 금속 배선(122)과 연결된다.
이하, 본 발명에 의한 고전압 트랜지스터의 제조 방법의 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다. 본 발명의 이해를 돕기 위해, 본 발명에 의한 폴리 핑거 타입의 게이트 패턴을 갖는 고전압 트랜지스터는 도 2 내지 도 3b에 도시된 트랜지스터에 대한 것으로서 설명하지만, 본 발명은 이에 국한되지 않고 다양한 형태의 고전압 트랜지스터에 대해서도 적용될 수 있다.
도 4a 내지 도 4h는 본 발명의 실시예에 의한 고전압 트랜지스터 제조 방법에 따른 공정 단면도들을 나타낸다.
도 4a를 참조하면, 반도체 기판(30)은 활성 영역과 소자 분리 영역으로 정의된다. 반도체 기판(30)에 웰이 형성될 수 있으며, 참조부호 30은 웰을 의미하는 것을 설명하지만, 반도체 기판인 경우에도 본 발명은 동일하게 적용될 수 있다.
도 4b를 참조하면, 웰(30)의 소자 분리 영역에 소자 분리막(STI:Shallow Trench Isolation)(40)을 형성한다. 소자 분리막(40)은 통상적인 방법 즉, 웰(30)에 트렌치(미도시)를 형성한 후, 트렌치에 절연물질을 채우는 방법으로 형성될 수 있다. 활성 영역은 소자 분리막(30)의 사이에 존재하는 영역으로 정의된다.
도 4c를 참조하면, 웰(30)의 상부 전면에 게이트 절연층(70A)과 폴리 실리콘층(80A)을 형성한다. 게이트 절연층(70A)은 산화막이 될 수 있다.
도 4d를 참조하면, 사진 및 식각 공정에 의해 게이트 절연층(70A)과 폴리 실리콘층(80A)을 패터닝하여 게이트 절연막(70)과 폴리 게이트(80)을 각각 형성한다. 즉, 게이트 패턴은 게이트 절연막(70)과 폴리 게이트(80)로 이루어진다. 게이트 패턴(70 및 80)은 도 2에 도시된 바와 같이 폴리 핑거 타입이다. 게이트(80)의 길이는 1.3㎛가 될 수 있다.
도 4e를 참조하면, 게이트 패턴(80)의 측부 가장 자리에 불순물 이온 예를 들면, 인(phosphorous)을 주입(200)한다. 또한, 불순물 이온을 틸트(tilt) 및 트위스트(twist) 중 적어도 하나를 부여하여 주입할 수 있다. 예를 들어, 틸트 각도는 20° 내지 40°이 될 수 있으며 바람직하게는 30°가 될 수 있다. 또한, 트위스트 각도는 90°, 180°, 270° 및 360°중 적어도 하나가 될 수 있다. 바람직하게는, 평면에서 볼 때, 게이트 패턴(70 및 80)의 네 면 즉, 게이트 패턴(70 및 80)의 둘레로 둘러서 이온을 주입할 수 있다. 이온 주입은 수십 Kev의 저 에너지에서 수행될 수 있다. 이와 같이, 게이트(80)와 게이트 절연막(70)에 불순물 이온이 주입되어, 게이트 패턴(70B 및 80B)의 막질이 강화될 수 있다.
이후, 통상적인 공정에 의해 드리프트(drift) 영역, 스페이서(spacer) 및 소스(source) 및 드레인(drain) 영역들을 형성할 수 있다. 이와 같은 후속 공정을 다음과 같이 예시적으로 설명하지만 본 발명은 이에 국한되지 않는다.
도 4f를 참조하면, 게이트 패턴(80B 및 70B)를 이온 주입 마스크로 이용하여 불순물 이온을 주입하여 드리프트 영역(210)을 형성한다. 본 발명에 의한 고전압 트랜지스터가 NMOS형일 경우 웰(30)은 P 도전형이고, 드리프트 영역(210)은 N 도전형이 되고, 본 발명에 의한 고전압 트랜지스터가 PMOS형일 경우 웰(30)과 드리프트 영역(210)의 도전형은 이와 반대로 된다.
도 4g를 참조하면, 드리프트 영역(210)을 형성한 후, 게이트 패턴(70B 및 80B)의 측벽에 스페이서(100)를 형성한다. 스페이서(100)는 통상적인 공정 예를 들면, 게이트 패턴(70B 및 80B)을 포함하는 웰(30)의 상부 전면에 스페이서(100) 형성용 물질층을 증착하여 형성하고 이를 에치 백(etch back)하는 공정에 의해 형성 될 수 있다.
도 4h를 참조하면, 게이트 패턴(70B 및 80B)과 스페이서(100)를 이온 주입 마스크로 이용하여 고농도의 불순물 이온을 주입하여 소스 및 드레인 영역(220)을 드리프트 영역(210) 내에 형성한다.
후속하여 통상적인 방법으로, 실리사이드층(60)이나 금속 배선들(120 내지 122)이 형성될 수 있음은 자명하다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 폴리 핑거 형태의 일반적인 고전압 트랜지스터의 커패시턴스 모듈 항복 전압을 설명하기 위한 그래프이다.
도 2는 폴리 핑거 타입의 게이트 패턴을 갖는 고전압 트랜지스터의 평면도를 나타낸다.
도 3a 및 도 3b는 도 2에 도시된 고전압 트랜지스터를 Y축 및 X축으로 각각 절단한 단면도들을 나타낸다.
도 4a 내지 도 4h는 본 발명의 실시예에 의한 고전압 트랜지스터 제조 방법에 따른 공정 단면도들을 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
30 : 웰 40 : 소자 분리막
70B : 게이트 절연막 80B : 게이트
210 : 드리프트 영역 220 : 소스 및 드레인 영역
Claims (4)
- 폴리 핑거 타입의 게이트 패턴을 갖는 고전압 트랜지스터의 제조 방법에 있어서,활성 영역과 소자 분리 영역으로 정의되는 반도체 기판상에 소자 분리막을 형성하는 단계;상기 소자 분리막 사이에 웰 픽업 접합 영역 및 실리사이드층을 형성하는 단계;상기 반도체 기판상에 게이트 절연층과 폴리 실리콘층을 형성하는 단계;사진 및 식각 공정에 의해 상기 게이트 절연층과 폴리 실리콘층을 패터닝하여 게이트 패턴을 형성하는 단계; 및상기 게이트 패턴의 측부 전면의 가장 자리에 불순물 이온을 주입하는 단계를 구비하는 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.
- 제1 항에 있어서, 상기 불순물 이온을 틸트 및 트위스트 중 적어도 하나를 부여하여 주입하는 것을 특징으로 고전압 트랜지스터의 제조 방법.
- 제2 항에 있어서, 상기 틸트 각도는 20° 내지 40°인 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.
- 제2 항에 있어서, 상기 트위스트 각도는 90°, 180°, 270° 및 360°중 적어도 하나인 것을 특징으로 하는 고전압 트랜지스터의 제조 방법.
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Patent Citations (2)
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|---|---|---|---|---|
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| KR20060135191A (ko) * | 2005-06-24 | 2006-12-29 | 주식회사 하이닉스반도체 | 이중 게이트 소자 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |